CN110675804A - 关机放电电路及其控制方法、显示面板和显示装置 - Google Patents

Abstract

本发明提供一种关机放电电路及其控制方法、显示面板和显示装置，应用于显示面板，所述显示面板包括栅极驱动电路，所述栅极驱动电路包括多级移位寄存器单元，所述移位寄存器单元包括上拉节点；所述关机放电电路包括第一放电电路；所述第一放电电路用于在第一控制信号端的控制下，控制所述上拉节点与放电电压端电连接。本发明提供的关机放电电路及其控制方法、显示面板和显示装置，能够提高显示装置开机画面的显示效果。

Description

关机放电电路及其控制方法、显示面板和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种关机放电电路及其控制方法、显示面板和显示装置。

背景技术

GOA(Gate Driver on Array，设置于阵列基板上的栅极驱动电路)是一种将栅极驱动电路集成于显示基板上的技术，栅极驱动电路用于为像素电路提供扫描信号，以使像素电路内的子像素充电并发光，进而实现显示，具体的，栅极驱动电路包括多个移位寄存器，每个移位寄存器用于向一根栅线提供扫描信号。

相关技术中，采用GOA技术的显示装置在关机时，会使全部栅线输出高电平信号，使像素电路中各子像素的薄膜晶体管(Thin Film Transistor，简称TFT)打开，实现各子像素的放电。然而，目前的显示面板中部分电路没有得到放电，这样这些电路中残留的电压会造成下一次开机时显示装置内部信号串扰的问题，造成开机画面显示异常。

发明内容

本发明实施例提供一种关机放电电路及其控制方法、显示面板和显示装置，以解决相关技术中显示装置开机画面显示异常的问题。

为了解决上述技术问题，本发明提供技术方案如下：

第一方面，本发明实施例提供一种关机放电电路，应用于显示面板，所述显示面板包括栅极驱动电路，所述栅极驱动电路包括多级移位寄存器单元，所述移位寄存器单元包括上拉节点；所述关机放电电路包括第一放电电路；

所述第一放电电路用于在第一控制信号端提供的第一控制信号的控制下，控制所述上拉节点与放电电压端电连接。

进一步地，所述第一放电电路包括第一晶体管、第二晶体管和放电电容，

所述第一晶体管的第一极和所述第一晶体管的控制极均与所述第一控制信号端电连接，所述第一晶体管的第二极与所述第二晶体管的控制极电连接；

所述第二晶体管的第一极与所述上拉节点电连接，所述第二晶体管的第二极与所述放电电压端电连接；

所述放电电容的一端与所述第一晶体管的第一极连接，所述放电电容的另一端与所述第一晶体管的第二极连接。

进一步地，所述显示面板还包括像素电路，所述像素电路包括公共电极线和公共电极线补偿结构；所述关机放电电路还包括第二放电电路；

所述第二放电电路用于在第二控制信号端提供的第二控制信号的控制下，控制所述公共电极线或所述公共电极线补偿结构与放电电压端电连接。

进一步地，所述第二放电电路包括第三晶体管，所述第三晶体管的控制极与所述第二控制信号端电连接，所述第三晶体管的第一极与所述公共电极线或所述公共电极线补偿结构电连接，所述第三晶体管的第二极与放电电压端电连接。

第二方面，一种显示面板，包括如上所述的关机放电电路。

进一步地，所述显示面板包括移位寄存器单元，所述移位寄存器单元包括输入电路、复位电路和输出电路：

所述输入电路，用于在输入端提供的输入信号的控制下，对上拉节点进行充电；

所述复位电路，用于在复位端提供的复位信号的控制下，对上拉节点的电位进行复位；

所述输出电路，用于在所述上拉节点的电位和所述下拉节点的电位的控制下，控制栅极驱动信号输出端输出栅极驱动信号；

所述关机放电电路包括第一放电电路，所述第一放电电路与所述上拉节点电连接，用于在第一控制信号端提供的第一控制信号的控制下，控制所述上拉节点与放电电压端电连接。

进一步地，所述显示面板包括像素电路；所述像素电路包括：

位于衬底基板上的多行栅线和多列数据线，所述栅线和所述数据线交叉围成多个像素区域，像素区域内设置有薄膜晶体管TFT、像素电极和公共电极，所述TFT的源极与所述数据线连接，所述TFT的漏极与所述像素电极连接；所述显示面板还包括多行公共电极线和多列公共电极线补偿结构，同一行的公共电极均与同一公共电极线连接，同一列且相邻的公共电极通过所述公共电极线补偿结构连接；

所述关机放电电路包括第二放电电路，所述第二放电电路与所述公共电极线或所述公共电极线补偿结构电连接，用于在第二控制信号端提供的第二控制信号的控制下，控制所述公共电极线或所述公共电极线补偿结构与放电电压端电连接。

第三方面，本发明实施例还提供一种如上所述的关机放电电路的控制方法，包括：

在关机阶段，所述第一控制信号端输出第一控制信号，所述第一放电电路在所述第一控制信号的控制下，控制所述上拉节点与所述放电电压端之间电连接。

进一步地，所述方法还包括：

在关机阶段，所述第二控制信号端输出第二控制信号，所述第二放电电路在所述第二控制信号的控制下，控制所述公共电极线或所述公共电极线补偿结构与所述放电电压端之间电连接。

第四方面，本发明实施例还提供一种显示装置，包括如上所述的显示面板。

本发明提供的技术方案中，第一放电电路通过在第一控制信号端提供的第一控制信号的控制下，将上拉节点与放电电压端电连接，能够实现在关机阶段有效的释放上拉节点内的电压，避免上拉节点在关机较长时间内仍维持较高的电位导致再次开机时由于上拉节点内的电压造成显示装置内部信号串扰的问题，提高显示装置开机时画面的显示效果。因此，本发明提供的技术方案能够提高显示装置开机时画面的显示效果。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一实施例提供的关机放电电路中第一放电电路的结构示意图；

图2为图1中显示面板的栅极驱动电路的结构示意图；

图3为图2中移位寄存器单元的电路结构示意图；

图4为图2中移位寄存器单元的电路图；

图5为相关技术中部分移位寄存器单元的上拉节点的电位时序图；

图6为图5所示的部分移位寄存器单元通过第一放电电路放电后的上拉节点的电位时序图；

图7为相关技术中Xon功能下栅极驱动电路中各信号线的电位时序图；

图8为本发明另一实施例提供的关机放电电路中第一放电电路的电路图；

图9为本发明另一实施例提供的关机放电电路中第二放电电路的结构示意图；

图10为图9中显示面板的像素电路的结构示意图；

图11为本发明另一实施例提供的关机放电电路中公共走线的电位时序图；

图12为本发明另一实施例提供的关机放电电路中第二放电电路的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种关机放电电路，如图1所示，应用于显示面板100，所述显示面板100包括栅极驱动电路，所述栅极驱动电路包括多级移位寄存器单元，所述移位寄存器单元包括上拉节点PU；所述关机放电电路包括第一放电电路110；

所述第一放电电路110用于在第一控制信号端120提供的第一控制信号的控制下，控制所述上拉节点PU与放电电压端130电连接。

本发明实施例中，第一放电电路通过在第一控制信号端提供的第一控制信号的控制下，将上拉节点与放电电压端电连接，能够实现在关机阶段有效的释放上拉节点内的电压，避免上拉节点在关机较长时间内仍维持较高的电位导致再次开机时由于上拉节点内的电压造成显示装置内部信号串扰的问题，提高显示装置开机时画面的显示效果。因此，本发明提供的技术方案能够提高显示装置开机时画面的显示效果。

上述栅极驱动电路包括N级依次级联的移位寄存器单元，如图2所示，其中，第一级移位寄存器单元的输出端Output与第M+1级移位寄存器单元的输入端Input连接，每个移位寄存器单元用于为与其相连的栅线提供栅极扫描信号。图2中M＝3，但仅仅只是举例说明，M还可以等于4、6等等。

其中，每个移位寄存器单元中均包括上拉节点PU。

如图3所示，移位寄存器单元300可以包括：

输入电路310，所述输入电路310的输入端与输入信号端Input连接，所述输入电路310的输出端与上拉节点PU连接，所述输入电路310用于在输入信号的控制下对所述上拉节点PU进行充电；其中，输入信号端Input可以是与移位寄存器单元级联的前一级移位寄存器单元的输出线。

复位电路320，所述复位电路320的第一端与低电位端VSS连接，所述复位电路320的第二端与所述上拉节点PU连接，所述复位电路320的控制端与复位信号线Reset连接，所述复位电路320用于在复位信号的控制下对所述上拉节点PU的电位进行复位。

输出电路330，所述输出电路330的第一端与目标时钟信号线CLK(可以是移位寄存器单元中的任一根时钟信号线)连接，所述输出电路330的第二端与一根栅线Gate连接，所述输出电路330的控制端与所述上拉节点PU连接，所述输出电路330用于在所述上拉节点PU的电位的控制下将时钟信号输出至栅线Gate。

另外，上述移位寄存器单元300还可以包括：

第一下拉控制电路340，第一下拉控制电路340的输入端与第一电源线VDD1连接，第一下拉控制电路340的输出端与第一下拉节点PD1连接，第一下拉控制电路340在第一电源线VDD1的控制下对第一下拉节点PD1的电位进行控制。

第一下拉电路350，第一下拉电路350的控制端与第一下拉节点PD1连接，第一下拉电路350的输入端与上拉节点PU连接，第一下拉电路350的输出端与第一低电位走线LVSS连接，第一下拉电路350在第一下拉节点PD1的电位的控制下对上拉节点PU的电位进行下拉。

第二下拉控制电路360，第二下拉控制电路360的输入端与第二电源线VDD2连接，第二下拉控制电路360的输出端与第二下拉节点PD2连接，第二下拉控制电路360在第二电源线VDD2的控制下对第二下拉节点PD2的电位进行控制。

第二下拉电路370，第二下拉电路370的控制端与第二下拉节点PD2连接，第二下拉电路370的输入端与上拉节点PU连接，第二下拉电路370的输出端与第一低电位走线LVSS连接，第二下拉电路370在第二下拉节点PD2的电位的控制下对上拉节点PU的电位进行下拉。

进位电路380，进位电路380的控制端与上拉节点PU连接，进位电路380的输入端与目标时钟信号线CLK连接，进位电路380的输出端与下一级的移位寄存器单元的输入电路的输入端连接，进位电路380用于在上拉节点PU的电位的控制下，将目标时钟信号线CLK中的时钟信号提供给下一级的移位寄存器单元的输入电路的输入端。

具体的，如图4所示，输入电路310包括第四晶体管M4，第四晶体管M4的第一极和第四晶体管M4的控制极均与输入信号端Input连接，第四晶体管M4的第二极与上拉节点PU连接。在输入信号端Input提供高电平信号时，第四晶体管M4的第一极与第四晶体管M4的第二极导通，对上拉节点PU进行充电。

复位电路320包括第五晶体管M5，第五晶体管M5的控制极与复位信号线Reset连接，第五晶体管M5的第一极与上拉节点PU连接，第五晶体管M5的第二极与第一低电位走线LVSS连接。在复位信号线Reset提供高电平时，第五晶体管M5的第一极与第五晶体管M5的第二极导通，将上拉节点PU的电位进行复位。

输出电路330包括第六晶体管M6，第六晶体管M6的控制极与上拉节点PU连接，第六晶体管M6的第一极与目标时钟信号线CLK连接，第六晶体管M6的第二极与栅线Gate连接。上拉节点PU处于高电位时，第六晶体管M6的第一极与第六晶体管M6的第二极导通，将目标时钟信号线CLK的信号输出至Gate。

第一下拉控制电路340，包括第七晶体管M7、第八晶体管M8、第九晶体管M9和第十晶体管M10，第七晶体管M7的控制极和第七晶体管M7的第一极均与第一电源线VDD1连接，第七晶体管M7的第二极与第一下拉控制节点PDCN1连接；第八晶体管M8的控制极与第一下拉控制节点PDCN1连接，第八晶体管M8的第一极与第一电源线VDD1连接，第八晶体管M8的第二极与第一下拉节点PD1连接；第九晶体管M9的控制极连接上拉节点PU，第九晶体管M9的第一极连接第一下拉控制节点PDCN1，第九晶体管M9的第二极连接第一低电位走线LVSS；第十晶体管M10的控制极连接上拉节点PU，第十晶体管M10的第一极连接第一下拉节点PD1，第十晶体管M10的第二极连接第一低电位走线LVSS。第七晶体管M7在第一电源线VDD1的控制下控制第一下拉控制节点PDCN1与第一电源线VDD1的导通或断开，第九晶体管M9在上拉节点PU的控制下控制第一下拉控制节点PDCN1与第一低电位走线LVSS的导通或断开，从而控制第一下拉控制节点PDCN1的电位。第八晶体管M8在第一下拉控制节点PDCN1的电位的控制下控制第一下拉节点PD1与第一电源线VDD1的导通或断开，第十晶体管M10在上拉节点PU的控制下控制第一下拉节点PD1与第一低电位走线LVSS的导通或断开，从而控制第一下拉节点PD1的电位。

第一下拉电路350包括第十一晶体管M11、第十二晶体管M12和第十三晶体管M13，第十一晶体管M11的控制极与第一下拉节点PD1连接，第十一晶体管M11的第一极与上拉节点PU连接，第十一晶体管M11的第二极与第一低电位走线LVSS连接；第十二晶体管M12的控制极与第一下拉节点PD1连接，第十二晶体管M12的第一极与上拉节点PU连接，第十二晶体管M12的第二极与第一低电位走线LVSS连接；第十三晶体管M13的控制极与第一下拉节点PD1连接，第十三晶体管M13的第一极与第六晶体管M6的第二极连接，第十三晶体管M13的第二极与第二低电位走线VSS连接。第十一晶体管M11在第一下拉节点PD1的电位的控制下对上拉节点PU的电位进行下拉；第十二晶体管M12在第一下拉节点PD1的电位的控制下对上拉节点PU的电位进行下拉；第十三晶体管M13在第一下拉节点PD1的电位的控制下对输出节点(第六晶体管M6的第二极)的电位进行下拉。

第二下拉控制电路360包括第十四晶体管M14、第十五晶体管M15、第十六晶体管M16和第十七晶体管M17，第十四晶体管M14的控制极和第十四晶体管M14的第一极均与第二电源线VDD2连接，第十四晶体管M14的第二极与第二下拉控制节点PDCN2连接；第十五晶体管M15的控制极与第二下拉控制节点PDCN2连接，第十五晶体管M15的第一极与第二电源线VDD2连接，第十五晶体管M15的第二极与第二下拉节点PD2连接；第十六晶体管M16的控制极连接上拉节点PU，第十六晶体管M16的第一极连接第二下拉控制节点PDCN2，第十六晶体管M16的第二极连接第一低电位走线LVSS；第十七晶体管M17的控制极连接上拉节点PU，第十七晶体管M17的第一极连接第二下拉节点PD2，第十七晶体管M17的第二极连接第一低电位走线LVSS。第十四晶体管M14在第二电源线VDD2的控制下控制第二下拉控制节点PDCN2与第二电源线VDD2的导通或断开，第十六晶体管M16在上拉节点PU的控制下控制第二下拉控制节点PDCN2与第一低电位走线LVSS的导通或断开，从而控制第二下拉控制节点PDCN2的电位。第十五晶体管M15在第二下拉控制节点PDCN2的电位的控制下控制第二下拉节点PD2与第二电源线VDD2的导通或断开，第十七晶体管M17在上拉节点PU的控制下控制第二下拉节点PD2与第一低电位走线LVSS的导通或断开，从而控制第二下拉节点PD2的电位。

第二下拉电路370包括第十八晶体管M18、第十九晶体管M19和第二十晶体管M20，第十八晶体管M18的控制极与第二下拉节点PD2连接，第十八晶体管M18的第一极与上拉节点PU连接，第十八晶体管M18的第二极与第一低电位走线LVSS连接；第十九晶体管M19的控制极与第二下拉节点PD2连接，第十九晶体管M19的第一极与上拉节点PU连接，第十九晶体管M19的第二极与第一低电位走线LVSS连接；第二十晶体管M20的控制极与第二下拉节点PD2连接，第二十晶体管M20的第一极与第六晶体管M6的第二极连接，第二十晶体管M20的第二极与第二低电位走线VSS连接。第十八晶体管M18在第二下拉节点PD2的电位的控制下对上拉节点PU的电位进行下拉；第十九晶体管M19在第二下拉节点PD2的电位的控制下对上拉节点PU的电位进行下拉；第二十晶体管M20在第二下拉节点PD2的电位的控制下对输出节点(第六晶体管M6的第二极)的电位进行下拉。

进位电路380包括第二十一晶体管M21，第二十一晶体管M21的控制极与上拉节点PU连接，第二十一晶体管M21的第一极与目标时钟信号线CLK连接，第二十一晶体管M21的第二极与下一级的移位寄存器单元的输入电路的输入端连接。第二十一晶体管M21在上拉节点PU的电位的控制下，将目标时钟信号线CLK中的时钟信号提供给下一级的移位寄存器单元的输入电路的输入端。

在关机阶段，无第一放电电路的情况下，当显示装置的栅极扫描信号正在扫描第n行的子像素时，对应的上拉节点PU为PU_Gate n，栅极驱动电路中负责第n行栅线的移位寄存器单元及与其级联的上下几行移位寄存器单元的上拉节点PU_Gate n-1和PU_Gate n+1均处于高电平，如图5所示，由于上拉节点PU没有相关的放电路径，导致上拉节点PU在关机较长时间内仍维持较高的电位，使得在下次开机时显示装置内部会发生信号串扰，造成显示装置开机时画面显示异常。

通过将第一放电电路110应用于移位寄存器单元中，通过分别与上拉节点PU和放电电压端130连接，在第一控制信号端120的控制下，控制上拉节点PU与放电电压端130电连接，形成上拉节点PU的放电路径。这样，在关机阶段，有第一放电电路110的情况下，当显示装置的栅极扫描信号正在扫描第n行的子像素时，对应的上拉节点PU_Gate n的电位及其级联的上下几行移位寄存器单元的上拉节点PU_Gate n-1和PU_Gate n+1均被下拉，如图6所示，从而避免在下次开机时会形成信号串扰造成显示装置开机画面显示异常的问题。

上述放电电压端130可以是接地端，也可以是其他低于公共走线内电压电位的端子，通过将上拉节点PU与放电电压端130连接，能够降低上拉节点PU的电位。

另外，显示装置通常包括Xon功能(GOA的产品中常称为Disch功能)，即当Xon(Disch)生成单元检测到电源芯片(Power IC)的输入电压Vin(即正常工作电压)关机掉电至某一电压值时，开启Xon功能(Disch功能)，输出Xon(Disch)信号给栅极驱动电路模块(例如GOA电路模块)，以使栅极驱动电路模块的所有信号线(例如：GOA的低电平信号线VSS、时钟信号线CLK、电源信号线VDD1和VDD2等)中的电信号的被拉成高电平，如图7所示，其中，Ⅰ时刻即为Xon功能将信号线的信号拉高的时刻。

因此，可以利用上述Xon功能(Disch功能)开启时栅极驱动电路模块中被拉成高电平的信号线作为第一控制信号端120，来节约在显示面板中额外增加信号端的成本。

进一步地，如图8所示，所述第一放电电路110包括第一晶体管M1、第二晶体管M2和放电电容C，所述第一晶体管M1的第一极和所述第一晶体管M1的控制极均与所述第一控制信号端120电连接，所述第一晶体管M1的第二极与所述第二晶体管M2的控制极电连接，所述第二晶体管M2的第一极与所述上拉节点PU电连接，所述第二晶体管M2的第二极与所述放电电压端130电连接；所述放电电容C的一端与所述第一晶体管M1的第一极连接，所述放电电容C的另一端与所述第一晶体管M1的第二极连接。

以第一控制信号端为低电平走线VSS为例：在正常显示阶段，低电平走线VSS保持低电平信号，第一晶体管M1的第一极与第一晶体管M1的第二极之间断开，上拉节点PU保持正常工作电压；在关机阶段，低电平走线VSS被拉高为高电平信号，第一晶体管M1的第一极与第一晶体管M1的第二极之间导通，高电平信号进入第二晶体管M2的控制极，继而使第二晶体管M2的第一极与第二晶体管M2的第二极之间导通，即上拉节点PU与放电电压端130之间导通实现对上拉节点PU的放电，同时电容C充电，当低电平走线VSS的信号掉电至低电平后，第一晶体管M1的第一极与第一晶体管M1的第二极之间断开，电容C放电，继续使第二晶体管M2的第一极与第二晶体管M2的第二极之间导通，使上拉节点PU的放电持续放电，延长上拉节点PU的放电时间，确保上拉节点PU放电完全。

进一步地，所述显示面板还包括像素电路，如图9和图10所示，所述像素电路包括公共走线，公共走线包括公共电极线210和公共电极线补偿结构220；所述关机放电电路还包括第二放电电路140；

所述第二放电电路140用于在第二控制信号端150提供的第二控制信号的控制下，控制所述公共电极线210或所述公共电极线补偿结构220与放电电压端130电连接。

像素电路包括位于衬底基板上的沿行方向延伸的栅线230和沿列方向延伸的数据线240，所述栅线230和所述数据线240交叉围成多个像素区域250，像素区域250内设置有薄膜晶体管TFT、像素电极和公共电极，所述TFT的源极与所述数据线240连接，所述TFT的漏极与所述像素电极连接；所述显示面板还包括公共电极线210和公共电极线补偿结构220，所述公共电极线210与所述栅线230平行，且同一行的公共电极均与同一公共电极线210连接，同一列且相邻的公共电极通过所述公共电极线补偿结构220连接。

公共电极线210用于为与同一根栅极线相连的像素区域内的公共电极供电。公共电极线补偿结构220用于连接位于相邻行且同一列的两个像素区域内的公共电极。

在显示装置关机时，输入电压(Vin)开始掉电，同时公共电极线210和公共电极线补偿结构220上的电压、数据线240上的电压开始掉电。如上述的Xon功能，显示装置的所有信号被拉成高电平后，像素电路中每个像素区域的TFT打开，像素电极实现放电。当用于开启像素区域内TFT的VGH信号的电压掉至一定电压(3V左右)时，各信号线开始参考用于关闭像素区域内TFT的VGL信号的电压，瞬间拉低至0V左右电压，如图7中所示的Ⅱ时刻，此时，GOA输出信号Gout关闭，即屏内所有栅极信号线处于关闭状态，像素电极放电完毕。但是，由于公共电极线210和公共电极线补偿结构220上的电压释放较慢，像素电极放电完毕时，公共电极线210和公共电极线补偿结构220上的电压未完全掉电至0V，公共电极线210和公共电极线补偿结构220上的电压与像素电极上的电压之间还是存在压差，仍然会形成关机残影现象。

第二放电电路140实际应用于像素电路中，通过分别与公共走线(包括电极线210和公共电极线补偿结构220)和放电电压端130连接，在第二控制信号端150的控制下，控制公共走线与放电电压端130电连接。其中，公共电极线210通过公共电极与公共电极线补偿结构220连接，因此，公共电极线210和公共电极线补偿结构220任一得到放电即均得到放电。

在关机阶段，在公共电极线210和公共电极线补偿结构220未经过第一放电电路放电的情况下，公共电极线210内电压的变化如图11中Vcom的细线所示；公共电极线210和公共电极线补偿结构220经过第一放电电路110放电的情况下，公共电极线210内电压的变化如图11中Vcom的粗线所示。通过第二放电电路140降低公共走线内电压的电位，进而降低公共走线内的电压与像素电极内的电压的压差，避免显示装置关机出现残影的问题。

可以利用上述Xon功能(Disch功能)开启时栅极驱动电路模块中被拉成高电平的信号线作为第二控制信号端150，来节约在显示面板中额外增加信号端的成本。

进一步地，如图12所示，所述第二放电电路140包括第三晶体管M3，所述第三晶体管M3的第一极与所述公共电极线210或所述公共电极线补偿结构220电连接，所述第三晶体管M3的第二极与放电电压端130电连接，所述第三晶体管M3的控制极与所述第二控制信号端150电连接。

以第二控制信号端为低电平走线VSS为例：在正常显示阶段，低电平走线VSS保持低电平信号，第三晶体管M3的第一极与第三晶体管M3的第二极之间断开，公共电极线210和公共电极线补偿结构220保持正常工作电压；在关机阶段，低电平走线VSS中的信号被拉高为高电平信号，第三晶体管M3的第一极与第三晶体管M3的第二极之间导通，即公共电极线210和公共电极线补偿结构220与放电电压端130之间导通，从而实现对公共电极线210或公共电极线补偿结构220的放电。

本发明实施例还提供一种显示面板，包括如上所述的关机放电电路。

进一步地，显示面板可以包括移位寄存器单元，具体请参阅图1-图8所示的实施例中的说明，此处不再赘述。

进一步地，显示面板还可以包括像素电路，具体请参阅图9-图12所示的实施例中的说明，此处不再赘述。

本发明实施例还提供一种如上所述的关机放电电路的控制方法，包括：

在关机阶段，所述第一控制信号端输出第一控制信号，所述第一放电电路在所述第一控制信号的控制下控制所述公共电极线或所述公共电极线补偿结构与所述放电电压端之间导通。

通过将第一放电电路应用于移位寄存器单元中，通过分别与上拉节点PU和放电电压端连接，在第一控制信号端输出第一控制信号后，第一放电电路在所述第一控制信号的控制下控制上拉节点PU与放电电压端电连接，形成上拉节点PU的放电路径。

这样，在关机阶段，当显示装置的栅极扫描信号正在扫描第n行的子像素时，对应的上拉节点的电位及其级联的上下几行移位寄存器单元的上拉节点的电位均被下拉，如图6所示，从而避免在下次开机时会形成信号串扰造成显示装置开机画面显示异常的问题，提高显示装置开机画面的显示质量。

进一步地，所述显示面板包括栅极驱动电路，所述栅极驱动电路包括多级移位寄存器单元，所述移位寄存器单元包括上拉节点；所述关机放电电路还包括第二放电电路；所述第二放电电路用于在第二控制信号端的控制下，控制所述上拉节点与放电电压端电连接；

所述方法还包括：

在关机阶段，所述第二控制信号端输出第二控制信号，所述第二放电电路在所述第二控制信号的控制下控制所述上拉节点与所述放电电压端之间导通。

通过将第二放电电路应用于像素电路中，通过分别与公共走线(包括公共电极线和公共电极线补偿结构)和放电电压端连接，在第二控制信号端输出第二控制信号后，第二放电电路在所述第二控制信号的控制下控制公共走线与放电电压端电连接，形成公共走线的放电路径。

这样，在关机阶段，当像素电极中的电压在释放的过程中公共走线的电压能够得到释放，进而降低公共走线内的电压与像素电极内的电压的压差，避免显示装置关机出现残影的问题。

本发明实施例还提供了一种显示装置，包括如上所述的像素电路。

显示装置可以是显示器、手机、平板电脑、电视机、可穿戴电子设备、导航显示设备等，提高显示装置关机画面的显示质量。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本发明的保护之内。

Claims (10)

1.一种关机放电电路，应用于显示面板，其特征在于，所述显示面板包括栅极驱动电路，所述栅极驱动电路包括多级移位寄存器单元，所述移位寄存器单元包括上拉节点；所述关机放电电路包括第一放电电路；

所述第一放电电路用于在第一控制信号端提供的第一控制信号的控制下，控制所述上拉节点与放电电压端电连接。

2.根据权利要求1所述的关机放电电路，其特征在于，所述第一放电电路包括第一晶体管、第二晶体管和放电电容，

所述第一晶体管的第一极和所述第一晶体管的控制极均与所述第一控制信号端电连接，所述第一晶体管的第二极与所述第二晶体管的控制极电连接；

所述第二晶体管的第一极与所述上拉节点电连接，所述第二晶体管的第二极与所述放电电压端电连接；

所述放电电容的一端与所述第一晶体管的第一极连接，所述放电电容的另一端与所述第一晶体管的第二极连接。

3.根据权利要求1所述的关机放电电路，其特征在于，所述显示面板还包括像素电路，所述像素电路包括公共电极线和公共电极线补偿结构；所述关机放电电路还包括第二放电电路；

所述第二放电电路用于在第二控制信号端提供的第二控制信号的控制下，控制所述公共电极线或所述公共电极线补偿结构与放电电压端电连接。

4.根据权利要求3所述的关机放电电路，其特征在于，所述第二放电电路包括第三晶体管，所述第三晶体管的控制极与所述第二控制信号端电连接，所述第三晶体管的第一极与所述公共电极线或所述公共电极线补偿结构电连接，所述第三晶体管的第二极与放电电压端电连接。

5.一种显示面板，其特征在于，包括如权利要求1-4中任一项所述的关机放电电路。

6.根据权利要求5所述的显示面板，其特征在于，所述显示面板包括移位寄存器单元，所述移位寄存器单元包括输入电路、复位电路和输出电路：

所述输入电路，用于在输入端提供的输入信号的控制下，对上拉节点进行充电；

所述复位电路，用于在复位端提供的复位信号的控制下，对上拉节点的电位进行复位；

所述输出电路，用于在所述上拉节点的电位和下拉节点的电位的控制下，控制栅极驱动信号输出端输出栅极驱动信号；

所述关机放电电路包括第一放电电路，所述第一放电电路与所述上拉节点电连接，用于在第一控制信号端提供的第一控制信号的控制下，控制所述上拉节点与放电电压端电连接。

7.根据权利要求5所述的显示面板，其特征在于，所述显示面板包括像素电路；所述像素电路包括：

位于衬底基板上的多行栅线和多列数据线，所述栅线和所述数据线交叉围成多个像素区域，像素区域内设置有薄膜晶体管TFT、像素电极和公共电极，所述TFT的源极与所述数据线连接，所述TFT的漏极与所述像素电极连接；所述显示面板还包括多行公共电极线和多列公共电极线补偿结构，同一行的公共电极均与同一公共电极线连接，同一列且相邻的公共电极通过所述公共电极线补偿结构连接；

所述关机放电电路包括第二放电电路，所述第二放电电路与所述公共电极线或所述公共电极线补偿结构电连接，用于在第二控制信号端提供的第二控制信号的控制下，控制所述公共电极线或所述公共电极线补偿结构与放电电压端电连接。

8.一种如权利要求1-4中任一项所述的关机放电电路的控制方法，其特征在于，包括：

在关机阶段，所述第一控制信号端输出第一控制信号，所述第一放电电路在所述第一控制信号的控制下，控制所述上拉节点与所述放电电压端之间电连接。

9.根据权利要求8所述的方法，其特征在于，应用于权利要求3所述的关机放电电路，所述方法还包括：

在关机阶段，所述第二控制信号端输出第二控制信号，所述第二放电电路在所述第二控制信号的控制下，控制所述公共电极线或所述公共电极线补偿结构与所述放电电压端之间电连接。

10.一种显示装置，其特征在于，包括如权利要求5-7中任一项所述的显示面板。

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