CN108364618A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，其中，移位寄存器单元包括输入模块、上拉模块、控制模块和第一放电模块，上拉模块连接第一节点、时钟信号端和信号输出端，上拉模块用于控制信号输出端的输出；控制模块连接第二电压端、第一节点和第二节点，控制模块根据第二电压端的第二电压信号和第一节点的电位控制第二节点的电位；第一放电模块连接第二节点、第三电压端、第一节点和信号输出端，第一放电模块在第二节点的电位的控制下开启后利用第三电压端对第一节点和信号输出端进行控制，以使与信号输出端相连的像素单元及第一节点和信号输出端放电，从而确保在关机过程中充分放噪，有效规避电荷残留引起的显示不良。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、一种移位寄存器单元的驱动方法、一种栅极驱动电路以及一种显示装置。

背景技术

TFT(薄膜晶体管,Thin Film Transistor)液晶显示器由水平和垂直两个方向排列的像素矩阵构成，TFT液晶显示器进行显示时，通过移位寄存器产生栅极输入信号，从第一行到最后一行依次扫描各行像素。在相关技术中，移位寄存器通常是由多级移位寄存器单元串联构成，而前一集移位寄存器单元的输出信号作为后一级移位寄存器的输入信号。但是，其存在的问题是，在关机过程中显示装置内会产生电荷残留，从而引起的关机残影、开机闪烁等画面显示不良，无法适用于基于氧化物TFT显示装置的低频驱动。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。

为此，本发明提出一种移位寄存器单元，能够有效规避了关机过程中由于显示装置内电荷残留引起的关机残影、开机闪烁等画面显示不良。

本发明还提出一种栅极驱动电路。本发明又提出一种显示装置。本发明再提出一种移位寄存器单元的驱动方法。

为达上述目的，本发明第一方面实施例提出了一种移位寄存器单元，包括输入模块、上拉模块、控制模块和第一放电模块，其中，所述输入模块连接第一电压端、输入信号端、复位信号端、第三电压端和第一节点，所述输入模块用于根据所述第一电压端接收到的第一电压信号、所述输入信号端接收到的输入信号和所述复位信号端接收到的复位信号控制所述第一节点的电位；所述上拉模块连接所述第一节点、时钟信号端和所述移位寄存器单元的信号输出端，所述上拉模块用于控制所述信号输出端的输出；所述控制模块连接第二电压端、所述第一节点和第二节点，所述控制模块用于根据所述第二电压端接收到的第二电压信号和所述第一节点的电位控制所述第二节点的电位；所述第一放电模块连接所述第二节点、第三电压端、所述第一节点和所述信号输出端，所述第一放电模块用于在所述第二节点的电位的控制下开启后利用所述第三电压端对所述第一节点和信号输出端进行控制，以使与所述信号输出端相连的像素单元以及所述第一节点和所述信号输出端放电。

根据本发明实施例提出的移位寄存器单元，控制模块根据第二电压端接收到的第二电压信号和第一节点的信号控制第二节点的电位，第一放电模块在第二节点的电位的控制下开启后利用第三电压端对第一节点和信号输出端进行控制，以使与信号输出端相连的像素单元以及第一节点和信号输出端放电，从而确保在关机过程中对显示装置内部进行充分放噪，有效规避了关机过程中由于显示装置内电荷残留引起的关机残影、开机闪烁等画面显示不良，提升了产品竞争力。

另外，根据本发明上述实施例的移位寄存器单元还可以具有如下附加的技术特征：

根据本发明的一个实施例，所述的移位寄存器单元还包括：第二放电模块，所述第二放电模块连接放电控制端、所述第三电压端和所述第二节点，所述第二放电模块用于在所述放电控制端接收到的放电控制信号的控制下利用第三电压端对所述第二节点进行放电。

根据本发明的一个实施例，所述控制模块包括：第一晶体管，所述第一晶体管的栅极与所述第一晶体管的第一极与所述第二电压端相连，所述第一晶体管的第二极与所述第二节点连接；第八晶体管，所述第八晶体管的栅极与所述第一节点相连，所述第八晶体管的第一极与所述第二节点相连，所述第八晶体管的第二极与所述第三电压端相连。

根据本发明的一个实施例，所述第一放电模块还与第四电压端相连，所述第一放电模块包括：第二晶体管，所述第二晶体管的栅极与所述第二节点相连，所述第二晶体管的第一极与所述信号输出端相连，所述第二晶体管的第二极与所述第三电压端相连；第三晶体管，所述第三晶体管的栅极与所述第二节点相连，所述第三晶体管的第一极与所述第一节点相连，所述第三晶体管的第二极与所述第三电压端相连；第五晶体管，所述第五晶体管的栅极与所述第四电压端相连，所述第五晶体管的第一极与所述信号输出端相连，所述第五晶体管的第二极与所述第三电压端相连。

根据本发明的一个实施例，所述第二放电模块包括：第四晶体管，所述第四晶体管的栅极与所述放电控制端相连，所述第四晶体管的第一端与所述第二节点相连，所述第四晶体管的第二极与所述第三电压端相连。

根据本发明的一个实施例，所述上拉模块包括：第九晶体管，所述第九晶体管的栅极与所述输入模块相连，所述第九晶体管的第一极连接所述时钟信号端，所述第九晶体管的第二极与所述移位寄存器单元输出端相连；第一电容，所述第一电容的一端与所述第一节点相连，所述第一电容的另一端与所述信号输出端相连。

根据本发明的一个实施例，所述输入模块包括：第六晶体管，所述第六晶体管的栅极与所述输入信号端相连，所述第六晶体管的第一极连接所述第一电压端，所述第六晶体管的第二极连接所述第一节点；第七晶体管，所述第七晶体管的栅极与所述复位信号端相连，所述第七晶体管的第一极与所述第一节点连接，所述第七晶体管的第二极与所述第三电压端相连。

为达上述目的，本发明第二方面实施例提出了一种栅极驱动电路，包括多级所述移位寄存单元，其中，除第一级移位寄存器单元外，其余每级移位寄存器单元的所述输入信号端与上一级移位寄存器单元的所述信号输出端连接；除最后一级移位寄存器单元外，其余每级移位寄存器单元的所述信号输出端与上一级移位寄存器单元的复位信号端连接。

根据本发明实施例提出的栅极驱动电路，通过多级移位寄存单元，能够确保在关机过程中对显示装置内部进行充分放噪，有效规避了关机过程中由于显示装置内电荷残留引起的关机残影、开机闪烁等画面显示不良，提升了产品竞争力。

为达上述目的，本发明第三方面实施例提出了一种显示装置，包括所述的栅极驱动电路。

根据本发明实施例提出的显示装置，通过栅极驱动电路的多级移位寄存单元，能够确保在关机过程中对显示装置内部进行充分放噪，有效规避了关机过程中由于显示装置内电荷残留引起的关机残影、开机闪烁等画面显示不良，提升了产品竞争力。

根据本发明的一个实施例，所述的显示装置还包括掉电电路、时序控制芯片和电源管理电路，所述掉电电路分别与所述时序控制芯片和所述电源管理电路相连，其中，掉电电路用于检测显示装置的供电电源的电压，并在所述供电电源的电压低于预设电压阈值时向时序控制芯片和电源管理电路发送关机信号；所述时序控制芯片和所述电源管理电路根据所述关机信号控制所述移位寄存器单元进入关机过程。

为达上述目的，本发明第四方面实施例提出了一种移位寄存器单元的驱动方法，包括以下步骤：在关机过程中，控制模块在第二电压端接收到的第二电压信号控制下，控制第二节点的电位，以使第一放电模块在所述第二节点的电位的控制下开启，所述第一放电模块根据第三电压端提供的第一电平控制信号输出端的输出，以使相应的像素单元打开并进行放电；所述第一放电模块根据所述第三电压端提供的以第一速度对地掉电的第二电平控制所述第一节点和所述信号输出端进行放电。

根据本发明实施例提出的移位寄存器单元的驱动方法，在关机过程中，控制模块在第二电压端接收到的第二电压信号控制下控制第二节点的电位，以使第一放电模块在所述第二节点的电位的控制下开启，第一放电模块根据第三电压端提供的第一电平控制信号输出端的输出，以使相应的像素单元打开并进行放电，第一放电模块根据第三电压端提供的以第一速度对地掉电的第二电平控制第一节点和信号输出端进行放电，从而确保在关机过程中对显示装置内部进行充分放噪，有效规避了关机过程中由于显示装置内电荷残留引起的关机残影、开机闪烁等画面显示不良，提升了产品竞争力。

另外，根据本发明上述实施例的移位寄存器单元的驱动方法还可以具有如下附加的技术特征：

根据本发明的一个实施例，所述的移位寄存器单元的驱动方法还包括：第二放电模块在放电控制端接收到的放电控制信号的控制下根据所述第三电压端提供的以第二速度对地掉电的第二电平对所述第二节点进行放电，其中，所述第二速度小于所述第一速度。

根据本发明的一个实施例，所述的移位寄存器单元的驱动方法，还包括：在开机过程中，所述控制模块在第二电压端接收到的第二电压信号控制下，控制第二节点的电位，以使第一放电模块在所述第二节点的电位的控制下开启，所述第一放电模块根据所述第三电压端提供的第二电平下拉第一节点和所述信号输出端；输入模块根据所述输入信号端的输入信号并利用所述第一电压端的第一电压信号将所述第一节点上拉至第一电平，以使所述上拉模块开启以及所述控制模块控制所述第一放电模块关闭；所述上拉模块根据所述时钟信号端的时钟信号将所述信号输出端上拉至所述第一电平，以使相应的像素单元打开；所述输入模块根据所述复位信号端的复位信号将所述第一节点下拉至第二电平，以使所述控制模块通过所述第一放电模块控制所述信号输出端复位。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为根据本发明实施例的移位寄存器单元的方框示意图；

图2为根据本发明一个实施例的移位寄存器单元的方框示意图；

图3为根据本发明一个实施例的第二类低电平和第一类低电平的变化曲线示意图；

图4为根据本发明一个实施例的移位寄存器单元的电路原理图；

图5为根据本发明一个实施例的移位寄存器单元的输出时序的示意图；

图6为根据本发明一个实施例的移位寄存器单元的输出逻辑的示意图；

图7为根据本发明一个实施例的多级移位寄存器单元级联的示意图；

图8为根据本发明一个实施例的显示装置的时序控制原理图；

图9为根据本发明实施例的移位寄存器单元的驱动方法的流程图；

图10为根据本发明一个实施例的移位寄存器单元的驱动方法的流程图；以及

图11为根据本发明另一个实施例的移位寄存器单元的驱动方法的流程图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

下面参考附图描述本发明实施例的移位寄存器单元及驱动方法、栅极驱动电路、显示装置。

图1为根据本发明实施例的移位寄存器单元的方框示意图。如图1所示，本发明实施例的移位寄存器单元100包括：输入模块11、上拉模块12、控制模块13和第一放电模块14。

其中，输入模块11连接第一电压端HVGH、输入信号端IN、复位信号端RESET、第三电压端PL和第一节点PU，输入模块11用于根据第一电压端HVGH接收到的第一电压信号、输入信号端IN接收到的输入信号和复位信号端RESET接收到的复位信号控制第一节点的电位；上拉模块12连接第一节点PU、时钟信号端CLK和移位寄存器单元100的信号输出端OUT，上拉模块12用于控制信号输出端OUT的输出，其中，信号输出端OUT连接相应的像素单元；控制模块13连接第二电压端GCH、第一节点PU和第二节点PD，控制模块13用于根据第二电压端GCH接收到的第二电压信号和第一节点PU的电位控制第二节点PD的电位；第一放电模块14连接第二节点PD、第三电压端PL、第一节点PU和信号输出端OUT，第一放电模块14用于在第二节点PD的电位的控制下开启后利用第三电压端PL对第一节点PU和信号输出端OUT进行控制，以使与信号输出端OUT相连的像素单元以及第一节点PU和信号输出端OUT放电。

具体地，在关机过程中，控制模块13用于在第二电压端GCH接收到的第二电压信号的控制下控制第二节点PD的电位以使第一放电模块14在第二节点PD的电位的控制下开启，第一放电模块14先根据第三电压端PL提供的第一电平控制信号输出端OUT的输出，即将第三电压端PL提供的第一电平例如高电平VGH输出至信号输出端OUT，以使相应的像素单元打开以进行放电，再根据第三电压端PL提供的以第一速度对地掉电的第二电平例如第一类低电平HVGL控制第一节点PU和信号输出端OUT进行放电。

具体而言，在显示装置关机过程中，控制模块13可在第二电压端GCH的第二电压信号为有效电平时上拉第二节点PD处的电位至第一电平，第一放电模块14在第二节点PD处的电位为第一电平时开启，在第一放电模块14开启之后，第一放电模块14可利用第三电压端PL提供的第一电平控制信号输出端OUT处的电位，以将信号输出端OUT上拉至第一电平，进而使与信号输出端OUT相连的像素单元打开以进行放电，在像素单元放电后，第一放电模块14进一步利用第三电压端PL提供的以第一速度对地掉电的第二电平HVGL下拉第一节点PU和信号输出端OUT处的电位，以使第一节点PU和信号输出端OUT进行放电。

也就是说，关机过程可包括第一阶段和第二阶段，其中，第一阶段也可称作像素放电阶段，第二阶段也可称作第二节点PD和输出端OUT放电阶段，具体地，在第一阶段，可使第二电压端GCH为有效电平，且第三电压端PL提供高电平VGH，在第二电压端GCH处的电位为有效电平且第一节点PU为第二电平期间，第二电压信号传递至第二节点PD处，第二节点PD处的电位被上拉至第一电平，第一放电模块14开启，并利用第三电压端PL提供的第一电平将信号输出端OUT处的电位上拉至第一电平，由此，将相应的像素单元21打开，像素单元21的存储电容上的电荷进行放电。

在像素单元21放电完成后，可控制第三电压端PL由第一电平跳变为以第一速度对地掉电的第二电平，此时第二电压端GCH处的电位依然为有效电平，第二节点PD处的电位依然为第一电平，第一放电模块14保持开启，并利用第三电压端PL提供的以第一速度对地掉电的第二电平对信号输出端OUT进行放电，同时利用第三电压端PL提供的以第一速度对地掉电的第二电平对第一节点PU处进行放电。

由此，本发明实施例移位寄存器单元100在关机过程中能够对显示装置内部的像素单元以及移位寄存器单元100的信号输出端OUT和第一节点PU进行充分放噪，从而有效规避了关机过程中由于显示装置内电荷残留引起的关机残影、开机闪烁等画面显示不良，提升了产品竞争力。而且，该移位寄存器单元适用于基于氧化物TFT显示装置的低频驱动。

此外，可以理解的是，“有效电平”和“无效电平”指的是某一节点位置处两种互不交叉的电位高度范围，例如有效电平”可以为高电平，无效电平可以为低电平。同样地，“第一电平”和“第二电平”指的是两种互不交叉的电位高度范围，例如第一电平”可以为高电平，第二电平可以为低电平。

进一步地，根据本发明的一个实施例，如图2所示，移位寄存器单元100还包括：第二放电模块15。

其中，第二放电模块15连接放电控制端CON、第三电压端PL和第二节点PD，第二放电模块15用于在所述放电控制端接收到的放电控制信号的控制下利用第三电压端对所述第二节点进行放电，其中，第二速度小于第一速度。

具体地，在关机过程中，第二放电模块15用于在放电控制端CON接收到的放电控制信号的控制下根据第三电压端PL提供的以第二速度对地掉电的第二电平即第二类低电平LVGL对第二节点进行放电。

具体而言，在对移位寄存器单元100的输出端OUT和第一节点PU进行放电之后，可使第二电压端GCH的第二电压信号变为无效电平，停止上拉第二节点PD处的电位，同时使放电控制端CON处为有效电平且第三电压端PL由以第一速度对地掉电的第二电平跳变为以第二速度对地掉电的第二电平，第二放电模块15开启并利用第三电压端PL提供的以第二速度对地掉电的第二电平对第二节点PD进行放电。

也就是说，关机过程还可包括第三阶段，在第三阶段，即在基于图1实施例对移位寄存器单元100的输出端OUT和第一节点PU进行放电后，可使第二电压端GCH的电位由有效电平跳变为无效电平，同时使放电控制端CON处为有效电平且第三电压端PL由以第一速度对地掉电的第二电平跳变为以第二速度对地掉电的第二电平，此时，第二节点PD处的电位停止被上拉，第二放电模块15开启并利用第三电压端PL提供的第二类低电平LVGL对第二节点PD进行放电。

由此，本发明实施例移位寄存器单元100在关机过程中还能够对移位寄存器单元100的第二节点PD进行充分放噪，从而有效规避了关机过程中由于显示装置内电荷残留引起的关机残影、开机闪烁等画面显示不良，提升了产品竞争力。

可以理解的是，如图3所示，第二类低电平LVGL对接地端GND的掉电速度小于第一类低电平HVGL对接地端的掉电速度。换言之，在关机过程中，可以不同掉电速度从第二电平例如低电平VGL开始向接地端GND掉电，由于第二速度小于第一速度，因此，第一类低电平HVGL的掉电速度较快，第二类低电平LVGL的掉电速度较慢，第一类低电平HVGL早于第二类低电平LVGL到达接地端GND的电位。由此，在第二节点PD进行放电时，采用掉电速度较慢的第二类低电平LVGL，可以实现更加充分的放电。

进一步地，根据本发明的一个实施例，在开机过程中，输入模块11还用于在第一放电模块14开启之后将第一节点PU上拉至第一电平VGH，以使上拉模块12开启以及控制模块13控制第一放电模块14关闭；上拉模块12还用于将信号输出端OUT上拉至第一电平VGH，以使相应的像素单元打开；输入模块11还用于将第一节点PU下拉至第二电平VGL，以使控制模块通过第一放电模块控制信号输出端复位。

需要说明的是，在本发明的实施例，对于未限定掉电速度的第二电平，均可为以第一速度对地掉电的第二电平。

具体而言，在显示装置的开机过程中，控制模块13可在第二电压端GCH的第二电压信号为有效电平且第一节点PU的信号为第二电平时上拉第二节点PD处的电位至第一电平，第一放电模块14在第二节点PD处的电位为第一电平时开启，在第一放电模块14开启之后，第一放电模块14可利用第三电压端PL提供的第二电平(该第二电平可以第一速度对地掉电)下拉第一节点PU处和移位寄存器单元100的输出端OUT处的电位。随后，输入模块11可在输入信号端IN的输入信号为有效电平时利用第一电压端HVGH的第一电压信号上拉第一节点PU处的电位，控制模块13在第一节点PU上拉至第一电平例如高电平VGH时利用第三电压端PL提供的第二电平下拉第二节点PD的电位，以控制第一放电模块14关闭并控制上拉模块12开启，上拉模块12在开启时利用时钟信号端CLK的时钟信号上拉信号输出端OUT处的电位，进而使与信号输出端OUT相连的像素单元打开。在像素单元完成操作后，输入模块11还可在复位信号端RESET的复位信号为有效电平时下拉第一节点PU处的电位，以使控制模块13控制第一放电模块14再次开启，并下拉信号输出端OUT处的电位。

也就是说，开机过程可包括第一阶段、第二阶段、第三阶段和第四阶段，其中，开机过程中的第一阶段可为初始化阶段，第二阶段可为预充电阶段，第三阶段可为当前行输出阶段，第四阶段为移位寄存器单元正常输出阶段。

具体地，在第一阶段，可使第二电压端GCH为有效电平，且第三电压端PL提供第二电平例如低电平VGL，在第二电压端GCH处的电位为有效电平期间，控制模块13可将第二节点PD处的电位上拉至第一电平例如高电平VGH。在第二节点PD处的电位被上拉至高电平VGH时，控制模块13控制第一放电模块14开启并利用第三电压端PL提供的低电平将信号输出端OUT处的电位下拉至低电平，同时将第一节点PU处的电位下拉至低电平。由此，实现开机过程的初始化。

在第二阶段，可使输入信号端IN由无效电平跳变为有效电平且第一电压端HVGH为第一电平，在输入信号端IN处为有效电平期间，输入模块11将第一电压端HVGH的第一电压信号传输至第一节点PU，以将第一节点PU处的电位上拉至第一电平例如高电平VGH。在第一节点PU处的电位上拉至高电平时，控制模块13将第二节点PD的电位下拉至第二电平例如低电平VGL，以控制第一放电模块14关闭，进而第一放电模块14停止下拉信号输出端OUT处的电位和第一节点PU处的电位。由此，第一电压端HVGH向第一节点PU处充电，并通过连接在第一节点PU与信号输出端OUT之间的第一电容C1可使第一节点PU处的电位保持在高电平VGH，从而实现对第一节点PU处充电，同时，上拉模块12在第一节点PU处的电位为高电平VGH时导通，信号输出端OUT处的电位受时钟信号端CLK的时钟信号控制。

在第三阶段，时钟信号端CLK的时钟信号由第二电平(高电平VGH)跳变为第一电平(低电平VGL)，在时钟信号端CLK的时钟信号为第一电平期间，上拉模块112利用时钟信号端CLK的时钟信号将信号输出端OUT处的电位上拉至第一电平。由此，实现了当前移位寄存器单元的输出。另外，可以理解的是，输入信号端IN可在任何时刻由有效电平跳变为无效电平，只要确保对第一节点PU处的充电完成即可，例如输入信号端IN可在时钟信号端CLK的时钟信号为第一电平期间由有效电平跳变为无效电平，又如，输入信号端IN可在时钟信号端CLK的时钟信号跳变为第一电平之前由有效电平跳变为无效电平。

在第四阶段，时钟信号端CLK的时钟信号再由第一电平(高电平VGH)跳变为第二电平(低电平VGL)且复位信号端RESET的复位信号处由无效电平跳变为有效电平，信号输出端OUT跟随时钟信号端CLK的时钟信号跳变为第二电平，同时，输入模块11将第一节点PU处的电位下拉为第二电平例如低电平VGL。在第一节点PU处的电位为低电平VGL时，上拉模块12关断以使输出端OUT不随时钟信号端CLK的变化而变化，同时，在第一节点PU处的电位为低电平VGL时，控制模块13停止下拉第二节点PD的电位，第二节点PD的电位再次被上拉至高电平VGH，进而使得第一放电模块14打开并将第一节点PU和信号输出端OUT处的电位下拉至低电平VGL，从而可以避免信号输出端OUT的浮接。

另外，根据本发明的一些实施例，如图7所示，移位寄存器单元100可为多级，例如，多级移位寄存器单元100可分别为第一级移位寄存器单元SR1、第二级移位寄存器单元SR2、第三级移位寄存器单元SR3、第四级移位寄存器单元SR4、……、第n级移位寄存器单元SRn、……。

其中，除第一级移位寄存器单元外，其余每级移位寄存器单元的输入信号端与上一级移位寄存器单元的信号输出端连接；除最后一级移位寄存器单元外，其余每级移位寄存器单元的信号输出端与上一级移位寄存器单元的复位信号端连接。

也就是说，当移位寄存器单元100位于第一级时，输入信号端IN与提供初级输入信号STV的初级输入信号线相连，当移位寄存器单元100未位于第一级时，输入信号端IN与前一级信号输出端Gn-1相连；当移位寄存器单元100位于最后一级时，复位信号端RESET用于提供末极输入信号的末极输入信号线相连，当移位寄存器单元100未位于最后一级时，信号输出端Gn与前一级移位寄存器单元的复位信号端RESET相连。

并且，当移位寄存器单元100位于奇数级例如第一级、第三级……时，时钟信号端CLK接收到的时钟信号为第一时钟信号CLKA，上拉模块12在第一节点PU处为第一电平例如高电平时利用第一时钟信号CLKA上拉信号输出端OUT处的电位；当移位寄存器单元100位于偶数级例如第二级、第四级……时，时钟信号端CLK接收到的时钟信号为第二时钟信号CLKB，上拉模块12在第一节点PU处为第一电平例如高电平时利用第二时钟信号CLKB上拉信号输出端OUT处的电位。

其中，第一时钟信号CLKA为正相时钟信号与反相时钟信号中的一个，第二时钟信号CLKB为正相时钟信号与反相时钟信号中的另一个。需要说明的是，第一时钟信号CLKA和第二时钟信号CLKB在首次跳变至第一电平之前均保持为第二电平，且第一时钟信号CLK先于第二时钟信号CLKB跳变至第一电平。

具体而言，以第n极移位寄存器单元SRn为例，第一电平为高电平VGH，第二电平为低电平VGL，在开机过程中，当第n-1极移位寄存器单元SRn-1的时钟信号由低电平跳变为高电平时，第n-1极移位寄存器单元SRn-1的输出端Gn-1相应地也由低电平跳变为高电平，即第n-1极移位寄存器单元SRn-1控制第n-1行像素单元打开，此时，输入信号端IN即由无效电平跳变为有效电平，第四电压端HVGH通过第二输入单元16向第一节点PU处充电以将第一节点PU处的电位上拉至高电平。在第一节点PU处的电位上拉至高电平时，第二节点PD的电位被下拉至低电平，进而第一放电模块14关闭，停止下拉输出端OUT处的电位和第一节点PU处的电位，信号输出端OUT处的电位受第n极移位寄存器单元SRn的时钟信号控制，即当第n极移位寄存器单元SRn的时钟信号为低电平时输出端OUT处的电位为低电平，当第n极移位寄存器单元SRn的时钟信号为高电平时信号输出端OUT处的电位为高电平。

此后，第n-1极移位寄存器单元SRn-1的时钟信号由高电平跳变为低电平，第n极移位寄存器单元SRn的时钟信号对应地由低电平跳变为高电平，在第n极移位寄存器单元SRn的时钟信号为高电平期间，上拉模块12利用第n极移位寄存器单元SRn的时钟信号将信号输出端OUT处的电位上拉至高电平。

此后，第n极移位寄存器单元SRn的时钟信号由高电平跳变为低电平，第n+1极移位寄存器单元SRn+1的时钟信号对应地由低电平跳变为高电平，信号输出端OUT跟随第一时钟信号CLK跳变为低电平，同时，复位信号端RESET处由无效电平跳变为有效电平，第一节点PU处的电位下拉为低电平，上拉模块12关闭，信号输出端OUT不随第n极移位寄存器单元SRn的时钟信号的变化而变化，同时，第二节点PD的电位被上拉至高电平，进而使得信号输出端OUT处的电位被下拉至低电平，从而可以避免信号输出端OUT的浮接。

由此，第一极移位寄存器SR1在初级输入信号STV跳变为高电平后对第一节点PU进行充电，并在第一时钟信号CLKA跳变为高电平期间进行输出。除第一极移位寄存器单元SR1之外，其他级移位寄存器单元均在前一级移位寄存器单元进行输出时实现对第一节点PU充电，并在前一级移位寄存器单元停止输出时进行输出，从而实现多级移位寄存器单元依次输出高电平，即依次逐行打开显示装置的像素单元。

另外，根据本发明的一个实施例，如图8所示，可通过掉电电路31检测显示装置的供电电源的电压，掉电电路31在供电电源的电压低于预设电压阈值时向时序控制芯片32和电源管理电路33发送关机信号，以使时序控制芯片32和电源管理电路33控制移位寄存器单元100进入关机过程。

也就是说，在移位寄存器单元100进入关机过程之前，显示装置处于预关机状态，在预关机状态，各路信号和电源跟随第一电平例如高电平VGH和第二电平例如第一类低电平HVGL进行正常掉电。举例来说，在预关机状态，第二电压端GCH处的电位为有效电平即高电平VGH，第二电压端GCH处的电位跟随高电平VGH向接地端GND正常掉电(电压下降)。由于第二电压端GCH处的电位为有效电平，第二节点PD处的电位也跟随高电平VGH向接地端GND正常掉电。同时，第三电压端PL提供的第一类低电平HVGL向接地端GND正常掉电(电压上升)，由于第二节点PD处的电位此时还为高电平，第一放电模块14开启，第一节点PU和信号输出端OUT跟随第一类低电平HVGL向接地端GND正常掉电。此外，第四电压端GCL和放电控制端CON处为无效电平即低电平，第四电压端GCL和放电控制端CON跟随第一类低电平HVGL向接地端GND正常掉电。

此后，当显示装置的供电电源的电压下降到预设电压阈值时，例如供电电源的正常电压为3.3V，预设电压阈值可为2.7V，掉电电路31向时序控制芯片32和电源管理电路33发送关机信号，时序控制芯片32和电源管理电路33控制移位寄存器单元100进入关机过程。在进入关机过程后，移位寄存器单元100可实现前述实施例的关机控制。

结合图8的实施例，掉电电路31分别与时序控制芯片32和电源管理电路33相连，电源管理电路33与电平转换电路34相连，时序控制芯片32通过电平转换电路34与移位寄存器单元100相连。具体地，电源管理电路33可控制电平转换电路34进行电平转换以能够提供高电平VGH、第一类低电平HVGL和第二类低电平LVGL；时序控制芯片32可通过电平转换电路34输出时序控制信号给移位寄存器单元100。

需要说明的是，多级移位寄存器单元100可分别控制对应的多行像素单元。在关机过程中，多级移位寄存器单元100可同时进行关机控制，举例来说，多级移位寄存器单元100的输出端可同时输出高电平，以控制多行像素单元打开，这样显示装置的多行像素单元全部打开，同时进行放电；多级移位寄存器单元100的输出端OUT和第一节点PU也可同时进行放电；多级移位寄存器单元100的第二节点PD也可同时进行放电。由此，能够实现整个显示装置内部的快速放电。

为了清楚说明上一实施例，本实施例提供了一种移位寄存器单元的电路结构示例，图4为本发明一个具体实施例的移位寄存器单元的电路原理图。

结合图4的实施例，控制模块13包括第一晶体管M1和第八晶体管M8，其中，第一晶体管M1的栅极和第一晶体管M1的第一极均与第二电压端GCH相连，第一晶体管M1的第二极与第二节点PD连接；第八晶体管M8的栅极与第一节点PU相连，第八晶体管M8的第一极与第二节点PD相连，第八晶体管M8的第二极与第三电压端PL相连。

进一步地，如图4所示，第一放电模块14包括第二晶体管M2和第三晶体管M3，第二晶体管M2的栅极与第二节点PD相连，第二晶体管M2的第一极与信号输出端OUT相连，第二晶体管M2的第二极与第三电压端PL相连；第三晶体管M3的栅极与第二节点PD相连，第三晶体管M的第一极与第一节点PU相连，第三晶体管M的第二极与第三电压端PL相连。

进一步地，如图4所示，第一放电模块14还与第四电压端GCL相连，第一放电模块14还包括：第五晶体管M5，第五晶体管M5的栅极与第四电压端GCL相连，第五晶体管M5的第一极与信号输出端OUT相连，第五晶体管M5的第二极与第三电压端PL相连。

也就是说，第五晶体管M5在第四电压端GCL处为有效电位时导通，进而，在进入关机过程后，第五晶体管M5可与第二晶体管M2共同控制信号输出端OUT处的电位。

具体而言，在显示装置的关机过程中，当第二电压端GCH为有效电平且第三电压端PL提供高电平VGH时，还可使第四电压端GCL处为有效电位，此时第五晶体管M5与第二晶体管M2同时导通，由此，通过第五晶体管M5与第二晶体管M2将信号输出端OUT处的电位上拉至高电平，像素单元21进行放电。

在像素单元21放电后，与第二电压端GCH一样，第四电压端GCL处依然为有效电位，第五晶体管M5与第二晶体管M2依然同时导通，由此，信号输出端OUT通过第五晶体管M5与第二晶体管M2进行放电。

在对输出端OUT和第一节点PU进行放电后，第四电压端GCL也随着第二电压端GCH由有效电平跳变为无效电平，第五晶体管M5关断，信号输出端OUT停止通过第五晶体管M5进行放电。

进一步地，如图4所示，第二放电模块15包括第四晶体管M4，第四晶体管M4的栅极与放电控制端CON相连，第四晶体管M4的第一极与第二节点PD相连，第四晶体管M4的第二极与第三电压端PL相连。

进一步地，如图4所示，上拉模块12包括第九晶体管M9和第一电容C1，其中，第九晶体管M9的栅极与输入模块11相连并具有第一节点PU，第九晶体管M9的第一极连接时钟信号端CLK，第九晶体管M9的第二极与信号输出端OUT相连；第一电容C1的一端与第一节点PU相连，第一电容C1的另一端与信号输出端OUT相连。

进一步地，如图4所示，输入模块11包括第六晶体管M6和第七晶体管M7，其中，第六晶体管M6的栅极与输入信号端IN相连，第六晶体管M6的第一极连接第一电压端HVGH，第六晶体管M6的第二极连接第一节点PU；第七晶体管M7的栅极与复位信号端RESET相连，第七晶体管M7的第一极与第一节点PU相连，第七晶体管M7的第二极与第三电压端PL相连。

根据本发明的一个具体实施例，第一晶体管M1至第九晶体管M9均为薄膜晶体管。更具体地，第一晶体管M1至第九晶体管M9可均为N型薄膜晶体管。

下面结合图5示出的输出时序图和图6示出的输出逻辑图对图4实施例的移位寄存器单元的工作原理进行说明。其中，第一晶体管M1至第九晶体管M9可均为N型薄膜晶体管，图6中的VSS代表第二电平VGL。

首先对开机过程进行说明，结合图4-6的实施例，开机过程中的t0～t1为初始化阶段，t1～t2为预充电阶段，t2～t3为当前行输出阶段，t3～为移位寄存器单元正常输出阶段。

在t0～t1期间，第二电压端GCH的第二电压信号为高电平VGH，第三电压端PL提供低电平VGL(该低电平VGL可为第一类低电平HVGL)，输入信号端IN的输入信号为低电平VGL，即初级输入信号STV或前一级信号输出端Gn-1的信号为低电平VGL，复位信号端RESET的复位信号为低电平VGL，即末级输入信号或后一级信号输出端Gn+1的信号为低电平VGL，第四电压端GCL的第四电压信号和放电控制端CON的放电控制信号均为低电平VGL。另外，第一时钟信号CLKA和第二时钟信号CLKB均为低电平VGL，第一电压端HVGH的第一电压信号为高电平VGH。

在此期间，第一晶体管M1导通，第二节点PD处的电位被上拉至高电平VGH，进而，第二晶体管M2和第三晶体管M3均导通，输出端OUT处的电位被下拉至低电平VGL，第一节点PU处的电位被下拉至低电平VGL。由此，实现开机过程的初始化。

可以理解的是，每级移位寄存器单元可在进入预充电阶段前的任意时刻进行开机过程的初始化。换言之，多级移位寄存器单元可同时进行开机过程的初始化，也逐个进行开机过程的初始化。

在t1时刻，输入信号端IN跳变为高电平VGH，即初级输入信号STV或前一级信号输出端Gn-1的信号跳变为高电平VGL。并且，在t1～t2期间，第二电压端GCH为高电平VGH，第三电压端PL提供低电平VGL，输入信号端IN为高电平VGH，复位信号端RESET为低电平VGL，即末级输入信号或后一级信号输出端Gn+1的信号为低电平VGL，第四电压端GCL和放电控制端CON均为低电平VGL。另外，时钟信号端CLK的时钟信号为低电平VGL，第一电压端HVGH为高电平VGH。

在此期间，输入信号端IN跳变为高电平VGH时第六晶体管M6导通，由于第三晶体管M3的导通管压降远大于第六晶体管M6的导通管压降，因此第一节点PU处的电位相当于被上拉至高电平VGH。进而，第八晶体管M8导通，由于第八晶体管M8的导通管压降远小于第一晶体管M1的导通管压降，因此第二节点PD的电位相当于被下拉至低电平VGL，进而，第二晶体管M2和第三晶体管M3关断，分别停止下拉输出端OUT处的电位和第一节点PU处的电位。由此，第一电压端HVGH通过第六晶体管M6向第一节点PU处充电，且通过连接第一电容C1可使第一节点PU处的电位保持在高电平VGH，同时，第九晶体管M9导通，信号输出端OUT处的电位受第一时钟信号CLKA或第二时钟信号CLKB控制，假设受第一时钟信号CLKA控制，由于第一时钟信号CLKA此时为低电平，所以信号输出端OUT处的电位依然为低电平。由此，实现可开机过程的预充电。

在t2时刻，第一时钟信号CLKA跳变为高电平，第二时钟信号CLKB为低电平。并且，在t2～t3期间，第二电压端GCH为高电平VGH，第三电压端PL提供低电平VGL，复位信号端RESET为低电平VGL，即末级输入信号或后一级信号输出端Gn+1的信号为低电平VGL，第四电压端GCL和放电控制端CON均为低电平VGL。另外，第一时钟信号CLKA为高电平和第二时钟信号CLKB为低电平，第一电压端HVGH为高电平VGH。如果输入信号端IN连接初级输入信号线，则初级输入信号STV在t2～t3期间跳变为低电平VGL，如果输入信号端IN连接前一级信号输出端Gn-1，则前一级信号输出端Gn-1在t2时刻跳变为低电平VGL。

在此期间，第一节点PU处的电位变化为2倍的高电平VGH、第二节点PD的电位保持在低电平VGL，信号输出端OUT受第一时钟信号CLKA的控制输出高电平VGH，相应行的像素单元打开。由此，实现当前行输出。

在t3时刻，第一时钟信号CLKA跳变为低电平VGL，第二时钟信号CLKB跳变为高电平VGH。按照前述实施例，在第一时钟信号CLAK跳变为低电平VGL时，当前级移位寄存单元的信号输出端OUT受第一时钟信号CLKA的控制输出低电平VGL，后一级移位寄存单元的信号输出端OUT受第二时钟信号CLKB的控制输出高电平VGH。

这样，在t3时刻之后，第二电压端GCH为高电平VGH，第三电压端PL提供低电平VGL，复位信号端RESET为高电平VGH，即末级输入信号或后一级信号输出端Gn+1的信号为高电平VGH，第四电压端GCL和放电控制端CON均为低电平VGL。另外，第一电压端HVGH为高电平VGH。

当复位信号端RESET为高电平VGH时，第七晶体管M7导通，将第一节点PU处的电位下拉为低电平VGL，第九晶体管M9关断，输出端OUT不随第一时钟信号CLKA的变化而变化，同时，第八晶体管M8关断，停止下拉第二节点PD的电位，第二节点PD的电位由于第一晶体管M1的导通被上拉至高电平VGH，进而第二晶体管M2和第三晶体管M3导通，将第一节点PU和信号输出端OUT处的电位下拉至低电平VGL，从而可以避免信号输出端OUT的浮接。

此后，第一时钟信号CLKA和第二时钟信号CLKB在高低电平之间变换且第一时钟信号CLKA与第二时钟信号CLKB在同一时刻保持为相反电平，多级移位寄存器单元依次输出高电平，即依次逐行打开显示装置的像素单元。

再次对关机过程进行说明，结合图4-6的实施例，t0’～t1’为预关机阶段，关机过程中的t1’～t2’为像素放电阶段，t2’～t3’为第二节点PD和信号输出端OUT放电阶段，t3’～t4’为第一节点PU放电阶段，t4’～为完全关机阶段。

在t0’～t1’期间，各路信号和电源跟随高电平VGH和第一类低电平HVGL进行正常掉电。举例来说，第二电压端GCH从高电平VGH到接地端GND掉电，第三电压端PL从低电平VGL以第一速度向接地端GND掉电，输入信号端IN从低电平VGL以第一速度向接地端GND掉电，第四电压端GCL和放电控制端CON均从低电平VGL以第一速度向接地端GND掉电，第一时钟信号CLK从低电平VGL以第一速度向接地端GND掉电，第二时钟信号CLKB从高电平VGH到接地端GND掉电，第一电压端HVGH从高电平VGH到接地端GND掉电，信号输出端OUT即G1、G2、…、Gn从低电平VGL以第一速度向接地端GND掉电。且第二节点PD从高电平VGH到接地端GND掉电，第一节点PU从低电平VGL以第一速度向接地端GND掉电。

在t1’时刻，输入给掉电电路31的电压跌至预设电压阈值以下，掉电电路31输出关机信号给时序控制芯片32和电源管理电路33，使得时序控制芯片和电源管理电路启动关机时序，从而按照图9和10所定义的信号和电源来提供给移位寄存器单元。

在t1’～t2’期间，第三电压端PL提供高电平VGH，第二电压端GCH为高电平VGH，同时第四电压端GCL跳变为高电平VGH。并且，在t1’～t2’期间，放电控制端CON为低电平VGL，输入信号端IN从低电平VGL跳变为高电平VGH，第一电压端HVGH为低电平VGL，复位信号端RESET从低电平VGL跳变为高电平VGH，信号输出端OUT从低电平VGL跳变为高电平VGH。另外，第一时钟信号CLKA和第二时钟信号CLKB均为低电平VGL。

在此期间，第一晶体管M1导通，第二节点PD处的电位被上拉至高电平GCH，进而第二晶体管M2和第三晶体管M3导通，第五晶体管M5同时导通，由此，利用第三电压端PL提供的高电平VGH将信号输出端OUT处的电位上拉至高电平，像素单元21打开，将像素单元21的存储电容上的电荷进行放电，从而实现t1’～t2’期间所有信号输出端输出高电平，将像素单元的存储电容上的电荷进行放电。在信号输出端OUT输出高电平时，由于第一电压端HVGH为低电平，因此，第一节点PU可保持为低电平。

在t2’～t3’期间，第三电压端PL提供第一类低电平HVGL，第二电压端GCH为高电平GCH，同时第四电压端GCL为高电平GCH，放电控制端CON为低电平VGL，输入信号端IN跳变为低电平VGL，第一电压端HVGH为低电平VGL，复位信号端RESET跳变为低电平VGL,即G1、G2、…、Gn跳变为低电平VGL。另外，第一时钟信号CLKA和第二时钟信号CLKB均为低电平VGL。

在此期间，第一晶体管M1导通，第二节点PD处的电位被上拉至高电平GCH，进而第二晶体管M2和第三晶体管M3导通，第五晶体管M5同时导通，利用第三电压端PL提供的第一类低电平HVGL对输出端OUT和第一节点PU处进行放电，从而对第二节点PD和信号输出端OUT进行放电。

在t3’～t4’期间，第三电压端PL提供第二类低电平LVGL，放电控制端CON跳变为高电平GCH，第二电压端GCH跳变为低电平VGL，同时第四电压端GCL跳变为低电平，输入信号端IN为低电平VGL，第一电压端HVGH为低电平，复位信号端RESET为低电平VGL,即G1、G2、…、Gn为低电平VGL。另外，第一时钟信号CLKA和第二时钟信号CLKB均为低电平VGL。

在此期间，第一晶体管M1关断，第二节点PD处的电位停止被第一晶体管M1上拉，同时，第四晶体管M4导通，利用第三电压端PL提供的第二类低电平LVGL对第二节点PD进行放电。

由此，在t3’～t4’期间，通过将第一类低电平HVGL跳变为第二类低电平LVGL，从而扩大第四晶体管M4的跨压，实现对第二节点PD有效放电。

在t4’～期间，各路信号和电源均掉电至接地端GND，实现完全关机。

需要说明的是，本发明实施例的“高电平”和“低电平”分别指的是某一节点位置处由电位高度范围代表的两种逻辑状态，例如，高电平可以具体指代20V左右的电位，低电平可以具体指代-10V左右的电位。可以理解的是，具体的电位高度范围可以在具体应用场景下根据需要进行设置，且不同的节点位置处，“高电平”和“低电平”的电位高度范围也可不同，本发明对此不做限制。

与之对应的，本发明实施例的“上拉”指的是使相应的节点处的电平上升至高电平，“下拉”指的是使相应的节点处的电平下降至低电平。可以理解的是，上述“上拉”与“下拉”均可以通过电荷的定向移动实现，因此可以具体藉由具有相应功能的电子元器件或其组合实现，本发明对此不做限制。

综上，根据本发明实施例提出的移位寄存器单元，控制模块根据第二电压端接收到的第二电压信号和第一节点的信号控制第二节点的电位，第一放电模块在第二节点的电位的控制下开启后利用第三电压端对第一节点和信号输出端进行控制，以使与信号输出端相连的像素单元以及第一节点和信号输出端放电，从而确保在关机过程中对显示装置内部进行充分放噪，有效规避了关机过程中由于显示装置内电荷残留引起的关机残影、开机闪烁等画面显示不良，提升了产品竞争力。

基于上述实施例，本发明还提出一种栅极驱动电路，该栅极驱动电路包括多级移位寄存单元。也就是说，可由多级前述实施例的移位寄存器单元级联构成栅极驱动电路，也即阵列基板栅极驱动(Gate Drive on Array，简称GOA)电路。

其中，除第一级移位寄存器单元外，其余每级移位寄存器单元的输入信号端与上一级移位寄存器单元的信号输出端连接；除最后一级移位寄存器单元外，其余每级移位寄存器单元的信号输出端与上一级移位寄存器单元的复位信号端连接。

具体地，如图7所示，多级移位寄存器单元可分别为第一级移位寄存器单元SR1、第二级移位寄存器单元SR2、第三级移位寄存器单元SR3、第四级移位寄存器单元SR4、……、第n级移位寄存器单元SRn、……。

其中，当移位寄存器单元位于第一级时，移位寄存器单元的输入信号端IN与提供初级输入信号STV的初级输入信号线相连，当移位寄存器单元未位于第一级时，移位寄存器单元的输入信号端IN与前一级信号输出端Gn-1相连；当移位寄存器单元位于最后一级时，移位寄存器单元的复位信号端RESET用于提供末极输入信号的末极输入信号线相连，当移位寄存器单元未位于最后一级时，移位寄存器单元的复位信号端RESET与后一级信号输出端Gn+1相连。

并且，当移位寄存器单元位于奇数级例如第一级、第三级……时，移位寄存器单元的时钟信号端CLK接收到的时钟信号为第一时钟信号CLKA，移位寄存器单元的上拉模块在第一节点PU处为第一电平例如高电平时利用第一时钟信号CLKA上拉信号输出端OUT处的电位；当移位寄存器单元位于偶数级例如第二级、第四级……时，移位寄存器单元的时钟信号端CLK接收到的时钟信号为第二时钟信号CLKB，移位寄存器单元的上拉模块在第一节点PU处为第一电平例如高电平时利用第二时钟信号CLKB上拉信号输出端OUT处的电位。

其中，第一时钟信号CLKA为正相时钟信号与反相时钟信号中的一个，第二时钟信号CLKB为正相时钟信号与反相时钟信号中的另一个。需要说明的是，第一时钟信号CLKA和第二时钟信号CLKB在首次跳变至第一电平之前均保持为第二电平，且第一时钟信号CLK先于第二时钟信号CLKB跳变至第一电平。

根据本发明实施例提出的栅极驱动电路，通过多级移位寄存单元，能够确保在关机过程中对显示装置内部进行充分放噪，有效规避了关机过程中由于显示装置内电荷残留引起的关机残影、开机闪烁等画面显示不良，提升了产品竞争力。

基于上述实施例，本发明还提出一种显示装置，该显示装置包括前述实施例的栅极驱动电路。

根据本发明的一个实施例，如图8所示，显示装置还包括掉电电路31、时序控制芯片32和电源管理电路33，掉电电路31分别与时序控制芯片32和电源管理电路33相连，其中，掉电电路31用于检测显示装置的供电电源的电压，并在供电电源的电压低于预设电压阈值时向时序控制芯片32和电源管理电路33发送关机信号；时序控制芯片32和电源管理电路33根据关机信号控制移位寄存器单元进入关机过程。

也就是说，在移位寄存器单元100进入关机过程之前，显示装置处于预关机状态，在预关机状态，各路信号和电源跟随第一电平例如高电平VGH和第二电平例如第一类低电平HVGL进行正常掉电。此后，当显示装置的供电电源的电压下降到预设电压阈值时，例如供电电源的正常电压为3.3V，预设电压阈值可为2.7V，掉电电路31向时序控制芯片32和电源管理电路33发送关机信号，时序控制芯片32和电源管理电路33控制移位寄存器单元100进入关机过程。在进入关机过程后，移位寄存器单元100可实现前述实施例的关机控制。

结合图8的实施例，电源管理电路33还与电平转换电路34相连，时序控制芯片32通过电平转换电路34与移位寄存器单元100相连。具体地，电源管理电路33可控制电平转换电路34进行电平转换以能够提供高电平VGH、第一类低电平HVGL和第二类低电平LVGL；时序控制芯片32可通过电平转换电路34输出时序控制信号给移位寄存器单元100。

根据本发明实施例提出的显示装置，通过栅极驱动电路的多级移位寄存单元，能够确保在关机过程中对显示装置内部进行充分放噪，有效规避了关机过程中由于显示装置内电荷残留引起的关机残影、开机闪烁等画面显示不良，提升了产品竞争力。

基于上述实施例，本发明还提出一种移位寄存器单元的驱动方法。

图9是根据本发明实施例的移位寄存器单元的驱动方法的流程图。如图9所示，移位寄存器单元的驱动方法包括以下步骤：

S1：在关机过程中，控制模块在第二电压端接收到的第二电压信号控制下，控制第二节点的电位，以使第一放电模块在第二节点的电位的控制下开启，第一放电模块根据第三电压端提供的第一电平控制信号输出端的输出，以使相应的像素单元打开并进行放电；

S2：第一放电模块根据第三电压端提供的以第一速度对地掉电的第二电平控制第一节点和信号输出端进行放电。

根据本发明的一个实施例，如图10所示，移位寄存器单元的驱动方法还包括：

S3：第二放电模块在放电控制端接收到的放电控制信号的控制下根据第三电压端提供的以第二速度对地掉电的第二电平对第二节点进行放电，其中，第二速度小于第一速度。

根据本发明的一个实施例，如图11所示，移位寄存器单元的驱动方法还包括：

S10：在开机过程中，控制模块在第二电压端接收到的第二电压信号控制下，控制第二节点的电位，以使第一放电模块在第二节点的电位的控制下开启，第一放电模块根据第三电压端提供的第二电平下拉第一节点和信号输出端；

S20：输入模块根据输入信号端的输入信号并利用第一电压端的第一电压信号将第一节点上拉至第一电平，以使上拉模块开启以及控制模块控制第一放电模块关闭；

S30：上拉模块根据时钟信号端的时钟信号将信号输出端上拉至第一电平，以使相应的像素单元打开；

S40：输入模块根据复位信号端的复位信号将第一节点下拉至第二电平，以使控制模块通过第一放电模块控制信号输出端复位。

需要说明的是，前述对移位寄存器单元实施例的解释说明也适用于该实施例的移位寄存器单元的驱动方法，此处不再赘述。

根据本发明实施例提出的移位寄存器单元的驱动方法，在关机过程中，控制模块在第二电压端接收到的第二电压信号控制下控制第二节点的电位，以使第一放电模块在所述第二节点的电位的控制下开启，第一放电模块根据第三电压端提供的第一电平控制信号输出端的输出，以使相应的像素单元打开并进行放电，第一放电模块根据第三电压端提供的以第一速度对地掉电的第二电平控制第一节点和信号输出端进行放电，从而确保在关机过程中对显示装置内部进行充分放噪，有效规避了关机过程中由于显示装置内电荷残留引起的关机残影、开机闪烁等画面显示不良，提升了产品竞争力。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。

在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。如，如果用硬件来实现和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。

本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (13)

1.一种移位寄存器单元，其特征在于，包括：输入模块、上拉模块、控制模块和第一放电模块，其中，

所述输入模块连接第一电压端、输入信号端、复位信号端、第三电压端和第一节点，所述输入模块用于接收所述第一电压端接收到的第一电压信号、所述输入信号端接收到的输入信号和所述复位信号端接收到的复位信号控制所述第一节点的电位；

所述上拉模块连接所述第一节点、时钟信号端和所述移位寄存器单元的信号输出端，所述上拉模块用于控制所述信号输出端的输出；

所述控制模块连接第二电压端、所述第一节点和第二节点，所述控制模块用于根据所述第二电压端接收到的第二电压信号和所述第一节点的电位控制所述第二节点的电位；

所述第一放电模块连接所述第二节点、第三电压端、所述第一节点和所述信号输出端，所述第一放电模块用于在所述第二节点的电位的控制下开启后利用所述第三电压端对所述第一节点和信号输出端进行控制，以使与所述信号输出端相连的像素单元以及所述第一节点和所述信号输出端放电。

2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括：

第二放电模块，所述第二放电模块连接放电控制端、所述第三电压端和所述第二节点，所述第二放电模块用于在所述放电控制端接收到的放电控制信号的控制下利用第三电压端对所述第二节点进行放电。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述控制模块包括：

第一晶体管，所述第一晶体管的栅极和所述第一晶体管的第一极均与所述第二电压端相连，所述第一晶体管的第二极与所述第二节点连接；

第八晶体管，所述第八晶体管的栅极与所述第一节点相连，所述第八晶体管的第一极与所述第二节点相连，所述第八晶体管的第二极与所述第三电压端相连。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一放电模块还与第四电压端相连，所述第一放电模块包括：

第二晶体管，所述第二晶体管的栅极与所述第二节点相连，所述第二晶体管的第一极与所述信号输出端相连，所述第二晶体管的第二极与所述第三电压端相连；

第三晶体管，所述第三晶体管的栅极与所述第二节点相连，所述第三晶体管的第一极与所述第一节点相连，所述第三晶体管的第二极与所述第三电压端相连；

第五晶体管，所述第五晶体管的栅极与所述第四电压端相连，所述第五晶体管的第一极与所述信号输出端相连，所述第五晶体管的第二极与所述第三电压端相连。

5.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二放电模块包括：

第四晶体管，所述第四晶体管的栅极与所述放电控制端相连，所述第四晶体管的第一端与所述第二节点相连，所述第四晶体管的第二极与所述第三电压端相连。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括：

第九晶体管，所述第九晶体管的栅极与所述输入模块相连，所述第九晶体管的第一极连接所述时钟信号端，所述第九晶体管的第二极与所述信号输出端相连；

第一电容，所述第一电容的一端与所述第一节点相连，所述第一电容的另一端与所述信号输出端相连。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括：

第六晶体管，所述第六晶体管的栅极与所述输入信号端相连，所述第六晶体管的第一极连接所述第一电压端，所述第六晶体管的第二极连接所述第一节点；以及

第七晶体管，所述第七晶体管的栅极与所述复位信号端相连，所述第七晶体管的第一极与所述第一节点连接，所述第七晶体管的第二极与所述第三电压端相连。

8.一种栅极驱动电路，其特征在于，包括多级如权利要求1至7中任意一项所述的移位寄存单元，其中，

除第一级移位寄存器单元外，其余每级移位寄存器单元的所述输入信号端与上一级移位寄存器单元的所述信号输出端连接；

除最后一级移位寄存器单元外，其余每级移位寄存器单元的所述信号输出端与上一级移位寄存器单元的复位信号端连接。

9.一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路。

10.根据权利要求9所述的显示装置，其特征在于，还包括掉电电路、时序控制芯片和电源管理电路，所述掉电电路分别与所述时序控制芯片和所述电源管理电路相连，其中，

掉电电路用于检测显示装置的供电电源的电压，并在所述供电电源的电压低于预设电压阈值时向时序控制芯片和电源管理电路发送关机信号；

所述时序控制芯片和所述电源管理电路根据所述关机信号控制所述移位寄存器单元进入关机过程。

11.一种如权利要求1至7中任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：

在关机过程中，控制模块在第二电压端接收到的第二电压信号控制下，控制第二节点的电位，以使第一放电模块在所述第二节点的电位的控制下开启，所述第一放电模块根据第三电压端提供的第一电平控制信号输出端的输出，以使相应的像素单元打开并进行放电；

所述第一放电模块根据所述第三电压端提供的以第一速度对地掉电的第二电平控制所述第一节点和所述信号输出端进行放电。

12.如权利要求11所述的移位寄存器单元的驱动方法，其特征在于，还包括：

第二放电模块在放电控制端接收到的放电控制信号的控制下根据所述第三电压端提供的以第二速度对地掉电的第二电平对所述第二节点进行放电；

其中，所述第二速度小于所述第一速度。

13.如权利要求11所述的移位寄存器单元的驱动方法，其特征在于，还包括：

在开机过程中，所述控制模块在第二电压端接收到的第二电压信号控制下，控制第二节点的电位，以使第一放电模块在所述第二节点的电位的控制下开启，所述第一放电模块根据所述第三电压端提供的第二电平下拉第一节点和所述信号输出端；

输入模块根据所述输入信号端的输入信号并利用所述第一电压端的第一电压信号将所述第一节点上拉至第一电平，以使所述上拉模块开启以及所述控制模块控制所述第一放电模块关闭；

所述上拉模块根据所述时钟信号端的时钟信号将所述信号输出端上拉至所述第一电平，以使相应的像素单元打开；

所述输入模块根据所述复位信号端的复位信号将所述第一节点下拉至第二电平，以使所述控制模块通过所述第一放电模块控制所述信号输出端复位。