CN103440839A - 移位寄存单元、移位寄存器和显示装置 - Google Patents

Abstract

本发明提供一种移位寄存单元，该移位寄存单元包括第一驱动信号输入端、第一驱动信号输出端、第一时钟信号输入端、第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管和自举电容，其中，移位寄存单元还包括下拉单元，该下拉单元的第一端与开关晶体管的栅极相连，下拉单元的第二端与复位晶体管的栅极相连，下拉单元的第三端与第一输出下拉晶体管的栅极相连，复位晶体管的源极与第二低电平输入端相连，第一输出下拉晶体管的源极与第三低电平输入端相连。本发明还提供一种包括移位寄存单元的移位寄存器，一种包括该移位寄存器的栅极驱动器和一种包括该栅极驱动器的显示装置。移位寄存单元中可以使用耗尽型晶体管。

Description

移位寄存单元、移位寄存器和显示装置

技术领域

本发明涉及显示领域，具体地，涉及一种移位寄存单元、一种包括该移位寄存单元的移位寄存器和一种包括该移位寄存器的显示装置。

背景技术

随着平板显示的发展，高分辨率、窄边框成为发展的潮流，而在显示面板上集成栅极驱动电路是实现高分辨率、窄边框显示最重要的解决办法。

图1中所示的是现有的基本的移位寄存单元的电路图，如图1所示，该基本的移位寄存单元包括上拉晶体管T100、输出下拉晶体管T200、自举电容C1、上拉控制晶体管T300、下拉控制晶体管T400、第一时钟信号输入端CLK、下拉单元13、驱动信号输入端OUT（n-1）和驱动信号输出端OUT（n）。

在图1中，上拉节点PU点为与上拉晶体管T100的栅极连接的节点，下拉节点PD为与输出下拉晶体管T200的栅极连接的节点。从驱动信号输入端OUT（n-1）输入起始信号STV，VGL表示低电平。图2中所示的是图1中的移位寄存单元在工作时各信号的时序图，VGH表示高电平。

a-si（非晶硅）和p-si（多晶硅）制成的薄膜晶体管为增强型薄膜晶体管，当使用增强型TFT技术制作该基本的移位寄存单元电路时，图1中所示的移位寄存单元可以正常工作（如图2的实线部分所示）。

近年来，氧化物薄膜晶体管作为一种非常有潜力的半导体技术，相比于p-si工艺更简单，成本更低，相比于a-si迁移率更高，因而越来越受到重视，未来很可能是各种显示面板、尤其是OLED（有机发光二极管）和柔性显示的主流背板驱动技术。然而氧化物薄膜晶体管具有耗尽型的特点，如图2中虚线部分所示，将作为耗尽型薄膜晶体管的氧化物薄膜晶体管直接应用于图1中所示的电路时，并不能正常工作。

原因解释如下：耗尽型薄膜晶体管与增强型薄膜晶体管的差别见图3和图4，图3为增强型薄膜晶体管的特性曲线图，纵轴为薄膜晶体管漏极的电流，横轴为栅源极的电压，从图3中所示的增强型薄膜晶体管的特性曲线图中可以看出，当Vgs（栅源电压）电压为零时，id(漏极电流)为零，说明Vgs为零时，增强型薄膜晶体管完全关闭。图4为耗尽型薄膜晶体管的特性曲线图，同样纵轴为漏极电流，横轴为栅源电压，但该图显示的却是Vgs为零时，id远大于零，而只有在栅源电压为一定的负电压时，id才为零。

发明内容

本发明的目的在于提供一种移位寄存单元、一种包括该移位寄存单元的移位寄存器、一种包括该移位寄存器的栅极驱动器和一种包括该栅极驱动器的显示装置，所述移位寄存单元中可以使用耗尽型薄膜晶体管。

为了实现上述目的，作为本发明的一个方面，提供一种移位寄存单元，该移位寄存单元包括第一驱动信号输入端、第一驱动信号输出端、第一时钟信号输入端、第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管和自举电容，所述开关晶体管的漏极与所述第一驱动信号输入端相连，所述第一输出下拉晶体管的漏极与所述第一驱动信号输出端相连，所述自举电容的一端与所述第一上拉晶体管的栅极相连，另一端与所述第一驱动信号输出端相连，所述第一上拉晶体管的栅极与所述开关晶体管的源极相连，所述第一上拉晶体管的漏极与所述第一时钟信号输入端相连，所述第一上拉晶体管的漏极与所述第一驱动信号输出端相连，所述复位晶体管的漏极与所述开关晶体管的源极相连，其中，所述移位寄存单元还包括下拉单元，该下拉单元的第一端与所述开关晶体管的栅极相连，所述下拉单元的第二端与所述复位晶体管的栅极相连，所述下拉单元的第三端与所述第一输出下拉晶体管的栅极相连，所述复位晶体管的源极与能够输出第二低电平的第二低电平输入端相连，所述第一输出下拉晶体管的源极与能够输出第三低电平的第三低电平输入端相连，在求值阶段，所述下拉单元能够向所述第一输出下拉晶体管的栅极、所述开关晶体管的栅极以及所述复位晶体管的栅极输出第一低电平，所述第一低电平与所述第二低电平的差值小于所述复位晶体管的阈值电压，所述第一低电平与所述第三低电平的差值小于所述第一输出下拉晶体管的阈值电压。

优选地，所述移位寄存单元包括第一下拉模块和第二下拉模块，所述第一下拉模块用于在预充电阶段向所述第二端和所述第三端输出第二低电平，该第二低电平与所述第三低电平的差值小于所述第一输出下拉晶体管的阈值电压，所述第二下拉模块用于在所述求值阶段向所述第二端和所述第三端输出所述第一低电平。

优选地，所述移位寄存单元包括第二驱动信号输出端，该第二驱动信号输出端与所述第一驱动信号输出端同步，且能够输出所述高电平和所述第一低电平，所述第二下拉模块包括第一下拉控制晶体管和第二驱动信号输入端，该第一下拉控制晶体管的栅极与所述第二驱动信号输出端相连，所述第一下拉控制晶体管的源极与所述第一低电平输入端相连，所述第一下拉控制晶体管的漏极与所述第二端和所述第三端连接，所述第二驱动信号输入端与所述第一驱动信号输入端同步，且所述第二驱动信号输入端能够输入高电平和所述第一低电平，所述第二驱动信号输入端与第一端相连。

优选地，所述第二下拉模块还包括第二下拉控制晶体管，该第二下拉控制晶体管的栅极与所述第二驱动信号输出端相连，所述第二下拉控制晶体管的源极与所述第一低电平输入端相连，所述第二下拉控制晶体管的漏极与所述第一端相连。

优选地，所述移位寄存单元还包括第二驱动信号输出模块，该第二驱动信号输出模块包括第二上拉晶体管和第二输出下拉晶体管，所述第二上拉晶体管的栅极与所述第一上拉晶体管的栅极相连，所述第二上拉晶体管的漏极与所述第一时钟信号输入端相连，所述第二上拉晶体管的源极与所述第二驱动信号输出端相连，所述第二输出下拉晶体管的栅极与所述第一输出下拉晶体管的栅极相连，所述第二输出下拉晶体管的源极与所述第一低电平输入端相连，所述第二输出下拉晶体管的漏极与所述第二驱动信号输出端相连。

优选地，所述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模块包括第三下拉控制晶体管和第四下拉控制晶体管，所述第四下拉控制晶体管的电阻小于第三下拉晶体管的电阻，所述第三下拉控制晶体管的栅极和漏极与所述第二时钟信号输入端相连，所述第三下拉控制晶体管的源极与所述第二端相连，所述第四下拉控制晶体管的栅极与所述第二驱动信号输入端相连，所述第四下拉控制晶体管的源极与所述第二低电平输入端相连，所述第四下拉控制晶体管的漏极与所述第二端相连，所述第二端与所述第三端相连。

优选地，所述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模块包括第三下拉控制晶体管、第四下拉控制晶体管、第五下拉控制晶体管和第六下拉控制晶体管，所述第四下拉控制晶体管的电阻小于第三下拉晶体管的电阻，所述第六下拉控制晶体管的电阻小于所述第五下拉控制晶体管的电阻，所述第三下拉控制晶体管的栅极和漏极与所述第二时钟信号输入端相连，所述第三下拉控制晶体管的源极与所述第四下拉控制晶体管的漏极相连，所述第四下拉控制晶体管的栅极与所述第二驱动信号输入端相连，所述第四下拉控制晶体管的源极与所述第二低电平输入端相连，所述第四下拉控制晶体管的漏极与所述第三下拉控制晶体管的源极相连，所述第五下拉控制晶体管的栅极和漏极与所述第二时钟信号输入端相连，所述第五下拉控制晶体管的源极与所述第二端相连，所述第六下拉控制晶体管的栅极与所述第二时钟信号输入端相连，所述第六下拉控制晶体管的源极与所述第二低电平输入端相连，所述第六下拉控制晶体管的漏极与所述第二端相连，所述第二端与所述第三端相连。

优选地，所述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模块包括第七下拉控制晶体管和下拉电容，该下拉电容的电阻大于所述第七下拉控制晶体管的电阻，所述下拉电容的一端与所述第二时钟信号输入端相连，所述下拉电容的另一端与所述第二端相连，所述第七下拉控制晶体管的栅极与所述第二驱动信号输入端相连，所述第七下拉控制晶体管的源极与所述第二低电平输入端相连，所述第七下拉控制晶体管的漏极与所述第二端相连，所述第二端与所述第三端相连。

优选地，所述第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管中的至少一个为耗尽型晶体管。

优选地，所述第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管均为N沟道薄膜晶体管。

作为本发明的另一个方面，还提供一种移位寄存器，该移位寄存器包括多级移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元，下一级所述移位寄存单元的第一驱动信号输入端与上一级所述移位寄存单元的第一驱动信号输出端相连。

作为本发明的还一个方面，提供一种显示装置，该显示装置包括薄膜晶体管、数据线、栅线和与该栅线电连接的移位寄存器，其中，所述移位寄存器为本发明所提供的上述移位寄存器，所述移位寄存器的第一驱动信号输出端与所述栅线连接。

本发明所提供的移位寄存单元中，在求值阶段，第一输出下拉晶体管的栅极电位为第一低电平，源极电位为第三低电平，因此，第一输出下拉晶体管在求值阶段完全关闭；复位晶体管的源极电位为第二低电平，栅极电位为第一低电平，因此，复位晶体管完全关闭；开关晶体管的源极电位与上拉节点的电位相同（高于高电平），开关晶体管的栅极电位为第一低电平，因此，开关晶体管也完全关闭。

即使第一输出下拉晶体管、开关晶体管以及复位晶体管均为耗尽型晶体管，该第一输出下拉晶体管、开关晶体管以及复位晶体管也可以在求值极端完全关闭，不会产生漏电，从而可以使上拉节点耦合至较高的电位。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1是现有基本的移位寄存单元的电路图；

图2是图1中所示的移位寄存单元在工作时各信号的时序图；

图3是增强型晶体管的特性曲线图；

图4是耗尽型晶体管的特性曲线图；

图5是本发明所提供的移位寄存单元的原理图；

图6是本发明所提供的移位寄存单元第一种实施方式的电路图；

图7是本发明所提供的移位寄存单元的第二种实施方式的电路图；

图8是本发明所提供的移位寄存单元的第三种实施方式的电路图；

图9是本发明所提供的移位寄存单元的第四种实施方式的电路图；

图10是本发明所提供的移位寄存单元工作时各信号的时序图；

图11是本发明所提供的移位寄存器的示意图。

附图标记说明

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

如图5所示，作为本发明的一个方面，提供一种移位寄存单元，该移位寄存单元包括第一驱动信号输入端10、第一驱动信号输出端11、第一时钟信号输入端CLK、第一上拉晶体管T1、第一输出下拉晶体管T2、开关晶体管T3、复位晶体管T4和自举电容C1，开关晶体管T3的漏极与第一驱动信号输入端10相连，第一输出下拉晶体管T2的漏极与第一驱动信号输出端相连11，自举电容C1的一端与第一上拉晶体管T1的栅极相连，另一端与第一驱动信号输出端11相连，第一上拉晶体管T1的栅极与开关晶体管T3的源极相连，第一上拉晶体管T1的漏极与第一时钟信号输入端CLK相连，第一上拉晶体管T1的漏极与第一驱动信号输出端11相连，复位晶体管T4的漏极与开关晶体管T3的源极相连，其中，所述移位寄存单元还包括下拉单元13，该下拉单元13的第一端a与开关晶体管T3的栅极相连，下拉单元13的第二端b与复位晶体管T4的栅极相连，下拉单元13的第三端c与第一输出下拉晶体管T2的栅极相连，复位晶体管T4的源极与能够输出第二低电平VGL2的第二低电平输入端相连，第一输出下拉晶体管T2的源极与能够输出第三低电平VGL3的第三低电平输入端相连，在求值阶段，下拉单元13可以向第一输出下拉晶体管T2的栅极、开关晶体管T3的栅极以及复位晶体管T4的栅极输出第一低电平VGL1，该第一低电平VGL1与第二低电平VGL2的差值小于复位晶体管T4的阈值电压（即，VGL1-VGL2＜V_th,T4），第一低电平VGL1与第三低电平VGL3的差值小于第一输出下拉晶体管T2的阈值电压（即，VGL1-VGL3＜V_th,T2）。

本领域技术人员应当理解的是，第一上拉晶体管T1的栅极形成为上拉节点PU，第一输出下拉晶体管T2的栅极形成为下拉节点PD，该下拉节点PD与下拉单元13的第三端c重合（参见图6至图9）。

在求值阶段（即，图10中的阶段②），第一输出下拉晶体管T2的栅极电位为第一低电平VGL1，源极电位为第三低电平VGL3，因此，第一输出下拉晶体管T2在求值阶段完全关闭；复位晶体管T4的源极电位为第二低电平VGL2，栅极电位为第一低电平VGL1，因此，复位晶体管T4完全关闭；开关晶体管T3的源极电位与上拉节点PU的电位相同（高于高电平VGH），开关晶体管T3的栅极电位为第一低电平VGL1，因此，开关晶体管T3也完全关闭。

即使第一输出下拉晶体管T2、开关晶体管T3以及复位晶体管T4均为耗尽型晶体管，该第一输出下拉晶体管T2、开关晶体管T3以及复位晶体管T4也可以在求值极端完全关闭，不会产生漏电，从而可以使上拉节点耦合至较高的电位，使第一上拉晶体管T1开启，并使得第一驱动信号输出端可以输出高电平VGH。

应当理解的是，在预充电阶段（即，图10中的阶段①），下拉单元13的第一端a应当可以向开关晶体管T3的栅极输出高电平，使得开关晶体管T3开启，对上拉节点PU进行充电。并且，在预充电阶段，复位晶体管T4和第一输出下拉晶体管T2应当至少大致关闭，以保证预充电阶段的正常进行。

还应当理解的是，在复位阶段，下拉单元13的第二端b应当可以向复位晶体管T4的栅极输出高电平VGH，使得复位晶体管T4开启，从而对上拉节点PU进行放电。

下面结合图6至图9描述下拉单元13的具体结构。

如图6至图9中所示，所述移位寄存单元可以包括第一下拉模块13a和第二下拉模块13b，第一下拉模块13a用于在预充电阶段（即，图10中的阶段①）向下拉单元的第二端b和下拉单元的第三端c输出第二低电平VGL2，该第二低电平VGL2与第三低电平VGL3的差值小于第一输出下拉晶体管T2的阈值电压V_th,T2，（即VGL2-VGL3＜V_th,T2），第二下拉模块13b用于在所述求值阶段向下拉单元的第一端a、第二端b和第三端c输出第一低电平VGL1。

在预充电阶段，第一输出下拉晶体管T2完全关闭，复位晶体管T4大致关闭，因此，可以正常对上拉节点PU进行充电。

更具体地，为了使得第二下拉模块13b可以在求值阶段向下拉单元的第一端a、第二端b和第三端c输出第一低电平VGL1，如图6至9中所示，所述移位寄存单元还可以包括第二驱动信号输出端12，该第二驱动信号输出端12与第一驱动信号输出端11同步，且能够输出高电平VGH和第一低电平VGL1，第二下拉模块13b可以包括第一下拉控制晶体管T10和第二驱动信号输入端14，该第一下拉控制晶体管T10的栅极与第二驱动信号输出端12相连，第一下拉控制晶体管T10的源极与所述第一低电平输入端相连，第一下拉控制晶体管T10的漏极与所述下拉单元的第二端b和第三端c连接，第二驱动信号输入端14与所述下拉单元的第一端a相连，第二驱动信号输入端14与第一驱动信号输入端10同步，并且第二驱动信号输入端14可以向第一端a输入高电平VGH和第一低电平VGL1。

第二驱动信号输入端14与第一驱动信号输入端10同步的意思是，当通过第一驱动信号输入端10向开关晶体管T3的漏极输入高电平VGH时，通过第二驱动信号输入端14向开关晶体管T3的栅极输入高电平VGH，当通过第一驱动信号输入端10向开关晶体管T3的漏极输入低电平时，通过第二驱动信号输入端14向开关晶体管T3的漏极输入第一低电平VGL1。

第二驱动信号输入端14可以确保开关晶体管T3在预充电阶段开启，并在求值阶段关闭。

所谓第二驱动信号输出端12与第一驱动信号输出端11同步是指，当第一驱动信号输出端11输出高电平时，第二驱动信号输出端12也输出高电平，当第一驱动信号输出端11输出低电平时，第二驱动信号输出端12也输出低电平。第一驱动信号输出端11只在求值阶段输出高电平VGH，因此第二驱动信号输出端12也仅在求值阶段输出高电平VGH。

在求值阶段，第一下拉控制晶体管T10的栅极为第二驱动信号输出端12输出的高电平VGH，所以第一下拉控制晶体管T10导通，第一下拉控制晶体管T10的漏极电位为第一低电平VGL1，以能够将所述下拉单元的第二端b和第三端c的电位拉低至第一低电平VGL1。

为了确保开关晶体管T3在求值阶段关闭，优选地，第二下拉模块13b还可以包括第二下拉控制晶体管T9，该第二下拉控制晶体管T9的栅极与第二驱动信号输出端12相连，第二下拉控制晶体管T9的源极与所述第一低电平输入端相连，第二下拉控制晶体管T9的漏极与所述下拉单元的第一端a相连。

在求值阶段，第二驱动信号输出端12向第二下拉控制晶体管T9的栅极输出高电平，使第二下拉控制晶体管T9导通，并进一步将所述下拉单元的第二端a的电位下拉至第一低电平VGL1。

下面介绍如何通过第二驱动信号输出端12输出与第一驱动信号同步的第二驱动信号。

如图6至图7中所示，移位寄存单元还包括第二驱动信号输出模块15，该第二驱动信号输出模块15包括第二上拉晶体管T5和第二输出下拉晶体管T6，第二上拉晶体管T5的栅极与第一上拉晶体管T1的栅极（上拉节点PU）相连，第二上拉晶体管T5的漏极与第一时钟信号输入端CLK相连，第二上拉晶体管T5的源极与第二驱动信号输出端12相连，第二输出下拉晶体管T6的栅极与第一输出下拉晶体管T2的栅极（下拉节点PD）相连，第二输出下拉晶体管T6的源极与所述第一低电平输入端相连，第二输出下拉晶体管T6的漏极与第二驱动信号输出端12相连。

如上所述，第二上拉晶体管T5的栅极也上拉节点PU相连，第二输出下拉晶体管T6与下拉节点PD相连因此，在求值阶段，第二驱动信号输出端12可以输出高电平VGH，而在预充电阶段、复位阶段以及非工作阶段，第二驱动信号输出端12可以输出第一低电平VGL1。因此，在预充电阶段、复位阶段以及非工作阶段，第一下拉控制角晶体管T10和第二下拉控制晶体管T9大致关闭（虽然存在漏电流，但很小）。

第一下拉模块13a有如下作用：第一、在复位阶段拉高下拉节点PD处的电位，从而使得复位晶体管T4导通，对上拉节点PU进行放电；第二、在移位寄存单元的非工作阶段，对下拉节点PD进行交流下拉，即下拉节点PD可以处在交变电压状态，避免长时间的直流偏压导致下第一输出下拉晶体管T2的传输曲线向右偏移老化失效，进而提高整个移位寄存单元的使用寿命。

下面结合图7至图9介绍第一下拉模块13a的几种具体实施方式。

在如图7中所示的第一种实施方式中，所述移位寄存单元还包括第二时钟信号输入端CLKB，该第二时钟信号输入端CLKB与第一时钟信号输入端CLK相反，第一下拉模块13a包括第三下拉控制晶体管T7和第四下拉控制晶体管T8，第四下拉控制晶体管T8的电阻小于第三下拉控制晶体管T7的电阻，第三下拉控制晶体管T7的栅极和漏极与第二时钟信号输入端CLKB相连，第三下拉控制晶体管T7的源极与第二端b相连，第四下拉控制晶体管T8的栅极与第二驱动信号输入端14相连，第四下拉控制晶体管T8的源极与所述第二低电平输入端相连，第四下拉控制晶体管T8的漏极与第二端b相连，第二端b与第三端c相连。

其中，第一时钟信号输入端CLK和第二时钟信号输入端CLKB相反的意思是，当从第一时钟信号输入端CLK输入高电平时，从第二时钟信号输入端CLKB输入低电平，当从第一时钟信号输入端CLK输入低电平时，从第二时钟信号输入端CLKB输入高电平。

下面结合图7和图10具体介绍本发明第一种实施方式的移位寄存单元的工作原理。

在预充电阶段（图10中的阶段①），通过第一驱动信号输入端10输入高电平VGH，通过第二驱动信号输入端14输入高电平VGH，通过第一时钟信号输入端CLK输入第一低电平VGL1，通过第二时钟信号输入端CLKB输入高电平VGH。

开关晶体管T3导通，对上拉节点PU点进行充电，使该上拉节点PU处的电位为高电平VGH，此时，第一上拉晶体管T1和第二上拉晶体管T5开启，第一驱动信号输入端11和第二驱动信号输出端12均输出由第一时钟信号输入端CLK输入的第一低电平VGL1，因此，第一下拉控制晶体管T10和第二下拉控制晶体管T9大致关闭。在该阶段，第三下拉控制晶体管T7和第四下拉控制晶体管T8均导通。由于第四下拉控制晶体管T8的电阻小于第三下拉控制晶体管T7的电阻，因此，所述下拉单元的第二端b处的电位接近第二低电平VGL2，由于第二端b与第三端c相连，因此，第三端c（即，下拉节点PD）的电位为第二低电平VGL2。因此，第一输出下拉晶体管T2完全关闭，复位晶体管T4大致关闭，充电过程可以正常进行。

在求值阶段（图10中的阶段②），通过第一驱动信号输入端10输入低电平，通过第二驱动信号输入端14输入第一低电平VGL1，通过第一时钟信号输入端CLK输入高电平VGH，通过第二时钟信号输入端CLKB输入第一低电平VGL1。

上拉节点PU处的电位被自举电容C1耦合至更高，使第一上拉晶体管T1和第二上拉晶体管T5开启，第一驱动信号输出端11和第二驱动信号输出端12可以输出高电平VGH，第一下拉控制晶体管T10和第二下拉控制晶体管T9均因栅极电位为第二驱动信号输出端12输出的高电平VGH而导通，因此，第三端c（即，下拉节点PD）和开关晶体管T3的栅极均被下拉至第一低电平VGL1，从而使得第一输出下拉晶体管T2和开关晶体管T3彻底关闭。在求值阶段，第三下拉控制晶体管T7和第四下拉控制晶体管T8关闭，而下拉单元的第二端b和第三端c相连，因此，第二端b的电位与第三端c的电位相同，均为第一低电平VGL1，使得复位晶体管T4彻底关闭。由此可知，在求值阶段，第一输出下拉晶体管T2、开关晶体管T3和复位晶体管T4均彻底关闭，不存在漏电现象，使得上拉节点PU可以具有较高的电位，确保从第一驱动信号输出端11输出足够高的高电平VGH。

在复位阶段，通过第一驱动信号输入端10输入低电平，通过第二驱动信号输入端14输入低电平，通过第一时钟信号输入端CLK输入第一低电平VGL1，通过第二时钟信号输入端CLKB输入高电平VGH。

第二驱动信号输出端12输出低电平，第一下拉控制晶体管T10和第二下拉控制晶体管T9关闭，开关晶体管T3关闭，从第二时钟信号输入端CLKB输入高电平VGH，从第二驱动信号输入端14输入第一低电平VGL1，第三下拉控制晶体管T7打开，第四下拉控制晶体管T8关闭，因此第二端b处电位为高电平VGH，由于第二端b和第三端c相连，因此，第三端c处的电位也为高电平VGH，因此，第一输出下拉晶体管T2、第二输出下拉晶体管T6以及复位晶体管T4均导通，复位晶体管T4对上拉节点PU进行放电，第一驱动信号输出端输出第三低电平VGL3，第二驱动信号输出端输出第一低电平VGL1。

在非工作阶段，第三下拉控制晶体管T7处于开启和关闭的交替状态，即下拉节点PD可以处在交变电压状态，避免长时间的直流偏压导致下第一输出下拉晶体管T2的传输曲线向右偏移老化失效，进而提高整个移位寄存单元的使用寿命。

在图8所示的第二种实施方式中，所述第一下拉模块13a包括第三下拉控制晶体管T7、第四下拉控制晶体管T8、第五下拉控制晶体管T11和第六下拉控制晶体管T12，第四下拉控制晶体管T8的电阻小于第三下拉控制晶体管T7的电阻，第六下拉控制晶体管T12的电阻小于第五下拉控制晶体管T11的电阻，第三下拉控制晶体管T7的栅极和漏极与第二时钟信号输入端CLKB相连，第三下拉控制晶体管T7的源极与第四下拉控制晶体管T8的漏极相连，第四下拉控制晶体管T8的栅极与第二驱动信号输入端14相连，第四下拉控制晶体管T8的源极与所述第二低电平输入端相连，第四下拉控制晶体管T8的漏极与第三下拉控制晶体管T7的源极相连，第五下拉控制晶体管T11的栅极和漏极与第二时钟信号输入端CLKB相连，第五下拉控制晶体管T11的源极与所述下拉单元的第二端b相连，第六下拉控制晶体管T12的栅极与所述第二时钟信号输入端相连，第六下拉控制晶体管T12的源极与所述第二低电平输入端相连，第六下拉控制晶体管T12的漏极与所述下拉单元的第二端b相连，所述下拉单元的第二端b与所述下拉单元的第三端c相连。

由于在本实施方式中，第二下拉模块13b以及第二驱动信号输出模块15的结构与第一种实施方式中相同，工作原理也相同，因此，此处仅介绍第二下拉模块13b在移位寄存单元的各个工作阶段以及非工作阶段的状态。

在预充电阶段，第三下拉控制晶体管T7、第四下拉控制晶体管T8、第六下拉控制晶体管T12均开启，由于第三下拉控制晶体管T7的电阻大于第四下拉控制晶体管T8的电阻，因此，第五下拉控制晶体管T11的栅极电位为接近第二低电平VGL2，因此，第五下拉控制晶体管T11大致关闭，所以，第六下拉控制晶体管T12的漏极电位（即，所述下拉单元的第二端b）为第二低电平VGL2，因此可以确保第一输出下拉晶体管T2在预充电阶段彻底关闭，以确保预充电阶段的顺利进行。

在求值阶段，第三下拉控制晶体管T7、第四下拉控制晶体管T8、第五下拉控制晶体管T11和第六下拉控制晶体管T12均关闭。

在复位阶段，第三下拉控制晶体管T7和第五下拉控制晶体管T11开启，第四下拉控制晶体管T8和第六下拉控制晶体管T12关闭，所述下拉单元的第二端b处的电位为高电平，可以使复位晶体管T4开启，对上拉节点进行放电。

在非工作阶段，第三下拉控制晶体管T7和第五下拉控制晶体管T11处于开启和关闭的交替状态，即下拉节点PD可以处在交变电压状态。

为了使移位寄存单元的结构更加简单，如图9中所示的第三种实施方式，第一下拉模块13a可以包括第七下拉控制晶体管T13和下拉电容C2，该下拉电容C2的一端与第二时钟信号输入端CLKB相连，下拉电容C2的另一端与所述下拉单元的第二端b相连，第七下拉控制晶体管T13的栅极与第二驱动信号输入端14相连，第七下拉控制晶体管T13的源极与所述第二低电平输入端相连，第七下拉控制晶体管T13的漏极与所述下拉单元的第二端b相连，所述下拉单元的第二端b与所述下拉单元的第三端c相连。

在预充电阶段，下拉电容C2进行充电，第七下拉控制晶体管T13导通，由于下拉电容C2的电阻大于第七下拉控制晶体管T13的电阻，因此所述下拉单元的第二端b处的电位接近第二低电平VGL2。

在求值阶段，第七下拉控制晶体管T13关闭，下拉电容C2停止充电。

在复位阶段，第七下拉控制晶体管T13关闭，下拉电容C2充电和，使下拉单元的第二端b处的电位为高电平VGH，使复位晶体管T4开启，对上拉节点PU进行放电。

在非工作阶段，第七下拉控制晶体管T13关闭，下拉电容C2交替地处于充电和断电的状态，从而对下拉节点PD进行交流下拉。

优选地，在本发明所提供的移位寄存单元中，第一上拉晶体管T1、第一输出下拉晶体管T2、开关晶体管T3和复位晶体管T4中的至少一者为耗尽型晶体管。进一步优选地，第一上拉晶体管T1、第一输出下拉晶体管T2、开关晶体管T3和复位晶体管T4均可以为耗尽型晶体管。背景技术中已经描述了耗尽型晶体管的优点，这里不再赘述。

在本发明所提供的几种实施方式中，第一上拉晶体管T1、第一输出下拉晶体管T2、开关晶体管T3和复位晶体管T4均为N沟道薄膜晶体管。

作为本发明的另外一个方面，如图11所示，还提供一种移位寄存器，该移位寄存器包括多级移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元，下一级所述移位寄存单元的第一驱动信号输入端10（n）与上一级所述移位寄存单元的第一驱动信号输出端11（n-1）相连。此处，n代表的是自然数。

应当理解的是，10（1）代表的是第一级移位寄存单元的第一驱动信号输入端，11（1）代表的是第一级移位寄存单元的第一驱动信号输出端，10（n-1）代表的是第（n-1）级移位寄存单元的第一驱动信号输入端，11（n-1）代表的是第（n-1）级移位寄存单元的第一驱动信号输出端，10（n）代表的是第n级移位寄存单元的第一驱动信号输入端，11（n）代表的是第n级移位寄存单元的第一驱动信号输出端，V_dd和V_ss分别代表的是为移位寄存单器供电的电源的正极和负极。

当所述移位寄存单元包括第二驱动信号输出模块时，上一级移位寄存单元的第二驱动信号输出端12（n-1）与下一级移位寄存单元的第二驱动信号输入端14（n）连接。

在图11中，14（1）代表第一级移位寄存单元的第二驱动信号输入端，12（1）代表第一级移位寄存单元的第二驱动信号输出端；14（n-1）代表第（n-1）级移位寄存单元单元的第二驱动信号输入端，12（n-1）代表第（n-1）级移位寄存单元的第二驱动信号输出端；14（n）代表第n级移位寄存单元的第二驱动信号输入端，12（n）代表第n级移位寄存单元的第二驱动信号输出端。

可以将耗尽型晶体管应用于本发明所提供的移位寄存单元中。

作为本发明的还一个方面，提供一种显示装置，该显示装置包括薄膜晶体管、数据线、栅线和与该栅线电连接的移位寄存器，其中，所述移位寄存器为本发明所提供的上述移位寄存器，所述移位寄存器的驱动信号输出端与所述栅线连接。

与现有技术中一样，所述显示装置可以包括多条栅线和多条数据线，多条数据线和多条栅线交叉形成多个像素单元，每个像素单元中都设置有一个薄膜晶体管，每一级移位寄存单元与一条栅线对应连接，通过向栅线提供高电平VGH而将薄膜晶体管打开。

在所述显示装置中，栅极驱动器中所用到的第一上拉晶体管T1、第一输出下拉晶体管T2、开关晶体管T3和复位晶体管T4均可以为耗尽型晶体管。背景技术中已经描述了耗尽型晶体管的优点，这里不再赘述。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种移位寄存单元，该移位寄存单元包括第一驱动信号输入端、第一驱动信号输出端、第一时钟信号输入端、第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管和自举电容，所述开关晶体管的漏极与所述第一驱动信号输入端相连，所述第一输出下拉晶体管的漏极与所述第一驱动信号输出端相连，所述自举电容的一端与所述第一上拉晶体管的栅极相连，另一端与所述第一驱动信号输出端相连，所述第一上拉晶体管的栅极与所述开关晶体管的源极相连，所述第一上拉晶体管的漏极与所述第一时钟信号输入端相连，所述第一上拉晶体管的漏极与所述第一驱动信号输出端相连，所述复位晶体管的漏极与所述开关晶体管的源极相连，其特征在于，所述移位寄存单元还包括下拉单元，该下拉单元的第一端与所述开关晶体管的栅极相连，所述下拉单元的第二端与所述复位晶体管的栅极相连，所述下拉单元的第三端与所述第一输出下拉晶体管的栅极相连，所述复位晶体管的源极与能够输出第二低电平的第二低电平输入端相连，所述第一输出下拉晶体管的源极与能够输出第三低电平的第三低电平输入端相连，在求值阶段，所述下拉单元能够向所述第一输出下拉晶体管的栅极、所述开关晶体管的栅极以及所述复位晶体管的栅极输出第一低电平，所述第一低电平与所述第二低电平的差值小于所述复位晶体管的阈值电压，所述第一低电平与所述第三低电平的差值小于所述第一输出下拉晶体管的阈值电压。

2.根据权利要求1所述的移位寄存单元，其特征在于，该移位寄存单元包括第一下拉模块和第二下拉模块，所述第一下拉模块用于在预充电阶段向所述第二端和所述第三端输出第二低电平，该第二低电平与所述第三低电平的差值小于所述第一输出下拉晶体管的阈值电压，所述第二下拉模块用于在所述求值阶段向所述第二端和所述第三端输出所述第一低电平。

3.根据权利要求2所述的移位寄存单元，其特征在于，该移位寄存单元包括第二驱动信号输出端，该第二驱动信号输出端与所述第一驱动信号输出端同步，且能够输出所述高电平和所述第一低电平，所述第二下拉模块包括第一下拉控制晶体管和第二驱动信号输入端，该第一下拉控制晶体管的栅极与所述第二驱动信号输出端相连，所述第一下拉控制晶体管的源极与所述第一低电平输入端相连，所述第一下拉控制晶体管的漏极与所述第二端和所述第三端连接，所述第二驱动信号输入端与所述第一驱动信号输入端同步，且所述第二驱动信号输入端能够输入高电平和所述第一低电平，所述第二驱动信号输入端与第一端相连。

4.根据权利要求3所述的移位寄存单元，其特征在于，所述第二下拉模块还包括第二下拉控制晶体管，该第二下拉控制晶体管的栅极与所述第二驱动信号输出端相连，所述第二下拉控制晶体管的源极与所述第一低电平输入端相连，所述第二下拉控制晶体管的漏极与所述第一端相连。

5.根据权利要求3或4所述的移位寄存单元，其特征在于，该移位寄存单元还包括第二驱动信号输出模块，该第二驱动信号输出模块包括第二上拉晶体管和第二输出下拉晶体管，所述第二上拉晶体管的栅极与所述第一上拉晶体管的栅极相连，所述第二上拉晶体管的漏极与所述第一时钟信号输入端相连，所述第二上拉晶体管的源极与所述第二驱动信号输出端相连，所述第二输出下拉晶体管的栅极与所述第一输出下拉晶体管的栅极相连，所述第二输出下拉晶体管的源极与所述第一低电平输入端相连，所述第二输出下拉晶体管的漏极与所述第二驱动信号输出端相连。

6.根据权利要求3或4所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模块包括第三下拉控制晶体管和第四下拉控制晶体管，所述第四下拉控制晶体管的电阻小于第三下拉晶体管的电阻，所述第三下拉控制晶体管的栅极和漏极与所述第二时钟信号输入端相连，所述第三下拉控制晶体管的源极与所述第二端相连，所述第四下拉控制晶体管的栅极与所述第二驱动信号输入端相连，所述第四下拉控制晶体管的源极与所述第二低电平输入端相连，所述第四下拉控制晶体管的漏极与所述第二端相连，所述第二端与所述第三端相连。

7.根据权利要求3或4所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模块包括第三下拉控制晶体管、第四下拉控制晶体管、第五下拉控制晶体管和第六下拉控制晶体管，所述第四下拉控制晶体管的电阻小于第三下拉晶体管的电阻，所述第六下拉控制晶体管的电阻小于所述第五下拉控制晶体管的电阻，所述第三下拉控制晶体管的栅极和漏极与所述第二时钟信号输入端相连，所述第三下拉控制晶体管的源极与所述第四下拉控制晶体管的漏极相连，所述第四下拉控制晶体管的栅极与所述第二驱动信号输入端相连，所述第四下拉控制晶体管的源极与所述第二低电平输入端相连，所述第四下拉控制晶体管的漏极与所述第三下拉控制晶体管的源极相连，所述第五下拉控制晶体管的栅极和漏极与所述第二时钟信号输入端相连，所述第五下拉控制晶体管的源极与所述第二端相连，所述第六下拉控制晶体管的栅极与所述第二时钟信号输入端相连，所述第六下拉控制晶体管的源极与所述第二低电平输入端相连，所述第六下拉控制晶体管的漏极与所述第二端相连，所述第二端与所述第三端相连。

8.根据权利要求3或4所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第二时钟信号输入端，该第二时钟信号输入端与所述第一时钟信号输入端相反，所述第一下拉模块包括第七下拉控制晶体管和下拉电容，该下拉电容的电阻大于所述第七下拉控制晶体管的电阻，所述下拉电容的一端与所述第二时钟信号输入端相连，所述下拉电容的另一端与所述第二端相连，所述第七下拉控制晶体管的栅极与所述第二驱动信号输入端相连，所述第七下拉控制晶体管的源极与所述第二低电平输入端相连，所述第七下拉控制晶体管的漏极与所述第二端相连，所述第二端与所述第三端相连。

9.根据权利要求1所述的移位寄存单元，其特征在于，所述第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管中的至少一个为耗尽型晶体管。

10.根据权利要求9所述的移位寄存单元，其特征在于，所述第一上拉晶体管、第一输出下拉晶体管、开关晶体管、复位晶体管均为N沟道薄膜晶体管。

11.一种移位寄存器，该移位寄存器包括多级移位寄存单元，其特征在于，所述移位寄存单元为权利要求1至10中任意一项所述的移位寄存单元，下一级所述移位寄存单元的第一驱动信号输入端与上一级所述移位寄存单元的第一驱动信号输出端相连。

12.一种显示装置，该显示装置包括薄膜晶体管、数据线、栅线和与该栅线电连接的移位寄存器，其特征在于，所述移位寄存器为权利要求11所述的移位寄存器，所述移位寄存器的第一驱动信号输出端与所述栅线连接。

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