CN103021466B - 移位寄存器及其工作方法、栅极驱动装置、显示装置 - Google Patents

Abstract

本发明实施例公开了一种移位寄存器及其工作方法、栅极驱动装置、显示装置，为有效消除时钟信号在移位寄存器的输出端产生的电压耦合噪声而发明。所述移位寄存器，包括：上拉单元、时钟控制单元、复位单元、反向单元以及下拉单元；所述上拉单元，分别连接移位触发信号、高电平信号端、所述复位单元；所述时钟控制单元，分别连接上拉节点、时钟信号、所述下拉单元；所述复位单元，分别连接复位信号、低电平信号端、所述上拉节点、输出端；所述反向单元，分别连接所述高电平信号端、所述低电平信号端、所述上拉节点、下拉单元；所述下拉单元，分别连接所述上拉节点、下拉节点、所述低电平信号端、所述移位触发信号、所述输出端。

Description

移位寄存器及其工作方法、栅极驱动装置、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及移位寄存器及其工作方法、栅极驱动装置、显示装置。

背景技术

液晶显示产品广泛应用于生产生活的各个领域，在进行显示时，液晶显示器通过驱动电路来驱动液晶面板中的各个像素进行显示。液晶显示器的驱动电路主要包括栅极驱动电路和数据驱动电路。其中，数据驱动电路用于将输入的数据及时钟信号定时顺序锁存并将锁存的数据转换成模拟信号后输入到液晶面板的数据线。栅极驱动电路用于将时钟信号经过移位寄存器(ShiftRegister，SR)转换成开启/断开电压，分别输出到液晶面板的各条栅线上。其中，同一时刻仅有一个移位寄存器输出为开启电压，即仅有一行像素对应的栅线上的电压为开启电压，其余各行像素对应的栅线上的电压均为断开电压，从而使该时刻的数据信号由所述数据驱动电路仅输入至该行像素。下一时刻，下一级移位寄存器输出扫描信号以使下一行像素所对应的栅线上的电压为开启电压，其余各行像素对应的栅线上的电压均为断开电压。以此类推，从而完成对液晶面板中像素的逐行扫描。上述开启电压在各行之间轮转，也称为扫描信号。

上述结构中，移位寄存器将时钟信号转化为扫描信号的主要方法是响应于上一级移位寄存器的扫描信号的输出，将本级移位寄存器的时钟信号作为扫描信号输出，同时本级扫描信号一方面回传给上一级移位寄存器以使上一级移位寄存器复位，另一方面输入至下一级移位寄存器作为下一级的移位触发信号。以此类推，各级移位寄存器依次输出扫描信号。

然而，众所周知，时钟信号是在第一电平和第二电平之间周期性循环的方波，在扫描信号从第一行像素循环到最后一行像素的一个扫描周期中包括多个时钟周期，而对于某一移位寄存器来讲，只有其中的半个时钟周期的时间用于输出扫描信号，而在不需要输出扫描信号的其他时钟周期中，该移位寄存器的输出端往往也会受到时钟信号的影响而输出变化的电平，使栅线上产生较大的电路噪声，从而造成像素中的薄膜晶体管的不恰当开启，使电路功能紊乱。

发明内容

本发明的主要目的在于，提供一种移位寄存器及其工作方法、栅极驱动装置，能够有效消除了时钟信号在移位寄存器的输出端产生的电压耦合噪声、使移位寄存器能够更加稳定的工作。

为达到上述目的，本发明采用如下技术方案：

一方面，本发明实施例提供了一种移位寄存器，包括：上拉单元、时钟控制单元、复位单元、反向单元以及下拉单元；所述上拉单元，分别连接移位触发信号、高电平信号端、所述复位单元，其中所述上拉单元与所述复位单元相连的节点为上拉节点，所述上拉单元用于根据所述移位触发信号将所述上拉节点的电压上拉；所述时钟控制单元，分别连接所述上拉节点、时钟信号、所述下拉单元，其中，所述时钟控制单元与所述下拉单元相连的节点为输出端，所述时钟控制单元用于根据所述上拉节点的电压控制所述时钟信号是否传输到所述输出端；所述复位单元，分别连接复位信号、低电平信号端、所述上拉节点、所述输出端，用于根据所述复位信号拉低所述上拉节点的电压和所述输出端的电压；所述反向单元，分别连接所述高电平信号端、所述低电平信号端、所述上拉节点、下拉单元，其中所述反向单元与所述下拉单元相连的节点为下拉节点，所述反向单元用于使所述上拉节点的电压和所述下拉节点的电压高低相反；所述下拉单元，分别连接所述上拉节点、所述下拉节点、所述低电平信号端、所述移位触发信号、所述输出端，用于根据所述下拉节点的电压拉低所述上拉节点的电压和所述输出端的电压，和根据所述移位触发信号拉低所述输出端的电压。

另一方面，本发明还提供一种所述移位寄存器的工作方法，包括：

当所述移位寄存器的输出端需要输出栅极驱动信号时，使时钟信号传递至所述移位寄存器的输出端；

当所述移位寄存器的输出端无需输出栅极驱动信号时，将所述时钟信号与所述输出端相隔离并使所述输出端放电。

另一方面，本发明的实施例还提供一种栅极驱动装置，包括相互串联的多个本发明的实施例提供的移位寄存器。

另一方面，本发明的实施例还提供一种显示装置，包括本发明的实施例提供的栅极驱动装置。

本发明提供的移位寄存器及其工作方法、栅极驱动装置、显示装置，在该移位寄存器的输出端需要输出栅极驱动信号时，能够使时钟信号传递至所述输出端，在该移位寄存器的输出端无需输出栅极驱动信号时，能够使所述时钟信号与所述输出端相隔离并使所述输出端放电。这样，只要没有轮到该移位寄存器的输出端输出栅极驱动信号，该输出端就始终处于放电状态，始终保持低电位，从而有效消除了时钟信号在移位寄存器的输出端产生的电压耦合噪声、使移位寄存器能够更加稳定的工作，有效延长了移位寄存器的使用寿命。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的移位寄存器的一种电路示意图；

图2为本发明实施例提供的移位寄存器的另一种电路示意图；

图3为本发明实施例提供的移位寄存器的另一种电路示意图；

图4为本发明实施例提供的移位寄存器的另一种电路示意图；

图5为本发明实施例提供的移位寄存器的另一种电路示意图；

图6为本发明实施例提供的移位寄存器的一种具体的电路图；

图7为多个本发明实施例提供的移位寄存器相串联的电路示意图；

图8为图7中的一个移位寄存器的信号时序图；

图9为本发明实施例提供的移位寄存器的工作方法的一种流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。

如图1所示，本发明的实施例提供一种移位寄存器，包括：上拉单元1、时钟控制单元2、复位单元3、反向单元4以及下拉单元5。

所述上拉单元1，分别连接移位触发信号Input、高电平信号端Vdd、所述复位单元3，其中所述上拉单元1与所述复位单元3相连的节点为上拉节点PU，所述上拉单元1用于根据所述移位触发信号Input将所述上拉节点PU的电压上拉；

所述时钟控制单元2，分别连接所述上拉节点PU、时钟信号CLK、所述下拉单元5，其中，所述时钟控制单元2与所述下拉单元5相连的节点为输出端OUT，所述时钟控制单元2用于根据所述上拉节点PU的电压控制所述时钟信号CLK是否传输到所述输出端OUT；

所述复位单元3，分别连接复位信号Reset、低电平信号端Vss、所述上拉节点PU以及所述输出端OUT，可以用于根据所述复位信号Reset拉低所述上拉节点PU的电压和所述输出端OUT的电压。

所述反向单元4，分别连接所述高电平信号端Vdd、所述低电平信号端Vss、所述上拉节点PU以及所述下拉单元5，其中所述反向单元4与所述下拉单元5相连的节点为下拉节点PD，所述反向单元4能够用于使所述上拉节点PU的电压和所述下拉节点PD的电压高低相反。

所述下拉单元5，分别连接所述上拉节点PU、所述下拉节点PD、所述低电平信号端Vss、所述移位触发信号Input以及所述输出端OUT，用于根据所述下拉节点PD的电压拉低所述上拉节点PU的电压和所述输出端OUT的电压，和根据所述移位触发信号Input拉低所述输出端OUT的电压。

本发明提供的移位寄存器，在移位寄存器的输出端OUT需要输出栅极驱动信号时，能够通过时钟控制单元2将时钟信号CLK传递至所述输出端OUT，在移位寄存器的输出端OUT无需输出栅极驱动信号时，能够通过时钟控制单元2使所述时钟信号CLK与所述输出端OUT相隔离，并通过复位单元3或下拉单元5使所述输出端OUT放电。这样，只要没有轮到该移位寄存器的输出端OUT输出栅极驱动信号，该输出端OUT就始终处于放电状态并保持低电位，从而有效消除了时钟信号CLK产生的电压耦合噪声、使移位寄存器能够更加稳定的工作，有效延长了移位寄存器的使用寿命。

具体的，上述上拉单元1，时钟控制单元2，复位单元3，反向单元4和下拉单元5可以为多种电路结构。

例如，如图2所示，在本发明的一个实施例中，所述上拉单元1，可以为第一薄膜晶体管T1，其栅极连接移位触发信号Input，漏极连接高电平信号端Vdd，源极连接上拉节点PU。

所述时钟控制单元2可以为第三薄膜晶体管T3，其栅极连接所述上拉节点PU，源极连接时钟信号CLK，漏极连接输出端OUT，具体用于当所述上拉节点PU的电压为第一电平时，将所述时钟信号传递至所述输出端OUT，当所述上拉节点PU的电压为第二电平时，使所述时钟信号CLK与所述输出端OUT隔离。其中，所述第一电平与所述第二电平不同，例如高低相反，即如第一电平可以为高电平，第二电平可以为低电平，反之亦然。为方便说明，除非特别声明，下文中第一电平均指高电平，第二电平均指低电平。

当然在本发明的其它实施例中，上拉单元1和时钟控制单元2也可以采用其它电路结构，只要能分别实现各自的功能即可，本发明对此不做限制。

复位单元3用于根据所述复位信号Reset拉低所述上拉节点PU的电压和所述输出端OUT的电压，具体来说可以为：当所述复位信号Reset为第一电平时，拉低所述上拉节点PU的电压和所述输出端OUT的电压，当所述复位信号Reset为第二电平时，使所述上拉节点PU和所述输出端OUT与所述低电平信号端Vss隔离。

如图3所示，在本发明的一个实施例中，所述复位单元3可以包括第二薄膜晶体管T2和第四薄膜晶体管T4，其中，第二薄膜晶体管T2的栅极连接复位信号Reset，漏极连接上拉节点PU，源极连接低电平信号端Vss；第四薄膜晶体管T4的栅极连接复位信号Reset，漏极连接输出端OUT，源极连接低电平信号端Vss。

当复位信号Reset有效时，例如当Reset为第一电平时，第二薄膜晶体管T2的栅极和第四薄膜晶体管T4的栅极电压均为第一电平从而使这两个薄膜晶体管开启，进而使低电平信号端Vss的低电平信号分别通过第四薄膜晶体管T4传递至输出端OUT、通过第二薄膜晶体管T2传递至上拉节点PU。这样，不但输出端OUT能够向低电平信号端Vss进行放电，从而有效降低输出端OUT上的电压噪声，而且，上拉节点PU处于第二电平可以使第三薄膜晶体管T3断开，从而使时钟信号CLK与输出端OUT断开，有效消除了时钟信号CLK产生的电压耦合噪声，使移位寄存器更加稳定的工作。

此外，由于此时上拉节点PU处于第二电平，在所述反向单元4的作用下，所述下拉节点PD被拉高为第一电平，这样，所述下拉单元5在所述下拉节点PD的第一电平的作用下，将进一步拉低所述输出端OUT的电压和所述上拉节点PU的电压，从而能够进一步稳定移位寄存器的输出。

而当所述复位信号无效时，例如Reset为第二电平时，第二薄膜晶体管T2的栅极和第四薄膜晶体管T4的栅极电压均为第二电平从而使这两个薄膜晶体管断开，进而使上拉节点PU和输出端OUT分别与低电平信号端Vss断开。

具体的，所述反向单元4的电路结构可以多种多样。例如，如图4所示，在本发明的一个实施例中，所述反向单元4可以包括第七薄膜晶体管T7和第八薄膜晶体管T8，其中，所述第七薄膜晶体管T7的栅极和漏极连接在一起、连接所述高电平信号端Vdd，源极连接所述下拉节点PD；所述第八薄膜晶体管T8的栅极连接所述上拉节点PU，漏极连接所述下拉节点PD，源极连接所述低电平信号端Vss。

当所述上拉节点PU为第一电平时，第八薄膜晶体管T8接通，其导通电阻相应的减小，因此在与第七薄膜晶体管T7分压时，第八薄膜晶体管T8两端的电压降变小，从而使下拉节点PD的电压降低。而下拉节点PD的电压降低又会促使下拉单元5将上拉节点PU与低电平信号端Vss相隔离，从而保证上拉节点PU不放电，使其电压保持在第一电平。

相反，当所述上拉节点PU为第二电平时，第八薄膜晶体管T8不导通，其电阻较大，因此在与第七薄膜晶体管T7分压时，第八薄膜晶体管T8两端的电压降变大，从而使下拉节点PD的电压升高。而下拉节点PD的电压升高又会促使下拉单元5拉低上拉节点PU的电压和所述输出端OUT的电压。

当然，在本发明的其他实施例中，也可以采用其他的电路结构如反向器等来实现反向单元4，只要能达到使上拉节点的电压与下拉节点的电压高低相反的目的即可，本发明实施例对此不做限制。

下拉单元5可以用于根据所述下拉节点PD的电压拉低所述上拉节点PU的电压和所述输出端OUT的电压，和根据所述移位触发信号Input拉低所述输出端OUT的电压，具体来说可以为，下拉单元5可以用于当所述下拉节点PD的电压为第一电平时，拉低所述输出端OUT的电压和所述上拉节点PU的电压，当所述下拉节点PD的电压为第二电平时，使所述上拉节点PU和所述输出端OUT与所述低电平信号端Vss隔离；也可以用于，当所述移位触发信号Input为第一电平时，拉低所述输出端OUT的电压，当所述移位触发信号Input为第二电平时，使所述输出端OUT与所述低电平信号端Vss隔离。

例如，如图5所示，在本发明的一个实施例中，下拉单元5可以包括第五薄膜晶体管T5、第六薄膜晶体管T6和第九薄膜晶体管T9，其中，所述第五薄膜晶体管T5，其栅极连接所述移位触发信号Input，漏极连接所述输出端OUT，源极连接所述低电平信号端Vss。当所述移位触发信号Input为第一电平时，所述第五薄膜晶体管T5接通，以拉低所述输出端OUT的电压，当所述移位触发信号Input为第二电平时，所述第五薄膜晶体管T5断开，以使所述输出端OUT与所述低电平信号端Vss相隔离。所述第六薄膜晶体管T6，其栅极连接所述下拉节点PD，漏极连接所述输出端OUT，源极连接所述低电平信号端Vss。当所述下拉节点PD的电压为第一电平时，第六薄膜晶体管T6接通以拉低所述输出端OUT的电压，当所述下拉节点PD的电压为第二电平时，第六薄膜晶体管T6断开以使所述输出端OUT与所述低电平信号端Vss相隔离。所述第九薄膜晶体管T9，其栅极连接所述下拉节点PD，漏极连接所述上拉节点PU，源极连接所述低电平信号端Vss，当所述下拉节点PD的电压为第一电平时，所述第九薄膜晶体管T9接通以拉低所述上拉节点PU的电压，当所述下拉节点PD的电压为第二电平时，所述第九薄膜晶体管T9断开以使所述输出端OUT与所述低电平信号端Vss相隔离。

需要说明的是，前述实施例中涉及的薄膜晶体管是在标准工艺流程下制作的，其源极和漏极的结构相同，因此可以互换使用。即，在本发明的实施例中，所述薄膜晶体管的源极也可以替换为漏极，所述薄膜晶体管的漏极也可以替换为源极。

如图6所示，将图2至图5中的各个单元的具体电路替换到图1中，即可得到本发明实施例提供的移位寄存器的一个具体的实例的电路原理图。其中，各个单元的内部电路的实现可以采取其他方式，只要能够实现该单元的功能即可，本发明实施例对此不做限制。

需要说明的是，在显示器的驱动电路中，通常多个移位寄存器是串联在一起工作的，以驱动显示器的各行像素。如图7所示，上一级移位寄存器SRn-1的输出端OUTn-1的输出信号即作为本级移位寄存器SRn的移位触发信号输入，本级移位寄存器SRn的输出端OUTn的输出信号同时作为下一级移位寄存器SRn+1的移位触发信号和上一级移位寄存器SRn-1的复位信号输入。当移位寄存器正常工作时，其各个输入信号，如移位触发信号Input，复位信号Reset和时钟信号CLK是遵循一定的时序规律的。图8示出了上述各输入信号的时序关系。下面结合图1至图8，对本发明实施例提供的移位寄存器的工作过程进行详细阐述。

还需要说明的是，为了使两个相邻的移位寄存器能够在时钟信号的作用下相继连续输出栅极驱动信号，需要在前一个移位寄存器由时钟信号的高电平的驱动后，下一个移位寄存器仍然由时钟信号的高电平驱动，而这对于一个在高电平和低电平之间周期性循环的时钟信号来讲是不容易做到的，因此可以分别采用两个相位相差180度的时钟信号提供给相邻的移位寄存器。

在图8中，Gn表示本级移位寄存器的输出端OUT的输出，Gn-1表示上一级移位寄存器的输出端OUTn-1的输出，同时也是本级移位寄存器的移位触发信号Input，Gn+1表示下一级移位寄存器的输出端OUTn+1的输出，同时也是本级移位寄存器的复位信号Reset。下面针对本级移位寄存器的工作过程进行详细描述。

如图8所示，在t1阶段：移位触发信号Input为高电平，说明上一级移位寄存器的输出端输出高电平，即Gn-1为高电平。而根据栅极扫描信号的逐行扫描特性，同一时刻只能有一级移位寄存器输出高电平，因此除了所述上一级移位寄存器输出高电平外，其余各移位寄存器都不可能输出高电平。考虑到复位信号Reset同时也是下一级移位寄存器的输出信号，此时复位信号Reset必然不会处于高电平状态。而由于移位寄存器的输出端输出的信号是由时钟信号形成的，因此，上一级移位寄存器的输出端输出高电平同时也说明驱动该上一级移位寄存器的时钟信号CLK1在t1阶段应该为高电平，而驱动该本级移位寄存器的时钟信号CLK2在t1阶段应该为低电平。

t1阶段中，对于本级移位寄存器来讲，移位触发信号Input为高电平，复位信号Reset为低电平，驱动本级移位寄存器的时钟信号CLK2为低电平。电路各部分动作如下：移位触发信号Input为高电平，使得T1和下拉单元5中的T5接通。其中，第一薄膜晶体管T1的接通使得Vdd的高电位输入给上拉节点PU，进而使上拉节点PU在t1期间维持高电平，同时上拉节点PU的高电平会使反向单元4中的T8管接通，通过第七薄膜晶体管T7和第八薄膜晶体管T8尺寸的设计，使得这个时刻下拉节点PD的电位为低电位，从而使第九薄膜晶体管T9和第六薄膜晶体管T6断开，即，使本级移位寄存器的输出端OUT、上拉节点PU分别与低电平信号端Vss相隔离，从而使上拉节点PU的电压得以维持在较高电位。同时，第五薄膜晶体管T5的接通使得输出端OUT放电从而维持在低电位Vss，因而有效消除了时钟信号CLK2产生的电压耦合噪声、使移位寄存器能够更加稳定的工作。

在t2阶段：继上一级移位寄存器在t1阶段输出栅极驱动信号后，本级移位寄存器在t2阶段应输出栅极驱动信号。因此，相应的，在此阶段，对于本级移位寄存器来讲，移位触发信号Input为低电平，复位信号Reset为低电平，驱动本级移位寄存器的时钟信号CLK2为高电平，Gn为高电平。

一方面，移位触发信号Input为低电平使T1、T5断开，与此同时，由于下拉单元5中的T9仍处于断开状态，上拉节点PU继续保持高电位，在反向单元4的作用下，下拉节点PD继续保持低电位，从而使T9和T6的断开状态得以维持，进而使移位寄存器的输出端OUT与低电平信号端Vss隔离。T5的断开使移位寄存器的输出端OUT与低电平信号端Vss隔离。至此，移位寄存器的输出端OUT与低电平信号端Vss的所有通路都已经断开，从而为在输出端OUT输出栅极驱动信号做好准备。

另一方面，时钟信号CLK2为高电位，通过T3的栅极和源极之间的寄生电容的自举效应(bootstrappInputg)，此阶段中上拉节点PU的电位比其在t1期间更高，从而使得T3管打开，时钟信号CLK2传递至输出端OUT，成为本级输出的栅极驱动信号。

可选的，为了加强这种自举效应，在本发明的一个实施例中，移位寄存器还包括自举电容，所述自举电容一端连接所述上拉节点，另一端连接所述时钟信号。

t3阶段：继本级移位寄存器在t2阶段输出栅极驱动信号后，下一级移位寄存器在t3阶段输出栅极驱动信号，该栅极驱动信号同时还作为本级移位寄存器的复位信号Reset反馈回本级移位寄存器。因此，相应的，在此阶段，Input为低电平，Reset为高电平，驱动下一级移位寄存器的时钟信号CLK1为高电平，Gn+1为高电平。

移位触发信号Input为低电平，复位信号Reset为高电平，时钟信号输入端CLK2为低电平，输出端OUT也转为低电平。Reset端的高电位使得复位单元3中的T2和T4打开，对上拉节点PU和输出端OUT进行放电，因此，上拉节点PU和输出端OUT都降至低电位。由于PU点电位降至低电位，反向单元4中的T8管断开，T8管的电阻变大，T7与T8分压的结果使得下拉节点PD变为高电位，从而使得下拉单元5中的T9和T6接通，分别对上拉节点PU和输出端OUT进一步放电并保持在低电位。

t4阶段：进行栅极驱动信号输出的，既不是本级移位寄存器，也不是本级的上一级或下一级移位寄存器，因此，此阶段中，Input为低电平，Reset为低电平。与此同时驱动本级移位寄存器的时钟信号CLK2为高电平。

此时，由于在t3阶段中上拉节点PU已经变为低电位，因此T3断开，CLK2端的高电位信号不会传输到输出端OUT；由于下拉节点PD仍然保持着在t3阶段中的高电位，因此，下拉单元5中的T6和T9仍然保持接通状态，使得由CLK2产生的耦合噪声电压得以消除，从而使上拉节点PU和输出端OUT都保持t3阶段的低电位信号。

t5阶段：进行栅极驱动信号输出的，既不是本级移位寄存器，也不是本级的上一级或下一级移位寄存器，因此，此阶段中，Input为低电平，Reset为低电平。与此同时，驱动本级移位寄存器的时钟信号CLK2为低电平。

此阶段中，除了时钟信号CLK2为低电平不同于t4阶段外，其余各信号均与t4阶段相同。由于上拉节点PU为低电位，T3断开，CLK2端的低电位信号不会传输到输出端OUT。由于下拉节点PD仍然保持着高电位，下拉单元5中的T6和T9仍然保持接通状态，使得由CLK2产生的耦合噪声电压得以消除，从而使上拉节点PU和输出端OUT都保持t3阶段的低电位信号稳定输出。

以后的时钟周期中，移位寄存器的工作状态与t4或t5阶段相似，分别由这两阶段交替，直到下一个扫描周期中的移位触发信号Input将本级移位寄存器带回t1阶段。

相应的，本发明的实施例还提供了一种上述移位寄存器的工作方法，如图9所示，包括如下步骤：

S11，当所述移位寄存器的输出端需要输出栅极驱动信号时，使时钟信号传递至所述输出端；

S12，当所述移位寄存器的输出端无需输出栅极驱动信号时，使所述时钟信号与所述输出端相隔离并使所述输出端放电。

本发明提供的移位寄存器的工作方法，在该移位寄存器的输出端需要输出栅极驱动信号时，能够使时钟信号传递至所述输出端，在该移位寄存器的输出端无需输出栅极驱动信号时，能够使所述时钟信号与所述输出端相隔离并使所述输出端放电。这样，只要没有轮到该移位寄存器的输出端输出栅极驱动信号，该输出端就始终处于放电状态，始终保持低电位，从而有效消除了时钟信号在移位寄存器的输出端产生的电压耦合噪声、使移位寄存器能够更加稳定的工作，有效延长了移位寄存器的使用寿命。

具体的，在步骤S11中，在上一级移位寄存器的输出端输出栅极驱动信号之后，下一级移位寄存器的输出端输出栅极驱动信号之前，可以通过所述下拉单元和所述复位单元将所述输出端与所述低电平信号端隔离，通过使所述时钟控制单元将所述时钟信号传递至所述移位寄存器。

具体的，所述时钟控制单元将所述时钟信号传递至所述移位寄存器的输出端，可以为在所述上拉节点原本的较高电位上，通过所述时钟信号的跳变抬高所述上拉节点的电压，以使所述时钟控制单元将所述时钟信号传递至所述移位寄存器的输出端。

本发明的实施例中，仅在S11中所述移位寄存器的输出端需要输出栅极驱动信号，而在步骤S12中，所述移位寄存器的输出端是不需要输出栅极驱动信号的。根据本级移位寄存器的输出端、上一级移位寄存器的输出端、下一级移位寄存器的输出端是否有栅极驱动信号输出，在步骤S12中可以通过不同的方式将所述时钟信号与所述移位寄存器的输出端相隔离并使所述移位寄存器的输出端放电。

可选的，在上一级移位寄存器的输出端输出栅极驱动信号时，通过所述时钟控制单元将所述时钟信号与所述移位寄存器的输出端相隔离，通过所述下拉单元对所述移位寄存器的输出端放电；

可选的，在下一级移位寄存器的输出端输出栅极驱动信号时，通过所述时钟控制单元将所述时钟信号与所述移位寄存器的输出端相隔离，通过所述复位单元对所述移位寄存器的输出端和所述上拉节点放电；

可选的，在下一级移位寄存器的输出端输出栅极驱动信号之后，通过所述时钟控制单元使所述时钟信号与所述移位寄存器的输出端相隔离，通过所述下拉单元对所述上拉节点和所述移位寄存器的输出端放电。

这样，在不同的时序下，当所述移位寄存器的输出端不需要输出栅极驱动信号时，本发明的实施例提供的移位寄存器均能够使输出端处于放电状态，使其始终保持低电位，从而有效消除了时钟信号在移位寄存器的输出端产生的电压耦合噪声、使移位寄存器能够更加稳定的工作。

关于所述移位寄存器的工作方法，在前述的对所述移位寄存器的描述中已经进行了详细的说明，此处不再赘述。

相应的，本发明的实施例还提供一种栅极驱动装置，所述栅极驱动装置包括相互串联的多个前述实施例中的移位寄存器。因此，也能实现所述移位寄存器的有益技术效果。

相应的，本发明的实施例还提供一种显示装置，包括前述实施例中的任一种栅极驱动装置。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种移位寄存器，其特征在于，包括：上拉单元、时钟控制单元、复位单元、反向单元以及下拉单元；

所述上拉单元，分别连接移位触发信号、高电平信号端、所述复位单元，其中所述上拉单元与所述复位单元相连的节点为上拉节点，所述上拉单元用于根据所述移位触发信号将所述上拉节点的电压上拉；

所述时钟控制单元，分别连接所述上拉节点、时钟信号、所述下拉单元，其中，所述时钟控制单元与所述下拉单元相连的节点为输出端，所述时钟控制单元用于根据所述上拉节点的电压控制所述时钟信号是否传输到所述输出端；

所述复位单元，分别连接复位信号、低电平信号端、所述上拉节点、所述输出端，用于根据所述复位信号拉低所述上拉节点的电压和所述输出端的电压；

所述反向单元，分别连接所述高电平信号端、所述低电平信号端、所述上拉节点、下拉单元，其中所述反向单元与所述下拉单元相连的节点为下拉节点，所述反向单元用于使所述上拉节点的电压和所述下拉节点的电压高低相反；

所述下拉单元，分别连接所述上拉节点、所述下拉节点、所述低电平信号端、所述移位触发信号、所述输出端，用于根据所述下拉节点的电压拉低所述上拉节点的电压和所述输出端的电压，和根据所述移位触发信号拉低所述输出端的电压；

所述移位寄存器还包括自举电容，所述自举电容一端连接所述上拉节点，另一端连接所述时钟信号。

2.根据权利要求1所述的移位寄存器，其特征在于，

所述上拉单元包括第一薄膜晶体管，其栅极连接所述移位触发信号，漏极连接所述高电平信号端，源极连接所述上拉节点；

所述时钟控制单元包括第三薄膜晶体管，其栅极连接所述上拉节点，源极连接所述时钟信号，漏极连接所述输出端。

3.根据权利要求1所述的移位寄存器，其特征在于，所述复位单元包括第二薄膜晶体管和第四薄膜晶体管，其中，所述第二薄膜晶体管的栅极连接所述复位信号，漏极连接所述上拉节点，源极连接所述低电平信号端；所述第四薄膜晶体管的栅极连接所述复位信号，漏极连接所述输出端，源极连接所述低电平信号端。

4.根据权利要求1所述的移位寄存器，其特征在于，所述反向单元包括第七薄膜晶体管和第八薄膜晶体管，其中，所述第七薄膜晶体管的栅极和漏极连接在一起、连接所述高电平信号端，源极连接所述下拉节点；所述第八薄膜晶体管的栅极连接所述上拉节点，漏极连接所述下拉节点，源极连接所述低电平信号端。

5.根据权利要求1-4中任一项所述的移位寄存器，其特征在于，所述下拉单元包括第五薄膜晶体管、第六薄膜晶体管和第九薄膜晶体管，其中，所述第五薄膜晶体管，其栅极连接所述移位触发信号，漏极连接所述输出端，源极连接所述低电平信号端；所述第六薄膜晶体管，其栅极连接所述下拉节点，漏极连接所述输出端，源极连接所述低电平信号端；所述第九薄膜晶体管，其栅极连接所述下拉节点，漏极连接所述上拉节点，源极连接所述低电平信号端。

6.一种权利要求1所述的移位寄存器的工作方法，其特征在于，包括：

当所述移位寄存器的输出端需要输出栅极驱动信号时，使时钟信号传递至所述移位寄存器的输出端；

当所述移位寄存器的输出端无需输出栅极驱动信号时，将所述时钟信号与所述输出端相隔离并使所述输出端放电。

7.根据权利要求6所述的方法，其特征在于，所述当移位寄存器的输出端需要输出栅极驱动信号时，使时钟信号传递至所述移位寄存器的输出端包括：

在上一级移位寄存器的输出端输出栅极驱动信号之后，下一级移位寄存器的输出端输出栅极驱动信号之前，通过所述下拉单元和所述复位单元将所述输出端与所述低电平信号端隔离，通过使所述时钟控制单元将所述时钟信号传递至所述移位寄存器。

8.根据权利要求7所述的方法，其特征在于，所述时钟控制单元将所述时钟信号传递至所述移位寄存器的输出端包括：

通过所述时钟信号的跳变抬高所述上拉节点的电压，以使所述时钟控制单元将所述时钟信号传递至所述移位寄存器的输出端。

9.根据权利要求6所述的方法，其特征在于，所述将所述时钟信号与所述移位寄存器的输出端相隔离并使所述移位寄存器的输出端放电的步骤具体包括：

在下一级移位寄存器的输出端输出栅极驱动信号时，通过所述时钟控制单元将所述时钟信号与所述移位寄存器的输出端相隔离，通过所述复位单元对所述移位寄存器的输出端和所述上拉节点放电；

在下一级移位寄存器的输出端输出栅极驱动信号之后，通过所述时钟控制单元使所述时钟信号与所述移位寄存器的输出端相隔离，通过所述下拉单元对所述上拉节点和所述移位寄存器的输出端放电。

10.一种栅极驱动装置，其特征在于，所述栅极驱动装置包括相互串联的多个如权利要求1-5中任一项所述的移位寄存器。

11.一种显示装置，其特征在于，包括如权利要求10中所述的栅极驱动装置。