CN110335568B - 栅极驱动单元及其驱动方法，栅极驱动电路和显示面板 - Google Patents

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Abstract

本发明实施例公开了一种栅极驱动单元及其驱动方法，栅极驱动电路和显示面板。栅极驱动(GOA)单元中包括栅极驱动子电路和控压子电路，控压子电路的第一输入端用于接入GOA单元的输入信号，第二输入端用于接入附加时序信号，输出端电连接到GOA子电路的上拉电位端；该控压子电路，被配置为通过输入第一输入端的输入信号和输入第二输入端的附加时序信号，将GOA子电路的上拉电位端的电位保持在预置范围内。本发明实施例解决了现有显示面板中，由于RC延迟对GOA电路的影响，而导致GOA电路无法正常输入栅极扫描信号，从而造成显示面板出现显示不良等问题。

Description

栅极驱动单元及其驱动方法，栅极驱动电路和显示面板
技术领域
本申请涉及但不限于显示技术领域，尤指一种栅极驱动单元及其驱动方法，栅极驱动电路和显示面板。
背景技术
随着显示技术的快速发展和广泛应用，人们对薄膜晶体管(Thin FilmTransistor，简称为：TFT)面板画面品质的要求越来越高，显示面板中像素的驱动方式也得到了显著的改善。
相比于传统的互换式(Interchange，简称为：IC)驱动方式，栅极驱动(GateDriver On Array，简称为：GOA)电路的驱动方式具有低成本、少工序等优点，成为目前显示面板的主流驱动方式。基于显示面板朝着大尺寸、高分辨率方向的发展趋势，对显示面板内部的走线宽度提出了更高的要求，这就造成了显示面板内部的电容-电阻(ResistanceCapacitance，简称为：RC)延迟很难控制在很小的范围内，在RC延迟过大的情况下，GOA电路无法正常输入栅极扫描信号，从而造成显示面板出现显示不良的问题。
发明内容
为了解决上述技术问题，本发明实施例提供了一种栅极驱动单元及其驱动方法，栅极驱动电路和显示面板，以解决现有显示面板中，由于RC延迟对GOA电路的影响，而导致GOA电路无法正常输入栅极扫描信号，从而造成显示面板出现显示不良等问题。
本发明实施例提供一种栅极驱动单元，包括：栅极驱动子电路和控压子电路，其中，所述栅极驱动子电路包括上拉电位端、输出信号端、复位信号端、公共电压端，以及第一时序输入端和第二时序输入端；
所述控压子电路的第一输入端用于接入所述栅极驱动单元的输入信号，第二输入端用于接入附加时序信号，输出端电连接到所述栅极驱动子电路的上拉电位端；
所述控压子电路，被配置为通过输入所述第一输入端的输入信号和输入所述第二输入端的附加时序信号，将所述栅极驱动子电路的上拉电位端的电位保持在预置范围内。
可选地，如所述的栅极驱动单元中，所述控压子电路包括：第一晶体管，所述第一晶体管的漏极电连接到所述第一输入端，源极电连接到所述栅极驱动子电路的上拉电位端，栅极电连接到所述第二输入端。
可选地，如所述的栅极驱动单元中，
所述输入信号与从所述栅极驱动子电路的第二时序输入端输入的第一时序信号的高电平相同，所述附加时序信号与从所述栅极驱动子电路的第一时序输入端输入的第一时序信号的周期相同、高电平的起始时刻相同，且所述附加时序信号的占空比小于所述第一时序信号的占空比；或者，
所述输入信号与从所述栅极驱动子电路的第二时序输入端输入的第二时序信号的高电平相同，所述附加时序信号与从所述栅极驱动子电路的第一时序输入端输入的第二时序信号的周期相同、高电平的起始时刻相同，且所述附加时序信号的占空比小于所述第二时序信号的占空比；
其中，所述第一时序信号与所述第二时序信号的周期和占空比相同，且高低电平相反。
可选地，如所述的栅极驱动单元中，所述控压子电路包括：第一晶体管、第二晶体管和第三晶体管；
所述第一晶体管的漏极电连接到所述第一输入端，源极电连接到所述栅极驱动子电路的上拉电位端，栅极电连接到所述第二晶体管的源极和所述第三晶体管的源极，所述第二晶体管的漏极和栅极电连接到所述第一输入端，所述第三晶体管的漏极电连接到基准电压，栅极电连接到所述第二输入端。
可选地，如所述的栅极驱动单元中，
所述输入信号与从所述栅极驱动子电路的第二时序输入端输入的第一时序信号的高电平相同，所述控压子电路的第二输入端电连接到栅极驱动电路的第二时序信号端，以将所述第二时序信号作为所述附加时序信号输入所述控压子电路；或者，
所述输入信号与从所述栅极驱动子电路的第二时序输入端输入的第二时序信号的高电平相同，所述控压子电路的第二输入端电连接到栅极驱动电路的第一时序信号端，以将所述第一时序信号作为所述附加时序信号输入所述控压子电路；
其中，所述第一时序信号与所述第二时序信号的周期和占空比相同，且高低电平相反。
本发明实施例还提供一种栅极驱动单元的驱动方法，采用如上述任一项所述的栅极驱动电路执行所述驱动方法，所述驱动方法包括：
向栅极驱动子电路输入第一时序信号和第二时序信号；
控压子电路通过输入的输入信号和附加时序信号，将所述栅极驱动子电路的上拉电位端的电位保持在预置范围内；
所述栅极驱动子电路根据所述上拉电位端的电位，向显示面板的栅线输出栅极扫描信号，所述栅极扫描信号与所述第一时序信号或所述第二时序信号的高电平相同。
可选地，如上所述的栅极驱动单元的驱动方法中，所述控压子电路包括：第一晶体管，所述第一晶体管的漏极电连接到所述第一输入端，源极电连接到所述栅极驱动子电路的上拉电位端，栅极电连接到所述第二输入端；
所述控压子电路通过输入的输入信号和附加时序信号，将所述栅极驱动子电路的上拉电位端的电位保持在预置范围内，包括：
所述控压子电路通过输入的所述输入信号和所述附加时序信号，在所述输入信号的高电平时开启所述第一晶体管并将所述上拉电位端的电位拉高到第一电位；
所述控压子电路通过输入的所述附加时序信号，在所述输入信号的低电平时刻之前关闭所述第一晶体管并将所述上拉电位端的电位保持在所述预置范围内；
其中，所述附加时序信号与所述输入信号的高电平起始时刻相同，且所述附加时序信号的高电平结束时刻早于所述输入信号的高电平结束时刻。
可选地，如上所述的栅极驱动单元的驱动方法中，还包括：
当所述输入信号与所述第一时序信号的高电平相同，控制输入所述控压子电路的所述附加时序信号与所述第一时序信号的周期相同、高电平的起始时刻相同，且所述附加时序信号的占空比小于所述第一时序信号的占空比；或者，
当所述输入信号与所述第二时序信号的高电平相同，控制输入所述控压子电路的所述附加时序信号与所述二时序信号的周期相同、高电平的起始时刻相同，且所述附加时序信号的占空比小于所述第二时序信号的占空比；
其中，所述第一时序信号与所述第二时序信号的周期和占空比相同，且高低电平相反。
可选地，如上所述的栅极驱动单元的驱动方法中，所述控压子电路包括：第一晶体管、第二晶体管和第三晶体管；所述第一晶体管的漏极电连接到所述第一输入端，源极电连接到所述栅极驱动子电路的上拉电位端，栅极电连接到所述第二晶体管的源极和所述第三晶体管的源极，所述第二晶体管的漏极和栅极电连接到所述第一输入端，所述第三晶体管的漏极电连接到基准电压，栅极电连接到所述第二输入端；
所述控压子电路通过输入的输入信号和附加时序信号，将所述栅极驱动子电路的上拉电位端的电位保持在预置范围内，包括：
所述控压子电路通过输入的所述输入信号、所述附加时序信号和所述基准电压，在所述输入信号的高电平时开启所述第一晶体管并将所述上拉电位端的电位拉高到第一电位；
所述控压子电路通过输入的所述附加时序信号和所述基准电压，在所述输入信号的低电平时刻，将所述第一晶体管的栅极电压降低到用于关闭所述第一晶体管的电压值，从而将所述上拉电位端的电位保持在所述预置范围内；
其中，所述附加时序信号与所述输入信号的高低电平相反。
可选地，如上所述的栅极驱动单元的驱动方法中，还包括：
当所述输入信号与所述第一时序信号的高电平相同，将所述第二时序信号作为所述附加时序信号输入所述控压子电路；或者，
当所述输入信号与所述第二时序信号的高电平相同，将所述第一时序信号作为所述附加时序信号输入所述控压子电路；
其中，所述第一时序信号与所述第二时序信号的周期、占空比和幅度相同，且高低电平相反。
可选地，如上所述的栅极驱动单元的驱动方法中，
所述输入信号的低电平时刻，所述第一晶体管的栅极电压为：
Figure GDA0002568697780000051
其中，所述Vinput为所述输入信号在电容-电阻RC延迟情况下的低电压值，所述VVss'为所述基准电压的电压值，所述R2为所述第二晶体管的电阻值，所述R3为所述第三晶体管的电阻值。
本发明实施例还提供一种栅极驱动电路，包括：依次排列的如上述任一项所述的栅极驱动单元，以及第一时序信号端、第二时序信号端、公共电压端、帧起始信号端、栅极扫描信号端，以及第一附加时序信号端和第二附加时序信号端；
所述第一时序信号端、所述第二时序信号端和所述公共电压端电连接到每个所述栅极驱动单元的相应端口，所述栅极扫描信号端一一对应的与所述栅极驱动单元的输出信号端电连接；
所述帧起始信号端电连接到第一个栅极驱动单元的输入信号端；除最后一个栅极驱动单元的其它栅极驱动单元中，每个所述栅极驱动单元的输出信号端电连接到下一个栅极驱动单元的输入信号端；除所述第一个栅极驱动单元的其它栅极驱动单元中，每个所述栅极驱动单元的输出信号端电连接到前一个栅极驱动单元的复位信号端；
每个所述栅极驱动单元的输出信号端一一对应的与所述显示面板的栅极扫描线电连接；
其中，所述输入信号与从第二时序输入端输入的第一时序信号的高电平相同的栅极驱动单元，所述第一附加时序信号端电连接到所述栅极驱动单元中的控压子电路的第二输入端；所述输入信号与从第二时序输入端输入的第二时序信号的高电平相同的栅极驱动单元，所述第二附加时序信号端电连接到所述栅极驱动单元中的控压子电路的第二输入端。
可选地，如上所述的栅极驱动电路中，
所述输入信号与从第二时序输入端输入的第一时序信号的高电平相同的栅极驱动单元，所述第二附加时序信号端与所述栅极驱动单元的第一时序信号端为共用端口；
所述输入信号与从第二时序输入端输入的第二时序信号的高电平相同的栅极驱动单元，所述第一附加时序信号端与所述栅极驱动单元的第一时序信号端为共用端口。
本发明实施例还提供一种显示面板，包括：阵列排布的像素单元，用于连接每行或每列所述像素单元的栅极扫描线，以及如上述任一项所述的栅极驱动电路，所述栅极驱动电路的栅极扫描信号端一一对应的与所述栅极扫描线电连接。
本发明实施例还提供一种计算机可读存储介质，所述计算机可读存储介质存储有可执行指令，所述可执行指令被处理器执行时实现如上述任一项所述的栅极驱动单元的驱动方法。
本发明实施例提供的栅极驱动单元及其驱动方法，栅极驱动电路和显示面板，其中GOA单元包括GOA子电路和控压子电路，其中，控压子电路的第一输入端用于接入该GOA单元的Input信号，第二输入端用于接入该GOA单元的附加时序信号(CLK-X)，输出端电连接到GOA子电路的上拉电位端；该控压子电路，被配置为通过输入第一输入端的Input信号和输入第二输入端的附加时序信号(CLK-X)，将GOA子电路的上拉电位端的电位保持在预置范围内。本发明实施例提供的GOA单元，由于在GOA子电路210的上拉电位端与用于输入GOA单元200的Input信号的端口之间设置的控压子电路，且该控压子电路的打开和关闭并非仅由输入其第一输入端的Input信号控制，从其第二输入端输入的附加时序信号(CLK-X)可以辅助控制该控压子电路的打开和关闭，以及控制其输出端(也就是GOA子电路的上拉电位端)的电位高低，因此，在RC延迟过大时，可以通过该附加时序信号(CLK-X)对该控压子电路的输出端的电位控制，即对GOA子电路的上拉电位端的电位控制，使得GOA子电路的上拉电位端的电位保持在预置范围内，从而保证GOA单元可以正常的输出Output信号，提高了显示面板的画面品质。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为现有显示面板中使用的一种GOA单元的电路结构示意图；
图2为图1所示GOA单元的时序图；
图3为图1所示GOA单元所形成的一种GOA电路的结构示意图；
图4为本发明实施例提供的一种GOA单元的电路结构示意图；
图5为本发明实施例提供的另一种GOA单元的电路结构示意图；
图6为本发明实施例提供的又一种GOA单元的电路结构示意图；
图7为本发明实施例提供的再一种GOA单元的电路结构示意图；
图8为本发明实施例提供的GOA单元的一种时序图；
图9为采用图6和图7所示所示实施例提供的GOA单元形成的一种GOA电路的结构示意图；
图10为本发明实施例提供的再一种GOA单元的电路结构示意图；
图11为本发明实施例提供的再一种GOA单元的电路结构示意图；
图12为采用图10和图11所示实施例提供的GOA单元形成的一种GOA电路的结构示意图；
图13为本发明实施例提供的一种GOA单元的驱动方法的流程图；
图14为本发明实施例提供的另一种GOA单元的驱动方法的流程图；
图15为本发明实施例提供的又一种GOA单元的驱动方法的流程图；
图16为本发明实施例提供的一种显示面板的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
上述背景技术中已经说明，相比于传统的IC驱动方式，GOA电路的驱动在成本等方面显现了一定的优势，已成为目前显示面板的主流驱动方式。目前的显示面板包括垂直和水平阵列式像素矩阵，在显示过程中通过GOA电路输出栅极扫描信号，逐行(或逐列或以其它预设方式)扫描访问各像素单元，GOA电路用于产生像素单元的栅极扫描信号，且GOA电路是一种将栅极驱动电路集成于TFT基板上的技术，每个GOA单元作为一个移位寄存器将栅极扫描信号依次传递给下一GOA单元，逐行开启TFT开关，完成像素单元的数据信号输入。
目前的GOA单元，从实现功能上来说一般包括上拉模块，上拉驱动模块，输出模块，下拉模块，下拉驱动模块及复位模块。图1为现有显示面板中使用的一种GOA单元的电路结构示意图，图2为图1所示GOA单元的时序图，图3为图1所示GOA单元所形成的一种GOA电路的结构示意图。图3中示意出GOA电路10中的6个GOA单元(如图3中的100-1到100-6)，图3中还示意出与上述6个GOA单元的输出(Output)信号(如图3中的G1到G6)一一对应电连接的6个栅线(如图3中的Gate1到Gate6)，GOA电路10前端的时序电路传输给每个GOA单元两个时序信号，例如为CLK-A和CLK-B，CLK-A和CLK-B的周期相同、且高低电平相反，另外，GOA电路10的输入端还可以输入帧起始时(Start Vertical，简称为：STV)信号和公共电压Vss，该公共电压Vss通常为低电平，每个GOA单元将其输出的栅极扫描信号(如图中的G1到G6信号)传递给下一GOA单元，作为下一个GOA单元的输入(Input)信号，逐行开启TFT开关，并且，除第一个GOA单元100-1在，其它每个GOA单元输出的信号(如图中的G2到G6)还传输给上一个GOA单元，作为上一个GOA单元的复位(Reset)信号，第一个GOA单元100-1的Input信号由STV信号控制。图1为现有显示面板中一种典型的GOA单元，该GOA单元100中包括11个晶体管和一个电容C1，这些晶体管例如为TFT，如图1中示意出的M1管、M2'管到M11'管，输入该GOA单元100的信号可以包括：输入信号Input，时序信号CLK-A和CLK-B，复位信号Reset，该GOA单元100的输出信号为Output，还具有一公共电压Vss，结合图2所示时序，对于显示面板的奇数行(或偶数行)来说，在GOA单元100正常工作的情况下，当Input信号输入(即Input信号变为高电平)时，M1管开启，PU点的电位升到高电平；当Input信号变为低电平时，M1管关闭，由于电容C1的存在PU点的电位继续升高，此时M3'管打开，CLK-A的高电平输出到Output信号。
随着平板显示技术的快速发展，对TFT显示面板的画面品质的需求越来越高。近几年来显示面板朝着大尺寸、高分辨率的方向发展，在这种情况下，对显示面板内部的走线宽度提出了更高的要求，这就造成了显示面板内部的RC延迟很难控制在很小的范围内。参考图1和图2所示，当GOA单元100中的RC延迟过大时，Input信号变为低电平时存在较大的延迟情况，M1管不能完全关闭，此时PU点会发生漏电现象，该PU点的电位会降低到不能打开M3'管的电压值，由于M3'管无法打开，本应输出高电平的Output信号无高电平输出，影响显示面板的正常驱动。
需要说明的是，图1所示GOA单元100对应的时序中，要求Input信号与CLK-B的高电平一致，对应该GOA单元的下一行(或列)的GOA单元来说，本GOA单元100的Output信号即为下一行(或列)GOA单元的Input信号，显然地，下一行(或列)GOA单元的Input信号与CLK-A的高电平一致，因此，对于与图1所示GOA单元100的相邻行(或列)的GOA单元来说，对调图1中的CLK-A和CLK-B即可。另外，图1和图2中还示意出GOA单元100的PD点和PD-CN点，以及PD点的时序，其中，PD点用于将PU点的电位拉下来，避免PU点长期维持在高电平，还可以与复位信号一起将Output信号的电位拉下来，完成显示面板中对应行(或列)的扫描。
可以看出，CLK-A和CLK-B对整个GOA电路的驱动至关重要，如果有其中一个CLK信号出现故障，整个GOA电路随即失效，整个显示面板则出现异常工作状态，使显示面板出现显示不良等问题。
本发明提供以下几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图4为本发明实施例提供的一种GOA单元的电路结构示意图。本发明实施例提供的GOA单元200可以包括：GOA子电路210和控压子电路220，其中，该GOA子电路210包括上拉电位端210U、输出(Output)信号端210c、复位(Reset)信号端210R、公共电压(Vss)端210V，以及第一时序输入端210a和第二时序输入端210b。
需要说明的是，本发明实施例的GOA单元200为GOA电路中的一个基本电路单元，整个GOA电路具有多个输出信号端，这些输出信号端被配置为依次输出用于驱动显示面板栅线的栅极扫描信号，且每个输出信号端对应一个GOA单元200，该GOA单元200输出的Output信号即作为显示面板中相应栅线的栅极扫描信号；另外，上述已经说明GOA电路前端的时序电路传输给每个GOA单元200两个时序信号，这两个时序信号可以为GOA电路的第一时序信号端20a输入的第一时序信号(CLK-A)和通过GOA电路的第二时序信号端20b输入的第二时序信号(CLK-B)，且第一时序信号(CLK-A)和第二时序信号(CLK-B)的周期相同、高低电平相反，可以参考图1到图3中的CLK-A和CLK-B，因此，本发明实施例中GOA子电路210的第一时序输入端210a可以输入第一时序信号(CLK-A)或第二时序信号(CLK-B)，第二时序输入端210b可以输入第二时序信号(CLK-B)或第一时序信号(CLK-A)，图4所示实施例以第一时序输入端210a电连接到GOA电路的第一时序信号端20a，且输入第一时序信号(CLK-A)，第二时序输入端210b电连接到GOA电路的第二时序信号端20b，且输入第二时序信号(CLK-B)为例予以示出。
本发明实施例的GOA单元200中，控压子电路220的第一输入端220a用于接入该GOA单元200的Input信号，第二输入端220b用于接入该GOA单元200的附加时序信号(CLK-X)，输出端220c电连接到GOA子电路210的上拉电位端210U；上述控压子电路220的端口中，通过第一输入220a端输入的Input信号为开启GOA单元200进行扫描的标识信号，该Input信号的高电平可以与第二时序输入端210b输入的第二时序信号(CLK-B)的高电平相同，可以参考图2所示时序图，该情况下，GOA子电路210的输出信号端210c输出的Output信号的高电平与第一时序输入端210a输入的第一时序信号(CLK-A)的高电平相同，本发明各实施例和附图以该情况为例予以示出；另外，上述Input信号的高电平还可以与第一时序输入端210a输入的第一时序信号(CLK-A)的高电平相同，该情况下，输出信号端210c输出的Output信号的高电平与第二时序输入端210b输入的第二时序信号(CLK-B)的高电平相同，调换图1中CLK-A和CLK-B的位置，图2中的时序不变，即是该情况的电路图和时序图。
基于本发明实施例中GOA单元200的硬件结构，控压子电路220，被配置为通过输入第一输入端220a的Input信号和输入第二输入端220b的附加时序信号(CLK-X)，将GOA子电路210的上拉电位端210U的电位保持在预置范围内。
本发明实施例提供的GOA单元200，与图1所示现有GOA单元100的硬件区别在于：将图1中的晶体管M2'到M11'和电容C1组成的电路结构作为一个整体，视为本发明实施例中的GOA子电路210，图1中GOA单元100中的PU点的电位可以类比与本发明实施例中GOA子电路210的上拉电位端210U的电位相同，图1所示GOA单元100中晶体管M1的栅极与漏极短接，即M1管的打开和关闭均由Input信号控制，当RC延迟过大时，Input信号变为低电平时存在较大的延迟情况，M1管则不能完全关闭，此时PU点会发生漏电现象，该PU点的电位会降低到不能打开M3'管的电压值，由于M3'管无法打开，本应输出高电平的Output信号无高电平输出，影响显示面板的正常驱动。本发明实施例的GOA单元200中，由于在GOA子电路210的上拉电位端210U与用于输入GOA单元200的Input信号的端口(如图2中的200I)之间设置的控压子电路220，且该控压子电路220的打开和关闭并非仅由输入该GOA单元200的Input信号控制，该控压子电路220的第二输入端220b还可以输入附加时序信号(CLK-X)，其第二输入端220b输入的附加时序信号(CLK-X)可以辅助控制该控压子电路220的打开和关闭，以及控制其输出端220c(也就是GOA子电路210的上拉电位端210U)的电位高低。
需要说明的是，本发明实施例不限制控压子电路220的具体电路结构和从其第二输入端220b输入的附加时序信号(CLK-X)的具体时序和功能，该附加时序信号(CLK-X)的具体时序和功能与控压子电路220的电路结构相关，只要控压子电路220结合输入的附加时序信号(CLK-X)，可以将上拉电位端210U的电位保持在预置范围内，即可以为应用于本发明实施例中的控压子电路220和附加时序信号(CLK-X)。
可以看出，采用本发明实施例的控压子电路220中转输入GOA单元200的Input信号，在RC延迟过大时，Input信号变为低电平时存在较大的延迟情况，为了避免控压子电路220不能完全关闭而拉低上拉电位端210U的电位从而造成Output信号无法正常输出的现象，可以通过从上述控压子电路220的第二输入端220b输入的附加时序信号(CLK-X)对该控压子电路220的输出端220c的电位控制，即对GOA子电路210的上拉电位端210U的电位控制，使得GOA子电路210的上拉电位端210U的电位保持在预置范围内，该预置范围即为可以开启M3'管的电位，这样，即便是存在RC延迟过大的情况，Input信号变为低电平时存在较大的延迟也不会影响GOA子电路210的上拉电位端210U的电位，即该上拉电位端210U的电位不会如图1所示GOA单元100那样发生漏电、且将PU点的电位降低到无法开启M3'管的情况，本发明实施例的GOA单元200的上拉电位端210U的电位在Input信号输入到Ouput信号完成输出之前的时间段，可以始终保持在可以开启M3'管的预置电压范围内，以使得GOA子电路210的输出信号端210c正常的输出Output信号，即保证GOA单元200可以正常的输出Output信号。
在实际应用中，如图4所示GOA单元200的电路结构，Input信号与从GOA子电路210的第二时序输入端210b输入的第二时序信号(CLK-B)的高电平相同，其输出信号端210c输出的Output信号即为从其第一时序输入端210a输入的第一时序信号(CLK-A)的高电平。可选地，如图5所示，为本发明实施例提供的另一种GOA单元的电路结构示意图，图5所示GOA单元200为图4所示GOA单元200的相邻行(或相邻列)的GOA单元200，可以看出，对调图4所示GOA单元200中输入的第一时序信号(CLK-A)和第二时序信号(CLK-B)，即为图5所示GOA单元200，该GOA单元200中，Input信号与从GOA子电路210的第二时序输入端210b输入第一时序信号(CLK-A)的高电平相同，其输出信号端210c输出的Output信号即为从其第一时序输入端210b输入的第二时序信号(CLK-B)的高电平。也就是说，若图4所示GOA单元200为GOA电路中奇数行(或奇数列)扫描的GOA单元，图5所示GOA单元200则为GOA电路中偶数行(或偶数列)扫描的GOA单元；图4和图5所示GOA单元的奇偶行(或奇偶列)也可对调。
需要说明的是，本发明实施例不限制GOA子电路210的具体电路结构，该GOA子电路210的结构可以参考图1所示电路结构中的晶体管M2'到M11'，以及电容C1，也可以为其它结构。只要是可以通过GOA子电路210的两个时序输入端输入的第一时序信号(CLK-A)和第二时序信号(CLK-B)，并且在上拉电位端210U的电位、Reset信号和Vss的作用下，可以输出时序为图2所示的Output信号，且上述各信号和电路中各节点(PU点、PD点和PD-CN点)的时序均如图2所示的电路结构，都可以作为本发明实施例中的GOA子电路210。
本发明实施例提供的GOA单元200，包括GOA子电路210和控压子电路220，其中，控压子电路220的第一输入端220a用于接入该GOA单元200的Input信号，第二输入端220b用于接入该GOA单元200的附加时序信号(CLK-X)，输出端220c电连接到GOA子电路210的上拉电位端210U；该控压子电路220，被配置为通过输入第一输入端220a的Input信号和输入第二输入端220b的附加时序信号(CLK-X)，将GOA子电路210的上拉电位端210U的电位保持在预置范围内。本发明实施例提供的GOA单元200，由于在GOA子电路210的上拉电位端210U与用于输入GOA单元200的Input信号的端口(如图2中的200I)之间设置的控压子电路220，且该控压子电路220的打开和关闭并非仅由输入其第一输入端220a的Input信号控制，从其第二输入端220b输入的附加时序信号(CLK-X)可以辅助控制该控压子电路220的打开和关闭，以及控制其输出端220c(也就是GOA子电路210的上拉电位端210U)的电位高低，因此，在RC延迟过大时，可以通过该附加时序信号(CLK-X)对该控压子电路220的输出端220c的电位控制，即对GOA子电路210的上拉电位端210U的电位控制，使得GOA子电路210的上拉电位端210U的电位保持在预置范围内，从而保证GOA单元200可以正常的输出Output信号，提高了显示面板的画面品质。
可选地，图6为本发明实施例提供的又一种GOA单元的电路结构示意图。在图4所示GOA单元200的结构基础上，本发明实施例中的控压子电路220可以包括：第一晶体管M1。
在本发明实施例中，第一晶体管M1的漏极D1电连接到第一输入端220a，源极S1电连接到GOA子电路210的上拉电位端210U，栅极G1电连接到第二输入端220b。
基于图6所示GOA单元200的硬件结构，附加时序信号(CLK-X)输入到第一晶体管M1的栅极G1，即该附加时序信号(CLK-X)用于开启或关闭第一晶体管M1。可以看出，相对于图1所示典型的GOA单元，本发明实施例的GOA单元仅增加了一个驱动信号，即为上述附加时序信号(CLK-X)。
在本发明实施例的一种实现方式中，Input信号与从GOA子电路210的第二时序输入端210b输入的第二时序信号(CLK-B)的高电平相同，则附加时序信号(CLK-X)与从GOA子电路210的第一时序输入端210a输入的第二时序信号(CLK-B)的周期相同、高电平的起始时刻相同，且该附加时序信号(CLK-X)的占空比小于所述第二时序信号(CLK-B)的占空比；该实现方式中GOA单元200的电路结构如图6所示，该实现方式中的附加时序信号(CLK-X)即为图6中的CLK-B"。
在本发明实施例的另一种实现方式中，Input信号与从GOA子电路210的第二时序输入端210b输入的第一时序信号(CLK-A)的高电平相同，则附加时序信号(CLK-X)与从GOA子电路210的第一时序输入端210a输入的第一时序信号(CLK-A)的周期相同、高电平的起始时刻相同，且该附加时序信号(CLK-X)的占空比小于所述第一时序信号(CLK-A)的占空比；该实现方式中GOA单元200的电路结构如图7所示，为本发明实施例提供的再一种GOA单元的电路结构示意图，该实现方式中的附加时序信号(CLK-X)即为图7中的CLK-A"。
需要说明的是，与上述图4和图5表示的奇偶行(或奇偶列)类似，若图6所示GOA单元200为GOA电路中奇数行(或奇数列)扫描的GOA单元，图7所示GOA单元200则为GOA电路中偶数行(或偶数列)扫描的GOA单元；图6和图7所示GOA单元的奇偶行(或奇偶列)也可对调。
如图8所示，为本发明实施例提供的GOA单元的一种时序图。可以看出，本发明实施例中的第一时序信号(CLK-A)和第二时序信号(CLK-B)的占空比为TA＝TB＝50％，且CLK-A和CLK-B为周期相同、幅值不同的时钟信号，幅值不同是指CLK-A和CLK-B的高低电平相反，具体指：CLK-A为高电平时，CLK-B为低电平；CLK-A为低电平时，CLK-B为高电平。本发明实施例中的GOA单元中，增加了附加时钟信号CLK-A"和CLK-B"，CLK-A"和CLK-B"的占空比TA"＝TB"<50％，且CLK-A"和CLK-B"为周期相同、幅值不同的时钟信号。其中，CLK-A"与CLK-A的高电平在同一周期，且高电平的起始时刻相同，只是CLK-A"的占空比较小；CLK-B"与CLK-B的高电平在同一周期，且高电平的起始时刻相同，只是CLK-B"的占空比较小。
以图6所示电路结构为例说明GOA单元200的工作原理，正常工作的情况下，当Input信号输入(即Input信号变为高电平)时，M1管开启，上拉电位端210U的电位升到高电平；当Input信号变为低电平时，M1管关闭，由于电容C1的存在PU点的电位继续升高，此时M3'管打开，CLK-A的高电平输出到Output信号。当RC延迟过大时，Input信号变为低电平时存在较大的延迟情况，M1管不能完全关闭，此时上拉电位端210U会发生漏电现象，该上拉电位端210U的电位会降低到不能打开M3'管的电压值，由于M3'管无法打开，本应输出高电平的Output信号无高电平输出，影响显示面板的正常驱动。参照图8所述本发明实施例提供的GOA单元200的时序图，由于CLK-B"与Input信号的高电平在同一位置，所以通过CLK-B"打开M1管，Input信号的高电平输入到GOA子电路210的上拉电位端210U，将该上拉电位端210U的电位置高，上述过程与正常工作的情况相同；在Input输入低电平之前，由于CLK-B"的占空比小于50％，所以通过CLK-B"可以提前关闭M1管，上拉电位端210U的电位自然放电略有下降，此时由于电容C1的缘故，上拉电位端210U的电位虽然略有下降，但下降幅度很小，电位下降后上拉电位端210U的电位仍然足以打开M3'管，当CLK-A的高电平输入时，由于电容C1的存在上拉电位端210U的电位继续升高，M3'管为打开状态，CLK-A的高电平输出到Output信号，对显示面板进行驱动。
本发明实施中，在Input的低电平到来之前，可以利用CLK-A"和CLK-B"将第一晶体管M1提前关闭，可以去除由于RC延迟过大而造成GOA子电路210的上拉电位端210U的电位降低过大的现象。对于图7所示GOA单元200中，CLK-A"的原理与上述CLK-B"相同，故在此不再赘述。如图9所示，为采用图6和图7所示所示实施例提供的GOA单元形成的一种GOA电路的结构示意图，图9所示GOA电路20与图3所示GOA电路10相比，具有额外提供的附加时序信号CLK-A"和CLK-B"，图9仅示意出6个GOA单元(如图9中的GOA单元200-1到200-6)，且图9以奇数行为图6所示GOA单元(包括200-1、200-3和200-5)，CLK-B"输入该奇数行的GOA单元，以偶数行为图7所示GOA单元(包括200-2、200-4和200-6)，CLK-A"输入该偶数行的GOA单元为例予以示出。
需要说明的是，本发明实施例中CLK-A"和CLK-B"的占空比小于50％，该占空比的具体数值是可以根据实际情况调整的，占空比的具体数值可以充分考虑显示面板RC延迟的数据，对CLK-A"和CLK-B"的占空比进行合理的设置。通常情况下，RC延迟越大，CLK-A"和CLK-B"的占空比越小，CLK-A"和CLK-B"的占空比与50％相差不会太大，只要能够改善RC延迟带来的上拉电位端210U的漏电问题即可。
可选地，图10为本发明实施例提供的再一种GOA单元的电路结构示意图。在图4所示GOA单元200的结构基础上，本发明实施例中的控压子电路220可以包括：第一晶体管M1、第二晶体管M2和第三晶体管M3。
在本发明实施例中，第一晶体管M1的漏极D1电连接到第一输入端220a，源极S1电连接到GOA子电路210的上拉电位端210U，栅极G1电连接到第二晶体管M2的源极S2和第三晶体管M3的源极S3，第二晶体管M2的漏极D2和栅极G2电连接到第一输入端220a，第三晶体管M3的漏极D3电连接到基准电压Vss'，栅极G3电连接到第二输入端220b。
基于图10所示GOA单元200的硬件结构，附加时序信号(CLK-X)输入到第三晶体管M3的栅极G3，即该附加时序信号(CLK-X)用于开启或关闭第三晶体管M3，该第三晶体管M3的开启或关闭控制第一晶体管M1的栅极G1电压，从而通过第二晶体管M2和第三晶体管M3的分压作用控制第一晶体管M1的开启和关闭。可以看出，相对于图1所示典型的GOA单元，本发明实施例的GOA单元增加了两个晶体管(如图10中的M2和M3)，以及上述附加时序信号(CLK-X)和基准电压Vss'。
在本发明实施例的一种实现方式中，Input信号与从GOA子电路210的第二时序输入端210b输入的第二时序信号(CLK-B)的高电平相同，则控压子电路220的第二输入端220b电连接到GOA电路的第一时序信号端20a，以将第一时序信号(CLK-A)作为附加时序信号(CLK-X)输入控压子电路220；该实现方式中GOA单元200的电路结构如图10所示，该实现方式中的附加时序信号(CLK-X)即为图10中输入GOA子电路的第一时序信号(CLK-A)。
在本发明实施例的另一种实现方式中，Input信号与从GOA子电路210的第二时序输入端210b输入的第一时序信号(CLK-A)的高电平相同，则则控压子电路220的第二输入端220b电连接到GOA电路的第二时序信号端20b，以将第二时序信号(CLK-B)作为附加时序信号(CLK-X)输入控压子电路220；该实现方式中GOA单元200的电路结构如图11所示，为本发明实施例提供的再一种GOA单元的电路结构示意图，该实现方式中的附加时序信号(CLK-X)即为图11中输入GOA子电路的第二时序信号(CLK-B)。
需要说明的是，与上述图4和图5表示的奇偶行(或奇偶列)类似，若图10所示GOA单元200为GOA电路中奇数行(或奇数列)扫描的GOA单元，图11所示GOA单元200则为GOA电路中偶数行(或偶数列)扫描的GOA单元；图10和图11所示GOA单元的奇偶行(或奇偶列)也可对调。
本发明实施例提供的GOA电路200可以参考图2所示时序图。可以看出，本发明实施例中的第一时序信号(CLK-A)和第二时序信号(CLK-B)的占空比为TA＝TB＝50％，且CLK-A和CLK-B为周期相同、幅值不同的时钟信号。以图10所示电路结构为例说明GOA单元200的工作原理，正常工作的情况下，当Input信号输入(即Input信号变为高电平)时，M1管开启，上拉电位端210U的电位升到高电平；当Input信号变为低电平时，M1管关闭，由于电容C1的存在PU点的电位继续升高，此时M3'管打开，CLK-A的高电平输出到Output信号。当RC延迟过大时，Input信号变为低电平时存在较大的延迟情况，M1管不能完全关闭，此时上拉电位端210U会发生漏电现象，该上拉电位端210U的电位会降低到不能打开M3'管的电压值，由于M3'管无法打开，本应输出高电平的Output信号无高电平输出，影响显示面板的正常驱动。如图2所示时序图，当Input信号输入低电平时，第一时序信号(CLK-A)输入高电平，此时，基准电压Vss'输入到第一晶体管M1的栅极G1，此时，M1管的栅极电压VG1为：
Figure GDA0002568697780000181
其中，Vinput为Input信号在RC延迟情况下的低电压值，VVss'为基准电压Vss'的电压值，R2为第二晶体管M2的电阻值，R3为第三晶体管M3的电阻值。通过对VVss'的合理的选取，可以将第一晶体管M1的栅极电压置于可以完全关闭该第一晶体管M1的电压值，即使得GOA子电路210的上拉电位端210U的电位不会降低，从而保证GOA单元200的正常工作。
需要说明的是，本发明实施例中两个电压的关系为：0<Vss<Vss'，合理选取基准电压Vss'的电压值，再通过分压将M1管的栅极电压VG1置低到一定范围内即可保证该M1管完全关闭，从而消除RC延迟对GOA单元200的影响。图10所示GOA单元200中，第二时序信号(CLK-B)对压控子电路220的工作原理，与图9所示GOA单元200中，第一时序信号(CLK-A)对压控子电路220的工作原理相同，故在此不再赘述。
如图12所示，为采用图10和图11所示实施例提供的GOA单元形成的一种GOA电路的结构示意图，图12所示GOA电路20与图3所示GOA电路10相比，具有额外提供的基准电压Vss'，图12仅示意出6个GOA单元(如图12中的GOA单元200-1到200-6)，且图12以奇数行为图10所示GOA单元(包括200-1、200-3和200-5)，以偶数行为图11所示GOA单元(包括200-2、200-4和200-6)为例予以示出，CLK-A不仅输入到奇数行的GOA单元中GOA子电路210的第一时序输入端210a，还输入到该奇数行的GOA单元中控压子电路220的第二输入端220b，CLK-B不仅输入到偶数行的GOA单元中GOA子电路210的第一时序输入端210a，还输入到该偶数行的GOA单元中控压子电路220的第二输入端220b。
需要说明的是，本发明上述图6和图7所示GOA单元200中，以GOA子电路210的结构与图1所示GOA单元100的结构(即包括M2'管到M11'管，和电容C1)相同为例予以示出，图10和图11所示GOA单元200中，在电路结构中加入晶体管M12'，该晶体管M12'的漏极和源极一一对应的与第一晶体管M1的源极和源极电连接，栅极电连接到GOA子电路210的第二时序输入端210b，该晶体管M12'在图9和图10所示电路结构中的作用为提高电路结构的稳定性和信赖性，为可选结构。可选地，在图5和图6所示GOA单元200也可以加入上述晶体管M12'。
基于本发明上述实施例提供的GOA单元200，本发明实施例还提供一种GOA单元的驱动方法，该GOA单元的驱动方法由本发明上述任一实施例提供的GOA单元200执行，如图13所示，为本发明实施例提供的一种GOA单元的驱动方法的流程图，该驱动方法可以包括如下步骤：
S310，向GOA子电路输入第一时序信号(CLK-A)和第二时序信号(CLK-B)；
S320，控压子电路通过输入的Input信号和附加时序信号(CLK-X)，将GOA子电路的上拉电位端的电位保持在预置范围内；
S330，GOA子电路根据其上拉电位端的电位，向显示面板的栅线输出栅极扫描信号，该栅极扫描信号与第一时序信号(CLK-A)或第二时序信号(CLK-B)的高电平相同。
本发明实施例提供的驱动方法由上述图4到图12所示任一实施中的GOA单元200执行，该GOA单元200的具体结构，其中各个子电路和电子元件所实现的功能在上述实施例中已经详细描述，故在此不再赘述。
本发明实施例提供的驱动方法中，步骤S310～S330可以为上述图4到图12所示GOA单元200执行的，其中各个信号的时序如图8和图2所示，上述结构的GOA单元200执行本发明实施例提供的驱动方法时，如图4、图6和图10所示GOA电路200，S330中的输入信号(即Input信号)的高电平与第二时序信号(CLK-B)的高电平相同，GOA单元输出的栅极扫描信号即为第一时序信号(CLK-A)的高电平。对于本发明实施例提供的另一种结构的GOA单元，如图5、图7和图11所示，S330中的输入信号(即Input信号)的高电平与第一时序信号(CLK-A)的高电平相同，GOA单元输出的栅极扫描信号即为第二时序信号(CLK-B)的高电平。
需要说明的是，用于执行本发明实施例提供的驱动方法的GOA单元为GOA电路中的一个基本电路单元，整个GOA电路具有多个输出信号端，这些输出信号端被配置为依次输出用于驱动显示面板栅线的栅极扫描信号，且每个输出信号端对应一个GOA单元，该GOA单元输出的Output信号即作为显示面板中相应栅线的栅极扫描信号。
本发明实施例提供的GOA单元的驱动方法，与图1所示现有GOA单元100的驱动方法的区别在于：将图1中由晶体管M2'到M11'和电容C1组成的电路结构作为一个整体，视为本发明实施例中的GOA子电路210，图1中GOA单元100中的PU点的电位可以类比与本发明实施例中GOA子电路210的上拉电位端210U的电位相同，图1所示GOA单元100中晶体管M1的栅极与漏极短接，即M1管的打开和关闭均由Input信号控制，当RC延迟过大时，Input信号变为低电平时存在较大的延迟情况，M1管则不能完全关闭，此时PU点会发生漏电现象，该PU点的电位会降低到不能打开M3'管的电压值，由于M3'管无法打开，本应输出高电平的Output信号无高电平输出，影响显示面板的正常驱动。本发明实施例的GOA单元200中，由于在GOA子电路210的上拉电位端210U与用于输入GOA单元200的Input信号的端口(如图2中的200I)之间设置的控压子电路220，且该控压子电路220的打开和关闭并非仅由输入该GOA单元200的Input信号控制，该控压子电路220的第二输入端220b还可以输入附加时序信号(CLK-X)，其第二输入端220b输入的附加时序信号(CLK-X)可以辅助控制该控压子电路220的打开和关闭，以及控制其输出端220c(也就是GOA子电路210的上拉电位端210U)的电位高低。
可以看出，本发明实施例提供的驱动方法，采用控压子电路220中转输入GOA单元200的Input信号，在的RC延迟过大时，Input信号变为低电平时存在较大的延迟情况，为了避免控压子电路220不能完全关闭而拉低上拉电位端210U的电位从而造成Output信号无法正常输出的现象，可以通过从上述控压子电路220的第二输入端220b输入的附加时序信号(CLK-X)对该控压子电路220的输出端220c的电位控制，即对GOA子电路210的上拉电位端210U的电位控制，使得GOA子电路210的上拉电位端210U的电位保持在预置范围内，该预置范围即为可以开启M3'管的电位，这样，即便是存在RC延迟过大的情况，Input信号变为低电平时存在较大的延迟也不会影响GOA子电路210的上拉电位端210U的电位，即该上拉电位端210U的电位不会如图1所示GOA单元100那样发生漏电、且将PU点的电位降低到无法开启M3'管的情况，本发明实施例的GOA单元200的上拉电位端210U的电位在Input信号输入到Ouput信号完成输出之前的时间段，可以始终保持在可以开启M3'管的预置电压范围内，以使得GOA子电路210的输出信号端210c正常的输出Output信号，即保证GOA单元200可以正常的输出Output信号。
本发明实施例提供的GOA单元的驱动方法，基于本发明上述各实施例提供的GOA单元200的硬件结构，在驱动过程中，通过向栅极驱动子电路输入第一时序信号和第二时序信号，并由控压子电路通过输入的输入信号和附加时序信号，将GOA子电路的上拉电位端的电位保持在预置范围内，从而使得该GOA子电路可以根据其上拉电位端的电位，向显示面板的栅线输出栅极扫描信号。用于执行本发明实施例提供的驱动方法的GOA单元，由于在GOA子电路的上拉电位端与用于输入Input信号的端口之间设置的控压子电路，且该控压子电路的打开和关闭并非仅由输入其第一输入端的Input信号控制，从其第二输入端输入的附加时序信号(CLK-X)可以辅助控制该控压子电路的打开和关闭，以及控制其输出端(也就是GOA子电路的上拉电位端)的电位高低，因此，在RC延迟过大时，可以通过该附加时序信号(CLK-X)对该控压子电路的输出端的电位控制，即对GOA子电路的上拉电位端的电位控制，使得GOA子电路的上拉电位端的电位保持在预置范围内，从而保证GOA单元可以正常的输出Output信号，提高了显示面板的画面品质。
可选地，图14为本发明实施例提供的另一种GOA单元的驱动方法的流程图。若用于执行本发明实施例提供的驱动方法的GOA单元为上述图6和图7所示GOA单元200，即GOA单元200中的控压子电路220包括：第一晶体管M1，该第一晶体管M1的漏极D1电连接到第一输入端220a，源极S1电连接到GOA子电路210的上拉电位端210U，栅极G1电连接到第二输入端220b；则本发明实施例提供的驱动方法中，S320的实现方式可以包括：
S321，控压子电路通过输入的Input信号和附加时序信号(CLK-X)，在Input信号的高电平时开启第一晶体管M1并将上拉电位端的电位拉高到第一电位；
S322，控压子电路通过输入的附加时序信号(CLK-X)，在Input信号的低电平时刻之前关闭第一晶体管M1并将上拉电位端的电位保持在预置范围内。
本发明实施例中S321为Input信号输入高电平时的工作原理，为了防止RC延迟对GOA单元的Output信号的影响，S322中采用附加时序信号(CLK-X)在Input信号的低电平到来之前，提前关闭第一晶体管M1，上拉电位端的电位自然放电略有下降，此时由于电容C1的缘故，上拉电位端的电位虽然略有下降，但下降幅度很小，电位下降后上拉电位端的电位仍然足以打开M3'管，当CLK-A的高电平输入时，由于电容C1的存在上拉电位端210U的电位继续升高，M3'管为打开状态，CLK-A的高电平输出到Output信号，对显示面板进行驱动。
需要说明的是，本发明实施例提供的驱动方法，要求附加时序信号(CLK-X)与Input信号的高电平起始时刻相同，且附加时序信号(CLK-X)的高电平结束时刻早于Input信号的高电平结束时刻，即可实现上述驱动方法。
在本发明实施例的一种实现方式中，驱动方法还可以包括：
当Input信号与从GOA子电路210的第二时序输入端210b输入的第二时序信号(CLK-B)的高电平相同，则控制输入控压子电路的附加时序信号(CLK-X)与第二时序信号(CLK-B)的周期相同、高电平的起始时刻相同，且该附加时序信号(CLK-X)的占空比小于所述第二时序信号(CLK-B)的占空比；该实现方式中GOA单元200的电路结构如图6所示，该实现方式中的附加时序信号(CLK-X)即为图6中的CLK-B"。
在本发明实施例的另一种实现方式中，驱动方法还可以包括：
当Input信号与从GOA子电路210的第二时序输入端210b输入的第一时序信号(CLK-A)的高电平相同，则控制输入控压子电路的附加时序信号(CLK-X)与第一时序信号(CLK-A)的周期相同、高电平的起始时刻相同，且该附加时序信号(CLK-X)的占空比小于所述第一时序信号(CLK-A)的占空比；该实现方式中GOA单元200的电路结构如图7所示，该实现方式中的附加时序信号(CLK-X)即为图7中的CLK-A"。
可选地，图15为本发明实施例提供的又一种GOA单元的驱动方法的流程图。若用于执行本发明实施例提供的驱动方法的GOA单元为上述图10和图11所示GOA单元200，即GOA单元200中的控压子电路220包括：第一晶体管M1、第二晶体管M2和第三晶体管M3，其中，第一晶体管M1的漏极D1电连接到第一输入端220a，源极S1电连接到GOA子电路210的上拉电位端210U，栅极G1电连接到第二晶体管M2的源极S2和第三晶体管M3的源极S3，第二晶体管M2的漏极D2和栅极G2电连接到第一输入端220a，第三晶体管M3的漏极D3电连接到基准电压Vss'，栅极G3电连接到第二输入端220b；则本发明实施例提供的驱动方法中，S320的实现方式可以包括：
S323，控压子电路通过输入的Input信号、附加时序信号(CLK-X)和基准电压Vss'，在Input信号的高电平时开启第一晶体管M1并将上拉电位端的电位拉高到第一电位；
S324，控压子电路通过输入的附加时序信号(CLK-X)和基准电压Vss'，在Input信号的低电平时刻，将第一晶体管M1的栅极电压VG1降低到用于关闭该第一晶体管M1的电压值，从而将上拉电位端的电位保持在预置范围内。
本发明实施例中S323为Input信号输入高电平时的工作原理，为了防止RC延迟对GOA单元的Output信号的影响，S322中采用附加时序信号(CLK-X)和基准电压Vss'，在Input信号的低电平时刻通过分压原理将第一晶体管M1的栅极电压VG1置低到一定范围内即可保证该M1管完全关闭，从而消除RC延迟对GOA单元200的影响。
需要说明的是，本发明实施例提供的驱动方法，要求附加时序信号(CLK-X)与Input信号的高低电平相反，即可实现上述驱动方法。
在本发明实施例的一种实现方式中，驱动方法还可以包括：
当Input信号与从GOA子电路210的第二时序输入端210b输入的第二时序信号(CLK-B)的高电平相同，则将第一时序信号(CLK-A)作为附加时序信号(CLK-X)输入控压子电路；该实现方式中GOA单元200的电路结构如图10所示，该实现方式中的附加时序信号(CLK-X)即为图10中输入GOA子电路的第一时序信号(CLK-A)。
在本发明实施例的另一种实现方式中，驱动方法还可以包括：
当Input信号与从GOA子电路210的第二时序输入端210b输入的第一时序信号(CLK-A)的高电平相同，则将第二时序信号(CLK-B)作为附加时序信号(CLK-X)输入控压子电路；该实现方式中GOA单元200的电路结构如图11所示，该实现方式中的附加时序信号(CLK-X)即为图11中输入GOA子电路的第二时序信号(CLK-B)。
在本发明实施例中的第一时序信号(CLK-A)和第二时序信号(CLK-B)的占空比为TA＝TB＝50％，且CLK-A和CLK-B为周期相同、幅值不同的时钟信号。如图2所示时序图，当Input信号输入低电平时，第一时序信号(CLK-A)输入高电平，此时，基准电压Vss'输入到第一晶体管M1的栅极G1，此时，M1管的栅极电压VG1为：
Figure GDA0002568697780000241
其中，Vinput为Input信号在RC延迟情况下的低电压值，VVss'为基准电压Vss'的电压值，R2为第二晶体管M2的电阻值，R3为第三晶体管M3的电阻值。通过对VVss'的合理的选取，可以将第一晶体管M1的栅极电压置于可以完全关闭该第一晶体管M1的电压值，即使得GOA子电路210的上拉电位端210U的电位不会降低，从而保证GOA单元200的正常工作。
需要说明的是，本发明实施例中两个电压的关系为：0<Vss<Vss'，合理选取基准电压Vss'的电压值，再通过分压将M1管的栅极电压VG1置低到一定范围内即可保证该M1管完全关闭，从而消除RC延迟对GOA单元200的影响。
基于本发明上述各实施例提供的GOA单元200，本发明实施例还提供一种GOA电路，本发明实施例提供的GOA电路可以包括：依次排列的如上述任一实施例中的GOA单元200，以及第一时序信号端20a、第二时序信号端20b、公共电压端Vss、帧起始信号端STV、栅极扫描信号端20G，以及第一附加时序信号端和第二附加时序信号端。
本发明实施例提供的GOA电路20的结构可以参照上述图9所示的GOA电路20，上述图9所示GOA电路20与图3所示现有GOA电路10相比，具有额外提供的附加时序信号CLK-A"和CLK-B"，图9仅示意出6个顺序、且依次排列的GOA单元200-1到200-6，并且示意出栅极扫描信号端20G-1到20G-6，该GOA电路20的输出信号端与其内部所有GOA单元的输出信号端(如图中的G1到G6)一一对应的电连接，且图9以奇数行为图6所示GOA单元(包括200-1、200-3和200-5)，CLK-B"输入该奇数行的GOA单元，以偶数行为图7所示GOA单元(包括200-2、200-4和200-6)，CLK-A"输入该偶数行的GOA单元为例予以示出。
本发明实施例提供的GOA电路20中，第一时序信号端20a、第二时序信号端20b和公共电压端Vss和加时序信号端，电连接到每个GOA单元的相应输入端，该连接方式可以参照上述实施例中的图4到图7所述GOA单元200。
本发明实施例中的帧起始信号端STV电连接到该GOA电路20的第一个GOA单元200-1的输入信号端；除最后一个GOA单元(图中未示意出)的其它GOA单元中，每个GOA单元的输出信号端电连接到下一个GOA单元的输入信号端；除第一个GOA单元的其它GOA单元中，每个GOA单元的输出信号端电连接到前一个GOA单元的复位信号端；
每个GOA单元的输出信号端一一对应的与显示面板的栅极扫描线电连接，图中仅示意出栅极扫描线Gate1到Gate6；
对于Input信号与从第二时序输入端210b输入的第二时序信号(CLK-B)的高电平相同的GOA单元，与上述实施例相同的，例如为奇数行(或奇数列)GOA单元，第二附加时序信号端电连接到上述奇数行(或奇数列)GOA单元中控压子电路220的第二输入端220b；对于Input信号与从第二时序输入端210b输入的第一时序信号(CLK-A)的高电平相同的GOA单元，与上述实施例相同的，例如为偶数行(或偶数列)GOA单元，第一附加时序信号端电连接到上述偶数行(或偶数列)GOA单元中控压子电路220的第二输入端220b。
本发明上述实施例提供的GOA电路20中的GOA单元可以为本发明上述图4到图7所示任一实施例中的GOA单元200，该结构的GOA单元200中控压子电路220的第二输入端220b可以电连接到第一附加时序信号端或第一附加时序信号端，本发明实施例中的GOA电路20，奇数行和偶数行的GOA单元200中，用于接入附加时序信号的第二输入端220b输入的附加时序信号的信号波形不同，不同GOA单元200的具体电路结构，以及其内部控压子电路220的第二输入端220b输入的附加时序信号的时序，可以参考图6到图8所示GOA单元和时序。
可选地，参照上述图12所示GOA电路20，该GOA电路20中，附加时序信号端可以与GOA子电路210的第一时序输入端210a或第一时序输入端210b为共用端口。于Input信号与从第二时序输入端210b输入的第二时序信号(CLK-B)的高电平相同的GOA单元，与上述实施例相同的，例如为奇数行(或奇数列)GOA单元，第二附加时序信号端与上述奇数行(或奇数列)GOA单元的第一时序信号端20a为共用端口；对于Input信号与从第二时序输入端210b输入的第一时序信号(CLK-A)的高电平相同的GOA单元，与上述实施例相同的，例如为偶数行(或偶数列)GOA单元，第一附加时序信号端与上述偶数行(或偶数列)GOA单元的第一时序信号端20a为共用端口。上述连接方式可以参考图10和图11所示GOA单元200，以及图12所示GOA电路20。
需要说明的是，本发明上述图9和图12所示实施例的GOA电路20中，以行扫描的方式为例予以说明，第2i-1个的GOA单元(即奇数行或奇数列的GOA单元)中，第一时序输入端被配置为输入第一时序信号(CLK-A)，第二时序输入被配置为输入第二时序信号(CLK-B)；
第2i个GOA单元(即偶数行或偶数列的GOA单元)中，第一时序输入端被配置为输入第二时序信号(CLK-B)，第二时序输入端被配置为输入第一时序信号(CLK-A)；其中，i为大于或等于1的正整数。
本发明实施例提供的GOA电路20采用本发明上述任一实施例中的GOA单元作为其基本电路单元，与上述实施例提供的GOA单元具有相同的工作原理和技术效果，本发明实施例不再赘述。
基于本发明上述实施例提供的GOA电路20，本发明实施例还提供一种显示面板，如图16所示，为本发明实施例提供的一种显示面板的结构示意图。本发明实施例提供的显示面板50可以包括：阵列排布的像素单元510，用于连接每行或每列像素单元510的栅极扫描线520，以及上述图9和图12所示任一实施例中的GOA电路20，所述GOA电路20的栅极扫描信号端一一对应的栅极扫描线520电连接。
本发明实施例中的显示面板50例如可以为有机电致发光显示器件(OrganicElectroluminance Display，简称为：OLED)面板、液晶显示器件(Liquid CrystalDisplay，简称为：LCD)面板等，图16所示显示面板50中，以行扫描的方式为例予以示出，即每个栅极扫描线520一一对应的连接像素阵列中的每行像素单元510，且图16中示意出了n行m列像素单元510，对应连接n个栅极扫描线520(如图16中的Gate-1到Gate-n)，GOA电路20中包括与上述n个栅极扫描线520一一对应的n个GOA单元(图16中未示意出GOA电路20内部的具体结构)，以GOA电路20的n个栅极扫描信号端(如图16中的20G-1到20G-n)一一对应的电连接到显示面板的n条栅极信号线上为例予以示出，图16中还示意出显示面板的m条数据线，如图中的D1到Dm。
本发明实施例提供的显示面板50中包括上述任一实施例中的GOA电路20，该GOA电路20采用本发明上述任一实施例中的GOA单元作为其基本电路单元，与上述实施例提供的GOA单元具有相同的工作原理和技术效果，本发明实施例不再赘述。
本发明实施例还提供一种计算机可读存储介质，该计算机可读存储介质存储有可执行指令，该可执行指令被处理器执行时可以实现本发明上述任一实施例提供的GOA单元的驱动方法。本发明实施例提供的计算机可读存储介质的实施方式与本发明上述实施例提供的GOA单元的驱动方法基本相同，在此不做赘述。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (14)

1.一种栅极驱动单元，其特征在于，包括：栅极驱动子电路和控压子电路，其中，所述栅极驱动子电路包括上拉电位端、输出信号端、复位信号端、公共电压端，以及第一时序输入端和第二时序输入端；
所述控压子电路的第一输入端用于接入所述栅极驱动单元的输入信号，第二输入端用于接入附加时序信号，输出端电连接到所述栅极驱动子电路的上拉电位端；所述控压子电路包括第一晶体管，所述第一晶体管的漏极电连接到所述第一输入端，源极电连接到所述栅极驱动子电路的上拉电位端，栅极电连接到所述第二输入端；
所述控压子电路，被配置为通过输入所述第一输入端的输入信号和输入所述第二输入端的附加时序信号，将所述栅极驱动子电路的上拉电位端的电位保持在预置范围内。
2.根据权利要求1所述的栅极驱动单元，其特征在于，
所述输入信号与从所述栅极驱动子电路的第二时序输入端输入的第一时序信号的高电平相同，所述附加时序信号与从所述栅极驱动子电路的第一时序输入端输入的第一时序信号的周期相同、高电平的起始时刻相同，且所述附加时序信号的占空比小于所述第一时序信号的占空比；或者，
所述输入信号与从所述栅极驱动子电路的第二时序输入端输入的第二时序信号的高电平相同，所述附加时序信号与从所述栅极驱动子电路的第一时序输入端输入的第二时序信号的周期相同、高电平的起始时刻相同，且所述附加时序信号的占空比小于所述第二时序信号的占空比；
其中，所述第一时序信号与所述第二时序信号的周期和占空比相同，且高低电平相反。
3.根据权利要求1所述的栅极驱动单元，其特征在于，所述控压子电路包括：第一晶体管、第二晶体管和第三晶体管；
所述第一晶体管的漏极电连接到所述第一输入端，源极电连接到所述栅极驱动子电路的上拉电位端，栅极电连接到所述第二晶体管的源极和所述第三晶体管的源极，所述第二晶体管的漏极和栅极电连接到所述第一输入端，所述第三晶体管的漏极电连接到基准电压，栅极电连接到所述第二输入端。
4.根据权利要求3所述的栅极驱动单元，其特征在于，
所述输入信号与从所述栅极驱动子电路的第二时序输入端输入的第一时序信号的高电平相同，所述控压子电路的第二输入端电连接到栅极驱动电路的第二时序信号端，以将所述第二时序信号作为所述附加时序信号输入所述控压子电路；或者，
所述输入信号与从所述栅极驱动子电路的第二时序输入端输入的第二时序信号的高电平相同，所述控压子电路的第二输入端电连接到栅极驱动电路的第一时序信号端，以将所述第一时序信号作为所述附加时序信号输入所述控压子电路；
其中，所述第一时序信号与所述第二时序信号的周期和占空比相同，且高低电平相反。
5.一种栅极驱动单元的驱动方法，其特征在于，采用如权利要求1～4中任一项所述的栅极驱动单元执行所述驱动方法，所述驱动方法包括：
向栅极驱动子电路输入第一时序信号和第二时序信号；
控压子电路通过输入的输入信号和附加时序信号，将所述栅极驱动子电路的上拉电位端的电位保持在预置范围内；
所述栅极驱动子电路根据所述上拉电位端的电位，向显示面板的栅线输出栅极扫描信号，所述栅极扫描信号与所述第一时序信号或所述第二时序信号的高电平相同。
6.根据权利要求5所述的栅极驱动单元的驱动方法，其特征在于，所述控压子电路包括：第一晶体管，所述第一晶体管的漏极电连接到所述第一输入端，源极电连接到所述栅极驱动子电路的上拉电位端，栅极电连接到所述第二输入端；
所述控压子电路通过输入的输入信号和附加时序信号，将所述栅极驱动子电路的上拉电位端的电位保持在预置范围内，包括：
所述控压子电路通过输入的所述输入信号和所述附加时序信号，在所述输入信号的高电平时开启所述第一晶体管并将所述上拉电位端的电位拉高到第一电位；
所述控压子电路通过输入的所述附加时序信号，在所述输入信号的低电平时刻之前关闭所述第一晶体管并将所述上拉电位端的电位保持在所述预置范围内；
其中，所述附加时序信号与所述输入信号的高电平起始时刻相同，且所述附加时序信号的高电平结束时刻早于所述输入信号的高电平结束时刻。
7.根据权利要求6所述的栅极驱动单元的驱动方法，其特征在于，还包括：
当所述输入信号与所述第一时序信号的高电平相同，控制输入所述控压子电路的所述附加时序信号与所述第一时序信号的周期相同、高电平的起始时刻相同，且所述附加时序信号的占空比小于所述第一时序信号的占空比；或者，
当所述输入信号与所述第二时序信号的高电平相同，控制输入所述控压子电路的所述附加时序信号与所述二时序信号的周期相同、高电平的起始时刻相同，且所述附加时序信号的占空比小于所述第二时序信号的占空比；
其中，所述第一时序信号与所述第二时序信号的周期和占空比相同，且高低电平相反。
8.根据权利要求5所述的栅极驱动单元的驱动方法，其特征在于，所述控压子电路包括：第一晶体管、第二晶体管和第三晶体管；所述第一晶体管的漏极电连接到所述第一输入端，源极电连接到所述栅极驱动子电路的上拉电位端，栅极电连接到所述第二晶体管的源极和所述第三晶体管的源极，所述第二晶体管的漏极和栅极电连接到所述第一输入端，所述第三晶体管的漏极电连接到基准电压，栅极电连接到所述第二输入端；
所述控压子电路通过输入的输入信号和附加时序信号，将所述栅极驱动子电路的上拉电位端的电位保持在预置范围内，包括：
所述控压子电路通过输入的所述输入信号、所述附加时序信号和所述基准电压，在所述输入信号的高电平时开启所述第一晶体管并将所述上拉电位端的电位拉高到第一电位；
所述控压子电路通过输入的所述附加时序信号和所述基准电压，在所述输入信号的低电平时刻，将所述第一晶体管的栅极电压降低到用于关闭所述第一晶体管的电压值，从而将所述上拉电位端的电位保持在所述预置范围内；
其中，所述附加时序信号与所述输入信号的高低电平相反。
9.根据权利要求8所述的栅极驱动单元的驱动方法，其特征在于，还包括：
当所述输入信号与所述第一时序信号的高电平相同，将所述第二时序信号作为所述附加时序信号输入所述控压子电路；或者，
当所述输入信号与所述第二时序信号的高电平相同，将所述第一时序信号作为所述附加时序信号输入所述控压子电路；
其中，所述第一时序信号与所述第二时序信号的周期、占空比和幅度相同，且高低电平相反。
10.根据权利要求8所述的栅极驱动单元的驱动方法，其特征在于，
所述输入信号的低电平时刻，所述第一晶体管的栅极电压为：
Figure FDA0002568697770000041
其中，所述Vinput为所述输入信号在电容-电阻RC延迟情况下的低电压值，所述VVss'为所述基准电压的电压值，所述R2为所述第二晶体管的电阻值，所述R3为所述第三晶体管的电阻值。
11.一种栅极驱动电路，其特征在于，包括：依次排列的如权利要求1～4中任一项所述的栅极驱动单元，以及第一时序信号端、第二时序信号端、公共电压端、帧起始信号端、栅极扫描信号端，以及第一附加时序信号端和第二附加时序信号端；
所述第一时序信号端、所述第二时序信号端和所述公共电压端电连接到每个所述栅极驱动单元的相应端口，所述栅极扫描信号端一一对应的与所述栅极驱动单元的输出信号端电连接；
所述帧起始信号端电连接到第一个栅极驱动单元的输入信号端；除最后一个栅极驱动单元的其它栅极驱动单元中，每个所述栅极驱动单元的输出信号端电连接到下一个栅极驱动单元的输入信号端；除所述第一个栅极驱动单元的其它栅极驱动单元中，每个所述栅极驱动单元的输出信号端电连接到前一个栅极驱动单元的复位信号端；
每个所述栅极驱动单元的输出信号端一一对应的与显示面板的栅极扫描线电连接；
其中，所述输入信号与从第二时序输入端输入的第一时序信号的高电平相同的栅极驱动单元，所述第一附加时序信号端电连接到所述栅极驱动单元中的控压子电路的第二输入端；所述输入信号与从第二时序输入端输入的第二时序信号的高电平相同的栅极驱动单元，所述第二附加时序信号端电连接到所述栅极驱动单元中的控压子电路的第二输入端。
12.根据权利要求11所述的栅极驱动电路，其特征在于，
所述输入信号与从第二时序输入端输入的第一时序信号的高电平相同的栅极驱动单元，所述第二附加时序信号端与所述栅极驱动单元的第一时序信号端为共用端口；
所述输入信号与从第二时序输入端输入的第二时序信号的高电平相同的栅极驱动单元，所述第一附加时序信号端与所述栅极驱动单元的第一时序信号端为共用端口。
13.一种显示面板，其特征在于，包括：阵列排布的像素单元，用于连接每行或每列所述像素单元的栅极扫描线，以及如权利要求11或12所述的栅极驱动电路，所述栅极驱动电路的栅极扫描信号端一一对应的与所述栅极扫描线电连接。
14.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有可执行指令，所述可执行指令被处理器执行时实现如权利要求5～10中任一项所述的栅极驱动单元的驱动方法。
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