CN110277065B - 栅极驱动单元及其驱动方法，栅极驱动电路和显示面板 - Google Patents

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Abstract

本发明实施例公开了一种栅极驱动单元及其驱动方法，栅极驱动电路和显示面板。栅极驱动(GOA)单元中，第一时序子电路的第一输入端和第二输入端一一对应的电连接到GOA电路的第一时序信号端和第二时序信号端，输出端电连接到GOA子电路的第一时序输入端；第二时序子电路的第一输入端和第二输入端一一对应的电连接到GOA电路的第二时序信号端和第一时序信号端，输出端电连接到GOA子电路的第二时序输入端。本发明实施例解决了现有显示面板中，由于用于驱动像素开关的GOA电路受时序信号的影响较大，而导致其中任何一个时序信号出现故障都会造成显示面板出现显示不良等问题。

Description

栅极驱动单元及其驱动方法，栅极驱动电路和显示面板
技术领域
本申请涉及但不限于显示技术领域，尤指一种栅极驱动单元及其驱动方法，栅极驱动电路和显示面板。
背景技术
随着显示技术的快速发展和广泛应用，人们对薄膜晶体管(Thin FilmTransistor，简称为：TFT)面板画面品质的要求越来越高，显示面板中像素的驱动方式也得到了显著的改善。
相比于传统的互换式(Interchange，简称为：IC)驱动方式，栅极驱动(GateDriver On Array，简称为：GOA)电路的驱动方式具有低成本、少工序等优点，成为目前显示面板的主流驱动方式。通常地，GOA电路前端的时序电路传输给GOA电路两个时序信号，这两个信号例如为周期的大小相同、且为互补脉冲波形，这两个时序信号对整个GOA电路输出的栅极扫描信号至关重要，如果有其中一个时序信号出现故障，整个GOA电路随即失效，整个显示面板则出现异常工作状态，使显示面板出现显示不良等问题。
发明内容
为了解决上述技术问题，本发明实施例提供了一种栅极驱动单元及其驱动方法，栅极驱动电路和显示面板，以解决现有显示面板中，由于用于驱动像素开关的GOA电路受时序信号的影响较大，而导致其中任何一个时序信号出现故障都会造成显示面板出现显示不良等问题。
本发明实施例提供一种栅极驱动电路，包括：栅极驱动子电路，以及第一时序子电路和第二时序子电路，其中，所述栅极驱动子电路包括输入信号端、输出信号端、复位信号端、公共电压端，以及第一时序输入端和第二时序输入端；
所述第一时序子电路的第一输入端和第二输入端一一对应的电连接到栅极驱动电路的第一时序信号端和第二时序信号端，输出端电连接到所述第一时序输入端；所述第二时序子电路的第一输入端和第二输入端一一对应的电连接到所述栅极驱动电路的所述第二时序信号端和所述第一时序信号端，输出端电连接到所述第二时序输入端；
所述第一时序子电路，被配置为选择性的通过所述第一输入端或所述第二输入端输入时序信号，并从所述输出端输出第一时序信号；
所述第二时序子电路，被配置为选择性的通过所述第一输入端或所述第二输入端输入时序信号，并从所述输出端输出第二时序信号。
可选地，如上所述的栅极驱动单元中，
所述第一时序子电路，还被配置为检测出通过所述第一输入端输入的第一时序信号正常时，关断所述第二输入端与所述输出端之间的通路，将所述第一时序信号从所述输出端输出；
所述第一时序子电路，还被配置为检测出通过所述第一输入端输入的第一时序信号异常时，关断所述第一输入端与所述输出端之间的通路，将所述第二输入端输入第二时序信号进行延迟处理后从所述输出端输出，且输出的延迟时钟信号与所述第一时序信号相同；
其中，所述第一时序信号与所述第二时序信号的周期、占空比和幅度相同，且高低电平相反。
可选地，如上所述的栅极驱动单元中，
所述第二时序子电路，还被配置为检测出通过所述第一输入端输入的第二时序信号正常时，关断所述第二输入端与所述输出端之间的通路，将所述第二时序信号从所述输出端输出；
所述第二时序子电路，还被配置为检测出通过所述第一输入端输入的第二时序信号异常时，关断所述第一输入端与所述输出端之间的通路，将所述第二输入端输入第一时序信号进行延迟处理后从所述输出端输出，且输出的延迟时钟信号与所述第二时序信号相同；
其中，所述第一时序信号与所述第二时序信号的周期、占空比和幅度相同，且高低电平相反。
可选地，如上所述的栅极驱动单元中，所述第一时序子电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；
所述第一晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第二晶体管的源极和所述第三晶体管的漏极，所述第二晶体管的漏极电连接到第二基准电压，栅极电连接到所述第二时序信号端，所述第三晶体管的栅极电连接到第一控制电压，源极电连接到所述第四晶体管的源极和所述第一时序输入端，所述第四晶体管的栅极和漏极电连接到所述第一时序信号端。
可选地，如上所述的栅极驱动单元中，所述第一时序子电路包括：第一晶体管、第二晶体管和第一信号导入通道；
所述第一晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第二晶体管的源极和所述第一信号导入通道的输入端，所述第二晶体管的漏极电连接到第二基准电压，栅极电连接到所述第二时序信号端，所述第一信号导入通道的输出端电连接到所述第一时序信号端和所述第一时序输入端；
其中，所述第一信号导入通道包括栅极层、源漏电极层，以及设置于所述栅极层和所述源漏电极层之间的隔离层钝化保护层，所述栅极层的栅极走线与源漏电极层的修复走线的交叠区域设置有过孔。
可选地，如上所述的栅极驱动单元中，所述第二时序子电路包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；
所述第五晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第六晶体管的源极和所述第七晶体管的漏极，所述第六晶体管的漏极电连接到第二基准电压，栅极电连接到所述第一时序信号端，所述第七晶体管的栅极电连接到第二控制电压，源极电连接到所述第八晶体管的源极和所述第二时序输入端，所述第八晶体管的栅极和漏极电连接到所述第二时序信号端。
可选地，如上所述的栅极驱动单元中，所述第二时序子电路包括：第五晶体管、第六晶体管和第二信号导入通道；
所述第五晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第六晶体管的源极和所述第二信号导入通道的输入端，所述第六晶体管的漏极电连接到第二基准电压，栅极电连接到所述第一时序信号端，所述第二信号导入通道的输出端电连接到所述第二时序信号端和所述第二时序输入端；
其中，所述第二信号导入通道包括栅极层、源漏电极层，以及设置于所述栅极层和所述源漏电极层之间的隔离层钝化保护层，所述栅极层的栅极走线与源漏电极层的修复走线的交叠区域设置有过孔。
本发明实施例还提供一种栅极驱动单元的驱动方法，采用如上述任一项所述的栅极驱动电路执行所述驱动方法，所述驱动方法包括：
通过第一时序子电路输入的第一时序信号或第二时序信号，给所述栅极驱动子电路的第一时序信号端输入所述第一时序信号；
通过第二时序子电路输入的第二时序信号或第一时序信号，给所述栅极驱动子电路的第二时序信号端输入所述第二时序信号；
所述栅极驱动子电路根据接收到的输入信号，向显示面板的栅线输出栅极扫描信号，所述栅极扫描信号与所述第一时序信号或所述第二时序信号的高电平相同。
可选地，如上所述的栅极驱动单元的驱动方法中，
所述通过第一时序子电路输入的第一时序信号或第二时序信号，给所述栅极驱动子电路的第一时序信号端输入所述第一时序信号，包括：
在输入所述第一时序子电路的第一时序信号正常时，将输入的所述第一时序信号直接输出给所述栅极驱动子电路；在输入所述第一时序子电路的第一时序信号异常时，将输入所述第一时序子电路的第二时序信号进行延迟处理后输出给所述栅极驱动子电路，且输出的延迟时序信号与所述第一时序信号相同；
所述通过第二时序子电路输入的第二时序信号或第一时序信号，给所述栅极驱动子电路的第二时序信号端输入所述第二时序信号，包括：
在输入所述第二时序子电路的第二时序信号正常时，将输入的所述第二时序信号直接输出给所述栅极驱动子电路；在输入所述第二时序子电路的第二时序信号异常时，将输入所述第二时序子电路的第一时序信号进行延迟处理后输出给所述栅极驱动子电路，且输出的延迟时钟信号与所述第二时序信号相同；
其中，所述第一时序信号与所述第二时序信号的周期、占空比和幅度相同，且高低电平相反。
可选地，如上所述的栅极驱动单元的驱动方法中，所述第一时序子电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；
所述第一晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第二晶体管的源极和所述第三晶体管的漏极，所述第二晶体管的漏极电连接到第二基准电压，栅极电连接到所述第二时序信号端，所述第三晶体管的栅极电连接到第一控制电压，源极电连接到所述第四晶体管的源极和所述第一时序输入端，所述第四晶体管的栅极和漏极电连接到所述第一时序信号端；或者，
所述第一时序子电路包括：第一晶体管、第二晶体管和第一信号导入通道；
所述第一晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第二晶体管的源极和所述第一信号导入通道的输入端，所述第二晶体管的漏极电连接到第二基准电压，栅极电连接到所述第二时序信号端，所述第一信号导入通道的输出端电连接到所述第一时序信号端和所述第一时序输入端；其中，所述第一信号导入通道包括栅极层、源漏电极层，以及设置于所述栅极层和所述源漏电极层之间的钝化保护层，所述栅极层的栅极走线与源漏电极层的修复走线的交叠区域设置有过孔；
所述在输入所述第一时序子电路的第一时序信号异常时，将输入所述第一时序子电路的第二时序信号进行延迟处理后输出给所述栅极驱动子电路，包括：
在输入所述第一时序子电路的第二时序信号为高电平时，输出所述第一时序信号的低电平，且所述第一时序信号的电压值为：
Figure BDA0002126984550000051
其中，所述V1为第一基准电压，所述V2为第二基准电压，所述R1为所述第一晶体管的电阻值，所述R2为所述第二晶体管的电阻值；
在输入所述第一时序子电路的第二时序信号为低电平时，输出所述第一时序信号的高电平。
可选地，如上所述的栅极驱动单元的驱动方法中，所述第二时序子电路包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；
所述第五晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第六晶体管的源极和所述第七晶体管的漏极，所述第六晶体管的漏极电连接到第二基准电压，栅极电连接到所述第一时序信号端，所述第七晶体管的栅极电连接到第二控制电压，源极电连接到所述第八晶体管的源极和所述第二时序输入端，所述第八晶体管的栅极和漏极电连接到所述第二时序信号端；或者，
所述第二时序子电路包括：第五晶体管、第六晶体管和第二信号导入通道；
所述第五晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第六晶体管的源极和所述第二信号导入通道的输入端，所述第六晶体管的漏极电连接到第二基准电压，栅极电连接到所述第一时序信号端，所述第二信号导入通道的输出端电连接到所述第二时序信号端和所述第二时序输入端；其中，所述第二信号导入通道包括栅极层、源漏电极层，以及设置于所述栅极层和所述源漏电极层之间的钝化保护层，所述栅极层的栅极走线与源漏电极层的修复走线的交叠区域设置有过孔；
所述在输入所述第二时序子电路的第二时序信号异常时，将输入所述第二时序子电路的第一时序信号进行延迟处理后输出给所述栅极驱动子电路，包括：
在输入所述第二时序子电路的第一时序信号为高电平时，输出所述第二时序信号的低电平，且所述第二时序信号的电压值为：
Figure BDA0002126984550000061
其中，所述V1为第一基准电压，所述V2为第二基准电压，所述R5为所述第五晶体管的电阻值，所述R6为所述第六晶体管的电阻值；
在输入所述第二时序子电路的第一时序信号为低电平时，输出所述第二时序信号的高电平。
本发明实施例还提供一种栅极驱动电路，包括：依次排列的如上述任一项所述的栅极驱动单元，以及第一时序信号端、第二时序信号端、公共电压端、帧起始信号端、栅极扫描信号端，以及第一基准电压端和第二基准电压端；
所述第一时序信号端、所述第二时序信号端、所述公共电压端，以及所述第一基准电压端和所述第二基准电压端，电连接到每个所述栅极驱动单元的相应端口，所述栅极扫描信号端一一对应的与所述栅极驱动单元的输出信号端电连接；
所述帧起始信号端电连接到第一个栅极驱动单元的输入信号端；除最后一个栅极驱动单元的其它栅极驱动单元中，每个所述栅极驱动单元的输出信号端电连接到下一个栅极驱动单元的输入信号端；除所述第一个栅极驱动单元的其它栅极驱动单元中，每个所述栅极驱动单元的输出信号端电连接到前一个栅极驱动单元的复位信号端；
每个所述栅极驱动单元的输出信号端一一对应的与所述显示面板的栅极扫描线电连接。
本发明实施例还提供一种显示面板，包括：阵列排布的像素单元，用于连接每行或每列所述像素单元的栅极扫描线，以及如上述任一项所述的栅极驱动电路，所述栅极驱动电路的栅极扫描信号端一一对应的与所述栅极扫描线电连接。
可选地，如上所述的栅极驱动电路中，还包括：电连接到每个所述栅极驱动单元相应端口的第一控制电压端和的第二控制电压端。
本发明实施例还提供一种显示面板，包括：阵列排布的像素单元，用于连接每行或每列所述像素单元的栅极扫描线，以及如上述任一项所述的栅极驱动电路，所述栅极驱动电路的栅极扫描信号端一一对应的与所述栅极扫描线电连接。
本发明实施例还提供一种计算机可读存储介质，所述计算机可读存储介质存储有可执行指令，所述可执行指令被处理器执行时实现如上述任一项所述的GOA单元的驱动方法。
本发明实施例提供的栅极驱动单元及其驱动方法，栅极驱动电路和显示面板，其中GOA单元包括：GOA子电路，以及第一时序子电路和第二时序子电路，其中，第一时序子电路的第一输入端和第二输入端一一对应的电连接到GOA电路的第一时序信号端和第二时序信号端，输出端电连接到GOA子电路的第一时序输入端；第二时序子电路的第一输入端和第二输入端一一对应的电连接到GOA电路的第二时序信号端和第一时序信号端，输出端电连接到第二时序输入端；另外，第一时序子电路，被配置为选择性的通过第一输入端或第二输入端输入时序信号，并从输出端输出第一时序信号(CLK-A)；第二时序子电路，被配置为选择性的通过第一输入端或第二输入端输入时序信号，并从输出端输出第二时序信号(CLK-B)。本发明实施例提供的GOA单元，由于增设了上述第一时序子电路和第二时序子电路，且这两个时序子电路都可以选择性地将第一时序信号(CLK-A)或第二时序信号(CLK-B)作为输入信号，并且向GOA子电路提供预置的时序信号，因此，即便是上述第一时序信号(CLK-A)和第二时序信号(CLK-B)中任意一个时序信号出现异常情况，该GOA单元同样可以正常工作，提高了GOA单元的稳定性，从而提高了显示面板的画面品质。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为现有显示面板中使用的一种GOA单元的电路结构示意图；
图2为图1所示GOA单元的时序图；
图3为图1所示GOA单元所形成的一种GOA电路的结构示意图；
图4为本发明实施例提供的一种GOA单元的电路结构示意图；
图5为本发明实施例提供的GOA单元中一种GOA子电路的电路结构示意图；
图6为本发明实施例提供的另一种GOA单元的电路结构示意图；
图7为图6所示实施例提供的GOA单元的一种时序图；
图8为采用图6所示实施例提供的GOA单元形成的一种GOA电路的结构示意图；
图9为本发明实施例提供的又一种GOA单元的电路结构示意图；
图10为图9所示实施例提供的GOA单元中一种第一信号导入通道的结构示意图；
图11为采用图9所示实施例提供的GOA单元形成的一种GOA电路的结构示意图；
图12为本发明实施例提供的一种GOA单元的驱动方法的流程图；
图13为本发明实施例提供的另一种GOA单元的驱动方法的流程图；
图14为本发明实施例提供的一种显示面板的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
上述背景技术中已经说明，相比于传统的IC驱动方式，GOA电路的驱动在成本等方面显现了一定的优势，已成为目前显示面板的主流驱动方式。目前的显示面板包括垂直和水平阵列式像素矩阵，在显示过程中通过GOA电路输出栅极扫描信号，逐行(或逐列或以其它预设方式)扫描访问各像素单元，GOA电路用于产生像素单元的栅极扫描信号，且GOA电路是一种将栅极驱动电路集成于TFT基板上的技术，每个GOA单元作为一个移位寄存器将栅极扫描信号依次传递给下一GOA单元，逐行开启TFT开关，完成像素单元的数据信号输入。
目前的GOA单元，从实现功能上来说一般包括上拉模块，上拉驱动模块，输出模块，下拉模块，下拉驱动模块及复位模块。图1为现有显示面板中使用的一种GOA单元的电路结构示意图，图2为图1所示GOA单元的时序图，图3为图1所示GOA单元所形成的一种GOA电路的结构示意图。图3中示意出GOA电路10中的6个GOA单元(如图3中的100-1到100-6)，图3中还示意出与上述6个GOA单元的输出信号Output(如图3中的G1到G6)一一对应电连接的6个栅线(如图3中的Gate1到Gate6)，GOA电路10前端的时序电路传输给每个GOA单元两个时序信号，例如为CLK-A和CLK-B，另外，GOA电路10的输入端还可以输入帧起始时(StartVertical，简称为：STV)信号和公共电压Vss，该公共电压Vss通常为低电平，每个GOA单元将其输出的栅极扫描信号(如图中的G1到G6信号)传递给下一GOA单元，逐行开启TFT开关，并且，除第一个GOA单元100-1在，其它每个GOA单元输出的信号(如图中的G2到G6)还传输给上一个GOA单元，作为上一个GOA单元的复位信号Reset，第一个GOA单元100-1的输入信号Input由STV信号控制。图1为现有显示面板中一种典型的GOA单元，该GOA单元100中包括12个晶体管和一个电容C1，这些晶体管例如为TFT，如图1中示意出的M1管到M12管，输入该GOA单元100的信号可以包括：输入信号Input，时序信号CLK-A和CLK-B，复位信号Reset，该GOA单元100的输出信号为Output，结合图2所示时序，对于显示面板的奇数行(或偶数行)来说，当Input信号输入(即Input信号变为高电平)时，M1管开启，PU点电位升到高电平，当Input信号变为低电平时，M1管关闭，由于电容C1的存在PU点的电位继续升高，此时M3管打开，CLK-A的高电平输入到Output信号。图1所示GOA单元100对应的时序中，要求Input信号与CLK-B的高电平一致，对应该GOA单元的下一行(或列)的GOA单元来说，本GOA单元100的Output信号即为下一行(或列)GOA单元的Input信号，显然地，下一行(或列)GOA单元的Input信号与CLK-A的高电平一致，因此，对于与图1所示GOA单元100的相邻行(或列)的GOA单元来说，对调图1中的CLK-A和CLK-B即可。另外，图1和图2中还示意出GOA单元100的PD点和PD-CN点，以及PD点和PD-CN点的时序，其中，PD点用于将PU点的电位拉下来，避免PU点长期维持在高电平，还可以与复位信号一起将Output信号的电位拉下来，完成显示面板中对应行(或列)的扫描。
可以看出，CLK-A和CLK-B对整个GOA电路的驱动至关重要，如果有其中一个CLK信号出现故障，整个GOA电路随即失效，整个显示面板则出现异常工作状态，使显示面板出现显示不良等问题。
本发明提供以下几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图4所示为本发明实施例提供的一种GOA单元的电路结构示意图。本发明实施例提供的GOA单元200可以包括：GOA子电路230，以及第一时序子电路210和第二时序子电路220，其中，该GOA子电路230包括输入(Input)信号端230I、输出(Output)信号端230O、复位(Reset)信号端230R、公共电压(Vss)端230V，以及第一时序输入端230a和第二时序输入端230b；上述GOA子电路230的端口中，输入信号端230I输入的Input信号为开启GOA单元200进行扫描的标识信号，该Input信号的高电平可以与第二时序输入端230b输入的第二时序信号(CLK-B)的高电平相同，可以参考图2所示时序图，该情况下，输出信号端230O输出的Output信号的高电平与第一时序输入端230a输入的第一时序信号(CLK-A)的高电平相同，本发明各实施例和附图以该情况为例予以示出；另外，上述Input信号的高电平还可以与第一时序输入端230a输入的第一时序信号(CLK-A)的高电平相同，该情况下，输出信号端230O输出的Output信号的高电平与第二时序输入端230b输入的第二时序信号(CLK-B)的高电平相同。
需要说明的是，本发明实施例的GOA单元200为GOA电路中的一个基本电路单元，整个GOA电路具有多个输出信号端，这些输出信号端被配置为依次输出用于驱动显示面板栅线的栅极扫描信号，且每个输出信号端对应一个GOA单元200，该GOA单元200输出的Output信号即作为显示面板中相应栅线的栅极扫描信号。
本发明实施例的GOA单元200中，第一时序子电路210的第一输入端210a和第二输入端210b一一对应的电连接到GOA电路的第一时序信号端20a和第二时序信号端20b，输出端210c电连接到GOA子电路230的第一时序输入端230a；另外，第二时序子电路220的第一输入端220a和第二输入端220b一一对应的电连接到GOA电路的第二时序信号端20b和第一时序信号端20a，输出端220c电连接到第二时序输入端230b。
基于本发明实施例中GOA单元200的硬件结构，第一时序子电路210，被配置为选择性的通过第一输入端210a或第二输入端210b输入时序信号，并从输出端210c输出第一时序信号(CLK-A)；另外，第二时序子电路220，被配置为选择性的通过第一输入端220a或第二输入端220b输入时序信号，并从输出端220c输出第二时序信号(CLK-B)。
本发明实施例提供的GOA单元200，与图1所示现有GOA单元100的硬件区别在于：将图1中由晶体管和电容组成的电路结构作为一个整体，视为本发明实施例中的GOA子电路230，图1中GOA单元100的时序输入端(包括图1中的100a和100b)仅能对应输入一个时序信号，例如，时序输入端100a输入时序信号CLK-A，时序输入端100b输入时序信号CLK-B。本发明实施例的GOA单元200中，由于在GOA子电路230的时序输入端(包括230a和230b)与GOA电路的时序信号端(包括20a和20b)之间增设了第一时序子电路210和第二时序子电路220；因此，GOA子电路230的第一时序输入端230a输入的第一时序信号(CLK-A)经过第一时序子电路210后输入，且该第一时序子电路210可以选择性的通过其第一输入端210a或第二输入端210b输入时序信号，该电路结构中，输入第一时序子电路210的时序信号可以为通过GOA电路的第一时序信号端20a输入的第一时序信号(CLK-A)，也可以为通过GOA电路的第二时序信号端20b输入的第二时序信号(CLK-B)，无论输入第一时序子电路210的时序信号为上述CLK-A还是CLK-B，时序信号经过该第一时序子电路210后可以输出给GOA子电路230的第一时序信号(CLK-A)；类似地，GOA子电路230的第二时序输入端230b输入的第二时序信号(CLK-B)经过第二时序子电路220后输入，且该第二时序子电路220可以选择性的通过其第一输入端220a或第二输入端220b输入时序信号，该电路结构中，输入第二时序子电路220的时序信号可以为通过GOA电路的第二时序信号端20b输入的第二时序信号(CLK-B)，也可以为通过GOA电路的第一时序信号端20a输入的第一时序信号(CLK-A)，无论输入第二时序子电路220的时序信号为上述CLK-B还是CLK-A，时序信号经过该第二时序子电路220后可以输出给GOA子电路230的第二时序信号(CLK-B)。
在实际应用中，由于要求第一时序子电路210向GOA子电路230的第一时序输入端230a提供第一时序信号(CLK-A)，因此，该第一时序子电路210的第一输入端210a可以作为主要输入端，从该第一输入端210a输入的第一时序信号(CLK-A)可以直接输出给GOA子电路230的第一时序输入端230a，其第二输入端210b可以作为备份输入端，从该第二输入端210b输入的第二时序信号(CLK-B)可以进行延迟处理后输出，且延迟后的延迟时序信号与第一时序信号(CLK-A)相同；类似地，由于要求第二时序子电路220向GOA子电路230的第二时序输入端230b提供第二时序信号(CLK-B)，因此，该第二时序子电路220的第一输入端220a可以作为主要输入端，从该第一输入端220a输入的第二时序信号(CLK-B)可以直接输出给GOA子电路230的第二时序输入端230b，其第二输入端220b可以作为备份输入端，从该第二输入端220b输入的第一时序信号(CLK-A)可以进行延迟处理后输出，且延迟后的延迟时序信号与第二时序信号(CLK-B)相同。
可以看出，本发明实施例的GOA单元200中，由于第一时序子电路210和第二时序子电路220的设置，以及这两个时序子电路都可以将第一时序信号(CLK-A)或第二时序信号(CLK-B)作为输入信号，并且向GOA子电路230提供预置的时序信号。因此，对于本发明实施例提供的GOA单元200，即便是GOA电路中任意一个时序信号，例如第一时序信号(CLK-A)或第二时序信号(CLK-B)出现异常情况时，该GOA单元200同样可以正常工作，以该GOA单元200形成的GOA电路也可以正常工作，提高了GOA单元200的稳定性，从而提高了显示面板的画面品质。
需要说明的是，本发明实施例不限制GOA子电路230的具体电路结构，该GOA子电路230的结构可以参考图1所示电路结构中的晶体管M1到M12，以及电容C1，也可以为其它结构，如图5所示，为本发明实施例提供的GOA单元中一种GOA子电路的电路结构示意图，与图1所示电路对比，图5所示GOA子电路230的电路结构中删除了晶体管M12，该晶体管M12在图1所示电路结构中的作用为提高电路结构的稳定性和信赖性，为可选结构。只要是可以通过第一时序输入端230a输入的第一时序信号(CLK-A)、通过第二时序输入端230b输入的第二时序信号(CLK-B)、以及输入的Input信号，在Reset信号和Vss的作用下，可以输出时序为图2所示的Output信号，且上述各信号和电路中各节点(PU点、PD点和PD-CN点)的时序均如图2所示的电路结构，都可以作为本发明实施例中的GOA子电路230。
本发明实施例提供的GOA单元200，包括GOA子电路230，以及第一时序子电路210和第二时序子电路220，其中，第一时序子电路210的第一输入端210a和第二输入端210b一一对应的电连接到GOA电路的第一时序信号端20a和第二时序信号端20b，输出端210c电连接到GOA子电路230的第一时序输入端230a；第二时序子电路220的第一输入端220a和第二输入端220b一一对应的电连接到GOA电路的第二时序信号端20b和第一时序信号端20a，输出端220c电连接到第二时序输入端230b；另外，第一时序子电路210，被配置为选择性的通过第一输入端210a或第二输入端210b输入时序信号，并从输出端210c输出第一时序信号(CLK-A)；第二时序子电路220，被配置为选择性的通过第一输入端220a或第二输入端220b输入时序信号，并从输出端220c输出第二时序信号(CLK-B)。本发明实施例提供的GOA单元200，由于增设了上述第一时序子电路210和第二时序子电路220，且这两个时序子电路都可以选择性地将第一时序信号(CLK-A)或第二时序信号(CLK-B)作为输入信号，并且向GOA子电路230提供预置的时序信号，因此，即便是上述第一时序信号(CLK-A)和第二时序信号(CLK-B)中任意一个时序信号出现异常情况，该GOA单元200同样可以正常，工作提高了GOA单元200的稳定性，从而提高了显示面板的画面品质。
本发明上述实施例中已经说明，第一时序子电路210和第二时序子电路220实现的功能为：通过其第一输入端或第二输入端选择性的输入第一时序信号(CLK-A)或第二时序信号(CLK-B)，并输出预置的时序信号。
基于第一时序子电路210和第二时序子电路220要求实现的上述功能。可选地，本发明实施例中的第一时序子电路210，还被配置为检测出通过第一输入端210a输入的第一时序信号(CLK-A)正常时，关断第二输入端210b与输出端210c之间的通路，将第一时序信号(CLK-A)从该输出端210c输出；另外，该第一时序子电路210，还被配置为检测出通过第一输入端210a输入的第一时序信号(CLK-A)异常时，关断第一输入端210a与输出端210c之间的通路，将第二输入端210b输入第二时序信号(CLK-B)进行延迟处理后从该输出端210c输出，且输出的延迟时钟信号与第一时序信号(CLK-A)相同。
本发明实施例中的第二时序子电路220与第一时序子电路210的结构和工作原理类似，该第二时序子电路220，还被配置为检测出通过第一输入端220a输入的第二时序信号(CLK-B)正常时，关断第二输入端220b与输出端220c之间的通路，将第二时序信号(CLK-B)从该输出端220c输出；另外，该第二时序子电路220，还被配置为检测出通过第一输入端220a输入的第二时序信号(CLK-B)异常时，关断第一输入端220a与输出端220c之间的通路，将第二输入端220b输入第一时序信号(CLK-A)进行延迟处理后从该输出端220c输出，且输出的延迟时钟信号与第二时序信号(CLK-B)相同。
需要说明的是，本发明各实施例中的第一时序信号(CLK-A)与第二时序信号(CLK-B)的周期、占空比和幅度都相同，且高低电平相反，可以参照图2所示时序图中CLK-A和CLK-B的时序。
可选地，图6为本发明实施例提供的另一种GOA单元的电路结构示意图。在图4所示GOA单元200的结构基础上，本发明实施例中的第一时序子电路210可以包括：第一晶体管M2-1、第二晶体管M2-2、第三晶体管M2-3和第四晶体管M2-4。
在本发明实施例中，第一晶体管M2-1的栅极G1和漏极D1电连接到第一基准电压V1，源极S1电连接到第二晶体管M2-2的源极S2和第三晶体管M2-3的漏极D3，第二晶体管M2-2的漏极D2电连接到第二基准电压V2，栅极G2电连接到GOA电路的第二时序信号端20b，第三晶体管M2-3的栅极G3电连接到第一控制电压Vc1，源极S3电连接到第四晶体管M2-4的源极S4和GOA子电路230的第一时序输入端230a，第四晶体管M2-4的栅极G4和漏极D4电连接到GOA电路的第一时序信号端20a。
可选地，本发明实施例中第二时序子电路220的结构可以与上述第一时序子电路210的结构类似，该第二时序子电路220可以包括：第五晶体管M2-5、第六晶体管M2-6、第七晶体管M2-7和第八晶体管M2-8。
在本发明实施例中，第五晶体管M2-5的栅极G5和漏极D5电连接到第一基准电压V1，源极S5电连接到第六晶体管M2-6的源极S6和第七晶体管M2-7的漏极D7，第六晶体管M2-6的漏极D6电连接到第二基准电压V2，栅极G6电连接到GOA电路的第一时序信号端20a，第七晶体管M2-7的栅极G7电连接到第二控制电压Vc2，源极S7电连接到第八晶体管M2-8的源极S8和GOA子电路230的第二时序输入端230b，第八晶体管M2-8的栅极G8和漏极D8电连接到GOA电路的第二时序信号端20b。
图6所示结构的GOA单元200中，第一时序子电路210和第二时序子电路220与图1所示典型GOA单元100相比，增加了晶体管M2-1到M2-8这8个晶体管，以及两个基准电压(V1和V2为恒压)和两个控制电压(Vc1和Vc2)，晶体管M2-1到M2-8例如为TFT晶体管。其中，晶体管M2-1到M2-3，以及第一基准电压V1、第二基准电压V2和第一控制电压Vc1用于在第一时序信号(CLK-A)异常的情况下，产生相应的信号代替从第一时序子电路210的第一输入端210a输入的第一时序信号(CLK-A)；类似地，晶体管M2-5到M2-7，以及第一基准电压V1、第二基准电压V2和第二控制电压Vc2用于在第二时序信号(CLK-B)异常的情况下，产生相应的信号代替从第二时序子电路220第一输入端220a输入的第二时序信号(CLK-B)。另外，第一基准电压V1和第二基准电压V2用于提供两个恒压信号，第一控制电压Vc1和第二控制电压Vc2用于提供两个控制信号，用于将产生的代替信号(即上述实施例中的延迟时钟信号)输入到GOA子电路230中。
图7为图6所示实施例提供的GOA单元的一种时序图，图8为采用图6所示实施例提供的GOA单元形成的一种GOA电路的结构示意图，图7与图2所示时序相比，图8与图3所示GOA电路相比，均多了第一基准电压V1、第二基准电压V2和第二控制电压Vc2的时序，以及上述电压在GOA电路20中的连接方式。以下以第二时序信号(CLK-B)异常为例，通过晶体管M2-5到M2-7，第一基准电压V1、第二基准电压V2和第二控制电压Vc2，以及采用第一时序信号(CLK-A)代替第二时序信号(CLK-B)为例，说明第二时序子电路220的工作原理。
首先，说明第二时序信号(CLK-B)正常时，第二时序子电路220的工作原理为：第二时序信号(CLK-B)当前为高电平、且Input信号为高电平时，晶体管M2-4打开，PU点电位升到高电平，当Input信号和第二时序信号(CLK-B)变为低电平时，晶体管M2-4关闭，由于电容C1的存在PU点的电位继续升高，此时GOA子电路230中的M3管打开，第一时序信号(CLK-A)的高电平作为Output信号输出，第二时序信号(CLK-B)的下一个高电平时，Reset信号也为高电平，将Output信号的高电平和PU点的高电平拉低。
参照图7所示时序图，第一基准电压V1为高电平，第二基准电压V2为低电平，第二时序信号(CLK-B)异常时，可以利用输入第二时序子电路220的第一时序信号(CLK-A)代替第二时序信号(CLK-B)，且已知第一时序信号(CLK-A)和第二时序信号(CLK-B)为周期相同、占空比相同，高低电平相反的信号。
根据第二时序子电路220的结构，在第二时序信号(CLK-B)异常时，晶体管M-8关闭，即第二时序信号(CLK-B)不能输出(CLK-B异常一般不会在高电平时发生，CLK-B通常在低电平或无信号输出的情况下发生异常)。第二时序信号(CLK-B)异常时，第二控制电压Vc2为高电平将晶体管M2-7打开，当第二输入端220b输入的第一时序信号(CLK-A)为高电平时，晶体管M2-5和M2-6打开，第一时序信号(CLK-A)经过晶体管M2-6和M2-7后从输出端220c输出到第二时序输入端230b，此时，图6中P2点的电压(即输出的延迟时序信号的电压)由第一基准电压V1和第二基准电压V2共同生成，P2点的电压由晶体管M2-5和M2-6沟道的长宽比大小的设计值决定，晶体管(例如为TFT)的长宽比越大，其电阻值越小，此时，输出信号的电压值为：
Figure BDA0002126984550000181
其中，R5为第五晶体管M2-5的电阻值，R6为第六晶体管M2-6的电阻值，此时，V1>0，V2<0，通过晶体管M2-5和M2-6的合理配比，V1和V2电压的合理选择，可以使得P2点的电压值等于第二时序信号(CLK-B)的低电平；
当第二输入端220b输入的第一时序信号(CLK-A)为低电平时，第五晶体管M2-5打开，第六晶体管M2-6关闭，P2点的电压值等于第二时序信号(CLK-B)的高电平。
针对第一时序信号(CLK-A)发生异常的情况，通过晶体管M2-1到M2-3，第一基准电压V1、第二基准电压V2和第一控制电压Vc1，以及采用第二时序信号(CLK-B)代替第一时序信号(CLK-A)的实现方式和第一时序子电路210的工作原理，均与上述第一时序子电路220相同，以下不做详细说明。
第一时序信号(CLK-A)异常时，第一控制电压Vc1为高电平将晶体管M2-3打开，其中，当第二输入端210b输入的第二时序信号(CLK-B)为高电平时，晶体管M2-1和M2-2打开，第二时序信号(CLK-B)经过晶体管M2-2和M2-3后从输出端210c输出到第一时序输入端230a，该第一时序子电路210输出信号的电压值(即图6中P1点的电压值)为：
Figure BDA0002126984550000182
其中，R1为第一晶体管M2-1的电阻值，R2为第二晶体管M2-2的电阻值，此时，V1>0，V2<0，通过晶体管M2-1和M2-2的合理配比，V1和V2电压的合理选择，可以使得P1点的电压值等于第一时序信号(CLK-A)的低电平；
当第二输入端210b输入的第二时序信号(CLK-B)为低电平时，第一晶体管M2-1打开，第二晶体管M2-2关闭，P1点的电压值等于第一时序信号(CLK-A)的高电平。
需要说明的是，本发明实施例提供的GOA单元200与图1所示现有技术中典型的GOA单元100相比，虽然增多了晶体管(包括M2-1到M2-8)和多个电压信号(V1、V2、Vc1和Vc2)，但是增设的第一时序子电路210和第二时序子电路220中的电压信号可以通过现有印刷电路板(Printed Circuit Board，简称为：PCB)进行生成，增加的晶体管的尺寸不大，不会对显示面板的窄边框和成本造成影响。
参考图6所示GOA单元200和图8所示GOA电路可以看出，若采用图6所示GOA单元200形成GOA电路，若其中某个GOA单元的时序输入端的线路发生异常，而导致第一时序信号(CLK-A)或第二时序信号(CLK-B)异常，则需要切断整个GOA电路的该异常信号，即GOA电路的所有GOA单元(图8中仅示意出GOA单元200-1到200-6)，均要采用未发生异常的时序信号代替异常信号。
可选地，针对上述单个GOA单元200的线路异常而导致其中一个时序信号异常的情况，本发明实施例还提供一种GOA单元200的结构，可以仅对单个GOA单元200进行时序信号代替的工作方式，对于线路正常，且可以正常输入第一时序信号(CLK-A)或第二时序信号(CLK-B)的GOA单元来说，可以不需要进行上述时序信号代替的工作方式。
如图9所示，为本发明实施例提供的又一种GOA单元的电路结构示意图。在图4所示GOA单元200的结构基础上，本发明实施例中的第一时序子电路210可以包括：第一晶体管M2-1、第二晶体管M2-2和第一信号导入通道211。
在本发明实施例中，第一晶体管M2-1的栅极G1和漏极D1电连接到第一基准电压V1，源极S1电连接到第二晶体管M2-2的源极S2和信号导入通211道的输入端211a，第二晶体管M2-2的漏极D2电连接到第二基准电压V2，栅极G2电连接到GOA电路的第二时序信号端20b，第一信号导入通道211的输出端211b电连接到GOA电路的第一时序信号端20a和GOA子电路230的第一时序输入端230a。
图10为图9所示实施例提供的GOA单元中一种第一信号导入通道的结构示意图，图10具体为图9中A-A’的截面图，该第一信号导入通道211的膜层结构包括依次设置于基板310上的栅极层(以下简称为：Gate层)311、钝化保护层(Passivation SiNx，简称为：PVX层)312和源漏电极层(以下简称为：S/D层)313，PVX层312位于Gate层311和S/D层313之间。本发明实施例的第一时序子电路210中，用于进行时序信号代替的修复走线分布在S/D层313，栅极(Gate)走线分布在Gate层311，上述修复走线与Gate走线不连接，中间具有PVX层312，并且栅极层311的栅极走线与源漏电极层313的修复走线的交叠区域设置有过孔314，便于后续进行激光焊接，图10中示意出的S/D层313上的过孔即为修复走线与Gate走线在交叠区域的过孔314。
可选地，本发明实施例中第二时序子电路220的结构可以与上述第一时序子电路210的结构类似，该第二时序子电路220可以包括：第五晶体管M2-5、第六晶体管M2-6和第二信号导入通道221；
在本发明实施例中，第五晶体管M2-5的栅极G5和漏极D5电连接到第一基准电压V1，源极S5电连接到第六晶体管M2-6的源极S6和第二信号导入通道221的输入端221a，第六晶体管M2-6的漏极D6电连接到第二基准电压V2，栅极G6电连接到GOA电路的第一时序信号端20a，第二信号导入通道221的输出端221b电连接到GOA电路的第二时序信号端20b和GOA子电路230的第二时序输入端230b。
参照图10所示第一信号导入通道211的结构，第二信号导入通道221同样包括依次设置于基板310上的Gate层311、PVX层312和S/D层313，PVX层312位于Gate层311和S/D层313之间。本发明实施例的第二时序子电路220中，用于进行时序信号代替的修复走线分布在S/D层313，Gate走线分布在Gate层311，上述修复走线与Gate走线不连接，中间具有PVX层312，并且栅极层311的栅极走线与源漏电极层313的修复走线的交叠区域设置有过孔314，便于后续进行激光焊接，图10中示意出的S/D层313上的过孔即为修复走线与Gate走线在交叠区域的过孔314。
图9所示实施例中GOA单元200与上述图6所示实施例中的GOA单元200相比，取消了晶体管M2-3、M2-4、M2-7和M2-7的设置，并且取消了第一控制电压Vc1和第二控制电压Vc2的设置。如图9所示，若该GOA单元200的某个时序输入端与GOA电路的时序信号端之间的线路异常，而导致时序信号异常的情况下，可以采用激光切割切断该异常时序信号的线路，并通过激光焊接导入修复信号。
举例来说，若图9所示GOA单元中，经过P2点输入GOA子电路230的第二时序信号(CLK-B)异常，则可以通过激光切割切断P2点到第二时序输入端20b的线路，将异常的第二时序信号(CLK-B)切断后，再对第二信号导入通道221进行激光焊接以导入修复信号，以避免异常时序信号的干扰。在实际操作中，可以在第二信号导入通道221中S/D层313的过孔314位置利用激光焊接，即可完成S/D层313与Gate层311的导通，修复信号(即通过第二时序子电路220的第二输入端220b输入的时序信号)就可以导入到GOA子电路230中。如图11所示，为采用图9所示实施例提供的GOA单元形成的一种GOA电路的结构示意图，图11所示GOA电路20中仅示意出了6个GOA单元(如图11中的GOA单元200-1到200-6)，图9所示GOA单元200的时序信号可以参照图7所示时序图，且没有图7中的Vc1和Vc2。
本发明实施例提供的GOA单元200，通过信号导入通道上设置的过孔结构，如图9中的P1点与晶体管M2-1和M2-1之间的第一信号导入通道211，以及P2点与晶体管M2-5和M2-6之间的第二信号导入通道221，并利用激光切割和激光焊接的方式，将修复信号导入到GOA子电路230中。相比于图6所示GOA单元200的结构，图9所示GOA单元200中，若因为自身线路问题导致输入的时序信号异常，则不需要将整个GOA电路的异常时序信号替换掉，可以单独对GOA单元200进行时序信号替换的处理。另外，图9所示GOA单元200在结构上，比图6所示GOA单元200减少了晶体管的数量和控制信号的数量，具体减少了4个晶体管(包括M2-3、M2-4、M2-7和M2-7)和2个控制信号(包括Vc1和Vc2)，从结构上来看，图9所示GOA单元200是一种改进，但对于大量损坏的时序信号(例如大面积的断路等情况)，激光切割和激光焊接次数较多，在操作上比较复杂。图6和图9所示GOA单元各有其优势。
需要说明的是，本发明实施例中的修复结构(即第一导入通道211和的人导入通道221)可以在每个GOA单元200中设置，也可以在GOA电路的时序信号源头设置；设置位置不同，修复的功能范围亦不同；设置的修复结构越多，可以修复的GOA单元的数量也越多。
还需要说明的是，本发明上述各实施例均以Input信号的高电平与第二时序输入端230b输入的第二时序信号(CLK-B)的高电平相同为例予以示出，若上述结构的GOA单元为GOA电路中奇数行(或奇数列)的GOA单元，则偶数行(或偶数列)的GOA单元中，Input信号的高电平则与第一时序输入端230a输入的第一时序信号(CLK-A)的高电平相同，该偶数行(或偶数列)的GOA单元的工作原理与上述实施例中的GOA电路相同，故在此不再赘述。
基于本发明上述实施例提供的GOA单元200，本发明实施例还提供一种GOA单元的驱动方法，该GOA单元的驱动方法由本发明上述任一实施例提供的GOA单元200执行，如图12所示，为本发明实施例提供的一种GOA单元的驱动方法的流程图，该驱动方法可以包括如下步骤：
S410，通过第一时序子电路输入的第一时序信号(CLK-A)或第二时序信号(CLK-B)，给GOA子电路的第一时序信号端输入第一时序信号(CLK-A)；
S420，通过第二时序子电路输入的第二时序信号(CLK-B)或第一时序信号(CLK-A)，给GOA子电路的第二时序信号端输入第二时序信号(CLK-B)；
S430，GOA子电路根据接收到的输入(Input)信号，向显示面板的栅线输出栅极扫描信号，该栅极扫描信号与第一时序信号或第二时序信号的高电平相同。
本发明实施例提供的驱动方法由上述图4到图11所示任一实施中的GOA单元200执行，该GOA单元200的具体结构，其中各个子电路和电子元件所实现的功能在上述实施例中已经详细描述，故在此不再赘述。
本发明实施例提供的驱动方法中，步骤S410～S430可以为上述图4到图11所示GOA单元200执行的，其中各个信号的时序如图7所示，由于上述结构的GOA单元200执行本发明实施例提供的驱动方法时，S430中的输入信号(即Input信号)的高电平与第二时序信号(CLK-B)的高电平相同，GOA单元输出的栅极扫描信号即为第一时序信号(CLK-A)的高电平。对于本发明实施例提供的另一种结构的GOA单元，为将图4到图11所述GOA单元200中的第一时序信号(CLK-A)和第二时序信号(CLK-B)对调，S430中的输入信号(即Input信号)的高电平与第一时序信号(CLK-A)的高电平相同，GOA单元输出的栅极扫描信号即为第二时序信号(CLK-B)的高电平。
需要说明的是，用于执行本发明实施例提供的驱动方法的GOA单元为GOA电路中的一个基本电路单元，整个GOA电路具有多个输出信号端，这些输出信号端被配置为依次输出用于驱动显示面板栅线的栅极扫描信号，且每个输出信号端对应一个GOA单元，该GOA单元输出的Output信号即作为显示面板中相应栅线的栅极扫描信号。
本发明实施例提供的GOA单元的驱动方法，与图1所示现有GOA单元100的驱动方法的区别在于：将图1中由晶体管和电容组成的电路结构作为一个整体，视为本发明实施例中的GOA子电路230，图1中GOA单元100在执行驱动方法时，其每个时序输入端(包括图1中的100a和100b)仅能对应输入一个时序信号。基于本发明上述实施例中GOA单元200的硬件结构，GOA子电路230的每个时序输入端(如图4中的230a和230b)输入的预置时序信号(如CLK-A或CLK-B)经过时序子电路(如图4中210或220)后输入，且时序子电路可以选择性的以第一时序信号(CLK-A)或第二时序信号(CLK-B)作为其输入信号，且无论时序子电路的输入信号为CLK-A还是CLK-B，该时序子电路的输出信号都相同，例如第一时序子电路210始终输出第一时序信号(CLK-A)，第二时序子电路220始终输出第二时序信号(CLK-B)。因此，本发明实施例的驱动方法，即便是GOA电路中任意一个时序信号出现异常情况时，执行该驱动方法的GOA单元200同样可以正常工作，提高了GOA单元200执行驱动方法的稳定性，从而提高了显示面板的画面品质。
本发明实施例提供的GOA单元的驱动方法，基于本发明上述各实施例提供的GOA单元200的硬件结构，在驱动过程中，通过第一时序子电路输入的第一时序信号或第二时序信号给GOA子电路的第一时序信号端输入第一时序信号，并通过第二时序子电路输入的第二时序信号或第一时序信号给GOA子电路的第二时序信号端输入第二时序信号，GOA子电路根据接收到的输入信号，输出第一时序信号或第二时序信号的高电平。用于执行本发明实施例提供的驱动方法的GOA单元，由于增设了上述第一时序子电路和第二时序子电路，且这两个时序子电路都可以选择性地将第一时序信号(CLK-A)或第二时序信号(CLK-B)作为输入信号，并且向GOA子电路提供预置的时序信号，因此，即便是上述第一时序信号(CLK-A)和第二时序信号(CLK-B)中任意一个时序信号出现异常情况，执行该驱动方法的GOA单元同样可以正常工作，提高了GOA单元执行上述驱动方法的稳定性，从而提高了显示面板的画面品质。
可选地，图13为本发明实施例提供的另一种GOA单元的驱动方法的流程图。在图12所示实施例的基础上，本发明实施例提供的驱动方法中，S410的实现方式可以包括：
S411，检测输入第一时序子电路的第一时序信号(CLK-A)是否异常；若该第一时序信号(CLK-A)正常，则执行S412；若该第一时序信号(CLK-A)异常，则执行S413；
S412，将输入的第一时序信号(CLK-A)直接输出给GOA子电路的第一时序输入端；
S413，将输入第一时序子电路的第二时序信号(CLK-B)进行延迟处理后输出给该GOA子电路的第一时序输入端，且输出的延迟时序信号与第一时序信号(CLK-A)相同。
与上述S410的实现方式类似地，本发明实施例中S420的实现方式可以包括：
S421，检测输入第二时序子电路的第二时序信号(CLK-B)是否异常；若该第二时序信号(CLK-B)正常，则执行S422；若该第二时序信号(CLK-B)异常，则执行S423；
S422，将输入的第二时序信号(CLK-B)直接输出给GOA子电路的第二时序输入端；
S423，将输入第二时序子电路的第一时序信号(CLK-A)进行延迟处理后输出给该GOA子电路的第二时序输入端，且输出的延迟时钟信号与第二时序信号(CLK-B)相同。
需要说明的是，本发明各实施例中的第一时序信号(CLK-A)与第二时序信号(CLK-B)的周期、占空比和幅度都相同，且高低电平相反，可以参照图2所示时序图中CLK-A和CLK-B的时序。
可选地，用于执行本发明实施例提供的驱动方法的GOA单元中，第一时序电路和第一时序电路的结构可以参照图6和图9所示GOA单元200，该GOA单元200的具体结构和工作原理在上述实施例中已经详细说明，故在此不再赘述。
可选地，本发明实施例提供的驱动方法中，在输入第一时序子电路的第一时序信号(CLK-A)异常时，将输入第一时序子电路的第二时序信号(CLK-B)进行延迟处理后输出给GOA子电路的实现方式，可以包括：
在输入第一时序子电路的第二时序信号(CLK-B)为高电平时，输出第一时序信号(CLK-A)的低电平，此时，该第一时序信号(CLK-A)的电压值为：
Figure BDA0002126984550000251
其中，V1为第一基准电压，V2为第二基准电压，R1为第一晶体管M2-1的电阻值，R2为第二晶体管M2-2的电阻值；
在输入第一时序子电路的第二时序信号(CLK-B)为低电平时，输出第一时序信号(CLK-A)的高电平。
可选地，本发明实施例提供的驱动方法中，在输入第二时序子电路的第二时序信号(CLK-B)异常时，将输入第二时序子电路的第一时序信号(CLK-A)进行延迟处理后输出给GOA子电路实现方式，可以包括：
在输入第二时序子电路的第一时序信号(CLK-A)为高电平时，输出第二时序信号(CLK-B)的低电平，此时，该第二时序信号(CLK-B)的电压值为：
Figure BDA0002126984550000252
其中，V1为第一基准电压，V2为第二基准电压，R5为第五晶体管M2-5的电阻值，R6为第六晶体管M2-6的电阻值；
在输入第二时序子电路的第一时序信号(CLK-A)为低电平时，输出第二时序信号(CLK-B)的高电平。
基于本发明上述各实施例提供的GOA单元200，本发明实施例还提供一种GOA电路，本发明实施例提供的GOA电路可以包括：依次排列的如上述任一实施例中的GOA单元200，以及第一时序信号端20a、第二时序信号端20b、公共电压端Vss、帧起始信号端STV、栅极扫描信号端20G，以及第一基准电压端V1和第二基准电压端V2。
本发明实施例提供的GOA电路20的结构可以参照上述图8所示的GOA电路20，上述图8所示GOA电路20中，仅示意出6个顺序、且依次排列的GOA单元200-1到200-6，并且示意出栅极扫描信号端20G-1到20G-6，该GOA电路20的输出信号端与其内部所有GOA单元的输出信号端(如图中的G1到G6)一一对应的电连接。
本发明实施例提供的GOA电路20中，第一时序信号端20a、第二时序信号端20b和公共电压端Vss，电连接到每个GOA单元的相应输入端，该连接方式可以参照上述实施例中的图4、图6和图9所述GOA单元200。
本发明实施例中的帧起始信号端STV电连接到该GOA电路20的第一个GOA单元200-1的输入信号端；除最后一个GOA单元(图中未示意出)的其它GOA单元中，每个GOA单元的输出信号端电连接到下一个GOA单元的输入信号端；除第一个GOA单元的其它GOA单元中，每个GOA单元的输出信号端电连接到前一个GOA单元的复位信号端；
每个GOA单元的输出信号端一一对应的与显示面板的栅极扫描线电连接，图中仅示意出栅极扫描线Gate1到Gate6。
本发明上述实施例提供的GOA电路20中的GOA单元可以为本发明上述图9所示任一实施例中的GOA单元200，该结构的GOA单元200中的相应端口可以电连接到GOA电路20的第一基准电压端V1和第二基准电压端V2，以向GOA单元提供第一基准电压V1和第二基准电压V2，上述第一基准电压端V1和第二基准电压端V2与GOA单元的连接方式可以参考图9所示GOA单元200的电路结构。
可选地，参照上述图11所示GOA电路20，该GOA电路20中还包括：电连接到每个GOA单元相应端口的第一控制电压端Vc1和的第二控制电压端Vc2，本发明实施例提供的GOA电路20中的GOA单元可以为本发明上述图6所示任一实施例中的GOA单元200，该结构的GOA单元200中的相应端口还可以电连接到GOA电路20的第一控制电压端Vc1和第二控制电压端Vc2，以向GOA单元提供第一控制电压Vc1和第二控制电压Vc2，上述第一控制电压端Vc1和第二控制电压端Vc2与GOA单元的连接方式可以参考图6所示GOA单元200的电路结构。
需要说明的是，本发明上述图8和图11所示实施例的GOA电路20中，以行扫描的方式为例予以说明，第2i-1个的GOA单元(即奇数行的GOA单元)中，第一时序输入端被配置为输入第一时序信号(CLK-A)，第二时序输入被配置为输入第二时序信号(CLK-B)；
第2i个GOA单元(即奇数行的GOA单元)中，第一时序输入端被配置为输入第二时序信号(CLK-B)，第二时序输入端被配置为输入第一时序信号(CLK-A)；其中，i为大于或等于1的正整数。
另外，上述奇数行和偶数行的GOA单元的时序输入端输入的时序信号可以对调，本发明上述实施例中已经说明，GOA电路20中的GOA单元，奇数行和偶数行输入的第一时序信号(CLK-A)和第二时序信号(CLK-B)正好相反。
本发明实施例提供的GOA电路20采用本发明上述任一实施例中的GOA单元作为其基本电路单元，与上述实施例提供的GOA单元具有相同的工作原理和技术效果，本发明实施例不再赘述。
基于本发明上述实施例提供的GOA电路20，本发明实施例还提供一种显示面板，如图14所示，为本发明实施例提供的一种显示面板的结构示意图。本发明实施例提供的显示面板50可以包括：阵列排布的像素单元510，用于连接每行或每列像素单元510的栅极扫描线520，以及上述图8和图11所示任一实施例中的GOA电路20，所述GOA电路20的栅极扫描信号端一一对应的栅极扫描线520电连接。
本发明实施例中的显示面板50例如可以为有机电致发光显示器件(OrganicElectroluminance Display，简称为：OLED)面板、液晶显示器件(Liquid CrystalDisplay，简称为：LCD)面板等，图14所示显示面板50中，以行扫描的方式为例予以示出，即每个栅极扫描线520一一对应的连接像素阵列中的每行像素单元510，且图14中示意出了n行m列像素单元510，对应连接n个栅极扫描线520(如图14中的Gate-1到Gate-n)，GOA电路20中包括与上述n个栅极扫描线520一一对应的n个GOA单元(图14中未示意出GOA电路20内部的具体结构)，以GOA电路20的n个栅极扫描信号端(如图14中的20G-1到20G-n)一一对应的电连接到显示面板的n条栅极信号线上为例予以示出，图14中还示意出显示面板的m条数据线，如图中的D1到Dm。
本发明实施例提供的显示面板50中包括上述任一实施例中的GOA电路20，该GOA电路20采用本发明上述任一实施例中的GOA单元作为其基本电路单元，与上述实施例提供的GOA单元具有相同的工作原理和技术效果，本发明实施例不再赘述。
本发明实施例还提供一种计算机可读存储介质，该计算机可读存储介质存储有可执行指令，该可执行指令被处理器执行时可以实现本发明上述任一实施例提供的GOA单元的驱动方法。本发明实施例提供的计算机可读存储介质的实施方式与本发明上述实施例提供的GOA单元的驱动方法基本相同，在此不做赘述。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (15)

1.一种栅极驱动单元，其特征在于，包括：栅极驱动子电路，以及第一时序子电路和第二时序子电路，其中，所述栅极驱动子电路包括输入信号端、输出信号端、复位信号端、公共电压端，以及第一时序输入端和第二时序输入端；
所述第一时序子电路的第一输入端和第二输入端一一对应的电连接到栅极驱动电路的第一时序信号端和第二时序信号端，输出端电连接到所述第一时序输入端；所述第二时序子电路的第一输入端和第二输入端一一对应的电连接到所述栅极驱动电路的所述第二时序信号端和所述第一时序信号端，输出端电连接到所述第二时序输入端；
所述第一时序子电路，被配置为选择性的通过所述第一输入端或所述第二输入端输入时序信号，并从所述输出端输出第一时序信号；在所述第二输入端输入第二时序信号时，将所述第二时序信号进行延迟处理后从所述输出端输出，延迟处理后的延迟时钟信号与所述第一时序信号相同；
所述第二时序子电路，被配置为选择性的通过所述第一输入端或所述第二输入端输入时序信号，并从所述输出端输出第二时序信号；在所述第二输入端输入第一时序信号时，将所述第一时序信号进行延迟处理后从所述输出端输出，延迟处理后的延迟时钟信号与所述第二时序信号相同。
2.根据权利要求1所述的栅极驱动单元，其特征在于，
所述第一时序子电路，还被配置为检测出通过所述第一输入端输入的第一时序信号正常时，关断所述第二输入端与所述输出端之间的通路，将所述第一时序信号从所述输出端输出；
所述第一时序子电路，还被配置为检测出通过所述第一输入端输入的第一时序信号异常时，关断所述第一输入端与所述输出端之间的通路，将所述第二输入端输入第二时序信号进行延迟处理后从所述输出端输出，且输出的延迟时钟信号与所述第一时序信号相同；
其中，所述第一时序信号与所述第二时序信号的周期、占空比和幅度相同，且高低电平相反。
3.根据权利要求1所述的栅极驱动单元，其特征在于，
所述第二时序子电路，还被配置为检测出通过所述第一输入端输入的第二时序信号正常时，关断所述第二输入端与所述输出端之间的通路，将所述第二时序信号从所述输出端输出；
所述第二时序子电路，还被配置为检测出通过所述第一输入端输入的第二时序信号异常时，关断所述第一输入端与所述输出端之间的通路，将所述第二输入端输入第一时序信号进行延迟处理后从所述输出端输出，且输出的延迟时钟信号与所述第二时序信号相同；
其中，所述第一时序信号与所述第二时序信号的周期、占空比和幅度相同，且高低电平相反。
4.根据权利要求2所述的栅极驱动单元，其特征在于，所述第一时序子电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；
所述第一晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第二晶体管的源极和所述第三晶体管的漏极，所述第二晶体管的漏极电连接到第二基准电压，栅极电连接到所述第二时序信号端，所述第三晶体管的栅极电连接到第一控制电压，源极电连接到所述第四晶体管的源极和所述第一时序输入端，所述第四晶体管的栅极和漏极电连接到所述第一时序信号端。
5.根据权利要求2所述的栅极驱动单元，其特征在于，所述第一时序子电路包括：第一晶体管、第二晶体管和第一信号导入通道；
所述第一晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第二晶体管的源极和所述第一信号导入通道的输入端，所述第二晶体管的漏极电连接到第二基准电压，栅极电连接到所述第二时序信号端，所述第一信号导入通道的输出端电连接到所述第一时序信号端和所述第一时序输入端；
其中，所述第一信号导入通道包括栅极层、源漏电极层，以及设置于所述栅极层和所述源漏电极层之间的钝化保护层，所述栅极层的栅极走线与源漏电极层的修复走线的交叠区域设置有过孔。
6.根据权利要求3所述的栅极驱动单元，其特征在于，所述第二时序子电路包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；
所述第五晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第六晶体管的源极和所述第七晶体管的漏极，所述第六晶体管的漏极电连接到第二基准电压，栅极电连接到所述第一时序信号端，所述第七晶体管的栅极电连接到第二控制电压，源极电连接到所述第八晶体管的源极和所述第二时序输入端，所述第八晶体管的栅极和漏极电连接到所述第二时序信号端。
7.根据权利要求3所述的栅极驱动单元，其特征在于，所述第二时序子电路包括：第五晶体管、第六晶体管和第二信号导入通道；
所述第五晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第六晶体管的源极和所述第二信号导入通道的输入端，所述第六晶体管的漏极电连接到第二基准电压，栅极电连接到所述第一时序信号端，所述第二信号导入通道的输出端电连接到所述第二时序信号端和所述第二时序输入端；
其中，所述第二信号导入通道包括栅极层、源漏电极层，以及设置于所述栅极层和所述源漏电极层之间的钝化保护层，所述栅极层的栅极走线与源漏电极层的修复走线的交叠区域设置有过孔。
8.一种栅极驱动单元的驱动方法，其特征在于，采用如权利要求1～7中任一项所述的栅极驱动单元执行所述驱动方法，所述驱动方法包括：
通过第一时序子电路输入的第一时序信号或第二时序信号，给所述栅极驱动子电路的第一时序信号端输入所述第一时序信号；
通过第二时序子电路输入的第二时序信号或第一时序信号，给所述栅极驱动子电路的第二时序信号端输入所述第二时序信号；
所述栅极驱动子电路根据接收到的输入信号，向显示面板的栅线输出栅极扫描信号，所述栅极扫描信号与所述第一时序信号或所述第二时序信号的高电平相同。
9.根据权利要求8所述的栅极驱动单元的驱动方法，其特征在于，
所述通过第一时序子电路输入的第一时序信号或第二时序信号，给所述栅极驱动子电路的第一时序信号端输入所述第一时序信号，包括：
在输入所述第一时序子电路的第一时序信号正常时，将输入的所述第一时序信号直接输出给所述栅极驱动子电路；在输入所述第一时序子电路的第一时序信号异常时，将输入所述第一时序子电路的第二时序信号进行延迟处理后输出给所述栅极驱动子电路，且输出的延迟时序信号与所述第一时序信号相同；
所述通过第二时序子电路输入的第二时序信号或第一时序信号，给所述栅极驱动子电路的第二时序信号端输入所述第二时序信号，包括：
在输入所述第二时序子电路的第二时序信号正常时，将输入的所述第二时序信号直接输出给所述栅极驱动子电路；在输入所述第二时序子电路的第二时序信号异常时，将输入所述第二时序子电路的第一时序信号进行延迟处理后输出给所述栅极驱动子电路，且输出的延迟时钟信号与所述第二时序信号相同；
其中，所述第一时序信号与所述第二时序信号的周期、占空比和幅度相同，且高低电平相反。
10.根据权利要求9所述的栅极驱动单元的驱动方法，其特征在于，所述第一时序子电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；
所述第一晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第二晶体管的源极和所述第三晶体管的漏极，所述第二晶体管的漏极电连接到第二基准电压，栅极电连接到所述第二时序信号端，所述第三晶体管的栅极电连接到第一控制电压，源极电连接到所述第四晶体管的源极和所述第一时序输入端，所述第四晶体管的栅极和漏极电连接到所述第一时序信号端；或者，
所述第一时序子电路包括：第一晶体管、第二晶体管和第一信号导入通道；
所述第一晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第二晶体管的源极和所述第一信号导入通道的输入端，所述第二晶体管的漏极电连接到第二基准电压，栅极电连接到所述第二时序信号端，所述第一信号导入通道的输出端电连接到所述第一时序信号端和所述第一时序输入端；其中，所述第一信号导入通道包括栅极层、源漏电极层，以及设置于所述栅极层和所述源漏电极层之间的钝化保护层，所述栅极层的栅极走线与源漏电极层的修复走线的交叠区域设置有过孔；
所述在输入所述第一时序子电路的第一时序信号异常时，将输入所述第一时序子电路的第二时序信号进行延迟处理后输出给所述栅极驱动子电路，包括：
在输入所述第一时序子电路的第二时序信号为高电平时，输出所述第一时序信号的低电平，且所述第一时序信号的电压值为：
Figure FDA0002592242860000051
其中，所述V1为第一基准电压，所述V2为第二基准电压，所述R1为所述第一晶体管的电阻值，所述R2为所述第二晶体管的电阻值；
在输入所述第一时序子电路的第二时序信号为低电平时，输出所述第一时序信号的高电平。
11.根据权利要求9所述的栅极驱动单元的驱动方法，其特征在于，所述第二时序子电路包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；
所述第五晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第六晶体管的源极和所述第七晶体管的漏极，所述第六晶体管的漏极电连接到第二基准电压，栅极电连接到所述第一时序信号端，所述第七晶体管的栅极电连接到第二控制电压，源极电连接到所述第八晶体管的源极和所述第二时序输入端，所述第八晶体管的栅极和漏极电连接到所述第二时序信号端；或者，
所述第二时序子电路包括：第五晶体管、第六晶体管和第二信号导入通道；
所述第五晶体管的栅极和漏极电连接到第一基准电压，源极电连接到所述第六晶体管的源极和所述第二信号导入通道的输入端，所述第六晶体管的漏极电连接到第二基准电压，栅极电连接到所述第一时序信号端，所述第二信号导入通道的输出端电连接到所述第二时序信号端和所述第二时序输入端；其中，所述第二信号导入通道包括栅极层、源漏电极层，以及设置于所述栅极层和所述源漏电极层之间的钝化保护层，所述栅极层的栅极走线与源漏电极层的修复走线的交叠区域设置有过孔；
所述在输入所述第二时序子电路的第二时序信号异常时，将输入所述第二时序子电路的第一时序信号进行延迟处理后输出给所述栅极驱动子电路，包括：
在输入所述第二时序子电路的第一时序信号为高电平时，输出所述第二时序信号的低电平，且所述第二时序信号的电压值为：
Figure FDA0002592242860000061
其中，所述V1为第一基准电压，所述V2为第二基准电压，所述R5为所述第五晶体管的电阻值，所述R6为所述第六晶体管的电阻值；
在输入所述第二时序子电路的第一时序信号为低电平时，输出所述第二时序信号的高电平。
12.一种栅极驱动电路，其特征在于，包括：依次排列的如权利要求1～7中任一项所述的栅极驱动单元，以及第一时序信号端、第二时序信号端、公共电压端、帧起始信号端、栅极扫描信号端，以及第一基准电压端和第二基准电压端；
所述第一时序信号端、所述第二时序信号端、所述公共电压端，以及所述第一基准电压端和所述第二基准电压端，电连接到每个所述栅极驱动单元的相应端口，所述栅极扫描信号端一一对应的与所述栅极驱动单元的输出信号端电连接；
所述帧起始信号端电连接到第一个栅极驱动单元的输入信号端；除最后一个栅极驱动单元的其它栅极驱动单元中，每个所述栅极驱动单元的输出信号端电连接到下一个栅极驱动单元的输入信号端；除所述第一个栅极驱动单元的其它栅极驱动单元中，每个所述栅极驱动单元的输出信号端电连接到前一个栅极驱动单元的复位信号端；
每个所述栅极驱动单元的输出信号端一一对应的与显示面板的栅极扫描线电连接。
13.根据权利要求12所述的栅极驱动电路，其特征在于，还包括：电连接到每个所述栅极驱动单元相应端口的第一控制电压端和的第二控制电压端。
14.一种显示面板，其特征在于，包括：阵列排布的像素单元，用于连接每行或每列所述像素单元的栅极扫描线，以及如权利要求12或13所述的栅极驱动电路，所述栅极驱动电路的栅极扫描信号端一一对应的与所述栅极扫描线电连接。
15.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有可执行指令，所述可执行指令被处理器执行时实现如权利要求8～11中任一项所述的栅极驱动单元的驱动方法。
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JP2008117372A (ja) * 2006-10-13 2008-05-22 Nec Electronics Corp 半導体集積回路およびその制御方法
CN101533621A (zh) * 2009-04-22 2009-09-16 上海广电光电子有限公司 栅极驱动器的修复方法
CN102694616B (zh) * 2012-06-11 2014-11-26 福建星网锐捷网络有限公司 时钟检测电路、时钟电路及时钟异常检测方法
CN103198782B (zh) * 2013-03-07 2016-02-10 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路及其修复方法和显示装置
CN103247276B (zh) * 2013-04-25 2015-03-18 北京京东方光电科技有限公司 栅极驱动电路和阵列基板
KR102262174B1 (ko) * 2014-08-04 2021-06-09 삼성디스플레이 주식회사 발광 제어 구동 회로 및 이를 포함하는 표시 장치
KR102498281B1 (ko) * 2016-05-24 2023-02-10 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
US10490133B2 (en) * 2016-08-18 2019-11-26 Hon Hai Precision Industry Co., Ltd. Shift register module and display driving circuit thereof
KR102656478B1 (ko) * 2016-12-30 2024-04-11 엘지디스플레이 주식회사 게이트드라이버, 그를 이용한 표시장치 및 그의 구동방법
KR20190070040A (ko) * 2017-12-12 2019-06-20 엘지디스플레이 주식회사 게이트 드라이버와 이를 포함한 표시장치
CN108053788A (zh) * 2018-01-02 2018-05-18 京东方科技集团股份有限公司 一种显示面板、显示装置和测试方法

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