KR20190070040A

KR20190070040A - 게이트 드라이버와 이를 포함한 표시장치

Info

Publication number: KR20190070040A
Application number: KR1020170170501A
Authority: KR
Inventors: 김인섭; 윤규한; 김예영
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-12-12
Filing date: 2017-12-12
Publication date: 2019-06-20

Abstract

본 발명의 실시예에 따른 게이트 드라이버는 다수의 제1 스테이지들을 통해 제1 스캔 신호를 순차적으로 출력하는 제1 스캔 드라이버; 및 다수의 제2 스테이지들을 통해 제2 스캔 신호를 순차적으로 출력하되, 상기 제2 스캔 신호의 게이트 온 구간은 상기 제1 스캔 신호의 게이트 온 구간을 포함하는 제2 스캔 드라이버를 구비하고, 상기 제1 스테이지들 중에서 적어도 일부는, 자신보다 먼저 활성화되는 전단 제1 스테이지의 출력 노드에 연결됨과 아울러 자신보다 먼저 활성화되는 전단 제2 스테이지의 출력 노드에 연결되는 제1 입력부를 포함하고, 상기 제2 스테이지들 중에서 적어도 일부는, 자신보다 먼저 활성화되는 상기 전단 제1 스테이지의 출력 노드에 연결됨과 아울러 자신보다 먼저 활성화되는 상기 전단 제2 스테이지의 출력 노드에 연결되는 제2 입력부를 포함한다.

Description

게이트 드라이버와 이를 포함한 표시장치{GATE DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}

본 발명은 게이트 드라이버와 이를 포함한 표시장치에 관한 것이다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 이 중에서, 액티브 매트릭스 타입(active matrix type)의 유기발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.

유기 발광 표시장치는 OLED를 각각 포함한 픽셀들을 매트릭스 형태로 배열하고 영상 데이터의 계조에 따라 픽셀들의 휘도를 조절한다. 픽셀들 각각은 게이트-소스 간 전압에 따라 OLED에 흐르는 구동전류를 제어하는 구동 TFT(Thin Film Transistor)와, 스캔 신호에 따라 구동 TFT의 게이트-소트 간 전압을 프로그래밍하는 스위치 TFT들을 포함하며, 구동전류에 비례하는 OLED의 발광량으로 표시 계조(휘도)를 조절한다.

유기 발광 표시장치는 스캔 신호를 생성하는 게이트 드라이버를 포함한다. 게이트 드라이버는 스캔 신호를 게이트라인들에 순차적으로 공급한다. 스캔 신호는 게이트라인들을 통해 각 픽셀의 스위치 TFT에 공급되어, 스위치 TFT의 스위칭 동작을 제어한다.

게이트 드라이버는 다수의 스테이지들로 이루어진 게이트 쉬프트 레지스터로 구현될 수 있다. 각 스테이지는 노드 Q와 노드 QB의 전위에 따라 스캔 신호를 게이트 오프 전압 또는 게이트 온 전압으로 출력한다. 게이트 오프 전압의 스캔 신호는 스위치 TFT들을 턴 오프 시킬 수 있는 전압이고, 게이트 온 전압의 스캔 신호는 스위치 TFT들을 턴 온 시킬 수 있는 전압이다. 각 스테이지에서 노드 Q가 활성화되는 동안 게이트 온 전압의 스캔 신호가 출력되고, 노드 QB가 활성화 되는 동안 게이트 오프 전압의 스캔 신호가 출력 된다.

스테이지들은 캐스 캐이드(Cascade) 형태로 서로 연결된다. 예를 들어, 제n 스캔 신호를 출력하는 제n 스테이지의 출력단은 제n+1 스테이지의 캐리 입력단에 연결될 수 있다. 제n+1 스테이지의 노드 Q는 캐리 신호인 제n 스캔 신호에 따라 게이트 온 전압으로 활성화되고, 이어서 제n+1 스테이지에서 제n+1 스캔 신호가 출력될 수 있다. 마찬가지로 제n+1 스캔 신호는 캐리 신호로서 제n+2 스테이지에 입력되어 제n+2 스테이지의 노드 Q를 게이트 온 전압으로 활성화시킬 수 있다.

스테이지들을 구성하는 트랜지스터들이 온도, 구동 조건 등에 따라 열화되는 경우 이상 출력(abnormal output)이 생길 수 있다. 이때, 스테이지들 간의 연결 구조상, 문제가 되는 특정 스테이지에서만 이상 출력이 생길 수는 없고, 상기 특정 스테이지 이후의 모든 스테이지들에서 이상 출력이 생기게 된다. 왜냐하면, 전단 스테이지의 이상 출력이 후단 스테이지에 캐리 신호로 공급되기 때문이다. 결국 스테이지들 중 어느 하나에만 불량이 생기더라도 게이트 드라이버는 사용이 불가능하게 되어 수율이 저하된다.

따라서, 본 발명은 종래 문제점을 해결하기 위해 안출된 것으로, 스테이지들 간의 연결 구조를 변경하여 이상 출력 확대 및 수율 저하 현상을 방지할 수 있도록 한 게이트 드라이버와 이를 포함한 표시장치를 제공한다.

본 발명은 제1 및 제2 스캔 드라이버에 포함된 스테이지들 간의 입출력 연결 구조를 변경하여, 2개의 캐리 신호들 중 적어도 어느 하나가 비 정상적으로 입력되는 경우에는 게이트 온 전압의 입력단과 노드 Q 간의 전기적 연결을 차단함으로써, 특정 불량 스테이지에 연동하는 후속 스테이지들에서 비정상 출력을 방지하고 이상 출력 확대 현상을 막을 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여준다.
도 2는 도 1의 표시패널에 형성된 픽셀 어레이를 보여준다.
도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀 회로를 개략적으로 보여준다.
도 4는 도 3의 픽셀 회로에 인가되는 게이트 신호를 보여준다.
도 5는 도 1의 게이트 드라이버에 포함된 제1 및 제2 스캔 드라이버와 에미션 드라이버를 보여준다.
도 6은 도 5의 제1 및 제2 스캔 드라이버에 포함된 게이트 쉬프트 레지스터의 구성을 보여준다.
도 7은 도 6의 게이트 쉬프트 레지스터에 포함된 캐리 입력부들을 보여준다.
도 8은 도 7의 제1 캐리 입력부가 포함된 제1 스캔 드라이버의 일 스테이지 구성을 보여준다.
도 9는 도 7의 제2 캐리 입력부가 포함된 제2 스캔 드라이버의 일 스테이지 구성을 보여준다.
도 10은 도 8의 제1 스캔 드라이버에 포함된 최상단 스테이지의 동작 파형을 보여준다.
도 11a 내지 도 11e는 도 10의 구간① 내지 구간⑤에 각각 대응되는 스테이지 동작 상태를 보여준다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다.

본 발명에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 드라이버는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있으나 이에 한정되지 않는다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 본 발명의 실시예에 대한 설명에서는 소스와 드레인 중 어느 하나를 제1 전극, 소스와 드레인 중 나머지 하나를 제2 전극으로 기술한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 이하의 실시예에서, 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 하지만, 본 발명의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있음에 주의하여야 한다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여준다. 도 2는 도 1의 표시패널에 형성된 픽셀 어레이를 보여준다. 도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀 회로를 개략적으로 보여준다. 도 4는 도 3의 픽셀 회로에 인가되는 게이트 신호를 보여준다. 그리고, 도 5는 도 1의 게이트 드라이버에 포함된 제1 및 제2 스캔 드라이버와 에미션 드라이버를 보여준다.

도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 드라이버(120), 게이트 드라이버(130), 및 레벨 쉬프터(150) 등을 구비한다.

표시패널(100)에는 다수의 데이터라인들(14)과 다수의 게이트라인들(15a,15b,15c)이 교차되고, 이 교차영역마다 픽셀들(PXL)이 매트릭스 형태로 배치되어 픽셀 어레이(Pixel array)를 구성할 수 있다.

표시패널(100)의 픽셀 어레이에는 도 2와 같이 다수의 수평 픽셀 라인들(L1~L4)이 구비되며, 각 수평 픽셀 라인(L1~L4) 상에는 수평으로 이웃하며 게이트라인들(15a,15b,15c)에 공통으로 연결된 다수의 픽셀들(PXL)이 배치된다. 여기서, 수평 픽셀 라인들(L1~L4) 각각은 물리적인 신호 라인이 아니라, 수평으로 이웃한 픽셀들(PXL)에 의해 구현되는 1라인 분량의 픽셀 집합을 의미한다. 픽셀 어레이에는 고전위 전원 전압(EVDD)을 픽셀들(PXL)에 공급하는 제1 전원라인(17), 기준 전압(Vref)을 픽셀들(PXL)에 공급하는 제2 전원라인(16)이 포함될 수 있다. 또한, 픽셀들(PXL)은 저전위 전원 전압(EVSS)에 연결될 수 있다.

도 2와 같이, 게이트 라인들 각각은 제1 스캔 신호(SCAN1)가 공급되는 제1 게이트 라인(15a), 제2 스캔 신호(SCAN2)가 공급되는 제2 게이트 라인(15b), 및 에미션 신호(EM)가 공급되는 제3 게이트 라인(15c)을 포함할 수 있다. 픽셀(PXL) 구조에 따라 에미션 신호(EM)가 공급되는 제3 게이트 라인(15c)은 생략될 수 있다.

픽셀들(PXL) 각각은 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀 중 어느 하나일 수 있다. 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀은 하나의 단위 픽셀을 구성하여 다양한 컬러를 구현할 수 있다. 단위 픽셀에서 구현되는 컬러는 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀의 발광 비율에 따라 결정될 수 있다. 한편, 백색 픽셀은 생략될 수 있으며, 이 경우 단위 픽셀은 적색 픽셀, 녹색 픽셀, 및 청색 픽셀로 구성될 수 있다. 픽셀들(PXL) 각각에는 데이터 라인(14), 제1 게이트 라인(15a), 제2 게이트 라인(15b), 제3 게이트 라인(15c), 제1 전원라인(17), 제2 전원라인(16) 등이 연결될 수 있다.

도 3과 같이, 픽셀들(PXL) 각각은 OLED, 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍하기 위한 스위치 회로(SWC), 게이트-소스 간 전압에 따라 상기 OLED에 흐르는 구동전류를 제어하는 구동 TFT(DT)를 포함할 수 있으며, 경우에 따라서 에미션 신호(EM)에 따라 온/오프 되어 OLED의 발광 타이밍을 결정하는 에미션 TFT(ET)를 더 포함할 수도 있다. 스위치 회로(SWC)는 복수의 스위치 TFT들과 적어도 하나 이상의 커패시터 등을 포함할 수 있는데, 제품 모델 및 스펙에 따라 다양한 변형이 가능하다. 픽셀들(PXL) 각각에 포함된 TFT들은 PMOS형 LTPS TFT로 구현될 수 있고, 이를 통해 원하는 응답 특성을 확보할 수 있다. 다만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, TFT들 중에서 적어도 하나 이상의 TFT는 오프 커런트 특성(Off Current Characteristic)이 좋은 NMOS형 옥사이드 TFT로 구현되고, 나머지 TFT들은 응답 특성이 좋은 PMOS형 LTPS TFT로 구현될 수도 있다.

픽셀들(PXL) 각각은 일 예로 도 4와 같은 게이트 신호에 따라 구동될 수 있다. 이 경우, 픽셀들(PXL) 각각은 제1 및 제2 스캔 신호(SCAN1,SCAN2) 및 에미션 신호(EM)에 따라, 초기화 동작, 샘플링 동작, 홀딩 동작 및 발광 동작을 수행할 수 있다. 초기화 기간(A)에서, 제1 스캔 신호(SCAN1)는 게이트 오프 전압(VGH)으로 출력되고, 제2 스캔 신호(SCAN2)는 게이트 온 전압(VGL)으로 출력되며, 에미션 신호(EM)는 게이트 온 전압(VEL)으로 출력된다. 샘플링 기간(B)에서, 제1 및 제2 스캔 신호(SCAN1,SCAN2)는 게이트 온 전압(VGL)으로 출력되고, 에미션 신호(EM)는 게이트 오프 전압(VEH)으로 출력된다. 홀딩 기간(C)에서, 제1 및 제2 스캔 신호(SCAN1,SCAN2)와 에미션 신호(EM)는 게이트 오프 전압(VGH,VEH)으로 출력된다. 그리고, 발광 기간(D)에서, 제1 및 제2 스캔 신호(SCAN1,SCAN2)는 게이트 오프 전압(VGH)으로 출력되고, 에미션 신호(EM)는 게이트 온 전압(VEL)으로 출력된다.

초기화 기간(A) 동안 동작의 안전성을 위해, 스위치 회로(SWC)는 게이트 온 전압(VGL)의 제2 스캔 신호(SCAN2)에 응답하여 픽셀 회로 내의 특정 노드들을 기준 전압(Vref)으로 초기화 할 수 있다. 샘플링 기간(B) 동안, 스위치 회로(SWC)는 게이트 온 전압(VGL)의 제1 스캔 신호(SCAN1)에 응답하여 구동 TFT(DT)의 게이트-소스 간 전압을 데이터전압(Vdata)을 기반으로 프로그래밍할 수 있다. 샘플링 기간(B) 동안, 스위치 회로(SWC)는 게이트 온 전압(VGL)의 제2 스캔 신호(SCAN2)에 응답하여 구동 TFT(DT)의 문턱전압을 샘플링하고 그 문턱전압을 구동 TFT(DT)의 게이트-소스 간 전압에 반영함으로써 구동 TFT(DT)의 문턱 전압 변화를 보상할 수 있다. 홀딩 기간(C) 동안, 샘플링 기간(B)에서 설정된 구동 TFT(DT)의 게이트-소스 간 전압이 유지된다. 발광 기간(D) 동안, 구동 TFT(DT)의 소스-드레인 사이에는 게이트-소스 간 전압에 대응되는 구동 전류가 흐르며, 이 구동 전류에 의해 OLED가 발광하게 된다. 이때, 에미션 TFT(ET)는 게이트 온 전압(VEL)의 에미션 신호(EM)에 따라 턴 온 될 수 있다.

도 4에서, 게이트 온 전압(Gate On Voltage)은 TFT가 턴-온(turn-on)될 수 있는 게이트 신호의 전압이다. 게이트 오프 전압(Gate Off Voltage)은 TFT가 턴-오프(turn-off)될 수 있는 게이트 신호의 전압이다. 일 예로, PMOS에서 게이트 온 전압은 게이트 로우 전압(VGL,VEL)이고, 게이트 오프 전압은 게이트 로우 전압(VGL)보다 높은 게이트 하이 전압(VGH,VEH)이다. 여기서, VGL과 VEL은 서로 같을 수도 있고 서로 다를 수도 있다. 그리고, VGH와 VEH는 서로 같을 수도 있고 서로 다를 수도 있다.

도 1을 참조하면, 데이터 드라이버(120)는 타이밍 콘트롤러(110)로부터 영상 데이터(DATA)와 소스 타이밍 제어신호(DDC)를 입력 받는다. 데이터 드라이버(120)는 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호(DDC)에 응답하여 영상 데이터(DATA)를 감마보상전압으로 변환하여 데이터전압(Vdata)을 생성하고, 그 데이터전압(Vdata)을 제1 스캔 신호(SCAN1)에 동기하여 표시패널(100)의 데이터라인들(14)에 공급한다. 데이터 드라이버(120)는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.

도 1을 참조하면, 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 게이트 타이밍 제어신호(GDC)의 TTL(Transistor-Transistor-Logic) 레벨 전압을 표시패널(100)에 형성된 TFT를 구동시킬 수 있는 게이트 오프 전압(VGH)과 게이트 온 전압(VGL)으로 부스팅(Boosting)하여 게이트 드라이버(130)에 공급한다. 게이트 타이밍 제어신호(GDC)는 스타트 신호, 클럭 신호 등을 포함할 수 있다.

도 1을 참조하면, 게이트 드라이버(130)는 레벨 쉬프터(150)로부터 입력되는 게이트 타이밍 제어신호(GDC)에 따라 동작되어 게이트 신호를 생성한다. 그리고, 그 게이트 신호를 게이트라인들에 순차적으로 공급한다. 게이트 드라이버(130)는 GIP(Gate driver In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. 게이트 드라이버(130)는 표시패널(100)에서 화면 바깥의 비 표시영역(즉, 베젤 영역(BZ))에 형성된다. GIP 방식에서, 레벨 쉬프터(150)는 타이밍 콘트롤러(110)와 함께 인쇄 회로 기판(Printed Circuit Board)(140) 상에 실장될 수 있다.

게이트 드라이버(130)는 도 5와 같이 표시패널(100)의 마주보는 양측에 더블 뱅크(Double Bank) 방식으로 구비되어, 각 게이트라인의 로드 편차에 따른 신호 왜곡을 최소화할 수 있다. 게이트 드라이버(130)는 제1 스캔 신호(SCAN1)를 생성하는 제1 스캔 드라이버(131)와 제2 스캔 신호(SCAN2)를 생성하는 제2 스캔 드라이버(132)와 에미션 신호(EM)를 생성하는 에미션 드라이버(133)를 포함한다.

제1 스캔 드라이버(131)는 제1 스캔 신호(SCAN1)를 제1 게이트라인들(15a(1)~15a(n))에 라인 순차 방식으로 공급할 수 있다. 제2 스캔 드라이버(132)는 제2 스캔 신호(SCAN2)를 제2 게이트라인들(15b(1)~15b(n))에 라인 순차 방식으로 공급할 수 있다. 그리고, 에미션 드라이버(133)는 에미션 신호(EM)를 제3 게이트라인들(15c(1)~15c(n))에 라인 순차 방식으로 공급할 수 있다. 제1 및 제2 스캔 드라이버(131,132)는 다수의 스테이지들로 이루어진 게이트 쉬프트 레지스터로 구현될 수 있다. 제1 및 제2 스캔 드라이버(131,132)의 각 스테이지는 이상 출력 확대 및 수율 저하 현상을 방지할 수 있도록 도 7 및 도 8과 같이 구현될 수 있다.

도 1을 참조하면, 타이밍 콘트롤러(110)는 공지의 다양한 인터페이스 방식을 통해 외부의 호스트 시스템과 연결될 수 있다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터 영상 데이터(DATA)를 입력 받고, 픽셀들(PXL)의 전기적 특성 차이로 인한 휘도 편차가 보상되도록 영상 데이터(DATA)를 보정한 후 데이터 드라이버(120)로 전송할 수 있다.

타이밍 콘트롤러(110)는 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받고, 이 타이밍신호를 기반으로 게이트 타이밍 제어신호(GDC)와 소스 타이밍 제어신호(DDC)를 생성할 수 있다.

도 6은 도 5의 제1 및 제2 스캔 드라이버에 포함된 게이트 쉬프트 레지스터의 구성을 보여준다. 그리고, 도 7은 도 6의 게이트 쉬프트 레지스터에 포함된 캐리 입력부들을 보여준다.

도 6을 참조하면, 본 발명의 실시예에 따른 제1 스캔 드라이버(131)는 다수의 제1 스테이지들(S1-ST1~S1-ST4,...)로 이루어진 게이트 쉬프트 레지스터로 구현될 수 있고, 제2 스캔 드라이버(132)는 다수의 제2 스테이지들(S2-ST1~ S2-ST4,...)로 이루어진 게이트 쉬프트 레지스터로 구현될 수 있다. 제1 및 제2 스테이지들(S1-ST1~S1-ST4, S2-ST1~ S2-ST4,...)은 GIP 방식으로 형성된 GIP 소자들일 수 있다.

제1 스테이지들(S1-ST1~S1-ST4,...)은 순차적으로 동작이 활성화되어 제1 스캔 신호(SCAN1(1)~SCAN1(4),...)를 순차적으로 출력한다. 제2 스테이지들(S2-ST1~S2-ST4,...)은 순차적으로 동작이 활성화되어 제1 스캔 신호(SCAN1(1)~SCAN1(4),...)와 게이트 온 구간(도 4의 VGL 유지 구간)이 적어도 부분적으로 중첩되는 제2 스캔 신호(SCAN2(1)~SCAN2(4),...)를 순차적으로 출력한다. 다시 말해, 제2 스캔 신호의 게이트 온 구간은 제1 스캔 신호의 게이트 온 구간을 전부 또는 일부 포함할 수 있다.

도 6을 참조하면, 제1 스캔 드라이버(131)는 제1 스캔 신호(SCAN1(1)~SCAN1(4),...)의 비정상 출력(abnormal output)을 최대한 줄이기 위해, 제1 스캔 드라이버(131)의 동작 타이밍을 제어하기 위한 제1 스타트 신호(S1VST)와 제2 스캔 드라이버(131)의 동작 타이밍을 제어하기 위한 제2 스타트 신호(S2VST)에 따라 동작이 활성화되거나, 또는 제1 스캔 드라이버(131)에서 출력되는 제1 캐리 신호와 제2 스캔 드라이버(132)에서 출력되는 제2 캐리 신호에 따라 동작이 활성화될 수 있다. 또한, 제2 스캔 드라이버(132)는 제2 스캔 신호(SCAN2(1)~SCAN2(4),...)의 비정상 출력(abnormal output)을 최대한 줄이기 위해, 상기 제1 스타트 신호(S1VST)와 상기 제2 스타트 신호(S2VST)에 따라 동작이 활성화되거나, 또는 제1 스캔 드라이버(131)에서 출력되는 제1 캐리 신호와 제2 스캔 드라이버(132)에서 출력되는 제2 캐리 신호에 따라 동작이 활성화될 수 있다.

구체적으로, 제1 스테이지들(S1-ST1~S1-ST4,...) 중에서 적어도 일부(차상단 제1 스테이지~최하단 제1 스테이지)와 제2 스테이지들(S2-ST1~S2-ST4,...) 중에서 적어도 일부(차상단 제2 스테이지~최하단 제2 스테이지)는 전단 스테이지들의 제1 스캔 신호(SCAN1)와 제2 스캔 신호(SCAN2)에 따라 동작이 활성화된다. 전단 스테이지의 스캔 신호들(SCAN1,SCAN2)은 캐리 신호(S1CRY,S2CRY)가 된다. 여기서, "전단 스테이지"란, 기준이 되는 스테이지의 상부에 위치하여 기준 스테이지에서 출력되는 스캔 신호에 비해 위상이 앞선 스캔 신호를 생성하는 스테이지를 의미한다.

이를 위해, 차상단 제1 스테이지~최하단 제1 스테이지는 각각, 도 7과 같이 자신보다 먼저 활성화되는 전단 제1 스테이지의 출력 노드에 연결됨과 아울러 자신보다 먼저 활성화되는 전단 제2 스테이지의 출력 노드에 연결되는 제1 입력부(AND1)를 포함한다. 그리고, 차상단 제2 스테이지~최하단 제2 스테이지는 각각, 도 7과 같이 자신보다 먼저 활성화되는 전단 제1 스테이지의 출력 노드에 연결됨과 아울러 자신보다 먼저 활성화되는 전단 제2 스테이지의 출력 노드에 연결되는 제2 입력부(AND2)를 포함한다. 제1 입력부(AND1)와 제2 입력부(AND2)는 각각 게이트 온 전압의 입력단과 노드 Q 사이에 직렬 연결된 2개의 트랜지스터들로 구현될 수 있다.

제1 입력부(AND1)와 제2 입력부(AND2)는 2개의 캐리 신호들이 모두 정상적으로 입력되는 경우에만 노드 Q에 게이트 온 전압을 인가할 수 있도록 구성된다. 제1 및 제2 스테이지들은, 전단 제1 스캔 신호와 전단 제2 스캔 신호가 모두 게이트 온 전압으로 입력되는 경우에만 동작이 활성화된다. 다시 말해, 제1 입력부(AND1)와 제2 입력부(AND2)는 2개의 캐리 신호들 중 적어도 어느 하나가 비 정상적으로 입력되는 경우에는 게이트 온 전압의 입력단과 노드 Q 간의 전기적 연결을 차단하여 스테이지의 동작을 비활성화 시킬 수 있다. 이를 통해 본 발명은 특정 불량 스테이지에 연동하는 후속 스테이지들에서 비정상 출력을 방지하여 이상 출력 확대 현상을 해결할 수 있다.

제1 스테이지들(S1-ST1~S1-ST4,...) 중에서 최상단 스테이지(S1-ST1)는 2개의 스타트 신호들(S1VST,S2VST)에 따라 동작이 활성화되고, 제2 스테이지들(S2-ST1~S2-ST4,...) 중에서 최상단 스테이지(S2-ST1)는 2개의 스타트 신호들(S1VST,S2VST)에 따라 동작이 활성화된다.

이를 위해, 최상단 스테이지(S1-ST1)는 제1 스타트 신호(S1VST)가 인가되는 제1 스타트 배선(CL1)에 연결됨과 아울러 제2 스타트 신호(S2VST)가 인가되는 제2 스타트 배선(CL1')에 연결되는 제1 입력부(도 8의 AND1)를 포함한다. 그리고, 최상단 스테이지(S2-ST1)는 제1 스타트 신호(S1VST)가 인가되는 제1 스타트 배선(CL1)에 연결됨과 아울러 제2 스타트 신호(S2VST)가 인가되는 제2 스타트 배선(CL1')에 연결되는 제2 입력부(도 9의 AND2)를 포함한다. 제1 입력부(AND1)와 제2 입력부(AND2)는 각각 게이트 온 전압의 입력단과 노드 Q 사이에 직렬 연결된 2개의 트랜지스터들로 구현될 수 있다. 도 4와 같은 스캔 신호들(SCAN1,SCAN2)이 생성될 수 있도록 제1 스타트 신호(S1VST)와 제2 스타트 신호(S2VST)는 게이트 온 구간이 부분적으로 중첩될 수 있다(도 10 참조).

제1 스테이지들(S1-ST1~S1-ST4,...)은 제1 스캔 신호(SCAN1(1)~SCAN1(4),...)를 출력하기 위해, 레벨 쉬프터(150)로부터 제1 스타트 신호(S1VST), 복수의 제1 클럭신호들(S1CLK1~S1CLK4)을 입력 받을 수 있다. 제1 스타트 신호(S1VST)와 제1 클럭신호들(S1CLK1~S1CLK4)은 모두 게이트 오프 전압(VGH)과 게이트 온 전압(VGL) 사이에서 스윙한다.

제1 입력부(AND1)와 제2 입력부(AND2)는 2개의 스타트 신호들이 모두 정상적으로 입력되는 경우에만 노드 Q에 게이트 온 전압을 인가할 수 있도록 구성된다. 제1 입력부(AND1)와 제2 입력부(AND2)는 2개의 스타트 신호들 중 어느 하나라도 비 정상적으로 입력되는 경우에는 게이트 온 전압의 입력단과 노드 Q 간의 전기적 연결을 차단하여 스테이지의 동작을 원천적으로 비활성화 시킬 수 있다. 이를 통해 본 발명은 최상단 스테이지가 불량인 경우, 이 불량 스테이지에 연동하는 후속 스테이지들에서 비정상 출력을 방지하여 이상 출력 확대 현상을 해결할 수 있다.

제1 스테이지들(S1-ST1~S1-ST4,...)은 복수의 접속 단자들(A1,A2,B1~B3,C1,C2,C1')을 통해 신호 배선들(BL1~BL4,CL1,CL2,CL1') 및 전원 배선들(AL1,AL2)에 연결될 수 있다.

신호 배선들(BL1~BL4)에는 각각 제1 클럭 신호들(S1CLK1~S1CLK4)이 인가된다. 신호 배선들(BL1~BL4)은 클럭 배선이 된다. 신호 배선(CL1)에는 제1 스타트 신호(S1VST)가 인가되고, 신호 배선(CL1')에는 제2 스타트 신호(S2VST)가 인가된다. 신호 배선들(CL1,CL1')은 스타트 배선이 된다. 신호 배선(CL2)에는 글로벌 리셋 신호(QRST)가 인가되고, 전원 배선들(AL1,AL2)에는 각각 게이트 오프 전압(VGH)과 게이트 온 전압(VGL)이 인가된다.

제1 스테이지들(S1-ST1~S1-ST4,...)에는 클럭 배선들(BL1~BL4)이 3개씩 연결되고, 전원 배선들(AL1,AL2)과 신호 배선(CL2)이 공통으로 연결된다. 그리고, 스타트 배선들(CL1,CL1')은 제1 스테이지들(S1-ST1~S1-ST4,...) 중에서 최상단 스테이지(S1-ST1)에만 연결될 수 있다. 따라서, 제1 및 제2 스타트 신호(S1VST,S2VST)는 최상단 제1 스테이지(S1-ST1)에 입력되고, 제1 클럭신호들(S1CLK1~S1CLK4)은 3개씩 제1 스테이지들(S1-ST1~S1-ST4,...)에 입력될 수 있다.

이를 위해, 제1 스테이지들(S1-ST1~S1-ST4,...) 각각은 게이트 오프 전압(VGH)이 입력되는 전원 단자 A1, 게이트 온 전압(VGL)이 입력되는 전원 단자 A2, 제1 스캔 신호(SCAN1(1)~SCAN1(4),...)에 동기되도록 클럭 신호가 입력되는 클럭 단자 B1, 제1 스캔 신호(SCAN1(1)~SCAN1(4),...) 보다 위상이 앞선 제1 스타트 신호(또는 제1 캐리 신호)에 동기되도록 클럭 신호가 입력되는 클럭 단자 B3, 제1 스캔 신호(SCAN1(1)~SCAN1(4),...)보다 위상이 뒤진 클럭 신호가 입력되는 클럭 단자 B2를 포함한다.

그리고, 제1 스테이지들(S1-ST1~S1-ST4,...) 각각은 제1 스타트 신호(S1VST) 또는 제1 캐리 신호(S1CRY)가 입력되는 제1 스타트 단자(C1)와, 제2 스타트 신호(S2VST) 또는 제2 캐리 신호(S2CRY)가 입력되는 제2 스타트 단자(C1')를 포함한다. 제1 스테이지들(S1-ST1~S1-ST4,...) 각각은 글로벌 리셋 신호(QRST)가 입력되는 리셋 단자(C2)를 포함한다.

한편, 제2 스테이지들(S2-ST1~S2-ST4,...)은 제2 스캔 신호(SCAN2(1)~SCAN2(4),...)를 출력하기 위해, 레벨 쉬프터(150)로부터 제2 스타트 신호(S2VST), 복수의 제2 클럭신호들(S2CLK1~S2CLK4)을 입력 받을 수 있다. 제2 스타트 신호(S2VST)와 제2 클럭신호들(S2CLK1~S2CLK4)은 모두 게이트 오프 전압(VGH)과 게이트 온 전압(VGL) 사이에서 스윙한다. 제2 스타트 신호(S2VST)의 게이트 온 구간은 제1 스타트 신호(S1VST)의 게이트 온 구간보다 넓을 수 있다(도 10 참조). 그리고, 제2 클럭신호들(S2CLK1~S2CLK4)의 게이트 온 구간은 제1 클럭신호들(S1CLK1~S1CLK4)의 게이트 온 구간보다 넓을 수 있다(도 4의 SCAN1,SCAN2 참조).

제2 스테이지들(S2-ST1~S2-ST4,...)은 복수의 접속 단자들(A1',A2',B1'~B3',C1',C2',C1)을 통해 신호 배선들(BL1'~BL4',CL1',CL2',CL1) 및 전원 배선들(AL1',AL2')에 연결될 수 있다.

신호 배선들(BL1'~BL4')에는 각각 제2 클럭 신호들(S2CLK1~S2CLK4)이 인가된다. 신호 배선들(BL1'~BL4')은 클럭 배선이 된다. 신호 배선(CL1)에는 제1 스타트 신호(S1VST)가 인가되고, 신호 배선(CL1')에는 제2 스타트 신호(S2VST)가 인가된다. 신호 배선들(CL1,CL1')은 스타트 배선이 된다. 신호 배선(CL2')에는 글로벌 리셋 신호(QRST)가 인가되고, 전원 배선들(AL1',AL2')에는 각각 게이트 오프 전압(VGH)과 게이트 온 전압(VGL)이 인가된다.

제2 스테이지들(S2-ST1~S2-ST4,...)에는 클럭 배선들(BL1'~BL4')이 3개씩 연결되고, 전원 배선들(AL1',AL2')과 신호 배선(CL2')이 공통으로 연결된다. 그리고, 스타트 배선들(CL1,CL1')은 제2 스테이지들(S2-ST1~S2-ST4,...) 중에서 최상단 스테이지(S2-ST1)에만 연결될 수 있다. 따라서, 제1 및 제2 스타트 신호(S1VST,S2VST)는 최상단 제2 스테이지(S2-ST1)에 입력되고, 제2 클럭신호들(S2CLK1~S2CLK4)은 3개씩 제2 스테이지들(S2-ST1~S2-ST4,...)에 입력될 수 있다.

이를 위해, 제2 스테이지들(S2-ST1~S2-ST4,...) 각각은 게이트 오프 전압(VGH)이 입력되는 전원 단자 A1', 게이트 온 전압(VGL)이 입력되는 전원 단자 A2', 제2 스캔 신호(SCAN2(1)~SCAN2(4),...)에 동기되도록 클럭 신호가 입력되는 클럭 단자 B1', 제2 스캔 신호(SCAN2(1)~SCAN2(4),...) 보다 위상이 앞선 제2 스타트 신호(또는 제2 캐리 신호)에 동기되도록 클럭 신호가 입력되는 클럭 단자 B3', 제2 스캔 신호(SCAN2(1)~SCAN2(4),...)보다 위상이 뒤진 클럭 신호가 입력되는 클럭 단자 B2'를 포함한다.

그리고, 제2 스테이지들(S2-ST1~S2-ST4,...) 각각은 제1 스타트 신호(S1VST) 또는 제1 캐리 신호(S1CRY)가 입력되는 제1 스타트 단자(C1)와, 제2 스타트 신호(S2VST) 또는 제2 캐리 신호(S2CRY)가 입력되는 제2 스타트 단자(C1')를 포함한다. 제2 스테이지들(S2-ST1~S2-ST4,...) 각각은 글로벌 리셋 신호(QRST)가 입력되는 리셋 단자(C2')를 포함한다.

도 8은 도 7의 제1 캐리 입력부가 포함된 제1 스캔 드라이버의 최상단 스테이지 구성을 보여준다. 도 6의 제1 스캔 드라이버에서, 차상단 스테이지~최하단 스테이지의 구성은 입력되는 클럭 신호 및 캐리 신호에서 차이가 있을 뿐 최상단 스테이지의 구성과 실질적으로 동일하다.

도 8을 참조하면, 최상단 스테이지(S1-ST1)는 리셋부, 출력부, Q 제어부, QB 제어부, 및 열화 경감부를 포함할 수 있다. 제1 입력부(AND1)는 Q 제어부에 포함된다.

리셋부는 글로벌 리셋 신호(QRST)에 따라 스위칭되는 트랜지스터 Tqrst로 구현될 수 있다. 트랜지스터 Tqrst는 노드 Q를 일정 시간마다 게이트 오프 전압(VGH)으로 리셋 시킴으로써 스테이지 동작의 안정성 및 신뢰성을 확보한다. 트랜지스터 Tqrst의 게이트전극은 리셋 단자(C2)에 접속된다. 글로벌 리셋 신호(QRST)는 구동 초기의 파워 온 기간에서 게이트 온 전압(VGL)으로 모든 스테이지들에 동시에 입력될 수 있다. 글로벌 리셋 신호(QRST)는 구동 초기에 제1 및 제2 스타트 신호(S1VST,S2VST)에 앞서 입력될 수 있다. 트랜지스터 Tqrst가 게이트 온 전압(VGL)의 글로벌 리셋 신호(QRST)에 의해 턴 온 될 때 노드 Q는 게이트 오프 전압(VGH)으로 리셋될 수 있다.

출력부는 노드 Q에 따라 제어되는 풀-업 소자(T6)와, 노드 QB에 따라 제어되는 풀-다운 소자(T7)와, 노드 Q에 연결된 부스팅 커패시터(CB)를 포함할 수 있다.

풀-업 소자(T6)는 제1 클럭 신호 S1CLK1에 따라 노드 Q의 전위가 부스팅 될 때 게이트 온 전압(VGL)의 제1 스캔 신호(SCAN1(1))를 노드 Na로 출력하는 트랜지스터이다. 풀-업 소자(T6)의 게이트전극은 노드 Q에 접속되고, 풀-업 소자(T6)의 제1 전극은 클럭 단자 B1에 접속되고, 풀-업 소자(T6)의 제2 전극은 노드 Na에 접속된다.

부스팅 커패시터(CB)는 노드 Q와 노드 Na 사이에 접속된다. 노드 Q의 전위가 게이트 온 전압(VGL)인 상태에서 제1 클럭 신호 S1CLK1가 게이트 오프 전압(VGH)에서 게이트 온 전압(VGL)으로 반전되면, 부스팅 커패시터(CB1)의 커플링 효과에 의해 노드 Q의 전위가 게이트 온 전압(VGL)에서 그보다 낮은 부스팅 레벨로 떨어진다. 이러한 부트 스트랩핑(Bootstrapping)에 의해 노드 Na의 전위가 빠르게 게이트 온 전압(VGL)으로 변한다. 부트 스트랩핑 효과를 이용하면 게이트 온 전압(VGL)의 제1 스캔 신호(SCAN1(1))를 왜곡 및 지연 없이 빠르게 출력할 수 있다.

풀-다운 소자(T7)는 노드 QB가 활성화될 때 게이트 오프 전압(VGH)의 제1 스캔 신호(SCAN1(1))를 노드 Na로 출력하는 트랜지스터이다. 풀-다운 소자(T7)의 게이트전극은 노드 QB에 접속되고, 풀-다운 소자(T7)의 제1 전극은 노드 Na에 접속되고, 풀-다운 소자(T7)의 제2 전극은 VGH 전원 단자 A1에 접속된다.

Q 제어부는 노드 Q의 전위를 제어하는 트랜지스터들 T1',T1,T2,T3과 커패시터 CQ를 포함할 수 있다.

트랜지스터들 T1'및 T1는 제1 입력부(AND1)를 구성한다. 제1 입력부(AND1)는 2개의 스타트 신호들(S1VST,S2VST)이 모두 게이트 온 전압(VGL)으로 입력되는 경우에만 스위칭되어 노드 Q를 게이트 온 전압(VGL)으로 활성화할 수 있다.

트랜지스터들 T1'및 T1는 VGL 전원 단자 A2와 노드 Q 사이에 직렬 연결된다. 트랜지스터 T1은 제1 클럭 신호 S1CLK1보다 위상이 앞선 제1 스타트 신호(S1VST)에 따라 스위칭되어 노드 Q를 게이트 온 전압(VGL)으로 활성화한다. 트랜지스터 T1의 게이트전극은 제1 스타트 단자 C1에 접속되고, 트랜지스터 T1의 제1 전극은 트랜지스터 T1'를 경유하여 VGL 전원 단자 A2에 접속되고, 트랜지스터 T1의 제2 전극은 트랜지스터 T2와 트랜지스터 Tbv2를 경유하여 노드 Q에 접속된다. 트랜지스터 T1'은 제1 클럭 신호 S1CLK1보다 위상이 앞선 제2 스타트 신호(S2VST)에 따라 스위칭되어 노드 Q를 게이트 온 전압(VGL)으로 활성화한다. 트랜지스터 T1'의 게이트전극은 제2 스타트 단자 C1'에 접속되고, 트랜지스터 T1'의 제1 전극은 VGL 전원 단자 A2에 접속되고, 트랜지스터 T1'의 제2 전극은 트랜지스터 T1의 제1 전극에 접속된다.

트랜지스터 T2는 제1 스타트 신호(S1VST)에 동기되는 제1 클럭 신호 S1CLK4에 따라 스위칭되어 노드 Q를 게이트 온 전압(VGL)으로 활성화한다. 트랜지스터 T2의 게이트전극은 클럭 단자 B3에 접속되고, 트랜지스터 T2의 제1 전극은 트랜지스터 T1의 제2 전극에 접속되고, 트랜지스터 T2의 제2 전극은 트랜지스터 Tbv2를 경유하여 노드 Q에 접속된다.

트랜지스터 T3은 노드 QB가 활성화되는 동안 노드 Q를 게이트 오프 전압(VGH)으로 비 활성화한다. 트랜지스터 T3의 게이트전극은 노드 QB에 접속되고, 트랜지스터 T3의 제1 전극은 VGH 전원 단자 A1에 접속되고, 트랜지스터 T3의 제2 전극은 트랜지스터 Tbv3를 경유하여 노드 Q에 접속된다.

커패시터 CQ는 노드 Q와 VGH 전원 단자 A1 사이에 접속되어, 노드 Q가 플로팅(Floating)되는 동안 노드 Q의 전위를 안정화시킨다.

QB 제어부는 노드 QB의 전위를 제어하는 트랜지스터들 T4,T5,T8과 커패시터 CQB를 포함할 수 있다.

트랜지스터 T4는 제1 클럭 신호 S1CLK1보다 위상이 뒤진 제1 클럭 신호 S1CLK3에 따라 스위칭되어 노드 QB를 게이트 온 전압(VGL)으로 활성화한다. 트랜지스터 T4의 게이트전극은 클럭 단자 B2에 접속되고, 트랜지스터 T4의 제1 전극은 VGL 전원 단자 A2에 접속되고, 트랜지스터 T4의 제2 전극은 노드 QB에 접속된다.

트랜지스터 T5는 제1 스타트 신호(S1VST)에 따라 스위칭되어 노드 QB를 게이트 오프 전압(VGH)으로 비 활성화한다. 트랜지스터 T5의 게이트전극은 스타트 단자 C1에 접속되고, 트랜지스터 T5의 제1 전극은 VGH 전원 단자 A1에 접속되고, 트랜지스터 T5의 제2 전극은 노드 QB에 접속된다.

트랜지스터 T8은 노드 Q가 활성화되는 동안 노드 QB를 게이트 오프 전압(VGH)으로 비 활성화한다. 트랜지스터 T8의 게이트전극은 트랜지스터 Tbv4를 경유하여 노드 Q에 접속되고, 트랜지스터 T8의 제1 전극은 VGH 전원 단자 A1에 접속되고, 트랜지스터 T8의 제2 전극은 노드 QB에 접속된다.

커패시터 CQB는 노드 QB와 VGH 전원 단자 A1 사이에 접속되어, 노드 QB가 플로팅 되는 동안 노드 QB의 전위를 안정화시킨다.

열화 경감부는 VGL 전원 단자 A2에 게이트전극이 연결된 트랜지스터들 Tbv1, Tbv2, Tbv3, Tbv4를 포함한다. 트랜지스터들 Tbv1, Tbv2, Tbv3, Tbv4 각각의 일측 전극은 노드 Q에 연결된다. 트랜지스터들 Tbv1, Tbv2, Tbv3, Tbv4은 VGL 전원 단자 A2의 게이트 온 전압(VGL)에 의해 턴 온 상태를 유지한다. 다만, 노드 Q의 전위가 부스팅 되는 동안에는 트랜지스터들 Tbv1, Tbv2, Tbv3, Tbv4 각각에 걸리는 게이트-소스 간 전압이 문턱전압보다 낮아지므로 트랜지스터들 Tbv1, Tbv2, Tbv3, Tbv4이 턴 오프 된다.

트랜지스터 Tbv1는 노드 Q와 트랜지스터 Tqrst 사이의 전류 패스를 제어한다. 트랜지스터 Tbv1는 턴 온 상태를 유지하다가 노드 Q의 전위가 부스팅 되는 동안에만 턴 오프 되어 노드 Q와 트랜지스터 Tqrst 사이의 전류를 차단한다. 노드 Q의 전위가 부스팅되더라도 그 영향이 트랜지스터 Tqrst의 일측 전극에 가해지지 않게 된다. 따라서, 노드 Q의 부스팅 전위에 의해 트랜지스터 Tqrst의 드레인-소스 간 전압이 증가되는 것이 방지된다. 즉, 트랜지스터 Tqrst의 드레인-소스 간 전압이 임계치 이상으로 증가되면 과부하로 인해 소자 파괴 현상, 소위 브레이크 다운(Break down) 현상이 생길 수 있는데, 이러한 문제가 미연에 방지될 수 있는 것이다.

트랜지스터 Tbv2는 노드 Q와 트랜지스터 T2 사이의 전류 패스를 제어한다. 트랜지스터 Tbv2는 턴 온 상태를 유지하다가 노드 Q의 전위가 부스팅 되는 동안에만 턴 오프 되어 노드 Q와 트랜지스터 T2 사이의 전류를 차단한다. 노드 Q의 전위가 부스팅되더라도 그 영향이 트랜지스터 T2의 일측 전극에 가해지지 않게 된다. 따라서, 노드 Q의 부스팅 전위에 의해 트랜지스터 T2의 드레인-소스 간 전압이 임계치를 초과하고 그 결과로 생기는 브레이크 다운 현상이 미연에 방지될 수 있다.

트랜지스터 Tbv3은 노드 Q와 트랜지스터 T3 사이의 전류 패스를 제어한다. 트랜지스터 Tbv3은 턴 온 상태를 유지하다가 노드 Q의 전위가 부스팅 되는 동안에만 턴 오프 되어 노드 Q와 트랜지스터 T3 사이의 전류를 차단한다. 노드 Q의 전위가 부스팅되더라도 그 영향이 트랜지스터 T3의 일측 전극에 가해지지 않게 된다. 따라서, 노드 Q의 부스팅 전위에 의해 트랜지스터 T3의 드레인-소스 간 전압이 임계치를 초과하고 그 결과로 생기는 브레이크 다운 현상이 미연에 방지될 수 있다.

트랜지스터 Tbv4는 노드 Q와 트랜지스터 T8 사이의 전류 패스를 제어한다. 트랜지스터 Tbv4는 턴 온 상태를 유지하다가 노드 Q의 전위가 부스팅 되는 동안에만 턴 오프 되어 노드 Q와 트랜지스터 T8 사이의 전류를 차단한다. 노드 Q의 전위가 부스팅되더라도 그 영향이 트랜지스터 T8의 게이트전극에 가해지지 않게 된다. 따라서, 노드 Q의 부스팅 전위에 의해 트랜지스터 T8의 게이트-드레인 간 전압이 임계치를 초과하고 그 결과로 생기는 브레이크 다운 현상이 미연에 방지될 수 있다.

한편, 트랜지스터들 Tqrst,T3,T4,T5,T8은 턴 오프시 누설 전류를 억제할 수 있도록 듀얼 게이트 구조로 설계될 수 있다. 듀얼 게이트 구조에서 2개의 게이트전극들은 동일한 전위를 가지도록 서로 연결되며, 채널 길이가 단일 게이트 구조에 비해 길어진다. 채널 길이가 길어지면 저항이 증가되므로 턴 오프시에 누설 전류가 감소되어, 동작의 안정성이 확보될 수 있다.

도 9는 도 7의 제2 캐리 입력부가 포함된 제2 스캔 드라이버의 최상단 스테이지 구성을 보여준다. 도 6의 제2 스캔 드라이버에서 차상단 스테이지~최하단 스테이지의 구성은 입력되는 클럭 신호 및 캐리 신호에서 차이가 있을 뿐 최상단 스테이지의 구성과 실질적으로 동일하다.

도 9를 참조하면, 최상단 스테이지(S2-ST1)는 리셋부, 출력부, Q 제어부, QB 제어부, 및 열화 경감부를 포함할 수 있다. 제2 입력부(AND2)는 Q 제어부에 포함된다.

트랜지스터들 T1'및 T1는 제2 입력부(AND2)를 구성한다. 제2 입력부(AND2)는 2개의 스타트 신호들(S1VST,S2VST)이 모두 게이트 온 전압(VGL)으로 입력되는 경우에만 스위칭되어 노드 Q를 게이트 온 전압(VGL)으로 활성화할 수 있다.

트랜지스터들 T1'및 T1는 VGL 전원 단자 A2'와 노드 Q 사이에 직렬 연결된다. 트랜지스터 T1은 제2 클럭 신호 S2CLK1보다 위상이 앞선 제1 스타트 신호(S1VST)에 따라 스위칭되어 노드 Q를 게이트 온 전압(VGL)으로 활성화한다. 트랜지스터 T1의 게이트전극은 제1 스타트 단자 C1에 접속되고, 트랜지스터 T1의 제1 전극은 트랜지스터 T1'을 경유하여 VGL 전원 단자 A2'에 접속되고, 트랜지스터 T1의 제2 전극은 트랜지스터 T2'와 트랜지스터 Tbv2'를 경유하여 노드 Q에 접속된다. 트랜지스터 T1'은 제2 클럭 신호 S2CLK1보다 위상이 앞선 제2 스타트 신호(S2VST)에 따라 스위칭되어 노드 Q를 게이트 온 전압(VGL)으로 활성화한다. 트랜지스터 T1'의 게이트전극은 제2 스타트 단자 C1'에 접속되고, 트랜지스터 T1'의 제1 전극은 VGL 전원 단자 A2'에 접속되고, 트랜지스터 T1'의 제2 전극은 트랜지스터 T1의 제1 전극에 접속된다.

최상단 스테이지(S2-ST1)의 나머지 구성은 도 8에서 설명한 최상단 스테이지(S1-ST1)의 나머지 구성과 비교하여 그 표기만 다소 상이할 뿐 실질적인 접속 구성 및 기능은 동일하다.

도 10은 도 8의 제1 스캔 드라이버에 포함된 최상단 스테이지의 동작 파형을 보여준다. 도 11a 내지 도 11e는 도 10의 구간① 내지 구간⑤에 각각 대응되는 스테이지 동작 상태를 보여준다.

도 10 및 도 11a를 참조하면, 구간①에서 제1 스타트 신호(S1VST)와 제1 클럭신호들 S1CLK1~S1CLK4는 게이트 오프 전압(VGH)으로 입력되고, 글로벌 리셋 신호(QRST)는 게이트 온 전압(VGL)으로 입력된다.

구간①에서 게이트 오프 전압(VGH)의 제1 스타트 신호(S1VST)에 따라 트랜지스터들 T1,T5가 턴 오프 된다. 그리고, 게이트 오프 전압(VGH)의 제1 클럭신호 S1CLK3에 따라 트랜지스터 T4가 턴 오프 되고, 게이트 오프 전압(VGH)의 제1 클럭신호 S1CLK4에 따라 트랜지스터 T2가 턴 오프 된다. 한편, 구간①에서 제2 스타트 신호(S2VST)은 게이트 오프 전압(VGH)으로 입력될 수도 있고, 짧은 시간 동안 게이트 온 전압(VGL)으로 입력될 수도 있다. 어느 경우라도 구간①에서 노드 Q의 충방전 동작에는 영향이 없다.

구간①에서 게이트 온 전압(VGL)의 글로벌 리셋 신호(QRST)에 따라 트랜지스터 Tqrst가 턴 온 되어 노드 Q가 게이트 오프 전압(VGH)으로 리셋된다. 그리고, 게이트 오프 전압(VGH)의 노드 Q에 따라 트랜지스터들 T6,T8이 턴 오프 된다.

구간①에서 노드 QB의 전위는 게이트 오프 전압(VGH)을 유지한다. 그리고, 게이트 오프 전압(VGH)의 노드 QB에 따라 트랜지스터들 T3,T7이 턴 오프 된다.

구간①에서 트랜지스터들 Tbv1~Tbv4는 온 상태를 유지한다.

따라서, 구간①에서 제1 스캔 신호(SCAN(1))는 직전 프레임의 게이트 오프 전압(VGH)을 유지한다.

도 10 및 도 11b를 참조하면, 구간②에서 제1 및 제2 스타트 신호(S1VST,S2VST)와 제1 클럭신호 S1CLK4는 게이트 온 전압(VGL)으로 입력되고, 제1 클럭신호들 S1CLK1, S1CLK2,S1CLK3과 글로벌 리셋 신호(QRST)는 게이트 오프 전압(VGH)으로 입력된다.

구간②에서 게이트 온 전압(VGL)의 제1 및 제2 스타트 신호(S1VST,S2VST)에 따라 트랜지스터들 T1,T5,T1'가 턴 온 되고, 게이트 온 전압(VGL)의 제1 클럭신호 S1CLK4에 따라 트랜지스터 T2가 턴 온 된다. 그리고, 게이트 오프 전압(VGH)의 제1 클럭신호 S1CLK3에 따라 트랜지스터 T4가 오프 상태를 유지한다.

구간②에서 트랜지스터들 Tbv1~Tbv4는 온 상태를 유지한다.

구간②에서, 게이트 온 전압(VGL)의 제1 및 제2 스타트 신호(S1VST,S2VST)와 제1 클럭신호 S1CLK4 에 응답하여 트랜지스터들 T1, T2,T1'가 턴 온 되고, 노드 Q는 게이트 온 전압(VGL)으로 활성화된다. 노드 Q의 게이트 온 전압(VGL)에 따라 트랜지스터들 T6,T8이 턴 온 된다. 그리고, 트랜지스터 T6의 턴 온에 의해, 게이트 오프 전압(VGH)의 제1 클럭 신호 S1CLK1이 제1 스캔 신호(SCAN(1))로서 노드 Na에 출력된다.

구간②에서, 노드 Q의 게이트 온 전압(VGL)에 의해 트랜지스터 T8이 턴 온 되고, 게이트 온 전압(VGL)의 제1 및 제2 스타트 신호(S1VST,S2VST)에 응답하여 트랜지스터들 T1,T1'이 턴 온 되며, 게이트 오프 전압(VGH)의 제1 클럭신호 S1CLK3에 응답하여 트랜지스터 T4가 오프 상태를 유지한다. 그 결과, 노드 QB는 게이트 오프 전압(VGH)을 유지하고, 트랜지스터 T7이 오프 상태를 유지한다. 그리고, 노드 QB의 게이트 오프 전압(VGH)에 의해 트랜지스터 T3이 오프 상태를 유지한다.

도 10 및 도 11c를 참조하면, 구간③에서 제1 클럭신호 S1CLK1은 게이트 온 전압(VGL)으로 입력되고, 제1 클럭신호들 S1CLK2,S1CLK3,S1CLK4와 제1 및 제2 스타트 신호(S1VST,S2VST)와 글로벌 리셋 신호(QRST)는 게이트 오프 전압(VGH)으로 입력된다.

구간③에서 게이트 오프 전압(VGH)의 제1 및 제2 스타트 신호(S1VST,S2VST)에 따라 트랜지스터들 T1,T1',T5가 턴 오프 되고, 게이트 오프 전압(VGH)의 제1 클럭신호 S1CLK4에 따라 트랜지스터 T2가 턴 오프 된다. 그리고, 게이트 오프 전압(VGH)의 제1 클럭신호 S1CLK3에 따라 트랜지스터 T4가 오프 상태를 유지한다.

구간③에서, 노드 Q는 플로팅(Floating) 되고, 제1 클럭신호 S1CLK1은 게이트 오프 전압(VGH)에서 게이트 온 전압(VGL)으로 반전되어 클럭 단자 B1에 입력된다. 클럭 단자 B1과 노드 Q 사이에 존재하는 기생 커패시터의 커플링 효과에 의해, 클럭 단자 B1의 전위가 게이트 오프 전압(VGH)에서 게이트 온 전압(VGL)으로 낮아질 때 노드 Q의 전위도 게이트 온 전압(VGL)에서 부스팅 전압(BSL)으로 낮아진다. 그 결과 게이트 온 전압(VGL)의 제1 클럭신호 S1CLK1가 트랜지스터 T6를 통해 지연/왜곡 없이 노드 Na에 충전되게 된다. 다시 말해, 게이트 온 전압(VGL)의 제1 스캔 신호(SCAN(1))가 노드 Na로 빠르게 출력된다.

구간③에서 노드 Q의 전위가 게이트 온 전압(VGL)에서 부스팅 전압(BSL)으로 낮아짐에 따라 트랜지스터들 Tbv1~Tbv4는 턴 오프 된다. 구간③에서 노드 Q의 전위가 부스팅 되는 동안에 트랜지스터들 Tbv1~Tbv4이 턴 오프 되어 트랜지스터들 Tqrst,T2,T3,T8에 가해지는 과부하를 차단한다.

구간③에서 트랜지스터 T8의 게이트전극은 플로팅되고, 트랜지스터 T8은 온 상태를 유지한다. 그리고, 게이트 오프 전압(VGH)의 제1 클럭신호 S1CLK3에 응답하여 트랜지스터들 T4가 오프 상태를 유지한다. 그 결과, 노드 QB는 게이트 오프 전압(VGH)을 유지하고, 트랜지스터 T7이 오프 상태를 유지한다. 그리고, 게이트 오프 전압(VGH)의 노드 QB에 의해 트랜지스터 T3이 오프 상태를 유지한다.

도 10 및 도 11d를 참조하면, 구간④에서 제1 클럭신호 S1CLK2는 게이트 온 전압(VGL)으로 입력되고, 제1 클럭신호들 S1CLK1, S1CLK3, S1CLK4와 제1 및 제2 스타트 신호(S1VST,S2VST)와 글로벌 리셋 신호(QRST)는 게이트 오프 전압(VGH)으로 입력된다.

구간④에서 게이트 오프 전압(VGH)의 제1 및 제2 스타트 신호(S1VST,S2VST)에 따라 트랜지스터들 T1,T1',T5가 오프 상태를 유지하고, 게이트 오프 전압(VGH)의 제1 클럭신호 S1CLK4에 따라 트랜지스터 T2가 오프 상태를 유지하고, 게이트 오프 전압(VGH)의 제1 클럭신호 S1CLK3에 따라 트랜지스터 T4가 오프 상태를 유지한다.

구간④에서 노드 Q는 플로팅된다. 구간④에서 클럭 단자 B1의 전위가 게이트 온 전압(VGL)에서 게이트 오프 전압(VGH)으로 높아질 때 노드 Q의 전위도 부스팅 전압(BSL)에서 게이트 온 전압(VGL)에서 높아진다. 그리고, 트랜지스터들 Tbv1~Tbv4, T8은 턴 온 되고, 트랜지스터들 T3, T7은 턴 오프 된다. 트랜지스터 T6은 온 상태를 유지한다. 그 결과, 트랜지스터 T6을 통해 게이트 오프 전압(VGH)의 제1 클럭신호 S1CLK1가 제1 스캔신호(SCAN(1))로서 노드 Na에 출력된다.

도 10 및 도 11e를 참조하면, 구간⑤에서 제1 클럭신호 S1CLK3은 게이트 온 전압(VGL)으로 입력되고, 제1 클럭신호들 S1CLK1, S1CLK2, S1CLK4와 제1 및 제2 스타트 신호(S1VST,S2VST)와 글로벌 리셋 신호(QRST)은 게이트 오프 전압(VGH)으로 입력된다.

구간⑤에서 게이트 오프 전압(VGH)의 제1 및 제2 스타트 신호(S1VST,S2VST)에 따라 트랜지스터들 T1,T1',T5가 오프 상태를 유지하고, 게이트 오프 전압(VGH)의 제1 클럭신호 S1CLK4에 따라 트랜지스터 T2가 오프 상태를 유지한다. 그리고, 게이트 온 전압(VGL)의 제1 클럭신호 S1CLK3에 따라 트랜지스터 T4가 턴 온 된다.

구간⑤에서 트랜지스터 T4의 턴 온에 의해 게이트 온 전압(VGL)이 노드 QB에 재차 인가된다. 그리고, 게이트 온 전압(VGL)의 노드 QB에 따라 트랜지스터들 T7, T3이 턴 온 된다. 그 결과, 트랜지스터 T7을 통해 게이트 오프 전압(VGH)의 제1 스캔신호(SCAN(1))가 노드 Na에 출력되고, 트랜지스터 T3을 통해 게이트 오프 전압(VGH)이 노드 Q에 재차 인가된다.

구간⑤에서 노드 Q의 전위는 게이트 오프 전압(VGH)으로 반전되고, 트랜지스터들 Tbv1~Tbv4는 온 상태를 유지한다. 그리고, 게이트 오프 전압(VGH)의 노드 Q에 따라 트랜지스터 T6가 턴 오프 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 110 : 타이밍 콘트롤러
120 : 데이터 드라이버 130 : 게이트 드라이버
131 : 제1 스캔 드라이버 132 : 제2 스캔 드라이버

Claims

다수의 제1 스테이지들을 통해 제1 스캔 신호를 순차적으로 출력하는 제1 스캔 드라이버; 및
다수의 제2 스테이지들을 통해 제2 스캔 신호를 순차적으로 출력하되, 상기 제2 스캔 신호의 게이트 온 구간은 상기 제1 스캔 신호의 게이트 온 구간을 포함하는 제2 스캔 드라이버를 구비하고,
상기 제1 스테이지들 중에서 적어도 일부는, 자신보다 먼저 활성화되는 전단 제1 스테이지의 출력 노드에 연결됨과 아울러 자신보다 먼저 활성화되는 전단 제2 스테이지의 출력 노드에 연결되는 제1 입력부를 포함하고,
상기 제2 스테이지들 중에서 적어도 일부는, 자신보다 먼저 활성화되는 상기 전단 제1 스테이지의 출력 노드에 연결됨과 아울러 자신보다 먼저 활성화되는 상기 전단 제2 스테이지의 출력 노드에 연결되는 제2 입력부를 포함하는 게이트 드라이버.
제 1 항에 있어서,
상기 제1 입력부는 게이트 온 전압의 입력단과 노드 Q 사이에 직렬 연결된 트랜지스터 T1 및 트랜지스터 T1'를 포함하고,
상기 트랜지스터 T1의 게이트전극은 제1 스타트 단자를 통해 상기 전단 제1 스테이지의 출력 노드에 연결되고, 상기 트랜지스터 T1'의 게이트전극은 제2 스타트 단자를 통해 상기 전단 제2 스테이지의 출력 노드에 연결되는 게이트 드라이버.
제 1 항에 있어서,
상기 제2 입력부는 게이트 온 전압의 입력단과 노드 Q 사이에 직렬 연결된 트랜지스터 T1 및 트랜지스터 T1'를 포함하고,
상기 트랜지스터 T1의 게이트전극은 제1 스타트 단자를 통해 상기 전단 제1 스테이지의 출력 노드에 연결되고, 상기 트랜지스터 T1'의 게이트전극은 제2 스타트 단자를 통해 상기 전단 제2 스테이지의 출력 노드에 연결되는 게이트 드라이버.
제 2 항 또는 제 3 항에 있어서,
상기 노드 Q는 상기 트랜지스터 T1 및 상기 트랜지스터 T1'가 모두 턴 온 되는 경우에 상기 게이트 온 전압으로 활성화되는 게이트 드라이버.
제 1 항에 있어서,
상기 제1 스테이지들 중에서 가장 먼저 활성화되는 최상단 제1 스테이지는 제1 스타트 신호가 인가되는 제1 스타트 배선에 연결됨과 아울러 제2 스타트 신호가 인가되는 제2 스타트 배선에 연결되는 제1 입력부를 포함하고,
상기 제2 스테이지들 중에서 가장 먼저 활성화되는 최상단 제2 스테이지는 상기 제1 스타트 신호가 인가되는 상기 제1 스타트 배선에 연결됨과 아울러 상기 제2 스타트 신호가 인가되는 상기 제2 스타트 배선에 연결되는 제2 입력부를 포함하고,
상기 제1 스타트 신호와 상기 제2 스타트 신호는 게이트 온 구간이 부분적으로 중첩되는 게이트 드라이버.
다수의 제1 스테이지들을 통해 제1 스캔 신호를 순차적으로 출력하는 제1 스캔 드라이버; 및
다수의 제2 스테이지들을 통해 상기 제1 스캔 신호와 게이트 온 구간이 부분적으로 중첩되는 제2 스캔 신호를 순차적으로 출력하는 제2 스캔 드라이버를 구비하고,
제1 위상의 제1 스캔 신호를 출력하는 상기 제1 스테이지들 및 상기 제1 위상의 제2 스캔 신호를 출력하는 상기 제2 스테이지들 각각은, 상기 제1 위상보다 앞선 제2 위상의 제1 스캔 신호와 상기 제2 위상의 제2 스캔 신호에 따라 동작이 활성화되는 게이트 드라이버.
제 6 항에 있어서,
상기 제1 스테이지들 각각은 자신보다 먼저 활성화되는 전단 제1 스테이지의 출력 노드에 연결됨과 아울러, 자신보다 먼저 활성화되는 전단 제2 스테이지의 출력 노드에 연결되는 제1 입력부를 포함하는 게이트 드라이버.
제 7 항에 있어서,
상기 제1 입력부는 게이트 온 전압의 입력단과 노드 Q 사이에 직렬 연결된 트랜지스터 T1 및 트랜지스터 T1'를 포함하고,
상기 트랜지스터 T1의 게이트전극은 제1 스타트 단자를 통해 상기 전단 제1 스테이지의 출력 노드에 연결되고, 상기 트랜지스터 T1'의 게이트전극은 제2 스타트 단자를 통해 상기 전단 제2 스테이지의 출력 노드에 연결되는 게이트 드라이버.
제 6 항에 있어서,
상기 제2 스테이지들 각각은 자신보다 먼저 활성화되는 전단 제1 스테이지의 출력 노드에 연결됨과 아울러, 자신보다 먼저 활성화되는 전단 제2 스테이지의 출력 노드에 연결되는 제2 입력부를 포함하는 게이트 드라이버.
제 9 항에 있어서,
상기 제2 입력부는 게이트 온 전압의 입력단과 노드 Q 사이에 직렬 연결된 트랜지스터 T1 및 트랜지스터 T1'를 포함하고,
상기 트랜지스터 T1의 게이트전극은 제1 스타트 단자를 통해 상기 전단 제1 스테이지의 출력 노드에 연결되고, 상기 트랜지스터 T1'의 게이트전극은 제2 스타트 단자를 통해 상기 전단 제2 스테이지의 출력 노드에 연결되는 게이트 드라이버.
제 8 항 또는 제 10 항에 있어서,
상기 노드 Q는 상기 트랜지스터 T1 및 상기 트랜지스터 T1'가 모두 턴 온 되는 경우에 상기 게이트 온 전압으로 활성화되는 게이트 드라이버.
픽셀들에 연결된 제1 게이트라인들과 제2 게이트라인들이 구비된 표시패널; 및
상기 청구항 제1항 내지 제11항 중 어느 한 항의 상기 제1 스테이지들의 상기 제1 스캔 신호를 상기 제1 게이트라인들로 공급하고, 상기 청구항 제1항 내지 제11항 중 어느 한 항의 상기 제2 스테이지들의 상기 제2 스캔 신호를 상기 제2 게이트라인들로 공급하는 게이트 드라이버를 포함하는 표시장치.
제 12 항에 있어서,
상기 픽셀들 각각은 발광 소자와 구동 소자를 포함하고,
상기 픽셀들의 특정 노드를 초기화하기 위한 초기화 기간에서 상기 제1 스캔 신호는 게이트 오프 전압으로 출력되고 상기 제2 스캔 신호는 게이트 온 전압으로 출력되고,
상기 초기화 기간에 이어 상기 구동 소자의 문턱 전압을 샘플링 및 보상하기 위한 샘플링 기간에서 상기 제1 스캔 신호와 상기 제2 스캔 신호는 게이트 온 전압으로 출력되고,
상기 샘플링 기간에 이어 상기 발광 소자를 구동시키기 위한 발광 기간에서 상기 제1 스캔 신호와 상기 제2 스캔 신호는 게이트 오프 전압으로 출력되는 표시장치.