KR102573311B1 - 액티브 매트릭스 타입의 표시장치 - Google Patents

액티브 매트릭스 타입의 표시장치 Download PDF

Info

Publication number
KR102573311B1
KR102573311B1 KR1020180067553A KR20180067553A KR102573311B1 KR 102573311 B1 KR102573311 B1 KR 102573311B1 KR 1020180067553 A KR1020180067553 A KR 1020180067553A KR 20180067553 A KR20180067553 A KR 20180067553A KR 102573311 B1 KR102573311 B1 KR 102573311B1
Authority
KR
South Korea
Prior art keywords
pixels
gate
line
gate line
color
Prior art date
Application number
KR1020180067553A
Other languages
English (en)
Other versions
KR20190140715A (ko
Inventor
남주현
김동익
이진우
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020180067553A priority Critical patent/KR102573311B1/ko
Publication of KR20190140715A publication Critical patent/KR20190140715A/ko
Application granted granted Critical
Publication of KR102573311B1 publication Critical patent/KR102573311B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2003—Display of colours
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0452—Details of colour pixel setup, e.g. pixel composed of a red, a blue and two green components
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 실시예에 따른 표시장치는 동일 수평라인 상에서 서로 다른 컬러를 구현하는 2개의 이웃한 픽셀들이 1개의 공유 데이터라인에 접속되고, 상기 픽셀들과 제1 간격을 두고 상기 픽셀들의 편측에 배치된 제1 게이트라인과, 상기 픽셀들과 제2 간격을 두고 상기 픽셀들의 편측에 배치된 제2 게이트라인이 포함되며, 상기 제2 간격은 상기 제1 간격보다 작은 표시패널; 상기 2개의 이웃한 픽셀들에 기입될 데이터전압들을 생성하여 상기 공유 데이터라인에 연속해서 출력하는 데이터 구동부; 및 상기 제1 게이트라인에 제1 게이트신호를 공급하고 상기 제2 게이트라인에 상기 제1 게이트신호와 위상이 다른 제2 게이트신호를 공급하여 상기 공유 데이터라인으로부터 상기 2개의 이웃한 픽셀들에 기입될 데이터전압들의 기입 타이밍을 분리하는 게이트 구동부를 포함한다.

Description

액티브 매트릭스 타입의 표시장치{Display Device Of Active Matrix Type}
본 발명은 액티브 매트릭스 타입의 표시장치에 관한 것이다.
표시장치는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터뿐만 아니라, 노트북컴퓨터, PDA 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 이러한 표시장치는 액정표시장치(Liquid Crystal Display; LCD), 플라즈마 표시장치(Plasma Display Panel; PDP), 유기발광 표시장치(Organic Light-Emitting Diode Display) 등이 있다. 특히, 액티브 매트릭스 타입의 유기발광 표시장치는 스스로 발광하는 유기발광다이오드(Organic Light-Emitting Diode: 이하, OLED라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
유기발광 표시장치는 적색을 표현하는 다수의 R 픽셀들, 녹색을 표현하는 다수의 G 픽셀들, 및 청색을 표현하는 다수의 B 픽셀들을 포함하며, 경우에 따라서 백색을 표현하는 다수의 W 픽셀들을 더 포함할 수 있다. 픽셀들 각각은 복수의 신호 라인들에 연결되어 신호라인들(게이트라인들과 데이터라인들 등을 포함)로부터 인가되는 구동 신호에 따라 구동된다.
픽셀들과 신호라인들은 적층 공정을 통해 형성되기 때문에, 픽셀들과 게이트라인들 사이에 오버랩 커패시터(Overlap Capacitor)나 기생 커패시터(Parasitic Capacitor)가 형성될 수 있다. 오버랩 커패시터와 기생 커패시터로 인한 영향 정도가 인접 픽셀들에서 상이할 경우 휘도 편차가 생길 수 있고 고휘도 구현이 불가능할 수 있다.
또한, 데이터 구동부의 출력 채널수를 줄이는 방안을 유기발광 표시장치에 최적화하여 도입할 필요가 있다.
따라서, 본 발명은 데이터 라인 공유 구조를 유기발광 표시장치에 적합하게 보완할 수 있는 액티브 매트릭스 타입의 표시장치를 제공하기 위한 것이다.
나아가, 본 발명은 오버랩 커패시터와 기생 커패시터로 인한 영향을 줄여 휘도 편차를 최소화하고 고휘도 구현을 달성할 수 있는 액티브 매트릭스 타입의 표시장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 표시장치는 동일 수평라인 상에서 서로 다른 컬러를 구현하는 2개의 이웃한 픽셀들이 1개의 공유 데이터라인에 접속되고, 상기 픽셀들과 제1 간격을 두고 상기 픽셀들의 편측에 배치된 제1 게이트라인과, 상기 픽셀들과 제2 간격을 두고 상기 픽셀들의 편측에 배치된 제2 게이트라인이 포함되며, 상기 제2 간격은 상기 제1 간격보다 작은 표시패널; 상기 2개의 이웃한 픽셀들에 기입될 데이터전압들을 생성하여 상기 공유 데이터라인에 연속해서 출력하는 데이터 구동부; 및 상기 제1 게이트라인에 제1 게이트신호를 공급하고 상기 제2 게이트라인에 상기 제1 게이트신호와 위상이 다른 제2 게이트신호를 공급하여 상기 공유 데이터라인으로부터 상기 2개의 이웃한 픽셀들에 기입될 데이터전압들의 기입 타이밍을 분리하는 게이트 구동부를 포함한다.
상기 픽셀들은 복수의 제1 색 픽셀들, 복수의 제2 색 픽셀들, 복수의 제3 색 픽셀들을 포함하고, 상기 제1 색 픽셀들은 상기 제1 게이트라인에 접속되고, 상기 제2 색 픽셀들은 상기 제2 게이트라인에 접속되며, 상기 제3 색 픽셀들은 상기 제1 게이트라인과 상기 제2 게이트라인에 번갈아 접속된다.
상기 제1 게이트라인에 접속된 상기 제1 색 픽셀들과, 상기 제1 게이트라인에 접속된 일부의 상기 제3 색 픽셀들은, 상기 제2 게이트라인과 중첩되는 위치에서 오버랩 커패시터에 더 연결되고, 상기 게이트 구동부는 상기 오버랩 커패시터의 영향을 최소화하기 위해 상기 제2 게이트신호를 상기 제2 게이트라인에 공급한 후에 상기 제1 게이트신호를 상기 제1 게이트라인에 공급하며, 상기 제2 게이트라인에 대한 스캔 구동이 종료된 이후에 상기 제1 게이트라인에 대한 스캔 구동이 이루어진다.
상기 픽셀들은 복수의 제1 색 픽셀들과 복수의 제2 색 픽셀들을 포함하고, 상기 표시패널은, 제1 공유 데이터라인에 접속된 제1 색 및 제2 색 픽셀들과 제2 공유 데이터라인에 접속된 상기 제1 색 및 제2 색 픽셀들 사이에서 비공유 데이터라인에 접속된 제3 색 픽셀들을 더 포함한다.
상기 제1 색 픽셀들은 상기 제1 게이트라인에 접속되고, 상기 제2 색 픽셀들은 상기 제2 게이트라인에 접속되며, 상기 제3 색 픽셀들은 상기 제1 게이트라인에 접속된다.
상기 게이트 구동부는 상기 제1 게이트신호를 상기 제1 게이트라인에 공급한 후에 상기 제2 게이트신호를 상기 제2 게이트라인에 공급하며, 상기 제1 게이트라인에 대한 스캔 구동이 종료된 이후에 상기 제2 게이트라인에 대한 스캔 구동이 이루어진다.
상기 제1 게이트라인에 접속된 상기 제1 색 픽셀들과, 상기 제1 게이트라인에 접속된 상기 제3 색 픽셀들은, 상기 제2 게이트라인과 중첩되는 위치에서 오버랩 커패시터에 더 연결되고, 상기 게이트 구동부는 상기 오버랩 커패시터의 영향을 최소화하기 위해 상기 제2 게이트신호를 상기 제2 게이트라인에 공급한 후에 상기 제1 게이트신호를 상기 제1 게이트라인에 공급하며,
상기 제2 게이트라인에 대한 스캔 구동이 종료된 이후에 상기 제1 게이트라인에 대한 스캔 구동이 이루어진다.
상기 제1 색, 제2 색, 및 제3 색 픽셀들 각각은 박막 트랜지스터가 형성된 기판 상부로 빛을 방출하는 상부 발광형으로 구현되고, 상기 제1 색, 제2 색, 및 제3 색 픽셀들 중 일부 픽셀들의 개구부는 상기 픽셀들에 고전위 픽셀전원을 공급하기 위한 고전위 전원 배선의 일부와 중첩된다.
상기 제1 게이트라인과 상기 제2 게이트라인은 고리 형태의 리페어부를 각각 포함하고, 상기 개구부와 상기 리페이부의 중첩에 의해 기생 커패시터가 형성된다.
동일 컬러의 픽셀들 간 기생 커패시턴스 편차가 최소화되도록 상기 리페어부의 선폭이 다르게 설계된다.
상기 개구부가 상기 고전위 전원 배선과 중첩된 A 픽셀과 상기 개구부가 상기 고전위 전원 배선과 비중첩된 B 픽셀이 동일 컬러를 구현할 때, 상기 A 픽셀의 개구부와 중첩되는 리페어부 선폭은 상기 B 픽셀의 개구부와 중첩되는 리페어부 선폭에 비해 더 두껍다.
상기 제1 게이트신호 및 상기 제2 게이트신호 각각은, 폴링 에지의 전압이 라이징 에지의 전압보다 낮다.
본 발명의 실시예들에 의하면 본 발명은 다음과 같은 효과가 있다.
본 발명은 데이터 라인 공유 구조를 유기발광 표시장치에 적용함에 있어, 각 수평라인에 할당된 2개의 게이트라인들을 픽셀들의 편측에 배치함으로써, 픽셀들의 나머지 일측에 대한 설계 자유도가 높아질 수 있고, 픽셀들의 스토리지 커패시터를 크게 형성할 수 있는 이점이 있다.
본 발명은 데이터 라인 공유 구조로서 DRD 구조와 H-DRD 구조를 채택할 수 있다. 본 발명은 픽셀들과 상대적으로 이격거리가 작은 제2 게이트라인을 먼저 구동하고, 제2 게이트라인에 대한 스캔 구동이 완료된 후에 픽셀들과 상대적으로 이격거리가 큰 제1 게이트라인을 구동한다. 이러한 스캔 구동 순서를 변경함으로써, 본 발명은 DRD 구조에서의 오버랩 커패시터 편차를 최소화하여 동일 컬러의 픽셀들 간 휘도 편차를 줄일 수 있고, 또한 H-DRD 구조에서의 킥백 영향 차이를 최소화하여 일부 컬러의 픽셀들의 데이터전압의 크기를 줄여 소비전력을 낮출 수 있다.
본 발명은 게이트라인에 대한 리페어부 설계 변경을 통해 픽셀들 간 기생 커패시턴스의 편차를 최소화할 수 있고, 게이트신호의 폴링 에지 전압이 라이징 에지 전압보다 낮아지도록 게이트신호를 변조하여 픽셀들 간 휘도 편차를 완화할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 도면이다.
도 2는 본 발명의 일 실시예에 따른 픽셀들과 신호 라인들의 접속 구성을 보여주는 도면이다.
도 3은 도 2에서 동일한 데이터라인을 공유하는 2 픽셀들의 등가 회로들을 보여주는 도면이다.
도 4 및 도 5는 도 2의 픽셀들을 제1 스캔 구동하는 경우 동일 컬러를 구현하는 인접 픽셀들 간에 휘도 편차가 생기는 것을 설명하기 위한 도면들이다.
도 6 및 도 7은 도 2의 픽셀들을 제2 스캔 구동하는 경우 동일 컬러를 구현하는 인접 픽셀들 간에 휘도 편차가 없어지는 것을 설명하기 위한 도면들이다.
도 8은 본 발명의 다른 실시예에 따른 픽셀들과 신호 라인들의 접속 구성을 보여주는 도면이다.
도 9는 도 8의 픽셀들을 제2 스캔 구동하는 경우 킥백 영향이 최소화되는 것을 설명하기 위한 도면이다.
도 10a는 도 8의 픽셀들에 대한 픽셀 어레이 도면으로서, 동일 컬러를 구현하는 인접 픽셀들 간의 비대칭 설계로 인해 상기 인접 픽셀들에서 기생 커패시턴스가 달라지는 것을 설명하기 위한 도면이다.
도 10b는 도 8의 픽셀들에 대한 픽셀 어레이 도면으로서, 게이트라인의 선폭을 조정하여 상기 인접 픽셀들에서 생기는 기생 커패시턴스 편차를 최소화하는 것을 설명하기 위한 도면이다.
도 11은 상기 인접 픽셀들에서 생기는 기생 커패시턴스 편차를 최소화하기 전과 후의 시뮬레이션 결과를 보여주는 도면이다.
도 12 및 도 13은 동일 컬러를 구현하는 인접 픽셀들 간의 휘도 편차를 최소화하기 위해 도 8의 픽셀들에 인가되는 게이트 변조신호를 보여주는 도면들이다.
도 14는 기생 커패시턴스 편차를 최소화와 게이트 변조신호의 인가에 따른 기술적 효과를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다.
본 발명에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 드라이버는 n 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있으나 이에 한정되지 않고 p 타입 MOSFET 구조의 TFT로 구현될 수도 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT (NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이에 반해, p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 본 발명의 실시예에 대한 설명에서는 소스와 드레인 중 어느 하나를 제1 전극, 소스와 드레인 중 나머지 하나를 제2 전극으로 기술한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 이하의 실시예에서, 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 하지만, 본 발명의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있음에 주의하여야 한다.
이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 본 발명의 실시예에 따른 표시장치를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 타이밍 콘트롤러(11), 패널 구동부(12,13)를 포함할 수 있다. 패널 구동부(12,13)는 표시패널(10)의 데이터라인들(15)을 구동하는 데이터 구동부(12)와, 표시패널(10)의 게이트라인들(17)을 구동하는 게이트 구동부(13)를 포함한다.
표시패널(10)에는 다수의 데이터라인들(15) 및 기준전압 라인들(16)과, 다수의 게이트라인들(17)이 구비될 수 있다. 데이터라인들(15), 기준전압 라인들(16) 및 게이트라인들(17)의 교차영역에는 픽셀들(PXL)이 배치될 수 있다. 그리고, 매트릭스 형태로 배치된 픽셀들(PXL)에 의해 표시패널(10)의 표시 영역(AA)에 픽셀 어레이가 형성될 수 있다.
픽셀 어레이에서, 픽셀들(PXL)은 일 방향을 기준으로 라인 별로 구분될 수 있다. 예컨대, 픽셀들(PXL)은 게이트라인 연장 방향(또는 수평 방향)을 기준으로 다수의 수평 라인들로 구분될 수 있다. 여기서, 수평 라인은 물리적인 신호라인이 아니라, 일 수평 방향을 따라 서로 이웃하게 배치된 픽셀들(PXL)의 집합체를 의미한다. 따라서, 동일 픽셀 라인을 구성하는 픽셀들(PXL)은 동일한 게이트라인들(17)에 연결될 수 있다.
픽셀 어레이에서, 픽셀들(PXL) 각각은 데이터라인(15)을 통해 디지털-아날로그 컨버터(이하, DAC)에 연결되고, 기준전압 라인(16)을 통해 센싱부에 연결될 수 있다. 기준전압 라인(16)은 기준 전압의 공급을 위해 DAC에 더 연결될 수 있다. DAC와 센싱부는 데이터 구동부(12)에 내장될 수 있으나, 이에 한정되지 않는다.
픽셀 어레이에서, 픽셀들(PXL) 각각은 고전위 전원라인(18)을 통해 고전위 픽셀전원(EVDD)에 연결될 수 있다. 그리고, 픽셀들(PXL) 각각은 게이트라인(17)을 통해 게이트 구동부(13)에 연결될 수 있다.
픽셀 어레이에서, 픽셀들(PXL)은 더블 레이트 구동(Double Rate Drive, 이하 DRD)에 적합한 접속 구조를 가질 수 있다. DRD 기술은 통상의 표시장치에 비해 데이터라인(15)의 개수를 1/2배로 감소시키고 게이트라인(17)의 개수를 2배로 증가시켜 표시패널을 구동하는 기술이다. DRD 기술을 적용하면 서로 다른 컬러를 구현하는 이웃한 2개의 픽셀들이 하나의 데이터라인(15)을 공유하는 구조가 된다. 그리고, 각 수평라인마다 2개의 게이트라인들(17)이 배치되는데, 특히 2개의 게이트라인들(17)이 픽셀들(PXL)의 편측에 모두 배치된다.
DRD 기술은 액정표시장치에 적용될 수 있다. 액정표시장치를 대상으로 DRD 기술을 적용하는 경우, 2개의 게이트라인들(17)은 픽셀들(PXL)의 양측(상측 및 하측)에 각각 1개씩 배치될 수 있다. 그런데, 이러한 게이트라인들(17)의 양측 배치 구성을 유기발광 표시장치에 그대로 차용할 수는 없다. 유기발광 표시장치는 액정표시장치에 비해 픽셀 구성이 복잡하기 때문에 게이트라인들(17)을 배치함에 있어 상대적으로 고려되어야 할 사항이 많다. 즉, 픽셀들은 게이트라인들(17) 뿐만 아니라 기준전압 라인(16), 및 고전위 전원라인(18)에도 접속되어야 하므로, 게이트라인들(17)의 배치 위치를 설계할 때 기준전압 라인(16)과 고전위 전원라인(18)의 배치 위치도 고려되어야 한다. 본 발명과 같이 2개의 게이트라인들(17)을 픽셀들(PXL)의 편측에 모두 배치시키면 나머지 일측에 대한 설계 자유도가 높아질 수 있고, 픽셀들(PXL)의 스토리지 커패시터를 크게 형성할 수 있는 이점이 있다.
2개의 게이트라인들(17)은 동일 수평라인 상의 일부 픽셀들(PXL)에 접속되는 제1 게이트라인과 나머지 픽셀들(PXL)에 접속되는 제2 게이트라인을 포함할 수 있다. 본 발명의 DRD 기술은 다음과 같은 접속 구조를 갖게 된다. 동일 수평라인 상에서 서로 다른 컬러를 구현하는 2개의 이웃한 픽셀들(PXL)이 1개의 공유 데이터라인에 접속된다. 그리고, 제1 게이트라인은 상기 픽셀들(PXL)과 제1 간격을 두고 상기 픽셀들(PXL)의 편측에 배치되고, 제2 게이트라인은 상기 픽셀들(PXL)과 제2 간격을 두고 상기 픽셀들(PXL)의 편측에 배치된다. 이 경우, 상기 제2 간격은 상기 제1 간격보다 작다.
본 발명의 DRD 기술은 도 2와 같은 DRD 구조 외에 도 8과 같은 H-DRD 구조를 모두 포함할 수 있다. H-DRD 구조는 DRD 구조와 비교하여 비공유 데이터라인에 연결되는 픽셀들(PXL)을 더 포함하는 점에서 차이가 있다. H-DRD 구조는 동일 수평라인 상의 일부 픽셀들을 공유 데이터라인에 연결하고, 나머지 픽셀들을 비공유 데이터라인에 연결하는 구조이다. 게이트라인들(17)의 편측 배치 구성에 의해 인접한 픽셀들(PXL)에서 오버랩 커패시터가 상이하게 형성될 수 있다. H-DRD 구조는 DRD 구조에 비해 동일 컬러를 표시하는 픽셀들(PXL) 간의 오버랩 커패시터 편차를 줄이기가 보다 용이하다. 다만, H-DRD 구조의 경우 오버랩 커패시터의 형성 유무에 따른 킥백 영향 차이를 고려할 필요가 있다.
본 발명의 DRD 기술은 오버랩 커패시터 편차와 킥백 영향 차이를 최소화하기 위해 스캔 구동 순서를 변경할 수 있다. 이러한 스캔 구동 순서는 픽셀들(PXL)과 상대적으로 이격거리가 작은 제2 게이트라인을 먼저 구동하고, 제2 게이트라인에 대한 스캔 구동이 완료된 후에 상대적으로 이격거리가 큰 제1 게이트라인을 구동하는 것이다.
한편, 픽셀 어레이에서 픽셀들(PXL)은 제1 색 픽셀들과, 제2 색 픽셀들과, 제3 색 픽셀들을 포함할 수 있다. 제1 색 내지 제3 색은 서로 다른 컬러로서, 적색, 녹색, 청색 중 선택적으로 어느 하나일 수 있다. 제1 색, 제2 색, 및 제3 색 픽셀들 각각은 박막 트랜지스터가 형성된 기판 상부로 빛을 방출하는 상부 발광형으로 구현될 수 있다. 상부 발광형 구조에서 고 개구율을 확보하기 위한 방안을 고려할 수 있다. 고 개구율 확보 방안은 입력 영상이 표시되는 픽셀들(PXL)의 개구부(개구영역)를 고전위 전원라인(18) 위에까지 확장하여 형성하는 것이다. 이러한 고 개구율 확보 기술의 경우 동일 컬러를 구현하는 픽셀들 간에 개구부 비대칭 구조로 인해 개구부에 영향을 미치는 기생 커패시턴스가 달라질 수 있다. 본 발명은 도 10b와 같은 게이트라인에 대한 설계 변경을 통해 픽셀들 간 기생 커패시턴스의 편차를 최소화할 수 있고, 도 12 및 도 13과 같은 게이트신호 모듈레이션(Gate Pulse Modulation, 이하 GPM) 기술을 더 활용하여 픽셀들 간 휘도 편차를 완화할 수 있다.
타이밍 콘트롤러(11)는 호스트 시스템(14)으로부터 입력되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동부(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동부(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 생성할 수 있다. 게이트 제어신호(GDC)는 게이트 스타트 신호, 게이트 쉬프트 클럭들 등을 포함할 수 있다. 게이트 스타트 신호는 게이트 구동부(13)의 첫번째 스테이지를 활성화시키기 위한 신호이다. 게이트 쉬프트 클럭들은 게이트 구동부(13)의 스테이지들의 동작 및 출력을 제어하는 신호이다. 데이터 제어신호(DDC)는 소스 스타트 펄스, 소스 샘플링 클럭, 및 소스 출력 인에이블신호 등을 포함할 수 있다. 소스 스타트 펄스는 데이터 구동부(12)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터의 샘플링 타이밍을 제어한다. 소스 출력 인에이블신호는 데이터 구동부(12)의 출력 타이밍을 제어한다.
타이밍 콘트롤러(11)는 호스트 시스템(14)으로부터 입력되는 영상 데이터(DATA)를 표시패널(10)에 맞게 가공하여 데이터 구동부(12)에 공급한다.
타이밍 콘트롤러(11)는 타이밍 제어신호들(GDC,DDC)을 기초로 표시패널(10)의 수평 라인들에 대한 디스플레이 구동 타이밍과 센싱 구동 타이밍을 제어함으로써, 화상 표시전, 화상 표시중, 및 화상 표시후에 선택적으로 픽셀들의 구동 특성이 센싱되도록 할 수 있다. 여기서, 센싱 구동이란 특정 수평 라인에 배치된 픽셀들(PXL)에 센싱용 데이터를 기입하여 해당 픽셀들(PXL)의 구동 특성을 센싱하고, 이 센싱 결과를 기초로 해당 픽셀들(PXL)의 구동 특성 변화를 보상하기 위한 보상 값을 업데이트하는 구동이다. 디스플레이 구동이란 1 프레임 내에서 입력 영상 데이터를 수평 라인들에 기입하여 표시패널(10)에서 입력 영상을 재현하는 구동이다.
타이밍 콘트롤러(11)는 한 프레임 중의 수직 액티브 기간에서 디스플레이 구동을 구현하고, 입력 영상 데이터의 기입이 이뤄지지 않는 수직 블랭크 기간에서 센싱 구동을 구현할 수 있다.
게이트 구동부(13)는 타이밍 콘트롤러(11)로부터의 게이트 제어신호(DDC)에 기초하여 게이트 신호를 생성할 수 있다. 게이트 구동부(13)는 동일 수평라인의 픽셀들(PXL)에 연결된 제1 게이트라인에 제1 게이트신호를 공급하고, 제2 게이트라인에 상기 제1 게이트신호와 위상이 다른 제2 게이트신호를 공급하여 공유 데이터라인으로부터 2개의 이웃한 픽셀들에 기입될 데이터전압들의 기입 타이밍을 분리할 수 있다.
게이트 구동부(13)는 게이트 드라이버 인 패널 방식(GIP)에 따라 표시패널(10)의 비 표시영역(NA)에 내장(형성)될 수 있다.
데이터 구동부(12)는 복수의 DAC들과, 복수의 센싱부들을 포함할 수 있다. DAC는 타이밍 콘트롤러(11)로부터의 데이터 제어신호(DDC)에 기초하여 입력 영상 데이터(DATA)를 데이터전압으로 변환한다. 그리고, DAC는 픽셀들(PXL)에 기입될 기준 전압을 생성한다.
DAC는 디스플레이 구동을 구현하기 위해, 제1 및 제2 게이트신호에 동기하여 2개의 이웃한 픽셀들에 기입될 데이터전압들을 생성하여 공유 데이터라인에 연속해서 출력할 수 있다.
DAC는 디스플레이 구동을 구현하기 위해, 제1 및 제2 게이트신호에 동기하여 2개의 이웃한 픽셀들에 기입될 기준전압들을 생성하여 기준전압 라인들(16)에 출력할 수 있다.
도 2는 본 발명의 일 실시예에 따른 픽셀들과 신호 라인들의 접속 구성을 보여주는 도면이다. 그리고, 도 3은 도 2에서 동일한 데이터라인을 공유하는 2 픽셀들의 등가 회로들을 보여주는 도면이다.
도 2는 DRD 구조의 픽셀 어레이의 일부를 나타내고 있다.
도 2를 참조하면, DRD 구조의 픽셀들은 복수의 제1 색 픽셀들, 복수의 제2 색 픽셀들, 복수의 제3 색 픽셀들을 포함할 수 있다. 제1 색, 제2 색, 및 제3 색 픽셀들은 각각 서로 다른 컬러를 구현하고, 적색, 녹색, 청색 픽셀들 중 어느 하나일 수 있다. 예컨대, 제1 색 픽셀들은 픽셀 RP1, 픽셀 RP2로 구현될 수 있고, 제2 색 픽셀들은 픽셀 GP1, 픽셀 GP2로 구현될 수 있고, 제3 색 픽셀들은 픽셀 BP1, 픽셀 BP2로 구현될 수 있다.
픽셀 RP1, 픽셀 GP1, 및 픽셀 BP1은 동일 수평라인 상에서 서로 이웃하게 배치되어 제1 단위 픽셀을 구성할 수 있고, 마찬가지로 픽셀 RP2, 픽셀 GP2, 및 픽셀 BP2도 동일 수평라인 상에서 서로 이웃하게 배치되어 제2 단위 픽셀을 구성할 수 있다. 그리고, 제1 단위 픽셀과 제2 단위 픽셀도 동일 수평라인 상에서 서로 이웃할 수 있다.
DRD 구조를 구현하기 위해, 동일 수평라인 상에서 서로 다른 컬러를 구현하는 2개의 이웃한 픽셀들이 1개의 공유 데이터라인에 접속될 수 있다. 예를 들어, 픽셀 RP1과 픽셀 GP1은 제1 공유 데이터라인(15-1)에 접속될 수 있고, 픽셀 BP1과 픽셀 RP2는 제2 공유 데이터라인(15-2)에 접속될 수 있고, 픽셀 GP2와 픽셀 BP2는 제3 공유 데이터라인(15-3)에 접속될 수 있다.
DRD 구조를 구현하기 위해, 각 수평라인 마다 2개의 게이트라인들(17-1,17-2)이 할당될 수 있다. 2개의 게이트라인들(17-1,17-2)은 픽셀들(RP1~BP2)의 편측에 배치되어, 픽셀들(RP1~BP2)의 나머지 일측에 대한 설계 자유도가 높아질 수 있고, 픽셀들(RP1~BP2)의 스토리지 커패시터를 크게 형성할 수 있는 이점이 있다.
2개의 게이트라인들(17-1,17-2)은 동일 수평라인 상의 일부 픽셀들(RP1,RP2,BP2)에 접속되는 제1 게이트라인(17-1)과 나머지 픽셀들(GP1,BP1,GP2)에 접속되는 제2 게이트라인(17-2)을 포함할 수 있다. 제1 게이트라인(17-1)은 픽셀들(RP1~BP2)과 제1 간격(D1)을 두고 픽셀들(RP1~BP2)의 편측에 배치되고, 제2 게이트라인(17-2)은 픽셀들(RP1~BP2)과 제2 간격(D2)을 두고 픽셀들(RP1~BP2)의 편측에 배치된다. 이때, 제2 간격(D2)은 제1 간격(D1)보다 작다.
DRD 구조를 구현하기 위해, 제1 색 픽셀들(RP1,RP2)은 제1 게이트라인(17-1)에 접속되고, 제2 색 픽셀들(GP1,GP2)은 제2 게이트라인(17-2)에 접속되며, 제3 색 픽셀들(BP1,BP2)은 제1 게이트라인(17-1)과 제2 게이트라인(17-2)에 번갈아 접속될 수 있다.
동일한 데이터라인(15-1)을 공유하는 2 픽셀들(RP1,GP1)의 등가 회로들(도 3 참조)을 이용하여 DRD 구조의 픽셀 접속 구성을 좀 더 자세히 설명하면 다음과 같다.
픽셀 RP1은 제1 게이트라인(17-1), 공유 데이터라인(15-1), 기준전압 라인(16), 및 고전위 전원라인(18)에 접속될 수 있다. 픽셀 RP1은 OLED-R, 구동 TFT(Thin Film Transistor)(DT), 스토리지 커패시터(Cst), 제1 스위치 TFT(ST1), 및 제2 스위치 TFT(ST2)를 포함할 수 있다.
OLED-R는 소스 노드에 접속된 애노드전극과, 저전위 픽셀전원(EVSS)의 입력단에 접속된 캐소드전극과, 애노드전극과 캐소드전극 사이에 위치하는 유기화합물층을 포함하며, 구동 전류에 따라 적색 광을 방출한다.
구동 TFT(DT)는 게이트 노드와 소스 노드 간의 전압차에 따라 OLED-R에 흐르는 구동 전류를 제어한다. 구동 TFT(DT)는 게이트 노드에 접속된 게이트전극, 고전위 전원라인(18)에 접속된 제1 전극, 및 소스 노드에 접속된 제2 전극을 구비한다. 스토리지 커패시터(Cst)는 게이트 노드와 소스 노드 사이에 접속되어 구동 TFT(DT)의 게이트-소스 간 전압을 저장한다.
제1 스위치 TFT(ST1)는 제1 게이트신호(SCAN1)에 따라 공유 데이터라인(15-1)과 게이트 노드 사이의 전류 흐름을 온 시켜, 공유 데이터라인(15-1)에 충전되어 있는 제1 데이터전압(Vdata)을 게이트 노드에 인가한다. 제1 스위치 TFT(ST1)는 제1 게이트라인(17-1)에 접속된 게이트전극, 공유 데이터라인(15-1)에 접속된 제1 전극, 및 게이트 노드에 접속된 제2 전극을 구비한다. 제2 스위치 TFT(ST2)는 제1 게이트신호(SCAN1)에 따라 기준전압 라인(16)과 소스 노드 사이의 전류 흐름을 온 시켜, 기준전압 라인(16)에 충전된 기준전압(VREF)을 소스 노드에 인가하거나 또는, 구동 전류에 따른 소스 노드의 전압 변화를 기준전압 라인(16)으로 전달한다. 제2 스위치 TFT(ST2)는 제1 게이트라인(17-1)에 접속된 게이트전극, 기준전압 라인(16)에 접속된 제1 전극, 및 소스 노드에 접속된 제2 전극을 구비한다.
픽셀 GP1은 제2 게이트라인(17-2), 공유 데이터라인(15-1), 기준전압 라인(16), 및 고전위 전원라인(18)에 접속될 수 있다. 픽셀 GP1은 OLED-G, 구동 TFT(Thin Film Transistor)(DT), 스토리지 커패시터(Cst), 제1 스위치 TFT(ST1), 및 제2 스위치 TFT(ST2)를 포함할 수 있다.
OLED-G는 소스 노드에 접속된 애노드전극과, 저전위 픽셀전원(EVSS)의 입력단에 접속된 캐소드전극과, 애노드전극과 캐소드전극 사이에 위치하는 유기화합물층을 포함하며, 구동 전류에 따라 녹색 광을 방출한다.
구동 TFT(DT')는 게이트 노드와 소스 노드 간의 전압차에 따라 OLED-G에 흐르는 구동 전류를 제어한다. 구동 TFT(DT')는 게이트 노드에 접속된 게이트전극, 고전위 전원라인(18)에 접속된 제1 전극, 및 소스 노드에 접속된 제2 전극을 구비한다. 스토리지 커패시터(Cst')는 게이트 노드와 소스 노드 사이에 접속되어 구동 TFT(DT')의 게이트-소스 간 전압을 저장한다.
제1 스위치 TFT(ST1')는 제2 게이트신호(SCAN2)에 따라 공유 데이터라인(15-1)과 게이트 노드 사이의 전류 흐름을 온 시켜, 공유 데이터라인(15-1)에 충전되어 있는 제2 데이터전압(Vdata)을 게이트 노드에 인가한다. 제1 스위치 TFT(ST1')는 제2 게이트라인(17-2)에 접속된 게이트전극, 공유 데이터라인(15-1)에 접속된 제1 전극, 및 게이트 노드에 접속된 제2 전극을 구비한다. 제2 스위치 TFT(ST2')는 제2 게이트신호(SCAN2)에 따라 기준전압 라인(16)과 소스 노드 사이의 전류 흐름을 온 시켜, 기준전압 라인(16)에 충전된 기준전압(VREF)을 소스 노드에 인가하거나 또는, 구동 전류에 따른 소스 노드의 전압 변화를 기준전압 라인(16)으로 전달한다. 제2 스위치 TFT(ST2')는 제2 게이트라인(17-2)에 접속된 게이트전극, 기준전압 라인(16)에 접속된 제1 전극, 및 소스 노드에 접속된 제2 전극을 구비한다.
DRD 구조를 적용하면, 제1 및 제2 게이트라인들(17-1,17-2)의 편측 배치 구성에 의해 인접한 픽셀들 픽셀들(RP1~BP2)에서 오버랩 커패시터가 상이하게 형성될 수 있다. 오버랩 커패시터는 픽셀들(RP1~BP2)과의 이격거리(D2)가 상대적으로 작은 제2 게이트라인(17-2)과 구동 TFT의 게이트 노드(및/또는 소스 노드) 간에 생기는 커패시터이다. 예를 들어, 도 2에서 제1 게이트라인(17-1)에 접속된 픽셀들 RP1,RP2,BP2 각각과 제2 게이트라인(17-2) 사이에는 오버랩 커패시터가 형성되고, 제2 게이트라인(17-2)에 접속된 픽셀들 GP1,BP1,GP2 각각에는 오버랩 커패시터가 형성되지 않는다.
따라서, 적색 픽셀들 RP1,RP2는 데이터전압의 충전시 오버랩 커패시터의 영향을 받게 되고, 녹색 픽셀들 GP1,GP2는 데이터전압의 충전시 오버랩 커패시터의 영향을 받지 않게 된다. 그리고, 청색 픽셀 BP1은 데이터전압의 충전시 오버랩 커패시터의 영향을 받지 않게 되고, 청색 픽셀 BP2는 데이터전압의 충전시 오버랩 커패시터의 영향을 받게 된다.
오버랩 커패시터는 데이터전압의 충전에 영향을 미쳐 휘도 편차를 야기할 수 있다. 휘도 편차는 동일 컬러를 구현하는 픽셀들(예컨대 BP1,BP2) 중에서, 일부는 오버랩 커패시터의 영향을 받고 나머지는 오버랩 커패시터의 영향을 받지 않을 때 더욱 문제될 수 있다. 한편, 오버랩 커패시터의 유무에 따른 휘도 편차는 다른 컬러를 구현하는 픽셀들 간에는 크게 눈에 띄지 않는다.
도 4 및 도 5는 도 2의 픽셀들을 제1 스캔 구동하는 경우 동일 컬러를 구현하는 인접 픽셀들 간에 휘도 편차가 생기는 것을 설명하기 위한 도면들이다.
도 4를 참조하면, 게이트 구동부(13)는 제1 게이트신호(SCAN1)를 제1 게이트라인(17-1)에 공급한 후에 제2 게이트신호(SCAN2)를 제2 게이트라인(17-2)에 공급할 수 있다. 제1 게이트신호(SCAN1)와 제2 게이트신호(SCAN2)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. 게이트 하이 전압(VGH)은 픽셀의 TFT들을 턴 온 시킬 수 있는 전압이고, 게이트 로우 전압(VGL)은 픽셀의 TFT들을 턴 오프 시킬 수 있는 전압이다.
제1 게이트신호(SCAN1)를 제2 게이트신호(SCAN2)보다 먼저 공급하면, 오버랩 커패시터의 유무에 따른 휘도 편차는 동일 컬러의 픽셀들 중에서 일부 픽셀만 오버랩 커패시터의 영향을 받는 경우에 두드러지게 나타난다. 예를 들어, 제1 게이트신호(SCAN1)에 의해 청색 픽셀 BP2가 동일 데이터전압으로 충전된 후에 제2 게이트신호(SCAN2)에 의해 청색 픽셀 BP1이 동일 데이터전압으로 충전되는 경우, 오버랩 커패시터의 영향으로 청색 픽셀 BP2의 충전 전압이 청색 픽셀 BP1의 충전 전압에 비해 더 낮을 수 있다. 이러한 충전 전압의 차이는 도 5와 같은 휘도 편차로 나타난다.
도 6 및 도 7은 도 2의 픽셀들을 제2 스캔 구동하는 경우 동일 컬러를 구현하는 인접 픽셀들 간에 휘도 편차가 없어지는 것을 설명하기 위한 도면들이다.
도 6을 참조하면, 게이트 구동부(13)는 오버랩 커패시터의 유무에 따른 휘도 편차를 없애기 위해 스캔 순서를 변경할 수 있다. 게이트 구동부(13)는 이격거리가 상대적으로 가까운 제2 게이트라인(17-2)에 대한 스캔 구동이 종료된 이후에 이격거리가 상대적으로 먼 제1 게이트라인(17-1)에 대한 스캔 구동을 구현한다. 즉, 게이트 구동부(13)는 제2 게이트신호(SCAN2)를 제2 게이트라인(17-2)에 공급한 후에 제1 게이트신호(SCAN1)를 제1 게이트라인(17-1)에 공급할 수 있다.
이렇게 스캔 구동 순서를 변경하면, 오버랩 커패시터에 연결된 청색 픽셀 BP2가 오버랩 커패시터에 연결되지 않은 청색 픽셀 BP1에 비해 늦게 충전되기 때문에 오버랩 커패시터의 영향을 받지 않게 된다. 즉, 게이트 하이 전압(VGH)의 제1 게이트신호(SCAN1)에 동기하여 청색 픽셀 BP2가 충전될 때 제2 게이트신호(SCAN2)는 게이트 로우 전압(VGL)을 유지하므로, 청색 픽셀 BP2의 충전 전압에 대한 오버랩 커패시터의 영향성이 없어지게 된다. 그 결과, 도 7과 같이 청색 픽셀들 BP1, BP2 간에 휘도 편차가 소거될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 픽셀들과 신호 라인들의 접속 구성을 보여주는 도면이다.
도 8은 H-DRD 구조의 픽셀 어레이의 일부를 나타내고 있다.
도 8을 참조하면, H-DRD 구조의 픽셀들은 복수의 제1 색 픽셀들, 복수의 제2 색 픽셀들, 복수의 제3 색 픽셀들을 포함할 수 있다. 제1 색, 제2 색, 및 제3 색 픽셀들은 각각 서로 다른 컬러를 구현하고, 적색, 녹색, 청색 픽셀들 중 어느 하나일 수 있다. 예컨대, 제1 색 픽셀들은 픽셀 RP1, 픽셀 RP2로 구현될 수 있고, 제2 색 픽셀들은 픽셀 GP1, 픽셀 GP2로 구현될 수 있고, 제3 색 픽셀들은 픽셀 BP1, 픽셀 BP2로 구현될 수 있다.
픽셀 RP1, 픽셀 GP1, 및 픽셀 BP1은 동일 수평라인 상에서 서로 이웃하게 배치되어 제1 단위 픽셀을 구성할 수 있고, 마찬가지로 픽셀 RP2, 픽셀 GP2, 및 픽셀 BP2도 동일 수평라인 상에서 서로 이웃하게 배치되어 제2 단위 픽셀을 구성할 수 있다. 그리고, 제1 단위 픽셀과 제2 단위 픽셀도 동일 수평라인 상에서 서로 이웃할 수 있다.
H-DRD 구조를 구현하기 위해, 동일 수평라인 상에서 서로 다른 컬러를 구현하는 2개의 이웃한 제1 색 및 제2 색 픽셀들이 1개의 공유 데이터라인에 접속될 수 있다. 이에 반해, 제3 색 픽셀들은 비공유 데이터라인에 접속될 수 있다. 다시 말해, 제3 색 픽셀들은 제1 공유 데이터라인에 접속된 제1 색 및 제2 색 픽셀들과 제2 공유 데이터라인에 접속된 상기 제1 색 및 제2 색 픽셀들 사이에서 비공유 데이터라인에 접속될 수 있다.
예를 들어, 픽셀 RP1과 픽셀 GP1은 제1 공유 데이터라인(15-1)에 접속될 수 있고, 픽셀 RP2와 픽셀 GP2는 제2 공유 데이터라인(15-3)에 접속될 수 있다. 그리고, 픽셀 BP1은 제1 비공유 데이터라인(15-2)에 접속될 수 있고, 픽셀 RP2는 제2 비공유 데이터라인(15-4)에 접속될 수 있다.
H-DRD 구조를 구현하기 위해, 각 수평라인 마다 2개의 게이트라인들(17-1,17-2)이 할당될 수 있다. 2개의 게이트라인들(17-1,17-2)은 픽셀들(RP1~BP2)의 편측에 배치되어, 픽셀들(RP1~BP2)의 나머지 일측에 대한 설계 자유도가 높아질 수 있고, 픽셀들(RP1~BP2)의 스토리지 커패시터를 크게 형성할 수 있는 이점이 있다.
2개의 게이트라인들(17-1,17-2)은 동일 수평라인 상의 일부 픽셀들(RP1,BP1,RP2,BP2)에 접속되는 제1 게이트라인(17-1)과 나머지 픽셀들(GP1, GP2)에 접속되는 제2 게이트라인(17-2)을 포함할 수 있다. 제1 게이트라인(17-1)은 픽셀들(RP1~BP2)과 제1 간격(D1)을 두고 픽셀들(RP1~BP2)의 편측에 배치되고, 제2 게이트라인(17-2)은 픽셀들(RP1~BP2)과 제2 간격(D2)을 두고 픽셀들(RP1~BP2)의 편측에 배치된다. 이때, 제2 간격(D2)은 제1 간격(D1)보다 작다.
H-DRD 구조를 구현하기 위해, 제1 색 픽셀들(RP1,RP2)과 제3 색 픽셀들(BP1,BP2)은 제1 게이트라인(17-1)에 접속되고, 제2 색 픽셀들(GP1,GP2)은 제2 게이트라인(17-2)에 접속될 수 있다.
H-DRD 구조를 적용하면, 제1 및 제2 게이트라인들(17-1,17-2)의 편측 배치 구성에 의해 인접한 픽셀들 픽셀들(RP1~BP2)에서 오버랩 커패시터가 상이하게 형성될 수 있다. 예를 들어, 도 8에서 제1 게이트라인(17-1)에 접속된 픽셀들 RP1,BP1,RP2,BP2 각각과 제2 게이트라인(17-2) 사이에는 오버랩 커패시터가 형성되고, 제2 게이트라인(17-2)에 접속된 픽셀들 GP1,GP2 각각에는 오버랩 커패시터가 형성되지 않는다.
따라서, 적색 픽셀들 RP1,RP2과 청색 픽셀들 BP1,BP2는 데이터전압의 충전시 오버랩 커패시터의 영향을 받게 되고, 녹색 픽셀들 GP1,GP2는 데이터전압의 충전시 오버랩 커패시터의 영향을 받지 않게 된다. H-DRD 구조는 전술한 DRD 구조에 비해 동일 컬러를 표시하는 픽셀들(PXL) 간의 오버랩 커패시터 편차를 줄이기가 보다 용이하다. 다만, H-DRD 구조의 경우 오버랩 커패시터의 형성 유무에 따른 킥백 영향 차이를 고려할 필요가 있다.
H-DRD 구조에서, 도 4와 같이 제1 게이트신호(SCAN1)를 제2 게이트신호(SCAN2)보다 먼저 공급하면, 오버랩 커패시터의 유무에 따라 킥백 영향에 차이가 생기게 된다. 킥백 영향은 게이트신호의 폴링 에지에서 게이트신호의 영향으로 픽셀의 충전 전압이 낮아지는 현상을 의미한다. 예를 들어, 적색 픽셀들 RP1,RP2과 청색 픽셀들 BP1,BP2의 충전 전압들은 제1 게이트신호(SCAN1)의 폴링 에지에서 킥백 영향을 받고, 또한 오버랩 커패시터로 인해 제2 게이트신호(SCAN2)의 폴링 에지에서도 킥백 영향을 받는다. 반면, 녹색 픽셀들 GP1,GP2는 제2 게이트신호(SCAN2)의 폴링 에지에서만 킥백 영향을 받게 된다. 따라서, 적색 픽셀들 RP1,RP2과 청색 픽셀들 BP1,BP2의 충전 전압들은 2번의 킥백 영향으로 인해 타겟 전압보다 낮아져 원하는 휘도 스펙을 달성하기 어려울 수 있다. 휘도 스펙을 만족시키기 위해서는 적색 픽셀들 RP1,RP2과 청색 픽셀들 BP1,BP2의 데이터전압을 녹색 픽셀들 GP1,GP2의 데이터전압보다 높게 설정해야 한다. 하지만, 이렇게 데이터전압을 높이면 데이터 구동부(12)의 소비전력이 높아지는 단점이 있다.
H-DRD 구조에서, 오버랩 커패시터의 유무에 따른 킥백 영향 차이를 없애기 위해 스캔 순서를 도 6과 같이 변경할 수 있다. 게이트 구동부(13)는 이격거리가 상대적으로 가까운 제2 게이트라인(17-2)에 대한 스캔 구동이 종료된 이후에 이격거리가 상대적으로 먼 제1 게이트라인(17-1)에 대한 스캔 구동을 구현한다. 즉, 게이트 구동부(13)는 제2 게이트신호(SCAN2)를 제2 게이트라인(17-2)에 공급한 후에 제1 게이트신호(SCAN1)를 제1 게이트라인(17-1)에 공급할 수 있다.
이렇게 스캔 구동 순서를 변경하면, 오버랩 커패시터에 연결된 픽셀들 RP1,RP2,BP1,BP2가 오버랩 커패시터에 연결되지 않은 픽셀들 GP1,GP2에 비해 늦게 충전되기 때문에 오버랩 커패시터의 영향을 받지 않게 된다. 즉, 픽셀들 RP1,RP2,BP1,BP2는 제2 게이트신호(SCAN2)가 게이트 로우 전압(VGL)로 폴링된 이후에 게이트 하이 전압(VGH)의 제1 게이트신호(SCAN1)에 의해 충전되기 시작하기 때문에, 픽셀들 RP1,RP2,BP1,BP2의 충전전압은 제1 게이트신호(SCAN1)의 폴링 에지에서만 킥백 영향을 받게 된다. 결과적으로, 스캔 구동 순서를 변경하면 오버랩 커패시터에 연결된 픽셀들 RP1,RP2,BP1,BP2에 대한 킥백 영향이 2번에서 1번으로 줄어들게 된다. 따라서, 오버랩 커패시터에 연결된 픽셀들 RP1,RP2,BP1,BP2의 데이터전압을 오버랩 커패시터에 연결되지 않은 픽셀들 GP1,GP2의 데이터전압보다 높게 설정할 필요가 없으므로, 도 9와 같이 오버랩 커패시터에 연결된 픽셀들 RP1,RP2,BP1,BP2의 피크 화이트 데이터전압(Vpeak)이 B에서 A로 줄어들게 되고, 결과적으로 소비전력을 줄이기 용이하는 이점이 있다.
도 10a는 도 8의 픽셀들에 대한 픽셀 어레이 도면으로서, 동일 컬러를 구현하는 인접 픽셀들 간의 비대칭 설계로 인해 상기 인접 픽셀들에서 기생 커패시턴스가 달라지는 것을 설명하기 위한 도면이다.
도 10a를 참조하면, 제1 색, 제2 색, 및 제3 색 픽셀들(RP1~BP2) 각각은 박막 트랜지스터가 형성된 기판 상부로 빛을 방출하는 상부 발광형(Top Emission)으로 구현될 수 있다. 상부 발광형은 기판 하부로 빛을 방출하는 하부 발광형(Bottom Emission)에 비해 개구 영역에 대한 설계 자유도가 높은 장점이 있다. 상부 발광형에서 고 개구율을 구현하기 위해, 일부 픽셀들의 개구부(타원 형태의 붉은 실선으로 표기됨)를 고전위 픽셀전원(EVDD)을 공급하기 위한 고전위 전원 배선(18) 일부에 중첩시키는 방안이 고려될 수 있다. 도 10a에서 노란 실선은 OLED의 애노드전극을 지시한다.
이러한 고 개구율 확보 방안에 따르면, 동일 컬러를 구현하는 인접 픽셀들 간에 기생 커패시턴스가 비대칭적으로 설계될 수 있다. 기생 커패시턴스의 크기는 픽셀의 개구부와 게이트라인 간의 중첩 면적에 의해 주로 결정된다. 제1 게이트신호(SCAN1)를 출력하는 제1 게이트라인(17-1)과 제2 게이트신호(SCAN2)를 출력하는 제2 게이트라인(17-2)은 고리 형태의 리페어부를 각각 포함할 수 있다. 리페어부는 공정 과정에서 발생되는 게이트라인의 단선 등 불량을 수리하기 위한 것이다. 기생 커패시턴스의 크기는 픽셀의 개구부와 리페이부의 중첩 면적에 좌우될 수 있다.
동일 컬러를 구현하는 인접 픽셀들 간의 기생 커패시턴스 편차는 도 10a의 적색 픽셀들 RP1,RP2와, 청색 픽셀들 BP1,BP2에 나타날 수 있다. 적색 픽셀 RP1의 개구부와 제2 게이트라인(17-2)의 리페어부 간의 중첩 면적이, 적색 픽셀 RP2의 개구부와 제2 게이트라인(17-2)의 리페어부 간의 중첩 면적에 비해 작으므로, 적색 픽셀들 RP1,RP2 간 기생 커패시턴스 차이로 인해 휘도 편차가 생길 수 있다. 또한, 청색 픽셀 BP2의 개구부와 제2 게이트라인(17-2)의 리페어부 간의 중첩 면적이, 청색 픽셀 BP1의 개구부와 제2 게이트라인(17-2)의 리페어부 간의 중첩 면적에 비해 작으므로, 청색 픽셀들 BP1,BP2 간 기생 커패시턴스 차이로 인해 휘도 편차가 생길 수 있다. 동일 컬러간 휘도 편차는 쉽게 시인되므로, 보완책이 필요하다.
도 10b는 도 8의 픽셀들에 대한 픽셀 어레이 도면으로서, 게이트라인의 선폭을 조정하여 상기 인접 픽셀들에서 생기는 기생 커패시턴스 편차를 최소화하는 것을 설명하기 위한 도면이다.
도 10b를 참조하면, 동일 컬러의 픽셀들 간 기생 커패시턴스 편차가 최소화되도록 리페어부의 선폭이 조정될 수 있다. 즉, 개구부가 고전위 전원 배선(18)과 중첩된 A 픽셀과 개구부가 고전위 전원 배선(18)과 비중첩된 B 픽셀이 동일 컬러를 구현할 때, A 픽셀의 개구부와 중첩되는 리페어부 선폭은 B 픽셀의 개구부와 중첩되는 리페어부 선폭에 비해 더 두껍게 설계될 수 있다. 예를 들어, 적색 픽셀 RP1의 개구부와 중첩되는 리페어부 선폭은 적색 픽셀 RP2의 개구부와 중첩되는 리페어부 선폭에 비해 더 두껍게 설계될 수 있다. 또한, 청색 픽셀 BP2의 개구부와 중첩되는 리페어부 선폭은 청색 픽셀 BP1의 개구부와 중첩되는 리페어부 선폭에 비해 더 두껍게 설계될 수 있다.
도 11은 상기 인접 픽셀들에서 생기는 기생 커패시턴스 편차를 최소화하기 전과 후의 시뮬레이션 결과를 보여주는 도면이다.
도 11의 (A)를 참조하면, 도 10a와 같이 리페이부 설계 변경 전에는 청색 픽셀들 BP1,BP2에 각각 포함된 구동 TFT의 소스 노드 전압(DTS_B1,DTS_B2)이 청색 픽셀들 BP1,BP2 간 기생 커패시턴스 차이로 인해 19mV만큼 차이가 생기며, 그만큼 휘도 편차가 야기될 수 있다.
반면, 도 11의 (B)를 참조하면, 도 10b와 같이 리페이부 설계 변경 후에는 청색 픽셀들 BP1,BP2 간 기생 커패시턴스 차이가 최소화되고, 청색 픽셀들 BP1,BP2에 각각 포함된 구동 TFT의 소스 노드 전압(DTS_B1,DTS_B2) 차이가 1mV로 줄어들게 되어 결국 휘도 편차가 줄어드는 효과가 있다.
이렇게, 본원 발명은 고전위 전원 배선(18) 위에 개구 영역을 형성함으로써 발생하는 동일 컬러 픽셀들 간 휘도 편차 문제를 리페어부의 선폭을 조정함으로써 해결할 수 있다.
도 12 및 도 13은 동일 컬러를 구현하는 인접 픽셀들 간의 휘도 편차를 최소화하기 위해 도 8의 픽셀들에 인가되는 게이트 변조신호를 보여주는 도면들이다.
오버랩 커패시턴스와 기생 커패시턴스는 킥백 전압의 크기를 결정하는 요소들이다. 오버랩 커패시턴스와 기생 커패시턴스가 클수록 킥백 전압이 커지고 충전전압은 킥백 전압만큼 낮아진다. 도 10b에서는 기생 커패시턴스 편차를 최소화하기 위한 설계 변경 방안을 검토하였다. 킥백 전압의 크기를 결정하는 또 다른 요소는 게이트신호의 폴링시점에서 게이트신호의 전압차이이다. 게이트신호의 폴링시점에서 게이트신호의 전압차가 클수록 킥백 전압이 커지므로, 이하에서는 킥백 전압의 크기를 줄이기 위해 게이트신호의 폴링시점에서 게이트신호의 전압차를 줄이는 방안을 모색한다.
도 12 및 도 13을 참조하면, 게이트신호의 폴링시점에서 게이트신호의 전압차가 줄어들도록, 게이트 구동부(13)는 제1 및 제2 게이트신호(SCAN1,SCAN2)를 변조(GPM)하여 출력할 수 있다. 제1 및 제2 게이트신호(SCAN1,SCAN2) 각각은, 폴링 에지(FE)의 전압(VGH')이 라이징 에지(RE)의 전압(VGH)에 비해 낮게 변조될 수 있다. 라이징 에지(RE)의 전압(VGH)은 게이트 하이 전압(VGH)이고, 폴링 에지(FE)의 전압(VGH')은 게이트 하이 전압(VGH)보다 낮은 전압이다. 이렇게 폴링 에지(FE)의 전압(VGH')의 전압이 낮아지면 게이트신호의 폴링시점에서 게이트신호의 전압차(VGH'-VGL)가 그만큼 줄어들고, 결과적으로 킥백 전압이 줄어드는 효과가 있다.
도 14는 기생 커패시턴스 편차를 최소화와 게이트 변조신호의 인가에 따른 기술적 효과를 설명하기 위한 도면이다.
도 14를 참조하면, 설계 변경을 통해 기생 커패시턴스 편차를 최소화하는 경우, 동일 컬러의 픽셀들 간 휘도 편차를 0.3%수준까지 줄일 수 있다. 그리고, 게이트 변조신호(GPM)를 이용하여 킥백 전압을 줄이는 경우, 동일 컬러의 픽셀들 간 휘도 편차를 1.8%수준까지 줄일 수 있다. 이들은 설계 변경 및 게이트 변조신호(GPM)를 적용하지 않은 상태의 2.6%보다 훨씬 양호한 결과를 나타낸다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10 : 표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동부 13 : 게이트 구동부

Claims (12)

  1. 동일 수평라인 상에서 서로 다른 컬러를 구현하는 2개의 이웃한 픽셀들이 1개의 공유 데이터라인에 접속되고, 상기 픽셀들과 제1 간격을 두고 상기 픽셀들의 편측에 배치된 제1 게이트라인과, 상기 픽셀들과 제2 간격을 두고 상기 픽셀들의 편측에 배치된 제2 게이트라인이 포함되며, 상기 제2 간격은 상기 제1 간격보다 작은 표시패널;
    상기 2개의 이웃한 픽셀들에 기입될 데이터전압들을 생성하여 상기 공유 데이터라인에 연속해서 출력하는 데이터 구동부; 및
    상기 제1 게이트라인에 제1 게이트신호를 공급하고 상기 제2 게이트라인에 상기 제1 게이트신호와 위상이 다른 제2 게이트신호를 공급하여 상기 공유 데이터라인으로부터 상기 2개의 이웃한 픽셀들에 기입될 데이터전압들의 기입 타이밍을 분리하는 게이트 구동부를 포함하고,
    상기 픽셀들은 복수의 제1 색 픽셀들, 복수의 제2 색 픽셀들, 복수의 제3 색 픽셀들을 포함하고, 상기 제1 색 픽셀들은 상기 제1 게이트라인에 접속되고, 상기 제2 색 픽셀들은 상기 제2 게이트라인에 접속되며, 상기 제3 색 픽셀들은 상기 제1 게이트라인과 상기 제2 게이트라인에 번갈아 접속되는, 표시장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 게이트라인에 접속된 상기 제1 색 픽셀들과, 상기 제1 게이트라인에 접속된 일부의 상기 제3 색 픽셀들은, 상기 제2 게이트라인과 중첩되는 위치에서 오버랩 커패시터에 더 연결되고,
    상기 게이트 구동부는 상기 오버랩 커패시터의 영향을 최소화하기 위해 상기 제2 게이트신호를 상기 제2 게이트라인에 공급한 후에 상기 제1 게이트신호를 상기 제1 게이트라인에 공급하며,
    상기 제2 게이트라인에 대한 스캔 구동이 종료된 이후에 상기 제1 게이트라인에 대한 스캔 구동이 이루어지는 표시장치.
  4. 동일 수평라인 상에서 서로 다른 컬러를 구현하는 2개의 이웃한 픽셀들이 1개의 공유 데이터라인에 접속되고, 상기 픽셀들과 제1 간격을 두고 상기 픽셀들의 편측에 배치된 제1 게이트라인과, 상기 픽셀들과 제2 간격을 두고 상기 픽셀들의 편측에 배치된 제2 게이트라인이 포함되며, 상기 제2 간격은 상기 제1 간격보다 작은 표시패널;
    상기 2개의 이웃한 픽셀들에 기입될 데이터전압들을 생성하여 상기 공유 데이터라인에 연속해서 출력하는 데이터 구동부; 및
    상기 제1 게이트라인에 제1 게이트신호를 공급하고 상기 제2 게이트라인에 상기 제1 게이트신호와 위상이 다른 제2 게이트신호를 공급하여 상기 공유 데이터라인으로부터 상기 2개의 이웃한 픽셀들에 기입될 데이터전압들의 기입 타이밍을 분리하는 게이트 구동부를 포함하고,
    상기 픽셀들은 복수의 제1 색 픽셀들과 복수의 제2 색 픽셀들을 포함하고,
    상기 표시패널은,
    제1 공유 데이터라인에 접속된 제1 색 및 제2 색 픽셀들과 제2 공유 데이터라인에 접속된 상기 제1 색 및 제2 색 픽셀들 사이에서 비공유 데이터라인에 접속된 제3 색 픽셀들을 더 포함하는 표시장치.
  5. 제 4 항에 있어서,
    상기 제1 색 픽셀들은 상기 제1 게이트라인에 접속되고, 상기 제2 색 픽셀들은 상기 제2 게이트라인에 접속되며, 상기 제3 색 픽셀들은 상기 제1 게이트라인에 접속되는 표시장치.
  6. 제 5 항에 있어서,
    상기 게이트 구동부는 상기 제1 게이트신호를 상기 제1 게이트라인에 공급한 후에 상기 제2 게이트신호를 상기 제2 게이트라인에 공급하며,
    상기 제1 게이트라인에 대한 스캔 구동이 종료된 이후에 상기 제2 게이트라인에 대한 스캔 구동이 이루어지는 표시장치.
  7. 제 5 항에 있어서,
    상기 제1 게이트라인에 접속된 상기 제1 색 픽셀들과, 상기 제1 게이트라인에 접속된 상기 제3 색 픽셀들은, 상기 제2 게이트라인과 중첩되는 위치에서 오버랩 커패시터에 더 연결되고,
    상기 게이트 구동부는 상기 오버랩 커패시터의 영향을 최소화하기 위해 상기 제2 게이트신호를 상기 제2 게이트라인에 공급한 후에 상기 제1 게이트신호를 상기 제1 게이트라인에 공급하며,
    상기 제2 게이트라인에 대한 스캔 구동이 종료된 이후에 상기 제1 게이트라인에 대한 스캔 구동이 이루어지는 표시장치.
  8. 제 4 항에 있어서,
    상기 제1 색, 제2 색, 및 제3 색 픽셀들 각각은 박막 트랜지스터가 형성된 기판 상부로 빛을 방출하는 상부 발광형으로 구현되고,
    상기 제1 색, 제2 색, 및 제3 색 픽셀들 중 일부 픽셀들의 개구부는 상기 픽셀들에 고전위 픽셀전원을 공급하기 위한 고전위 전원 배선의 일부와 중첩되는 표시장치.
  9. 제 8 항에 있어서,
    상기 제1 게이트라인과 상기 제2 게이트라인은 고리 형태의 리페어부를 각각 포함하고,
    상기 개구부와 상기 리페어부의 중첩에 의해 기생 커패시터가 형성된 표시장치.
  10. 제 9 항에 있어서,
    동일 컬러의 픽셀들 간 기생 커패시턴스 편차가 최소화되도록 상기 리페어부의 선폭이 다르게 설계된 표시장치.
  11. 제 10 항에 있어서,
    상기 개구부가 상기 고전위 전원 배선과 중첩된 A 픽셀과 상기 개구부가 상기 고전위 전원 배선과 비중첩된 B 픽셀이 동일 컬러를 구현할 때,
    상기 A 픽셀의 개구부와 중첩되는 리페어부 선폭은 상기 B 픽셀의 개구부와 중첩되는 리페어부 선폭에 비해 더 두꺼운 표시장치.
  12. 제 6 항 또는 제 7 항에 있어서,
    상기 제1 게이트신호 및 상기 제2 게이트신호 각각은,
    폴링 에지의 전압이 라이징 에지의 전압보다 낮은 표시장치.
KR1020180067553A 2018-06-12 2018-06-12 액티브 매트릭스 타입의 표시장치 KR102573311B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180067553A KR102573311B1 (ko) 2018-06-12 2018-06-12 액티브 매트릭스 타입의 표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180067553A KR102573311B1 (ko) 2018-06-12 2018-06-12 액티브 매트릭스 타입의 표시장치

Publications (2)

Publication Number Publication Date
KR20190140715A KR20190140715A (ko) 2019-12-20
KR102573311B1 true KR102573311B1 (ko) 2023-08-30

Family

ID=69063039

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180067553A KR102573311B1 (ko) 2018-06-12 2018-06-12 액티브 매트릭스 타입의 표시장치

Country Status (1)

Country Link
KR (1) KR102573311B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220095854A (ko) 2020-12-30 2022-07-07 엘지디스플레이 주식회사 표시장치 및 그 구동 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101354406B1 (ko) * 2008-05-23 2014-01-22 엘지디스플레이 주식회사 액정표시장치
KR101675839B1 (ko) * 2009-12-14 2016-11-15 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
KR101957738B1 (ko) * 2012-04-25 2019-03-14 엘지디스플레이 주식회사 영상표시장치 및 그 제조방법
KR102006702B1 (ko) * 2013-05-06 2019-10-01 엘지디스플레이 주식회사 유기 발광 다이오드 표시장치 및 그 구동 방법
KR102512487B1 (ko) * 2015-12-30 2023-03-23 엘지디스플레이 주식회사 유기발광 표시장치와 그 구동방법

Also Published As

Publication number Publication date
KR20190140715A (ko) 2019-12-20

Similar Documents

Publication Publication Date Title
KR102369624B1 (ko) 표시패널과 이를 이용한 전계 발광 표시장치
US10056052B2 (en) Data control circuit and flat panel display device including the same
US20140091996A1 (en) Liquid crystal display device including tft compensation circuit
KR20210073188A (ko) 화소 구동 회로를 포함한 전계발광 표시장치
KR20170074618A (ko) 유기 발광 표시 장치의 서브-화소 및 이를 포함하는 유기 발광 표시 장치
KR20150038949A (ko) 표시 장치 및 그 구동 방법
US11854495B2 (en) Display device and display driving method
KR20230068004A (ko) 디스플레이 장치, 디스플레이 패널 및 디스플레이 구동 방법
KR20190056551A (ko) 표시장치와 그 차지 쉐어 방법
KR102573311B1 (ko) 액티브 매트릭스 타입의 표시장치
KR20190018804A (ko) 게이트 구동회로를 이용한 표시패널
US11837173B2 (en) Gate driving circuit having a node controller and display device thereof
US11887536B2 (en) Pixel circuit and display device including the same
KR102338038B1 (ko) 유기발광 표시장치 및 그 구동방법
KR20160070653A (ko) Oled 표시 장치
US11120744B2 (en) Display device and method of driving the same
KR20230101617A (ko) 게이트 구동 회로 및 이를 이용한 표시 장치
KR20230071223A (ko) 디스플레이 장치, 구동 회로 및 디스플레이 구동 방법
KR20230082770A (ko) 데이터 구동회로와 이를 포함한 표시장치
KR102410630B1 (ko) Oled 표시 장치
KR102495831B1 (ko) 게이트 구동부, 표시장치 및 이의 구동방법
KR102618390B1 (ko) 표시장치와 그 구동 방법
KR102637825B1 (ko) 디스플레이 장치 및 구동 방법
JP7491979B2 (ja) 表示装置
KR102670243B1 (ko) 픽셀 회로와 이를 포함한 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant