KR20190056551A

KR20190056551A - 표시장치와 그 차지 쉐어 방법

Info

Publication number: KR20190056551A
Application number: KR1020170153614A
Authority: KR
Inventors: 김대환
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-11-17
Filing date: 2017-11-17
Publication date: 2019-05-27
Also published as: KR102458079B1

Abstract

본 발명은 표시장치와 그 차지 쉐어 방법에 관한 것으로, 제1 및 제2 컬러의 데이터 전압이 교번되는 제1 및 제2 데이터 라인들 간에 차지 쉐어를 수행한 후, 다음 데이터 전압을 제1 및 제2 데이터 라인들에 공급하여 어떠한 표시장치에서도 소비 전력을 개선할 수 있다.

Description

표시장치와 그 차지 쉐어 방법{DISPLAY DEVICE AND CHARGE SHARING METHODE THEREOF}

본 발명은 미리 설정된 데이터 라인들에 대하여 차지 쉐어(Charge share)를 수행하는 표시장치와 그 차지 쉐어 방법에 관한 것이다.

평판 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 등이 있다. 전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어진다. 유기 발광 표시장치의 픽셀들은 자발광 소자인 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 이용하여 영상을 표시한다.

이러한 평판 표시장치에서 소비 전력을 줄이기 위한 다양한 구동 방법이 적용되고 있다. 그 일 예로, 액정 표시장치에 적용되는 차지 쉐어 방법(Charge share)이 있다. 차지 쉐어 방법은 정극성 데이터 전압이 공급되는 데이터 라인들과, 부극성 데이터 전압이 공급되는 데이터 라인들을 단락(short)하여 데이터 라인들의 전압을 정극성 데이터 전압과 부극성 데이터 전압의 평균 전압으로 조정한 후에 다음 데이터 전압을 데이터 라인들에 공급함으로써 소비 전력을 줄인다. 데이터 라인들의 전압이 이전 데이터 전압부터 다음 데이터 전압으로 변할 때 발생하는 데이터 라인들의 구동 전류에 비하여, 정극성 데이터 전압과 부극성 데이터 전압 사이의 평균 전압으로부터 다음 데이터 전압으로 변할 때 데이터 라인들의 구동 전류가 감소된다. 이러한 차지 쉐어 회로는 데이터 전압이 극성이 반전되는 액정표시장치에서만 적용되고 있다. 유기 발광 표시장치는 픽셀들의 발광 소자인 OLED에 극성이 있다. 이로 인하여, 유기 발광 표시장치에서 데이터 전압의 극성이 반전되면 데이터 전압의 어느 한 극성에서 OLED 가 턴-온(turn-on)되지 않기 때문에 픽셀들이 발광될 수 없다. 따라서, 유기 발광 다이오드 표시장치에서 차지 쉐어 회로 회로가 적용되지 않는다.

본 발명은 데이터 전압의 극성이 반전되지 않는 표시장치에서 차지 쉐어(charge share)를 이용하여 소비 전력을 줄일 수 있는 표시장치와 그 차지 쉐어 방법을 제공한다.

본 발명의 표시장치는 다수의 데이터 라인들과 다수의 게이트 라인들이 교차되고 서브 픽셀들이 매트릭스 형태로 배치된 표시패널, 상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부, 및 상기 데이터 구동부로부터 다음 데이터 전압이 발생되기 전에 상기 데이터 라인들을 단락하는 차지 세어 회로를 구비한다.

상기 차지 쉐어 회로는 제1 및 제2 컬러의 데이터 전압이 공급되는 제1 및 제2 데이터 라인들을 단락한다.

상기 데이터 구동부는 제1 채널을 통해 상기 제1 데이터 라인에 상기 제1 및 제2 컬러의 데이터 전압을 교번 출력하고, 상기 제1 채널로부터 출력되는 제1 및 제2 컬러의 순서와 상반되는 순서로 제2 채널을 통해 상기 제2 데이터 라인에 상기 제1 및 제2 컬러의 데이터 전압을 교번 출력한다.

상기 표시장치의 의 차지 쉐어 방법은 제1 데이터 라인에 제1 컬러의 데이터 전압을 공급함과 동시에 제2 데이터 라인에 제2 컬러의 데이터 전압을 공급하는 단계, 상기 제1 및 제2 데이터 라인들을 단락하여 상기 제1 및 제2 데이터 라인들 간에 차지 쉐어를 수행하는 단계, 및 상기 제1 데이터 라인에 상기 제2 컬러의 다음 데이터 전압을 공급함과 동시에 상기 제2 데이터 라인에 상기 제1 컬러의 데이터 전압을 공급하는 단계를 포함한다.

본 발명은 서로 다른 컬러의 데이터 전압이 교번되는 데이터 라인들 간에 차지 쉐어를 실시함으로써 표시장치의 소비 전력을 개선할 수 있다.

또한, 본 발명은 차지 쉐어 효과가 있는 영상 패턴을 분석한 결과를 바탕으로 차지 쉐어를 선별적으로 수행함으로써 사이드 부작용(Side effect) 없이 차지 쉐어 효과를 극대화할 수 있다. 실험 결과에 따르면, 적색/청색 단색 패턴이나 화이트 패턴 기준으로 데이터 구동부의 출력 버퍼 구동 전원을 공급하는 아날로그 전원에서 약 30%의 소비 전력 저감 효과를 확인하였다.

도 1a 및 도 1b는 본 발명의 실시예에 따른 전계 발광 표시장치를 보여 주는 도면들이다.
도 2는 본 발명의 실시예에 따른 픽셀 회로의 예를 보여 주는 회로도이다.
도 3은 픽셀 구동 신호를 보여 주는 파형도이다.
도 4a 및 도 4b는 픽셀 어레이의 컬러 배치를 보여 주는 도면들이다.
도 5a는 도 4a에 도시된 픽셀 어레이의 구동 신호와 차지 쉐어 회로의 제어 신호를 보여 주는 파형도이다.
도 5b는 도 4b에 도시된 픽셀 어레이의 구동 신호와 차지 쉐어 회로의 제어 신호를 보여 주는 파형도이다.
도 6a 내지 도 6c는 본 발명의 제1 실시예에 따른 차지 쉐어 회로를 보여 주는 회로도이다.
도 7a 내지 도 7d는 본 발명의 제2 실시예에 따른 차지 쉐어 회로를 보여 주는 회로도이다.
도 8a 및 도 8b는 영상 분석부와 CS 제어부를 보여 주는 도면들이다.
도 9a 및 도 9b는 차지 쉐어를 제어하기 위한 제어 신호를 보여 주는 파형도들이다.
도 10a 및 도 10b는 화이트 패턴에서 차지 쉐어 효과를 보여 주는 도면들이다.
도 11a 및 도 11b는 소비 전력이 저감되지 않는 차지 쉐어 방법의 일 예를 보여 주는 도면들이다.
도 12a 내지 도 18b는 도 4a에 도시된 픽셀 어레이에 표시되는 다양한 영상 패턴에서 차지 쉐어 적용 예를 보여 주는 도면들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.

본 발명은 다양한 표시장치에 적용될 수 있다. 이하의 실시예에서 표시장치의 일 예로 유기 발광 표시장치를 중심으로 설명되나 본 발명은 이에 한정되지 않는다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 표시장치에서 픽셀 회로들과 게이트 구동부는 다수의 트랜지스터들을 포함한 수 있다. 트랜지스터들은 n 채널 MOSFET(NMOS) 또는 p 채널 MOSFET(PMOS)을 포함할 수 있고, 표시패널의 기판 상에서 TFT(Thin film transistor)로 구현될 수 있다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터는 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 MOSFET(NMOS)에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 MOSFET(PMOS) 의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 MOSFET(PMOS)에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 소스와 드레인의 명칭으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1을 참조하면, 본 발명의 표시장치는 표시패널(100)과, 표시패널 구동회로를 포함한다.

표시패널(100)은 화면 상에서 입력 영상을 표시하는 액티브 영역(AA)을 포함한다. 액티브 영역(AA)에 픽셀 어레이가 배치된다. 픽셀 어레이는 다수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 다수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다.

픽셀들 각각은 컬러 구현을 위하여 적색(Red, R) 서브 픽셀, 녹색(Green, G) 서브 픽셀, 청색(Blue, B) 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색(White, W) 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들(101) 각각은 픽셀 회로를 포함한다. 픽셀 회로는 내부 보상 회로를 포함할 수 있다. 일 예로, 픽셀 회로는 도 2의 예와 같은 회로로 구현될 수 있으나 이에 한정되지 않는다.

픽셀 어레이의 컬러 배치되는 도 4a 및 도 4b와 같이 세 개의 컬러 또는 네 개의 컬러가 다양한 형태로 배치된다. 본 발명은 제1 및 제2 컬러의 데이터 전압이 교번되고 동시에 컬러가 다른 데이터 전압이 인가되는 제4n+1 및 제4n+3 데이터 라인들 간에 차지 쉐어를 수행한다.

표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

표시패널 구동회로는 데이터 구동부(110)와 게이트 구동부(120)를 구비한다. 표시패널 구동회로는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 도시하지 않은 디멀티플렉서(Demultiplexer)를 더 포함할 수 있다. 디멀티플렉서는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치되어 데이터 구동부(110)로부터 출력되는 데이터 신호의 전압(이하, “데이터 전압”이라 함)을 데이터 라인들(102)로 시분할 분배하여 데이터 구동부(110)의 채널 개수를 줄일 수 있게 한다.

표시패널 구동회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 데이터를 기입한다. 표시패널 구동회로는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 구비할 수 있다. 터치 센서 구동부는 도 1에서 생략되어 있다. 모바일 기기의 경우, 도 1b에 도시된 바와 같이 데이터 구동부(110), 타이밍 콘트롤러(130) 그리고 도시하지 않은 전원 회로는 하나의 드라이브 IC(Drive IC, 200)에 집적될 수 있다.

데이터 구동부(110)는 DAC(Digital to Analog Converter)를 이용하여 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 디지털 데이터를 데이터 전압을 발생한다. DAC는 디지털 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 출력한다. 데이터 전압은 데이터 구동부(110)의 채널들 각각에서 출력 버퍼를 통해 데이터 라인들로 공급된다. TV, 모니터와 같이 대화면 표시장치의 경우, 데이터 구동부(110)는 다수의 소스 드라이브 IC들을 포함한다.

데이터 구동부(110)는 타이밍 콘트롤러(130)의 제어 하에 제N(N은 자연수) 데이터 전압과 제N+1 데이터 전압 사이에서 차지 쉐어를 실시하는 차지 쉐어 회로를 포함할 수 있다. 본 발명의 차지 쉐어 회로는 제1 및 제2 컬러의 데이터 전압이 교번 출력되는 데이터 구동부(110)의 제1 채널과 연결된 제1 데이터 라인과, 제1 채널로부터 출력되는 제1 및 제2 컬러의 순서와 상반되는 순서로 제1 및 제2 컬러의 데이터 전압이 교번 출력되는 제2 데이터 라인을 단락하여 차지 쉐어를 수행한다.

게이트 구동부(120)는 액티브 영역(AA)의 TFT 어레이와 함께 표시패널(100) 의 기판 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(103)로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다. 게이트 신호는 데이터가 기입될 라인의 픽셀들을 선택하기 위한 스캔 신호와, 데이터 전압이 충전된 픽셀들의 발광 시간을 정의하는 발광 신호(이하, “EM 신호”라 함)를 포함할 수 있으나 이에 한정되지 않는다.

게이트 구동부(120)는 제1 게이트 구동부(121)와 제2 게이트 구동부(122)를 포함할 수 있다. 제1 게이트 구동부(121)는 스캔 신호를 출력하고, 시프트 클럭에 따라 스캔 신호를 순차적으로 시프트한다. 제2 게이트 구동부(122)는 EM 신호를 출력하고, 시프트 클럭에 따라 EM 신호를 순차적으로 시프트한다.

타이밍 콘트롤러(130)는 도시하지 않은 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기의 시스템 중 어느 하나일 수 있다.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i(i는 0 보다 큰 양의 정수) 배 체배하여 입력 프레임 주파수×i Hz의 프레임 주파수로 표시패널 구동부(110, 112, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로서 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 온 전압과 게이트 오프 전압으로 변환되어 게이트 구동부(120)에 공급될 수 있다. 게이트 온 전압은 트랜지스터가 턴-온되는 전압이고, 게이트 오프 전압은 트랜지스터가 턴-오프되는 전압이다. 레벨 시프터는 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(VGL)으로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 하이 전압(VGH)으로 변환한다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(VGH)이고, 게이트 오프 전압은 게이트 로우 전압(VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.

타이밍 콘트롤러(130)는 차지 쉐어를 제어하기 위한 영상 분석부를 포함한다. 영상 분석부는 입력 영상을 분석하여 차지 쉐어를 활성화할 때 소비 전력이 저감 되는 영상 패턴을 검출하여 이 영상 패턴에서만 차지 쉐어를 활성화한다. 영상 분석부는 차지 쉐어를 활성화할 때 소비 전력이 증가하는 워스트 패턴(Worst pattern)에서 차지 쉐어를 비활성화한다. 따라서, 차지 쉐어 회로는 영상 분석부의 제어 하에 워스트 패턴 이외의 영상에서 구동된다.

본 발명의 표시장티는 차지 쉐어 효과가 있는 영상 패턴을 분석한 결과를 바탕으로 차지 쉐어를 선별적으로 수행함으로써 사이드 부작용(Side effect) 없이 차지 쉐어 효과를 극대화할 수 있다. 실험 결과에 따르면, 적색/청색 단색 패턴이나 화이트 패턴에서 대략 30%의 소비 전력 저감 효과를 확인하였다.

도 2는 본 발명의 실시예에 따른 픽셀 회로의 예를 보여 주는 회로도이다. 도 3은 픽셀 구동 신호를 보여 주는 파형도이다.

도 2 및 도 3을 참조하면, 픽셀 회로는 발광 소자(OLED)와, 다수의 트랜지스터들(T1~T6, DT), 커패시터(Cst) 등을 포함한다. 트랜지스터들(T1~T6, DT)은 n 채널 MOSFET 구조 또는 p 채널 MOSFET 구조의 TFT(Thin Film Transistor)로 구현될 수 있다. 이하에서, 픽셀 회로의 트랜지스터를 “TFT”로 설명하기로 한다.

픽셀 회로에 픽셀 구동 전압(VDD), 저전위 전원 전압(VSS), 초기화 전압(Vini) 등의 전원 전압이 공급된다. 전원 전압은 VDD=5V, VSS=-5V, Vini=1V~-1V 일 수 있으나 이에 한정되지 않는다. 게이트 신호는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. VGH와 VGL은 VGH=10V, VGL=-5V일수 있으나 이에 한정되지 않는다. 데이터 전압(Vdata)은 5V ~ 1V 사이의 전압일 수 있으나 이에 한정되지 않는다. 이러한 전압은 표시패널의 구동특성이나 제품 모델에 따라 달라질 수 있다.

픽셀 회로는 초기화 단계(t01)에서 초기된 후, 샘플링 단계(t02)에서 구동 소자(DT)의 문턱 전압을 샘플링하여 문턱전압만큼 보상된 데이터 전압(Vdata)을 커패시터(Cst)에 충전한다. 그리고 픽셀 회로는 유지(hold) 단계 이후 발광 단계(t04)에서 발광한다. 초기화 단계(t01)에서, 제5 스위치 TFT(T5)는 제N-1 스캔 신호(SCAN(N-1))에 응답하여 턴-온된다. 샘플링 단계(t02)에서, 제1, 제2 및 제6 스위치 TFT들(T1, T2, T6)은 데이터 전압(Vdata)에 동기되는 제N 스캔 신호(SCAN(N))에 응답하여 턴-온된다. 홀드 단계(t03)에서 스위치 TFT들(T1~T6)은 오프 상태를 유지하여 픽셀 회로의 주요 노드들(n1, n3, n4, n6)이 플로팅(floating)되어 이전 상태를 유지한다. 발광 단계(t04)에서 제3 및 제4 스위치 TFT들(T3, T4)이 턴-온된다.

발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드는 제6 노드(n6)를 통해 제4 및 제6 스위치 TFT들(T4, T6)에 연결된다. OLED의 캐소드는 저전위 전원 전압(VSS)이 인가되는 VSS 배선에 연결된다. OLED는 구동 TFT(DT)를 통해 공급되는 전류로 발광한다. OLED의 전류 패스는 제3 및 제4 스위치 TFT(T3, T4)에 의해 스위칭된다.

커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결된다. 구동 TFT(DT)의 문턱 전압(Vth)만큼 보상된 데이터 전압(Vdata)이 커패시터(Cst)에 충전된다. 서브 픽셀들(101) 각각에서 데이터 전압(Vdata)은 구동 TFT(DT)의 문턱 전압(Vth)만큼 보상되기 때문에서 서브 픽셀들(101)에서 구동 TFT(DT)의 특성 편차가 보상되어 균일한 구동 특성으로 구동될 수 있다.

제1 스위치 TFT(T1)는 샘플링 단계(t02)에서 제N 스캔 신호(SCAN(N))에 응답하여 턴-온된다. 제1 스위치 TFT(T1)가 턴-온될 때, 제1 노드(n1)와 제4 노드(n4)이 연결된다. 1 노드(n1)는 구동 TFT(DT)의 게이트, 커패시터(Cst)의 제1 전극, 및 제1 스위치 TFT(T1)의 제1 전극에 연결된다. 제4 노드(n4)는 구동 TFT(DT)의 제2 전극, 제1 스위치 TFT(T1)의 제2 전극, 및 제4 스위치 TFT(T4)의 제1 전극에 연결된다. 제1 스위치 TFT(T1)의 게이트는 제N 스캔 신호(SCAN(N))를 공급 받는다. 제1 스위치 TFT(T)의 제1 전극은 제1 노드(n1)에 연결되고, 제1 스위치 TFT(T1)의 제2 전극은 제4 노드(n4)에 연결된다.

제2 스위치 TFT(T2)는 샘플링 단계(t02)에서 제N 스캔 신호(SCAN1)에 응답하여 턴-온된다. 제2 스위치 TFT(T2)가 턴-온될 때, 데이터 전압(Vdata)이 제3 노드(n3)에 공급된다. 제2 스위치 TFT(T2)의 게이트는 제N 스캔 신호(SCAN(N))를 공급 받는다. 제2 스위치 TFT(T2)의 제1 전극은 제3 노드(n3)에 연결된다. 제2 스위치 TFT(T2)의 제2 전극은 데이터 라인을 통해 데이터 전압(Vdata)을 공급 받는다. 제3 노드(n3)는 제2 스위치 TFT(T20의 제1 전극, 제3 TFT(T3)의 제2 전극, 및 구동 TFT(DT)의 제2 전극에 연결된다.

제3 스위치 TFT(T3)는 발광 단계(t04)에서 EM 신호(EM(N))에 응답하여 턴-온된다. 제3 스위치 TFT(T3)가 턴-온될 때 제2 노드(n2)가 제3 노드(n3)에 연결된다. 제3 스위치 TFT(T3)의 게이트는 EM 신호(EM(N))를 공급 받는다. 제3 스위치 TFT(T3)의 제1 전극은 제2 노드(n2)에 연결된다. 제3 스위치 TFT(T3)의 제2 전극은 제3 노드(n3)에 연결된다. 제2 노드(n2)는 픽셀 구동 전압(VDD)이 공급되는 VDD 라인(104)과, 커패시터(Cst)의 제2 전극에 연결된다.

제4 스위치 TFT(T4)는 발광 단계(t04)에서 EM 신호(EM(N))에 응답하여 턴-온된다. 제4 스위치 TFT(T4)가 턴-온될 때 제4 노드(n4)가 제6 노드(n6)에 연결된다. 제5 노드(n5)는 제4 스위치 TFT(T4)의 제2 전극, 제6 스위치 TFT(T6)의 제2 전극, 및 발광 소자(EL)의 애노드에 연결된다. 제4 스위치 TFT(T4)의 게이트는 EM 신호(EM(N))를 공급 받는다. 제4 스위치 TFT(T4)의 제1 전극은 제4 노드(n4)에 연결되고, 제2 전극은 제6 노드(n6)에 연결된다. 제6 노드(n6)는 제4 스위치 TFT(T4)의 제2 전극, 제6 스위치 TFT(T6)의 제2 전극, 및 발광 소자(EL)의 애노드에 연결된다.

제5 스위치 TFT(T5)는 초기화 단계(t01)에서 제N-1 스캔 신호(SCAN(N-1))에 응답하여 턴-온된다. 제5 스위치 TFT(T5)가 턴-온될 때, 제1 노드(n1)가 제5 노드(n5)에 연결된다. 제5 노드(n5)는 초기화 전압(Vini)이 공급되는 Vini 라인, 제5 스위치 TFT(T5)의 제2 전극, 및 제6 스위치 TFT(T6)의 제1 전극에 연결된다. 제5 스위치 TFT(T5)의 게이트는 제N-1 스캔 신호(SCAN(N-1))를 공급 받는다. 제5 스위치 TFT(T5)의 제1 전극은 제1 노드(n1)에 연결되고, 제2 전극은 제5 노드(n5)를 통해 Vini 라인(105)에 연결된다.

제6 스위치 TFT(T6)는 샘플링 단계(t02)에서 제N 스캔 신호(SCAN(N))에 응답하여 턴-온된다. 제6 스위치 TFT(T6)가 턴-온될 때 제5 노드(n5)가 제6 노드(n6)에 연결된다. 제6 스위치 TFT(T6)의 게이트는 제N 스캔 신호(SCAN(N))를 공급 받는다. 제6 스위치 TFT(T6)의 제1 전극은 제5 노드(n5)에 연결되고, 제2 전극은 제6 노드(n6)에 연결된다.

구동 TFT(DT)는 발광 소자(EL)에 흐르는 전류를 조절하는 구동 소자이다. 구동 TFT(DT)는 제1 노드(n1)에 연결된 게이트, 제3 노드(n3) 에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제3 전극을 포함한다.

도 4a 및 도 4b는 픽셀 어레이의 컬러 배치를 보여 주는 도면들이다. 도 4a 및 도 4b에서 “L1~L4”는 수평 방향(X)의 표시라인이고, “C1~C8”은 수직 방향(Y)의 컬럼들을 나타낸다. 도 4a 및 도 4b에서 화살표가 가르키는 컬럼들 간에 데이터 라인들이 단락(short)될 때 소비 전략이 저감되는 차지 쉐어 효과를 얻을 수 있다. 도 5a는 도 4a에 도시된 픽셀 어레이의 구동 신호(DATA(S1)~DATA(S4), SCAN1~SCAN4)와 차지 쉐어 회로의 제어 신호(CS)를 보여 주는 파형도이다. 도 5b는 도 4b에 도시된 픽셀 어레이의 구동 신호(DATA(S1)~DATA(S4), SCAN1~SCAN4)와 와 제어 신호(CS)를 보여 주는 파형도이다. 제어 신호(CS)는 차지 쉐어 타이밍을 제어한다. 도 5a 및 도 5b에서 “1H”는 1 수평 기간이다. 1 수평 기간은 수평 동기신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기와 같다. 데이터 구동부(110)는 1 수평 기간(1H) 동안 제N 표시라인의 픽셀들에 충전될 데이터 전압을 출력하고, 그 다음 1 수평 기간(2H) 동안 제N+1 수평 라인의 픽셀들에 충전될 데이터 전압을 출력한다.

도 4a 및 도 5a를 참조하면, R 서브 픽셀들과 B 서브 픽셀들은 제4n+1(n은 양의 정수) 컬럼(C1, C5)과 제4n+3 컬럼(C3, C7)을 따라 교번적으로 배치된다. 제4n+1 및 제4n+3 컬럼(C1, C3, C5, C7)의 서브 픽셀들의 컬러가 수직 및 수평 방향(X, Y) 각각에서 교번된다. G 서브 픽셀들은 제4n+2 및 제4n+4 컬럼(C2, C4, C6, C8)을 따라 배치된다.

제4n+1 컬럼(C1, C5)에서, R 서브 픽셀들(R)은 제4n+1 컬럼(C1, C5)과 기수 번째 표시라인들(L1, L3)의 교차부에 배치된다. 제4n+3 컬럼(C3, C7)에서, R 서브 픽셀들(R)은 제4n+3 컬럼(C3, C7)과 우수 번째 표시라인들(L2, L4)의 교차부에 배치된다. 제4n+1 컬럼(C1, C5)에서, B 서브 픽셀들(B)은 제4n+1 컬럼(C1, C5)과 우수 번째 표시라인들(L2, L4)의 교차부에 배치된다. 제4n+3 컬럼(C3, C7)에서, B 서브 픽셀들(B)은 제4n+3 컬럼(C3, C7)과 기수 번째 표시라인들(L1, L3)의 교차부에 배치된다.

데이터 구동부(110)는 제1 수평 기간 동안, 제4n+1 채널의 출력 버퍼를 통해 제4n+1 데이터 라인에 적색 데이터 전압을 공급함과 동시에, 제4n+3 채널의 출력 버퍼를 통해 제4n+3 데이터 라인에 청색 데이터 전압을 공급한다. 이어서, 데이터 구동부(110)는 제4n+1 채널과 제4n+3 채널들 간에 차지 쉐어를 수행한 다음, 제2 수평 기간 동안, 제4n+1 채널의 출력 버퍼를 통해 제4n+1 데이터 라인에 청색 데이터 전압을 공급함과 동시에, 제4n+3 채널의 출력 버퍼를 통해 제4n+3 데이터 라인에 적색 데이터 전압을 공급한다.

본 발명은 도 4a에 도시된 픽셀 어레이에서 차지 쉐어 회로를 이용하여 제1 및 제2 컬러의 서브 픽셀들이 교번 배치되는 컬럼들(C1, C3, C5, C7)에서 차지 쉐어를 실시한다. 차지 쉐어 회로는 제어 신호(CS)에 응답하여 데이터 구동부로부터 다음 데이터 전압이 발생되기 전 수평 블랭크 기간(horizontal blank, HB) 내에서 해당 컬럼들(C1, C3, C5, C7)의 서브 픽셀들에 연결된 데이터 라인들(S1, S3)을 단락(short)한다. 제어 신호(CS)는 타이밍 콘트롤러(130) 또는 영상 분석부로부터 발생될 수 있다. 한편, 동일한 컬러의 서브 픽셀들이 배치된 컬럼들 간에 데이터 라인들이 단락되면, 동일 컬러의 데이터 전압이 거의 같기 때문에 차지 쉐어 효과가 거의 없다. 도 4a에서, 제1 컬러는 적색(R)이고. 제2 컬러는 청색(B)이다.

도 4b 및 도 5b를 참조하면, R 서브 픽셀들(R)과 W 서브 픽셀들은 제4n+1 및 제4n+4 컬럼(C1, C4, C5, C8)을 따라 교번적으로 배치된다. G 서브 픽셀들과 B 서브 픽셀들은 제4n+2 및 제4n+3 컬럼(C2, C3, C6, C7)을 따라 교번적으로 배치된다.

제4n+1 컬럼(C1, C5)에서, R 서브 픽셀들(R)은 제4n+1 컬럼(C1, C5)과 기수 번째 표시라인들(L1, L3)의 교차부에 배치된다. 제4n+4 컬럼(C4, C8)에서, R 서브 픽셀들(R)은 제4n+4 컬럼(C4, C8)과 우수 번째 표시라인들(L2, L4)의 교차부에 배치된다. 제4n+1 컬럼(C1, C5)에서, W 서브 픽셀들(W)은 제4n+1 컬럼(C1, C5)과 우수 번째 표시라인들(L2, L4)의 교차부에 배치된다. 제4n+4 컬럼(C4, C8)에서, W 서브 픽셀들(W)은 제4n+4 컬럼(C4, C8)과 기수 번째 표시라인들(L1, L3)의 교차부에 배치된다.

제4n+2 컬럼(C2, C6)에서, G 서브 픽셀들(G)은 제4n+2 컬럼(C2, C6)과 기수 번째 표시라인들(L1, L3)의 교차부에 배치된다. 제4n+3 컬럼(C3, C7)에서, G 서브 픽셀들(G)은 제4n+3 컬럼(C3, C7)과 우수 번째 표시라인들(L2, L4)의 교차부에 배치된다. 제4n+2 컬럼(C2, C6)에서, B 서브 픽셀들(B)은 제4n+2 컬럼(C2, C6)과 우수 번째 표시라인들(L2, L4)의 교차부에 배치된다. 제4n+3 컬럼(C3, C7)에서, B 서브 픽셀들(B)은 제4n+3 컬럼(C3, C7)과 기수 번째 표시라인들(L1, L3)의 교차부에 배치된다.

본 발명은 도 4b에 도시된 픽셀 어레이에서 차지 쉐어 회로를 이용하여 제1 및 제2 컬러의 서브 픽셀들이 교번 배치되는 컬럼들(C1, C4, C5, C8)에서 차지 쉐어를 실시한다. 차지 쉐어 회로는 제어 신호(CS)에 응답하여 데이터 구동부로부터 다음 데이터 전압이 발생되기 전 수평 블랭크 기간(HB) 내에서 해당 컬럼들(C1, C4, C5, C8)의 서브 픽셀들에 연결된 데이터 라인들(S1, S4, S5, S8)을 단락(short)한다. 이와 동시에, 본 발명은 도 4b에 도시된 픽셀 어레이에서 차지 쉐어 회로를 이용하여 제3 및 제4 컬러의 서브 픽셀들이 교번 배치되는 컬럼들(C2, C3, C6, C7)에서 차지 쉐어를 실시한다. 차지 쉐어 회로는 데이터 구동부(110)로부터 다음 데이터 전압이 발생되기 전 수평 블랭크 기간(HB) 내에서 해당 컬럼들(C2, C3, C6, C7)의 서브 픽셀들에 연결된 데이터 라인들(S2, S3, S6, S7)을 단락한다. 도 4b에서, 제1 컬러는 적색(R)이고. 제2 컬러는 백색(W)이다. 제3 컬러는 녹색(G)이고. 제4 컬러는 청색(B)이다.

도 6a 내지 도 6c는 본 발명의 제1 실시예에 따른 차지 쉐어 회로(20)를 보여 주는 회로도들이다. 이 차지 쉐어 회로(20)는 도 4a에 도시된 픽셀 어레이에 적용될 수 있다. 도 6a 내지 도 6c에 도시된 회로는 픽셀 어레이의 반복 구조에 맞게 반복된다.

도 6a 내지 도 6c를 참조하면, 데이터 구동부(110)는 제1 데이터 라인에 제1 컬러의 데이터 전압을 공급함과 동시에 제2 데이터 라인에 제2 컬러의 데이터 전압을 공급한다. 이어서, 차지 쉐어 회로는 제1 및 제2 데이터 라인들을 단락하여 제1 및 제2 데이터 라인들 간에 차지 쉐어를 수행한 후, 데이터 구동부(110)는 제1 데이터 라인에 제2 컬러의 다음 데이터 전압을 공급함과 동시에 제2 데이터 라인에 제1 컬러의 데이터 전압을 공급한다.

차지 쉐어 회로(20)는 차지 쉐어 라인(CSL)과, 차지 쉐어 라인(CSL)과 데이터 라인들(S1, S3)을 연결하는 다수의 CS(Charge share) 스위치 소자들(SB1, SB2)를 구비한다. 이 차지 쉐어 회로(20)는 데이터 구동부(110)와 함께 IC에 내장될 수 있다.

CS 스위치 소자들(SB1, SB2)은 제어 신호(CS)에 따라 개별적으로 온/오프될 수 있다. CS 스위치 소자들(SB1, SB2)은 수평 블랭크 기간(HB) 동안 적색 및 청색(R, B) 데이터 전압이 공급되는 제4n+1 및 제4n+3 데이터 라인들(S1, S3)을 차지 쉐어 라인(CSL)에 연결한다.

데이터 구동부(110)는 데이터 전압을 출력하는 출력 버퍼들(AMP1~AMP4)과, 출력 버퍼들(AMP1~AMP4)과 데이터 라인들(S1~S4)을 연결하는 다수의 AMP 스위치 소자들(SA1~SA4)을 포함한다.

AMP 스위치 소자들(SA1~SA4)과 CS 스위치 소자들(SB1,SB2)은 교대로 온/오프된다. AMP 스위치 소자들(SA1~SA4)이 턴-온될 때 CS 스위치 소자들(SB1, SB2)은 턴-오프되어 출력 버퍼들(AMP1~AMP4)로부터의 데이터 전압이 데이터 라인들(S1~S4)에 공급된다.

AMP 스위치 소자들(SA1~SA4)이 턴-오프될 때 CS 스위치 소자들(SB1, SB2)은 턴-온되어 데이터 라인들(S1, S3)의 차지 쉐어를 유도한다. 이 때, 출력 버퍼들(APM1~AMP4)은 구동되지 않기 때문에 출력 버퍼들(APM1~AMP4)에서 소비 전력이 발생하지 않는다.

AMP 스위치 소자들(SA1~SA4)은 타이밍 콘트롤러(130)의 제어 하여 턴-온된다. AMP 스위치 소자들(SA1~SA4)은 도 6b에 도시된 바와 같이 타이밍 콘트롤러(130)로부터의 제어 신호에 따라 턴-온되어 출력 버퍼들(AMP1~AMP4)로부터의 제N 데이터 전압을 데이터 라인들(S1~S4)에 공급한 후, 수평 블랭크 기간(HB) 동안 턴-오프된다. 이 때 출력 버퍼들(AMP1~AMP4)이 구동되어 소비 전력이 발생한다. 이어서, CS 스위치 소자들(SB1, SB2)은 도 6c에 도시된 바와 같이 수평 블랭크 기간(HB) 동안 턴-온되어 데이터 라인들(S1~S4)을 차지 쉐어 라인(CSL)에 연결한다. 이어서, AMP 스위치 소자들(SA1~SA4)이 다시 턴-온되어 출력 버퍼들(AMP1~AMP4)로부터의 제N+1 데이터 전압이 데이터 라인들(S1~S4)에 공급된다.

AMP 스위치 소자들(SA1~SA4)이 턴-오프되는 수평 블랭크 기간(HB) 동안 출력 버퍼들(AMP1~AMP4)의 출력 단자가 플로팅(floating)되어 하이 임피던스(high impedence) 상태가 된다. 이 때, 데이터 구동부(100)의 모든 채널들에서 전류가 흐르지 않기 때문에 소비 전력이 발생되지 않는다. 데이터 라인들(S1, S3)이 차지 쉐어 라인(CSL)에 연결될 때 데이터 라인들(S1, S3)이 단락되어 이 데이터 라인들(S1, S3)의 전압이 픽셀 회로의 커패시터(Cst)에 충전된 적색 데이터 전압과 청색 데이터 전압의 평균 전압으로 변한다.

도 7a 내지 도 7d는 본 발명의 제2 실시예에 따른 차지 쉐어 회로를 보여 주는 회로도이다. 이 차지 쉐어 회로(20)는 도 4a 및 도 4b에 도시된 픽셀 어레이에 적용될 수 있다. 도 7a 내지 도 7d에 도시된 회로는 픽셀 어레이의 반복 구조에 맞게 데이터 구동부(110)에서 8 채널 단위로 반복된다.

도 7a 내지 도 7d를 참조하면, 차지 쉐어 회로(20)는 제1 및 제2 차지 쉐어 라인(CSL1, CSL2), 제1 차지 쉐어 라인(CSL1)과 데이터 라인들(S1~S3)을 연결하는 다수의 CS 스위치 소자들(SB11~SB14), 제2 차지 쉐어 라인(CSL2)과 데이터 라인들(S1~S4)을 연결하는 다수의 CS 스위치 소자들(SB21~SB24)을 포함한다. 이 차지 쉐어 회로(20)는 데이터 구동부(110)와 함께 IC에 내장될 수 있다.

CS 스위치 소자들(SB11~SB14, SB21~SB24)은 제어 신호에 의해 개별적으로 온/오프된다. CS 스위치 소자들(SB11~SB14, SB21~SB24)은 수평 블랭크 기간(HB) 동안 턴-온되어 데이터 라인들(S1~S4)의 차지 쉐어를 유도할 수 있다. 이 차지 쉐어 회로(20)는 도 4a 및 도 4b에 도시된 픽셀 어레이 뿐 아니라 픽셀 어레이의 컬러 배치에 제한되지 않고 적용될 수 있다.

도 4a에 도시된 픽셀 어레이의 경우, AMP 스위치 소자들(AMP1~AMP4)은 도 7b에 도시된 바와 같이 타이밍 콘트롤러(130)로부터의 제어 신호에 따라 턴-온되어 출력 버퍼들(AMP1~AMP4)로부터의 제N 데이터 전압을 데이터 라인들(S1~S4)에 공급한 후, 수평 블랭크 기간(HB) 동안 턴-오프된다. 이어서, CS 스위치 소자들(SB11, SB13)은 도 7c에 도시된 바와 같이 수평 블랭크 기간(HB) 동안 턴-온되어 데이터 라인들(S1, S3)를 제1 차지 쉐어 라인(CSL1)에 연결하여 이 데이터 라인들(S1, S3)의 차지 쉐어를 유도한다. 이어서, AMP 스위치 소자들(SA1~SA4)이 다시 턴-온되어 출력 버퍼들(AMP1~AMP4)로부터의 제N+1 데이터 전압이 데이터 라인들(S1~S4)에 공급된다.

도 4b에 도시된 픽셀 어레이의 경우, AMP 스위치 소자들(AMP1~AMP4)은 도 7b에 도시된 바와 같이 타이밍 콘트롤러(130)로부터의 제어 신호에 따라 턴-온되어 출력 버퍼들(AMP1~AMP4)로부터의 제N 데이터 전압을 데이터 라인들(S1~S4)에 공급한 후, 수평 블랭크 기간(HB) 동안 턴-오프된다. 이어서, 도 7d에 도시된 바와 같이 CS 스위치 소자들(SB11, SB14)이 수평 블랭크 기간(HB) 동안 턴-온되어 데이터 라인들(S1, S4)을 제1 차지 쉐어 라인(CSL1)에 연결하여 이 데이터 라인들(S1, S4)의 차지 쉐어를 유도한다. 이와 동시에, CS 스위치 소자들(SB22, SB23)이 수평 블랭크 기간(HB) 동안 턴-온되어 데이터 라인들(S2, S3)을 제2 차지 쉐어 라인(CSL2)에 연결하여 이 데이터 라인들(S2, S3)의 차지 쉐어를 유도한다. 이어서, AMP 스위치 소자들(SA1~SA4)이 다시 턴-온되어 출력 버퍼들(AMP1~AMP4)로부터의 제N+1 데이터 전압이 데이터 라인들(S1~S4)에 공급된다.

도 8a 및 도 8b는 영상 분석부(30)와 CS 제어부(40)를 보여 주는 도면들이다. 도 8a는 TV 모델과 같은 대화면 표시장치에서 영상 분석부(30)와 CS 제어부(40)의 구현 방법을 보여 주는 도면이다. 도 8b는 스마트 폰, 웨어러블 기기와 같은 모바일 기기의 표시장치에서 영상 분석부(30)와 CS 제어부(40)의 구현 방법을 보여 주는 도면이다.

영상 분석부(30)는 프레임 메모리(frame memory)와 영상 분석 알고리즘을 이용하여 입력 영상의 데이터(INPUT DATA)를 분석한다. 영상 분석부(30)는 입력 영상 분석 결과를 바탕으로 차지 쉐어 효과가 있는 영상 패턴들과, 차지 쉐어 효과가 있는 영상 패턴을 검출한다. 차이 쉐어 효과는 전술한 바와 같이 다음 데이터 전압이 데이터 라인들에 공급되기 전에 데이터 라인들이 연결될 때 소비 전력이 개선되는 효과를 의미한다.

CS 제어부(40)는 영상 분석부(30)로부터 입력되는 명령 코드에 따라 CS 스위치(SB)를 제어한다. 수평 블랭크 구간(HB)에 AMP 스위치 소자들(SA1~SA4)은 항상 턴-오프된다. 차지 쉐어 효과가 있는 영상 패턴이 표시장치에 입력될 때, CS 제어부(40)의 제어 하에 CS 스위치(SB)는 턴-온되어 차지 쉐어가 수행된다. 반면에, 차지 쉐어 효과가 없는 영상 패턴이 표시장치에 입력되면, CS 제어부(40)의 제어 하에 CS 스위치(SB)는 턴-오프된다. 따라서, CS 제어부(40)는 차지 쉐어 효과가 있는 영상 패턴이 입력될 때에만 차지 쉐어를 활성화한다.

도 8a를 참조하면, 영상 분석부(30)는 타이밍 콘트롤러(130) 내의 로직 회로(logic circuit)으로 구현될 수 있다. CS 제어부(40)는 데이터 구동부(110)의 소스 드라이브 IC 각각에 형성될 수 있다.

영상 분석부(130)에 의해 생성된 명령 코드는 입력 영상의 데이터, 소스 출력 신호(Source Output Enable, SOE) 등의 제어 신호와 함께 미리 설정된 데이터 패킷(data packet)으로 코딩된다. 데이터 패킷은 EPI(Embedded　Point-Point　Interface) 규격으로 코딩될 수 있다. 타이밍 콘트롤러(130)는 데이터 패킷의 비트 스트림(bit stream)을 전송부(TX)를 통해 데이터 구동부(110)의 소스 드라이브 IC로 전송한다. 데이터 구동부(110)는 EPI 인터페이스에 연결된 수신부(RX)를 통해 데이터 패킷을 디코딩하여 영상 분석부(30)로부터 생성된 명령 코드를 CS 제어부(40)에 제공하고, 입력 영상의 데이터를 도시하지 않은 DAC에 제공한다. 데이터 구동부(110)의 채널 각각에서 DAC로부터 출력된 데이터 전압은 출력 버퍼(AMP)를 통해 데이터 라인들(S1~S4)로 출력된다.

도 8b를 참조하면, 영상 분석부(30)와 CS 제어부(40)는 타이밍 콘트롤러(130), 데이터 구동부(110) 등과 함께 드라이브 IC(200)에 집적될 수 있다.

도 9a 및 도 9b는 차지 쉐어를 제어하기 위한 제어 신호(CS)를 보여 주는 파형도들이다. 도 9A는 TV 모델의 표시장치에서 발생되는 제어 신호(CS)를 보여 준다. 도 9B는 모바일 기기의 표시장치에서 발생되는 제어 신호(CS)를 보여 준다.

도 9a를 참조하면, 타이밍 콘트롤러(130)는 수평 동기 신호(Hsync)에 동기하여 소스 출력 인에이블 신호(SOE)를 발생할 수 있다. 데이터 구동부(110)는 소스 출력 인에이블 신호(SOE)의 로우 로직(low logic) 구간에 출력 버퍼를 통해 데이터 전압을 데이터 라인들(S1~S4)로 출력한다. CS 제어부(40)는 차지 쉐어 효과가 있는 영상 패턴에서 소스 출력 인에이블 신호(SOE)와 위상이 같은 제어 신호(CS(SOE))를 출력하여 CS 스위치(SB)를 제어한다.

도 9b를 참조하면, CS 제어부(40)는 영상 패턴의 제어 신호(CS)를 출력한다. 드라이브 IC(200)의 레지스터(register) 설정값(SOUT_S, SOUT_E)으로 차지 쉐어 타이밍과 출력 버퍼의 구동 타이밍이 조정될 수 있다.

도 10a 및 도 10b는 화이트 패턴(white pattern)에서 차지 쉐어 효과를 보여 주는 도면들이다.

화이트 패턴은 도 10a에 도시된 바와 같이 도 10a를 참조하면, 최상위 계조의 데이터의 전압이 R 서브 픽셀, G 서브 픽셀 및 B 서브 픽셀에 최상위 계조의 데이터 전압이 인가된다. 최상위 계조는 8 bit 데이터에서 255 이고, 최상위 계조의 데이터 전압은 R 서브 픽셀, G 서브 픽셀, 및 B 서브 픽셀의 발광 효율에 따라 달라진다. 최상위 계조는 화이트(white) 계조와 같은 의미이다. 예를 들어, 도 10a에 도시된 바와 같이 최상위 계조에서 적색 데이터 전압(Red data)이 청색 데이터 전압(Blue) 보다 낮아질 수 있다. 도 2에 도시된 픽셀 회로의 경우에 커패시터(Cst)에 샘플링된 전압은 VDD-Vdata-Vth이기 때문에 픽셀 회로에 인가되는 데이터 전압(Vdata)이 낮을수록 높은 휘도로 발광 소자(OLED)가 발광된다. Vth는 구동 TFT(DT)의 문턱 전압이다.

도 10a에서 제N 표시 라인(L(N))에서 제4n+1 컬럼(C1, C5)에 배치된 R 서브 픽셀들의 커패시터(Cst)에 적색 데이터 전압이 충전되어 있고, 제4n+3 컬럼(C3, C7)에 배치된 B 서브 픽셀들의 커패시터(Cst)에 청색 데이터 전압이 충전되어 있다. 데이터 라인들의 차지 쉐어 후, 데이터 라인들을 통해 제N+1 표시라인(L(N+1))의 서브 픽셀들에 다음 데이터 전압이 공급된다.

데이터 구동부(110)는 데이터 라인들의 차지 쉐어 후에 제N+1 채널들을 구동하는 출력 버퍼들을 통해 제N+1 표시 라인(L(N+1))에서 제4n+1 컬럼(C1, C5)에 배치된 B 서브 픽셀들에 공급될 청색 데이터 전압을 제4n+1 데이터 라인들로 출력한다. 이와 동시에, 데이터 구동부(110)는 제N+3 채널들을 구동하는 출력 버퍼들을 통해 제N+1 표시 라인(L(N+1))에서 제4n+3 컬럼(C3, C7)에 배치된 R 서브 픽셀들에 공급될 적색 데이터 전압을 제4n+3 데이터 라인들로 출력한다.

제N+1 표시 라인(L(N+1))의 제4n+1 컬럼(C1, C5)에 배치된 B 서브 픽셀에 충전될 청색 데이터 전압과 동일하거나 유사한 청색 데이터 전압이 이 B 서브 픽셀에 앞서 제N 표시 라인(L(N+1))의 제4n+3 컬럼(C3, C7)에 배치된 B 서브 픽셀에 충전되어 있다. 따라서, 제4n+1 컬럼(C1, C5)의 서브 픽셀들에 연결된 데이터 라인(S1)과, 제4n+3 컬럼(C3, C7)의 서브 픽셀들에 연결된 데이터 라인(S3)이 연결되는 차지 쉐어링을 실시하면 도 10b와 같이 소비 전력을 줄일 수 있다. 도 10b에서 점선은 차지 쉐어 회로(20)를 통해 데이터 라인들(S1, S3)이 단락되어 데이터 구동부(110)의 출력 버퍼 구동 없이 데이터 라인들(S1, S3)의 전압이 다음 데이터 전압에 가깝게 변하는 차지 쉐어 구간을 나타낸다. 차지 쉐어 구간 동안, 데이터 구동부(110)의 출력 버퍼 구동 없이 데이터 라인들(S1, S3)의 전압이 변한다. 차지 쉐어에 의해 데이터 라인들(S1, S3)의 전압이 평균화되어 데이터 라인들에 공급될 다음 데이터 전압이 공급되기 전에 다음 데이터 전압과 가까운 평균 전압으로 프리 차징(pre-charging)된다. 그 결과, 차지 쉐어 후에 출력 버퍼들이 구동되는 구동 구간(driving) 동안 다음 데이터 전압이 데이터 라인들(S1, S3)에 공급될 때 데이터 라인들(S1, S3)의 전압 스윙 폭(swing width)이 1/2 정도로 감소한다. 도 10b에서 실선이 출력 버퍼의 구동 구간이다. 따라서 출력 버퍼들에서 구동에 필요한 전류 소모가 작아져 소비 전력이 감소된다.

한편, 동일한 컬러의 데이터 전압이 공급되는 데이터 라인들을 차지 쉐어링하는 경우에 데이터 라인들의 전압이 동일하거나 차이가 작기 때문에 차지 쉐어링으로 인한 평균 전압이 동일 컬러의 데이터 전압과 큰 차이가 없다. 이 경우, 차지 쉐어 효과가 없기 때문에 차지 쉐어를 수행하지 않아도 된다. 예를 들어, 도 4a의 예에서 데이터 라인들(S2, S4) 간의 차지 쉐어가 필요 없다.

도 4a의 예에서 제4n+1 컬럼의 서브 픽셀들에 연결된 데이터 라인(S1)과, 제4n+2 컬럼의 서브 픽셀들에 연결된 데이터 라인(S2) 간에 차지 쉐어를 하면 도 11b와 같이 오히려 소비 전력이 더 증가될 수 있다.

도 11a 및 도 11b는 소비 전력이 저감되지 않는 차지 쉐어 방법의 일 예를 보여 주는 도면들이다. 이 도면들은 도 4a의 픽셀 어레이에서 제4n+1 및 제4n+2 컬럼(C1, C2)의 데이터 라인들(S1, S2)에 공급되는 데이터 전압이다. 도 11a는 차지 쉐어를 수행하지 않는 상태의 데이터 전압이고, 도 11b는 데이터 라인들(S1, S2) 간에 차지 쉐어를 수행할 때의 데이터 라인 전압이다.

도 11a에 도시된 바와 같이, 화이트 패턴에서 데이터 구동부(110)는 제4n+1 채널을 통해 1 수평 기간(1H) 단위로 교번되는 적색 데이터 전압과 청색 데이터 전압을 제1 데이터 라인(S1)으로 출력한다. 데이터 구동부(110)는 제4n+2 채널을 통해 컬러 교번 없이 녹색 데이터 전압을 제2 데이터 라인(S2)으로 출력한다. 전술한 바와 같이 서브 픽셀들 간 발광 효율의 차이로 인하여 최상위 계조의 데이터 전압 레벨이 컬러 별로 다를 수 있다. 도 11a에서 데이터 전압 레벨은 녹색 데이터 전압 > 적색 데이터 전압 > 청색 데이터 전압으로 차이가 있다.

데이터 구동부(110)는 제4n+1 및 제4n+2 채널들 간 차지 쉐어를 수행하여 데이터 라인들(S1, S2)을 단락하면, 데이터 라인들(S1, S2)의 전압이 제4n+1 채널의 출력 버퍼(AMP1)를 통해 출력되는 데이터 전압과 제4n+2 채널의 출력 버퍼(AMP2)를 통해 출력되는 데이터 전압의 평균 전압으로 수렴한다. 이 때, 도 11b에 도시된 바와 같이 적색 데이터 전압으로부터 청색 데이터 전압으로 변할 때(Red -> Blue), 차지 쉐어로 인하여 데이터 라인들(S1, S2)의 전압이 청색 데이터 전압의 타겟 레벨(target level)과 반대 방향으로 변하여 차지 쉐어를 수행하지 않을 때보다 출력 버퍼(AMP1, AMP2)가 추가 구동하기 때문에 소비 전력이 증가한다.

도 12a 내지 도 18b는 도 4a에 도시된 픽셀 어레이에 표시되는 다양한 영상 패턴에서 차지 쉐어 적용 예를 보여 주는 도면들이다. 이 예에서, 차지 쉐어 회로(20)는 제1 및 제2 컬러의 데이터 전압이 교번되고 동시에 컬러가 다른 데이터 전압이 출력되는 데이터 구동부(110)의 제4n+1 및 제4n+3 채널들((4n+1)th ch., (4n+3)th ch.) 간에 차지 쉐어를 수행하여 제4n+1 및 제4n+3 데이터 라인들(S1, S3)을 연결한다. 도 12a 내지 도 18b에서 화이트 계조로 발광되는 서브 픽셀들에 화이트 계조의 데이터 전압이 공급되고, 블랙 계조로 표현된 비발광 서브 픽셀들에 블랙 계조의 데이터 전압이 공급된다. 화이트 계조는 최대 휘도를 표현하는 최상위 계조이다. 블랙 계조는 서브 픽셀이 점등하지 않고 흑색(black color)으로 보이는 최하위 계조이다.

도 12a 내지 도 12b에서 적색이 차지 쉐어 구간이다.

도 12a 및 도 12b를 참조하면, 적색 패턴(Red pattern)에서 R 서브 픽셀의 이 화이트 계조의 휘도로 발광하고, B 및 G 서브 픽셀이 발광하지 않는다. 적색 패턴에서 R 서브 픽셀들에 화이트 계조의 데이터 전압이 공급된다. 적색 패턴에서 청색 및 녹색 서브 픽셀들에 블랙 계조의 데이터 전압이 공급된다. 화이트 계조는 최대 휘도를 표현하는 최상위 계조이다.

도 12b에 도시된 바와 같이 적색 패턴에서 차지 쉐어로 인하여 출력 버퍼의 구동 전류가 낮아져 소비 전력이 감소된다.

이 적색 패턴에서 차지 쉐어로 인하여 출력 버퍼의 구동 전류가 낮아져 소비 전력이 감소된다.

도 13a 및 도 13b를 참조하면, 화이트 패턴(Red pattern)에서 차지 쉐어로 인하여 출력 버퍼의 구동 전류가 낮아져 소비 전력이 감소된다.

도 14a 및 도 14b를 참조하면, 수직 라인 패턴(V-line pattern)에서 제4n+1 및 제4n+2 컬럼(C1, C2, C5, C6)에 배치된 서브 픽셀들이 화이트 계조로 발광하고 제4n+3 및 제4n+4 컬럼(C3, C4, C7, C8)에 배치된 서브 픽셀들이 발광되지 않는다. 수직 라인 패턴에서 제4n+1 및 제4n+2 컬럼(C1, C2, C5, C6)에 배치된 서브 픽셀들에 화이트 계조의 전압이 공급되고, 제4n+3 및 제4n+4 컬럼(C3, C4, C7, C8)에 배치된 서브 픽셀들에 블랙 계조의 데이터 전압이 공급된다.

이 수직 라인 패턴의 경우에 도 14b에 도시된 바와 같이 차지 쉐어로 인하여 오히려 데이터 구동부의 출력 버퍼 구동 전류가 커져 소비 전력이 증가된다. 차지 쉐어 회로(20)는 CS 제어부(40)의 제어 하에 수직 라인 패턴에서 차지 쉐어를 수행하지 않는다.

도 15a 및 도 15b를 참조하면, 수직 서브 패턴(V-Sub pattern)에서 제4n+1 및 제4n+3 컬럼(C1, C3, C5, C7)에 배치된 서브 픽셀들이 화이트 계조로 발광하고 제4n+2 및 제4n+4 컬럼(C2, C4, C6, C8)에 배치된 서브 픽셀들이 발광되지 않는다. 수직 서브 패턴에서 제4n+1 및 제4n+3 컬럼(C1, C3, C5, C7)에 배치된 서브 픽셀들에 화이트 계조의 전압이 공급되고, 제4n+2 및 제4n+4 컬럼(C2, C4, C6, C8)에 배치된 서브 픽셀들에 블랙 계조의 데이터 전압이 공급된다.

수직 서브 패턴에서 차지 쉐어로 인하여 출력 버퍼의 구동 전류가 낮아져 소비 전력이 감소된다.

도 16a 및 도 16b를 참조하면, 도트 패턴(Dot pattern)에서 제4n+1 및 제4n+2 표시라인(L1, L2)과 제4n+1 및 제4n+2 컬럼(C1, C2, C5, C6)이 교차되는 부분의 서브 픽셀들이 화이트 계조로 발광하고, 제4n+3 및 제4n+4 표시라인(L3, L4)과 제4n+3 및 제4n+4 컬럼(C3, C4, C7, C8)이 교차되는 부분의 서브 픽셀들이 화이트 계조로 발광한다. 도트 패턴에서 제4n+1 및 제4n+2 표시라인(L1, L2)과 제4n+3 및 제4n+4 컬럼(C3, C4, C7, C8)이 교차되는 부분의 서브 픽셀들이 발광되지 않고, 제4n+3 및 제4n+4 표시라인(L3, L4)과 제4n+1 및 제4n+2 컬럼(C1, C2, C5, C6)이 교차되는 부분의 서브 픽셀들이 발광되지 않는다.

도트 패턴에서 차지 쉐어를 실시할 때 소비 전력은 차지 쉐어를 수행하지 않은 구동 방법과 동등 수준이다. 따라서, 도트 패턴에서 차지 쉐어가 비활성화될 수 있다.

도 17a 및 도 17b를 참조하면, 서브 도트 패턴(Sub dot pattern)에서 제4n+1 및 제4n+3 표시라인(L1, L3)과 제4n+1 및 제4n+3 컬럼(C1, C3, C5, C7)이 교차되는 부분의 서브 픽셀들이 화이트 계조로 발광하고, 제4n+2 및 제4n+4 표시라인(L2, L4)과 제4n+2 및 제4n+4 컬럼(C2, C4, C6, C8)이 교차되는 부분의 서브 픽셀들이 화이트 계조로 발광한다. 서브 도트 패턴에서 제4n+1 및 제4n+3 표시라인(L1, L3)과 제4n+2 및 제4n+4 컬럼(C2, C4, C6, C8)이 교차되는 부분의 서브 픽셀들이 발광되지 않고, 제4n+2 및 제4n+4 표시라인(L2, L4)과 제4n+1 및 제4n+3 컬럼(C1, C3, C5, C7)이 교차되는 부분의 서브 픽셀들이 발광되지 않는다.

서브 도트 패턴에서 차지 쉐어를 실시할 때 소비 전력은 차지 쉐어를 수행하지 않은 구동 방법과 동등 수준이다. 따라서, 수직 도트 패턴에서 차지 쉐어가 비활성화될 수 있다.

도 18a 및 도 18b를 참조하면, 수평 패턴(H-line pattern)에서 제4n+1 및 제4n+3 라인(L1, L3)에 배치된 서브 픽셀들이 화이트 계조로 발광하고, 제4n+2 및 제4n+4 라인(L2, L4)에 배치된 서브 픽셀들이 발광되지 않는다.

수평 패턴에서 차지 쉐어를 실시할 때 소비 전력은 차지 쉐어를 수행하지 않은 구동 방법과 동등 수준이다. 따라서, 수평 패턴에서 차지 쉐어가 비활성화될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

20 : 차지 쉐어 회로 30 : 영상 분석부
40 : CS 제어부 100 : 표시패널
101 : 서브 픽셀 102 : 데이터 라인
103 : 게이트 라인 110 : 데이터 구동부
120 : 게이트 구동부 130 : 타이밍 콘트롤러
AMP1~AMP4 : 데이터 구동부의 출력 버퍼 SA, SA1~SA4 : AMP 스위치
SB, SB1, SB2, SB11~SB14, SB21~SB24 : CS 스위치

Claims

다수의 데이터 라인들과 다수의 게이트 라인들이 교차되고 서브 픽셀들이 매트릭스 형태로 배치된 표시패널;
상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부; 및
상기 데이터 구동부로부터 다음 데이터 전압이 발생되기 전에 상기 데이터 라인들을 단락하는 차지 세어 회로를 구비하고,
상기 차지 쉐어 회로는 제1 및 제2 컬러의 데이터 전압이 공급되는 제1 및 제2 데이터 라인들을 단락하고,
상기 데이터 구동부는,
제1 채널을 통해 상기 제1 데이터 라인에 상기 제1 및 제2 컬러의 데이터 전압을 교번 출력하고,
상기 제1 채널로부터 출력되는 제1 및 제2 컬러의 순서와 상반되는 순서로 제2 채널을 통해 상기 제2 데이터 라인에 상기 제1 및 제2 컬러의 데이터 전압을 교번 출력하는 표시장치.
제 1 항에 있어서,
상기 표시패널의 픽셀 어레이는
제4n+1(n은 양의 정수) 컬럼과 제4n+3 컬럼을 따라 상기 제1 및 제2 컬러의 서브 픽셀들이 배열되고, 제4n+2 및 제4n+4 컬럼을 따라 제3 컬러의 서브 픽셀들이 배치되며,
상기 제4n+1 컬럼과 제4n+3 컬럼에서 수직 및 수평 방향에서 제1 및 제2 컬러가 교번되는 표시장치.
제 1 항에 있어서,
상기 차지 쉐어 회로는 제3 및 제4 컬러의 데이터 전압이 공급되는 제3 및 제4 데이터 라인들을 단락하고,
상기 데이터 구동부는,
제3 채널을 통해 상기 제3 데이터 라인에 상기 제3 및 제4 컬러의 데이터 전압을 교번 출력하고,
상기 제3 채널로부터 출력되는 제3 및 제4 컬러의 순서와 상반되는 순서로 제4 채널을 통해 상기 제4 데이터 라인에 상기 제3 및 제4 컬러의 데이터 전압을 교번 출력하는 표시장치.
제 3 항에 있어서,
상기 표시패널의 픽셀 어레이는
제4n+1(n은 양의 정수) 컬럼과 제4n+4 컬럼을 따라 상기 제1 및 제2 컬러의 서브 픽셀들이 배열되고, 제4n+2 및 제4n+3 컬럼을 따라 제3 및 제4 컬러의 서브 픽셀들이 배치되며,
상기 제4n+1 컬럼과 제4n+4 컬럼에서 수직 및 수평 방향을 따라 상기 제1 및 제2 컬러가 교번되고,
상기 제4n+2 컬럼과 제4n+3 컬럼에서 상기 수직 및 수평 방향을 따라 상기 제3 및 제4 컬러가 교번되는 표시장치.
제 1 항에 있어서,
상기 차지 쉐어 회로는
차지 쉐어 라인; 및
상기 차지 쉐어 라인과 미리 설정된 데이터 라인들을 연결하는 다수의 제1 스위치 소자들을 구비하고,
상기 데이터 구동부는
상기 채널들을 통해 상기 데이터 라인들에 데이터 전압을 출력하는 다수의 출력 버퍼들; 및
상기 출력 버퍼들과 상기 데이터 라인들을 연결하는 다수의 제2 스위치 소자들을 구비하고,
상기 제1 스위치 소자들은 상기 제2 스위치 소자들이 오프 상태일 때 턴-온되는 표시장치.
제 1 항에 있어서,
상기 차지 쉐어 회로는
제1 및 제2 차지 쉐어 라인;
상기 제1 차지 쉐어 라인과 상기 데이터 라인들을 연결하는 다수의 제1 스위치 소자들; 및
상기 제2 차지 쉐어 라인과 상기 데이터 라인들을 연결하는 다수의 제2 스위치 소자들을 구비하고,
상기 데이터 구동부는
상기 채널들을 통해 상기 데이터 라인들에 데이터 전압을 출력하는 다수의 출력 버퍼들; 및
상기 출력 버퍼들과 상기 데이터 라인들을 연결하는 다수의 제3 스위치 소자들을 구비하고,
상기 제1 및 제2 스위치 소자들은 상기 제3 스위치 소자들이 오프 상태일 때 턴-온되는 표시장치.
제 1 항에 있어서,
입력 영상을 분석하는 영상 분석부; 및
상기 영상 분석부로부터의 명령에 응답하여 미리 설정된 영상 패턴에서 상기 차지 쉐어 회로를 비활성화하는 표시장치.
제1 데이터 라인에 제1 컬러의 데이터 전압을 공급함과 동시에 제2 데이터 라인에 제2 컬러의 데이터 전압을 공급하는 단계;
상기 제1 및 제2 데이터 라인들을 단락하여 상기 제1 및 제2 데이터 라인들 간에 차지 쉐어를 수행하는 단계; 및
상기 제1 데이터 라인에 상기 제2 컬러의 다음 데이터 전압을 공급함과 동시에 상기 제2 데이터 라인에 상기 제1 컬러의 데이터 전압을 공급하는 단계를 포함하는 표시장치의 차지 쉐어 방법.
제 8 항에 있어서,
제3 데이터 라인에 제3 컬러의 데이터 전압을 공급함과 동시에 제4 데이터 라인에 제4 컬러의 데이터 전압을 공급하는 단계;
상기 제3 및 제4 데이터 라인들을 단락하여 상기 제3 및 제4 데이터 라인들 간에 차지 쉐어를 수행하는 단계; 및
상기 제3 데이터 라인에 상기 제4 컬러의 다음 데이터 전압을 공급함과 동시에 상기 제4 데이터 라인에 상기 제3 컬러의 데이터 전압을 공급하는 단계를 포함하는 표시장치의 차지 쉐어 방법.
제 8 항에 있어서,
미리 설정된 영상 패턴에서 상기 차지 쉐어를 수행하는 단계를 더 포함하는 표시장치의 차지 쉐어 방법.