KR20190045661A - 게이트 드라이버와 이를 포함한 표시장치, 및 게이트 드라이버의 구동방법 - Google Patents

게이트 드라이버와 이를 포함한 표시장치, 및 게이트 드라이버의 구동방법 Download PDF

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Abstract

본 발명의 실시예에 따른 게이트 드라이버는 다수의 스테이지들을 갖는다. 상기 스테이지들 각각은, 제1 클럭 신호에 따라 노드 Q의 전위가 부스팅 되는 동안 게이트 온 전압의 스캔 신호를 출력하는 풀-업 소자; 상기 제1 클럭 신호보다 위상이 뒤진 제2 클럭 신호에 따라 노드 QB를 상기 게이트 온 전압으로 제1차 활성화하는 트랜지스터 Tpre; 상기 제2 클럭 신호보다 위상이 뒤진 제3 클럭 신호에 따라 상기 노드 QB를 상기 게이트 온 전압으로 제2차 활성화하는 트랜지스터 T4; 및 상기 노드 QB가 활성화되는 동안 게이트 오프 전압의 스캔 신호를 출력하는 풀-다운 소자를 포함한다.

Description

게이트 드라이버와 이를 포함한 표시장치, 및 게이트 드라이버의 구동방법{GATE DRIVER AND DISPLAY DEVICE INCLUDING THE SAME AND DRIVING METHOD OF THE GATE DRIVER}
본 발명은 게이트 드라이버와 이를 포함한 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 이 중에서, 액티브 매트릭스 타입(active matrix type)의 유기발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
유기 발광 표시장치는 OLED를 각각 포함한 픽셀들을 매트릭스 형태로 배열하고 영상 데이터의 계조에 따라 픽셀들의 휘도를 조절한다. 픽셀들 각각은 게이트-소스 간 전압에 따라 OLED에 흐르는 구동전류를 제어하는 구동 TFT(Thin Film Transistor)와, 스캔 신호에 따라 구동 TFT의 게이트-소트 간 전압을 프로그래밍하는 스위치 TFT들을 포함하며, 구동전류에 비례하는 OLED의 발광량으로 표시 계조(휘도)를 조절한다.
유기 발광 표시장치는 스캔 신호를 생성하는 게이트 드라이버를 포함한다. 게이트 드라이버는 스캔 신호를 게이트라인들에 순차적으로 공급한다. 스캔 신호는 게이트라인들을 통해 각 픽셀의 스위치 TFT에 공급되어, 스위치 TFT의 스위칭 동작을 제어한다.
게이트 드라이버는 다수의 스테이지들로 이루어진 게이트 쉬프트 레지스터로 구현될 수 있다. 각 스테이지는 노드 Q와 노드 QB의 전위에 따라 스캔 신호를 게이트 오프 전압 또는 게이트 온 전압으로 출력한다. 게이트 오프 전압의 스캔 신호는 스위치 TFT들을 턴 오프 시킬 수 있는 전압이고, 게이트 온 전압의 스캔 신호는 스위치 TFT들을 턴 온 시킬 수 있는 전압이다. 각 스테이지에서 노드 Q가 활성화되는 동안 게이트 온 전압의 스캔 신호가 출력되고, 노드 QB가 활성화 되는 동안 게이트 오프 전압의 스캔 신호가 출력 된다.
노드 Q와 노드 QB의 전위는 스타트 신호(또는 캐리 신호)와 클럭 신호들에 의해 제어된다. 클럭 신호들은 게이트 온 전압과 게이트 오프 전압 사이에서 스윙하며, 복수개의 클럭 배선들을 통해 스테이지들에 인가될 수 있다. 서로 다른 클럭 배선들을 통해 인가되는 클럭 신호들은 서로 다른 위상을 가질 수 있다. 각 스테이지에서 노드 Q가 활성화되는 동안 게이트 온 전압의 클럭 신호가 게이트 온 전압의 스캔 신호로 출력 된다.
이러한 게이트 드라이버의 동작 안정성이 확보되기 위해서는, 각 스테이지에서 노드 Q의 전위와 노드 QB의 전위가 서로 반대로 제어되어야 한다. 다시 말해, 노드 Q가 게이트 온 전압으로 활성화 되는 동안 노드 QB는 게이트 오프 전압으로 비 활성화되어야 하고, 반대로 노드 Q가 게이트 오프 전압으로 비 활성화 되는 동안 노드 QB는 게이트 온 전압으로 활성화되어야 한다.
이를 위한 스테이지 회로 구성을 살펴보면, 노드 Q의 전위에 따라 풀-업 소자와 제1 스위치 소자가 제어되고, 노드 QB의 전위에 다라 풀-다운 소자와 제2 스위치 소자가 제어될 수 있다. 제1 스위치 소자는 노드 Q가 게이트 온 전압으로 활성화 되는 동안 턴 온 되어 노드 QB에 게이트 오프 전압을 공급한다. 그리고, 제2 스위치 소자는 노드 QB가 게이트 온 전압으로 활성화 되는 동안 턴 온 되어 노드 Q에 게이트 오프 전압을 공급한다.
그런데, 패널 온도, 각 스테이지에 포함된 트랜지스터 소자들의 열화 등의 다양한 원인에 의해 노드 Q의 전위와 노드 QB의 전위가 서로 반대로 제어되지 못하는 시간이 생길 수 있다. 노드 Q와 노드 QB가 서로 반대로 동작되기 위해서는 노드 Q에 따라 풀-업 소자와 제1 스위치 소자가 동시에 온/오프 되어야 하고, 노드 QB에 따라 풀-다운 소자와 제2 스위치 소자가 동시에 온/오프 되어야 하는데, 열화로 인한 문턱전압 쉬프트시에 풀-업 소자가 제1 스위치 소자보다 빨리 턴 온 되고, 풀-다운 소자가 제2 스위치 소자보다 빨리 턴 온 될 수 있다.
일 예로, 풀-다운 소자가 제2 스위치 소자보다 빨리 턴 온 되면, 풀-다운 소자의 게이트전극과 액티브층(채널층) 사이에 생기는 커패시터에 의해 노드 QB의 토탈 커패시터가 증가된다. 노드 QB의 토탈 커패시터(Ct)가 증가되면 노드 QB의 전압(V(QB))이 게이트 온 전압으로 활성화되는 시간이 길어진다(V(QB)=전하량/Ct)). 그리고, 원하는 시간 내에 노드 QB가 충분히 활성화되지 못하면 제2 스위치 소자가 완전히 턴 온 될 수 없고, 그에 따라 노드 Q가 게이트 오프 전압으로 충분히 비 활성화되지 못한다. 이 경우, 풀-업 소자의 불충분한 턴 오프로 인해 원하지 않는 스캔 신호가 재차 출력되고, 그에 따라 화면 이상이 발생하게 된다.
따라서, 본 발명은 종래 문제점을 해결하기 위해 안출된 것으로, 다양한 열화 원인에 의한 트랜지스터 소자의 특성 변화에 강건한 게이트 드라이버와 이를 포함한 표시장치, 및 게이트 드라이버의 구동방법을 제공한다.
본 발명의 실시예에 따른 게이트 드라이버는 다수의 스테이지들을 갖는다. 상기 스테이지들 각각은, 제1 클럭 신호에 따라 노드 Q의 전위가 부스팅 되는 동안 게이트 온 전압의 스캔 신호를 출력하는 풀-업 소자; 상기 제1 클럭 신호보다 위상이 뒤진 제2 클럭 신호에 따라 노드 QB를 상기 게이트 온 전압으로 제1차 활성화하는 트랜지스터 Tpre; 상기 제2 클럭 신호보다 위상이 뒤진 제3 클럭 신호에 따라 상기 노드 QB를 상기 게이트 온 전압으로 제2차 활성화하는 트랜지스터 T4; 및 상기 노드 QB가 활성화되는 동안 게이트 오프 전압의 스캔 신호를 출력하는 풀-다운 소자를 포함한다.
상기 노드 QB는, 상기 제2 클럭 신호의 게이트 온 전압 구간과 상기 제3 클럭 신호의 게이트 온 전압 구간 동안, 상기 게이트 온 전압을 위한 전원 단자에 연결된다.
상기 스테이지들 각각은, 상기 제1 클럭 신호보다 위상이 앞선 스타트 신호에 따라 상기 노드 Q를 상기 게이트 온 전압으로 활성화하는 트랜지스터 T1; 상기 스타트 신호에 동기되는 제4 클럭 신호에 따라 상기 노드 Q를 상기 게이트 온 전압으로 활성화하는 트랜지스터 T2; 상기 노드 QB가 활성화되는 동안 상기 노드 Q를 상기 게이트 오프 전압으로 비 활성화하는 트랜지스터 T3; 상기 스타트 신호에 따라 상기 노드 QB를 상기 게이트 오프 전압으로 비 활성화하는 트랜지스터 T5; 및 상기 노드 Q가 활성화되는 동안 상기 노드 QB를 상기 게이트 오프 전압으로 비 활성화하는 트랜지스터 T8을 더 포함한다.
상기 스테이지들 각각은, 상기 스타트 신호보다 위상이 앞선 글로벌 리셋 신호에 따라 상기 노드 Q를 상기 게이트 오프 전압으로 비 활성화하는 트랜지스터 Tqrst를 더 포함한다.
상기 스테이지들 각각은, 상기 게이트 온 전압을 입력 받는 전원 단자에 게이트전극이 연결되어 상기 노드 Q 와 상기 트랜지스터 Tqrst 사이의 전류 패스를 제어하는 트랜지스터 Tbv1; 상기 게이트 온 전압을 입력 받는 전원 단자에 게이트전극이 연결되어 상기 노드 Q 와 상기 트랜지스터 T2 사이의 전류 패스를 제어하는 트랜지스터 Tbv2; 상기 게이트 온 전압을 입력 받는 전원 단자에 게이트전극이 연결되어 상기 노드 Q 와 상기 트랜지스터 T3 사이의 전류 패스를 제어하는 트랜지스터 Tbv3; 및 상기 게이트 온 전압을 입력 받는 전원 단자에 게이트전극이 연결되어 상기 노드 Q 와 상기 트랜지스터 T8 사이의 전류 패스를 제어하는 트랜지스터 Tbv4를 더 포함한다.
상기 노드 Q의 전위가 부스팅 되는 동안, 상기 트랜지스터 Tbv1, 상기 트랜지스터 Tbv2, 상기 트랜지스터 Tbv3 및 상기 트랜지스터 Tbv4는 턴 오프 된다.
상기 노드 Q의 전위가 부스팅 되는 동안을 제외한 나머지 기간 동안, 상기 트랜지스터 Tbv1, 상기 트랜지스터 Tbv2, 상기 트랜지스터 Tbv3 및 상기 트랜지스터 Tbv4는 턴 온 된다.
상기 트랜지스터 Tpre는, 상기 제2 클럭 신호가 입력되는 게이트전극과, 상기 게이트 온 전압이 입력되는 제1 전극과, 상기 노드 QB에 접속되는 제2 전극을 포함한다.
상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호, 및 상기 제4 클럭 신호는 각각 상기 게이트 온 전압과 상기 게이트 오프 전압 사이에서 스윙하고, 서로 다른 클럭 배선들을 통해 상기 스테이지들에 인가된다.
상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호, 및 상기 제4 클럭 신호 각각은, 이웃한 스테이지들에서 서로 다르다.
또한, 본 발명의 실시예에 따라 노드 Q와 노드 QB의 전위에 따라 게이트 온 전압의 스캔 신호와 게이트 오프 전압의 스캔 신호를 출력하는 게이트 드라이버의 구동방법은, 스타트 신호와 상기 스타트 신호에 동기되는 제4 클럭 신호에 따라 상기 노드 Q를 상기 게이트 온 전압으로 활성화시키는 제1 단계; 상기 스타트 신호보다 위상이 뒤진 제1 클럭 신호에 따라 상기 노드 Q의 전위를 상기 게이트 온 전압으로부터 부스팅시켜 상기 게이트 온 전압의 스캔 신호를 출력하는 제2 단계; 및 상기 제1 클럭 신호보다 위상이 뒤진 제2 클럭 신호에 따라 상기 노드 QB를 상기 게이트 온 전압으로 제1차 활성화시킨 후, 상기 제2 클럭 신호보다 위상이 뒤진 제3 클럭 신호에 따라 상기 노드 QB를 상기 게이트 온 전압으로 제2차 활성화시키고, 상기 노드 QB가 활성화되는 동안 상기 게이트 오프 전압의 스캔 신호를 출력하는 제3 단계를 포함한다.
본 발명은 트랜지스터 열화로 인해 노드 QB의 토탈 커패시터가 증가되어 노드 QB에 대한 게이트 온 전압 충전 속도가 느려지더라도, 서로 다른 위상의 2개의 클럭 신호들과 그에 따라 스위칭되는 2개의 트랜지스터들을 활용하여 노드 QB에 대한 게이트 온 전압 충전 시간을 늘림으로써, 비정상 스캔 출력을 방지하고 소자 특성 변화에 강건한 게이트 드라이버를 구현할 수 있다.
본 발명은 노드 Q에 일측 전극이 연결된 내부 트랜지스터들과 노드 Q 사이에 열화 경감 트랜지스터들을 더 구비하여, 노드 Q의 전위가 부스팅 되는 동안에 열화 경감 트랜지스터들이 턴 오프 되도록 설계함으로써, 노드 Q의 부스팅 전위에 따른 과부하로 인해 생기는 상기 내부 트랜지스터들의 소자 파괴 현상, 소위 브레이크 다운(Break down) 현상을 미연에 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여준다.
도 2는 도 1의 표시패널에 형성된 픽셀 어레이를 보여준다.
도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀 회로를 개략적으로 보여준다.
도 4는 도 3의 픽셀 회로에 인가되는 게이트 신호를 보여준다.
도 5는 도 1의 게이트 드라이버에 포함된 스캔 드라이버와 에미션 드라이버를 보여준다.
도 6은 도 5의 스캔 드라이버에 포함된 게이트 쉬프트 레지스터의 구성을 보여준다.
도 7은 도 6의 게이트 쉬프트 레지스터에 포함된 일 스테이지 구성을 보여준다.
도 8은 도 7의 첫 번째 스테이지의 동작 파형을 보여준다.
도 9a 내지 도 9e는 도 8의 ① 구간 내지 도 8의 ⑤ 구간에 각각 대응되는 스테이지 동작 상태를 보여준다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다.
본 발명에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 드라이버는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있으나 이에 한정되지 않는다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 본 발명의 실시예에 대한 설명에서는 소스와 드레인 중 어느 하나를 제1 전극, 소스와 드레인 중 나머지 하나를 제2 전극으로 기술한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 이하의 실시예에서, 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 하지만, 본 발명의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있음에 주의하여야 한다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여준다. 도 2는 도 1의 표시패널에 형성된 픽셀 어레이를 보여준다. 도 3은 도 2의 픽셀 어레이에 포함된 일 픽셀 회로를 개략적으로 보여준다. 도 4는 도 3의 픽셀 회로에 인가되는 게이트 신호를 보여준다. 도 5는 도 1의 게이트 드라이버에 포함된 스캔 드라이버와 에미션 드라이버를 보여준다.
도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 드라이버(120), 게이트 드라이버(130), 및 레벨 쉬프터(150) 등을 구비한다.
표시패널(100)에는 다수의 데이터라인들(14)과 다수의 게이트라인들(15a,15b)이 교차되고, 이 교차영역마다 픽셀들(PXL)이 매트릭스 형태로 배치되어 픽셀 어레이(Pixel array)를 구성할 수 있다.
표시패널(100)의 픽셀 어레이에는 도 2와 같이 다수의 수평 픽셀 라인들(L1~L4)이 구비되며, 각 수평 픽셀 라인(L1~L4) 상에는 수평으로 이웃하며 게이트 라인들(15a,15b)에 공통으로 연결된 다수의 픽셀들(PXL)이 배치된다. 여기서, 수평 픽셀 라인들(L1~L4) 각각은 물리적인 신호 라인이 아니라, 수평으로 이웃한 픽셀들(PXL)에 의해 구현되는 1라인 분량의 픽셀 블록을 의미한다. 픽셀 어레이에는 고전위 전원 전압(EVDD)을 픽셀들(PXL)에 공급하는 제1 전원라인(17), 기준 전압(Vref)을 픽셀들(PXL)에 공급하는 제2 전원라인(16)이 포함될 수 있다. 또한, 픽셀들(PXL)은 저전위 전원 전압(EVSS)에 연결될 수 있다.
도 2와 같이, 게이트 라인들 각각은 스캔 신호(SCAN)가 공급되는 제1 게이트 라인(15a), 및 에미션 신호(EM)가 공급되는 제2 게이트 라인(15b)을 포함한다.
픽셀들(PXL) 각각은 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀 중 어느 하나일 수 있다. 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀은 하나의 단위 픽셀을 구성하여 다양한 컬러를 구현할 수 있다. 단위 픽셀에서 구현되는 컬러는 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀의 발광 비율에 따라 결정될 수 있다. 픽셀들(PXL) 각각에는 데이터 라인(14), 제1 게이트 라인(15a), 제2 게이트 라인(15b), 제1 전원라인(17), 제2 전원라인(16) 등이 연결될 수 있다.
도 3과 같이, 픽셀들(PXL) 각각은 OLED, 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍하기 위한 스위치 회로(SWC), 게이트-소스 간 전압에 따라 상기 OLED에 흐르는 구동전류를 제어하는 구동 TFT(DT)를 포함할 수 있으며, 경우에 따라서 에미션 신호(EM)에 따라 온/오프 되어 OLED의 발광 타이밍을 결정하는 에미션 TFT(ET)를 더 포함할 수도 있다. 스위치 회로(SWC)는 복수의 스위치 TFT들과 적어도 하나 이상의 커패시터 등을 포함할 수 있는데, 제품 모델 및 스펙에 따라 다양한 변형이 가능하다. 픽셀들(PXL) 각각에 포함된 TFT들은 PMOS형 LTPS TFT로 구현될 수 있고, 이를 통해 원하는 응답 특성을 확보할 수 있다. 다만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, TFT들 중에서 적어도 하나 이상의 TFT는 오프 커런트 특성(Off Current Characteristic)이 좋은 NMOS형 옥사이드 TFT로 구현되고, 나머지 TFT들은 응답 특성이 좋은 PMOS형 LTPS TFT로 구현될 수도 있다.
픽셀들(PXL) 각각은 일 예로 도 4와 같은 게이트 신호에 따라 구동될 수 있다. 이 경우, 픽셀들(PXL) 각각은 스캔 신호(SCAN) 및 에미션 신호(EM)에 따라, 초기화 동작, 프로그래밍 동작, 및 발광 동작을 수행할 수 있다. 초기화 기간(A) 동안 동작의 안전성을 위해, 스위치 회로(SWC)는 픽셀 회로 내의 특정 노드들을 기준 전압(Vref)으로 초기화 할 수 있다. 프로그래밍 기간(B) 동안, 스위치 회로(SWC)는 데이터전압(Vdata)을 기반으로 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍할 수 있다. 프로그래밍 기간(B) 동안, 구동 TFT(DT)의 문턱전압이 샘플링 및 보상될 수 있다. 에미션 기간(C) 동안, 구동 TFT(DT)의 소스-드레인 사이에는 게이트-소스 간 전압에 대응되는 구동 전류가 흐르며, 이 구동 전류에 의해 OLED가 발광하게 된다.
에미션 TFT(ET)는 에미션 신호(EM)에 따라 초기화 기간(A) 및 에미션 기간(C) 동안 턴 온 되는 데 반해, 프로그래밍 기간(B) 동안 턴 오프 될 수 있다.
도 4에서, 게이트 온 전압(Gate On Voltage)은 TFT가 턴-온(turn-on)될 수 있는 게이트 신호의 전압이다. 게이트 오프 전압(Gate Off Voltage)은 TFT가 턴-오프(turn-off)될 수 있는 게이트 신호의 전압이다. 일 예로, PMOS에서 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 로우 전압(VGL)보다 높은 게이트 하이 전압(VGH)이다.
도 1을 참조하면, 데이터 드라이버(120)는 타이밍 콘트롤러(110)로부터 영상 데이터(DATA)와 소스 타이밍 제어신호(DDC)를 입력 받는다. 데이터 드라이버(120)는 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호(DDC)에 응답하여 영상 데이터(DATA)를 감마보상전압으로 변환하여 데이터전압(Vdata)을 생성하고, 그 데이터전압(Vdata)을 스캔 신호(SCAN)에 동기하여 표시패널(100)의 데이터라인들(14)에 공급한다. 데이터 드라이버(120)는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.
도 1을 참조하면, 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 게이트 타이밍 제어신호(GDC)의 TTL(Transistor-Transistor-Logic) 레벨 전압을 표시패널(100)에 형성된 TFT를 구동시킬 수 있는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 부스팅(Boosting)하여 게이트 드라이버(130)에 공급한다. 게이트 타이밍 제어신호(GDC)는 외부 스타트 신호, 클럭 신호 등을 포함할 수 있다.
도 1을 참조하면, 게이트 드라이버(130)는 레벨 쉬프터(150)로부터 입력되는 게이트 타이밍 제어신호(GDC)에 따라 동작되어 게이트 신호를 생성한다. 그리고, 그 게이트 신호를 게이트라인들에 순차적으로 공급한다. 게이트 드라이버(130)는 GIP(Gate driver In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. 게이트 드라이버(130)는 표시패널(100)에서 화면 바깥의 비 표시영역(즉, 베젤 영역(BZ))에 형성된다. GIP 방식에서, 레벨 쉬프터(150)는 타이밍 콘트롤러(110)와 함께 인쇄 회로 기판(Printed Circuit Board)(140) 상에 실장될 수 있다.
게이트 드라이버(130)는 도 5와 같이 표시패널(100)의 마주보는 양측에 더블 뱅크(Double Bank) 방식으로 구비되어, 각 게이트라인의 로드 편차에 따른 신호 왜곡을 최소화할 수 있다. 게이트 드라이버(130)는 스캔 신호(SCAN)를 생성하는 스캔 드라이버(131)와 에미션 신호(EM)를 생성하는 에미션 드라이버(132)를 포함한다.
스캔 드라이버(131)는 스캔 신호(SCAN)를 제1 게이트라인들(15a(1)~15a(n))에 라인 순차 방식으로 공급할 수 있다. 에미션 드라이버(132)는 에미션 신호(EM)를 제2 게이트라인들(15b(1)~15b(n))에 라인 순차 방식으로 공급할 수 있다. 스캔 드라이버(131)는 다수의 스테이지들로 이루어진 게이트 쉬프트 레지스터로 구현될 수 있다. 스캔 드라이버(131)의 각 스테이지는 동작의 안정성 및 신뢰성이 확보될 수 있도록 도 6 내지 도 9e와 같이 구현될 수 있다.
도 1을 참조하면, 타이밍 콘트롤러(110)는 공지의 다양한 인터페이스 방식을 통해 외부의 호스트 시스템(미도시)과 연결될 수 있다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터 영상 데이터(DATA)를 입력 받고, 픽셀들(PXL)의 전기적 특성 차이로 인한 휘도 편차가 보상되도록 영상 데이터(DATA)를 보정한 후 데이터 드라이버들(120)로 전송할 수 있다.
타이밍 콘트롤러(110)는 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받고, 이 타이밍신호를 기반으로 게이트 타이밍 제어신호(GDC)와 소스 타이밍 제어신호(DDC)를 생성할 수 있다.
도 6은 도 5의 스캔 드라이버(131)에 포함된 게이트 쉬프트 레지스터의 구성을 보여준다.
도 6을 참조하면, 본 발명의 실시예에 따른 스캔 드라이버(131)는 다수의 스테이지들(ST1~ST4,...)로 이루어진 게이트 쉬프트 레지스터로 구현될 수 있다. 스테이지들(ST1~ST4,…)은 GIP 방식으로 형성된 GIP 소자들일 수 있다.
스테이지들(ST1~ST4,…)은 스타트 신호에 따라 순차적으로 동작이 활성화되어 스캔 신호(SCAN(1)~SCAN(4),…)를 출력한다. 최상단 스테이지(ST1)는 외부 스타트 신호(VST)에 따라 동작이 활성화되고, 차상단 스테이지(ST2) 내지 최하단 스테이지는 전단 스테이지의 스캔 신호에 따라 동작이 활성화된다. 전단 스테이지의 스캔 신호는 내부 스타트 신호로서, 캐리 신호(CRY)가 된다. 여기서, "전단 스테이지"란, 기준이 되는 스테이지의 상부에 위치하여 기준 스테이지에서 출력되는 스캔 신호에 비해 위상이 앞선 스캔 신호를 생성하는 스테이지를 의미한다.
스테이지들(ST1~ST4,…)은 스캔 신호(SCAN(1)~SCAN(4),…)를 출력하기 위해, 레벨 쉬프터(150)로부터 외부 스타트 신호(VST), 복수의 클럭신호들(CLK1~CLK4)을 입력 받을 수 있다. 외부 스타트 신호(VST)와 클럭신호들(CLK1~CLK4)은 모두 게이트 오프 전압(예컨대, 게이트 하이 전압(VGH))과 게이트 온 전압(예컨대, 게이트 로우 전압(VGL)) 사이에서 스윙한다.
스테이지들(ST1~ST4,…)은 복수의 접속 단자들(A1,A2,B1~B4,C1,C2)을 통해 신호 배선들(CL1~CL6) 및 전원 배선들(WL1,WL2)에 연결될 수 있다.
신호 배선들 CL1,CL2,CL3,CL4에는 각각 클럭 신호들 CLK1,CLK2,CLK3,CLK4이 인가된다. 신호 배선 CL5에는 글로벌 리셋 신호(QRST)가 인가되고, 신호 배선 CL6에는 외부 스타트 신호(VST)가 인가된다. 전원 배선들 WL1,WL2에는 각각 게이트 하이 전압(VGH)(또는 게이트 오프 전압), 게이트 로우 전압(VGL)(또는 게이트 온 전압)이 인가된다.
스테이지들(ST1~ST4,…)은 신호 배선들(CL1~CL5)과 전원 배선들(WL1,WL2)에 공통으로 연결될 수 있다. 그리고, 신호 배선 CL6은 최상단 스테이지(ST1)에만 연결될 수 있다. 따라서, 외부 스타트 신호(VST)는 최상단 스테이지(ST1)에 입력되고, 클럭신호들(CLK1~CLK4)은 스테이지들(ST1~ST4,...)에 모두 입력될 수 있다.
이를 위해, 스테이지들(ST1~ST4,…) 각각은 스캔 신호(SCAN(1)~SCAN(4))에 동기되도록 제1 클럭 신호가 입력되는 클럭 단자 B1, 스캔 신호(SCAN(1)~SCAN(4))보다 위상이 앞선 스타트 신호(VST, 또는 CRY)에 동기되도록 제4 클럭 신호가 입력되는 클럭 단자 B4, 상기 제1 클럭 신호보다 위상이 뒤진 제2 클럭 신호가 입력되는 클럭 단자 B2, 및 상기 제2 클럭 신호보다 위상이 뒤진 제3 클럭 신호가 입력되는 클럭 단자 B3를 포함한다.
제1 내지 제4 클럭 신호들은 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙하고 클럭신호들(CLK1~CLK4) 중에서 결정될 수 있다. 이 경우, 제1 내지 제4 클럭 신호들은 서로 이웃한 4개의 스테이지들(ST1~ST4)에서 서로 다르다. 제1 내지 제4 클럭 신호들은, 제1 스테이지(ST1)에서 순차적으로 클럭 신호들 CLK1,CLK2,CLK3,CLK4이고, 제2 스테이지(ST2)에서 순차적으로 클럭 신호들 CLK2,CLK3,CLK4,CLK1이고, 제3 스테이지(ST3)에서 순차적으로 클럭 신호들 CLK3,CLK4,CLK1,CLK2이고, 제4 스테이지(ST4)에서 순차적으로 클럭 신호들 CLK4,CLK1,CLK2,CLK3일 수 있다.
도 7은 도 6의 게이트 쉬프트 레지스터에 포함된 제1 스테이지 구성을 보여준다. 도 6의 차상단 스테이지~최하단 스테이지도 입력되는 클럭 신호에서 차이가 있을 뿐 그 구성은 제1 스테이지와 실질적으로 동일하다.
도 7을 참조하면, 제1 스테이지(ST1)는 리셋부, 출력부, Q 제어부, QB 제어부, QB 안정화부, 및 열화 경감부를 포함할 수 있다.
리셋부는 글로벌 리셋 신호(QRST)에 따라 스위칭되는 트랜지스터 Tqrst로 구현될 수 있다. 트랜지스터 Tqrst는 노드 Q를 일정 시간마다 게이트 오프 전압(VGH)으로 리셋 시킴으로써 스테이지 동작의 안정성 및 신뢰성을 확보한다. 트랜지스터 Tqrst의 게이트전극은 리셋 단자(C2)에 접속된다. 글로벌 리셋 신호(QRST)는 프레임 시작 시점마다 게이트 온 전압(VGL)으로 모든 스테이지들에 동시에 입력될 수 있다. 글로벌 리셋 신호(QRST)는 프레임 초기에 스타트 신호(VST)에 앞서 입력될 수 있다. 트랜지스터 Tqrst가 게이트 온 전압(VGL)의 글로벌 리셋 신호(QRST)에 의해 턴 온 될 때 노드 Q는 게이트 오프 전압(VGH)으로 리셋될 수 있다.
출력부는 노드 Q에 따라 제어되는 풀-업 소자(T6)와, 노드 QB에 따라 제어되는 풀-다운 소자(T7)와, 노드 Q에 연결된 부스팅 커패시터(CB)를 포함할 수 있다.
풀-업 소자(T6)는 제1 클럭 신호(CLK1)에 따라 노드 Q의 전위가 부스팅 될 때 게이트 온 전압(VGL)의 스캔 신호(SCAN(1))를 노드 Na로 출력하는 트랜지스터이다. 풀-업 소자(T6)의 게이트전극은 노드 Q에 접속되고, 풀-업 소자(T6)의 제1 전극은 클럭 단자 B1에 접속되고, 풀-업 소자(T6)의 제2 전극은 노드 Na에 접속된다.
부스팅 커패시터(CB)는 노드 Q와 노드 Na 사이에 접속된다. 노드 Q의 전위가 게이트 온 전압(VGL)인 상태에서 제1 클럭 신호(CLK1)가 게이트 오프 전압(VGH)에서 게이트 온 전압(VGL)으로 반전되면, 부스팅 커패시터(CB1)의 커플링 효과에 의해 노드 Q의 전위가 게이트 온 전압(VGL)에서 그보다 낮은 부스팅 레벨로 떨어진다. 이러한 부트 스트랩핑(Bootstrapping)에 의해 노드 Na의 전위가 빠르게 게이트 온 전압(VGL)으로 떨어진다. 부트 스트랩핑 효과를 이용하면 게이트 온 전압(VGL)의 스캔 신호(SCAN(1))를 왜곡 및 지연 없이 빠르게 출력할 수 있다.
풀-다운 소자(T7)는 노드 QB가 활성화될 때 게이트 오프 전압(VGH)의 스캔 신호(SCAN(1))를 노드 Na로 출력하는 트랜지스터이다. 풀-다운 소자(T7)의 게이트전극은 노드 QB에 접속되고, 풀-다운 소자(T7)의 제1 전극은 노드 Na에 접속되고, 풀-다운 소자(T7)의 제2 전극은 VGH 전원 단자 A1에 접속된다.
Q 제어부는 노드 Q의 전위를 제어하는 트랜지스터들 T1,T2,T3과 커패시터 CQ를 포함할 수 있다.
트랜지스터 T1은 제1 클럭 신호(CLK1)보다 위상이 앞선 외부 스타트 신호(VST)에 따라 스위칭되어 노드 Q를 게이트 온 전압(VGL)으로 활성화한다. 트랜지스터 T1의 게이트전극은 스타트 단자 C1에 접속되고, 트랜지스터 T1의 제1 전극은 VGL 전원 단자 A2에 접속되고, 트랜지스터 T1의 제2 전극은 트랜지스터 T2와 트랜지스터 Tbv2를 경유하여 노드 Q에 접속된다.
트랜지스터 T2는 외부 스타트 신호(VST)에 동기되는 제4 클럭 신호(CLK4)에 따라 스위칭되어 노드 Q를 게이트 온 전압(VGL)으로 활성화한다. 트랜지스터 T2의 게이트전극은 클럭 단자 B4에 접속되고, 트랜지스터 T2의 제1 전극은 트랜지스터 T1의 제2 전극에 접속되고, 트랜지스터 T2의 제2 전극은 트랜지스터 Tbv2를 경유하여 노드 Q에 접속된다.
트랜지스터 T3은 노드 QB가 활성화되는 동안 노드 Q를 게이트 오프 전압(VGH)으로 비 활성화한다. 트랜지스터 T3의 게이트전극은 노드 QB에 접속되고, 트랜지스터 T3의 제1 전극은 VGH 전원 단자 A1에 접속되고, 트랜지스터 T3의 제2 전극은 트랜지스터 Tbv3를 경유하여 노드 Q에 접속된다.
커패시터 CQ는 노드 Q와 VGH 전원 단자 A1 사이에 접속되어, 노드 Q가 플로팅(Floating)되는 동안 노드 Q의 전위를 안정화시킨다.
QB 제어부는 노드 QB의 전위를 제어하는 트랜지스터들 T4,T5,T8과 커패시터 CQB를 포함할 수 있다.
트랜지스터 T4는 제1 클럭 신호(CLK1)보다 위상이 뒤진 제3 클럭 신호(CLK3)에 따라 스위칭되어 노드 QB를 게이트 온 전압(VGL)으로 활성화한다. 트랜지스터 T4의 게이트전극은 클럭 단자 B3에 접속되고, 트랜지스터 T4의 제1 전극은 VGL 전원 단자 A2에 접속되고, 트랜지스터 T4의 제2 전극은 노드 QB에 접속된다.
트랜지스터 T5는 외부 스타트 신호(VST)에 따라 스위칭되어 노드 QB를 게이트 오프 전압(VGH)으로 비 활성화한다. 트랜지스터 T5의 게이트전극은 스타트 단자 C1에 접속되고, 트랜지스터 T5의 제1 전극은 VGH 전원 단자 A1에 접속되고, 트랜지스터 T5의 제2 전극은 노드 QB에 접속된다.
트랜지스터 T8은 노드 Q가 활성화되는 동안 노드 QB를 게이트 오프 전압(VGH)으로 비 활성화한다. 트랜지스터 T8의 게이트전극은 트랜지스터 Tbv4를 경유하여 노드 Q에 접속되고, 트랜지스터 T8의 제1 전극은 VGH 전원 단자 A1에 접속되고, 트랜지스터 T8의 제2 전극은 노드 QB에 접속된다.
커패시터 CQB는 노드 QB와 VGH 전원 단자 A1 사이에 접속되어, 노드 QB가 플로팅(Floating)되는 동안 노드 QB의 전위를 안정화시킨다.
QB 안정화부는 제1 클럭 신호(CLK1)보다 위상이 뒤지고 제3 클럭 신호(CLK3)보다 위상이 앞선 제2 클럭 신호(CLK2)에 따라 스위칭되는 트랜지스터 Tpre로 구현될 수 있다. 트랜지스터 Tpre는 트랜지스터 T4에 앞서 노드 QB를 게이트 온 전압(VGL)으로 프리 차지(Pre charge) 시키는 역할을 한다. 트랜지스터 Tpre의 게이트전극은 클럭 단자 B2에 접속되고, 트랜지스터 Tpre의 제1 전극은 VGL 전원 단자 A2에 접속되며, 트랜지스터 Tpre의 제2 전극은 노드 QB에 접속된다.
종래 기술에서 설명했듯이, 노드 Q와 노드 QB가 서로 반대로 동작되기 위해서는 노드 QB에 따라 풀-다운 소자(T7)와 트랜지스터 T3가 동시에 온, 또는 동시에 오프 되어야 하는데, 열화로 인한 문턱전압 쉬프트시에 풀-다운 소자(T7)가 트랜지스터 T3보다 빨리 턴 온 될 수 있다. 이렇게, 풀-다운 소자(T7)가 트랜지스터 T3보다 빨리 턴 온 되면, 풀-다운 소자(T7)의 게이트전극과 액티브층(채널층) 사이에 생기는 커패시터에 의해 노드 QB의 토탈 커패시터가 증가된다. 노드 QB의 토탈 커패시터(Ct)가 증가되면 노드 QB의 전압(V(QB))이 클럭 신호의 1 게이트 온 전압 구간 내에 충분히 활성화되기 어렵다(V(QB)=전하량/Ct)). 노드 QB가 충분히 활성화되지 못하면 클럭 신호의 1 게이트 온 전압 구간 내에서 트랜지스터 T3가 완전히 턴 온 될 수 없고, 그에 따라 노드 Q가 게이트 오프 전압으로 충분히 비 활성화되지 못한다. 이 경우, 풀-업 소자(T6)의 불충분한 턴 오프로 인해 원하지 않는 스캔 신호가 재차 출력되고, 그에 따라 화면 이상이 발생하게 된다.
이러한 문제점을 없애기 위해 트랜지스터 Tpre가 제공된다. 트랜지스터 Tpre가 제2 클럭 신호(CLK2)에 따라 노드 QB를 게이트 온 전압(VGL)으로 제1차 활성화시킨 후에, 이어서 트랜지스터 T4가 제3 클럭 신호(CLK3)에 따라 노드 QB를 게이트 온 전압(VGL)으로 제2차 활성화시킨다. 따라서, 노드 QB는 제2 클럭 신호(CLK2)의 게이트 온 전압 구간과 제3 클럭 신호(CLK3)의 게이트 온 전압 구간 동안, 다시 말해 클럭 신호의 2 게이트 온 전압 구간들 동안 계속해서 VGL 전원 단자에 연결된다.
소자 열화로 인해 노드 QB의 토탈 커패시터(Ct)가 증가되어 노드 QB에 대한 게이트 온 전압(VGL) 충전 속도가 느려지더라도, 트랜지스터들 Tpre,T4을 통해 노드 QB에 대한 게이트 온 전압(VGL) 인가 시간을 늘리면 전술한 문제점은 해결될 수 있다.
열화 경감부는 VGL 전원 단자 A2에 게이트전극이 연결된 트랜지스터들 Tbv1, Tbv2, Tbv3, Tbv4를 포함한다. 트랜지스터들 Tbv1, Tbv2, Tbv3, Tbv4 각각의 일측 전극은 노드 Q에 연결된다. 트랜지스터들 Tbv1, Tbv2, Tbv3, Tbv4은 VGL 전원 단자 A2의 게이트 온 전압(VGL)에 의해 턴 온 상태를 유지한다. 다만, 노드 Q의 전위가 부스팅 되는 동안에는 트랜지스터들 Tbv1, Tbv2, Tbv3, Tbv4 각각에 걸리는 게이트-소스 간 전압이 문턱전압보다 낮아지므로 트랜지스터들 Tbv1, Tbv2, Tbv3, Tbv4이 턴 오프 된다.
트랜지스터 Tbv1는 노드 Q와 트랜지스터 Tqrst 사이의 전류 패스를 제어한다. 트랜지스터 Tbv1는 턴 온 상태를 유지하다가 노드 Q의 전위가 부스팅 되는 동안에만 턴 오프 되어 노드 Q와 트랜지스터 Tqrst 사이의 전류를 차단한다. 노드 Q의 전위가 부스팅되더라도 그 영향이 트랜지스터 Tqrst의 일측 전극에 가해지지 않게 된다. 따라서, 노드 Q의 부스팅 전위에 의해 트랜지스터 Tqrst의 드레인-소스 간 전압이 증가되는 것이 방지된다. 즉, 트랜지스터 Tqrst의 드레인-소스 간 전압이 임계치 이상으로 증가되면 과부하로 인해 소자 파괴 현상, 소위 브레이크 다운(Break down) 현상이 생길 수 있는데, 이러한 문제가 미연에 방지될 수 있는 것이다.
트랜지스터 Tbv2는 노드 Q와 트랜지스터 T2 사이의 전류 패스를 제어한다. 트랜지스터 Tbv2는 턴 온 상태를 유지하다가 노드 Q의 전위가 부스팅 되는 동안에만 턴 오프 되어 노드 Q와 트랜지스터 T2 사이의 전류를 차단한다. 노드 Q의 전위가 부스팅되더라도 그 영향이 트랜지스터 T2의 일측 전극에 가해지지 않게 된다. 따라서, 노드 Q의 부스팅 전위에 의해 트랜지스터 T2의 드레인-소스 간 전압이 임계치를 초과하고 그 결과로 생기는 브레이크 다운(Break down) 현상이 미연에 방지될 수 있다.
트랜지스터 Tbv3은 노드 Q와 트랜지스터 T3 사이의 전류 패스를 제어한다. 트랜지스터 Tbv3은 턴 온 상태를 유지하다가 노드 Q의 전위가 부스팅 되는 동안에만 턴 오프 되어 노드 Q와 트랜지스터 T3 사이의 전류를 차단한다. 노드 Q의 전위가 부스팅되더라도 그 영향이 트랜지스터 T3의 일측 전극에 가해지지 않게 된다. 따라서, 노드 Q의 부스팅 전위에 의해 트랜지스터 T3의 드레인-소스 간 전압이 임계치를 초과하고 그 결과로 생기는 브레이크 다운(Break down) 현상이 미연에 방지될 수 있다.
트랜지스터 Tbv4는 노드 Q와 트랜지스터 T8 사이의 전류 패스를 제어한다. 트랜지스터 Tbv4는 턴 온 상태를 유지하다가 노드 Q의 전위가 부스팅 되는 동안에만 턴 오프 되어 노드 Q와 트랜지스터 T8 사이의 전류를 차단한다. 노드 Q의 전위가 부스팅되더라도 그 영향이 트랜지스터 T8의 게이트전극에 가해지지 않게 된다. 따라서, 노드 Q의 부스팅 전위에 의해 트랜지스터 T8의 게이트-드레인 간 전압이 임계치를 초과하고 그 결과로 생기는 브레이크 다운(Break down) 현상이 미연에 방지될 수 있다.
한편, 트랜지스터들 Tqrst,T3,T4,T5,T8은 턴 오프시 누설 전류를 억제할 수 있도록 듀얼 게이트 구조로 설계될 수 있다. 듀얼 게이트 구조에서 2개의 게이트전극들은 동일한 전위를 가지도록 서로 연결되며, 채널 길이가 단일 게이트 구조에 비해 길어진다. 채널 길이가 길어지면 저항이 증가되므로 턴 오프시에 누설 전류가 감소되어, 동작의 안정성이 확보될 수 있다.
도 8은 도 7의 첫 번째 스테이지의 동작 파형을 보여준다. 그리고, 도 9a 내지 도 9e는 도 8의 ① 구간 내지 도 8의 ⑤ 구간에 각각 대응되는 스테이지 동작 상태를 보여준다.
도 8 및 도 9a를 참조하면, 구간①에서 외부 스타트 신호(VST)와 클럭신호들 CLK1~CLK4는 게이트 오프 전압(VGH)으로 입력되고, 글로벌 리셋 신호(QRST)는 게이트 온 전압(VGL)으로 입력된다.
구간①에서 게이트 오프 전압(VGH)의 외부 스타트 신호(VST)에 따라 트랜지스터들 T1,T5가 턴 오프 된다. 그리고, 게이트 오프 전압(VGH)의 클럭신호 CLK2에 따라 트랜지스터 Tpre가 턴 오프 되고, 게이트 오프 전압(VGH)의 클럭신호 CLK3에 따라 트랜지스터 T4가 턴 오프 되고, 게이트 오프 전압(VGH)의 클럭신호 CLK4에 따라 트랜지스터 T2가 턴 오프 된다.
구간①에서 게이트 온 전압(VGL)의 글로벌 리셋 신호(QRST)에 따라 트랜지스터 Tqrst가 턴 온 되어 노드 Q가 게이트 오프 전압(VGH)으로 리셋된다. 그리고, 게이트 오프 전압(VGH)의 노드 Q에 따라 트랜지스터들 T6,T8이 턴 오프 된다.
구간①에서 노드 QB의 전위는 게이트 오프 전압(VGH)을 유지한다. 그리고, 게이트 오프 전압(VGH)의 노드 QB에 따라 트랜지스터들 T3,T7이 턴 오프 된다.
구간①에서 트랜지스터들 Tbv1~Tbv4는 온 상태를 유지한다.
따라서, 구간①에서 스캔 신호(SCAN(1))는 직전 프레임의 게이트 오프 전압(VGH)을 유지한다.
도 8 및 도 9b를 참조하면, 구간②에서 외부 스타트 신호(VST)와 클럭신호 CLK4는 게이트 온 전압(VGL)으로 입력되고, 클럭신호들 CLK1,CLK2,CLK3과 글로벌 리셋 신호(QRST)은 게이트 오프 전압(VGH)으로 입력된다.
구간②에서 게이트 온 전압(VGL)의 외부 스타트 신호(VST)에 따라 트랜지스터들 T1,T5가 턴 온 되고, 게이트 온 전압(VGL)의 클럭신호 CLK4에 따라 트랜지스터 T2가 턴 온 된다. 그리고, 게이트 오프 전압(VGH)의 클럭신호 CLK2에 따라 트랜지스터 Tpre가 오프 상태를 유지하고, 게이트 오프 전압(VGH)의 클럭신호 CLK3에 따라 트랜지스터 T4가 오프 상태를 유지한다.
구간②에서 트랜지스터들 Tbv1~Tbv4는 온 상태를 유지한다.
구간②에서, 게이트 온 전압(VGL)의 외부 스타트 신호(VST)와 클럭신호 CLK4 에 응답하여 트랜지스터들 T1, T2가 턴 온 되고, 노드 Q는 게이트 온 전압(VGL)으로 활성화된다. 게이트 온 전압(VGL)의 노드 Q에 따라 트랜지스터들 T6,T8이 턴 온 된다. 그리고, 트랜지스터 T6의 턴 온에 의해, 게이트 오프 전압(VGH)의 클럭 신호 CLK1이 스캔 신호(SCAN(1))로서 노드 Na에 출력된다.
구간②에서, 게이트 온 전압(VGL)의 노드 Q에 의해 트랜지스터 T8이 턴 온 되고, 게이트 온 전압(VGL)의 외부 스타트 신호(VST)에 응답하여 트랜지스터 T1이 턴 온 되며, 게이트 오프 전압(VGH)의 클럭신호들 CLK2,CLK3에 응답하여 트랜지스터들 Tpre,T4가 오프 상태를 유지한다. 그 결과, 노드 QB는 게이트 오프 전압(VGH)을 유지하고, 트랜지스터 T7이 오프 상태를 유지한다. 그리고, 게이트 오프 전압(VGH)의 노드 QB에 의해 트랜지스터 T3이 오프 상태를 유지한다.
도 8 및 도 9c를 참조하면, 구간③에서 클럭신호 CLK1은 게이트 온 전압(VGL)으로 입력되고, 클럭신호들 CLK2,CLK3,CLK4와 외부 스타트 신호(VST)와 글로벌 리셋 신호(QRST)은 게이트 오프 전압(VGH)으로 입력된다.
구간③에서 게이트 오프 전압(VGH)의 외부 스타트 신호(VST)에 따라 트랜지스터들 T1,T5가 턴 오프 되고, 게이트 오프 전압(VGH)의 클럭신호 CLK4에 따라 트랜지스터 T2가 턴 오프 된다. 그리고, 게이트 오프 전압(VGH)의 클럭신호 CLK2에 따라 트랜지스터 Tpre가 오프 상태를 유지하고, 게이트 오프 전압(VGH)의 클럭신호 CLK3에 따라 트랜지스터 T4가 오프 상태를 유지한다.
구간③에서, 노드 Q는 플로팅(Floating) 되고, CLK1은 게이트 오프 전압(VGH)에서 게이트 온 전압(VGL)으로 반전되어 클럭 단자 B1에 입력된다. 클럭 단자 B1과 노드 Q 사이에 존재하는 기생 커패시터의 커플링 효과에 의해, 클럭 단자 B1의 전위가 게이트 오프 전압(VGH)에서 게이트 온 전압(VGL)으로 낮아질 때 노드 Q의 전위도 게이트 온 전압(VGL)에서 부스팅 전압(BSL)으로 낮아진다. 그 결과 게이트 온 전압(VGL)의 제1 클럭신호(CLK1)가 트랜지스터 T6를 통해 지연/왜곡 없이 노드 Na에 충전되게 된다. 다시 말해, 게이트 온 전압(VGL)의 스캔 신호(SCAN(1))가 노드 Na로 빠르게 출력된다.
구간③에서 노드 Q의 전위가 게이트 온 전압(VGL)에서 부스팅 전압(BSL)으로 낮아짐에 따라 트랜지스터들 Tbv1~Tbv4는 턴 오프 된다. 구간③에서 노드 Q의 전위가 부스팅 되는 동안에 트랜지스터들 Tbv1~Tbv4이 턴 오프 되어 트랜지스터들 Tqrst,T2,T3,T8에 가해지는 과부하를 차단한다.
구간③에서 트랜지스터 T8의 게이트전극은 플로팅되고, 트랜지스터 T8은 온 상태를 유지한다. 그리고, 게이트 오프 전압(VGH)의 클럭신호들 CLK2,CLK3에 응답하여 트랜지스터들 Tpre,T4가 오프 상태를 유지한다. 그 결과, 노드 QB는 게이트 오프 전압(VGH)을 유지하고, 트랜지스터 T7이 오프 상태를 유지한다. 그리고, 게이트 오프 전압(VGH)의 노드 QB에 의해 트랜지스터 T3이 오프 상태를 유지한다.
도 8 및 도 9d를 참조하면, 구간④에서 클럭신호 CLK2는 게이트 온 전압(VGL)으로 입력되고, 클럭신호들 CLK1,CLK3,CLK4와 외부 스타트 신호(VST)와 글로벌 리셋 신호(QRST)은 게이트 오프 전압(VGH)으로 입력된다.
구간④에서 게이트 오프 전압(VGH)의 외부 스타트 신호(VST)에 따라 트랜지스터들 T1,T5가 오프 상태를 유지하고, 게이트 오프 전압(VGH)의 클럭신호 CLK4에 따라 트랜지스터 T2가 오프 상태를 유지하고, 게이트 오프 전압(VGH)의 클럭신호 CLK3에 따라 트랜지스터 T4가 오프 상태를 유지한다. 그리고, 게이트 온 전압(VGL)의 클럭신호 CLK2에 따라 트랜지스터 Tpre가 턴 온 된다.
구간④에서 트랜지스터 Tpre의 턴 온에 의해 게이트 온 전압(VGL)이 노드 QB에 인가된다. 그리고, 게이트 온 전압(VGL)의 노드 QB에 따라 트랜지스터들 T7, T3이 턴 온 된다. 그 결과, 트랜지스터 T7을 통해 게이트 오프 전압(VGH)의 스캔신호(SCAN(1))가 노드 Na에 출력되고, 트랜지스터 T3을 통해 게이트 오프 전압(VGH)이 노드 Q에 인가된다.
구간④에서 노드 Q의 전위는 게이트 오프 전압(VGH)으로 높아지고, 트랜지스터들 Tbv1~Tbv4는 턴 온 된다. 그리고, 게이트 오프 전압(VGH)의 노드 Q에 따라 트랜지스터 T6가 턴 오프 된다.
도 8 및 도 9e를 참조하면, 구간⑤에서 클럭신호 CLK3은 게이트 온 전압(VGL)으로 입력되고, 클럭신호들 CLK2,CLK3,CLK4와 외부 스타트 신호(VST)와 글로벌 리셋 신호(QRST)은 게이트 오프 전압(VGH)으로 입력된다.
구간⑤에서 게이트 오프 전압(VGH)의 외부 스타트 신호(VST)에 따라 트랜지스터들 T1,T5가 오프 상태를 유지하고, 게이트 오프 전압(VGH)의 클럭신호 CLK4에 따라 트랜지스터 T2가 오프 상태를 유지하고, 게이트 오프 전압(VGH)의 클럭신호 CLK2에 따라 트랜지스터 Tpre가 턴 오프 된다. 그리고, 게이트 온 전압(VGL)의 클럭신호 CLK3에 따라 트랜지스터 T4가 턴 온 된다.
구간⑤에서 트랜지스터 T4의 턴 온에 의해 게이트 온 전압(VGL)이 노드 QB에 재차 인가된다. 그리고, 게이트 온 전압(VGL)의 노드 QB에 따라 트랜지스터들 T7, T3이 온 상태를 유지한다. 그 결과, 트랜지스터 T7을 통해 게이트 오프 전압(VGH)의 스캔신호(SCAN(1))가 노드 Na에 출력되고, 트랜지스터 T3을 통해 게이트 오프 전압(VGH)이 노드 Q에 재차 인가된다.
구간⑤에서 노드 Q의 전위는 게이트 오프 전압(VGH)을 유지하고, 트랜지스터들 Tbv1~Tbv4는 온 상태를 유지한다. 그리고, 게이트 오프 전압(VGH)의 노드 Q에 따라 트랜지스터 T6가 오프 상태를 유지한다.
전술한 바와 같이, 본 발명은 트랜지스터 열화로 인해 노드 QB의 토탈 커패시터가 증가되어 노드 QB에 대한 게이트 온 전압 충전 속도가 느려지더라도, 서로 다른 위상의 2개의 클럭 신호들과 그에 따라 스위칭되는 2개의 트랜지스터들을 활용하여 노드 QB에 대한 게이트 온 전압 충전 시간을 늘림으로써, 비정상 스캔 출력을 방지하고 소자 특성 변화에 강건한 게이트 드라이버를 구현할 수 있다.
본 발명은 노드 Q에 일측 전극이 연결된 내부 트랜지스터들과 노드 Q 사이에 열화 경감 트랜지스터들을 더 구비하여, 노드 Q의 전위가 부스팅 되는 동안에 열화 경감 트랜지스터들이 턴 오프 되도록 설계함으로써, 노드 Q의 부스팅 전위에 따른 과부하로 인해 생기는 상기 내부 트랜지스터들의 소자 파괴 현상, 소위 브레이크 다운(Break down) 현상을 미연에 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 타이밍 콘트롤러
120 : 데이터 드라이버 130 : 게이트 드라이버
131 : 스캔 드라이버

Claims (14)

  1. 다수의 스테이지들을 갖는 게이트 드라이버에 있어서,
    상기 스테이지들 각각은,
    제1 클럭 신호에 따라 노드 Q의 전위가 부스팅 되는 동안 게이트 온 전압의 스캔 신호를 출력하는 풀-업 소자;
    상기 제1 클럭 신호보다 위상이 뒤진 제2 클럭 신호에 따라 노드 QB를 상기 게이트 온 전압으로 제1차 활성화하는 트랜지스터 Tpre;
    상기 제2 클럭 신호보다 위상이 뒤진 제3 클럭 신호에 따라 상기 노드 QB를 상기 게이트 온 전압으로 제2차 활성화하는 트랜지스터 T4; 및
    상기 노드 QB가 활성화되는 동안 게이트 오프 전압의 스캔 신호를 출력하는 풀-다운 소자를 포함하는 게이트 드라이버.
  2. 제 1 항에 있어서,
    상기 노드 QB는,
    상기 제2 클럭 신호의 게이트 온 전압 구간과 상기 제3 클럭 신호의 게이트 온 전압 구간 동안, 상기 게이트 온 전압을 위한 전원 단자에 연결되는 게이트 드라이버.
  3. 제 2 항에 있어서,
    상기 스테이지들 각각은,
    상기 제1 클럭 신호보다 위상이 앞선 스타트 신호에 따라 상기 노드 Q를 상기 게이트 온 전압으로 활성화하는 트랜지스터 T1;
    상기 스타트 신호에 동기되는 제4 클럭 신호에 따라 상기 노드 Q를 상기 게이트 온 전압으로 활성화하는 트랜지스터 T2;
    상기 노드 QB가 활성화되는 동안 상기 노드 Q를 상기 게이트 오프 전압으로 비 활성화하는 트랜지스터 T3;
    상기 스타트 신호에 따라 상기 노드 QB를 상기 게이트 오프 전압으로 비 활성화하는 트랜지스터 T5; 및
    상기 노드 Q가 활성화되는 동안 상기 노드 QB를 상기 게이트 오프 전압으로 비 활성화하는 트랜지스터 T8을 더 포함하는 게이트 드라이버.
  4. 제 3 항에 있어서,
    상기 스테이지들 각각은,
    상기 스타트 신호보다 위상이 앞선 글로벌 리셋 신호에 따라 상기 노드 Q를 상기 게이트 오프 전압으로 비 활성화하는 트랜지스터 Tqrst를 더 포함하는 게이트 드라이버.
  5. 제 4 항에 있어서,
    상기 스테이지들 각각은,
    상기 게이트 온 전압을 입력 받는 전원 단자에 게이트전극이 연결되어 상기 노드 Q 와 상기 트랜지스터 Tqrst 사이의 전류 패스를 제어하는 트랜지스터 Tbv1;
    상기 게이트 온 전압을 입력 받는 전원 단자에 게이트전극이 연결되어 상기 노드 Q 와 상기 트랜지스터 T2 사이의 전류 패스를 제어하는 트랜지스터 Tbv2;
    상기 게이트 온 전압을 입력 받는 전원 단자에 게이트전극이 연결되어 상기 노드 Q 와 상기 트랜지스터 T3 사이의 전류 패스를 제어하는 트랜지스터 Tbv3; 및
    상기 게이트 온 전압을 입력 받는 전원 단자에 게이트전극이 연결되어 상기 노드 Q 와 상기 트랜지스터 T8 사이의 전류 패스를 제어하는 트랜지스터 Tbv4를 더 포함하는 게이트 드라이버.
  6. 제 5 항에 있어서,
    상기 노드 Q의 전위가 부스팅 되는 동안,
    상기 트랜지스터 Tbv1, 상기 트랜지스터 Tbv2, 상기 트랜지스터 Tbv3 및 상기 트랜지스터 Tbv4는 턴 오프 되는 게이트 드라이버.
  7. 제 5 항에 있어서,
    상기 노드 Q의 전위가 부스팅 되는 동안을 제외한 나머지 기간 동안,
    상기 트랜지스터 Tbv1, 상기 트랜지스터 Tbv2, 상기 트랜지스터 Tbv3 및 상기 트랜지스터 Tbv4는 턴 온 되는 게이트 드라이버.
  8. 제 1 항에 있어서,
    상기 트랜지스터 Tpre는,
    상기 제2 클럭 신호가 입력되는 게이트전극과, 상기 게이트 온 전압이 입력되는 제1 전극과, 상기 노드 QB에 접속되는 제2 전극을 포함하는 게이트 드라이버.
  9. 제 3 항에 있어서,
    상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호, 및 상기 제4 클럭 신호는 각각 상기 게이트 온 전압과 상기 게이트 오프 전압 사이에서 스윙하고, 서로 다른 클럭 배선들을 통해 상기 스테이지들에 인가되는 게이트 드라이버.
  10. 제 3 항에 있어서,
    상기 제1 클럭 신호, 상기 제2 클럭 신호, 상기 제3 클럭 신호, 및 상기 제4 클럭 신호 각각은, 이웃한 스테이지들에서 서로 다른 게이트 드라이버.
  11. 노드 Q와 노드 QB의 전위에 따라 게이트 온 전압의 스캔 신호와 게이트 오프 전압의 스캔 신호를 출력하는 게이트 드라이버의 구동방법에 있어서,
    스타트 신호와 상기 스타트 신호에 동기되는 제4 클럭 신호에 따라 상기 노드 Q를 상기 게이트 온 전압으로 활성화시키는 제1 단계;
    상기 스타트 신호보다 위상이 뒤진 제1 클럭 신호에 따라 상기 노드 Q의 전위를 상기 게이트 온 전압으로부터 부스팅시켜 상기 게이트 온 전압의 스캔 신호를 출력하는 제2 단계; 및
    상기 제1 클럭 신호보다 위상이 뒤진 제2 클럭 신호에 따라 상기 노드 QB를 상기 게이트 온 전압으로 제1차 활성화시킨 후, 상기 제2 클럭 신호보다 위상이 뒤진 제3 클럭 신호에 따라 상기 노드 QB를 상기 게이트 온 전압으로 제2차 활성화시키고, 상기 노드 QB가 활성화되는 동안 상기 게이트 오프 전압의 스캔 신호를 출력하는 제3 단계를 포함하는 게이트 드라이버의 구동방법.
  12. 제 11 항에 있어서,
    상기 노드 QB는,
    상기 제1 단계에서 상기 스타트 신호에 따라 상기 게이트 오프 전압으로 비 활성화되고, 상기 제2 단계에서 상기 노드 Q의 전위에 따라 상기 게이트 오프 전압으로 비 활성화되는 게이트 드라이버의 구동방법
  13. 제 12 항에 있어서,
    상기 노드 Q는,
    상기 제3 단계에서 상기 노드 QB의 전위에 따라 상기 게이트 오프 전압으로 비 활성화되는 게이트 드라이버의 구동방법.
  14. 픽셀들에 연결된 게이트라인들이 구비된 표시패널; 및
    상기 청구항 제1항 내지 제10항 중 어느 한 항의 상기 스테이지들의 출력을 상기 게이트라인들로 공급하는 게이트 드라이버를 포함하는 표시장치.
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