KR20240098831A

KR20240098831A - 게이트 드라이버 및 이를 이용하는 표시장치

Info

Publication number: KR20240098831A
Application number: KR1020220180954A
Authority: KR
Inventors: 임현수
Original assignee: 엘지디스플레이 주식회사
Priority date: 2022-12-21
Filing date: 2022-12-21
Publication date: 2024-06-28

Abstract

본 명세서의 일 실시예에 따른 게이트 드라이버는 복수의 스테이지들을 가지며, 복수의 스테이지들 각각은, 노드 Q에 게이트 전극이 연결되고 제1 클럭 신호의 입력단과 스캔 신호의 출력단 사이에 전기적으로 연결된 풀-업 트랜지스터, 노드 QB에 게이트 전극이 연결되고 출력단과 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 풀-다운 트랜지스터, 제2 클럭 신호의 입력단에 게이트 전극이 연결되고 제1 게이트 구동 전압보다 낮은 제2 게이트 구동 전압의 입력단과 노드 QB 사이에 전기적으로 연결된 제1 트랜지스터, 및 에이징 신호의 입력단에 게이트 전극이 연결되고 제2 게이트 구동 전압의 입력단과 출력단 사이에 전기적으로 연결된 에이징 트랜지스터를 포함한다.

Description

게이트 드라이버 및 이를 이용하는 표시장치{GATE DRIVER AND DISPLAY APPARATUS USING THE SAME}

본 명세서는 에이징 전압을 출력하는 게이트 드라이버 및 이를 이용하는 표시장치에 관한 것이다.

전기적 정보 신호를 시각적으로 표현하는 디스플레이 기술 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비, 전력화의 우수한 성능을 지닌 다양한 표시장치가 개발되고 있다. 이와 같은 표시장치의 예로는 액정표시장치(Liquid Crystal Display Apparatus: LCD), 유기발광 표시장치(Organic Light Emitting Display Apparatus: OLED), 양자점 표시장치(Quantum Dot Display Apparatus), LED(Light Emitting Diode)를 이용한 표시장치 등을 들 수 있다.

표시장치는 영상이 표시되는 픽셀 어레이와, 픽셀 어레이의 신호 라인들을 구동하는 패널 구동회로를 포함한다. 패널 구동회로는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 드라이버와, 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 데이터 신호에 동기되는 게이트 펄스(또는 스캔 펄스)를 순차적으로 공급하는 게이트 드라이버와, 데이터 드라이버 및 게이트 드라이버를 제어하는 타이밍 컨트롤러 등을 포함한다.

각 픽셀은 게이트-소스 간 전압에 따라 픽셀에 흐르는 구동전류를 제어하는 구동 TFT(Thin Film Transistor)와, 스캔 신호에 따라 구동 TFT의 게이트-소스 간 전압을 프로그래밍하는 스위치 TFT들을 포함하며, 구동전류에 비례하는 픽셀의 발광량으로 표시 계조를 조절한다.

픽셀들에 게이트 전압을 공급하는 게이트 드라이버는 IC(Integrated Circuit) 형태로 기판에 실장되거나, 픽셀들에 포함된 TFT를 형성하는 공정과 함께 GIP(Gate In Panel) 형태로 기판의 외곽에 형성된다.

GIP형 게이트 드라이버를 구성하는 스캔 구동회로를 활용하여 픽셀의 TFT를 에이징(T-aging)할 수 있다. TFT를 에이징할 때에는 픽셀 내의 TFT가 특정 조건에 놓이도록 해주어야 한다. 이때, TFT는 에이징 전압 조건에 따른 에이징 전압이 공급되어야만 각 픽셀이 정상적으로 화상을 얻기 위한 오프 전류(off current) 수준에 도달하게 된다. 따라서, 게이트 드라이버를 활용하여 적절한 에이징 전압을 공급하는 것이 요구된다.

본 명세서가 해결하고자 하는 과제는 최적의 에이징 조건에 따른 에이징 전압을 공급하는 게이트 드라이버 및 이를 이용한 표시장치를 제공하는 것이다.

본 명세서가 해결하고자 하는 다른 과제는 픽셀 회로에 에이징 전압으로서 저전위 전압을 직류 전압으로 공급할 수 있는 게이트 드라이버 및 이를 이용한 표시장치를 제공하는 것이다.

본 명세서가 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 명세서의 일 실시예에 따른 게이트 드라이버는, 복수의 스테이지들을 가지며, 복수의 스테이지들 각각은, 노드 Q에 게이트 전극이 연결되고 제1 클럭 신호의 입력단과 스캔 신호의 출력단 사이에 전기적으로 연결된 풀-업 트랜지스터, 노드 QB에 게이트 전극이 연결되고 출력단과 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 풀-다운 트랜지스터, 제2 클럭 신호의 입력단에 게이트 전극이 연결되고 제1 게이트 구동 전압보다 낮은 제2 게이트 구동 전압의 입력단과 노드 QB 사이에 전기적으로 연결된 제1 트랜지스터, 및 에이징 신호의 입력단에 게이트 전극이 연결되고 제2 게이트 구동 전압의 입력단과 출력단 사이에 전기적으로 연결된 에이징 트랜지스터를 포함한다.

본 명세서의 다른 실시예에 따른 표시장치는 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 서브픽셀들이 배치된 디스플레이 패널, 및 상기 게이트 드라이버를 포함하며, 게이트 드라이버의 복수의 스테이지들의 출력은 게이트 라인들로 공급된다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 명세서의 실시예에 따르면 픽셀 회로의 트랜지스터를 에이징시키는 에이징 구동 모드를 수행함으로써, 트랜지스터의 특성을 개선하여 픽셀 구동 시 발현될 수 있는 휘점, 암점 및 얼룩 등을 개선할 수 있다.

또한 본 명세서의 실시예에 따르면, 에이징 구동 모드 시 스캔 구동회로가 픽셀 회로로 저전위 직류 전압을 스캔 신호로 출력함으로써, 픽셀 회로에서 최적의 에이징 전압이 인가되도록 함과 동시에 에이징 전압의 큰 전위차에 의해 트랜지스터에서 발생될 수 있는 스트레스를 줄일 수 있다.

본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 명세서의 일 실시예에 따른 표시장치의 블록도이다.
도 2는 도 1의 표시패널에 형성된 픽셀 어레이를 나타낸 도면이다.
도 3은 도 2의 픽셀 어레이에 포함된 픽셀 회로를 개략적으로 나타낸 도면이다.
도 4는 도 3의 픽셀 회로에 인가되는 게이트 신호를 나타낸 도면이다.
도 5는 도 1의 게이트 드라이버에 포함된 스캔 구동회로와 에미션 구동회로를 나타낸 블록도이다.
도 6은 도 5의 스캔 구동회로에 포함된 게이트 쉬프트 레지스터를 나타낸 블록도이다.
도 7은 도 3의 픽셀 회로의 일 예이다.
도 8은 본 명세서의 일 실시예에 따른 스캔 구동회로를 나타낸 회로도이다.
도 9는 도 8의 스캔 구동회로의 에이징 모드에서의 동작을 나타낸 도면이다.
도 10은 도 9의 스캔 구동회로의 파형도이다.
도 11은 본 명세서의 다른 실시예에 따른 스캔 구동회로를 나타낸 회로도이다.
도 12는 도 11의 스캔 구동회로의 에이징 모드에서의 동작을 나타낸 도면이다.
도 13은 도 12의 스캔 구동회로의 파형도이다.
도 14는 본 명세서의 일 실시예에 따른 스캔 구동회로의 효과를 설명하기 위한 스캔 구동회로의 비교예이다.
도 15a는 도 14의 스캔 구동 회로의 파형도의 일 예이다.
도 15b는 도 15a의 파형도에 따라 출력된 스캔 신호의 전압 변화를 나타낸 그래프이다.
도 16a는 도 14의 스캔 구동회로의 파형도의 다른 예이다.
도 16b는 도 16a의 파형도에 따라 출력된 스캔 신호의 전압 변화를 나타낸 그래프이다.
도 17a는 도 14의 스캔 구동회로의 파형도의 또 다른 예이다.
도 17b는 도 17a의 파형도에 따라 출력된 스캔 신호의 전압 변화를 나타낸 그래프이다.
도 18a는 도 14의 스캔 구동회로의 파형도의 또 다른 예이다.
도 18b는 도 18a의 파형도에 따라 출력된 스캔 신호의 전압 변화를 나타낸 그래프이다.
도 19는 도 15b의 스캔 신호가 인가된 도 7의 픽셀 회로의 노드 N1에서의 전압 변화를 나타낸 그래프이다.
도 20a는 도 15a의 파형도에서 스타트 신호 주기를 변형한 파형에 따라 출력된 스캔 신호를 나타낸 그래프이다.
도 20b는 도 20a의 스캔 신호가 인가된 도 7의 픽셀 회로의 노드 N1에서의 전압 변화를 나타낸 그래프이다.
도 21a는 도 10의 파형도에 따라 출력된 스캔 신호를 나타낸 그래프이다.
도 21b는 도 21a의 스캔 신호가 인가된 도 7의 픽셀 회로의 노드 N1에서의 전압 변화를 나타낸 그래프이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

본 명세서의 여러 실시예들 각각의 특징들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들은 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

본 명세서에서 "표시장치"는 표시패널과 표시패널을 구동하기 위한 구동부를 포함하는 액정 모듈(Liquid Crystal Module; LCM), 유기발광 모듈(OLED Module), 양자점 모듈(Quantum Dot Module), LED 모듈과 같은 협의의 표시장치를 포함할 수 있다. 그리고, LCM, OLED 모듈, QD 모듈, LED 모듈 등을 포함하는 완제품(complete product 또는 final product)인 노트북 컴퓨터, 텔레비전, 컴퓨터 모니터, 자동차용 장치(automotive display) 또는 차량(vehicle)의 다른 형태 등을 포함하는 전장장치(equipment display), 스마트폰 또는 전자패드 등의 모바일 전자장치(mobile electronic device) 등과 같은 세트 전자장치(set electronic device) 또는 세트 장치(set device 또는 set apparatus)도 포함할 수 있다.

따라서, 본 명세서에서의 표시장치는 LCM, OLED 모듈, QD 모듈, LED 모듈 등과 같은 협의의 디스플레이 장치 자체, 및 LCM, OLED 모듈, QD 모듈, LED 모듈 등을 포함하는 응용 제품 또는 최종 소비자 장치인 세트 장치까지 포함할 수 있다.

경우에 따라서는, 표시패널과 구동부 등으로 구성되는 LCM, OLED 모듈, QD 모듈, LED 모듈을 협의의 "표시장치"로 표현하고, LCM, OLED 모듈, QD 모듈, LED 모듈을 포함하는 완제품으로서의 전자장치를 "세트장치"로 구별하여 표현할 수도 있다. 예를 들면, 협의의 표시장치는 액정(LCD), 유기발광(OLED), 양자점(Quantum Dot) 또는 LED의 표시패널과, 표시패널을 구동하기 위한 제어부인 소스 PCB를 포함하며, 세트장치는 소스 PCB에 전기적으로 연결되어 세트장치 전체를 제어하는 세트 제어부인 세트 PCB를 더 포함하는 개념일 수 있다.

본 명세서의 실시예에 사용되는 표시패널은 액정표시패널, 유기전계발광 표시패널, 양자점 표시패널, LED 표시패널 및 전계발광 표시패널(electroluminescent display panel) 등의 모든 형태의 표시패널이 사용될 수 있으며, 표시패널의 형태나 크기에 한정되지 않는다.

더 구체적으로, 표시패널이 유기전계발광(OLED) 표시패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 라인과 데이터 라인의 교차 영역에 형성되는 픽셀을 포함할 수 있다. 그리고, 각 픽셀에 선택적으로 전압을 인가하기 위한 소자인 박막 트랜지스터를 포함하는 어레이와, 어레이 상의 유기 발광 소자(OLED)층, 및 유기 발광 소자층을 덮도록 어레이 상에 배치되는 봉지(Encapsulation) 기판 또는 봉지층 등을 포함하여 구성될 수 있다. 봉지층은 외부의 충격으로부터 박막 트랜지스터 및 유기 발광 소자층 등을 보호하고, 유기 발광 소자층으로 수분이나 산소가 침투하는 것을 방지할 수 있다. 그리고, 어레이 상에 형성되는 층은 무기발광층(inorganic light emitting layer), 예를 들면 나노사이즈의 물질층(nano-sized material layer) 또는 양자점(quantum dot) 등을 포함할 수 있다.

이하 도면을 참조하여 본 명세서의 실시예에 대해 설명하기로 한다.

이하의 실시예에서 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명하지만, 본 명세서의 기술적 사상은 유기발광 표시장치에 국한되지 않고 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있다.

도 1은 본 명세서의 일 실시예에 따른 표시장치의 블록도이다. 도 2는 도 1의 표시패널에 형성된 픽셀 어레이를 나타낸 도면이다. 도 3은 도 2의 픽셀 어레이에 포함된 픽셀 회로를 개략적으로 나타낸 도면이다. 도 4는 도 3의 픽셀 회로에 인가되는 게이트 신호를 나타낸 도면이다. 도 5는 도 1의 게이트 드라이버에 포함된 스캔 구동회로와 에미션 구동회로를 나타낸 블록도이다.

도 1을 참조하면, 본 명세서의 실시예에 따른 표시장치(1000)는 표시패널(100), 타이밍 컨트롤러(110), 데이터 드라이버(120), 게이트 드라이버(130), 및 레벨 쉬프터(150)를 포함한다.

표시패널(100)에는 다수의 데이터 라인들(14)과 다수의 게이트 라인들(15a,15b)이 교차되고, 이 교차 영역마다 픽셀들(PXL)이 매트릭스 형태로 배치되어 픽셀 어레이(pixel array)를 구성할 수 있다.

도 2와 같이, 표시패널(100)은 게이트 라인으로써 스캔 신호(SCAN)가 공급되는 제1 게이트 라인(15a) 및 에미션 신호(EM)가 공급되는 제2 게이트 라인(15b)을 포함한다.

표시패널(100)의 픽셀 어레이에는 도 2와 같이 다수의 수평 픽셀 라인들(L1~L4)이 구비되며, 각 수평 픽셀 라인 (L1~L4) 상에는 수평으로 이웃하며 게이트 라인들(15a,15b)에 공통으로 연결된 다수의 픽셀들(PXL)이 배치된다. 여기서, 수평 픽셀 라인들(L1~L4) 각각은 물리적인 신호 라인이 아니라, 수평으로 이웃한 픽셀들(PXL)에 의해 구현되는 1 라인 분량의 픽셀 블록을 의미한다. 픽셀 어레이에는 고전위 전원 전압(EVDD)을 픽셀들(PXL)에 공급 하는 제1 전원라인(17), 기준 전압(Vref)을 픽셀들(PXL)에 공급하는 제2 전원라인(16)이 포함될 수 있다. 또한, 픽셀들(PXL)은 저전위 전원 전압(EVSS)에 연결될 수 있다.

픽셀들(PXL) 각각은 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀 중 어느 하나일 수 있다. 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀은 하나의 단위 픽셀을 구성하여 다양한 컬러를 구현할 수 있다. 단위 픽셀에서 구현되는 컬러는 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀의 발광 비율에 따라 결정될 수 있다. 픽셀들(PXL) 각각에는 데이터 라인(14), 제1 게이트 라인(15a), 제2 게이트 라인(15b), 제1 전원라인(17), 제2 전원라인(16) 등이 연결될 수 있다.

도 3과 같이, 픽셀들(PXL) 각각은 OLED, 게이트-소스 간 전압에 따라 OLED에 흐르는 구동전류를 제어하는 구동 TFT(DT), 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍하기 위한 스위치 회로(SWC)를 포함할 수 있으며, 경우에 따라서 에미션 신호(EM)에 따라 온 또는 오프되어 OLED의 발광 타이밍을 결정하는 에미션 TFT(ET)를 더 포함할 수도 있다.

스위치 회로(SWC)는 복수의 스위치 TFT들과 적어도 하나 이상의 커패시터 등을 포함할 수 있으며, 제품 모델 및 스펙에 따라 다양한 변형이 가능하다.

픽셀들(PXL) 각각에 포함된 TFT들은 PMOS형 LTPS TFT로 구현될 수 있고, 이를 통해 원하는 응답 특성을 확보할 수 있다. 다만, 본 명세서의 기술적 사상은 이에 한정되지 않는다. 예를 들어, TFT들 중에서 적어도 하나 이상의 TFT는 오프 커런트 특성(Off Current Characteristic)이 좋은 NMOS형 옥사이드 TFT로 구현되고, 나머지 TFT들은 응답 특성이 좋은 PMOS형 LTPS TFT 로 구현될 수도 있다.

픽셀들(PXL) 각각은 일 예로 도 4와 같은 게이트 신호에 따라 구동될 수 있다. 이 경우, 픽셀들(PXL) 각각은 스캔 신호(SCAN) 및 에미션 신호(EM)에 따라, 초기화 동작, 프로그래밍 동작 및 발광 동작을 수행할 수 있다. 초기화 기간(A) 동안 스위치 회로(SWC)는 동작의 안전성을 위해 픽셀 회로 내의 특정 노드들을 기준 전압(Vref)으로 초기화 할 수 있다. 프로그래밍 기간(B) 동안 스위치 회로(SWC)는 데이터전압(Vdata)을 기반으로 구동 TFT(DT)의 게이트-소스 간 전압을 프로그래밍할 수 있다. 프로그래밍 기간(B) 동안, 구동 TFT(DT)의 문턱전압이 샘플링 및 보상될 수 있다. 에미션 기간(C) 동안, 구동 TFT(DT)의 소스-드레인 사이에는 게이트-소스 간 전압에 대응되는 구동 전류가 흐르며, 이 구동 전류에 의해 OLED가 발광하게 된다. 에미션 TFT(ET)는 에미션 신호(EM)에 따라 초기화 기간(A) 및 에미션 기간(C) 동안 턴-온 되는 데 반해, 프로그래밍 기간(B) 동안 턴-오프 될 수 있다.

도 4에서, 게이트 신호는 TFT를 턴-온(turn-on) 시키는 게이트 온 전압(Gate On Voltage) 및 TFT를 턴-오프(turn-off) 시키는 게이트 오프 전압(Gate Off Voltage)으로 구분되는 게이트 구동 전압이다. 일 예로, 본 명세서에서 TFT들은 각각 PMOS TFT이며, PMOS TFT에서 게이트 온 전압은 게이트 로우 전압(VGL)으로써 로직 로우 전압 또는 저전위 전압이며, 게이트 오프 전압은 게이트 로우 전압(VGL)보다 높은 게이트 하이 전압(VGH)으로써 로직 하이 전압 또는 고전위 전압이다.

본 명세서의 실시예에서는 위와 같이 픽셀들(PXL)이 초기화 동작, 프로그래밍 동작 및 발광 동작을 수행하는 구동 방식을 픽셀 구동 모드라 한다.

본 명세서의 실시예에 따른 픽셀들(PXL)은 픽셀 구동 모드 외에 TFT를 에이징 하는 에이징 구동 모드를 더 수행한다. 픽셀들(PXL)이 에이징 구동 모드로 동작하는 것에 대해서는 아래 도 7 내지 도 13을 통해 상세히 설명하도록 한다.

다시 도 1을 참조하면, 데이터 드라이버(120)는 타이밍 컨트롤러(110)로부터 영상 데이터(DATA)와 소스 타이밍 제어 신호(DDC)를 입력 받는다. 데이터 드라이버(120)는 타이밍 컨트롤러(110)로부터의 소스 타이밍 제어신호(DDC)에 응답하여 영상 데이터(DATA)를 감마보상전압으로 변환하여 데이터전압(Vdata)을 생성하고, 그 데이터전압 (Vdata)을 스캔 신호(SCAN)에 동기하여 표시패널(100)의 데이터라인들(14)에 공급한다. 데이터 드라이버(120)는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.

레벨 쉬프터(150)는 타이밍 컨트롤러(110)로부터 입력되는 게이트 타이밍 제어신호(GDC)의 TTL(Transistor-Transistor-Logic) 레벨 전압을 표시패널(100)에 형성된 TFT를 구동시킬 수 있는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 부스팅(Boosting)하여 게이트 드라이버(130)에 공급한다. 게이트 타이밍 제어신호(GDC)는 외부 스타트 신호, 클럭 신호 등을 포함할 수 있다.

게이트 드라이버(130)는 레벨 쉬프터(150)로부터 입력되는 게이트 타이밍 제어신호(GDC)에 따라 동작되어 게이트 신호를 생성한다. 그리고, 그 게이트 신호를 게이트 라인들(15a)에 순차적으로 공급한다. 게이트 드라이버(130)는 GIP(Gate driver In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. 게이트 드라이버(130)는 표시패널(100)에서 화면이 표시되는 표시 영역 외부의 비표시 영역(예를 들어, 베젤 영역(BZ))에 형성될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 타이밍 컨트롤러(110)와 함께 인쇄 회로 기판(Printed Circuit Board)(140) 상에 실장될 수 있다.

도 5를 참조하면, 게이트 드라이버(130)는 표시패널(100)의 마주보는 양측에 더블 뱅크(Double Bank) 방식으로 구비될 수 있으며, 각 게이트 라인(15a, 15b)의 로드 편차에 따른 신호 왜곡을 최소화할 수 있다. 게이트 드라이버(130)는 스캔 신호 (SCAN)를 생성하는 스캔 구동회로(131)와 에미션 신호(EM)를 생성하는 에미션 구동회로(132)를 포함한다.

스캔 구동회로(131)는 스캔 신호(SCAN)를 제1 게이트 라인들(15a(1)~15a(n))에 라인 순차 방식으로 공급할 수 있다. 에미션 구동회로(132)는 에미션 신호(EM)를 제2 게이트 라인들(15b(1)~15b(n))에 라인 순차 방식으로 공급할 수 있다.

스캔 구동회로(131)는 다수의 스테이지들로 이루어진 게이트 쉬프트 레지스터로 구현될 수 있다. 본 명세서의 실시예에 따른 스캔 구동회로(131)의 각 스테이지에 대해서는 아래 도 6 내지 도 13을 통해 상세히 설명하도록 한다.

다시 도 1을 참조하면, 타이밍 컨트롤러(110)는 다양한 인터페이스 방식을 통해 외부의 호스트 시스템(미도시)과 연결될 수 있다. 타이밍 컨트롤러(110)는 호스트 시스템으로부터 영상 데이터(DATA)를 입력 받고, 픽셀들(PXL)의 전기적 특성 차이로 인한 휘도 편차가 보상되도록 영상 데이터(DATA)를 보정한 후 데이터 드라이버들(120)로 전송할 수 있다.

타이밍 컨트롤러(110)는 게이트 타이밍 제어신호(GDC)와 소스 타이밍 제어신호(DDC)를 생성하여 게이트 드라이버(130) 및 데이터 드라이버(120)를 제어한다. 타이밍 컨트롤러(110)는 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받을 수 있으며, 입력받은 타이밍신호에 기반하여 게이트 타이밍 제어신호(GDC)와 소스 타이밍 제어신호(DDC)를 생성할 수 있다.

도 6은 도 5의 스캔 구동회로에 포함된 게이트 쉬프트 레지스터를 나타낸 블록도이다.

도 6을 참조하면, 본 명세서의 실시예에 따른 스캔 구동회로(131)는 다수의 스테이지들(ST1~ST5,…)로 이루어진 게이트 쉬프트 레지스터로 구현될 수 있다. 스테이지들(ST1~ST5,…)은 GIP 방식으로 형성된 GIP 소자들일 수 있다. 스테이지들(ST1~ST5,…)은 스타트 신호에 따라 순차적으로 동작이 활성화되어 스캔 신호(SCAN(1)~SCAN(5),…)를 출력한다. 최상단 스테이지(ST1)는 외부 스타트 신호(VST)에 따라 동작이 활성화되고, 차상단 스테이지(ST2) 내지 최하단 스테이지는 전단 스테이지의 스캔 신호에 따라 동작이 활성화된다. 전단 스테이지의 스캔 신호는 내부 스타트 신호로서, 캐리 신호(CRY)가 된다. 여기서, "전단 스테이지"란, 기준이 되는 스테이지의 상부에 위치하여 기준이 되는 스테이지에서 출력되는 스캔 신호에 비해 위상이 앞선 스캔 신호를 생성하는 스테이지를 의미한다.

스테이지들(ST1~ST5,…)은 스캔 신호(SCAN(1)~SCAN(5),…)를 출력하기 위해, 레벨 쉬프터(150)로부터 외부 스타트 신호(VST), 복수의 클럭 신호들(CLK1~CLK4)을 입력 받을 수 있다. 외부 스타트 신호(VST)와 클럭 신호들(CLK1~CLK4)은 모두 게이트 하이 전압(VGH)(즉, 게이트 오프 전압)과 게이트 로우 전압(VGL)(즉, 게이트 온 전 압) 사이에서 스윙한다. 도 6에서는 스테이지들(ST1~ST5,…)이 4개의 클럭 신호(CLK1~CLK4)를 사용하는 것을 설명하였으나, 본 명세서의 실시예에 따른 스테이지들(ST1~ST5,…)은 2개의 클럭 신호를 사용하여 구동될 수도 있다.

스테이지들(ST1~ST5,…)은 복수의 접속 단자들(미도시)을 통해 각 신호 배선들(미도시) 및 전원 배선들(미도시)에 연결될 수 있다. 그 중 외부 스타트 신호(VST)의 배선은 최상단 스테이지(ST1)에만 연결되어, 외부 스타트 신호(VST)는 최상단 스테이지(ST1)에 입력될 수 있다. 또한, 클럭 신호들(CLK1~CLK4)은 순차적으로 모든 스테이지들(ST1~ST5,...)에 입력될 수 있다.

스테이지들(ST1~ST5,…) 각각은, 픽셀 구동 모드 시, 스캔 신호(SCAN(1)~(5))에 동기되도록 클럭 신호 1(CLK1)이 입력되는 클럭 단자, 클럭 신호 1(CLK1)보다 위상이 뒤진 클럭 신호 2(CLK2)가 입력되는 클럭 단자, 클럭 신호 2(CLK2)보다 위상이 뒤진 클럭 신호 3(CLK3)이 입력되는 클럭 단자, 및 스캔 신호(SCAN(1)~(5))보다 위상이 앞선 스타트 신호(VST, 또는 CRY)에 동기되도록 클럭 신호 4(CLK4)가 입력되는 클럭 단자를 포함할 수 있다. 이때, 클럭 신호들(CLK1 내지 CLK4)은 게이트 온 전압인 게이트 로우 전압(VGL)과 게이트 오프 전압인 게이트 하이 전압(VGH) 사이에서 스윙할 수 있다.

스테이지들(ST1~ST5,…) 각각은 스캔 구동회로(131)를 포함하며, 본 명세서의 실시예에 따른 스캔 구동회로(131)는 에이징 구동 모드 시 픽셀(PXL)로 TFT를 에이징하는데 사용되는 스캔 신호(SCAN)를 출력한다.

도 7은 도 3의 픽셀 회로의 일 예이다. 도 8은 본 명세서의 일 실시예에 따른 스캔 구동회로를 나타낸 회로도이다. 도 9는 도 8의 스캔 구동회로의 에이징 모드에서의 동작을 나타낸 도면이다. 도 10은 도 9의 스캔 구동회로의 파형도이다.

도 8은 도 6의 게이트 쉬프트 레지스터에 포함된 제1 스테이지(ST1)의 스캔 구동회로의 일 예의 구성을 보여준다. 도 6의 차상단 스테이지 내지 최하단 스테이지 또한 입력되는 클럭 신호만 다를 뿐 그 구성은 제1 스테이지와 실질적으로 동일하다.

도 8을 참조하면 제1 스테이지(ST1)의 스캔 구동회로는, 노드 Q에 게이트 전극이 연결되고 클럭 신호 1(CLK1)의 입력단과 스캔 신호(SCAN(1))의 출력단(SCOUT) 사이에 전기적으로 연결된 트랜지스터 T6와, 노드 QB에 게이트 전극이 연결되고 출력단(SCOUT)과 게이트 하이 전압(VGH)의 입력단 사이에 전기적으로 연결된 트랜지스터 T7과, 클럭 신호 3(CLK3)의 입력단에 게이트 전극이 연결되고 게이트 하이 전압(VGH)보다 낮은 게이트 로우 전압(VGL)의 입력단과 노드 QB 사이에 전기적으로 연결된 트랜지스터 T4와, 에이징 신호(TVGL)의 입력단에 게이트 전극이 연결되고 게이트 로우 전압(VGL)의 입력단과 출력단(SCOUT) 사이에 전기적으로 연결된 에이징 트랜지스터 Tvgl을 포함한다.

또한, 스캔 구동회로는, 초기화 신호(QRST)의 입력단에 게이트 전극이 연결되고 노드 Q와 게이트 하이 전압(VGH)의 입력단 사이에 전기적으로 연결된 트랜지스터 Tqrst와, 스타트 신호(VST)의 입력단에 게이트 전극이 연결되고 게이트 로우 전압(VGL)의 입력단과 노드 Q 사이에 전기적으로 연결된 트랜지스터 T1과, 클럭 신호 4(CLK4)의 입력단에 게이트 전극이 연결되고 게이트 로우 전압(VGL)의 입력단과 노드 Q 사이에 전기적으로 연결된 트랜지스터 T2와, 노드 QB에 게이트 전극이 연결되고 노드 Q와 게이트 하이 전압(VGH)의 입력단 사이에 전기적으로 연결된 트랜지스터 T3와, 스타트 신호(VST)의 입력단에 게이트 전극이 연결되고 노드 QB와 게이트 하이 전압(VGH)의 입력단 사이에 전기적으로 연결된 트랜지스터 T5와, 노드 Q에 게이트 전극이 연결되고 노드 QB와 게이트 하이 전압(VGH)의 입력단 사이에 전기적으로 연결된 트랜지스터 T8, 및 노드 Q와 출력단(SCOUT) 사이에 연결된 부스팅 커패시터(CB)를 포함한다.

본 명세서에서 스캔 구동회로에 포함된 트랜지스터는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있으나, 이에 한정되지 않는다.

트랜지스터 Tqrst의 게이트 전극은 글로벌 리셋 신호(QRST)의 입력단에 연결되고, 제1 전극은 게이트 로우 전압(VGL)에 의해 스위칭되는 트랜지스터 Tbv에 연결되며, 제2 전극은 게이트 하이 전압(VGH)의 입력단과 연결된다. 트랜지스터 Tqrst가 글로벌 리셋 신호(QRST)에 의해 턴-온 될 때 노드 Q는 게이트 하이 전압(VGH)으로 리셋될 수 있다. 글로벌 리셋 신호(QRST)는 일정 시간(예컨대, 프레임 시작 시점)마다 게이트 로우 전압(VGL)으로 모든 스테이지들에 동시에 입력될 수 있다.

트랜지스터 T6의 게이트 전극은 노드 Q에 연결되고, 제1 전극은 클럭 신호 1(CLK1)의 입력단에 연결되고, 제2 전극은 출력단(SCOUT)에 연결된다. 트랜지스터 T6는 클럭 신호 1(CLK1)에 따라 노드 Q의 전위가 부스팅될 때 게이트 로우 전압(VGL)의 스캔 신호(SCAN(1))를 출력단(SCOUT)으로 출력하는 풀-업(pull-up) 소자이다.

부스팅 커패시터(CB)는 노드 Q와 출력단(SCOUT) 사이에 접속된다. 클럭 신호 1(CLK1)이 게이트 로우 전압(VGL)으로 떨어질 때, 부스팅 커패시터(CB)의 커플링 효과에 의해 노드 Q의 전위가 게이트 로우 전압(VGL)에서 그보다 낮은 부스팅 레벨로 떨어진다. 이러한 부트스트랩핑(Bootstrapping)에 의해 출력단(SCOUT)의 전위가 빠르게 게이트 로우 전압(VGL)으로 떨어진다. 부트스트랩핑 효과를 이용하면 게이트 로우 전압(VGL)의 스캔 신호(SCAN(1))를 왜곡 및 지연 없이 빠르게 출력할 수 있다.

트랜지스터 T1의 게이트 전극은 외부 스타트 신호(VST)의 입력단에 연결되고, 제1 전극은 게이트 로우 전압(VGL)의 입력단에 연결되고, 제2 전극은 클럭 신호 4(CLK4)에 의해 스위칭되는 트랜지스터 T2에 연결된다.

트랜지스터 T2의 게이트 전극은 클럭 신호 4(CLK4)의 입력단에 연결되고, 제1 전극은 트랜지스터 T1의 제2 전극에 연결되며, 제2 전극은 게이트 로우 전압(VGL)에 의해 스위칭되는 트랜지스터 Tbv에 연결된다.

트랜지스터 T3의 게이트 전극은 노드 QB에 연결되고, 제1 전극은 게이트 로우 전압(VGL)에 의해 스위칭되는 트랜지스터 Tbv에 연결되며, 제2 전극은 게이트 하이 전압(VGH)의 입력단과 연결된다.

이러한 트랜지스터 T1, T2 및 T3는 노드 Q를 활성화 또는 비활성화 시킨다. 트랜지스터 T1 및 T2가 모두 턴-온 될 때, 노드 Q는 게이트 로우 전압(VGL)으로 활성화된다. 트랜지스터 T2는 클럭 신호 1(CLK1)보다 위상이 앞선 클럭 신호 4(CLK4)에 따라 턴-온 되어 노드 Q를 게이트 로우 전압(VGL)으로 활성화한다. 그리고 트랜지스터 T1은 클럭 신호 4(CLK4)에 동기되는 외부 스타트 신호(VST)에 따라 턴-온 되어 노드 Q를 게이트 로우 전압(VGL)으로 활성화한다.

트랜지스터 T4의 게이트 전극은 클럭 신호 1(CLK1)보다 위상이 뒤진 클럭 신호 3(CLK3)의 입력단에 연결되고, 제1 전극은 게이트 로우 전압(VGL)의 입력단과 연결되며, 제2 전극은 노드 QB와 연결된다.

트랜지스터 T5의 게이트 전극은 외부 스타트 신호(VST)의 입력단에 연결되고, 제1 전극은 노드 QB에 연결되며, 제2 전극은 게이트 하이 전압(VGH)의 입력단과 연결된다.

트랜지스터 T8의 게이트 전극은 게이트 로우 전압(VGL)의 입력단에 의해 스위칭되며 제1 전극이 노드 Q에 연결된 트랜지스터 Tbv의 제2 전극에 연결되고, 제1 전극은 노드 QB에 연결되며, 제2 전극은 게이트 하이 전압(VGH)의 입력단에 연결된다.

트랜지스터 T4는 클럭 신호 3(CLK3)에 따라 턴-온 되어 노드 QB를 게이트 로우 전압(VGL)으로 활성화한다. 트랜지스터 T5는 외부 스타트 신호(VST)에 따라 턴-온 되어 노드 QB를 게이트 하이 전압(VGH)으로 비활성화한다. 트랜지스터 T8은 노드 Q의 전위와 노드 QB의 전위를 반대로 제어하는 것으로, 노드 Q가 게이트 로우 전압(VGL)으로 활성화될 때, 노드 QB를 게이트 하이 전압(VGH)으로 비활성화한다. 트랜지스터 T8이 턴-오프 되면 노드 QB가 게이트 로우 전압(VGL)으로 활성화된다. 노드 QB는 한 프레임 중에서 상대적으로 장시간 동안 활성화 상태를 유지해야 하기 때문에, 본 명세서의 일 실시예에 따른 스캔 구동회로는 트랜지스터 T5 및 T8와 노드 QB의 접점에 일단이 연결되고 트랜지스터 T5 및 T8와 게이트 하이 전압(VGH)의 입력단과의 접점에 타단이 연결되는 안정화 커패시터(미도시)를 더 포함할 수 있다.

본 명세서의 일 실시예에 따른 스캔 구동회로는 복수의 트랜지스터 Tbv들을 더 포함할 수 있다. 도 8에서는 스캔 구동회로가 각각 게이트 로우 전압(VGL)에 의해 스위칭되는 4개의 트랜지스터 Tbv들을 포함하는 것을 도시하였으나, 트랜지스터 Tbv의 개수는 한정되지 않는다. 예를 들어, 도 8에 도시된 트랜지스터 Tbv 중 적어도 하나는 노드 Q의 전위가 부스팅되는 기간에 턴-오프되어, 부스팅 순간 트랜지스터 Tqrst 및 트랜지스터 T3에 가해지는 드레인-소스전압(Vds) 증대를 억제하여 해당 트랜지스터들의 수명을 늘리고 신뢰성을 높일 수 있다.

트랜지스터 T7은 게이트 전극이 QB에 연결되고, 제1 전극이 출력단(SCOUT)에 연결되며, 제2 전극이 게이트 하이 전압(VGH)의 입력단에 연결된다. 트랜지스터 T7은 노드 QB가 활성화될 때 게이트 하이 전압(VGH)의 스캔 신호(SCAN(1))를 출력단(SCOUT)으로 출력하는 풀-다운(pull-down) 소자이다.

도 8에서와 같이, 트랜지스터들 Tqrst, T3-T5 및 T8은 각각 턴-오프 시 누설 전류를 억제할 수 있도록 듀얼 게이트 구조로 설계될 수 있다. 듀얼 게이트 구조에서 2개의 게이트 전극들은 동일한 전위를 가지도록 서로 연결되며, 채널 길이가 단일 게이트 구조에 비해 길어진다. 채널 길이가 길어지면 저항이 증가되므로 턴-오프시에 누설 전류가 감소되어 동작의 안정성이 확보될 수 있다.

도 7을 참조하면, 도 3의 픽셀 회로에서 스위치 회로(SWC)의 일 예는 데이터 전압(Vdata)이 입력되는 데이터 라인과 노드 N1 사이에 연결되고 제1 스캔 신호(Scan1)에 의해 턴-온 또는 턴-오프되는 트랜지스터 T1’, 노드 N2과 노드 N3 사이에 연결되고 제2 스캔 신호(Scan2)에 의해 턴-온 또는 턴-오프되는 트랜지스터 T2’, 노드 N1과 기준 전압 라인 사이에 연결되고 에미션 신호(EM)에 의해 턴-온 또는 턴-오프되는 트랜지스터 T3’, 노드 N4와 기준 전압(Vref)이 인가되는 기준 전압 라인 사이에 연결되고 제2 스캔 신호(Scan2)에 의해 턴-온 또는 턴-오프되는 트랜지스터 T4’, 및 노드 N1과 노드 N2 사이에 연결되어 노드 N1의 전압의 변화에 따라 노드 N2의 전압을 변화시키는 커패시터 C를 포함하여 구현될 수 있다.

또한, 도 7에서와 같이, 픽셀 회로는 노드 N3와 노드 N4 사이에 연결되고 에미션 신호(EM)에 의해 턴-온 또는 턴-오프되는 에미션 트랜지스터(ET), 및 소스-게이트 간 전압에 따라 발광소자(EL)에 인가되는 구동전류를 제어하는 구동 트랜지스터(DT)를 포함한다. 이때, 구동 트랜지스터(DT)의 게이트 전극은 노드 N2에 연결되고, 소스 전극은 고전위 전원 전압(EVDD)을 인가하는 고전위 전원 라인에 연결되며, 드레인 전극은 노드 N3에 연결된다.

도 7에서 픽셀 회로의 트랜지스터 T1’이 턴-온되면 데이터 신호인 데이터 전압(Vdata)이 노드 N1에 인가되고, 트랜지스터 T2’가 턴-온되면 구동 트랜지스터(DT)를 다이오드 커넥션시켜 문턱전압을 샘플링하며, 트랜지스터 T1’ 및 T2’는 각각 독립된 스캔 신호에 의해 제어되어 구동 트랜지스터(DT)의 보상 타이밍을 조절할 수 있어, 고해상도 및 고주파수 구현이 가능하다.

또한, 픽셀 회로의 트랜지스터 T3’가 턴-온되면 기준 전압(Vref)이 노드 N1에 인가되고, 에미션 트랜지스터 ET가 턴-온되면 구동 트랜지스터(DT)를 통해 제공되는 전류가 발광소자(OLED)의 일전극에 인가되어 발광하며, 트랜지스터 T4’가 턴-온되면 발광 소자(OLED)의 일전극을 초기화시키며, 커패시터 C에 의해 노드 N2에서 변화되는 전압에 응답하여 발광소자(OLED)의 휘도를 제어할 수 있다.

이상 도 7 및 도 8을 참조하여 본 명세서의 일 실시예에 따른 스캔 구동회로를 구현하는 복수의 트랜지스터들 중 일부 트랜지스터들의 연결 구조와, 픽셀 구동 모드에서 스캔 구동회로로부터 출력된 게이트 신호(즉, 스캔 신호)를 통해 픽셀 회로의 트랜지스터가 동작하는 방식을 설명하였다.

본 명세서의 일 실시예에 따른 표시장치(1000)는 픽셀 구동 모드와 별개로, 픽셀들(PXL) 각각에 구비된 픽셀 회로, 즉 구동 TFT(DT), 스위치 회로(SWC)에 포함된 복수의 스위치 TFT들, 에미션 TFT(ET) 중 적어도 하나를 에이징시킴으로써 트랜지스터의 오프 전류를 감소시키고, 트랜지스터의 특성을 개선할 수 있는 에이징 구동 모드를 수행한다. 표시장치(1000)의 제조 공정 단계 또는 영상이 표시되기 이전에 픽셀 회로의 트랜지스터들을 에이징(T-aging)하여 저계조에서 발현되는 휘점, 암점 및 얼룩 등을 개선할 수 있다. 트랜지스터의 에이징은 트랜지스터의 특성을 개선하기 위한 것으로써, 트랜지스터의 게이트를 오프로 한 상태에서 전압을 인가하거나 픽셀 회로를 정상 구동 조건으로 구동하는 것과 동일한 방식으로 진행될 수 있다. 다만, 픽셀 회로를 정상 구동 조건과 같이 구동시키면서 에이징을 진행하는 경우, 입력되는 전압은 실제 정상 구동 조건과는 달리 에이징에 최적화된 전압이 인가되어야 한다.

에이징 구동 모드에서 사용되는 에이징 전압은 픽셀(PXL)에 포함된 트랜지스터에 대해서 특정 조건(예: VGS(게이트-소스 간 전압)>>0 이고 VDS(드레인-소스 간 전압)<0)을 만족하기 위해 고전위의 게이트 하이 전압과 저전위의 게이트 로우 전압(VGH-VGL)간의 높은 전압 차이로 만들어 주어야 하므로, 최적화된 에이징 전압이 요구된다.

예를 들어, 에이징 구동 모드에서는 픽셀 회로의 모든 트랜지스터들에 대해 고전위 전원 전압(EVDD), 기준 전압(Vref), 저전위 전원 전압(EVSS), 데이터 전압(Vdata), 스캔 신호(Scan1, Scan2), 및 에미션 신호(EM)를 인가하여 구동 트랜지스터(DT), 트랜지스터 T1’ 내지 트랜지스터 T4’, 및 에미션 트랜지스터(ET)에 스트레스를 줄 수 있다.

도 7에서와 같은 픽셀 회로에서, 트랜지스터 T1’에 스캔 신호(Scan1)로써 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)이 토글(toggle)하여 인가될 경우, 노드 N2와의 커플링 및 노드 N1과 기준 전압(Vref) 사이의 큰 전위차에 의해 트랜지스터 T3에서 누출(leakage)이 발생되어 노드 N1의 전압이 떨어지게 된다. 노드 N1의 전압은 스캔 신호(SCAN 1)이 다시 게이트 로우 전압(VGL)으로 토글하기 전까지 낮은 전압을 유지하게 되어, 트랜지스터 T1’은 스캔 신호(SCAN1)의 게이트 하이 전압(VGH)과 노드 N1의 낮은 전압 차이로 인해 VGD(게이트-드레인 간 전압)가 더 커지게 되어 트랜지스터 T1’에 스트레스를 줄 수 있다.

또한, 도 7에서와 같은 픽셀 회로에서, 트랜지스터 T1’에 스캔 신호(Scan1)로써 게이트 하이 전압(VGH)이 인가되고 노드 N1에 데이터 전압(Vdata)가 유지될 경우, 트랜지스터 T1’은 VGD(게이트-드레인 간 전압)가 하이 전압-하이 전압으로 작은 값을 유지하게 된다. 노드 N1의 전압은 마이너스(-) 전압까지 떨어지게 되므로 트랜지스터 T1’의 VGD(게이트-드레인 간 전압)는 하이 전압과 마이너스(-) 전압 간의 차가 되므로 트랜지스터 T1’에 큰 값의 스트레스를 줄 수 있다.

따라서, 본 명세서의 실시예에 따른 스캔 구동회로는 에이징 구동 모드 시 픽셀 회로에 스캔 신호(scan1)로써 저전위 전압을 직류 전압으로 인가하여, 픽셀 회로의 노드 N1의 전압이 데이터 전압(Vdata)으로 유지되도록 한다.

이를 위해, 도 8에 도시한 바와 같이, 본 명세서의 일 실시예에 따른 스캔 구동회로는 에이징 신호(TVGL)에 따라 스위칭되는 에이징 트랜지스터 Tvgl을 포함하며, 에이징 트랜지스터 Tvgl는 게이트 전극이 에이징 신호(TVGL)의 입력단에 연결되고, 제1 전극이 게이트 로우 전압(VGL)의 입력단에 연결되고, 제2 전극이 출력단(SCOUT)에 연결된다.

에이징 신호(TVGL)는 로직 로우 전압 및 로직 하이 전압 사이에서 스윙하되, 픽셀 구동 모드 시 에이징 신호(TVGL)로써 게이트 오프 전압(즉, 로직 하이 전압)이 인가되어 에이징 트랜지스터 Tvgl이 오프되며, 에이징 구동 모드 시 에이징 신호(TVGL)로써 게이트 온 전압(즉, 로직 로우 전압)이 인가되어 에이징 트랜지스터 Tvgl이 온된다.

도 9 및 도 10을 참조하면, 도 8의 스캔 구동회로는 에이징 구동 모드 시, 클럭 신호(CLK3)의 입력단으로부터 게이트 오프 전압 즉, 로직 하이 전압 VH이 인가되어 트랜지스터 T4가 턴-오프된다. 그리고, 클럭 신호(CLK4)의 입력단으로부터 게이트 오프 전압 즉, 로직 하이 전압 VH이 인가되어 트랜지스터 T2가 턴-오프된다. 또한, 초기화 신호(QRST)의 입력단으로부터 게이트 온 전압 즉, 로직 로우 전압 VL이 인가되어 트랜지스터 Tqrst가 턴-온되고, 스타드 신호(VST)의 입력단으로부터 게이트 온 전압 즉, 로직 로우 전압 VL이 인가되어 트랜지스터 T5가 턴-온되며, 게이트 로우 전압(VGL)의 입력단으로부터 저전위 전압이 인가됨에 따라 각 트랜지스터 Tbv들이 모두 턴-온된다. 이를 통해, 노드 Q에는 트랜지스터 Tqrst 및 트랜지스터 Tbv를 통해 게이트 오프 전압 즉, 게이트 하이 전압(VGH)이 인가됨에 따라, 풀-업 소자인 트랜지스터 T6의 게이트 전극에 게이트 하이 전압(VGH)이 인가되어 트랜지스터 T6가 턴-오프된다. 또한, 노드 QB에는 트랜지스터 T5를 통해 게이트 오프 전압 즉, 게이트 하이 전압(VGH)이 인가됨에 따라, 풀-다운 소자인 트랜지스터 T7의 게이트 전극에 게이트 하이 전압(VGH)이 인가되어 트랜지스터 T7이 턴-오프된다.

이때, 에이징 트랜지스터 Tvgl의 제1 전극이 연결된 게이트 로우 전압(VGL)의 입력단으로부터 저전위 전압이 인가되고, 에이징 신호(TVGL)의 입력단으로부터 게이트 온 전압 즉, 로직 로우 전압(VL)이 인가되어 에이징 트랜지스터 Tvgl은 턴-온되어, 게이트 로우 전압(VGL)의 입력단으로부터의 저전위 전압이 에이징 트랜지스터 Tvgl 및 출력단(SCOUT)을 통해 스캔 신호로써 픽셀 회로로 출력된다.

도 10에서와 같이, 에이징 구동 모드는 일정 기간(예: 2분) 동안 구동하되, 복수의 단계(또는 기간) 예를 들어 ① 내지 ④의 단계로 구분될 수 있다. 본 명세서의 실시예에 따른 스캔 구동회로는 에이징 구동 모드의 ① 내지 ④ 단계 동안 각 구동 신호들(즉, VST, CLK1 내지 CLK4, TVGL)이 직류 전압으로 인가되며, 스캔 신호로써 저전위 전압이 직류 전압으로 출력된다.

도 11은 본 명세서의 다른 실시예에 따른 스캔 구동회로를 나타낸 회로도이다. 도 12는 도 11의 스캔 구동회로의 에이징 모드에서의 동작을 나타낸 도면이다. 도 13은 도 12의 스캔 구동회로의 파형도이다.

도 11은 도 6의 게이트 쉬프트 레지스터에 포함된 제1 스테이지(ST1)의 스캔 구동회로의 다른 예의 구성을 보여준다. 도 6의 차상단 스테이지 내지 최하단 스테이지 또한 입력되는 클럭 신호만 다를 뿐 그 구성은 제1 스테이지와 실질적으로 동일하다.

도 11을 참조하면, 제1 스테이지(ST1)의 스캔 구동회로에는, 게이트 스타트 신호(GVST), 게이트 클럭 신호 1(GCLK1), 게이트 클럭 신호 2(GCLK2), 게이트 하이 전압(VGH), 게이트 로우 전압(VGL)이 각각 인가된다.

또한, 스캔 구동회로는, 노드 Q에 게이트 전극이 연결되고 게이트 클럭 신호 1(GCLK1)의 입력단과 스캔 신호(SCAN(1))의 출력단(SCOUT) 사이에 전기적으로 연결된 트랜지스터 T6와, 노드 QB에 게이트 전극이 연결되고 출력단(SCOUT)과 게이트 하이 전압(VGH)의 입력단 사이에 전기적으로 연결된 트랜지스터 T7과, 게이트 클럭 신호 2(CLK2)의 입력단에 게이트 전극이 연결되고 게이트 하이 전압(VGH)보다 낮은 게이트 로우 전압(VGL)의 입력단과 노드 QB 사이에 전기적으로 연결된 트랜지스터 T4와, 에이징 신호(TVGL)의 입력단에 게이트 전극이 연결되고 게이트 로우 전압(VGL)의 입력단과 출력단(SCOUT) 사이에 전기적으로 연결된 에이징 트랜지스터 Tvgl을 포함한다.

또한, 스캔 구동회로는, 게이트 클럭 신호 2(GCLK2)의 입력단에 게이트 전극이 연결되고 게이트 스타트 신호(GVST)의 입력단과 노드 Q 사이에 전기적으로 연결된 트랜지스터 T1과, 게이트 클럭 신호 1(GCLK1)의 입력단에 게이트 전극이 연결되고 트랜지스터 T1과 게이트 하이 전압(VGH)의 입력단 사이에 전기적으로 연결된 트랜지스터 T2와, 노드 QB에 게이트 전극이 연결되고 트랜지스터 T2와 게이트 하이 전압(VGH)의 입력단 사이에 전기적으로 연결된 트랜지스터 T3와, 게이트 스타트 신호(VGST)의 입력단에 게이트 전극이 연결되고 게이트 클럭 신호 2(GCLK2)의 입력단과 노드 QB 사이에 전기적으로 연결된 트랜지스터 T5, 및 노드 Q 및 출력단(SCOUT) 사이에 연결된 부스팅 커패시터 CB를 포함한다.

트랜지스터 T6은 풀-업 소자로써, 게이트 전극은 노드 Q에 연결되고, 제1 전극은 게이트 클럭 신호 1(GCLK1)의 입력단에 연결되고, 제2 전극은 출력단(SCOUT)에 연결되며, 노드 Q는 트랜지스터 T6의 게이트 전극을 충전시킨다.

트랜지스터 T7은 풀-다운 소자로써, 게이트 전극은 노드 QB와 연결되고, 제1 전극은 게이트 하이 전압(VGH)의 입력단에 연결되고, 제2 전극은 출력단(SCOUT)에 연결되며, 노드 QB는 트랜지스터 T7의 게이트 전극을 방전시킨다.

본 명세서의 다른 실시예에 따른 스캔 구동회로를 구성하는 트랜지스터들은 p 타입 MOSFET 트랜지스터이므로 충전은 트랜지스터의 턴-온 전압을 의미하고, 방전은 트랜지스터의 턴-오프 전압을 의미한다.

캐패시터 CB는 노드 Q에 제1 전극이 연결되고, 트랜지스터 T6의 제2 전극 및 트랜지스터 T7의 제2 전극이 서로 공유하는 노드에 제2 전극이 연결된다.

트랜지스터 T1의 게이트 전극은 게이트 클럭 신호 2(GCLK2)의 입력단에 연결되고, 제1 전극은 게이트 스타트 신호(GVST)의 입력단에 연결되며, 제2 전극은 트랜지스터 T2 및 트랜지스터 T5에 연결된다.

트랜지스터 T2의 게이트 전극은 게이트 클럭 신호 1(GCLK1)의 입력단에 연결되고, 제1 전극은 게이트 하이 전압(VGH)의 입력단에 연결되고, 제2 전극은 트랜지스터 T1의 제2 전극과 연결된다.

트랜지스터 T3의 게이트 전극은 노드 QB에 연결되고, 제1 전극은 트랜지스터 T2의 제1 전극과 연결되며, 제2 전극은 게이트 하이 전압(VGH)의 입력단과 연결된다.

트랜지스터 T4의 게이트 전극은 게이트 클럭 신호 2(GCLK2)의 입력단에 연결되고, 제1 전극은 게이트 로우 전압(VGL)에 연결되고, 제2 전극은 트랜지스터 T5 및 노드 QB와 연결된다.

트랜지스터 T5의 게이트 전극은 트랜지스터 T1의 제2 전극과 연결되고, 제1 전극은 게이트 클럭 신호 2(GCLK2)의 입력단에 연결되고, 제2 전극은 트랜지스터 T4 및 노드 QB와 연결된다.

먼저, 게이트 스타트 신호(GVST), 게이트 클럭 신호 2(GCLK2)는 로직 하이 전압일 경우, 게이트 클럭 신호 1(GCLK1)은 게이트 클럭 신호 2(GCLK2)와 서로 반전된 신호로써 로직 로우 전압일 수 있다. 이 경우, 노드Q에 로직 하이 전압이 인가되어 트랜지스터 T6는 턴-오프 되고, 노드 QB에 로직 로우 전압이 인가되므로 트랜지스터 T7은 턴-온되어, 출력단(SCOUT)을 통해 게이트 하이 전압(VGH)의 스캔 신호(SCAN(1))가 출력될 수 있다.

그리고 게이트 스타트 신호(GVST) 및 게이트 클럭 신호2(GCLK2)가 로직 로우 전압으로 반전되고, 게이트 클럭 신호1(GCLK1)가 로직 하이 전압으로 반전되면, 노드 Q에는 게이트 스타트 신호(GVST)의 로직 로우 전압이 인가되므로 트랜지스터 T6가 턴-온되고, 노드 QB는 로직 로우 전압이 유지되므로 트랜지스터 T7가 턴-온 상태를 유지하게 되어, 출력단(SCOUT)을 통해 게이트 하이 전압(VGH)의 스캔 신호(SCAN(1))가 출력될 수 있다.

그리고 게이트 스타트 신호(GVST) 및 게이트 클럭 신호 2(GCLK2)가 로직 하이 전압으로 반전되고, 게이트 클럭 신호 1(GCLK1)이 로직 로우 전압으로 반전되면, 노드 Q가 플로팅(floating)된 상태에서 게이트 클럭 신호 1(GCLK1)의 로직 로우 전압이 턴-온 상태인 트랜지스터 T6를 통해 트랜지스터 T6의 제2 전극에 인가되므로 부스팅 캐패시터 CB의 부트스트랩핑에 의해 노드 Q는 로직 로우 전압보다 더 낮은 전압으로 떨어진다. 따라서, 트랜지스터 T6가 안정적으로 턴-온 상태를 유지하므로 출력단(SCOUT)을 통해 로직 로우 전압의 스캔 신호(SCAN(1))가 출력될 수 있다. 동시에, 노드 QB에는 로직 하이 전압이 인가되므로 트랜지스터 T7은 턴-오프 상태가 된다.

그리고 게이트 스타트 신호(GVST)가 로직 하이 전압이 유지되고, 게이트 클럭 신호 1(GCLK1) 및 게이트 클럭 신호2(GCLK2)가 각각 반전될 경우, 노드 Q에는 게이트 스타트 신호(GVST)의 로직 하이 전압이 인가되므로 트랜지스터 T6는 턴-오프되고, 노드 QB에는 게이트 로우 전압(VGL)이 인가되므로 트랜지스터 T7은 턴-온되어, 출력단(SCOUT)을 통해 로직 하이 전압의 스캔 신호(SCAN(1))가 출력될 수 있다.

도 11에서와 같이, 트랜지스터들 T1은 턴-오프 시 누설 전류를 억제할 수 있도록 듀얼 게이트 구조로 설계될 수 있다.

이상 도 11을 참조하여 본 명세서의 다른 실시예에 따른 스캔 구동회로를 구현하는 복수의 트랜지스터들 중 일부 트랜지스터들의 연결 구조와, 픽셀 구동 모드에서 스캔 구동회로로부터 출력된 게이트 신호(즉, 스캔 신호)를 통해 픽셀 회로의 트랜지스터가 동작하는 방식을 설명하였다.

앞서 도 7 및 8을 통해 설명한 바와 같이, 본 명세서의 실시예에 따른 스캔 구동회로는 에이징 구동 모드 시 픽셀 회로에 스캔 신호(scan1)로써 저전위 전압을 직류 전압으로 인가하여, 픽셀 회로의 노드 N1의 전압이 데이터 전압(Vdata)으로 유지되도록 한다.

이를 위해, 도 11에 도시한 바와 같이, 본 명세서의 다른 실시예에 따른 스캔 구동회로는 에이징 신호(TVGL)에 따라 스위칭되는 에이징 트랜지스터 Tvgl을 포함하며, 에이징 트랜지스터 Tvgl는 게이트 전극이 에이징 신호(TVGL)의 입력단에 연결되고, 제1 전극이 게이트 로우 전압(VGL)의 입력단에 연결되고, 제2 전극이 출력단(SCOUT)에 연결된다.

도 12 및 도 13을 참조하면, 도 11의 스캔 구동회로는 에이징 구동 모드 시, 게이트 클럭 신호 2(GCLK2)의 입력단으로부터 게이트 오프 전압 즉, 로직 하이 전압 VH이 인가되어 트랜지스터 T4 및 트랜지스터 T1이 각각 턴-오프된다. 그리고, 게이트 클럭 신호 1(GCLK1)의 입력단으로부터 게이트 오프 전압 즉, 로직 하이 전압 VH이 인가되어 트랜지스터 T2가 턴-오프된다. 이를 통해, 노드 Q 및 노드 QB는 각각 플로팅(floating)되어 언 노운(unknown)인 상태에서, 트랜지스터 T5를 통해 게이트 클럭 신호 1(GCLK1)의 게이트 오프 전압 즉, 로직 하이 전압 VH이 T6의 게이트 전극에 인가되어 풀-업 소자인 트랜지스터 T6가 턴-오프되고, 트랜지스터 T3를 통해 게이트 오프 전압 즉, 게이트 하이 전압(VGH)이 풀-다운 소자인 트랜지스터 T7의 게이트 전극에 인가되어 트랜지스터 T7이 턴-오프된다.

도 13에서와 같이, 에이징 구동 모드는 일정 기간(예: 2분) 동안 구동하되, 복수의 단계(또는 기간) 예를 들어 ① 내지 ④의 단계로 구분될 수 있다. 본 명세서의 실시예에 따른 스캔 구동회로는 에이징 구동 모드의 ① 내지 ④ 단계 동안 각 구동 신호들(즉, VST, CLK1 내지 CLK4, TVGL)이 직류 전압으로 인가되며, 스캔 신호로써 저전위 전압이 직류 전압으로 출력된다.

이상 도 7 내지 도 13을 통해 설명한 바와 같이, 본 명세서의 실시예에 따른 스캔 구동회로는 게이트 로우 전압(VGL)의 입력단과 스캔 출력단(SCOUT) 사이에 별도의 에이징 트랜지스터 Tvgl을 구비한다. 이에 따라, 에이징 구동 모드 시 저전위 직류 전압을 스캔 신호로써 출력함으로써, 도 7에서와 같은 픽셀 회로의 데이터 라인에 연결된 스위칭 트랜지스터 T1’의 게이트 전압으로써 저전위 직류 전압이 인가되어, 트랜지스터 T1’의 드레인 전극이 연결된 노드 N1이 데이터 전압(Vdata)를 유지할 수 있도록 하여 트랜지스터 T1’이 에이징 전압의 큰 전위차에 의한 스트레스를 줄일 수 있으며 안정적인 트랜지스터 에이징이 가능하다.

아래에서는 도 14 내지 도 21b를 참조하여, 본 명세서의 실시예에 따른 스캔 구동회로의 효과에 대해서 좀 더 상세하게 설명하도록 한다.

도 14는 본 명세서의 일 실시예에 따른 스캔 구동회로의 효과를 설명하기 위한 스캔 구동회로의 비교예이다.

도 14에 도시된 스캔 구동회로의 비교예는, 도 8 및 도 11에 도시된 본 명세서의 실시예에 따른 스캔 구동회로와는 달리, 에이징 트랜지스터 및 에이징 신호가 입력되는 입력단이 존재하지 않는다.

도 15a는 도 14의 스캔 구동 회로의 구동 모드 중 일 예에 따른 파형도이다. 도 15b는 도 15a의 파형도에 따라 출력된 스캔 신호의 전압 변화를 나타낸 그래프이다.

도 15a에서는 도 14의 스캔 구동회로가 앞서 도 3에서 설명한 바와 같이 픽셀(PXL)에 초기화 동작, 프로그래밍 동작 및 발광 동작을 수행하도록 하는 픽셀 구동 모드로 동작할 때의 파형도의 일 예를 도시하였다. 도 15a에 도시된 바와 같은 스타트 신호(VST), 클럭 신호 1(CLK1) 내지 클럭 신호 CLK4), 초기화 신호 (QRST)를 인가하되, 특히 스타트 신호(VST)로써 로직 하이 전압 VH에서 로직 로우 전압 VL로 반전한 후 다시 로직 하이 전압 VH로 반전하는 토글 전압을 인가할 경우, 스캔 신호의 출력단(SCOUT)에서는 도 15b에서와 같이 고전위 전압(H), 저전위 전압(L), 다시 고전위 전압(H)으로 토글하는 스캔 신호가 출력된다. 이때, 출력단(SCOUT)에서 출력되는 고전위 전압(H)은 약 20V 이상의 전압이고, 저전위 전압(L)은 약 -10V의 전압일 수 있다.

도 16a는 도 14의 스캔 구동회로의 파형도의 다른 예이다.

도 16b는 도 16a의 파형도에 따라 출력된 스캔 신호의 전압 변화를 나타낸 그래프이다.

도 16a에서는 도 14의 스캔 구동회로가 앞서 도 15a에 도시된 파형도와는 달리, 스타트 신호(VST)로써 로직 하이 전압 VH을 직류 전압으로 인가할 경우의 파형도를 나타냈다. 이와 같이 스타트 신호(VST)로써 로직 하이 전압 VH을 직류 전압으로 인가할 경우, 스캔 신호의 출력단(SCOUT)에서는 도 16b에서와 같이 스캔 신호로써 고전위 전압(H)이 직류 전압으로 출력된다. 이때, 출력단(SCOUT)에서 출력되는 고전위 전압(H)은 20V 이상의 전압일 수 있다.

도 17a는 도 14의 스캔 구동회로의 파형도의 또 다른 예이다.

도 17b는 도 17a의 파형도에 따라 출력된 스캔 신호의 전압 변화를 나타낸 그래프이다.

도 17a에서는 도 14의 스캔 구동회로가 앞서 도 15a에 도시된 파형도와는 달리, 스타트 신호(VST)로써 로직 로우 전압 VL을 직류 전압으로 인가할 경우의 파형도를 나타냈다. 이와 같이 스타트 신호(VST)로써 로직 로우 전압 VL을 직류 전압으로 인가할 경우, 스캔 신호의 출력단(SCOUT)에서는 도 17b에서와 같이 스캔 신호로써 고전위 전압(H)과 저전위 전압(L) 사이를 반복하여 토글하는 전압이 출력된다. 이때, 출력단(SCOUT)에서 출력되는 고전위 전압(H)은 20V 이상의 전압이고 저전위 전압은 -10V의 전압일 수 있다.

도 18a는 도 14의 스캔 구동회로의 파형도의 또 다른 예이다.

도 18b는 도 18a의 파형도에 따라 출력된 스캔 신호의 전압 변화를 나타낸 그래프이다.

도 18a에서는 도 14의 스캔 구동회로가 앞서 도 15a에 도시된 파형도와는 달리, 스타트 신호(VST)로써 로직 로우 전압 VL을 직류 전압으로 인가하되, 각 클럭 신호들(CLK1 내지 CLK4) 모두 로직 로우 전압 VL을 직류 전압으로 인가하는 경우의 파형도를 나타냈다. 이와 같이 스타트 신호(VST)로써 로직 로우 전압 VL을 직류 전압으로 인가하고 클럭 신호(CLK1 내지 CLK4)로써 로직 로우 전압 VL을 직류 전압으로 인가할 경우, 스캔 신호의 출력단(SCOUT)에서는 도 18b에서와 같이 스캔 신호로써 고전위 전압(H)이 직류 전압으로 출력된다. 이때, 출력단(SCOUT)에서 출력되는 고전위 전압(H)은 20V 이상의 전압일 수 있다.

도 19는 도 15b의 스캔 신호가 인가된 도 7의 픽셀 회로의 노드 N1에서의 전압 변화를 나타낸 그래프이다.

도 15a 내지 도 18b를 통해서, 스캔 구동회로의 비교예에 다양한 파형도를 적용하여 시뮬레이션한 결과, 스캔 신호로써 고전위 전압의 직류 전압 또는 고전위 전압과 저전위 전압 사이를 토글하는 전압을 출력할 수 있을 뿐, 본 명세서의 실시예에 따른 스캔 구동회로에서와 같이 스캔 신호를 저전위 전압의 직류 전압으로 출력할 수는 없다는 것을 확인할 수 있다.

이와 같이, 스캔 구동회로의 비교예를 통해 출력되는 스캔 신호들을 도 7의 픽셀 회로에 스캔 신호(SCAN1)로써 입력할 경우, 도 19에서와 같이 픽셀 회로의 노드 N1의 전압은 데이터 전압(약 10V)로부터 하강하여 약 -8V까지 떨어지는 것을 확인할 수 있다.

따라서, 도 14의 스캔 구동회로의 비교예와 같이, 에이징 트랜지스터 및 에이징 신호 입력단을 별도로 구비하지 않은 스캔 구동회로에서는, 스캔 신호로써 고전위 전압 또는 고전위 전압으로 토글하는 전압 밖에 출력할 수 없다. 이에 반해, 본 명세서의 실시예에 따른 스캔 구동회로는 에이징 구동 모드 시 픽셀 회로에서 충분한 에이징 전압이 인가되도록 함과 동시에 스위칭 트랜지스터의 스트레스를 줄일 수 있는 효과가 있다.

도 20a는 도 15a의 파형도에서 스타트 신호 주기를 변형한 파형에 따라 출력된 스캔 신호를 나타낸 그래프이다. 도 20b는 도 20a의 스캔 신호가 인가된 도 7의 픽셀 회로의 노드 N1에서의 전압 변화를 나타낸 그래프이다.

도 20a에서는 도 15a에서와 같은 파형도에서 스타트 신호(VST)의 주기를 매우 짧게 하여, 픽셀 회로에서 데이터 전압(Vdata)을 주기적을 짧게 인가하는 예를 나타내었다. 그러나 이러한 경우에도 도 20b에서와 같이 픽셀 회로의 노드 N1의 전압이 데이터 전압(Vdata)인 약 10V에서 약 0V에 가깝게 하강하는 것을 확인할 수 있다.

도 21a는 도 10의 파형도에 따라 출력된 스캔 신호를 나타낸 그래프이다. 도 21b는 도 21a의 스캔 신호가 인가된 도 7의 픽셀 회로의 노드 N1에서의 전압 변화를 나타낸 그래프이다.

도 21a에서는 도 8의 본 명세서의 일 실시예에 따른 스캔 구동회로가 도 10의 파형도로 구동할 경우 출력단(SCOUT)를 통해 출력되는 스캔 신호를 나타냈으며, 이때 출력단(SCOUT)에서 출력되는 스캔 신호는 저전위 전압으로써 약 -9V의 전압이 직류 전압으로 출력되는 것을 알 수 있다.

이와 같이, 도 21a에서와 같은 저전위 전압이 직류 전압으로 출력되는 스캔 신호를 도 7과 같은 픽셀 회로의 트랜지스터 T1’의 스캔 신호(SC AN1)로 입력할 경우, 도 21b에서와 같이 픽셀 회로의 노드 N1의 전압은 데이터 전압(Vdata)인 약 10V를 지속적으로 유지하는 것을 알 수 있다.

본 명세서의 다양한 실시예들에 따른 게이트 드라이버 및 이를 이용한 표시장치는 다음과 같이 설명될 수 있다.

본 명세서의 일 실시예에 따른 게이트 드라이버는, 복수의 스테이지들을 갖는다. 복수의 스테이지들 각각은, 노드 Q에 게이트 전극이 연결되고 제1 클럭 신호(CLK1)의 입력단과 스캔 신호의 출력단(SCOUT) 사이에 전기적으로 연결된 풀-업 트랜지스터(T6), 노드 QB에 게이트 전극이 연결되고 출력단(SCOUT)과 제1 게이트 구동 전압(VGH)의 입력단 사이에 전기적으로 연결된 풀-다운 트랜지스터(T7), 제2 클럭 신호(CLK3)의 입력단에 게이트 전극이 연결되고 제1 게이트 구동 전압(VGH)보다 낮은 제2 게이트 구동 전압(VGL)의 입력단과 노드 QB 사이에 전기적으로 연결된 제1 트랜지스터(T4), 및 에이징 신호(TVGL)의 입력단에 게이트 전극이 연결되고 제2 게이트 구동 전압(VGL)의 입력단과 출력단(SCOUT) 사이에 전기적으로 연결된 에이징 트랜지스터(Tvgl)를 포함한다.

본 명세서의 다른 특징에 따르면, 게이트 드라이버는 픽셀 구동 모드 및 에이징 구동 모드로 선택적으로 구동하며, 에이징 구동 모드 시 에이징 신호로써 게이트 온 전압이 인가되어 에이징 트랜지스터(Tvgl)가 턴-온되고, 픽셀 구동 모드 시 에이징 신호로써 게이트 오프 전압이 인가되어 에이징 트랜지스터(Tvgl)가 턴-오프될 수 있다.

본 명세서의 또또 다른 특징에 따르면, 에이징 구동 모드 시, 제2 게이트 구동 전압(VGL)의 입력단으로부터 저전위 전압이 인가되고, 에이징 트랜지스터(Tvgl)가 턴-온되고, 제2 클럭 신호(CLK3)의 입력단으로부터 게이트 오프 전압이 인가되어 제1 트랜지스터(T4)가 턴-오프되고, 노드 Q를 통해 게이트 오프 전압이 인가되어 상기 풀-업 트랜지스터(T6)가 턴-오프되고, 상기 노드 QB를 통해 게이트 오프 전압이 인가되어 풀-다운 트랜지스터(T7)가 턴-오프되며, 출력단(SCOUT)을 통해 스캔 신호로써 저전위 전압이 직류 전압으로 출력될 수 있다.

본 명세서의 또 다른 특징에 따르면, 복수의 스테이지들 각각은, 초기화 신호(QRST)의 입력단에 게이트 전극이 연결되고 노드 Q와 제1 게이트 구동 전압(VGH)의 입력단 사이에 전기적으로 연결된 제2 트랜지스터(Tqrst), 스타트 신호(VST)의 입력단에 게이트 전극이 연결되고 제2 게이트 구동 전압(VGL)의 입력단과 노드 Q 사이에 전기적으로 연결된 제3 트랜지스터(T1), 제3 클럭 신호(CLK4)의 입력단에 게이트 전극이 연결되고 제2 게이트 구동 전압(VGL)의 입력단과 노드 Q 사이에 전기적으로 연결된 제4 트랜지스터(T2), 노드 QB에 게이트 전극이 연결되고, 노드 Q와 제1 게이트 구동 전압(VGH)의 입력단 사이에 전기적으로 연결된 제5 트랜지스터(T3), 스타트 신호(VST)의 입력단에 게이트 전극이 연결되고 노드 QB와 제1 게이트 구동 전압(VGH)의 입력단 사이에 전기적으로 연결된 제6 트랜지스터(T5), 노드 Q에 게이트 전극이 연결되고 노드 QB와 제1 게이트 구동 전압(VGH)의 입력단 사이에 전기적으로 연결된 제7 트랜지스터(T8), 및 노드 Q 및 출력단(SCOUT) 사이에 연결된 부스팅 커패시터(CB)를 더 포함할 수 있다.

본 명세서의 또 다른 특징에 따르면, 에이징 구동 모드 시, 제2 클럭 신호의 입력단으로부터 로직 하이 전압이 인가되어 제1 트랜지스터(T4)가 턴-오프되고, 초기화 신호의 입력단으로부터 로직 로우 전압이 인가되어 제2 트랜지스터(Tqrst)가 턴-온되고, 스타트 신호의 입력단으로부터 로직 로우 전압이 인가되어 제6 트랜지스터(T5)가 턴-온되고, 제1 게이트 구동 전압의 입력단으로부터 고전위 전압이 인가되고 노드 Q 및 노드 QB 각각에 고전위 전압이 인가되어 풀-업 트랜지스터 및 풀-다운 트랜지스터가 각각 턴-오프되고, 제3 클럭 신호의 입력단으로부터 로직 하이 전압이 인가되어 제4 트랜지스터(T2)가 턴-오프 되고, 에이징 신호의 입력단으로부터 로직 로우 전압이 인가되어 에이징 트랜지스터(Tvgl)가 턴-온될 수 있다.

본 명세서의 또 다른 특징에 따르면, 에이징 구동 모드 시, 저전위 전압이 에이징 트랜지스터를 통해 출력단으로 출력될 수 있다.

본 명세서의 또 다른 특징에 따르면, 복수의 스테이지들 각각은, 제2 클럭 신호의 입력단에 게이트 전극이 연결되고 스타트 신호의 입력단과 노드 Q 사이에 전기적으로 연결된 제2 트랜지스터(T1), 제1 클럭 신호의 입력단에 게이트 전극이 연결되고 제2 트랜지스터(T1)과 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 제3 트랜지스터(T2), 노드 QB에 게이트 전극이 연결되고 제3 트랜지스터(T2)와 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 제4 트랜지스터(T3), 스타트 신호의 입력단에 게이트 전극이 연결되고 제2 클럭 신호의 입력단과 노드 QB 사이에 전기적으로 연결된 제5 트랜지스터(T5), 및 노드 Q 및 출력단 사이에 연결된 부스팅 커패시터를 더 포함할 수 있다.

본 명세서의 또 다른 특징에 따르면, 에이징 구동 모드 시 제2 클럭 신호의 입력단으로부터 로직 하이 전압이 인가되어 제1 트랜지스터(T4) 및 제2 트랜지스터(T1)가 각각 턴-오프되고, 제1 클럭 신호의 입력단으로부터 로직 하이 전압이 인가되어 제3 트랜지스터(T2)가 턴-오프되고, 에이징 신호의 입력단으로부터 로직 로우 전압이 인가되어 에이징 트랜지스터(Tvgl)가 턴-온될 수 있다.

한편, 본 명세서의 다른 실시예에 따른 표시장치는, 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 서브픽셀들이 배치된 디스플레이 패널, 및 상기 게이트 드라이버를 포함한다. 이때, 게이트 드라이버의 복수의 스테이지들의 출력은 게이트 라인들로 공급된다.

이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

1000: 표시장치
100: 표시패널
110: 타이밍 컨트롤러
120: 데이터 드라이버
130: 게이트 드라이버
131: 스캔 구동회로
132: 에미션 구동회로
140: 인쇄회로기판
150: 레벨쉬프터
14: 데이터 라인
15a, 15b: 게이트 라인
ST1~ST5: 스테이지

Claims

복수의 스테이지들을 갖는 게이트 드라이버에 있어서,
상기 복수의 스테이지들 각각은,
노드 Q에 게이트 전극이 연결되고, 제1 클럭 신호(CLK1)의 입력단과 스캔 신호의 출력단(SCOUT) 사이에 전기적으로 연결된 풀-업 트랜지스터(T6);
노드 QB에 게이트 전극이 연결되고, 상기 출력단(SCOUT)과 제1 게이트 구동 전압(VGH)의 입력단 사이에 전기적으로 연결된 풀-다운 트랜지스터(T7);
제2 클럭 신호(CLK3)의 입력단에 게이트 전극이 연결되고, 상기 제1 게이트 구동 전압(VGH)보다 낮은 제2 게이트 구동 전압(VGL)의 입력단과 상기 노드 QB 사이에 전기적으로 연결된 제1 트랜지스터(T4); 및
에이징 신호(TVGL)의 입력단에 게이트 전극이 연결되고, 상기 제2 게이트 구동 전압(VGL)의 입력단과 상기 출력단(SCOUT) 사이에 전기적으로 연결된 에이징 트랜지스터(Tvgl)를 포함하는 게이트 드라이버.
제1항에 있어서,
상기 게이트 드라이버는 픽셀 구동 모드 및 에이징 구동 모드로 선택적으로 구동하며,
상기 에이징 구동 모드 시 상기 에이징 신호로써 게이트 온 전압이 인가되어 상기 에이징 트랜지스터(Tvgl)가 턴-온되고,
상기 픽셀 구동 모드 시 상기 에이징 신호로써 게이트 오프 전압이 인가되어 상기 에이징 트랜지스터(Tvgl)가 턴-오프되는 게이트 드라이버.
제2항에 있어서,
상기 에이징 구동 모드 시,
상기 제2 게이트 구동 전압(VGL)의 입력단으로부터 저전위 전압이 인가되고,
상기 에이징 트랜지스터(Tvgl)가 턴-온되고,
상기 제2 클럭 신호(CLK3)의 입력단으로부터 게이트 오프 전압이 인가되어 상기 제1 트랜지스터(T4)가 턴-오프되고,
상기 노드 Q를 통해 게이트 오프 전압이 인가되어 상기 풀-업 트랜지스터(T6)가 턴-오프되고,
상기 노드 QB를 통해 게이트 오프 전압이 인가되어 상기 풀-다운 트랜지스터(T7)가 턴-오프되며,
상기 출력단(SCOUT)을 통해 상기 스캔 신호로써 상기 저전위 전압이 직류 전압으로 출력되는, 게이트 드라이버.
제3항에 있어서,
상기 복수의 스테이지들 각각은,
초기화 신호(QRST)의 입력단에 게이트 전극이 연결되고, 상기 노드 Q와 상기 제1 게이트 구동 전압(VGH)의 입력단 사이에 전기적으로 연결된 제2 트랜지스터(Tqrst);
스타트 신호(VST)의 입력단에 게이트 전극이 연결되고, 상기 제2 게이트 구동 전압(VGL)의 입력단과 상기 노드 Q 사이에 전기적으로 연결된 제3 트랜지스터(T1);
제3 클럭 신호(CLK4)의 입력단에 게이트 전극이 연결되고, 상기 제2 게이트 구동 전압(VGL)의 입력단과 상기 노드 Q 사이에 전기적으로 연결된 제4 트랜지스터(T2);
상기 노드 QB에 게이트 전극이 연결되고, 상기 노드 Q와 상기 제1 게이트 구동 전압(VGH)의 입력단 사이에 전기적으로 연결된 제5 트랜지스터(T3);
상기 스타트 신호(VST)의 입력단에 게이트 전극이 연결되고, 상기 노드 QB와 상기 제1 게이트 구동 전압(VGH)의 입력단 사이에 전기적으로 연결된 제6 트랜지스터(T5);
상기 노드 Q에 게이트 전극이 연결되고, 상기 노드 QB와 상기 제1 게이트 구동 전압(VGH)의 입력단 사이에 전기적으로 연결된 제7 트랜지스터(T8); 및
상기 노드 Q 및 상기 출력단(SCOUT) 사이에 연결된 부스팅 커패시터(CB)를 더 포함하는 게이트 드라이버.
제4항에 있어서,
상기 에이징 구동 모드 시,
상기 제2 클럭 신호의 입력단으로부터 로직 하이 전압이 인가되어, 상기 제1 트랜지스터(T4)가 턴-오프되고,
상기 초기화 신호의 입력단으로부터 로직 로우 전압이 인가되어, 상기 제2 트랜지스터(Tqrst)가 턴-온되고,
상기 스타트 신호의 입력단으로부터 로직 로우 전압이 인가되어, 상기 제6 트랜지스터(T5)가 턴-온되고,
상기 제1 게이트 구동 전압의 입력단으로부터 고전위 전압이 인가되고, 상기 노드 Q 및 상기 노드 QB 각각에 상기 고전위 전압이 인가되어, 상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터가 각각 턴-오프되고,
상기 제3 클럭 신호의 입력단으로부터 로직 하이 전압이 인가되어, 상기 제4 트랜지스터(T2)가 턴-오프 되고,
상기 에이징 신호의 입력단으로부터 로직 로우 전압이 인가되어, 상기 에이징 트랜지스터(Tvgl)가 턴-온되는 게이트 드라이버.
제5항에 있어서,
상기 에이징 구동 모드 시,
상기 저전위 전압이 상기 에이징 트랜지스터를 통해 상기 출력단으로 출력되는 게이트 드라이버.
제3항에 있어서,
상기 복수의 스테이지들 각각은,
상기 제2 클럭 신호의 입력단에 게이트 전극이 연결되고, 스타트 신호의 입력단과 상기 노드 Q 사이에 전기적으로 연결된 제2 트랜지스터(T1);
상기 제1 클럭 신호의 입력단에 게이트 전극이 연결되고, 상기 제2 트랜지스터(T1)과 상기 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 제3 트랜지스터(T2);
상기 노드 QB에 게이트 전극이 연결되고, 상기 제3 트랜지스터(T2)와 상기 제1 게이트 구동 전압의 입력단 사이에 전기적으로 연결된 제4 트랜지스터(T3);
상기 스타트 신호의 입력단에 게이트 전극이 연결되고, 상기 제2 클럭 신호의 입력단과 상기 노드 QB 사이에 전기적으로 연결된 제5 트랜지스터(T5); 및
상기 노드 Q 및 상기 출력단 사이에 연결된 부스팅 커패시터를 더 포함하는 게이트 드라이버.
제7항에 있어서,
상기 에이징 구동 모드 시,
상기 제2 클럭 신호의 입력단으로부터 로직 하이 전압이 인가되어, 상기 제1 트랜지스터(T4) 및 상기 제2 트랜지스터(T1)가 각각 턴-오프되고,
상기 제1 클럭 신호의 입력단으로부터 로직 하이 전압이 인가되어, 상기 제3 트랜지스터(T2)가 턴-오프되고,
상기 에이징 신호의 입력단으로부터 로직 로우 전압이 인가되어, 상기 에이징 트랜지스터(Tvgl)가 턴-온되는 게이트 드라이버.
제8항에 있어서,
상기 에이징 구동 모드 시,
상기 저전위 전압이 상기 에이징 트랜지스터를 통해 상기 출력단으로 출력되는 게이트 드라이버.
복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 서브픽셀들이 배치된 디스플레이 패널; 및
제1항 내지 제9항 중 어느 하나의 게이트 드라이버를 포함하며,
상기 게이트 드라이버의 복수의 스테이지들의 출력은 상기 게이트 라인들로 공급되는 표시장치.