KR20220095921A - 게이트 드라이버와 이를 포함한 전계 발광 표시장치 - Google Patents

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KR20220095921A
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Abstract

본 발명의 실시예에 따른 게이트 드라이버의 스테이지들 각각은, 스캔 오프 시간 동안 노드 Q에 따라 온 되어 출력 노드로 게이트 로우 전압의 스캔 신호를 출력하는 제1 트랜지스터와, 스캔 온 시간 동안 노드 QB에 따라 온 되어 출력 노드로 게이트 하이 전압의 스캔 신호를 출력하는 제2 트랜지스터와, 스캔 오프 시간 동안 노드 NC에 따라 오프 되어 제1 트랜지스터의 온 상태를 유지시키는 제3 트랜지스터와, 스캔 오프 시간 동안 노드 Q에 연결된 노드 Q2의 전압을 피드백 받아 노드 NC의 전압을 조정하는 제1 열화 경감 회로를 포함한다.

Description

게이트 드라이버와 이를 포함한 전계 발광 표시장치{GATE DRIVER AND ELECTROLUMINESCENT DISPLAY DEVICE INCLUDING THE SAME}
본 명세서는 게이트 드라이버와 이를 포함한 전계 발광 표시장치에 관한 것이다.
전계 발광 표시장치는 매트릭스 형태로 배열된 픽셀들을 포함하고 영상 데이터를 스캔 신호에 동기시켜 픽셀들로 공급함으로써, 픽셀들의 휘도를 조절한다. 전계 발광 표시장치는 복수의 스테이지들을 포함한 게이트 드라이버를 이용하여 스캔 신호를 생성한다.
게이트 드라이버의 각 스테이지는 복수의 트랜지스터들과 복수의 커패시터들을 포함하여 스캔 신호를 게이트 하이 전압 또는 게이트 로우 전압으로 출력한다. 각 스테이지에서, 스캔 신호가 게이트 하이 전압으로 출력되는 스캔 온 시간에 비해, 스캔 신호가 게이트 로우 전압으로 출력되는 스캔 오프 시간이 상대적으로 더 길다. 따라서, 스캔 신호가 게이트 로우 전압으로 출력되는데 기여하는 관련 트랜지스터들의 게이트 바이어스 스트레스가 커진다. 이렇게 관련 트랜지스터들의 열화가 커지면 누설 전류로 인해 스캔 신호가 왜곡되고, 그에 따라 화면 이상이 나타날 수 있다.
따라서, 본 명세서는 상기에 언급한 문제점을 해결하기 위해 안출된 것으로, 게이트 바이어스 스트레스로 인한 열화를 경감시켜 화면 이상을 방지할 수 있도록 한 게이트 드라이버와 이를 포함한 전계 발광 표시장치를 제공한다.
본 발명의 실시예에 따른 게이트 드라이버의 스테이지들 각각은, 스캔 오프 시간 동안 노드 Q에 따라 온 되어 출력 노드로 게이트 로우 전압의 스캔 신호를 출력하는 제1 트랜지스터와, 스캔 온 시간 동안 노드 QB에 따라 온 되어 출력 노드로 게이트 하이 전압의 스캔 신호를 출력하는 제2 트랜지스터와, 스캔 오프 시간 동안 노드 NC에 따라 오프 되어 제1 트랜지스터의 온 상태를 유지시키는 제3 트랜지스터와, 스캔 오프 시간 동안 노드 Q에 연결된 노드 Q2의 전압을 피드백 받아 노드 NC의 전압을 조정하는 제1 열화 경감 회로를 포함한다.
본 명세서에 따르면, 게이트 바이어스 스트레스로 인한 열화를 경감시켜 화면 이상을 방지할 수 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 실시예에 따른 전계 발광 표시장치를 보여주는 도면이다.
도 2는 도 1의 표시패널에 형성된 일 픽셀의 등가 회로를 개략적으로 보여주는 도면이다.
도 3은 저속 구동을 위한 스캔 신호를 보여주는 도면이다.
도 4는 스캔 신호에 대한 보상 기능을 갖는 게이트 드라이버의 일 스테이지 구성을 보여주는 도면이다.
도 5는 도 4에 포함된 제1 피드백 회로를 보여주는 도면이다.
도 6은 도 4에 도시된 스테이지의 동작 파형을 보여주는 도면이다.
도 7은 도 4의 게이트 드라이버에서 스캔 오프 시간 동안 관련 트랜지스터의 열화가 경감되고 화면 이상이 방지되는 원리를 보여주는 도면이다.
도 8은 스캔 신호에 대한 보상 기능을 갖는 게이트 드라이버의 다른 스테이지 구성을 보여주는 도면이다.
도 9는 도 8에 포함된 제2 피드백 회로를 보여주는 도면이다.
도 10은 도 8에 도시된 스테이지의 동작 파형을 보여주는 도면이다.
도 11은 도 8의 게이트 드라이버에서 스캔 오프 시간 동안 관련 트랜지스터의 열화가 경감되고 화면 이상이 방지되는 원리를 보여주는 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서의 기술적 사상은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 본 명세서의 기술적 사상은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명에서 표시패널의 기판 상에 형성되는 픽셀 회로와 게이트 드라이버는 P MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 타입의 트랜지스터로 구현될 수 있으나 이에 한정되지 않는다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. P MOS의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. P MOS에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 본 발명의 실시예에 대한 설명에서는 소스와 드레인 중 어느 하나를 제1 전극, 소스와 드레인 중 나머지 하나를 제2 전극으로 기술한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 이하의 실시예에서, 전계 발광 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 하지만, 본 발명의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있음에 주의하여야 한다.
도 1은 본 명세서의 실시예에 따른 전계 발광 표시장치를 보여주는 도면이다. 도 2는 도 1의 표시패널에 형성된 일 픽셀의 등가 회로를 개략적으로 보여주는 도면이다. 그리고, 도 3은 저속 구동을 위한 스캔 신호를 보여주는 도면이다.
도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 드라이버(120), 게이트 드라이버(130), 및 레벨 쉬프터(150) 등을 구비할 수 있다.
표시패널(100)에는 도 2와 같이 데이터라인(14)과 게이트라인(15)의 교차영역마다 픽셀들(PXL)이 매트릭스 형태로 배치되어 픽셀 어레이(Pixel array)를 구성할 수 있다. 픽셀 어레이에는 다수의 수평 픽셀 라인들이 구비되며, 각 수평 픽셀 라인 상에는 수평으로 이웃하며 게이트라인(15)에 공통으로 연결된 다수의 픽셀들(PXL)이 배치된다. 여기서, 수평 픽셀 라인은 물리적인 신호 라인이 아니라, 수평으로 이웃한 픽셀들(PXL)에 의해 구현되는 1라인 분량의 픽셀 집합체를 의미한다. 픽셀 어레이에는 고전위 전원 전압(EVDD)을 픽셀들(PXL)에 공급하는 전원라인(16)이 포함될 수 있다. 또한, 픽셀들(PXL)은 저전위 전원 전압(EVSS)에 더 연결될 수 있다.
픽셀들(PXL) 각각은 도 2와 같이, 구동 전류를 생성하는 구동 소자(DT), 구동 전류에 따라 발광하는 발광 소자(OLED), 구동 소자(DT)에 연결된 스위치 회로(PCC) 등을 포함할 수 있다. 스위치 회로(PCC)는 구동 소자(DT)의 게이트전극과 제1 전극 사이에 연결된 제1 스위치 소자(ST)외에, 복수의 제2 스위치 소자들과 적어도 하나 이상의 커패시터 등을 더 포함할 수 있다. 스위치 회로(PCC)는 데이터라인(14)을 통해 데이터전압(Vdata)을 공급받고, 게이트라인(15)을 통해 스캔 신호(SCAN)를 공급받으며, 전원라인(16)을 통해 고전위 전원 전압(EVDD)을 공급받아, 구동 소자(DT)의 게이트-소스 간 전압을 설정한다.
제1 스위치 소자(ST)는 구동 소자(DT)의 게이트-소스 간 전압이 설정되는 프로그래밍 기간 동안에만 턴 온 되고, 프로그래밍 기간에 이은 발광 기간 동안에는 오프 상태를 유지한다. 발광 기간은 프로그래밍 기간에 비해 훨씬 더 길다. 따라서, 제1 스위치 소자(ST)는 오프 특성, 즉 오프 상태에서 누설 전류가 작은 산화물 기반의 N MOS 트랜지스터로 구현될 수 있다. 제1 스위치 소자(ST)가 산화물 기반의 N MOS 트랜지스터로 구현되면, 도 3과 같이 제1 스위치 소자(ST)의 오프 시간이 긴 저속 구동시에 제품 신뢰성이 더욱 향상될 수 있다.
발광 기간에서 구동 소자(DT)는 게이트-소스 간 전압에 대응되는 구동 전류를 생성한 후, 스위치 회로(PCC)를 통해 발광 소자(OLED)에 공급한다. 구동 소자(DT)는 응답 특성이 좋은 저온 폴리 실리콘 기반의 P MOS 트랜지스터로 구현될 수 있다. 발광 소자(OLED)는 구동 전류에 따라 발광하여 가시광을 출력한다.
픽셀들(PXL) 각각은 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀 중 어느 하나일 수 있다. 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀은 하나의 단위 픽셀을 구성하여 다양한 컬러를 구현할 수 있다. 단위 픽셀에서 구현되는 컬러는 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀의 발광 비율에 따라 결정될 수 있다. 한편, 백색 픽셀은 생략될 수 있으며, 이 경우 단위 픽셀은 적색 픽셀, 녹색 픽셀, 및 청색 픽셀로 구성될 수 있다. 한편, 픽셀(PXL)에 연결되는 게이트라인(15)의 개수는 단수 개 또는 복수 개일 수 있다.
도 1 및 도 2를 참조하면, 데이터 드라이버(120)는 타이밍 콘트롤러(110)로부터 영상 데이터(DATA)와 소스 타이밍 제어신호(DDC)를 입력 받는다. 데이터 드라이버(120)는 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호(DDC)에 응답하여 영상 데이터(DATA)를 감마보상전압으로 변환하여 데이터전압(Vdata)을 생성하고, 그 데이터전압(Vdata)을 스캔 신호(SCAN)의 공급 타이밍에 맞추어 표시패널(100)의 데이터라인들(14)에 공급한다. 데이터 드라이버(120)는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들(14)에 접속될 수 있다. 데이터 드라이버(120)는 복수개로 나뉘어 배치될 수 있지만, 이에 한정되지 않고 단수개로 배치될 수도 있다.
도 1 및 도 2를 참조하면, 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 게이트 타이밍 제어신호(GDC)의 TTL(Transistor-Transistor-Logic) 레벨 전압을 각 픽셀의 제1 스위치 소자(ST)를 구동시킬 수 있는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 부스팅(Boosting)하여 게이트 드라이버(130)에 공급한다. 게이트 타이밍 제어신호(GDC)는 스타트 신호, 클럭 신호 등을 포함할 수 있다.
도 1 및 도 2를 참조하면, 게이트 드라이버(130)는 레벨 쉬프터(150)로부터 입력되는 게이트 타이밍 제어신호(GDC)에 따라 동작되어 저속 구동에 적합한 스캔 신호(SCAN)를 생성한다. 그리고, 이 스캔 신호(SCAN)를 게이트라인들(15)에 순차적으로 공급한다.
저속 구동용 스캔 신호(SCAN)는 도 3과 같이, 상대적으로 짧은 스캔 온 시간과 상대적으로 긴 스캔 오프 시간에 대응되도록 생성된다. 스캔 신호(SCAN)는 스캔 온 시간 동안에는 게이트 하이 전압(VGH)이 되고, 스캔 오프 시간 동안에는 게이트 로우 전압(VGL)이 된다.
저속 구동은 동일 게이트라인에 인가되는 스캔 신호의 펄싱 주기가 2 프레임 이상인 구동을 의미한다. 이러한 저속 구동을 위해, 이웃한 라이팅 프레임들(WF) 사이에 N(N은 2이상의 자연수)개의 홀딩 프레임들(HF)이 배치될 수 있다. 스캔 신호(SCAN)의 스캔 온 시간은 라이팅 프레임들(WF) 각각의 일부 구간에만 대응되고, 스캔 신호(SCAN)의 스캔 오프 시간은 라이팅 프레임들(WF) 각각의 나머지 구간과 홀딩 프레임들(HF) 각각의 전체 구간에 대응될 수 있다.
게이트 드라이버(130)는 GIP(Gate driver In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. 게이트 드라이버(130)는 표시패널(100)에서 화면 바깥의 비 표시영역(즉, 베젤 영역(BZ))에 형성된다. GIP 방식에서, 레벨 쉬프터(150)는 타이밍 콘트롤러(110)와 함께 인쇄 회로 기판(Printed Circuit Board)(140) 상에 실장될 수 있다.
게이트 드라이버(130)는 복수의 스테이지들이 캐스캐이딩(Cascading) 방식으로 서로 접속되어 게이트 쉬프트 레지스터를 구성할 수 있다. 현재단 스테이지는 전단 스테이지의 출력을 스타트 신호로 입력 받을 수 있다. 각 스테이지는 복수의 트랜지스터들을 포함하며, 스캔 오프 시간 동안 노드 Q와 직,간접적으로 관련된 특정 트랜지스터들의 게이트 바이어스 스트레스로 인한 열화를 경감시키고 화면 이상을 방지할 수 있다.
게이트 드라이버(130)는 표시패널(100)의 마주보는 양측에 더블 뱅크(Double Bank) 방식으로 구비되어, 더블 피딩(Double Feeding) 방식으로 스캔 신호를 공급함으로써 각 게이트라인의 로드 편차에 따른 신호 왜곡을 최소화할 수 있다.
도 1을 참조하면, 타이밍 콘트롤러(110)는 공지의 다양한 인터페이스 방식을 통해 외부의 호스트 시스템과 연결될 수 있다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터 영상 데이터(DATA)를 입력 받고, 픽셀들(PXL)의 전기적 특성 차이로 인한 휘도 편차가 보상되도록 영상 데이터(DATA)를 보정한 후 데이터 드라이버(120)로 전송할 수 있다.
타이밍 콘트롤러(110)는 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받고, 이 타이밍신호를 기반으로 게이트 타이밍 제어신호(GDC)와 소스 타이밍 제어신호(DDC)를 생성할 수 있다.
도 4는 스캔 신호에 대한 보상 기능을 갖는 게이트 드라이버의 일 스테이지 구성을 보여주는 도면이다. 도 5는 도 4에 포함된 제1 피드백 회로를 보여주는 도면이다. 도 6은 도 4에 도시된 스테이지의 동작 파형을 보여주는 도면이다. 그리고, 도 7은 도 4의 게이트 드라이버에서 스캔 오프 시간 동안 관련 트랜지스터의 열화가 경감되고 화면 이상이 방지되는 원리를 보여주는 도면이다.
도 4를 참조하면, 게이트 드라이버(130)의 일 스테이지(STG)는 트랜지스터들(T1~T6, TA), 제1 열화 경감 회로(NCP1), 클럭 스위칭 회로(CSW), 커패시터들 CQ,CB,CCN을 포함할 수 있다. 트랜지스터들(T1~T6, TA)은 저온 폴리 실리콘 기반의 P MOS 트랜지스터로 구현되어 빠른 응답 특성을 가질 수 있다.
트랜지스터 T1은 스캔 온 시간 동안 노드 Q에 따라 오프 된다. 트랜지스터 T1은 스캔 오프 시간 동안 노드 Q에 따라 온 되어 출력 노드(NO)로 게이트 로우 전압(VGL)의 스캔 신호(SCAN)를 출력한다. 트랜지스터 T1의 게이트전극은 노드 Q에 접속되고, 제1 전극은 게이트 로우 전압(VGL)의 입력 단자에 접속되며, 제2 전극은 출력 노드(NO)에 접속된다. 노드 Q와 출력 노드(NO)에는 커패시터 CQ가 연결되어 트랜지스터 T1이 스캔 오프 시간 동안 온 상태를 유지하도록 한다.
트랜지스터 T2는 스캔 온 시간 동안 노드 QB에 따라 온 되어 출력 노드(NO)로 게이트 하이 전압(VGH)의 스캔 신호(SCAN)를 출력한다. 트랜지스터 T2는 스캔 오프 시간 동안 노드 QB에 따라 오프 된다. 트랜지스터 T2의 게이트전극은 노드 QB에 접속되고, 제1 전극은 출력 노드(NO)에 접속되고, 제2 전극은 게이트 하이 전압(VGH)의 입력 단자에 접속된다. 노드 QB와 게이트 하이 전압(VGH)의 입력 단자에는 커패시터 CB가 연결되어 트랜지스터 T2가 스캔 온 시간 동안 온 상태를 유지하도록 한다.
트랜지스터 T3는 스캔 온 시간 동안 노드 NC에 따라 온 되어 노드 Q2에 게이트 하이 전압(VGH)의 스타트 신호(VST)를 인가한다. 트랜지스터 T3은 스캔 오프 시간 동안 노드 NC에 따라 오프 되어 트랜지스터 T1의 온 상태를 유지시킨다. 트랜지스터 T3의 게이트전극은 노드 NC에 접속되고, 제1 전극은 스타트 신호(VST)의 입력 단자에 접속되고, 제2 전극은 노드 Q2에 접속된다.
트랜지스터 TA는 스캔 온 시간 동안 노드 Q2를 노드 Q에 연결하고, 스캔 오프 시간 동안에도 노드 Q2를 노드 Q에 연결한다. 노드 Q의 전압이 과도하게 높아질 때 트랜지스터 TA가 오프 됨으로써, 노드 Q2와 노드 Q 간의 전기적 연결이 차단된다. 이를 통해 노드 Q의 과 전압은 노드 Q2로 전달되지 못하고, 노드 Q2에 연결된 트랜지스터들은 브레이크 다운(Break down)으로부터 보호될 수 있다.
트랜지스터 T4는 스캔 온 시간 동안 게이트 하이 전압(VGH)의 스타트 신호(VST)에 따라 오프 된다. 트랜지스터 T4는 스캔 오프 시간 동안 게이트 로우 전압(VGL)의 스타트 신호(VST)에 따라 온 되어, 노드 Q1에 게이트 하이 전압(VGH)을 공급한다.
트랜지스터 T5는 스캔 온 시간 동안 게이트 하이 전압(VGH)의 스타트 신호(VST)에 따라 오프 된다. 트랜지스터 T4는 스캔 오프 시간 동안 게이트 로우 전압(VGL)의 스타트 신호(VST)에 따라 온 되어, 노드 Q1에 게이트 하이 전압(VGH)을 공급한다.
클럭 스위칭 회로(CSW)는 스캔 온 시간 동안 클럭 입력 노드(NI)에 위상이 서로 다른 클럭 신호들 CLK1,CLK3을 인가한다. 클럭 스위칭 회로(CSW)는 클럭 트랜지스터들 Ti,Tj과 커패시터 CK를 포함한다. 클럭 트랜지스터들 Ti,Tj의 게이트전극들과 커패시터 CK의 일측 전극이 서로 쇼트되어 있다. 클럭 트랜지스터 Ti의 제1 전극은 CLK1의 입력 단자에 접속되고 제2 전극은 클럭 입력 노드(NI)에 접속된다. 클럭 트랜지스터 Tj의 제1 전극은 CLK3의 입력 단자에 접속되고 제2 전극은 클럭 입력 노드(NI)에 접속된다. 커패시터 CK의 타측 전극은 CLK3의 입력 단자에 접속된다. 클럭 입력 노드(NI)는 커패시터 CCN을 통해 노드 Q1에 접속된다.
트랜지스터 T6은 스캔 온 시간 동안 게이트 하이 전압(VGH)의 노드 Q2에 따라 오프 된다. 트랜지스터 T6은 스캔 오프 시간 동안 게이트 로우 전압(VGL)의 노드 Q2에 따라 온 되어 게이트 하이 전압(VGH)을 노드 QB에 공급한다.
제1 열화 경감 회로(NCP1)는 스캔 오프 시간 동안 노드 Q에 연결된 노드 Q2의 전압을 피드백 받아 노드 NC의 전압을 조정한다. 제1 열화 경감 회로(NCP1)는 스캔 오프 시간 동안 트랜지스터 T3의 열화를 경감함으로써, 스캔 신호(SCAN)의 출력 왜곡을 억제한다.
제1 열화 경감 회로(NCP1)는 클럭 입력 노드(NI)와 노드 NC 사이에 연결된 제1 보상 트랜지스터(TX)와, 제1 게이트 하이 전압(BVGH)의 입력 단자와 노드 NC 사이에 연결된 제2 보상 트랜지스터(TY)와, 노드 Q2의 전압에 따라 제1 보상 트랜지스터(TX)와 제2 보상 트랜지스터(TY)를 선택적으로 온 시키는 제1 피드백 회로(FB1)를 포함한다.
스캔 오프 시간 동안, 클럭 입력 노드(NI)에는 게이트 하이 전압(VGH)의 게이트 쉬프트 클럭(CLK1,CLK3)이 입력되고, 제1 게이트 하이 전압(BVGH)은 트랜지스터 T3를 오프 시킬 수 있는 전압 범위 내에서 게이트 하이 전압(VGH)보다 낮은 특징이 있다.
제1 피드백 회로(FB1)는 도 5와 같이 스캔 오프 시간 동안, 노드 Q2를 모니터링하고, 노드 Q2의 전압(VQ2)을 미리 설정된 기준 전압(REF)과 비교한다. 제1 피드백 회로(FB1)는 노드 Q2의 전압(VQ2)이 기준 전압(REF) 미만인 경우 제1 보상 트랜지스터(TX)를 온 시키고, 노드 Q2의 전압(VQ2)이 기준 전압(REF) 이상인 경우 제2 보상 트랜지스터(TY)를 온 시킨다. 제1 피드백 회로(FB1)는 제1 스위치 트랜지스터들 S11,S12과 제1 비교기(COMP1)로 구성될 수 있으나, 이에 한정되지 않고 다양한 변형이 가능하다.
스캔 오프 시간에서 제1 보상 트랜지스터(TX)가 온 되면, 노드 NC의 전압은 게이트 하이 전압(VGH)이 된다. 스캔 오프 시간에서 제2 보상 트랜지스터(TY)가 온 되면, 노드 NC의 전압은 게이트 하이 전압(VGH)보다 낮은 제1 게이트 하이 전압(BVGH)이 되고, 트랜지스터 T3에 가해지는 포지티브 게이트 바이어스 스트레스(Positive Gate Bias Stress)가 완화될 수 있다.
이러한 일 스테이지(STG)의 구동 시간은 도 6과 같이, 스캔 온 시간과 스캔 오프 시간으로 구분될 수 있다.
스캔 온 시간 내에서 위상이 다른 클럭 신호들 CLK1,2,3,4는 순차적으로 게이트 로우 전압(VGL)으로 입력되는데, 도 4의 스테이지(STG)에는 클럭 신호들 CLK1,3이 입력될 수 있다. 그리고, 스캔 온 시간 내에서 게이트 하이 전압(VGH)의 스타트 신호(VST)가 입력될 수 있다. 이에 따라, 스캔 온 시간 내에서 노드 Q2와 노드 Q는 게이트 하이 전압(VGH)이 되고, 노드 QB는 게이트 로우 전압(VGL)이 된다. 그리고, 노드 Q1은 클럭 신호들 CLK1,3에 따라 게이트 하이 전압(VGH)이 되기도 하고 게이트 로우 전압(VGL)이 되기도 한다.
스캔 오프 시간 내에서 클럭 신호들 CLK1,2,3,4은 게이트 하이 전압(VGH)으로 입력되고, 스타트 신호(VST)는 게이트 로우 전압(VGL)으로 입력된다.
도 7 같이, 스캔 오프 시간 내에서 트랜지스터 T3의 열화로 인해 노드 Q2의 전위가 게이트 로우 전압(VGL)에서 그 보다 높은 전압(VGL+α)으로 상승되는 경우 스캔 신호(SCAN)의 출력 왜곡이 생길 수 있다. 이러한 출력 왜곡은 트랜지스터 T3에 가해지는 게이트 바이어스 스트레스로 인해 트랜지스터 T3의 문턱전압(Vth)이 포지티브 방향으로 쉬프트되기 때문에 생기며, 화면 이상을 초래할 수 있다.
전술한 제1 피드백 회로(FB1)는 스캔 오프 시간 동안, 노드 Q2를 모니터링하고, 노드 Q2의 전압(VQ2)이 기준 전압(REF) 이상인 경우, 즉 노드 Q2의 전압(VQ2)이 게이트 로우 전압(VGL)에서 그 보다 높은 전압(VGL+α)으로 변하면 노드 NC의 전압을 게이트 하이 전압(VGH)에서 제1 게이트 하이 전압(BVGH)으로 낮춘다. 이러한 피드백 동작을 통해 제1 피드백 회로(FB1)는 스캔 오프 시간 동안 트랜지스터 T3의 열화를 경감시키고, 노드 Q2의 전압(VQ2)을 "VGL+α"에서 "VGL"로 원복 시키고, 스캔 출력을 "VGL'"에서 정상 상태(즉, VGL)로 원복 시킨다.
도 8은 스캔 신호에 대한 보상 기능을 갖는 게이트 드라이버의 다른 스테이지 구성을 보여주는 도면이다. 도 9는 도 8에 포함된 제2 피드백 회로를 보여주는 도면이다. 도 10은 도 8에 도시된 스테이지의 동작 파형을 보여주는 도면이다. 그리고, 도 11은 도 8의 게이트 드라이버에서 스캔 오프 시간 동안 관련 트랜지스터의 열화가 경감되고 화면 이상이 방지되는 원리를 보여주는 도면이다.
도 8을 참조하면, 게이트 드라이버(130)의 다른 스테이지(STG)는 도 4와 비교하여, 제2 열화 경감 회로(NCP2)를 더 포함하는 점에서 차이가 있다. 도 8에서, 트랜지스터들 T1~T6, 트랜지스터 TA, 제1 열화 경감 회로(NCP1), 클럭 스위칭 회로(CSW), 커패시터들 CQ,CB,CCN는 도 4에서 설명한 것과 실질적으로 동일하다.
제2 열화 경감 회로(NCP2)는 스캔 오프 시간 동안 출력 노드(NO)의 전압(VNO)을 피드백 받아 노드 Q2의 전압을 조정한다. 제2 열화 경감 회로(NCP2)는 스캔 오프 시간 동안 트랜지스터 T1의 열화를 경감함으로써, 스캔 신호(SCAN)의 출력 왜곡을 억제한다.
제2 열화 경감 회로(NCP2)는 게이트 로우 전압(VGL)의 입력 단자와 노드 Q2 사이에 연결된 제3 보상 트랜지스터(TW)와, 제1 게이트 로우 전압(BVGL)의 입력 단자와 노드 Q2 사이에 연결된 제4 보상 트랜지스터(TZ)와, 출력 노드(NO)의 전압에 따라 제3 보상 트랜지스터(TW)와 제4 보상 트랜지스터(TZ)를 선택적으로 온 시키는 제2 피드백 회로(FB2)를 포함한다.
스캔 오프 시간 동안, 제1 게이트 로우 전압(BVGL)은 제1 트랜지스터(T1)를 온 시킬 수 있는 전압 범위 내에서 게이트 로우 전압(VGL)보다 높은 특징이 있다.
제2 피드백 회로(FB2)는 도 9와 같이 스캔 오프 시간 동안, 출력 노드(NO)를 모니터링하고, 출력 노드(NO)의 전압(VNO)을 미리 설정된 기준 전압(REF)과 비교한다. 제2 피드백 회로(FB2)는 출력 노드(NO)의 전압(VNO)이 기준 전압(REF) 미만인 경우 제3 보상 트랜지스터(TW)를 온 시키고, 출력 노드(NO)의 전압(VNO)이 기준 전압(REF) 이상인 경우 제4 보상 트랜지스터(TZ)를 온 시킨다. 제2 피드백 회로(FB2)는 제2 스위치 트랜지스터들 S21,S22과 제2 비교기(COMP2)로 구성될 수 있으나, 이에 한정되지 않고 다양한 변형이 가능하다.
스캔 오프 시간에서 제3 보상 트랜지스터(TW)가 온 되면, 노드 Q2의 전압은 게이트 로우 전압(VGL)이 된다. 스캔 오프 시간에서 제4 보상 트랜지스터(TZ)가 온 되면, 노드 Q2의 전압은 게이트 로우 전압(VGL)보다 높은 제1 게이트 로우 전압(BVGL)이 되고, 트랜지스터 T1에 가해지는 네거티브 게이트 바이어스 스트레스(Negative Gate Bias Stress)가 완화될 수 있다.
이러한 일 스테이지(STG)의 구동 시간은 도 10과 같이, 스캔 온 시간과 스캔 오프 시간으로 구분될 수 있다.
스캔 온 시간 내에서 위상이 다른 클럭 신호들 CLK1,2,3,4는 순차적으로 게이트 로우 전압(VGL)으로 입력되는데, 도 8의 스테이지(STG)에는 클럭 신호들 CLK1,3이 입력될 수 있다. 그리고, 스캔 온 시간 내에서 게이트 하이 전압(VGH)의 스타트 신호(VST)가 입력될 수 있다. 이에 따라, 스캔 온 시간 내에서 노드 Q2와 노드 Q는 게이트 하이 전압(VGH)이 되고, 노드 QB는 게이트 로우 전압(VGL)이 된다. 그리고, 노드 Q1은 클럭 신호들 CLK1,3에 따라 게이트 하이 전압(VGH)이 되기도 하고 게이트 로우 전압(VGL)이 되기도 한다.
스캔 오프 시간 내에서 클럭 신호들 CLK1,2,3,4은 게이트 하이 전압(VGH)으로 입력되고, 스타트 신호(VST)는 게이트 로우 전압(VGL)으로 입력된다.
도 11과 같이, 스캔 오프 시간 내에서 트랜지스터 T1의 열화로 인해 출력 노드(NO)의 전위가 게이트 로우 전압(VGL)과 다른 비 정상 전압(VGL')으로 변하는 경우 스캔 신호(SCAN)의 출력 왜곡이 생길 수 있다. 이러한 출력 왜곡은 트랜지스터 T1에 가해지는 게이트 바이어스 스트레스로 인해 트랜지스터 T1의 문턱전압(Vth)이 네거티브 방향으로 쉬프트되기 때문에 생기며, 화면 이상을 초래할 수 있다.
전술한 제2 피드백 회로(FB2)는 스캔 오프 시간 동안, 출력 노드(NO)를 모니터링하고, 출력 노드(NO)의 전압(VNO)이 기준 전압(REF) 이상인 경우, 즉 출력 노드(NO)의 전압(VNO)이 비 정상 전압(VGL')으로 변하면 노드 Q2의 전압(VQ2)을 게이트 로우 전압(VGL)에서 제1 게이트 로우 전압(BVGL)으로 높인다. 이러한 피드백 동작을 통해 제2 피드백 회로(FB2)는 스캔 오프 시간 동안 트랜지스터 T1의 열화를 경감시키고, 스캔 출력을 "VGL'"에서 정상 상태(즉, VGL)로 원복 시킨다.
본 명세서의 실시예에 따른 게이트 드라이버와 이를 포함한 전계 발광 표시장치는 다음과 같이 설명될 수 있다.
본 발명의 실시예에 따른 게이트 드라이버의 스테이지들 각각은, 스캔 오프 시간 동안 노드 Q에 따라 온 되어 출력 노드로 게이트 로우 전압의 스캔 신호를 출력하는 제1 트랜지스터와, 스캔 온 시간 동안 노드 QB에 따라 온 되어 출력 노드로 게이트 하이 전압의 스캔 신호를 출력하는 제2 트랜지스터와, 스캔 오프 시간 동안 노드 NC에 따라 오프 되어 제1 트랜지스터의 온 상태를 유지시키는 제3 트랜지스터와, 스캔 오프 시간 동안 노드 Q에 연결된 노드 Q2의 전압을 피드백 받아 노드 NC의 전압을 조정하는 제1 열화 경감 회로를 포함할 수 있다.
본 발명의 실시예에 따른 게이트 드라이버의 스테이지들 각각에서, 제1, 제2, 및 제3 트랜지스터들은 P MOS 타입으로 구현될 수 있다.
본 발명의 실시예에 따른 게이트 드라이버의 스테이지들 각각에서, 제1 열화 경감 회로(NCP1)는, 클럭 입력 노드(NI)와 노드 NC 사이에 연결된 제1 보상 트랜지스터(TX)와, 제1 게이트 하이 전압(BVGH)의 입력 단자와 노드 NC 사이에 연결된 제2 보상 트랜지스터(TY)와, 노드 Q2의 전압에 따라 제1 보상 트랜지스터와 제2 보상 트랜지스터를 선택적으로 온 시키는 제1 피드백 회로(FB1)를 포함할 수 있다. 여기서, 스캔 오프 시간 동안, 클럭 입력 노드에는 게이트 하이 전압(VGH)의 게이트 쉬프트 클럭(CLK1,CLK3)이 입력되고, 제1 게이트 하이 전압(BVGH)은 제3 트랜지스터(T3)를 오프 시킬 수 있는 전압 범위 내에서 게이트 하이 전압(VGH)보다 낮을 수 있다.
본 발명의 실시예에 따른 게이트 드라이버의 스테이지들 각각에서, 제1 보상 트랜지스터는 N MOS 타입으로 구현되고, 제2 보상 트랜지스터는 P MOS 타입으로 구현될 수 있다.
본 발명의 실시예에 따른 게이트 드라이버의 스테이지들 각각에서, 제1 피드백 회로(FB1)는, 노드 Q2의 전압이 미리 설정된 기준 전압(REF) 미만인 경우 제1 보상 트랜지스터를 온 시키고, 노드 Q2의 전압이 기준 전압(REF) 이상인 경우 제2 보상 트랜지스터를 온 시킬 수 있다.
본 발명의 실시예에 따른 게이트 드라이버의 스테이지들 각각은, 스캔 오프 시간 동안 출력 노드(NO)의 전압을 피드백 받아 노드 Q2의 전압을 조정하는 제2 열화 경감 회로(NCP2)를 더 포함할 수 있다.
본 발명의 실시예에 따른 게이트 드라이버의 스테이지들 각각에서, 제2 열화 경감 회로(NCP2)는, 게이트 로우 전압(VGL)의 입력 단자와 상기 노드 Q2 사이에 연결된 제3 보상 트랜지스터(TW)와, 제1 게이트 로우 전압(BVGL)의 입력 단자와 노드 Q2 사이에 연결된 제4 보상 트랜지스터(TZ)와, 출력 노드(NO)의 전압에 따라 제3 보상 트랜지스터와 제4 보상 트랜지스터를 선택적으로 온 시키는 제2 피드백 회로(FB2)를 포함할 수 있다. 여기서, 스캔 오프 시간 동안, 제1 게이트 로우 전압(BVGL)은 제1 트랜지스터(T1)를 온 시킬 수 있는 전압 범위 내에서 게이트 로우 전압(VGL)보다 높을 수 있다.
본 발명의 실시예에 따른 게이트 드라이버의 스테이지들 각각에서, 제3 보상 트랜지스터는 P MOS 타입으로 구현되고, 제4 보상 트랜지스터는 N MOS 타입으로 구현될 수 있다.
본 발명의 실시예에 따른 게이트 드라이버의 스테이지들 각각에서, 제2 피드백 회로(FB2)는, 출력 노드의 전압이 미리 설정된 기준 전압(REF) 미만인 경우 제3 보상 트랜지스터를 온 시키고, 출력 노드의 전압이 기준 전압(REF) 이상인 경우 제4 보상 트랜지스터를 온 시킬 수 있다.
본 발명의 실시예에 따른 게이트 드라이버의 스테이지들 각각은, 스캔 오프 시간 동안, 게이트 로우 전압(VGL)에 따라 노드 Q2와 노드 Q를 연결하는 제4 트랜지스터(TA)를 더 포함할 수 있다.
본 발명의 실시예에 따른 게이트 드라이버의 스테이지들 각각을 포함한 전계 발광 표시장치에서, 스캔 신호는 각 픽셀에 포함된 산화물 스위칭 소자의 게이트전극으로 공급될 수 있다.
본 발명의 실시예에 따른 게이트 드라이버의 스테이지들 각각을 포함한 전계 발광 표시장치에서, 이웃한 라이팅 프레임들(WF) 사이에 적어도 2개 이상의 홀딩 프레임들(HF)이 배치된 경우, 스캔 온 시간은 라이팅 프레임들 각각의 일부 구간에만 대응되고, 스캔 오프 시간은 상기 라이팅 프레임들 각각의 나머지 구간과 홀딩 프레임들 각각의 전체 구간에 대응될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 타이밍 콘트롤러
120 : 데이터 드라이버 130 : 게이트 드라이버

Claims (13)

  1. 다수의 스테이지들을 갖는 게이트 드라이버에 있어서,
    상기 스테이지들 각각은,
    스캔 오프 시간 동안 노드 Q에 따라 온 되어 출력 노드(NO)로 게이트 로우 전압(VGL)의 스캔 신호(SCAN)를 출력하는 제1 트랜지스터(T1);
    스캔 온 시간 동안 노드 QB에 따라 온 되어 상기 출력 노드(NO)로 게이트 하이 전압(VGH)의 스캔 신호를 출력하는 제2 트랜지스터(T2);
    상기 스캔 오프 시간 동안 노드 NC에 따라 오프 되어 상기 제1 트랜지스터의 온 상태를 유지시키는 제3 트랜지스터(T3); 및
    상기 스캔 오프 시간 동안 상기 노드 Q에 연결된 노드 Q2의 전압을 피드백 받아 상기 노드 NC의 전압을 조정하는 제1 열화 경감 회로(NCP1)를 포함한 게이트 드라이버.
  2. 제 1 항에 있어서,
    상기 제1, 제2, 및 제3 트랜지스터들은 P MOS 타입으로 구현된 게이트 드라이버.
  3. 제 1 항에 있어서,
    상기 제1 열화 경감 회로(NCP1)는,
    클럭 입력 노드(NI)와 상기 노드 NC 사이에 연결된 제1 보상 트랜지스터(TX);
    제1 게이트 하이 전압(BVGH)의 입력 단자와 상기 노드 NC 사이에 연결된 제2 보상 트랜지스터(TY); 및
    상기 노드 Q2의 전압에 따라 상기 제1 보상 트랜지스터와 상기 제2 보상 트랜지스터를 선택적으로 온 시키는 제1 피드백 회로(FB1)를 포함하고,
    상기 스캔 오프 시간 동안, 상기 클럭 입력 노드에는 상기 게이트 하이 전압(VGH)의 게이트 쉬프트 클럭(CLK1,CLK3)이 입력되고, 상기 제1 게이트 하이 전압(BVGH)은 상기 제3 트랜지스터(T3)를 오프 시킬 수 있는 전압 범위 내에서 상기 게이트 하이 전압(VGH)보다 낮은 게이트 드라이버.
  4. 제 3 항에 있어서,
    상기 제1 보상 트랜지스터는 N MOS 타입으로 구현되고, 상기 제2 보상 트랜지스터는 P MOS 타입으로 구현된 게이트 드라이버.
  5. 제 3 항에 있어서,
    상기 제1 피드백 회로(FB1)는,
    상기 노드 Q2의 전압이 미리 설정된 기준 전압(REF) 미만인 경우 상기 제1 보상 트랜지스터를 온 시키고,
    상기 노드 Q2의 전압이 상기 기준 전압(REF) 이상인 경우 상기 제2 보상 트랜지스터를 온 시키는 게이트 드라이버.
  6. 제 1 항에 있어서,
    상기 스테이지들 각각은,
    상기 스캔 오프 시간 동안 상기 출력 노드(NO)의 전압을 피드백 받아 상기 노드 Q2의 전압을 조정하는 제2 열화 경감 회로(NCP2)를 더 포함한 게이트 드라이버.
  7. 제 6 항에 있어서,
    상기 제2 열화 경감 회로(NCP2)는,
    상기 게이트 로우 전압(VGL)의 입력 단자와 상기 노드 Q2 사이에 연결된 제3 보상 트랜지스터(TW);
    제1 게이트 로우 전압(BVGL)의 입력 단자와 상기 노드 Q2 사이에 연결된 제4 보상 트랜지스터(TZ); 및
    상기 출력 노드(NO)의 전압에 따라 상기 제3 보상 트랜지스터와 상기 제4 보상 트랜지스터를 선택적으로 온 시키는 제2 피드백 회로(FB2)를 포함하고,
    상기 스캔 오프 시간 동안, 상기 제1 게이트 로우 전압(BVGL)은 상기 제1 트랜지스터(T1)를 온 시킬 수 있는 전압 범위 내에서 상기 게이트 로우 전압(VGL)보다 높은 게이트 드라이버.
  8. 제 7 항에 있어서,
    상기 제3 보상 트랜지스터는 P MOS 타입으로 구현되고, 상기 제4 보상 트랜지스터는 N MOS 타입으로 구현된 게이트 드라이버.
  9. 제 7 항에 있어서,
    상기 제2 피드백 회로(FB2)는,
    상기 출력 노드의 전압이 미리 설정된 기준 전압(REF) 미만인 경우 상기 제3 보상 트랜지스터를 온 시키고,
    상기 출력 노드의 전압이 상기 기준 전압(REF) 이상인 경우 상기 제4 보상 트랜지스터를 온 시키는 게이트 드라이버.
  10. 제 1 항에 있어서,
    상기 스테이지들 각각은,
    상기 스캔 오프 시간 동안, 상기 게이트 로우 전압(VGL)에 따라 상기 노드 Q2와 상기 노드 Q를 연결하는 제4 트랜지스터(TA)를 더 포함한 게이트 드라이버.
  11. 상기 청구항 제1항 내지 제10항 중 어느 한 항의 게이트 드라이버를 포함하는 전계 발광 표시장치.
  12. 제 11 항에 있어서,
    상기 스캔 신호는 각 픽셀에 포함된 산화물 스위칭 소자의 게이트전극으로 공급되는 전계 발광 표시장치.
  13. 제 11 항에 있어서,
    이웃한 라이팅 프레임들 사이에 적어도 2개 이상의 홀딩 프레임들이 배치되고,
    상기 스캔 온 시간은 상기 라이팅 프레임들 각각의 일부 구간에만 대응되고,
    상기 스캔 오프 시간은 상기 라이팅 프레임들 각각의 나머지 구간과 상기 홀딩 프레임들 각각의 전체 구간에 대응되는 전계 발광 표시장치.
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* Cited by examiner, † Cited by third party
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CN115578965A (zh) * 2022-07-29 2023-01-06 武汉天马微电子有限公司 一种移位寄存电路、显示面板及显示装置

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