CN108898992B - 移位寄存器以及栅极驱动装置 - Google Patents

Abstract

本申请公开了一种移位寄存器单元包括输入模块，配置为接收输入信号；输出和低电平维持模块，耦合到所述输入模块的输出端，并在第一时钟信号的影响下，将所述输入信号传输到所述移位寄存器单元的输出端；反相模块，耦合在所述输入模块和所述输出和低电平维持模块之间，其配置为基于所述输入信号向所述输出和低电平维持模块提供放电和/或低电平维持控制信号；以及抑制模块，耦合在所述输入模块的输出端以及所述反相模块的输出端之间，配置为在所述存储器单元输出端不输出有效电平的时候部分或者全部的抑制所述第一时钟信号跳变对所述移位寄存器单元输出的影响。

Description

移位寄存器以及栅极驱动装置

技术领域

本申请属于信息显示领域，尤其涉及一种用于像素电路的移位寄存器、栅极驱动装置以及相应的方法。

背景技术

随着显示技术的发展，目前对TFT显示器性能的要求越来越高。为了精确控制TFT显示器的像素电路，往往需要与之相匹配的驱动电路，并且为了实现窄边框的显示器设计，栅极驱动电路与像素电路都是通过TFT晶体管实现的。

在传统的栅极驱动电路中，用于输出的驱动晶体管的栅极会先后经历“预充电”和“自举”阶段，从而确保电路的输出相应速度较快。在这种栅极驱动电路中，驱动晶体管会耦接到一个相对高频的时钟来实现电路的功能。但是，该时钟信号的跳变会通过驱动晶体管的寄生电容对驱动晶体管栅极的电压产生不希望的耦合作用，从而引起驱动晶体管栅极电压的波动。这种效应叫做时钟馈通效应。如果不能及时对驱动晶体管的栅极进行放电，可能会导致驱动晶体管的误导通，导致输出信号出现纹波或者错误的脉冲信号。

现有的缓解时钟馈通效应的做法包括采用下拉晶体管来对驱动晶体管的栅极进行放电。但是，下拉晶体管在电压应力下长时间工作后，会发生阈值电压漂移现象，从而影响下拉晶体管的放电速度。

因此，亟需一种能够既能对驱动晶体管栅极起到放电作用又不影响电路速度的驱动装置。

发明内容

本申请针对上述问题，本申请提供了一种移位寄存器单元，包括输入模块，配置为接收输入信号；输出和低电平维持模块，耦合到所述输入模块的输出端，并在第一时钟信号的影响下，将所述输入信号传输到所述移位寄存器单元的输出端；反相模块，耦合在所述输入模块和所述输出和低电平维持模块之间，其配置为基于所述输入信号向所述输出和低电平维持模块提供放电和/或低电平维持信号；以及抑制模块，耦合在所述输入模块的输出端以及所述反相模块的输出端之间，配置为在所述移位寄存器单元输出端不输出有效电平时，部分或者全部的抑制所述第一时钟信号跳变对所述移位寄存器输出的影响。

特别的，所述抑制模块包括一电容，其第一端耦合到所述输入模块的输出端，其第二端耦合到所述反相模块的输出端。

特别的，所述反相模块包括一反相器，所述反相器的输入端耦合到所述输入模块的输出端、所述电容的第一端、以及所述输出和低电平维持模块的充电控制信号输入端，所述反相器的输出端耦合到所述电容的第二端、以及所述输出和低电平维持模块的放电和低电平维持信号输入端；所述反相器的控制端配置为接收第二时钟信号；其中所述第二时钟信号是与所述第一时钟信号相反的信号。

特别的，当所述输入模块的输出信号为高电平时，所述反相模块的输出信号为低电平；当所述输入模块的输出信号为低电平时，所述反相模块的输出信号为所述第二时钟信号。

特别的，所述移位寄存器单元还包括辅助放电模块，耦合在所述输入模块输出端和所述反相模块输出端之间,，配置为在所述输入信号的影响下对所述反相模块的输出端进行放电。

特别的，所述反相模块包括第一晶体管，其第一极和控制极彼此耦合配置为接收所述第二时钟信号；第二晶体管，其第一极配置为接收所述第二时钟信号，其控制极耦合到所述第一晶体管的第二极；以及第三晶体管以及第四晶体管，二者的控制极都耦合到所述输入模块的输出端，二者的第二极都耦合到第一低电平，所述第三晶体管的第一极耦合到所述第一晶体管的第二极，所述第四晶体管的第一极耦合到所述第二晶体管的第二极以及所述反相模块的输出端。

特别的，所述反相模块还包括第五晶体管，其第一极配置为接收所述第二时钟信号，其控制极和第二极耦合到所述第一晶体管的第二极。

特别的，所述输出和低电平维持模块包括第六晶体管，其第一极耦合到所述输入模块的输出端和所述电容的第一端，其控制极耦合到所述反相模块的输出端以及所述电容的第二端，其第二极耦合到所述第一低电平；第七晶体管和第八晶体管，二者的第一极都配置为接收所述第一时钟信号，二者的控制极都所述输入模块的输出端和所述电容的第一端，所述第七晶体管的第二极耦合到所述移位寄存器单元的级联输出端，所述第八晶体管的第二极耦合到所述移位寄存器单元的输出端；以及第九和第十晶体管，二者的控制极都耦合到所述反相模块的输出端和所述电容的第二端，所述第九晶体管的第一极耦合到所述第七晶体管的第二极，所述第九晶体管的第二极耦合到所述第一低电平，所述第十晶体管的第一极耦合到所述第八晶体管的第二极，所述第十晶体管的第二极耦合到所述第二低电平。

特别的，所述辅助放电模块包括第十一晶体管，其第一极耦合到所述反相模块的输出端，其控制极配置为接收所述输入信号，其第二极耦合到所述第一低电平。

特别的，所述输入模块包括第十二晶体管，其第一极耦合到高电平，控制极配置为接收所述输入信号；以及第十三晶体管，其第一极耦合到所述第十二晶体管的第二极，其控制极配置为接收重置信号，其第三极耦合到所述第一低电平。

本申请还提供了一种栅极驱动装置，包括M个级联的如前所述的移位寄存器单元，其中，第1级移位寄存器单元至第i级移位寄存器单元的输入端用于接收初始脉冲信号，第j级移位寄存器单元的输入端耦合到第j-i级移位寄存器单元的级联输出端，所述第1级移位寄存器单元至第M-k级移位寄存器单元中的每一个移位寄存器单元的复位端耦合到与其相隔k级的移位寄存器单元的级联输出端，其中，i、j、M均为大于1的整数，k为大于等于1的整数，i、j、k均与相邻级所述移位寄存器单元所接收的时钟信号的交叠比例相关联，并且i<j<M，k<M；以及所述M个级联的移位寄存器单元中，第M-k+1级至第M级作为所述驱动装置的虚设移位寄存器用于向相应的在先移位寄存器单元提供重置信号。

本申请还提供了一种显示设备，其包括像素阵列，其包括排列成行和/或列的像素装置；数据驱动装置，其包括多条数据线，并配置为通过所述多条数据线来向所述像素阵列提供数据电压信息；以及如前所述的栅极驱动装置，其配置为通过多条扫描线向所述像素阵列提供开关信号。

本申请所提供的栅极驱动电路，不仅能够避免时钟馈通现象对于输出信号的不良影响，同时并没有影响该栅极驱动电路的速度，一举两得。

附图说明

参考附图示出并阐明实施例。这些附图用于阐明基本原理，从而仅仅示出了对于理解基本原理必要的方面。这些附图不是按比例的。在附图中，相同的附图标记表示相似的特征。

图1所示为传统的TFT反相器电路图；

图2a所示为根据本申请一个实施例的移位寄存器单元模块结构示意图；

图2b所示为根据本申请一个实施例的移位寄存器单元电路示意图；

图3所示为用于本申请一个实施例的移位寄存器单元工作时序图；

图4所示为根据本申请一个实施例的移位寄存器单元电路示意图；

图5a所示为根据本申请一个实施例的移位寄存器模块示意图；

图5b所示为图5b所示的移位寄存器工作时序图；

图6所示为根据本申请一个实施例的显示装置模块示意图。

具体实施方式

在以下优选的实施例的具体描述中，将参考构成本申请一部分的所附的附图。所附的附图通过示例的方式示出了能够实现本申请的特定的实施例。示例的实施例并不旨在穷尽根据本申请的所有实施例。可以理解，在不偏离本申请的范围的前提下，可以利用其他实施例，也可以进行结构性或者逻辑性的修改。因此，以下的具体描述并非限制性的，且本申请的范围由所附的权利要求所限定。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。对于附图中的各单元之间的连线，仅仅是为了便于说明，其表示至少连线两端的单元是相互通信的，并非旨在限制未连线的单元之间无法通信。

在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。

晶体管可指任何结构的晶体管，例如场效应晶体管(FET)或者双极型晶体管(BJT)。当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极；当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极。本申请中的发光器件可以是有机发光二极管(OLED)、量子点发光二极管(QLED)、无机发光二极管(LED)等等。

图1所示为一种传统的栅极驱动电路的移位寄存器单元电路结构示意图。该电路包括输入模块101，反相模块102，输出驱动和下拉模块103。其中反相模块中包括反相器I11和电容C11，其中电容C11耦合在驱动晶体管T13的栅极和时钟信号CKB的接收端之间。时钟信号CKA和CKB可以是完全相反的两个时钟信号。这样的结构在下拉和低电平维持阶段，即便时钟信号CKA跳变到高电平并且通过驱动晶体管T13的寄生电容对节点Q产生影响，都可以通过C11的耦合作用对节点Q进行放电(因为CKB是与CKA相反的时钟信号)。但是，在电路处在输出状态下当CKA跳变到高电平时，CKB跳变到低电平，因为C11的耦合效应，会对节点Q的电位建立产生负面影响，从而影响电路的输出速度。另外，当时钟信号CKB跳变的时候，电容C11的存在形成很大电容负载。

图2a为依据本申请一个实施例的移位寄存器单元的架构图，图2b为根据该实施例的移位寄存器单元电路示意图。如图2a所示，移位寄存器单元200可以包括输入模块201、反相模块202、输出和低电平维持模块203。节点Q，也就是输入模块201的输出端，与反相模块202的输出端节点P之间耦合有抑制模块204。根据一个实施例，抑制模块204可以包括电容C21。当然也可以包括其他可以实现以下所描述的对时钟馈通效应起抑制作用的其他结构。

如图2b所示，输入模块201可以用于对节点Q进行预充电以及在电路不处于输出状态时候对节点Q进行放电。根据一个实施例，输入模块201可以包括晶体管T21和T22，晶体管T21的栅极和漏极可以耦合在一起用于接收输入信号VIN。晶体管T21的源极与晶体管T22的漏极耦合在一起用于提供输入模块201的输出。晶体管T21的栅极用于接收重置信号RST，晶体管T22的源极耦合到低电平VSS。

根据一个实施例，反相模块202可以包括反相器I21。输入模块201的输出端耦合到反相模块202的输入端，例如反相器I21的输入端。反相器I21的控制端分别耦合到时钟信号CKB的输入端和低电平VSS。

根据一个实施例，输出和低电平维持模块203可以包括晶体管T23和晶体管T24，晶体管T23的栅极耦合到节点Q也就是输入模块201的输出端和反相模块202的输入端，其漏极耦合到时钟信号CKA的输入端，其源极耦合到晶体管T24的漏极以及电路的输出端OUT。晶体管T24的栅极耦合到反相模块202的输出端例如反相器I21的输出端节点P，其源极耦合到低电平VSS。

图3所示为根据本申请一个的实施例的移位寄存器单元工作的时序图。首先，在T1～T2时刻，即预充电阶段，VIN信号变为高电平，对Q节点充电，对反相器I21的输出端进行放电，等Q节点电位达到高电平之后，反相器输出为低电平，因此晶体管T24的栅极电位为低电平，不再进行低电平维持。

在T2～T3时刻，即自举阶段，CKA信号为高电平，CKB为低电平，此时Q节点电位也为高电平，CKA信号通过晶体管T23对OUT端充电，随着OUT端电平的上升，Q节点的电位会受到电容耦合效应的影响，从而被自举到高于VDD电平的电位。这样，通过Q节点的自举效应，就能保证OUT端的充电速度。

在T3～T4时刻，即放电阶段，CKA信号由高变低，CKB由低变高，Q节点电位继续保持高电平，输出端OUT通过晶体管T23放电到低电平。

在T4时刻之后，即低电平维持阶段，重置信号RST由低电平变为高电平，Q节点被放电，Q节点被放电到低电平之后，反相器I21开始输出CKB，由于CKB是与CKA反相的周期脉冲，节点P通过C21电容的耦合到节点Q，以抵消CKA对Q节点可能的时钟馈通影响。在Q节点电位再次上升到高电平之前，当反相器I21输出为高电平时，下拉晶体管T24导通，Q节点和OUT端都被维持在低电平。这些就是前面所述的抑制模块204的抑制作用。

这样做将提高Q节点的放电速度，从而使移位寄存器单元输出信号的纹波更小，且Q节点的放电速度不再受下拉管阈值电压漂移的影响。

下面结合具体的电路图进行阐述。图4为依据本申请一个实施例的移位寄存器单元400的电路示意图，其中单元400可以包括输入模块401，反相模块403，输出和低电平维持模块404，可选择的，在输入模块401和反相模块403之间还可以设有辅助放电模块402。

如图4所示，输入模块401包括晶体管T411其漏极耦合到高电平VDD，栅极配置为接收输入信号VIN，还包括晶体管T412，其漏极耦合到晶体管T411的源极，其栅极配置为接收重置信号RST，其源极耦合到第一低电平VL1，并且输入模块401的输出端(也就是晶体管T411的源极和晶体管T412的漏极)被定义为节点Q。

根据一个实施例，反相模块403包括晶体管T413至T416，其中晶体管T413和晶体管T414的漏极都配置为接收时钟信号CKB，晶体管T413的栅极耦合到其自身的漏极，晶体管T414的栅极耦合到晶体管T413的源极形成节点M，晶体管T415的漏极耦合到晶体管T413的源极，晶体管T416的漏极耦合到晶体管T414的源极形成反相模块403的输出端节点P，晶体管T415和晶体管T416的栅极都耦合到节点Q，晶体管T415和晶体管T416的源极都耦合到第一低电平VL1。

可选择的，反相模块403还可以包括晶体管T423，其漏极配置为接收时钟信号CKB，其栅极和源极都耦合到节点M。该晶体管的作用是防止节点M产生自举效应。尽管M点电平的自举会有利于反相模块403的输出充电速度，但是也会在晶体管T414产生电压偏置，在长时间工作下，会影响反相模块403的输出幅值。

在这个实施例中虽然仅包括一个反相器，但是本领域技术人员知晓的是，反相模块也可以包括多个反相器，且反相器的构成也可以采用其他的结构，只要能够实现反相功能即可。

根据一个实施例，输出和低电平维持模块404可以包括晶体管T417至T421，其中晶体管T417的漏极耦合到节点Q，其源极耦合到第一低电平VL1。晶体管T418和晶体管T419的漏极都配置为接收时钟信号CKA，二者的栅极都耦合到节点Q，晶体管T418的源极作为移位寄存器单元的级联输出端COUT，晶体管T419的源极作为移位寄存器单元的输出端OUT。晶体管T420的漏极耦合到晶体管T418的源极，其源极耦合到第一低电平VL1，晶体管T421的漏极耦合到晶体管T419的源极，其源极耦合到第二低电平VL2，晶体管T418和晶体管T419的栅极都耦合到节点P。

在这个实施例中虽然采用了两路输出，也可以采用一路输出，并且两路输出也可以分别由反相模块和时钟信号来控制。这些变化都是本领域技术人员知晓的。

可选择的，移位寄存器单元还可以包括为了提升节点Q的电平建立速度，可以设置辅助放电模块402，其可以包括晶体管T422，并且该晶体管的栅极用于接收输入信号VIN，其漏极耦合到节点P，其源极耦合到第一低电平VL1。如此，当输入信号VIN由低电平转换为高电平时，晶体管T422也随之导通，从而加快反相模块403的输出电平由高变低的速度，进而更快地关闭输出和低电平维持模块404中的晶体管T417，T420和T421。

下面结合图3中的工作时序以VDD为高电平、VL1、VL2为低电平为例，结合图4中的电路工作各个阶段进行阐述，其中VL1和VL2是两个固定的电平因此未示出，VL1<VL2。

1)预充电阶段：时刻T1-T2

在此阶段，输入信号VIN由低电平变为高电平，晶体管T411、T422、导通，而晶体管T412截止，因此，节点Q将由信号VIN进行充电，使之上升为高电平。可选的，辅助放电模块402中的晶体管T422对反相模块403的输出端P进行放电。节点Q电平建立之后，反相器模块403输出低电平，进而关断低电平维持模块404中的晶体管T417、T420、和T421，避免输出和低电平维持模块404对节点Q进行放电。通过预充电阶段，节点Q处于高电平。在这个阶段时钟信号CKA为低电平，晶体管T418、T419导通并在单元输出端OUT和COUT输出低电平。

2)自举阶段：时刻T2-T3

在此阶段，时钟信号CKA由低电平变为高电平，节点Q在前一阶段被充电至高电平。由于此时信号VIN和RST均为低电平并且低电平维持功能也被关闭，因此，节点Q无法通过晶体管T412、T417来放电。当时钟信号CKA通过晶体管T418和T419对输出端COUT和OUT充电时，随着输出端COUT和OUT处的电平上升，节点Q的电位会因为寄生的耦合作用而抬升，以致超过VDD电平，形成自举效应。通过节点Q的自举效应，能够保证输出端COUT和OUT的充电速度。

3)放电阶段：时刻T3～T4

在此阶段，时钟信号CKA由高变低，CKB由低变高，输出端COUT和OUT通过驱动管T418和T419放电到低电平，而节点Q则继续保持高电平。

4)低电平维持阶段：时刻T4之后

在此阶段，重置信号RST由低变高，使得晶体管T412导通，进而对节点Q进行放电。节点Q放电为低电平之后，晶体管T415、T416断开，反相模块403开始输出高电平，从而晶体管T417、T420、T421导通，将节点Q、COUT和OUT处的电位维持在低电平。由图3可见，在T4时刻以后直到下一次输入信号到来之前，P点的电位与时钟信号CKB保持一致。而Q点与P点之间通过抑制模块例如电容C41耦合，因此，如果在下一次输入信号到来之前，时钟信号CKA通过寄生电容对Q点电位产生影响，而与此同时P点电位会受到与CKA相反的时钟信号CKB的影响，从而抵消CKA的跳变对Q点的影响，进而抑制对移位寄存器单元输出端OUT和COUT的影响。

基于上述移位寄存器单元的结构，本申请还提出了一种栅极驱动装置，该装置包括M个级联的移位寄存器单元。每个所述移位寄存器单元均包括用于接收相应的时钟信号的时钟输入端。

具体而言，M个级联的移位寄存器单元中，第M-k级至第M级作为栅极驱动装置的虚设移位寄存器单元(即，为dummy级)，dummy级的移位寄存器单元的重置端接收重置信号(RST)。

在本实施例中，相邻级的移位寄存器单元所接收到的时钟信号是具有1/i的交叠(譬如，1/4)，相应地，相邻的移位寄存器单元所产生的输出信号也是具有1/i的交叠。另外，dummy级的移位寄存器单元的数目范围可以是i至2i。

在具体应用时，第1级至第i级的移位寄存器单元的所能利用的预充电的周期最短，因此，通过外部信号(即，初始脉冲信号STV)可以弥补预充电周期较短的缺陷，因为初始脉冲信号STV的驱动能力足够强。

对于其他级的移位寄存器单元，第j级移位寄存器单元的VIN输入端耦合到第j-i级移位寄存器单元的级联输出端COUT。第1级移位寄存器单元至第M-k-1级移位寄存器单元中的每一个的重置信号输入端耦合到与其前相隔k+1级的移位寄存器单元的级联输出端。这里的“前相隔”是指前向相隔，譬如，第1级移位寄存器单元的重置信号输入端耦合到第k+2级的移位寄存器单元的级联输出端。这里，i、k均与相邻级移位寄存器所接收的时钟信号的交叠区域相关联。可以理解的，i、j、k均是用来表示不同级移位寄存器单元之间的关系，j用来指示第i+1至第M级之间的任一级。譬如，第1级移位寄存器至第M-k-1级移位寄存器单元同样包括第j级移位寄存器单元。其中，i、j、M均为大于1的整数，k为大于等于1的整数，i<j<M，k<M。

下面以i＝4、k＝5为例进行阐述。

图5a为依据本申请实施例的栅极驱动电路框图，图5b为图5a中电路的时序图。由于信号VDD、VL1和VL2为全局连线，因此未在级联框图中画出。这里，k＝5说明有6个dummy级移位寄存器单元。

栅极驱动电路400包括N+6个寄存器，其中，最后6级为dummy级，前N级电路正常工作，用来产生输出脉冲(即开关信号)，dummy级则是用来产生前级所需的脉冲信号。如此，可以按顺序将脉冲移位，依次打开像素阵列的一行，进而可以确定是否对像素电路写入数据。

由图5a可知，每个移位寄存器均包括时钟输入端CKA、CKB、输入端VIN、输入端RST、输出端OUT以及级联输出端COUT，其中，输出端OUT用于提供栅极驱动电路的输出信号O<n>，级联输出端COUT则用于提供移位寄存器之间的级联信号C<n>。

第1-4级移位寄存器单元的VIN输入端用来接收初始脉冲信号STV，RST输入端分别用来接收第7-10级移位寄存器单元的级联输出端COUT所输出的信号C<7>至C<10>。

图5b示出了以下信号：移位寄存器时钟信号CK1～CK8、初始脉冲信号STV、重置信号RST、低电平信号VL1和VL2、前四级的输出O<1>～O<4>(由于C<n>与O<n>波形相同，这里以O<n>作为示例)，第N级移位寄存器的输出信号O<N>和最后一个dummy级的移位寄存器的输出信号O<N+6>。

当初始脉冲信号STV作为第一级移位寄存器的输入信号时，其预充电的周期最短，但是由于初始脉冲信号STV是由外部产生(即，非移位寄存器内部所产生)，其驱动能力足够强，能够在预充电周期较短的情况下完成充电。重置信号RST作为dummy级移位寄存器的重置信号，当第1至N级寄存器均输出信号O<n>后，重置信号RST由低电平转为高电平，进而将dummy级移位寄存器全部重置。时钟信号CK1～CK8是两两25％交叠，因此移位寄存器产生的输出信号O<n>也是两两25％交叠，如此可以降低时钟的频率，也可以延长充电的时间。在本实施方式中，dummy级移位寄存器的数目范围是4至8。

本申请还提出了一种显示设备，图6为依据本申请实施例的显示设备的架构示意图。

显示设备600包括像素阵列610、数据驱动电路620以及栅极驱动电路630。具体而言，像素阵列610包括排列成行和/或列的像素装置；数据驱动电路620包括多条数据线，并通过该多条数据线来向像素阵列610提供数据电压信息D；栅极驱动电路630用于经由多条扫描线向像素阵列610提供开关信号O<n>。基于上述配置，栅极驱动电路630可以依次打开像素阵列610的至少一行/列，以使得像素阵列610能够读取数据驱动电路620所输出的数据信号。

本发明的技术方案是针对增强型TFT晶体管来设计的，也可以在增加一些漏电抑制的方法之后应用于耗尽型TFT晶体管的设计。

本申请中的移位寄存器单元电路通过反相器产生和驱动时钟相反的信号，通过电容耦合来对Q节点放电。与图1中直接通过反相时钟电容耦合放电机制相比，这样做可以一定程度上减轻时钟上的负载，而且不会影响电路预充电和输出脉冲的速度。

因此，虽然参照特定的示例来描述了本申请，其中这些特定的示例仅仅旨在是示例性的，而不是对本申请进行限制，但对于本领域普通技术人员来说显而易见的是，在不脱离本申请的精神和保护范围的基础上，可以对所公开的实施例进行改变、增加或者删除。

Claims (10)

1.一种移位寄存器单元，包括：

输入模块，配置为接收输入信号；

输出和低电平维持模块，其第一输入端耦合到所述输入模块的输出端，并在第一时钟信号的影响下，将所述输入信号传输到所述移位寄存器单元的输出端；

反相模块，其输入端耦合到所述输入模块的输出端，其输出端耦合到所述输出和低电平维持模块的第二输入端，所述反相模块的第一控制端配置为接收第二时钟信号，所述反相模块的第二控制端耦合到第一低电平；

其中当所述输入模块的输出信号为高电平时，所述反相模块的输出信号为低电平；当所述输入模块的输出信号为低电平时，所述反相模块的输出信号为所述第二时钟信号，所述第二时钟信号是与所述第一时钟信号相反的信号；以及

抑制模块，耦合在所述输入模块的输出端以及所述反相模块的输出端之间，配置为在所述移位寄存器单元输出端不输出有效电平时，部分或者全部的抑制所述第一时钟信号跳变对所述移位寄存器输出的影响；

其中所述抑制模块包括一电容，其第一端耦合到所述输入模块的输出端，其第二端耦合到所述反相模块的输出端。

2.如权利要求1所述的移位寄存器单元，其中所述反相模块包括一反相器，所述反相器的输入端耦合到所述输入模块的输出端、所述电容的第一端、以及所述输出和低电平维持模块的第一输入端，所述反相器的输出端耦合到所述电容的第二端、以及所述输出和低电平维持模块的第二输入端；所述反相器的第一控制端配置为接收第二时钟信号。

3.如权利要求1所述的移位寄存器单元，还包括辅助放电模块，耦合在所述输入模块输出端和所述反相模块输出端之间,配置为在所述输入信号的影响下对所述反相模块的输出端进行放电。

4.如权利要求1-3中任一所述的移位寄存器单元，其中所述反相模块包括

第一晶体管，其第一极和控制极彼此耦合配置为接收所述第二时钟信号；

第二晶体管，其第一极配置为接收所述第二时钟信号，其控制极耦合到所述第一晶体管的第二极；以及

第三晶体管以及第四晶体管，二者的控制极都耦合到所述输入模块的输出端，二者的第二极都耦合到第一低电平，所述第三晶体管的第一极耦合到所述第一晶体管的第二极，所述第四晶体管的第一极耦合到所述第二晶体管的第二极以及所述反相模块的输出端。

5.如权利要求4所述的移位寄存器单元，其中所述反相模块还包括第五晶体管，其第一极配置为接收所述第二时钟信号，其控制极和第二极耦合到所述第一晶体管的第二极。

6.如权利要求1-3中任一所述的移位寄存器单元，其中所述输出和低电平维持模块包括

第六晶体管，其第一极耦合到所述输入模块的输出端和所述电容的第一端，其控制极耦合到所述反相模块的输出端以及所述电容的第二端，其第二极耦合到所述第一低电平；

第七晶体管和第八晶体管，二者的第一极都配置为接收所述第一时钟信号，二者的控制极都所述输入模块的输出端和所述电容的第一端，所述第七晶体管的第二极耦合到所述移位寄存器单元的级联输出端，所述第八晶体管的第二极耦合到所述移位寄存器单元的输出端；以及

第九和第十晶体管，二者的控制极都耦合到所述反相模块的输出端和所述电容的第二端，所述第九晶体管的第一极耦合到所述第七晶体管的第二极，所述第九晶体管的第二极耦合到所述第一低电平，所述第十晶体管的第一极耦合到所述第八晶体管的第二极，所述第十晶体管的第二极耦合到第二低电平。

7.如权利要求3所述的移位寄存器单元，其中，所述辅助放电模块包括第十一晶体管，其第一极耦合到所述反相模块的输出端，其控制极配置为接收所述输入信号，其第二极耦合到所述第一低电平。

8.如权利要求1-3中任一的移位寄存器单元，其中所述输入模块包括

第十二晶体管，其第一极耦合到高电平，控制极配置为接收所述输入信号；以及

第十三晶体管，其第一极耦合到所述第十二晶体管的第二极，其控制极配置为接收重置信号，其第三极耦合到所述第一低电平。

9.一种栅极驱动装置，包括M个级联的如权利要求1至8中任一项所述的移位寄存器单元，其中，

第1级移位寄存器单元至第i级移位寄存器单元的输入端用于接收初始脉冲信号，第j级移位寄存器单元的输入端耦合到第j-i级移位寄存器单元的级联输出端，所述第1级移位寄存器单元至第M-k级移位寄存器单元中的每一个移位寄存器单元的复位端耦合到与其相隔k级的移位寄存器单元的级联输出端，其中，i、j、M均为大于1的整数，k为大于等于1的整数，i、j、k均与相邻级所述移位寄存器单元所接收的时钟信号的交叠比例相关联，并且i<j<M，k<M；以及

所述M个级联的移位寄存器单元中，第M-k+1级至第M级作为所述驱动装置的虚设移位寄存器用于向相应的在先移位寄存器单元提供重置信号。

10.一种显示设备，其包括：

像素阵列，其包括排列成行和/或列的像素装置；

数据驱动装置，其包括多条数据线，并配置为通过所述多条数据线来向所述像素阵列提供数据电压信息；以及

如权利要求9所述的栅极驱动装置，其配置为通过多条扫描线向所述像素阵列提供开关信号。

Images