JP5349693B2 - 走査信号線駆動回路および走査信号線の駆動方法 - Google Patents
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Description
外部から入力される複数のクロック信号に基づいて、前記複数の走査信号線を順次に駆動するためにオンレベルの走査信号を順次に出力する、複数の段からなるシフトレジスタを備え、
前記シフトレジスタの各段を構成する段構成回路は、
前記走査信号線を駆動する走査信号を出力するための、前記走査信号線に接続された第1出力ノードと、
異なる段の段構成回路の動作を制御する他段制御信号を出力するための第2出力ノードと、
第1電極,第2電極,および第3電極を有し第1電極に印加される信号によって第2電極−第3電極間の導通/非導通が制御されるスイッチング素子であって、オンレベルの直流電源電位が第2電極に与えられ、前記第1出力ノードに第3電極が接続された第1の出力制御用スイッチング素子と、
第1電極,第2電極,および第3電極を有し第1電極に印加される信号によって第2電極−第3電極間の導通/非導通が制御されるスイッチング素子であって、前記複数のクロック信号の1つが第2電極に与えられ、前記第2出力ノードに第3電極が接続された第2の出力制御用スイッチング素子と、
前記第1の出力制御用スイッチング素子の第1電極に接続された第1ノードと、
前記第2の出力制御用スイッチング素子の第1電極に接続された第2ノードと、
前記第1出力ノードから出力される走査信号がオンレベルとされるべき期間である本充電期間が終了する時点までの期間にオフレベルからオンレベルに変化するように構成された第3ノードと、
前記第1ノードと前記第2ノードとの間の電位差を保持するための第1の電位差保持部と、
前記第2ノードと前記第3ノードとの間の電位差を保持するための第2の電位差保持部と、
を有し、
前記第1の電位差保持部は、前記第1ノードに一端が接続され、前記第2ノードに他端が接続されたキャパシタからなり、
隣接する2つの段の段構成回路に含まれる2つの第2の出力制御用スイッチング素子の第2電極には、オンデューティが2分の1とされ互いに位相が180度ずらされたクロック信号が与えられ、
各段構成回路は、
当該各段構成回路から出力される他段制御信号または当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいて前記本充電期間の開始時点に前記第3ノードをオフレベルからオンレベルに変化させるための第1の第3ノードターンオン用スイッチング素子と、
当該各段構成回路の前の段の段構成回路から出力される他段制御信号または当該各段構成回路の前の段の段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいて前記本充電期間の開始前には前記第3ノードをオフレベルで維持するための第3ノードターンオフ用スイッチング素子と
を有し、
各段構成回路には、
当該各段構成回路よりも2段以上前の段構成回路から出力される他段制御信号が第1ノードセット信号として与えられ、
当該各段構成回路よりも前の段の段構成回路から出力される他段制御信号であって、かつ、前記第1ノードセット信号としての他段制御信号を出力する段構成回路よりも後の段の段構成回路から出力される他段制御信号が、第2ノードセット信号として与えられ、
各段構成回路において、
前記第1ノードは、前記第1ノードセット信号に基づいてオフレベルからオンレベルに変化し、
前記第2ノードは、前記第2ノードセット信号に基づいてオフレベルからオンレベルに変化し、
前記第3ノードは、前記第2ノードがオフレベルからオンレベルに変化した後にオフレベルからオンレベルに変化し、
前記第1ノードは、前記第2ノードがオフレベルからオンレベルに変化する期間および前記第3ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、
前記第2ノードは、前記第3ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、
前記複数のクロック信号の振幅は前記走査信号の振幅よりも小さくされていることを特徴とする。
各段構成回路において、前記第3ノードは、当該各段構成回路から出力される他段制御信号に基づいてオフレベルからオンレベルに変化することを特徴とする。
各段構成回路において、前記第3ノードは、当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいてオフレベルからオンレベルに変化することを特徴とする。
各段構成回路は、前記第1の第3ノードターンオン用スイッチング素子として、
当該各段構成回路から出力される他段制御信号に基づいて前記第3ノードをオフレベルからオンレベルに変化させるスイッチング素子と、
当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいて前記第3ノードをオフレベルからオンレベルに変化させるスイッチング素子と
を有することを特徴とする。
各段構成回路は、
第1電極,第2電極,および第3電極を有し第1電極に印加される信号によって第2電極−第3電極間の導通/非導通が制御されるスイッチング素子であって、前記第1出力ノードに第2電極が接続され、オフレベルの直流電源電位が第3電極に与えられる、前記第1出力ノードのレベルをオフレベルに向けて変化させるための第2の第1出力ノードターンオフ用スイッチング素子と、
前記第2の第1出力ノードターンオフ用スイッチング素子の第1電極に接続された第4ノードと、
第1電極,第2電極,および第3電極を有し第1電極に印加される信号によって第2電極−第3電極間の導通/非導通が制御されるスイッチング素子であって、当該各段構成回路の前の段の段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号が第1電極に与えられ、第2電極が前記第3ノードに接続され、第3電極が前記第4ノードに接続された第4ノード制御用スイッチング素子と、
前記第1ノードセット信号または前記第1ノードの電位に基づいて前記第4ノードのレベルをオフレベルに向けて変化させるための第4ノードターンオフ用スイッチング素子と
を更に有することを特徴とする。
前記第1の第3ノードターンオン用スイッチング素子は、第1電極,第2電極,および第3電極を有し第1電極に印加される信号によって第2電極−第3電極間の導通/非導通が制御されるスイッチング素子であって、
各段構成回路において、
前記第1の第3ノードターンオン用スイッチング素子の第1電極および第2電極には、当該各段構成回路から出力される他段制御信号または当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号が与えられ、
前記第1の第3ノードターンオン用スイッチング素子の第3電極は、前記第3ノードに接続されていることを特徴とする。
前記シフトレジスタの各段を構成する段構成回路について、
前記段構成回路に含まれる第1ノードをオフレベルからオンレベルに変化させるための第1ノードターンオンステップと、
前記段構成回路に含まれる第2ノードをオフレベルからオンレベルに変化させるための第2ノードターンオンステップと、
前記段構成回路に含まれる第3ノードをオフレベルからオンレベルに変化させるための第3ノードターンオンステップと
を含み、
前記段構成回路は、
前記走査信号線を駆動する走査信号を出力するための、前記走査信号線に接続された第1出力ノードと、
異なる段の段構成回路の動作を制御する他段制御信号を出力するための第2出力ノードと、
第1電極,第2電極,および第3電極を有し第1電極に印加される信号によって第2電極−第3電極間の導通/非導通が制御されるスイッチング素子であって、オンレベルの直流電源電位が第2電極に与えられ、前記第1出力ノードに第3電極が接続された第1の出力制御用スイッチング素子と、
第1電極,第2電極,および第3電極を有し第1電極に印加される信号によって第2電極−第3電極間の導通/非導通が制御されるスイッチング素子であって、前記複数のクロック信号の1つが第2電極に与えられ、前記第2出力ノードに第3電極が接続された第2の出力制御用スイッチング素子と、
前記第1の出力制御用スイッチング素子の第1電極に接続された前記第1ノードと、
前記第2の出力制御用スイッチング素子の第1電極に接続された前記第2ノードと、
前記第3ノードと、
前記第1ノードと前記第2ノードとの間の電位差を保持するための第1の電位差保持部と、
前記第2ノードと前記第3ノードとの間の電位差を保持するための第2の電位差保持部と
を有し、
各段構成回路において、
前記第1ノードターンオンステップ、前記第2ノードターンオンステップ、前記第3ノードターンオンステップの順序で各ステップが実行され、
前記第1ノードターンオンステップでは、当該各段構成回路よりも2段以上前の段構成回路から出力される他段制御信号に基づいて、前記第1ノードがオフレベルからオンレベルに変化し、
前記第2ノードターンオンステップでは、当該各段構成回路よりも前の段の段構成回路から出力される他段制御信号であって、かつ、前記第1ノードターンオンステップで用いられる他段制御信号を出力する段構成回路よりも後の段の段構成回路から出力される他段制御信号に基づいて、前記第2ノードがオフレベルからオンレベルに変化し、
前記第2ノードターンオンステップが実行される時には、前記第1ノードはフローティング状態とされ、
前記第3ノードターンオンステップが実行される時には、前記第1ノードおよび前記第2ノードはフローティング状態とされ、
前記複数のクロック信号の振幅は前記走査信号の振幅よりも小さくされていることを特徴とする。
また、他段制御信号やクロック信号に基づいて、本充電期間の開始前には第3ノードはオフレベルで維持され、本充電期間の開始時点には第3ノードはオンレベルとされる。このように、第1ノードや第2ノードの電位に基づくことなく、第3ノードの電位を制御することが可能となる。
<1.1 全体構成および動作>
図2は、本発明の第1の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図2に示すように、この液晶表示装置は、電源100とDC/DCコンバータ110と表示制御回路200とソースドライバ(映像信号線駆動回路)300とゲートドライバ(走査信号線駆動回路)400と共通電極駆動回路500と表示部600とを備えている。なお、ゲートドライバ400は、アモルファスシリコン,多結晶シリコン,微結晶シリコン,酸化物半導体(例えばIGZO)などを用いて、表示部600を含む表示パネル上に形成されている。すなわち、本実施形態においては、ゲートドライバ400と表示部600とは同一基板(液晶パネルを構成する2枚の基板のうちの一方の基板であるアレイ基板)上に形成されている。
次に、図3〜図6を参照しつつ、本実施形態におけるゲートドライバ400の構成および動作の概要について説明する。図3に示すように、ゲートドライバ400は複数段からなるシフトレジスタ410によって構成されている。表示部600にはi行×j列の画素マトリクスが形成されているところ、それら画素マトリクスの各行と1対1で対応するようにシフトレジスタ410の各段が設けられている。シフトレジスタ410にはi個の段構成回路SR(1)〜SR(i)が含まれている。それらi個の段構成回路SR(1)〜SR(i)は互いに直列に接続されている。
図1は、本実施形態における段構成回路の構成(シフトレジスタ410の一段分の構成)を示す回路図である。図1に示すように、この段構成回路は、9個の薄膜トランジスタM1〜M9と、2個のキャパシタC1,C2とを備えている。また、この段構成回路は、ハイレベルの直流電源電位VDD用の入力端子およびローレベルの直流電源電位VSS用の入力端子のほか、4個の入力端子41,43,44,49と2個の出力端子51,52とを有している。ここで、第1クロックCKAを受け取る入力端子には符号41を付し、第1のセット信号S1を受け取る入力端子には符号43を付し、第2のセット信号S2を受け取る入力端子には符号44を付し、リセット信号Rを受け取る入力端子には符号49を付している。また、走査信号GOUTを出力する出力端子には符号51を付し、他段制御信号Zを出力する出力端子には符号52を付している。
次に、図1および図7を参照しつつ、本実施形態における段構成回路の動作について説明する。ここでは、n段目の段構成回路に着目する。なお、上述したように、画素容量への本来的な書き込みが行われる期間のことを「本充電期間」といい、走査信号GOUTの立ち上げ開始時点から走査信号GOUTの立ち下げ開始時点までの期間のことを「書込動作期間」という。また、走査信号GOUTを立ち下げるための動作が行われる期間のことを「リセット期間」といい、「書込動作期間およびリセット期間」以外の期間のことを「通常動作期間」という。図7においては、時点t0から時点t3までの期間が書込動作期間に相当し、時点t2から時点t3までの期間が本充電期間に相当し、時点t3から時点t4までの期間がリセット期間に相当し、時点t0以前の期間および時点t4以降の期間が通常動作期間に相当する。
本実施形態によれば、シフトレジスタ410内の各段構成回路からは、当該各段構成回路に接続されたゲートバスラインを駆動する走査信号GOUTと、当該各段構成回路とは異なる段の段構成回路を制御するための他段制御信号Zとが出力される。ここで、走査信号GOUTの電位を制御するための薄膜トランジスタM7のドレイン端子には、ハイレベルの直流電源電位VDDが与えられる。一方、他段制御信号Zの電位を制御するための薄膜トランジスタM6のドレイン端子には、クロック信号が与えられる。このような構成において、薄膜トランジスタM7のゲート端子に接続された第1ノードN1の電位は、第1のセット信号S1(前々段の段構成回路から出力される他段制御信号)に基づいて上昇した後、ブートストラップによって2回上昇する。このため、比較的小さい振幅のクロック信号でシフトレジスタ410を動作させても、各ゲートバスラインGL1〜GLiに印加されるべき走査信号GOUT(1)〜GOUT(i)の電位を充分に高めることが可能となる。以上のように、本実施形態によれば、本充電期間にゲートバスラインに印加される電圧を従来よりも低下させることなく、シフトレジスタ410における消費電力を従来よりも低減させることが可能となる。
次に、上記第1の実施形態の変形例について説明する。なお、各変形例に関し、液晶表示装置の全体構成および動作,ゲートドライバの構成および動作については、上記第1の実施形態と同様であるので説明を省略する。
図9は、上記第1の実施形態の第1の変形例における段構成回路の構成を示す回路図である。本変形例においては、段構成回路には、上記第1の実施形態における構成要素中の薄膜トランジスタM9が設けられていない。その代わりに、キャパシタC2の他端と薄膜トランジスタM6のソース端子とが接続された構成となっている。これにより、出力端子52が上記第1の実施形態における第3ノードN3としても機能している。
図11は、上記第1の実施形態の第2の変形例における段構成回路の構成を示す回路図である。本変形例においては、図1に示した第1の実施形態における構成要素に加えて、薄膜トランジスタM12が設けられている。この薄膜トランジスタM12によって、第2ノードセット信号ターンオフ用スイッチング素子が実現されている。薄膜トランジスタM12については、ゲート端子は第3ノードN3に接続され、ドレイン端子は入力端子44に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM12は、第3ノードN3の電位がハイレベルになっているときに、入力端子44の電位をVSS電位に向けて変化させる。なお、本変形例においては、図12に示すように、通常動作期間中、第3ノードN3の電位がハイレベルで維持される必要がある。
図13は、上記第1の実施形態の第3の変形例における段構成回路の構成を示す回路図である。本変形例においては、図11に示した第2の変形例における構成要素に加えて、更に薄膜トランジスタM13が設けられている。この薄膜トランジスタM13によって、第2の第3ノードターンオン用スイッチング素子が実現されている。薄膜トランジスタM13については、ゲート端子は入力端子49に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子は第3ノードN3に接続されている。薄膜トランジスタM13は、リセット信号Rがハイレベルになっているときに、第3ノードN3の電位をVDD電位に向けて変化させる。
図15は、上記第1の実施形態の第4の変形例における段構成回路の構成を示す回路図である。本変形例においては、薄膜トランジスタM4のソース端子が第2ノードN2に接続されている。
図16は、上記第1の実施形態の第5の変形例における段構成回路の構成を示す回路図である。本変形例においては、薄膜トランジスタM5のソース端子が出力端子52に接続されている。また、図1に示した第1の実施形態における構成要素に加えて、薄膜トランジスタM17が設けられている。この薄膜トランジスタM17によって、出力ノードターンオフ用スイッチング素子が実現されている。薄膜トランジスタM17については、ゲート端子は入力端子49に接続され、ドレイン端子は出力端子52に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM17は、リセット信号Rがハイレベルになっているときに、出力端子52の電位(他段制御信号Zの電位)をVSS電位に向けて変化させる。なお、薄膜トランジスタM5のソース端子が出力端子51に接続された構成であっても良い。
図17は、上記第1の実施形態の第6の変形例における段構成回路の構成を示す回路図である。本変形例においては、薄膜トランジスタM5のソース端子が第1ノードN1に接続されている。
上記第1の実施形態においては、第3ノードN3の電位は時点t3のタイミングで低下しているが、本発明はこれに限定されない。時点t2のタイミングで第3ノードN3の電位が上昇するのであれば、第3ノードN3の電位が低下するタイミングは特に限定されない。
<2.1 段構成回路の構成>
図18は、本発明の第2の実施形態における段構成回路の構成を示す回路図である。なお、液晶表示装置の全体構成および動作,ゲートドライバの構成および動作については、上記第1の実施形態と同様であるので説明を省略する。本実施形態においては、段構成回路には、図1に示した第1の実施形態における薄膜トランジスタM9に代えて、薄膜トランジスタM10,M11が設けられている。薄膜トランジスタM10によって第1の第3ノードターンオン用スイッチング素子が実現され、薄膜トランジスタM11によって第3ノードターンオフ用スイッチング素子が実現されている。薄膜トランジスタM10については、ゲート端子は出力端子52に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子は第3ノードN3に接続されている。薄膜トランジスタM11については、ゲート端子は入力端子44に接続され、ドレイン端子は第3ノードN3に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM10は、他段制御信号Zがハイレベルになっているときに、第3ノードN3の電位をVDD電位に向けて変化させる。薄膜トランジスタM11は、第2のセット信号S2がハイレベルになっているときに、第3ノードN3の電位をVSS電位に向けて変化させる。
本実施形態によれば、第3ノードN3の電位を高めるための薄膜トランジスタM10は、他段制御信号Zに基づいてオン状態となる。このため、図12に示すように、時点t2になると第3ノードN3の電位はローレベルからハイレベルに変化する。ここで、他段制御信号Zは1垂直走査期間中の1水平走査期間だけハイレベルとなる。従って、薄膜トランジスタM10のゲート−ソース間に高電圧が印加される期間は短く、第3ノードN3の電位を高めるための薄膜トランジスタの劣化が抑制される。このため、第3ノードN3の電位の昇圧波形の劣化が抑制され、シフトレジスタ410の長期間における安定動作が可能となる。
<2.3.1 第1の変形例>
図19は、上記第2の実施形態の第1の変形例における段構成回路の構成を示す回路図である。本変形例においては、薄膜トランジスタM10のゲート端子が入力端子41に接続されている。従って、本変形例においては、薄膜トランジスタM10は、第1クロックCKAがハイレベルになっているときに、第3ノードN3の電位をVDD電位に向けて変化させる。
図23は、上記第2の実施形態の第2の変形例における段構成回路の構成を示す回路図である。本変形例においては、図18に示した第2の実施形態における構成要素に加えて、薄膜トランジスタM12が設けられている。この薄膜トランジスタM12によって、第2ノードセット信号ターンオフ用スイッチング素子が実現されている。薄膜トランジスタM12については、ゲート端子は第3ノードN3に接続され、ドレイン端子は入力端子44に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。薄膜トランジスタM12は、第3ノードN3の電位がハイレベルになっているときに、入力端子44の電位をVSS電位に向けて変化させる。また、上記第1の変形例と同様、薄膜トランジスタM10のゲート端子が入力端子41に接続されている。
図25は、上記第2の実施形態の第3の変形例における段構成回路の構成を示す回路図である。本変形例においては、図23に示した第2の変形例における構成要素に加えて、更に薄膜トランジスタM13が設けられている。この薄膜トランジスタM13によって、第2の第3ノードターンオン用スイッチング素子が実現されている。薄膜トランジスタM13については、ゲート端子は入力端子49に接続され、ドレイン端子は直流電源電位VDD用の入力端子に接続され、ソース端子は第3ノードN3に接続されている。薄膜トランジスタM13は、リセット信号Rがハイレベルになっているときに、第3ノードN3の電位をVDD電位に向けて変化させる。
段構成回路については、図18に示した第2の実施形態における構成要素に加えて、図1に示した第1の実施形態における構成要素中の薄膜トランジスタM9を備えた構成にしても良い。これにより、時点t2(図12参照)において、第3ノードN3の電位がより速やかに上昇する。
<3.1 段構成回路の構成>
図26は、本発明の第3の実施形態における段構成回路の構成を示す回路図である。なお、液晶表示装置の全体構成および動作,ゲートドライバの構成および動作については、上記第1の実施形態と同様であるので説明を省略する。
次に、図26および図27を参照しつつ、本実施形態における段構成回路の動作について説明する。ここでは、n段目の段構成回路に着目する。時点t0以前の期間には、第1ノードN1の電位,第2ノードN2の電位,走査信号GOUTの電位(出力端子51の電位),および他段制御信号Zの電位(出力端子52の電位)はローレベルで維持され、第3ノードN3の電位および第4ノードN4の電位はハイレベルで維持されている。
本実施形態においては、第4ノードN4の電位がハイレベルになっているときに、薄膜トランジスタM16はオン状態となって、走査信号GOUTの電位がVSS電位へと引き込まれる。ここで、書込動作期間である時点t0から時点t3までの期間には、薄膜トランジスタM16がオフ状態となるように、第4ノードN4の電位はローレベルで維持されるべきである。時点t3に第4ノードN4の電位を上昇させるための構成に関し、後段の段構成回路から出力される他段制御信号Z(n+1)を用いることができる。しかしながら、薄膜トランジスタで電流のリークが生じると、通常動作期間中に第4ノードN4の電位が低下し、回路動作が不安定となる。この点、本実施形態によれば、第2クロックCKBがハイレベルになる毎に、第3ノードN3から第4ノードN4に電荷が供給される。従って、通常動作期間中、第4ノードN4の電位は確実にハイレベルで維持される。以上より、簡易な構成で、通常動作期間中における走査信号GOUTについてのノイズの発生が抑制される。
<4.1 段構成回路の構成>
図28は、本発明の第4の実施形態における段構成回路の構成を示す回路図である。図28に示すように、この段構成回路は、13個の薄膜トランジスタM1,M2(1)〜M2(3),M3(1)〜M3(3),M4〜M9と、4個のキャパシタC1(1)〜C1(3),C2とを備えている。また、この段構成回路は、ハイレベルの直流電源電位VDD用の入力端子およびローレベルの直流電源電位VSS用の入力端子のほか、6個の入力端子41,43〜46,49と2個の出力端子51,52とを有している。以下、主に上記第1の実施形態と異なる点について説明する。
次に、図28および図29を参照しつつ、本実施形態における段構成回路の動作について説明する。時点t0以前の期間および時点t6以降の期間には、第1ノードN1の電位,ノードN2(3)の電位,走査信号GOUTの電位(出力端子51の電位),および他段制御信号Zの電位(出力端子52の電位)はローレベルで維持され、ノードN2(1)の電位およびノードN2(2)の電位はハイレベルで維持されている。
本実施形態によれば、第1ノードN1の電位は、セット信号S1に基づいて上昇した後、ブートストラップによって4回上昇する。このため、クロック信号(ここでは第1クロックCKA)に関し、より小さい振幅で、各ゲートバスラインGL1〜GLiに印加されるべき走査信号GOUT(1)〜GOUT(i)の電位を充分に高めることが可能となる。これにより、本充電期間にゲートバスラインに印加される電圧を従来よりも低下させることなく、シフトレジスタ410における消費電力を従来よりも顕著に低減させることが可能となる。
<4.4.1 第1の変形例>
図30は、上記第4の実施形態の第1の変形例における段構成回路の構成を示す回路図である。本変形例においては、段構成回路には、第4の実施形態における薄膜トランジスタM5(図28参照)に代えて、薄膜トランジスタM5(1)〜M5(3)が設けられている。薄膜トランジスタM5(1)〜M5(3)については、ゲート端子は入力端子49に接続され、ソース端子は直流電源電位VSS用の入力端子に接続されている。また、薄膜トランジスタM5(1)のドレイン端子はノードN2(1)に接続され、薄膜トランジスタM5(2)のドレイン端子はノードN2(2)に接続され、薄膜トランジスタM5(3)のドレイン端子はノードN2(3)に接続されている。
図32は、上記第4の実施形態の第2の変形例における段構成回路の構成を示す回路図である。図30に示した第1の変形例においては、薄膜トランジスタM5(1)〜M5(3)のソース端子は直流電源電位VSS用の入力端子に接続されていたが、本変形例においては、薄膜トランジスタM5(1)のソース端子はノードN2(2)に接続され、薄膜トランジスタM5(2)のソース端子はノードN2(3)に接続され、薄膜トランジスタM5(3)のソース端子は出力端子52に接続されている。また、薄膜トランジスタM4のソース端子はノードN2(1)に接続されている。さらに、本変形例においては、ゲート端子が入力端子49に接続され、ドレイン端子が出力端子52に接続され、ソース端子が直流電源電位VSS用の入力端子に接続された薄膜トランジスタM17が設けられている。
上記第4の実施形態では書込動作期間中に第1ノードN1の電位がブートストラップによって4回上昇する例を挙げて説明しているが、本発明はこれに限定されない。第1ノードN1の電位がブートストラップによって3回上昇するようにしても良いし、5回以上上昇するようにしても良い。これに関し、mを1以上の整数として、段構成回路に薄膜トランジスタM2(1)〜M2(m),M3(1)〜M3(m),キャパシタC1(1)〜C1(m),およびノードN2(1)〜N2(m)を備える構成とすれば良い。ここで、「m=1」とすると、上記第1の実施形態に相当する構成となる。また、「m=3」とすると、上記第4の実施形態に相当する構成となる。
上記各実施形態においては、シフトレジスタ410は表示制御回路200から送られるゲートスタートパルス信号GSPに基づいて動作を開始している。これに関し、例えば第1の実施形態においては、第1ゲートスタートパルス信号GSP1が1段目の第1のセット信号S1として与えられ、第2ゲートスタートパルス信号GSP2が1段目の第2のセット信号S2および2段目の第1のセット信号S1として与えられている。すなわち、上記各実施形態においては、ゲートスタートパルス信号GSPとして2つ以上の信号が表示制御回路200からゲートドライバ400に送られる必要がある。そこで、以下、シフトレジスタの最上段(1段目よりも前の段)にセット信号を生成する回路(以下「セット信号生成回路」という。)を設ける構成について説明する。本構成を採用すれば、表示制御回路200からゲートドライバ400にはゲートスタートパルス信号GSPとして1つの信号が送られれば良い。
上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機EL(Electro Luminescence)等の他の表示装置にも本発明を適用することができる。
51,52…(段構成回路の)出力端子
300…ソースドライバ(映像信号線駆動回路)
400…ゲートドライバ(走査信号線駆動回路)
410,411…シフトレジスタ
600…表示部
SR(1)〜SR(i)…段構成回路
C1,C2…キャパシタ(容量素子)
M1〜M17…薄膜トランジスタ
N1〜N4…第1〜第4ノード
GL1〜GLi…ゲートバスライン
SL1〜SLj…ソースバスライン
GCK1,GCK2…第1ゲートクロック信号,第2ゲートクロック信号
CKA,CKB…第1クロック,第2クロック
S1,S2…第1のセット信号,第2のセット信号
R…リセット信号
Z…他段制御信号
GOUT…走査信号
GSP…ゲートスタートパルス信号
VDD…ハイレベルの直流電源電位
VSS…ローレベルの直流電源電位
Claims (7)
- 表示部に配設された複数の走査信号線を駆動する、表示装置の走査信号線駆動回路であって、
外部から入力される複数のクロック信号に基づいて、前記複数の走査信号線を順次に駆動するためにオンレベルの走査信号を順次に出力する、複数の段からなるシフトレジスタを備え、
前記シフトレジスタの各段を構成する段構成回路は、
前記走査信号線を駆動する走査信号を出力するための、前記走査信号線に接続された第1出力ノードと、
異なる段の段構成回路の動作を制御する他段制御信号を出力するための第2出力ノードと、
第1電極,第2電極,および第3電極を有し第1電極に印加される信号によって第2電極−第3電極間の導通/非導通が制御されるスイッチング素子であって、オンレベルの直流電源電位が第2電極に与えられ、前記第1出力ノードに第3電極が接続された第1の出力制御用スイッチング素子と、
第1電極,第2電極,および第3電極を有し第1電極に印加される信号によって第2電極−第3電極間の導通/非導通が制御されるスイッチング素子であって、前記複数のクロック信号の1つが第2電極に与えられ、前記第2出力ノードに第3電極が接続された第2の出力制御用スイッチング素子と、
前記第1の出力制御用スイッチング素子の第1電極に接続された第1ノードと、
前記第2の出力制御用スイッチング素子の第1電極に接続された第2ノードと、
前記第1出力ノードから出力される走査信号がオンレベルとされるべき期間である本充電期間が終了する時点までの期間にオフレベルからオンレベルに変化するように構成された第3ノードと、
前記第1ノードと前記第2ノードとの間の電位差を保持するための第1の電位差保持部と、
前記第2ノードと前記第3ノードとの間の電位差を保持するための第2の電位差保持部と、
を有し、
前記第1の電位差保持部は、前記第1ノードに一端が接続され、前記第2ノードに他端が接続されたキャパシタからなり、
隣接する2つの段の段構成回路に含まれる2つの第2の出力制御用スイッチング素子の第2電極には、オンデューティが2分の1とされ互いに位相が180度ずらされたクロック信号が与えられ、
各段構成回路は、
当該各段構成回路から出力される他段制御信号または当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいて前記本充電期間の開始時点に前記第3ノードをオフレベルからオンレベルに変化させるための第1の第3ノードターンオン用スイッチング素子と、
当該各段構成回路の前の段の段構成回路から出力される他段制御信号または当該各段構成回路の前の段の段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいて前記本充電期間の開始前には前記第3ノードをオフレベルで維持するための第3ノードターンオフ用スイッチング素子と
を有し、
各段構成回路には、
当該各段構成回路よりも2段以上前の段構成回路から出力される他段制御信号が第1ノードセット信号として与えられ、
当該各段構成回路よりも前の段の段構成回路から出力される他段制御信号であって、かつ、前記第1ノードセット信号としての他段制御信号を出力する段構成回路よりも後の段の段構成回路から出力される他段制御信号が、第2ノードセット信号として与えられ、
各段構成回路において、
前記第1ノードは、前記第1ノードセット信号に基づいてオフレベルからオンレベルに変化し、
前記第2ノードは、前記第2ノードセット信号に基づいてオフレベルからオンレベルに変化し、
前記第3ノードは、前記第2ノードがオフレベルからオンレベルに変化した後にオフレベルからオンレベルに変化し、
前記第1ノードは、前記第2ノードがオフレベルからオンレベルに変化する期間および前記第3ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、
前記第2ノードは、前記第3ノードがオフレベルからオンレベルに変化する期間にはフローティング状態とされ、
前記複数のクロック信号の振幅は前記走査信号の振幅よりも小さくされていることを特徴とする、走査信号線駆動回路。 - 各段構成回路において、前記第3ノードは、当該各段構成回路から出力される他段制御信号に基づいてオフレベルからオンレベルに変化することを特徴とする、請求項1に記載の走査信号線駆動回路。
- 各段構成回路において、前記第3ノードは、当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいてオフレベルからオンレベルに変化することを特徴とする、請求項1に記載の走査信号線駆動回路。
- 各段構成回路は、前記第1の第3ノードターンオン用スイッチング素子として、
当該各段構成回路から出力される他段制御信号に基づいて前記第3ノードをオフレベルからオンレベルに変化させるスイッチング素子と、
当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号に基づいて前記第3ノードをオフレベルからオンレベルに変化させるスイッチング素子と
を有することを特徴とする、請求項1に記載の走査信号線駆動回路。 - 各段構成回路は、
第1電極,第2電極,および第3電極を有し第1電極に印加される信号によって第2電極−第3電極間の導通/非導通が制御されるスイッチング素子であって、前記第1出力ノードに第2電極が接続され、オフレベルの直流電源電位が第3電極に与えられる、前記第1出力ノードのレベルをオフレベルに向けて変化させるための第2の第1出力ノードターンオフ用スイッチング素子と、
前記第2の第1出力ノードターンオフ用スイッチング素子の第1電極に接続された第4ノードと、
第1電極,第2電極,および第3電極を有し第1電極に印加される信号によって第2電極−第3電極間の導通/非導通が制御されるスイッチング素子であって、当該各段構成回路の前の段の段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号が第1電極に与えられ、第2電極が前記第3ノードに接続され、第3電極が前記第4ノードに接続された第4ノード制御用スイッチング素子と、
前記第1ノードセット信号または前記第1ノードの電位に基づいて前記第4ノードのレベルをオフレベルに向けて変化させるための第4ノードターンオフ用スイッチング素子と
を更に有することを特徴とする、請求項1に記載の走査信号線駆動回路。 - 前記第1の第3ノードターンオン用スイッチング素子は、第1電極,第2電極,および第3電極を有し第1電極に印加される信号によって第2電極−第3電極間の導通/非導通が制御されるスイッチング素子であって、
各段構成回路において、
前記第1の第3ノードターンオン用スイッチング素子の第1電極および第2電極には、当該各段構成回路から出力される他段制御信号または当該各段構成回路に含まれる第2の出力制御用スイッチング素子の第2電極に与えられるクロック信号が与えられ、
前記第1の第3ノードターンオン用スイッチング素子の第3電極は、前記第3ノードに接続されていることを特徴とする、請求項1に記載の走査信号線駆動回路。 - 複数の段からなり外部から入力される複数のクロック信号に基づいて動作するシフトレジスタを備えた走査信号線駆動回路によって、表示部に配設された複数の走査信号線を駆動する方法であって、
前記シフトレジスタの各段を構成する段構成回路について、
前記段構成回路に含まれる第1ノードをオフレベルからオンレベルに変化させるための第1ノードターンオンステップと、
前記段構成回路に含まれる第2ノードをオフレベルからオンレベルに変化させるための第2ノードターンオンステップと、
前記段構成回路に含まれる第3ノードをオフレベルからオンレベルに変化させるための第3ノードターンオンステップと
を含み、
前記段構成回路は、
前記走査信号線を駆動する走査信号を出力するための、前記走査信号線に接続された第1出力ノードと、
異なる段の段構成回路の動作を制御する他段制御信号を出力するための第2出力ノードと、
第1電極,第2電極,および第3電極を有し第1電極に印加される信号によって第2電極−第3電極間の導通/非導通が制御されるスイッチング素子であって、オンレベルの直流電源電位が第2電極に与えられ、前記第1出力ノードに第3電極が接続された第1の出力制御用スイッチング素子と、
第1電極,第2電極,および第3電極を有し第1電極に印加される信号によって第2電極−第3電極間の導通/非導通が制御されるスイッチング素子であって、前記複数のクロック信号の1つが第2電極に与えられ、前記第2出力ノードに第3電極が接続された第2の出力制御用スイッチング素子と、
前記第1の出力制御用スイッチング素子の第1電極に接続された前記第1ノードと、
前記第2の出力制御用スイッチング素子の第1電極に接続された前記第2ノードと、
前記第3ノードと、
前記第1ノードと前記第2ノードとの間の電位差を保持するための第1の電位差保持部と、
前記第2ノードと前記第3ノードとの間の電位差を保持するための第2の電位差保持部と
を有し、
各段構成回路において、
前記第1ノードターンオンステップ、前記第2ノードターンオンステップ、前記第3ノードターンオンステップの順序で各ステップが実行され、
前記第1ノードターンオンステップでは、当該各段構成回路よりも2段以上前の段構成回路から出力される他段制御信号に基づいて、前記第1ノードがオフレベルからオンレベルに変化し、
前記第2ノードターンオンステップでは、当該各段構成回路よりも前の段の段構成回路から出力される他段制御信号であって、かつ、前記第1ノードターンオンステップで用いられる他段制御信号を出力する段構成回路よりも後の段の段構成回路から出力される他段制御信号に基づいて、前記第2ノードがオフレベルからオンレベルに変化し、
前記第2ノードターンオンステップが実行される時には、前記第1ノードはフローティング状態とされ、
前記第3ノードターンオンステップが実行される時には、前記第1ノードおよび前記第2ノードはフローティング状態とされ、
前記複数のクロック信号の振幅は前記走査信号の振幅よりも小さくされていることを特徴とする、駆動方法。
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