WO2013098900A1 - レベルシフタ、インバータ回路及びシフトレジスタ - Google Patents

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WO2013098900A1
WO2013098900A1 PCT/JP2011/007356 JP2011007356W WO2013098900A1 WO 2013098900 A1 WO2013098900 A1 WO 2013098900A1 JP 2011007356 W JP2011007356 W JP 2011007356W WO 2013098900 A1 WO2013098900 A1 WO 2013098900A1
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voltage
terminal
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雅史 松井
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パナソニック株式会社
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Definitions

  • the present invention relates to a level shifter, an inverter circuit, and a shift register, and more particularly to a level shifter that does not require a dedicated power source.
  • a thin film transistor (TFT) for pixel selection using amorphous silicon as a material is used.
  • TFT thin film transistor
  • a driver circuit is disposed in the peripheral area of the display. This driver circuit is composed of a logic device for outputting a drive pulse for turning on and off the selection TFT.
  • the output voltage of the logic device incorporated in a silicon circuit is often smaller than the driving voltage of the TFT.
  • a level shifter that boosts the output voltage of the logic device and matches the driving voltage of the TFT is disposed in the driver circuit.
  • FIG. 8 is a circuit configuration diagram of a conventional level shifter described in Non-Patent Document 1.
  • the level shifter 500 shown in the figure is composed of transistors T1 to T6, which are n-type TFTs, and capacitors C1 and C2.
  • the level shifter 500 converts the input signal voltage Vin operating at a voltage amplitude between the fixed voltage VDD1 and the fixed voltage VSS1 into an output signal voltage Vout operating at a voltage amplitude between the fixed voltage VDD2 and the fixed voltage VSS2.
  • the level shifter 500 can reduce the output impedance and can perform a boosting operation twice or more.
  • Japanese Patent Application Laid-Open No. H10-228707 is composed of a single conductivity type TFT, uses an inverted signal of the input, holds the amplitude of the internal waveform or the output waveform, or outputs an amplitude larger than the amplitude of the input signal.
  • a level shifter (operating level shift) is disclosed. According to this, a beautiful internal waveform and output waveform can be realized while realizing low power consumption.
  • Patent Document 2 discloses a level shifter configured by a single conductivity type TFT, which uses an inverted signal of the input and a diode connection of the TFT to avoid amplitude drop of the output waveform or perform a level shift operation. ing. According to this, an output signal having a large driving capability can be formed with low power consumption.
  • Patent Document 1 and Patent Document 2 described above all require a dedicated power supply for applying a voltage after the level shift, a fixed power supply line or the like is required. Layout space increases. In addition, the configuration requires a burden of voltage supply from an external circuit.
  • Non-Patent Document 1 and Patent Document 2 diode connection of a transistor is used.
  • the transistor has a depletion characteristic, a leakage current is generated and a desired diode characteristic cannot be obtained. As a result, there is a problem that the boosting characteristic is deteriorated.
  • the present invention has been made in view of the above problems, and provides a level shifter, an inverter circuit, and a shift register that do not require a dedicated power source and that can suppress deterioration of boosting characteristics even if the transistors have depletion characteristics. For the purpose.
  • a level shifter includes an input terminal to which an input voltage is applied, a first capacitor element, and a source electrode and a drain electrode that are one of the input terminal and the first capacitor element.
  • a first transistor having a gate electrode connected to the other electrode of the first capacitor, a source electrode and a drain electrode being the other of the input terminal and the first capacitor.
  • a second transistor disposed between the second transistor and a signal generating unit that generates a signal for switching between conduction and non-conduction of the second transistor and supplies the signal to the gate electrode of the second transistor;
  • An output terminal that outputs, as an output voltage, the voltage of the other electrode of the first capacitive element that has been level-shifted during a period in which the input voltage is input to the input terminal. And wherein the door.
  • the present invention since a dedicated power supply line is not required, it is possible to reduce the wiring space and the burden on the external circuit. In addition, since a diode-connected transistor is not used, it is possible to suppress the deterioration of the boosting characteristic even if the transistor constituting the circuit has a depletion characteristic.
  • FIG. 1 is a circuit configuration diagram showing an example of a level shifter according to Embodiment 1 of the present invention.
  • FIG. 2 is a drive timing chart of the level shifter according to Embodiment 1 of the present invention.
  • FIG. 3A is a circuit state transition diagram in period 1 of the level shifter according to the first exemplary embodiment of the present invention.
  • FIG. 3B is a circuit state transition diagram at the start of period 2 of the level shifter according to Embodiment 1 of the present invention.
  • FIG. 3C is a circuit state transition diagram in period 2 of the level shifter according to the first exemplary embodiment of the present invention.
  • FIG. 3D is a circuit state transition diagram in period 3 of the level shifter according to the first exemplary embodiment of the present invention.
  • FIG. 1 is a circuit configuration diagram showing an example of a level shifter according to Embodiment 1 of the present invention.
  • FIG. 2 is a drive timing chart of the level shifter according to Embodiment 1 of the present invention.
  • FIG. 4A is a circuit configuration diagram of an inverter circuit according to Embodiment 2 of the present invention.
  • FIG. 4B is a circuit configuration diagram of a conventional inverter circuit showing a first comparative example.
  • FIG. 4C is a circuit configuration diagram of a conventional inverter circuit showing a second comparative example.
  • FIG. 5 is a graph comparing the relationship between the threshold voltage of the transistor and the output voltage in the present invention and the conventional inverter circuit.
  • FIG. 6 is a circuit configuration diagram showing a modification of the level shifter according to Embodiment 1 of the present invention.
  • FIG. 7 is a drive timing chart showing a modification of the level shifter according to Embodiment 1 of the present invention.
  • FIG. 8 is a circuit configuration diagram of a conventional level shifter described in Non-Patent Document 1.
  • the level shifter includes an input terminal to which an input voltage is applied, a first capacitor, and a source electrode and a drain electrode between the input terminal and one electrode of the first capacitor.
  • a first transistor having a gate electrode connected to the other electrode of the first capacitor, and a source electrode and a drain electrode between the input terminal and the other electrode of the first capacitor.
  • a second transistor disposed on the second transistor, a signal generation unit that generates a signal for switching between conduction and non-conduction of the second transistor, and supplies the signal to the gate electrode of the second transistor; and the input terminal And an output terminal that outputs, as an output voltage, the voltage of the other electrode of the first capacitor that is level-shifted during a period in which the input voltage is input.
  • the first capacitor, the first transistor and the second transistor that determine the potentials of both electrodes of the first capacitor, and the signal generator that controls the conduction state of the second transistor By providing the above, it becomes possible to level-shift the input voltage. At this time, since a dedicated power supply line for the level shift operation is not necessary, it is possible to reduce wiring space and burden on an external circuit.
  • the first capacitor element is in a period in which the input voltage is input to the input terminal in a state where the signal generation unit makes the second transistor conductive.
  • the voltage corresponding to the input voltage is charged to the gate electrode, and the input voltage is applied to the gate electrode, and the input is applied to one electrode of the first capacitor element through the first transistor.
  • the signal generator makes the second transistor non-conductive.
  • the output voltage having a larger voltage amplitude than the input voltage may be generated at the other electrode of the capacitive element, and the output voltage may be output from the output terminal.
  • the signal generation unit is supplied with a control terminal to which a control signal for generating the output voltage is applied and an initialization signal for initializing a circuit state.
  • One of the source electrode and the drain electrode is connected to the gate electrode of the second transistor, and the other of the source electrode and the drain electrode is the reference end.
  • a fourth transistor connected to the gate electrode, a gate electrode connected to the initialization terminal, one of a source electrode and a drain electrode connected to one electrode of the first capacitor, and the other of the source electrode and the drain electrode May comprise a fifth transistor connected to the reference terminal.
  • the circuit configuration is such that the second transistor can be sufficiently reverse-biased without using a diode-connected TFT. Therefore, even if the second transistor has a depletion characteristic, it is ensured in the boosting process. In addition, since the second transistor can be made non-conductive, it is possible to suppress deterioration of the boosting characteristics.
  • the first to fifth transistors are preferably n-type thin film transistors.
  • the first to fifth transistors may be p-type thin film transistors.
  • the present invention can be realized not only as a level shifter including such characteristic means but also as an inverter circuit including the level shifter.
  • An inverter circuit includes a level shifter described above, an inverter input terminal to which two types of input voltages representing a logic state are input, and a logic in which the logic states represented by the two types of input voltages are inverted.
  • An inverter output terminal for outputting an output voltage representing a state, a first reference line to which a first reference voltage representing one logic state is supplied, and a second reference voltage representing a second logic state being supplied
  • a first input transistor having two reference lines, one of a gate electrode and one of a source electrode and a drain electrode connected to the first reference line, and the other of the source electrode and the drain electrode connected to the input terminal of the level shifter;
  • the gate electrode is connected to the inverter input terminal, one of the source electrode and the drain electrode is connected to the input terminal, and the other of the source electrode and the drain electrode is the front
  • a second input transistor connected to the second reference line, a gate electrode is connected to the output terminal of the level shifter, one of the source electrode and the drain electrode is connected to the first reference line, and the source electrode and the drain electrode
  • a first output transistor having the other connected to the inverter output terminal, a gate electrode connected to the inverter input terminal, one of a source electrode and a drain electrode connected to the invert
  • the output amplitude is attenuated by the level shifter arranged between the input unit composed of the first input transistor and the second input transistor and the output unit composed of the first output transistor and the second output transistor. Therefore, the depletion resistance can be improved.
  • the present invention can be realized not only as a level shifter including such characteristic means but also as a shift register including the level shifter.
  • the shift register includes the level shifter according to one embodiment of the present invention that level-shifts the clock signal and supplies the level-shifted clock signal to the shift register, so that the input signal transmitted between the unit circuits constituting the shift register
  • the signal voltage level of the output signal can be maintained at a high level without being attenuated.
  • the on-resistance of the TFT constituting the shift register can be lowered. Therefore, the transient characteristic of the output signal is improved, and the signal transfer efficiency is improved.
  • FIG. 1 is a circuit configuration diagram showing an example of a level shifter according to Embodiment 1 of the present invention.
  • the level shifter 1 in FIG. 1 includes a first transistor 11, a second transistor 12, a capacitor 13, and a signal generation unit 20.
  • the level shifter 1 receives an initialization signal RESET as an external control signal from the reset signal line 3 and an enable signal ENB as an external control signal from the enable signal line 4 at a predetermined timing.
  • the output signal OUT is output after level shifting.
  • the capacitor 13 has one electrode connected to the source terminal of the first transistor 11, and the other electrode connected to the source terminal of the second transistor 12, the gate terminal of the first transistor 11, and the output terminal via the output line 5. This is the first capacitor element. Thereby, the output level of the level shifter 1 is determined by the potential of the other electrode of the capacitor 13.
  • the first transistor 11 has a gate terminal connected to the other electrode of the capacitor 13, a drain terminal connected to the input terminal via the input line 2, and a source terminal connected to one electrode of the capacitor 13 and the signal generation unit 20.
  • the first transistor has a gate terminal connected to the other electrode of the capacitor 13, a drain terminal connected to the input terminal via the input line 2, and a source terminal connected to one electrode of the capacitor 13 and the signal generation unit 20. The first transistor.
  • the second transistor 12 has a gate terminal connected to the signal generation unit 20, a drain terminal connected to the input terminal via the input line 2, and a source terminal output terminal via the other electrode of the capacitor 13 and the output line 5. Is a second transistor connected to.
  • the signal generation unit 20 includes, for example, transistors 21, 22, and 23 and a capacitor 24, and outputs a predetermined voltage to the gate terminal of the second transistor 12 in response to the enable signal ENB, the reset signal RESET, and the input signal IN. To do. As a result, the potential of the other electrode of the capacitor 13 that determines the output level of the level shifter 1 varies depending on the output from the signal generator 20, the input signal IN, and the conduction state of the first transistor 11 and the second transistor 12. .
  • transistors 21, 22, and 23 and a capacitor 24, and outputs a predetermined voltage to the gate terminal of the second transistor 12 in response to the enable signal ENB, the reset signal RESET, and the input signal IN.
  • the transistor 21 has a gate terminal connected to the initialization terminal via the reset signal line 3, a drain terminal connected to the enable terminal via the enable signal line 4, and a source terminal connected to the gate terminal of the second transistor 12.
  • the third transistor is a gate terminal connected to the initialization terminal via the reset signal line 3, a drain terminal connected to the enable terminal via the enable signal line 4, and a source terminal connected to the gate terminal of the second transistor 12.
  • the transistor 22 has a gate terminal connected to the source terminal of the first transistor 11 and one electrode of the capacitor 13, a drain terminal connected to the source terminal of the transistor 21, and a source transistor connected to the ground terminal. It is.
  • the transistor 23 has a gate terminal connected to the initialization terminal via the reset signal line 3, a drain terminal connected to the gate terminal of the transistor 22, and a source terminal connected to the ground terminal which is a reference terminal. It is.
  • the capacitor 24 has one electrode connected to the gate terminal of the second transistor 12, the source terminal of the transistor 21, and the drain terminal of the transistor 22, and the other electrode connected to the source terminal of the first transistor 11, one electrode of the capacitor 13, The second capacitor is connected to the gate terminal of the transistor 22 and the drain terminal of the transistor 23.
  • the first transistor 11, the second transistor 12, the transistor 21, the transistor 22, and the transistor 23 are preferably configured by n-type TFTs. Thereby, the manufacturing process of the level shifter is simplified and the manufacturing yield is improved.
  • the signal generation unit 20 With the above circuit configuration of the signal generation unit 20, the signal generation unit 20 generates a signal that makes the second transistor 12 conductive in a period 1 that is a period before the input voltage is input to the input terminal. Is supplied to the gate electrode of the second transistor 12, and then a signal for switching the second transistor 12 from the conducting state to the non-conducting state is generated during the period 2 in which the input voltage is input to the input terminal, This is supplied to the gate electrode of the second transistor 12. Accordingly, the voltage of the other electrode of the capacitor 13 whose level is shifted after the second transistor 12 is turned off in the period 2 is output to the output terminal as the output voltage.
  • a specific operation in each period will be described with reference to FIGS. 2 and 3A to 3D.
  • FIG. 2 is a drive timing chart of the level shifter 1 according to the first embodiment of the present invention.
  • the boosting operation is executed from time t01 to time t10 (upper timing chart), and the voltage maintaining operation and boosting operation are not executed from time t11 to time t20 (lower timing chart).
  • the boost operation is executed under the condition where the enable signal ENB is HIGH level from time t01 to time t10, and the voltage maintaining operation is performed under the condition where the enable signal ENB is LOW level, such as from time t11 to time t20.
  • the boosting operation is not executed.
  • the circuit operation will be described focusing on the period 1 to the period 4 in particular.
  • the enable signal ENB is HIGH level.
  • FIG. 3A is a circuit state transition diagram in period 1 of the level shifter according to the first exemplary embodiment of the present invention.
  • the reset signal RESET becomes HIGH, so that the transistor 21 is turned on. Since this enable state and the enable signal ENB are HIGH before the period 1, one electrode of the capacitor 24 becomes HIGH level. Further, when the reset signal RESET becomes HIGH, the transistor 23 is turned on. Since this conduction state and the source terminal of the transistor 23 are grounded, the other electrode of the capacitor 24 is at the LOW level. Thus, the capacitor 24 is charged with a voltage corresponding to the power supply voltage (potential difference between HIGH level and LOW level). Then, since the HIGH voltage is applied to the gate terminal of the second transistor 12, the second transistor 12 becomes conductive.
  • the capacitor 24 is charged with a voltage corresponding to the power supply voltage, so that the second transistor 12 is maintained in the conductive state until the boost operation is started.
  • the output signal OUT is at the LOW level.
  • the reset signal RESET is at the LOW level, but the conduction state of the second transistor 12 is maintained by the voltage holding operation by the capacitor 24.
  • FIG. 3B is a circuit state transition diagram at the start of period 2 of the level shifter according to Embodiment 1 of the present invention. Since the conduction state of the second transistor 12 has been maintained since the period 1, the output signal OUT gradually changes from the LOW level to the HIGH level when the input signal IN becomes the HIGH voltage. Correspondingly, since the gate voltage of the first transistor 11 also gradually increases, the conductance between the drain and source of the first transistor 11 also gradually increases. As a result, current gradually starts to flow from the input terminal side to one electrode side of the capacitor 13 via the first transistor 11.
  • FIG. 3C is a circuit state transition diagram in period 2 of the level shifter according to the first exemplary embodiment of the present invention. Due to the current from the input terminal side to the one electrode side of the capacitor 13 that has started to flow through the first transistor 11 at the start of the period 2, the HIGH voltage of the input signal IN becomes one of the capacitors 13 when the period 2 is steady. The potential of the electrode becomes HIGH level. Then, the HIGH voltage is applied to the gate terminal of the transistor 22 connected to one electrode of the capacitor 13, so that the transistor 22 becomes conductive. At this time, a discharge current flows from one electrode of the capacitor 24 to the ground terminal via the transistor 22, and the potential of one electrode of the capacitor 24 and the gate terminal of the second transistor 12 drops from HIGH level to LOW level. . As a result, the second transistor 12 is turned off.
  • the capacitor 13 is set to the HIGH voltage of the input signal IN during the period from when the input signal IN becomes HIGH at the start of the period 2 when the second transistor 12 is in a conductive state until the second transistor 12 becomes nonconductive.
  • the charging voltage of the capacitor 13 in the above period is ⁇ V
  • one electrode of the capacitor 13 rises to a HIGH level (voltage H) when the second transistor 12 becomes non-conductive. Therefore, the voltage of the other electrode of the capacitor 13 and the output terminal is (H + ⁇ V). That is, in the period 2, when the first transistor 11 is turned on, the boosting operation by the capacitor 13 is executed. At the same time, the transistor 22 is turned on, and the second transistor 12 is turned off during the step-up operation. At this stage, the boosting operation is completed. Through the charging operation and the boosting operation, the voltage H of the input signal IN is boosted to the voltage (H + ⁇ V) of the output signal OUT.
  • the signal generation unit 20 makes the second transistor 12 conductive, the voltage corresponding to the HIGH voltage is applied to the capacitor 13. Is charged, and the HIGH voltage is applied to one electrode of the capacitor 13 through the first transistor 11 which is in a conductive state by applying the HIGH voltage to the gate electrode.
  • the signal generation unit 20 makes the second transistor 12 non-conductive in response to the HIGH voltage being applied to one electrode of the capacitor 13, so that the other electrode of the capacitor 13 receives the HIGH voltage from the HIGH voltage. Also, an output voltage having a large voltage amplitude is generated, and the output voltage is output from the output terminal.
  • FIG. 3D is a circuit state transition diagram in period 3 of the level shifter according to the first exemplary embodiment of the present invention. Due to the potential change of the input signal IN, the potential of the source terminal and the drain terminal of the first transistor 11 is reversed from the end of the period 2, and in the period 3, from the one electrode side of the capacitor 13 through the first transistor 11. Current flows to the input terminal side. Since the current flows and the gate terminal of the first transistor 11 is in a non-conductive state of the second transistor 12 and is electrically disconnected by the capacitor 13, the gate voltage of the first transistor 11 is As a result, the voltage of the output signal OUT becomes LOW level.
  • the level shifter 1 includes the capacitor 13 having a charging function, the first transistor 11 and the second transistor 12 that determine the potentials of both electrodes of the capacitor 13, and the conduction of the second transistor 12.
  • the signal generation unit 20 that controls the state is provided, and the enable signal ENB and the reset signal RESET are supplied at a predetermined timing, whereby the input signal IN can be boosted. Since the level shifter 1 has the above configuration, a dedicated power supply line for level shift operation is not necessary, and it is possible to reduce wiring space and burden on an external circuit.
  • the second transistor 12 since the second transistor 12 is in a sufficiently reverse bias state without using a diode-connected TFT, even if the second transistor 12 has a depletion characteristic, the second transistor 12 can be reliably in the boosting process. Since the two transistors 12 can be made non-conductive, it is possible to suppress the deterioration of the boosting characteristics.
  • Embodiment 2 an inverter circuit including a logic inversion unit that inverts an input signal and the level shifter 1 described in Embodiment 1 will be described.
  • FIG. 4A is a circuit configuration diagram of an inverter circuit according to Embodiment 2 of the present invention.
  • the inverter circuit 30 shown in the figure includes transistors 31 and 32 constituting an input unit, transistors 33 and 34 constituting an output unit, and a level shifter 1 disposed between the input unit and the output unit. .
  • the transistor 31 has a gate electrode and a drain electrode connected to a first reference line to which a first reference voltage (VDD) representing one logic state is supplied, and a source electrode connected to an input terminal of the level shifter 1.
  • VDD first reference voltage
  • the transistor 32 has a gate electrode connected to an inverter input terminal to which two types of input voltages representing a logic state are input, a drain electrode connected to the input terminal, and a source electrode representing a second reference voltage representing the other logic state. (VSS) is a second input transistor connected to a second reference line supplied.
  • the gate electrode is connected to the output terminal of the level shifter 1
  • one of the drain electrodes is connected to the first reference line
  • the source electrode is an output representing a logic state in which the logic states represented by the two types of input voltages are inverted.
  • a first output transistor connected to an inverter output terminal that outputs a voltage.
  • the transistor 34 is a second output transistor having a gate electrode connected to the inverter input terminal, a drain electrode connected to the inverter output terminal, and a source electrode connected to the second reference line.
  • the inverter input terminal is connected to the reset signal line 3 of the level shifter 1, and the first reference line is connected to the enable signal line 4 of the level shifter 1.
  • FIG. 4B is a circuit configuration diagram of a conventional inverter circuit showing a first comparative example
  • FIG. 4C is a circuit configuration diagram of a conventional inverter circuit showing a second comparative example.
  • a diode-connected n-type transistor 31 and an n-type transistor 32 to which an input signal in is applied to a gate terminal are connected in series.
  • the output signal out is output from the connection point.
  • the conventional inverter circuit 700 shown in FIG. 4C is different from the inverter circuit 600 in that it includes an input unit and an output unit.
  • the input / output relationship in this configuration is the same as the input / output relationship in the inverter circuit 600. That is, when the input signal in is a HIGH voltage (VDD), the transistor 32 is turned on, and the LOW voltage is applied to the gate of the transistor 33 through the transistor 32, so that the transistor 33 is turned off. On the other hand, the transistor 34 becomes conductive and the output signal out becomes the LOW voltage (VSS). On the other hand, when the input signal in is the LOW voltage (VSS), the transistor 32 is turned off, and the HIGH voltage is applied to the gate of the transistor 33 through the transistor 31 so that the transistor 33 is turned on. On the other hand, the transistor 34 is turned off and the output signal out becomes the HIGH voltage (VDD).
  • VDD HIGH voltage
  • VDD HIGH voltage
  • FIG. 5 is a graph comparing the relationship between the threshold voltage of the transistor and the output voltage in the present invention and the conventional inverter circuit.
  • the horizontal axis in FIG. 5 represents the threshold voltage of the transistors constituting the inverter circuit. That is, the lower the threshold voltage, the stronger the depletion of the transistor, and the higher the threshold voltage, the stronger the enhancement of the transistor.
  • the vertical axis in FIG. 5 indicates the HIGH voltage (VoutH) and the LOW voltage (VoutL) in the output signal out of each inverter circuit when the HIGH voltage is 25 V as the input signal in and the LOW voltage is ⁇ 3 V. Yes. That is, the graph of FIG. 5 represents the threshold voltage dependence of the output amplitude when the input amplitude is 28V.
  • the inverter circuit 30 of the present invention suppresses the deterioration of the output amplitude in the depletion region as compared with the conventional inverter circuits 600 and 700. This is because the signal output from the input unit becomes the input signal IN of the level shifter 1 by the level shifter 1 arranged between the input unit and the output unit, and the output signal OUT boosted by the level shifter 1 is input to the output unit. It is because it was done.
  • the level shifter 1 disposed between the input unit and the output unit can suppress the attenuation of the output amplitude and improve the depletion resistance characteristic. It becomes possible.
  • the level shifter and the inverter circuit of the present invention have been described based on the embodiment, but the level shifter and the inverter circuit according to the present invention are not limited to the above embodiment.
  • FIG. 6 is a circuit configuration diagram showing a modification of the level shifter according to Embodiment 1 of the present invention.
  • the level shifter 40 in the figure includes a first transistor 61, a second transistor 62, a capacitor 63, and a signal generation unit 50.
  • the level shifter 40 level-shifts the input signal IN input via the input line 42 by inputting the reset signal RESET from the reset signal line 43 and the enable signal ENB from the enable signal line 44 at a predetermined timing.
  • the output signal OUT is output from the output line 45.
  • the signal generation unit 50 includes, for example, transistors 51, 52, and 53 and a capacitor 54, and outputs a predetermined voltage to the gate terminal of the second transistor 62 in response to the enable signal ENB, the reset signal RESET, and the input signal IN. To do. As a result, the potential of the other electrode of the capacitor 63 that determines the output level of the level shifter 40 varies depending on the output from the signal generator 50, the input signal IN, and the conduction state of the first transistor 61 and the second transistor 62. .
  • the circuit configuration of the level shifter 40 in FIG. 6 is that the conductivity type of all the transistors is p-type as compared with the circuit configuration of the level shifter 1 in FIG. 1, and the power supply voltage VDD and the ground voltage that is the reference voltage The VSS connection relationship is reversed.
  • FIG. 7 is a drive timing chart showing a modification of the level shifter according to Embodiment 1 of the present invention.
  • the drive timing in FIG. 7 is only that the voltage level of each signal is inverted compared to the drive timing in FIG. 2, and the circuit operation by each signal is the circuit of the level shifter 1 according to the first embodiment. Same as operation.
  • a shift register including the level shifter according to the first embodiment of the present invention is also within the scope of the present invention.
  • a shift register including a level shifter according to the present invention includes m unit circuits connected in cascade corresponding to m scanning lines arranged for every m pixel rows of a display panel. Incorporated.
  • the gate driver circuit is arranged in a frame region which is a peripheral portion of the display panel.
  • the unit circuit in the first row receives the clock signal CLK output from the clock signal generator and the input signal IN1 at a predetermined timing, thereby delaying the input signal IN1 by a half clock cycle, and the input signal IN1.
  • the output signal OUT1 having the same output period as the on-voltage output period (hereinafter referred to as the output period) is output.
  • the unit circuit in the second row is delayed by a half clock period with respect to the output signal OUT1 when the clock signal CLK and the input signal IN2 that is the same signal as the output signal OUT1 are input at a predetermined timing.
  • An output signal OUT2 having the same output period as the output period of the signal IN1 is output.
  • the unit circuit in the k-th row receives the input signal INk, which is the same signal as the clock signal CLK and the output signal OUT (k ⁇ 1), at a predetermined timing, so that the output signal OUT (k ⁇ 1) Output signal OUTk which is delayed by a half clock cycle and has the same output period as the output period of input signal IN1.
  • the shift register having the above configuration includes the level shifter of the present invention that level-shifts the clock signal CLK and supplies the level-shifted clock signal CLK to the shift register, thereby driving the transistors that constitute the shift register at a higher voltage. Since the on-resistance can be reduced, the transient characteristics of the output signal OUT can be improved, and the signal transfer efficiency can be improved by suppressing the attenuation of the signal voltages of the input signal IN and the output signal OUT in the unit circuit. .
  • the level shifter of the present invention is useful in technical fields such as flat-screen TVs and personal computer displays that require a large screen and high resolution.

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Abstract

　専用電源を必要とせず、かつ、トランジスタがデプレッション特性であっても昇圧特性の劣化を抑制できるレベルシフタを提供する。本発明のレベルシフタ（１）は、入力電圧が印加される入力端子と、コンデンサ（１３）と、入力端子とコンデンサ（１３）の一方の電極との間に配置されゲート電極がコンデンサ（１３）の他方の電極に接続された第１トランジスタ（１１）と、入力端子とコンデンサ（１３）の他方の電極との間に配置された第２トランジスタ（１２）と、入力端子に入力電圧が入力されている期間に、第２トランジスタ（１２）を導通状態から非導通状態へと切り換える信号を生成して当該信号を第２トランジスタ（１２）のゲート電極に供給する信号生成部（２０）と、上記期間中に第２トランジスタ（１２）が非導通状態となることにより変換されたコンデンサ（１３）の他方の電極の電圧を出力電圧として出力する出力端子とを備える。

Description

レベルシフタ、インバータ回路及びシフトレジスタ
　本発明は、レベルシフタ、インバータ回路及びシフトレジスタに関し、特に専用電源が不要なレベルシフタに関する。
　アクティブマトリクス型の液晶ディスプレイや有機ＥＬディスプレイの画素回路には、アモルファスシリコンを材料とする画素選択用の薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が使用される。この選択用ＴＦＴを駆動するため、上記ディスプレイの周縁領域にはドライバ回路が配置されている。このドライバ回路は、選択用ＴＦＴをオンオフさせる駆動パルスを出力するための論理デバイスで構成されている。
　一般に、シリコン系の回路に組み込まれる上記論理デバイスの出力電圧は、上記ＴＦＴの駆動電圧より小さいことが多い。この場合には、論理デバイスの出力電圧を昇圧してＴＦＴの駆動電圧と整合させるレベルシフタが、ドライバ回路内に配置される。
　図８は、非特許文献１に記載された従来のレベルシフタの回路構成図である。同図に記載されたレベルシフタ５００は、ｎ型ＴＦＴであるトランジスタＴ１～Ｔ６と、コンデンサＣ１及びＣ２とで構成されている。レベルシフタ５００は、固定電圧ＶＤＤ１と固定電圧ＶＳＳ１との間の電圧振幅で動作する入力信号電圧Ｖｉｎを、固定電圧ＶＤＤ２と固定電圧ＶＳＳ２との間の電圧振幅で動作する出力信号電圧Ｖｏｕｔへと変換する。図８に記載された回路構成により、レベルシフタ５００は、出力インピーダンスを低くすることができ、また、２倍以上の昇圧動作を実行することが可能である。
　また、特許文献１には、単一導電型のＴＦＴで構成され、入力の反転信号を使用し、内部波形や出力波形の振幅を保持する、または、入力信号の振幅よりも大きな振幅を出力する（レベルシフト動作する）レベルシフタが開示されている。これによれば、低消費電力を実現しつつ、きれいな内部波形や出力波形を実現できるとしている。
　また、特許文献２には、単一導電型のＴＦＴで構成され、入力の反転信号及びＴＦＴのダイオード接続を使用し、出力波形の振幅落ちを回避する、または、レベルシフト動作するレベルシフタが開示されている。これによれば、駆動能力が大きな出力信号を低消費電力で形成できるとしている。
特開２０１１－１３９３０９号公報 特開２００８－２０５７６７号公報
Ｂｙｕｎｇ　Ｓｅｏｎｇ　Ｂａｅ,ｅｔ. ａｌ., ＩＥＥＥ　Ｔｒａｎ．Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ,　ｖｏｌ.５３, Ｎｏ.３, ２００６年
　しかしながら、前述した非特許文献１、特許文献１及び特許文献２に開示されたレベルシフタでは、いずれもレベルシフト後の電圧を与えるための専用電源が必要なため、固定電源線などを配置するためのレイアウトスペースが増加する。また、外部回路からの電圧供給の負担を要する構成となっている。
　また、非特許文献１及び特許文献２では、トランジスタのダイオード接続を使用しているが、当該トランジスタがデプレッション特性の場合、リーク電流が発生し、所望のダイオード特性が得られない。その結果、昇圧特性を悪化させるという課題を有する。
　本発明は、上記の課題に鑑みてなされたものであり、専用電源を必要とせず、かつ、トランジスタがデプレッション特性であっても昇圧特性の劣化を抑制できるレベルシフタ、インバータ回路及びシフトレジスタを提供することを目的とする。
　上記の課題を解決するために、本発明のレベルシフタは、入力電圧が印加される入力端子と、第１の容量素子と、ソース電極及びドレイン電極が前記入力端子と前記第１の容量素子の一方の電極との間に配置され、ゲート電極が前記第１の容量素子の他方の電極に接続された第１のトランジスタと、ソース電極及びドレイン電極が前記入力端子と前記第１の容量素子の他方の電極との間に配置された第２のトランジスタと、前記第２のトランジスタの導通及び非導通を切り換える信号を生成して当該信号を前記第２のトランジスタのゲート電極に供給する信号生成部と、前記入力端子に前記入力電圧が入力されている期間において、レベルシフトされた前記第１の容量素子の他方の電極の電圧を出力電圧として出力する出力端子とを備えることを特徴とする。
　本発明によれば、専用電源線が不要であるので、配線スペースの削減と外部回路への負担を軽減することが可能となる。また、ダイオード接続されたトランジスタを使用しないので、回路を構成するトランジスタがデプレッション特性であっても昇圧特性の劣化を抑制することが可能となる。
図１は、本発明の実施の形態１に係るレベルシフタの一例を示す回路構成図である。 図２は、本発明の実施の形態１に係るレベルシフタの駆動タイミングチャートである。 図３Ａは、本発明の実施の形態１に係るレベルシフタの期間１における回路状態遷移図である。 図３Ｂは、本発明の実施の形態１に係るレベルシフタの期間２開始時における回路状態遷移図である。 図３Ｃは、本発明の実施の形態１に係るレベルシフタの期間２における回路状態遷移図である。 図３Ｄは、本発明の実施の形態１に係るレベルシフタの期間３における回路状態遷移図である。 図４Ａは、本発明の実施の形態２に係るインバータ回路の回路構成図である。 図４Ｂは、第１の比較例を示す従来のインバータ回路の回路構成図である。 図４Ｃは、第２の比較例を示す従来のインバータ回路の回路構成図である。 図５は、本発明及び従来のインバータ回路における、トランジスタの閾値電圧と出力電圧との関係を比較したグラフである。 図６は、本発明の実施の形態１に係るレベルシフタの変形例を示す回路構成図である。 図７は、本発明の実施の形態１に係るレベルシフタの変形例を示す駆動タイミングチャートである。 図８は、非特許文献１に記載された従来のレベルシフタの回路構成図である。
　本発明の一態様に係るレベルシフタは、入力電圧が印加される入力端子と、第１の容量素子と、ソース電極及びドレイン電極が前記入力端子と前記第１の容量素子の一方の電極との間に配置され、ゲート電極が前記第１の容量素子の他方の電極に接続された第１のトランジスタと、ソース電極及びドレイン電極が前記入力端子と前記第１の容量素子の他方の電極との間に配置された第２のトランジスタと、前記第２のトランジスタの導通及び非導通を切り換える信号を生成して当該信号を前記第２のトランジスタのゲート電極に供給する信号生成部と、前記入力端子に前記入力電圧が入力されている期間において、レベルシフトされた前記第１の容量素子の他方の電極の電圧を出力電圧として出力する出力端子とを備えることを特徴とする。
　上記構成によれば、第１の容量素子、第１の容量素子の両電極の電位を決定する第１のトランジスタ及び第２のトランジスタ、ならびに、第２のトランジスタの導通状態を制御する信号生成部を備えることにより、入力電圧をレベルシフトすることが可能となる。その際、レベルシフト動作のための専用電源線は不要であるので、配線スペースの削減と外部回路への負担を軽減することが可能となる。
　また、本発明の一態様に係るレベルシフタは、前記信号生成部が前記第２のトランジスタを導通状態とした状態で前記入力端子に前記入力電圧が入力されている期間に、前記第１の容量素子に前記入力電圧に対応した電圧が充電され、当該入力電圧がゲート電極に印加されることで導通状態となった前記第１のトランジスタを介して前記第１の容量素子の一方の電極に前記入力電圧が印加され、前記第１の容量素子の一方の電極に前記入力電圧が印加されたことに対応して前記信号生成部が前記第２のトランジスタを非導通とすることにより、前記第１の容量素子の他方の電極に前記入力電圧よりも電圧振幅の大きな前記出力電圧を発生させて、当該出力電圧を前記出力端子より出力させてもよい。
　また、本発明の一態様に係るレベルシフタにおいて、前記信号生成部は、前記出力電圧を発生させるための制御信号が印加される制御端子と、回路状態を初期化するための初期化信号が印加される初期化端子と、前記第２のトランジスタのゲート電極と前記第１の容量素子の一方の電極との間に接続された第２の容量素子と、ゲート電極が前記初期化端子に接続され、ソース電極及びドレイン電極の一方が前記制御端子に接続され、ソース電極及びドレイン電極の他方が前記第２のトランジスタのゲート電極に接続された第３のトランジスタと、ゲート電極が前記第１の容量素子の一方の電極に接続され、ソース電極及びドレイン電極の一方が前記第２のトランジスタのゲート電極に接続され、ソース電極及びドレイン電極の他方が基準端子に接続された第４のトランジスタと、ゲート電極が前記初期化端子に接続され、ソース電極及びドレイン電極の一方が前記第１の容量素子の一方の電極に接続され、ソース電極及びドレイン電極の他方が前記基準端子に接続された第５のトランジスタとを備えてもよい。
　これにより、ダイオード接続のＴＦＴを使用せず、第２のトランジスタを十分な逆バイアス状態とすることができる回路構成であることから、第２のトランジスタがデプレッション特性であっても、昇圧過程において確実に第２のトランジスタを非導通とすることができるので、昇圧特性の劣化を抑制することが可能となる。
　また、本発明の一態様に係るレベルシフタにおいて、前記第１～第５のトランジスタは、ｎ型の薄膜トランジスタであることが好ましい。
　また、本発明の一態様に係るレベルシフタにおいて、前記第１～第５のトランジスタは、ｐ型の薄膜トランジスタであってもよい。
　これらにより、レベルシフタの製造工程が簡略化され、また、製造歩留まりが向上する。
　また、本発明は、このような特徴的な手段を備えるレベルシフタとして実現することができるだけでなく、当該レベルシフタを備えたインバータ回路として実現することができる。
　また、本発明の一態様に係るインバータ回路は、上述したレベルシフタと、論理状態を表す２種類の入力電圧が入力されるインバータ入力端子と、前記２種類の入力電圧が表す論理状態が反転した論理状態を表す出力電圧を出力するインバータ出力端子と、一方の論理状態を表す第１の基準電圧が供給される第１基準線と、他方の論理状態を表す第２の基準電圧が供給される第２基準線と、ゲート電極とソース電極及びドレイン電極の一方とが前記第１基準線に接続され、ソース電極及びドレイン電極の他方が前記レベルシフタの前記入力端子に接続された第１入力トランジスタと、ゲート電極が前記インバータ入力端子に接続され、ソース電極及びドレイン電極の一方が前記入力端子に接続され、ソース電極及びドレイン電極の他方が前記第２基準線に接続された第２入力トランジスタと、ゲート電極が前記レベルシフタの前記出力端子に接続され、ソース電極及びドレイン電極の一方が前記第１基準線に接続され、ソース電極及びドレイン電極の他方が前記インバータ出力端子に接続された第１出力トランジスタと、ゲート電極が前記インバータ入力端子に接続され、ソース電極及びドレイン電極の一方が前記インバータ出力端子に接続され、ソース電極及びドレイン電極の他方が前記第２基準線に接続された第２出力トランジスタとを備え、前記インバータ入力端子は、さらに、前記レベルシフタの前記初期化端子に接続され、前記第１基準線は、さらに、前記レベルシフタの前記制御端子に接続されていてもよい。
　これにより、第１入力トランジスタ及び第２入力トランジスタで構成される入力部と、第１出力トランジスタ及び第２出力トランジスタで構成される出力部との間に配置されたレベルシフタにより、出力振幅の減衰を抑制でき、耐デプレッション特性を改善することが可能となる。
　また、本発明は、このような特徴的な手段を備えるレベルシフタとして実現することができるだけでなく、当該レベルシフタを備えたシフトレジスタとして実現することができる。
　シフトレジスタが、クロック信号をレベルシフトし当該レベルシフトされたクロック信号をシフトレジスタに供給する本発明の一態様に係るレベルシフタを備えることにより、シフトレジスタを構成する単位回路間で伝送される入力信号及び出力信号の信号電圧レベルを、減衰せず高いレベルに維持できる。これにより、シフトレジスタを構成するＴＦＴのオン抵抗を下げることが可能となる。よって出力信号の過渡特性が改善され、信号の転送効率が向上する。
　以下、本発明を実施するための形態について、図面を参照しながら説明する。
　（実施の形態１）
　図１は、本発明の実施の形態１に係るレベルシフタの一例を示す回路構成図である。同図におけるレベルシフタ１は、第１トランジスタ１１と、第２トランジスタ１２と、コンデンサ１３と、信号生成部２０とを備える。レベルシフタ１は、外部制御信号である初期化信号ＲＥＳＥＴをリセット信号線３から、及び、外部制御信号であるイネーブル信号ＥＮＢをイネーブル信号線４から所定のタイミングで入力されることにより、入力信号ＩＮをレベルシフトして出力信号ＯＵＴを出力する。
　コンデンサ１３は、一方の電極が第１トランジスタ１１のソース端子に接続され、他方の電極が第２トランジスタ１２のソース端子、第１トランジスタ１１のゲート端子、及び出力線５を介して出力端子に接続された第１の容量素子である。これにより、レベルシフタ１の出力レベルは、コンデンサ１３の他方の電極の電位により決定される。
　第１トランジスタ１１は、ゲート端子がコンデンサ１３の他方の電極に接続され、ドレイン端子が入力線２を介して入力端子に接続され、ソース端子がコンデンサ１３の一方の電極及び信号生成部２０に接続された第１のトランジスタである。
　第２トランジスタ１２は、ゲート端子が信号生成部２０に接続され、ドレイン端子が入力線２を介して入力端子に接続され、ソース端子がコンデンサ１３の他方の電極及び出力線５を介して出力端子に接続された第２のトランジスタである。
　信号生成部２０は、例えば、トランジスタ２１、２２及び２３と、コンデンサ２４とを備え、イネーブル信号ＥＮＢ、リセット信号ＲＥＳＥＴ及び入力信号ＩＮに応じて、第２トランジスタ１２のゲート端子に所定の電圧を出力する。これにより、レベルシフタ１の出力レベルを決定するコンデンサ１３の他方の電極の電位は、信号生成部２０からの出力、入力信号ＩＮ、ならびに、第１トランジスタ１１及び第２トランジスタ１２の導通状態により変化する。以下、信号生成部２０の構成要素の接続関係の一例について説明する。
　トランジスタ２１は、ゲート端子がリセット信号線３を介して初期化端子に接続され、ドレイン端子がイネーブル信号線４を介してイネーブル端子に接続され、ソース端子が第２トランジスタ１２のゲート端子に接続された第３のトランジスタである。
　トランジスタ２２は、ゲート端子が第１トランジスタ１１のソース端子及びコンデンサ１３の一方の電極に接続され、ドレイン端子がトランジスタ２１のソース端子に接続され、ソース端子が接地端子に接続された第４のトランジスタである。
　トランジスタ２３は、ゲート端子がリセット信号線３を介して初期化端子に接続され、ドレイン端子がトランジスタ２２のゲート端子に接続され、ソース端子が基準端子である接地端子に接続された第５のトランジスタである。
　コンデンサ２４は、一方の電極が第２トランジスタ１２のゲート端子、トランジスタ２１のソース端子及びトランジスタ２２のドレイン端子に接続され、他方の電極が第１トランジスタ１１のソース端子、コンデンサ１３の一方の電極、トランジスタ２２のゲート端子及びトランジスタ２３のドレイン端子に接続された第２の容量素子である。
　上記回路構成において、第１トランジスタ１１、第２トランジスタ１２、トランジスタ２１、トランジスタ２２及びトランジスタ２３は、ｎ型ＴＦＴで構成されていることが好ましい。これにより、レベルシフタの製造工程が簡略化され、また、製造歩留まりが向上する。
　信号生成部２０の上記回路構成により、信号生成部２０は、入力端子に入力電圧が入力される前の期間である期間１に、第２トランジスタ１２を導通状態とする信号を生成して当該信号を第２トランジスタ１２のゲート電極に供給し、その後、入力端子に入力電圧が入力されている期間２に、第２トランジスタ１２を導通状態から非導通状態へと切り換える信号を生成して当該信号を第２トランジスタ１２のゲート電極に供給する。これにより、出力端子には、上記期間２において、第２トランジスタ１２が非導通状態となった後に、レベルシフトされたコンデンサ１３の他方の電極の電圧を出力電圧として出力する。以下、各期間の具体的動作について、図２及び図３Ａ～図３Ｄを用いて説明する。
　図２は、本発明の実施の形態１に係るレベルシフタ１の駆動タイミングチャートである。同図には、レベルシフタ１を駆動するための制御信号であるイネーブル信号ＥＮＢ及びリセット信号ＲＥＳＥＴ、入力信号ＩＮ、ならびに出力信号ＯＵＴの各電圧レベルが表されている。時刻ｔ０１から時刻ｔ１０（上部タイミングチャート）では昇圧動作が実行され、時刻ｔ１１から時刻ｔ２０（下部タイミングチャート）では電圧維持動作及び昇圧動作が実行されない場合を示している。具体的には、時刻ｔ０１から時刻ｔ１０のように、イネーブル信号ＥＮＢがＨＩＧＨレベルの条件では昇圧動作が実行され、時刻ｔ１１から時刻ｔ２０のように、イネーブル信号ＥＮＢがＬＯＷレベルの条件では電圧維持動作及び昇圧動作が実行されていない。以下、特に、期間１～期間４を中心に、回路動作を説明する。
　まず、期間１～期間４の前提条件として、イネーブル信号ＥＮＢがＨＩＧＨレベルとなっている。
　次に、期間１において、リセット信号ＲＥＳＥＴの電圧がＨＩＧＨに設定される。
　図３Ａは、本発明の実施の形態１に係るレベルシフタの期間１における回路状態遷移図である。期間１において、リセット信号ＲＥＳＥＴがＨＩＧＨとなることにより、トランジスタ２１が導通状態となる。この導通状態と、期間１以前にイネーブル信号ＥＮＢがＨＩＧＨとなっていることから、コンデンサ２４の一方の電極はＨＩＧＨレベルとなる。また、リセット信号ＲＥＳＥＴがＨＩＧＨとなることにより、トランジスタ２３が導通状態となる。この導通状態と、トランジスタ２３のソース端子が接地されていることから、コンデンサ２４の他方の電極はＬＯＷレベルとなる。以上により、コンデンサ２４には電源電圧（ＨＩＧＨレベルとＬＯＷレベルとの電位差）相当の電圧が充電される。そうすると、第２トランジスタ１２のゲート端子にはＨＩＧＨ電圧が印加されるので、第２トランジスタ１２は導通状態となる。つまり、期間１では、コンデンサ２４に電源電圧相当の電圧を充電させることにより、昇圧動作の開始時まで第２トランジスタ１２を導通状態に維持させる。このとき、出力端子には、第２トランジスタ１２を介して、入力信号ＩＮのＬＯＷ電圧が印加されるので、出力信号ＯＵＴはＬＯＷレベルとなっている。また、期間１の最後には、リセット信号ＲＥＳＥＴがＬＯＷレベルとなっているが、コンデンサ２４による電圧保持動作により、第２トランジスタ１２の導通状態は維持される。
　次に、期間２において、入力信号ＩＮから入力電圧であるＨＩＧＨ電圧が印加される。
　図３Ｂは、本発明の実施の形態１に係るレベルシフタの期間２開始時における回路状態遷移図である。期間１以来、第２トランジスタ１２の導通状態が維持されているので、入力信号ＩＮがＨＩＧＨ電圧となったことにより、出力信号ＯＵＴは徐々にＬＯＷレベルからＨＩＧＨレベルへと変化する。これに対応して、第１トランジスタ１１のゲート電圧も徐々に上昇するので、第１トランジスタ１１のドレイン－ソース間のコンダクタンスも徐々に上昇する。これにより、第１トランジスタ１１を介して、入力端子側からコンデンサ１３の一方の電極側へと徐々に電流が流れ始める。
　図３Ｃは、本発明の実施の形態１に係るレベルシフタの期間２における回路状態遷移図である。期間２開始時において、第１トランジスタ１１を介して流れ始めた、入力端子側からコンデンサ１３の一方の電極側への電流により、期間２の定常時には、入力信号ＩＮのＨＩＧＨ電圧がコンデンサ１３の一方の電極に伝わり、当該電極の電位がＨＩＧＨレベルとなる。そうすると、コンデンサ１３の一方の電極に接続されているトランジスタ２２のゲート端子にもＨＩＧＨ電圧が印加されることにより、トランジスタ２２が導通状態となる。このとき、コンデンサ２４の一方の電極からトランジスタ２２を介して接地端子へと放電電流が流れ、コンデンサ２４の一方の電極及び第２トランジスタ１２のゲート端子の電位はＨＩＧＨレベルからＬＯＷレベルへと降下する。これにより、第２トランジスタ１２は非導通状態となる。
　ここで、第２トランジスタ１２が導通状態で期間２開始時に入力信号ＩＮがＨＩＧＨとなってから、第２トランジスタ１２が非導通状態となるまでの期間に、コンデンサ１３は入力信号ＩＮのＨＩＧＨ電圧に依存して充電されている。ここで、上記期間におけるコンデンサ１３の充電電圧をΔＶとすると、第２トランジスタ１２が非導通状態となった時点では、コンデンサ１３の一方の電極は、ＨＩＧＨレベル（電圧Ｈとする）に上昇しているので、コンデンサ１３の他方の電極及び出力端子の電圧は（Ｈ＋ΔＶ）となる。つまり、期間２において、第１トランジスタ１１が導通状態となることにより、コンデンサ１３による昇圧動作が実行される。また同時に、トランジスタ２２が導通状態となり、上記昇圧動作の過程において、第２トランジスタ１２が非導通状態となる。この段階で、昇圧動作が完了する。上記充電動作及び昇圧動作を通じて、入力信号ＩＮの電圧Ｈが、出力信号ＯＵＴの電圧（Ｈ＋ΔＶ）へと昇圧される。
　つまり、信号生成部２０が第２トランジスタ１２を導通状態とした状態で入力端子に入力信号ＩＮの入力電圧であるＨＩＧＨ電圧が入力されている期間２において、コンデンサ１３に当該ＨＩＧＨ電圧に対応した電圧が充電され、当該ＨＩＧＨ電圧がゲート電極に印加されることで導通状態となった第１トランジスタ１１を介してコンデンサ１３の一方の電極に上記ＨＩＧＨ電圧が印加される。一方、信号生成部２０は、コンデンサ１３の一方の電極に上記ＨＩＧＨ電圧が印加されたことに対応して第２トランジスタ１２を非導通とすることにより、コンデンサ１３の他方の電極に上記ＨＩＧＨ電圧よりも電圧振幅の大きな出力電圧を発生させて、当該出力電圧を出力端子より出力させる。
　次に、期間３では、既に、入力信号ＩＮがＬＯＷ電圧へと変化している。
　図３Ｄは、本発明の実施の形態１に係るレベルシフタの期間３における回路状態遷移図である。入力信号ＩＮの電位変化により、期間２の終了時から第１トランジスタ１１のソース端子及びドレイン端子の電位が逆転し、期間３では、第１トランジスタ１１を介して、コンデンサ１３の一方の電極側から入力端子側へと電流が流れる。この電流が流れている状態と、第１トランジスタ１１のゲート端子が、第２トランジスタ１２の非導通状態及びコンデンサ１３により電気的に遮断された状態であることにより、第１トランジスタ１１のゲート電圧は入力端子側へと放電され、結果的に出力信号ＯＵＴの電圧はＬＯＷレベルとなる。
　以上のように、本実施の形態に係るレベルシフタ１は、充電機能を有するコンデンサ１３、コンデンサ１３の両電極の電位を決定する第１トランジスタ１１及び第２トランジスタ１２、ならびに、第２トランジスタ１２の導通状態を制御する信号生成部２０を備え、イネーブル信号ＥＮＢ及びリセット信号ＲＥＳＥＴが所定のタイミングで供給されることにより、入力信号ＩＮを昇圧することが可能となる。レベルシフタ１が上記構成をとることにより、レベルシフト動作のための専用電源線は不要であり、配線スペースの削減と外部回路への負担を軽減することが可能となる。また、ダイオード接続のＴＦＴを使用せず、第２トランジスタ１２を十分な逆バイアス状態とすることができる回路構成であることから、第２トランジスタ１２がデプレッション特性であっても昇圧過程において確実に第２トランジスタ１２を非導通とすることができるので、昇圧特性の劣化を抑制することが可能となる。
　（実施の形態２）
　本実施の形態では、入力信号を論理反転する論理反転部と、実施の形態１に記載されたレベルシフタ１とを備えるインバータ回路について説明する。
　図４Ａは、本発明の実施の形態２に係るインバータ回路の回路構成図である。同図に記載されたインバータ回路３０は、入力部を構成するトランジスタ３１及び３２と、出力部を構成するトランジスタ３３及び３４と、入力部と出力部との間に配置されたレベルシフタ１とを備える。
　トランジスタ３１は、ゲート電極とドレイン電極とが一方の論理状態を表す第１の基準電圧（ＶＤＤ）が供給される第１基準線に接続され、ソース電極がレベルシフタ１の入力端子に接続された第１入力トランジスタである。
　トランジスタ３２は、ゲート電極が論理状態を表す２種類の入力電圧が入力されるインバータ入力端子に接続され、ドレイン電極が入力端子に接続され、ソース電極が他方の論理状態を表す第２の基準電圧（ＶＳＳ）が供給される第２基準線に接続された第２入力トランジスタである。
　トランジスタ３３は、ゲート電極がレベルシフタ１の出力端子に接続され、ドレイン電極の一方が第１基準線に接続され、ソース電極が、２種類の入力電圧が表す論理状態が反転した論理状態を表す出力電圧を出力するインバータ出力端子に接続された第１出力トランジスタである。
　トランジスタ３４は、ゲート電極がインバータ入力端子に接続され、ドレイン電極がインバータ出力端子に接続され、ソース電極が第２基準線に接続された第２出力トランジスタである。
　また、インバータ入力端子は、レベルシフタ１のリセット信号線３に接続され、第１基準線は、レベルシフタ１のイネーブル信号線４に接続されている。
　図４Ｂは、第１の比較例を示す従来のインバータ回路の回路構成図であり、図４Ｃは、第２の比較例を示す従来のインバータ回路の回路構成図である。
　図４Ｂに記載された従来のインバータ回路６００は、ダイオード接続されたｎ型のトランジスタ３１と、ゲート端子に入力信号ｉｎが印加されるｎ型のトランジスタ３２とが直列に接続され、トランジスタ３１及び３２の接続点から出力信号ｏｕｔが出力される。上記構成により、入力信号ｉｎがＨＩＧＨ電圧（ＶＤＤ）の場合、トランジスタ３２が導通状態となり、トランジスタ３２を通じて出力信号ｏｕｔはＬＯＷ電圧（ＶＳＳ）となる。逆に、入力信号ｉｎがＬＯＷ電圧（ＶＳＳ）の場合、トランジスタ３２は非導通状態となり、トランジスタ３１を通じて出力信号ｏｕｔはＨＩＧＨ電圧（ＶＤＤ）となる。
　図４Ｃに記載された従来のインバータ回路７００は、インバータ回路６００と比較して、入力部と出力部とで構成されている点が異なる。この構成における入出力関係は、インバータ回路６００における入出力関係と同様である。すなわち、入力信号ｉｎがＨＩＧＨ電圧（ＶＤＤ）の場合、トランジスタ３２が導通状態となり、トランジスタ３２を通じてトランジスタ３３のゲートにＬＯＷ電圧が印加されてトランジスタ３３が非導通状態となる。一方、トランジスタ３４は導通状態となり出力信号ｏｕｔはＬＯＷ電圧（ＶＳＳ）となる。逆に、入力信号ｉｎがＬＯＷ電圧（ＶＳＳ）の場合、トランジスタ３２は非導通状態となり、トランジスタ３１を通じてトランジスタ３３のゲートにＨＩＧＨ電圧が印加されてトランジスタ３３が導通状態となる。一方、トランジスタ３４は非導通状態となり出力信号ｏｕｔはＨＩＧＨ電圧（ＶＤＤ）となる。
　図５は、本発明及び従来のインバータ回路における、トランジスタの閾値電圧と出力電圧との関係を比較したグラフである。図５における横軸は、インバータ回路を構成するトランジスタの閾値電圧を表す。すなわち、閾値電圧が小さいほどトランジスタのデプレッション性が強く、閾値電圧が大きいほどトランジスタのエンハンスト性が強いことを示している。また、図５における縦軸は、入力信号ｉｎとしてＨＩＧＨ電圧を２５ＶとしＬＯＷ電圧を－３Ｖとした場合における、各インバータ回路の出力信号ｏｕｔにおけるＨＩＧＨ電圧（ＶｏｕｔＨ）及びＬＯＷ電圧（ＶｏｕｔＬ）を示している。つまり、図５のグラフは、入力振幅を２８Ｖとした場合の、出力振幅の閾値電圧依存性を表している。
　上述した従来のインバータ回路６００及び７００では、トランジスタのデプレッション性が強いほど、出力信号ｏｕｔのＨＩＧＨ電圧は降下し、ＬＯＷ電圧は上昇する。これは、トランジスタのデプレッション性が強いほど、インバータ回路の電源側から接地側へリーク電流が流れることにより、出力信号ｏｕｔの電圧振幅が劣化してしまうことによるものである。
　図５のグラフにおいて、本発明のインバータ回路３０は、従来のインバータ回路６００及び７００と比較して、デプレッション領域において出力振幅の劣化が抑制されている。これは、入力部と出力部との間に配置されたレベルシフタ１により、入力部から出力された信号がレベルシフタ１の入力信号ＩＮとなり、レベルシフタ１により昇圧された出力信号ＯＵＴが、出力部に入力されたことによるものである。
　以上のように、本実施の形態に係るインバータ回路３０によれば、入力部と出力部との間に配置されたレベルシフタ１により、出力振幅の減衰を抑制でき、耐デプレッション特性を改善することが可能となる。
　以上、本発明のレベルシフタ及びインバータ回路について、実施の形態に基づいて説明してきたが、本発明に係るレベルシフタ及びインバータ回路は、上記実施の形態に限定されるものではない。実施の形態１及び２における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１及び２に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るレベルシフタまたはインバータ回路を内蔵した各種機器も本発明に含まれる。
　なお、実施の形態１及び２では、レベルシフタ１を構成するトランジスタは全てｎ型ＴＦＴであることを想定したが、本発明のレベルシフタを構成するトランジスタは、全てｐ型ＴＦＴであっても同様の効果が奏される。以下、この場合の回路構成及び駆動タイミングについて説明する。
　図６は、本発明の実施の形態１に係るレベルシフタの変形例を示す回路構成図である。
　同図におけるレベルシフタ４０は、第１トランジスタ６１と、第２トランジスタ６２と、コンデンサ６３と、信号生成部５０とを備える。レベルシフタ４０は、リセット信号ＲＥＳＥＴをリセット信号線４３から、及び、イネーブル信号ＥＮＢをイネーブル信号線４４から所定のタイミングで入力されることにより、入力線４２を介して入力された入力信号ＩＮをレベルシフトして出力信号ＯＵＴを出力線４５から出力する。
　信号生成部５０は、例えば、トランジスタ５１、５２及び５３と、コンデンサ５４とを備え、イネーブル信号ＥＮＢ、リセット信号ＲＥＳＥＴ及び入力信号ＩＮに応じて、第２トランジスタ６２のゲート端子に所定の電圧を出力する。これにより、レベルシフタ４０の出力レベルを決定するコンデンサ６３の他方の電極の電位は、信号生成部５０からの出力、入力信号ＩＮ、ならびに、第１トランジスタ６１及び第２トランジスタ６２の導通状態により変化する。
　図６におけるレベルシフタ４０の回路構成は、図１におけるレベルシフタ１の回路構成と比較して、全てのトランジスタの導電型がｐ型となっていること、及び、電源電圧ＶＤＤと基準電圧である接地電圧ＶＳＳの接続関係が逆となっていることである。
　図７は、本発明の実施の形態１に係るレベルシフタの変形例を示す駆動タイミングチャートである。図７における駆動タイミングは、図２における駆動タイミングと比較して、各信号の電圧レベルが反転していることのみであり、当該各信号による回路動作は、実施の形態１に係るレベルシフタ１の回路動作と同じである。
　また、本発明の実施の形態１に係るレベルシフタを備えるシフトレジスタも、本発明の範囲である。本発明のレベルシフタを備えるシフトレジスタは、表示パネルのｍ行の画素行ごとに配置されたｍ本の走査線に対応した、カスケード接続されたｍ個の単位回路を備え、通常、ゲートドライバ回路に組み込まれる。ゲートドライバ回路は、例えば、表示パネルの周縁部である額縁領域に配置される。
　１行目の単位回路は、クロック信号発生器から出力されたクロック信号ＣＬＫと入力信号ＩＮ１とが所定のタイミングで入力されることにより、入力信号ＩＮ１に対して半クロック周期分遅れ、入力信号ＩＮ１のオン電圧出力期間（以後、出力期間と記す）と同じ出力期間を有する出力信号ＯＵＴ１を出力する。また、２行目の単位回路は、クロック信号ＣＬＫ、及び出力信号ＯＵＴ１と同じ信号である入力信号ＩＮ２が所定のタイミングで入力されることにより、出力信号ＯＵＴ１に対して半クロック周期分遅れ、入力信号ＩＮ１の出力期間と同じ出力期間を有する出力信号ＯＵＴ２を出力する。つまり、ｋ行目の単位回路は、クロック信号ＣＬＫ、及び出力信号ＯＵＴ（ｋ－１）と同じ信号である入力信号ＩＮｋが所定のタイミングで入力されることにより、出力信号ＯＵＴ（ｋ－１）に対して半クロック周期分遅れ、入力信号ＩＮ１の出力期間と同じ出力期間を有する出力信号ＯＵＴｋを出力する。
　上記構成を有するシフトレジスタが、クロック信号ＣＬＫをレベルシフトし当該レベルシフトされたクロック信号ＣＬＫをシフトレジスタに供給する本発明のレベルシフタを備えることにより、シフトレジスタを構成するトランジスタをより高い電圧で駆動させることが可能となりオン抵抗を下げられることから、出力信号ＯＵＴの過渡特性改善や、単位回路内での入力信号ＩＮ及び出力信号ＯＵＴの信号電圧の減衰抑制による信号転送効率の向上が可能となる。
　本発明のレベルシフタは、大画面及び高解像度が要望される、薄型テレビ、パーソナルコンピュータのディスプレイなどの技術分野に有用である。
　１、４０、５００　　レベルシフタ
　２、４２　　入力線
　３、４３　　リセット信号線
　４、４４　　イネーブル信号線
　５、４５　　出力線　　　　　
　１１、６１　　第１トランジスタ
　１２、６２　　第２トランジスタ
　１３、２４、５４、６３　　コンデンサ
　２０、５０　　信号生成部
　２１、２２、２３、３１、３２、３３、３４、５１、５２、５３　　トランジスタ
　３０、６００、７００　　インバータ回路
 

Claims (8)

  1. 　入力電圧が印加される入力端子と、
    　第１の容量素子と、
    　ソース電極及びドレイン電極が前記入力端子と前記第１の容量素子の一方の電極との間に配置され、ゲート電極が前記第１の容量素子の他方の電極に接続された第１のトランジスタと、
    　ソース電極及びドレイン電極が前記入力端子と前記第１の容量素子の他方の電極との間に配置された第２のトランジスタと、
    　前記第２のトランジスタの導通及び非導通を切り換える信号を生成して当該信号を前記第２のトランジスタのゲート電極に供給する信号生成部と、
    　前記入力端子に前記入力電圧が入力されている期間において、レベルシフトされた前記第１の容量素子の他方の電極の電圧を出力電圧として出力する出力端子とを備える
    　レベルシフタ。
  2. 　前記信号生成部が前記第２のトランジスタを導通状態とした状態で前記入力端子に前記入力電圧が入力されている期間に、前記第１の容量素子に前記入力電圧に対応した電圧が充電され、当該入力電圧がゲート電極に印加されることで導通状態となった前記第１のトランジスタを介して前記第１の容量素子の一方の電極に前記入力電圧が印加され、
    　前記第１の容量素子の一方の電極に前記入力電圧が印加されたことに対応して前記信号生成部が前記第２のトランジスタを非導通とすることにより、前記第１の容量素子の他方の電極に前記入力電圧よりも電圧振幅の大きな前記出力電圧を発生させて、当該出力電圧を前記出力端子より出力させる
    　請求項１に記載のレベルシフタ。
  3. 　前記信号生成部は、
    　前記出力電圧を発生させるための制御信号が印加される制御端子と、
    　回路状態を初期化するための初期化信号が印加される初期化端子と、
    　前記第２のトランジスタのゲート電極と前記第１の容量素子の一方の電極との間に接続された第２の容量素子と、
    　ゲート電極が前記初期化端子に接続され、ソース電極及びドレイン電極の一方が前記制御端子に接続され、ソース電極及びドレイン電極の他方が前記第２のトランジスタのゲート電極に接続された第３のトランジスタと、
    　ゲート電極が前記第１の容量素子の一方の電極に接続され、ソース電極及びドレイン電極の一方が前記第２のトランジスタのゲート電極に接続され、ソース電極及びドレイン電極の他方が基準端子に接続された第４のトランジスタと、
    　ゲート電極が前記初期化端子に接続され、ソース電極及びドレイン電極の一方が前記第１の容量素子の一方の電極に接続され、ソース電極及びドレイン電極の他方が前記基準端子に接続された第５のトランジスタとを備える
    　請求項１または２に記載のレベルシフタ。
  4. 　前記第１～第５のトランジスタは、ｎ型の薄膜トランジスタである
    　請求項３に記載のレベルシフタ。
  5. 　前記第１～第５のトランジスタは、ｐ型の薄膜トランジスタである
    　請求項３に記載のレベルシフタ。
  6. 　入力信号を論理反転する論理反転部と、
    　前記論理反転部の出力信号を前記入力端子に入力し、当該入力された電圧をレベルシフトして出力する請求項１～５のうちいずれか１項に記載のレベルシフタとを備える
    　インバータ回路。
  7. 　請求項３～５のいずれか１項に記載のレベルシフタと、
    　論理状態を表す２種類の入力電圧が入力されるインバータ入力端子と、
    　前記２種類の入力電圧が表す論理状態が反転した論理状態を表す出力電圧を出力するインバータ出力端子と、
    　一方の論理状態を表す第１の基準電圧が供給される第１基準線と、
    　他方の論理状態を表す第２の基準電圧が供給される第２基準線と、
    　ゲート電極とソース電極及びドレイン電極の一方とが前記第１基準線に接続され、ソース電極及びドレイン電極の他方が前記レベルシフタの前記入力端子に接続された第１入力トランジスタと、
    　ゲート電極が前記インバータ入力端子に接続され、ソース電極及びドレイン電極の一方が前記入力端子に接続され、ソース電極及びドレイン電極の他方が前記第２基準線に接続された第２入力トランジスタと、
    　ゲート電極が前記レベルシフタの前記出力端子に接続され、ソース電極及びドレイン電極の一方が前記第１基準線に接続され、ソース電極及びドレイン電極の他方が前記インバータ出力端子に接続された第１出力トランジスタと、
    　ゲート電極が前記インバータ入力端子に接続され、ソース電極及びドレイン電極の一方が前記インバータ出力端子に接続され、ソース電極及びドレイン電極の他方が前記第２基準線に接続された第２出力トランジスタとを備え、
    　前記インバータ入力端子は、さらに、前記レベルシフタの前記初期化端子に接続され、
    　前記第１基準線は、さらに、前記レベルシフタの前記制御端子に接続されている
    　インバータ回路。
  8. 　単位回路が多段接続され、クロック信号と入力信号とを入力して、前記入力信号を所定の遅延時間シフトさせた出力信号を出力するシフトレジスタであって、
    　前記クロック信号のクロック振幅を前記入力電圧としてレベルシフトし、当該レベルシフトされたクロック振幅である前記出力電圧を前記単位回路に出力する請求項１～５のうちいずれか１項に記載のレベルシフタを備える
    　シフトレジスタ。
     
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