JP2921510B2 - ブートストラップ回路 - Google Patents
ブートストラップ回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
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Description
【０００１】
【発明の属する技術分野】本発明は、シフトレジスタ回
路や出力バッファ回路等に用いられるブートストラップ
回路に関する。特に、回路を構成する全てのトランジス
タのソース〜ドレイン間に回路の電源電圧以下の電圧が
印加されるブートストラップ回路に関し、このブートス
トラップ回路を用いて構成したバッファ回路やシフトレ
ジスタ回路に関する。
路や出力バッファ回路等に用いられるブートストラップ
回路に関する。特に、回路を構成する全てのトランジス
タのソース〜ドレイン間に回路の電源電圧以下の電圧が
印加されるブートストラップ回路に関し、このブートス
トラップ回路を用いて構成したバッファ回路やシフトレ
ジスタ回路に関する。
【０００２】
【従来の技術】マトリクス型ディスプレイ装置、イメー
ジセンサ、或いは半導体メモリ装置等における走査信号
の発生や、マトリクスアレイの駆動用として、シフトレ
ジスタ回路やバッファ回路が良く用いられている。
ジセンサ、或いは半導体メモリ装置等における走査信号
の発生や、マトリクスアレイの駆動用として、シフトレ
ジスタ回路やバッファ回路が良く用いられている。
【０００３】これらシフトレジスタ回路の出力段やバッ
ファ回路等にはプッシュプル型の出力回路が一般に用い
られるが、例えばＮチャンネル型トランジスタを用いた
回路を考えると、プッシュプル型の出力回路を構成する
トランジスタのうち高電位側のトランジスタは、出力電
圧の上昇に伴ってゲート〜ソース間電圧Ｖｇｓが次第に
低下し、Ｖｇｓ＜Ｖｔ（Ｖｔはトランジスタの閾値電
圧）ではオフ状態となってしまう。このため、出力電圧
の振幅はＶｇｓ−Ｖｔまでしか取り出すことができず、
また高速動作にも無理があった。そこで、ブートストラ
ップ効果を用いた出力回路が考案されている。この回路
によれば出力電圧を電源電圧Ｖｄｄまで取り出すことが
でき、高速動作にも有利であることから、高速性を必要
とされる回路に広く用いられている。
ファ回路等にはプッシュプル型の出力回路が一般に用い
られるが、例えばＮチャンネル型トランジスタを用いた
回路を考えると、プッシュプル型の出力回路を構成する
トランジスタのうち高電位側のトランジスタは、出力電
圧の上昇に伴ってゲート〜ソース間電圧Ｖｇｓが次第に
低下し、Ｖｇｓ＜Ｖｔ（Ｖｔはトランジスタの閾値電
圧）ではオフ状態となってしまう。このため、出力電圧
の振幅はＶｇｓ−Ｖｔまでしか取り出すことができず、
また高速動作にも無理があった。そこで、ブートストラ
ップ効果を用いた出力回路が考案されている。この回路
によれば出力電圧を電源電圧Ｖｄｄまで取り出すことが
でき、高速動作にも有利であることから、高速性を必要
とされる回路に広く用いられている。
【０００４】従来のブートストラップ型バッファ回路の
基本回路を図１９に示す。この回路に用いるトランジス
タは例えばＮチャンネルトランジスタである。トランジ
スタＴｒ１９３とＴｒ１９４はプッシュプル型の出力回
路を構成しており、共通接続節点が出力端子ＯＵＴとな
る。一方、Ｔｒ１９１のソース電極とＴｒ１９２のドレ
イン電極との共通接続節点Ｎ１はＴｒ１９３のゲート電
極に接続されている。ノードＮ１と出力端子ＯＵＴの間
にはブートストラップ容量Ｃｂ１９１が接続されている
が、これは必ずしも必要ではなくＴｒ１９３のゲート〜
ソース間容量を利用してもよい。また、Ｃｂ１９１はこ
の図例のようにＭＯＳ容量を利用するケースが多いが、
絶縁層のみによる容量であってもよい。
基本回路を図１９に示す。この回路に用いるトランジス
タは例えばＮチャンネルトランジスタである。トランジ
スタＴｒ１９３とＴｒ１９４はプッシュプル型の出力回
路を構成しており、共通接続節点が出力端子ＯＵＴとな
る。一方、Ｔｒ１９１のソース電極とＴｒ１９２のドレ
イン電極との共通接続節点Ｎ１はＴｒ１９３のゲート電
極に接続されている。ノードＮ１と出力端子ＯＵＴの間
にはブートストラップ容量Ｃｂ１９１が接続されている
が、これは必ずしも必要ではなくＴｒ１９３のゲート〜
ソース間容量を利用してもよい。また、Ｃｂ１９１はこ
の図例のようにＭＯＳ容量を利用するケースが多いが、
絶縁層のみによる容量であってもよい。
【０００５】次にその動作を図２０のタイミングチャー
トを用いて説明する。但し、クロックΦ１、及び入力信
号ＩＮのＨｉ〜Ｌｏレベル間の電圧振幅はＶｄｄ〜Ｖｓ
ｓとする。Φ１がＬｏレベルで、且つＩＮがＨｉレベル
になると、Ｔｒ１９１がオン状態になり、電源Ｖｄｄか
らノードＮ１にチャージが行われる。そして、Ｎ１の電
位が上昇してＴｒ１９１のゲート〜ソース間電位がトラ
ンジスタの閾値電圧Ｖｔよりも小さくなると、Ｔｒ１９
１はオフ状態となりＮ１の電位はＶｄｄ−Ｖｔに保持さ
れる。一方、Ｎ１の電位の上昇に伴ってＴｒ１９３もオ
ン状態となるので、出力ＯＵＴに接続された図示してい
ない負荷に電荷がチャージされる。なお、負荷は一般に
トランジスタのゲートや配線等から構成される容量性負
荷であることが多い。このとき負荷へのチャージ電圧は
Ｖｄｄ−２Ｖｔとなる。ところで、出力ＯＵＴの電位が
上昇すると前述したブートストラップ容量Ｃｂ１９１を
介してＮ１の電位がＶｄｄ−Ｖｔなる保持電圧よりも高
い電圧に持ち上げれられるため、Ｔｒ１９３はオン状態
を維持し続けてＯＵＴの電位はさらに上昇し、ブートス
トラップ容量Ｃｂ１９１を介してＮ１の電位もさらに上
昇する。結局、Ｎ１の電位は電源電圧Ｖｄｄよりも高く
なるため、出力ＯＵＴの電位はＶｄｄまで上昇してもＴ
ｒ１９３はオン状態を維持することができる。さらに、
ＩＮがＬｏレベルに、Φ１がＨｉレベルになると、ＯＵ
ＴがＬｏレベルになるとともに、Ｎ１にチャージされて
いた電荷がリセット用トランジスタＴｒ１９２を介して
Ｖｓｓにリセットされる。以上の動作により、ブートス
トラップ回路は高出力、高速動作を行うことができる。
トを用いて説明する。但し、クロックΦ１、及び入力信
号ＩＮのＨｉ〜Ｌｏレベル間の電圧振幅はＶｄｄ〜Ｖｓ
ｓとする。Φ１がＬｏレベルで、且つＩＮがＨｉレベル
になると、Ｔｒ１９１がオン状態になり、電源Ｖｄｄか
らノードＮ１にチャージが行われる。そして、Ｎ１の電
位が上昇してＴｒ１９１のゲート〜ソース間電位がトラ
ンジスタの閾値電圧Ｖｔよりも小さくなると、Ｔｒ１９
１はオフ状態となりＮ１の電位はＶｄｄ−Ｖｔに保持さ
れる。一方、Ｎ１の電位の上昇に伴ってＴｒ１９３もオ
ン状態となるので、出力ＯＵＴに接続された図示してい
ない負荷に電荷がチャージされる。なお、負荷は一般に
トランジスタのゲートや配線等から構成される容量性負
荷であることが多い。このとき負荷へのチャージ電圧は
Ｖｄｄ−２Ｖｔとなる。ところで、出力ＯＵＴの電位が
上昇すると前述したブートストラップ容量Ｃｂ１９１を
介してＮ１の電位がＶｄｄ−Ｖｔなる保持電圧よりも高
い電圧に持ち上げれられるため、Ｔｒ１９３はオン状態
を維持し続けてＯＵＴの電位はさらに上昇し、ブートス
トラップ容量Ｃｂ１９１を介してＮ１の電位もさらに上
昇する。結局、Ｎ１の電位は電源電圧Ｖｄｄよりも高く
なるため、出力ＯＵＴの電位はＶｄｄまで上昇してもＴ
ｒ１９３はオン状態を維持することができる。さらに、
ＩＮがＬｏレベルに、Φ１がＨｉレベルになると、ＯＵ
ＴがＬｏレベルになるとともに、Ｎ１にチャージされて
いた電荷がリセット用トランジスタＴｒ１９２を介して
Ｖｓｓにリセットされる。以上の動作により、ブートス
トラップ回路は高出力、高速動作を行うことができる。
【０００６】従来のブートストラップ型バッファ回路の
例としては図２１に示すようなものがある。Ｔｒ２１１
はクロックΦ１のタイミングによりノードＮ１及び出力
ＯＵＴをＶｓｓ電位にリセットするための信号を生成す
る。Ｔｒ２１３〜２１６、及びＣｂ２１１は図１９の基
本回路の構成と同じである。Ｎ１の電位は入力信号ＩＮ
からのチャージによりＶｄｄ−Ｖｔまで上昇するが、ブ
ートストラップ容量Ｃｂ２１１を介したブートストラッ
プ効果により、Ｎ１の電位は電源電圧Ｖｄｄよりも高く
なる。よって、このときＴｒ２１７はオン状態を維持
し、出力ＯＵＴのＨｉレベル電位はＶｄｄまで取り出す
ことができる。
例としては図２１に示すようなものがある。Ｔｒ２１１
はクロックΦ１のタイミングによりノードＮ１及び出力
ＯＵＴをＶｓｓ電位にリセットするための信号を生成す
る。Ｔｒ２１３〜２１６、及びＣｂ２１１は図１９の基
本回路の構成と同じである。Ｎ１の電位は入力信号ＩＮ
からのチャージによりＶｄｄ−Ｖｔまで上昇するが、ブ
ートストラップ容量Ｃｂ２１１を介したブートストラッ
プ効果により、Ｎ１の電位は電源電圧Ｖｄｄよりも高く
なる。よって、このときＴｒ２１７はオン状態を維持
し、出力ＯＵＴのＨｉレベル電位はＶｄｄまで取り出す
ことができる。
【０００７】次に、従来のブートストラップ型シフトレ
ジスタ回路の例として、特公平１−５２９３４号公報に
は図２２の回路図に示すものが開示されている。この回
路は、１段当たり少なくとも３個のトランジスタ（Ｔｒ
２２１〜２２３）で構成されている。Ｔｒ２２４は出力
ＯＵＴのリセットを確実にするために追加されたもので
ある。１段目に着目すると、トランジスタＴｒ２２２と
Ｔｒ２２３がプッシュプル出力回路を構成しており、共
通接続節点が出力端子ＯＵＴ１となる。Ｔｒ２２３のド
レイン電極には２相クロックΦ１、Φ２のうちの何れか
一方（ここではΦ１）が印加される。また、Ｔｒ２２３
のゲート電極にはＴｒ２２１のソース、ドレイン電極の
何れか一方が接続されて（ノードＮ１）おり、さらにＴ
ｒ２２１、２２２のゲート電極にはもう一方のクロック
（ここではΦ２）が印加される。なお、Ｔｒ２２３のゲ
ート〜ドレイン電極間、またはゲート〜ソース電極間、
或いは両方にブートストラップ容量としての容量素子を
接続する場合もあり、この容量素子はＭＯＳ容量、或い
は絶縁層のみによる容量であってもよい。
ジスタ回路の例として、特公平１−５２９３４号公報に
は図２２の回路図に示すものが開示されている。この回
路は、１段当たり少なくとも３個のトランジスタ（Ｔｒ
２２１〜２２３）で構成されている。Ｔｒ２２４は出力
ＯＵＴのリセットを確実にするために追加されたもので
ある。１段目に着目すると、トランジスタＴｒ２２２と
Ｔｒ２２３がプッシュプル出力回路を構成しており、共
通接続節点が出力端子ＯＵＴ１となる。Ｔｒ２２３のド
レイン電極には２相クロックΦ１、Φ２のうちの何れか
一方（ここではΦ１）が印加される。また、Ｔｒ２２３
のゲート電極にはＴｒ２２１のソース、ドレイン電極の
何れか一方が接続されて（ノードＮ１）おり、さらにＴ
ｒ２２１、２２２のゲート電極にはもう一方のクロック
（ここではΦ２）が印加される。なお、Ｔｒ２２３のゲ
ート〜ドレイン電極間、またはゲート〜ソース電極間、
或いは両方にブートストラップ容量としての容量素子を
接続する場合もあり、この容量素子はＭＯＳ容量、或い
は絶縁層のみによる容量であってもよい。
【０００８】図２２の回路の動作を図２３に示すタイミ
ングチャートを参照しながら説明する。但し、クロック
Φ１、Φ２、及び入力信号ＩＮのＨｉ〜Ｌｏレベル間の
電圧振幅はＶｄｄ〜Ｖｓｓとする。入力信号ＩＮがＨｉ
レベルの時にΦ２がＨｉレベルになると、ノードＮ１は
Ｖｄｄ−Ｖｔなる電位にプリチャージされ、Ｔｒ２２３
はオン状態になる。しかし、このときはΦ１がＬｏレベ
ルであるため、出力ＯＵＴはＬｏレベルである。次に、
Φ２がＬｏレベルになるとＴｒ２２１はオフ状態になる
ので、Ｎ１の電荷は保持される。そして、Φ１がＨｉレ
ベルになると出力ＯＵＴの電位は上昇するが、このとき
Ｔｒ２２３のゲート容量を介したブートストラップ効果
により、Ｎ１の電位は電源電圧Ｖｄｄ以上に持ち上げら
れるため、出力ＯＵＴ１のＨｉレベル電位はＶｄｄまで
取り出すことができる。さらに、次のタイミングでΦ２
がＨｉレベルになると、Ｔｒ２２２がオン状態になって
ＯＵＴがＬｏレベルにリセットされるとともに、Ｎ１の
電荷がＴｒ２２１を介して入力ＩＮ側に放電されるの
で、Ｎ１もＬｏレベルにリセットされる。
ングチャートを参照しながら説明する。但し、クロック
Φ１、Φ２、及び入力信号ＩＮのＨｉ〜Ｌｏレベル間の
電圧振幅はＶｄｄ〜Ｖｓｓとする。入力信号ＩＮがＨｉ
レベルの時にΦ２がＨｉレベルになると、ノードＮ１は
Ｖｄｄ−Ｖｔなる電位にプリチャージされ、Ｔｒ２２３
はオン状態になる。しかし、このときはΦ１がＬｏレベ
ルであるため、出力ＯＵＴはＬｏレベルである。次に、
Φ２がＬｏレベルになるとＴｒ２２１はオフ状態になる
ので、Ｎ１の電荷は保持される。そして、Φ１がＨｉレ
ベルになると出力ＯＵＴの電位は上昇するが、このとき
Ｔｒ２２３のゲート容量を介したブートストラップ効果
により、Ｎ１の電位は電源電圧Ｖｄｄ以上に持ち上げら
れるため、出力ＯＵＴ１のＨｉレベル電位はＶｄｄまで
取り出すことができる。さらに、次のタイミングでΦ２
がＨｉレベルになると、Ｔｒ２２２がオン状態になって
ＯＵＴがＬｏレベルにリセットされるとともに、Ｎ１の
電荷がＴｒ２２１を介して入力ＩＮ側に放電されるの
で、Ｎ１もＬｏレベルにリセットされる。
【０００９】さらに、従来のブートストラップ型シフト
レジスタ回路の別の例を図２４の回路図に示す。この回
路は、１段当たり少なくとも４個のトランジスタ（Ｔｒ
２４１〜２４４）で構成されている。１段目に着目する
と、トランジスタＴｒ２４３とＴｒ２４４がプッシュプ
ル出力回路を構成しており、共通接続節点が出力端子Ｏ
ＵＴ１となる。Ｔｒ２４３のドレイン電極には２相クロ
ックΦ１、Φ２のうちの何れか一方（ここではΦ１）が
印加される。また、Ｔｒ２４３のゲート電極にはＴｒ２
４１のソース電極、及びＴｒ２４２のドレイン電極が接
続されて（ノードＮ１）おり、Ｔｒ２４４のゲート電極
にはもう一方のクロック（ここではΦ２）が印加され
る。さらに、Ｔｒ２４１のドレイン電極には電源Ｖｄｄ
もしくは入力信号ＩＮ（この例ではＶｄｄ）が印加され
る。なお、Ｔｒ２４３のゲート〜ドレイン電極間、また
はゲート〜ソース電極間、或いは両方にブートストラッ
プ容量としての容量素子を接続する場合もあり、この容
量素子はＭＯＳ容量、或いは絶縁層のみによる容量であ
ってもよい。
レジスタ回路の別の例を図２４の回路図に示す。この回
路は、１段当たり少なくとも４個のトランジスタ（Ｔｒ
２４１〜２４４）で構成されている。１段目に着目する
と、トランジスタＴｒ２４３とＴｒ２４４がプッシュプ
ル出力回路を構成しており、共通接続節点が出力端子Ｏ
ＵＴ１となる。Ｔｒ２４３のドレイン電極には２相クロ
ックΦ１、Φ２のうちの何れか一方（ここではΦ１）が
印加される。また、Ｔｒ２４３のゲート電極にはＴｒ２
４１のソース電極、及びＴｒ２４２のドレイン電極が接
続されて（ノードＮ１）おり、Ｔｒ２４４のゲート電極
にはもう一方のクロック（ここではΦ２）が印加され
る。さらに、Ｔｒ２４１のドレイン電極には電源Ｖｄｄ
もしくは入力信号ＩＮ（この例ではＶｄｄ）が印加され
る。なお、Ｔｒ２４３のゲート〜ドレイン電極間、また
はゲート〜ソース電極間、或いは両方にブートストラッ
プ容量としての容量素子を接続する場合もあり、この容
量素子はＭＯＳ容量、或いは絶縁層のみによる容量であ
ってもよい。
【００１０】図２４の回路の動作を図２５に示すタイミ
ングチャートを参照しながら説明する。但し、クロック
Φ１、Φ２、及び入力信号ＩＮのＨｉ〜Ｌｏレベル間の
電圧振幅はＶｄｄ〜Ｖｓｓとする。入力信号ＩＮがＨｉ
レベルの時にΦ２がＨｉレベルになると、ノードＮ１は
Ｖｄｄ−Ｖｔなる電位にプリチャージされ、Ｎ１は電荷
保持状態になるとともにＴｒ２４３はオン状態になる。
しかし、このときはΦ１がＬｏレベルであるため、出力
ＯＵＴはＬｏレベルである。そして、Φ１がＨｉレベル
になると出力ＯＵＴの電位は上昇するが、このときＴｒ
２４３のゲート容量を介したブートストラップ効果によ
り、Ｎ１の電位は電源電圧Ｖｄｄ以上に持ち上げられる
ため、出力ＯＵＴ１のＨｉレベル電位はＶｄｄまで取り
出すことができる。さらに、次のタイミングでΦ２がＨ
ｉレベルになると、Ｔｒ２４４がオン状態になってＯＵ
ＴがＬｏレベルにリセットされる。これと同じタイミン
グで出力ＯＵＴ２はＨｉレベルになり、Ｔｒ２４２がオ
ン状態になるので、Ｎ１もＬｏレベルにリセットされ
る。
ングチャートを参照しながら説明する。但し、クロック
Φ１、Φ２、及び入力信号ＩＮのＨｉ〜Ｌｏレベル間の
電圧振幅はＶｄｄ〜Ｖｓｓとする。入力信号ＩＮがＨｉ
レベルの時にΦ２がＨｉレベルになると、ノードＮ１は
Ｖｄｄ−Ｖｔなる電位にプリチャージされ、Ｎ１は電荷
保持状態になるとともにＴｒ２４３はオン状態になる。
しかし、このときはΦ１がＬｏレベルであるため、出力
ＯＵＴはＬｏレベルである。そして、Φ１がＨｉレベル
になると出力ＯＵＴの電位は上昇するが、このときＴｒ
２４３のゲート容量を介したブートストラップ効果によ
り、Ｎ１の電位は電源電圧Ｖｄｄ以上に持ち上げられる
ため、出力ＯＵＴ１のＨｉレベル電位はＶｄｄまで取り
出すことができる。さらに、次のタイミングでΦ２がＨ
ｉレベルになると、Ｔｒ２４４がオン状態になってＯＵ
ＴがＬｏレベルにリセットされる。これと同じタイミン
グで出力ＯＵＴ２はＨｉレベルになり、Ｔｒ２４２がオ
ン状態になるので、Ｎ１もＬｏレベルにリセットされ
る。
【００１１】図２６はブートストラップ型回路を用いた
インバータ回路で、特開昭６１−７７２４号公報に開示
されているものである。入力ＩＮがＨｉレベルになると
トランジスタＴｒ２６５がオン状態になり、出力ＯＵＴ
はＬｏレベルになる。また、ＩＮがＬｏレベルになると
オン状態にあるＴｒ２６４によりＯＵＴの電位が上昇す
るので、容量Ｃｂ２６１を介したブートストラップ効果
によりノードＮ１の電位は電源電圧Ｖｄｄよりも高い電
圧に持ち上げられる。
インバータ回路で、特開昭６１−７７２４号公報に開示
されているものである。入力ＩＮがＨｉレベルになると
トランジスタＴｒ２６５がオン状態になり、出力ＯＵＴ
はＬｏレベルになる。また、ＩＮがＬｏレベルになると
オン状態にあるＴｒ２６４によりＯＵＴの電位が上昇す
るので、容量Ｃｂ２６１を介したブートストラップ効果
によりノードＮ１の電位は電源電圧Ｖｄｄよりも高い電
圧に持ち上げられる。
【００１２】
【発明が解決しようとする課題】前項で述べた各従来例
の場合においては次のような問題点がある。すなわち、
図２１のバッファ回路、及び図２２、図２４のシフトレ
ジスタ回路では、ノードＮ１の電位がそれぞれ電源電圧
Ｖｄｄよりも高くなる。このため、Ｎ１の電位をリセッ
トするためのトランジスタ、すなわち図２１の回路では
Ｔｒ２１４の、また図２２の回路ではＴｒ２２１の、さ
らに図２４の回路ではＴｒ２４２のドレイン〜ソース電
極間に、それぞれＶｄｄよりも高い電圧が印加されるこ
とになる。従って、ブートストラップ効果が生じた際に
上記ノードＮ１の電位がトランジスタの耐圧を越えてし
まった場合には、トランジスタがブレークダウンを起こ
し、ひいてはトランジスタが破壊されてしまうという事
態を招く。
の場合においては次のような問題点がある。すなわち、
図２１のバッファ回路、及び図２２、図２４のシフトレ
ジスタ回路では、ノードＮ１の電位がそれぞれ電源電圧
Ｖｄｄよりも高くなる。このため、Ｎ１の電位をリセッ
トするためのトランジスタ、すなわち図２１の回路では
Ｔｒ２１４の、また図２２の回路ではＴｒ２２１の、さ
らに図２４の回路ではＴｒ２４２のドレイン〜ソース電
極間に、それぞれＶｄｄよりも高い電圧が印加されるこ
とになる。従って、ブートストラップ効果が生じた際に
上記ノードＮ１の電位がトランジスタの耐圧を越えてし
まった場合には、トランジスタがブレークダウンを起こ
し、ひいてはトランジスタが破壊されてしまうという事
態を招く。
【００１３】図２６の回路では上述したようなリセット
用トランジスタがなく、何れのトランジスタのドレイン
〜ソース電極間の電位差も電源電圧以下となる。しかし
ながら、この回路方式ではＴｒ２６４が常にオン状態と
なっているため、入力ＩＮがＨｉレベルのときにはＶｄ
ｄ〜Ｖｓｓ間に定常的な電流が流れることとなり、消費
電力の増大を招くという問題がある。さらに、出力ＯＵ
ＴのＬｏレベル出力電圧はＶｓｓ電位にはならずにＴｒ
２６４、及びＴｒ２６５で分圧したものとなるため出力
振幅が小さくなり、次段の回路の動作マージンの低下を
招くという問題がある。
用トランジスタがなく、何れのトランジスタのドレイン
〜ソース電極間の電位差も電源電圧以下となる。しかし
ながら、この回路方式ではＴｒ２６４が常にオン状態と
なっているため、入力ＩＮがＨｉレベルのときにはＶｄ
ｄ〜Ｖｓｓ間に定常的な電流が流れることとなり、消費
電力の増大を招くという問題がある。さらに、出力ＯＵ
ＴのＬｏレベル出力電圧はＶｓｓ電位にはならずにＴｒ
２６４、及びＴｒ２６５で分圧したものとなるため出力
振幅が小さくなり、次段の回路の動作マージンの低下を
招くという問題がある。
【００１４】トランジスタの耐圧の問題に対しては、ブ
ートストラップ効果を小さく抑えるためにノードＮ１の
全容量に対する高電位側出力トランジスタのゲート容量
の割合が小さくなるように回路設計をする方法がある。
具体的にはプッシュプル型出力トランジスタのサイズを
小さくしたり、ブートストラップ容量を小さくする、等
の方法があげられる。しかし、このような方法では前記
高電位側トランジスタのオン抵抗が上がってしまい、動
作速度が低下するという問題がある。また、回路の電源
電圧自体を下げる方法でもトランジスタのオン抵抗が上
がるため、やはり動作速度が低下するという問題があ
る。
ートストラップ効果を小さく抑えるためにノードＮ１の
全容量に対する高電位側出力トランジスタのゲート容量
の割合が小さくなるように回路設計をする方法がある。
具体的にはプッシュプル型出力トランジスタのサイズを
小さくしたり、ブートストラップ容量を小さくする、等
の方法があげられる。しかし、このような方法では前記
高電位側トランジスタのオン抵抗が上がってしまい、動
作速度が低下するという問題がある。また、回路の電源
電圧自体を下げる方法でもトランジスタのオン抵抗が上
がるため、やはり動作速度が低下するという問題があ
る。
【００１５】本発明の目的は、上述したような問題点に
鑑み、ブートストラップ効果を小さく抑えるような回路
設計をする、回路の電源電圧を下げる、あるいはリセッ
ト用トランジスタを設けない回路構成とする、等の手段
をとることなく、高速動作の可能なブートストラップ回
路を提供することにある。
鑑み、ブートストラップ効果を小さく抑えるような回路
設計をする、回路の電源電圧を下げる、あるいはリセッ
ト用トランジスタを設けない回路構成とする、等の手段
をとることなく、高速動作の可能なブートストラップ回
路を提供することにある。
【００１６】
【課題を解決するための手段】本発明のブートストラッ
プ回路は、節点電圧が高電位電源電圧よりも高くなる節
点と、信号入力端子または低電位電源との間に、リセッ
ト用トランジスタを接続し、前記リセット用トランジス
タのゲート電極に制御用信号を印加する構成としたブー
トストラップ回路において、回路の構成要素となる全て
のトランジスタのドレイン〜ソース間に回路の電源電圧
以下の電圧が印加されるようにしたことを特徴とする。
プ回路は、節点電圧が高電位電源電圧よりも高くなる節
点と、信号入力端子または低電位電源との間に、リセッ
ト用トランジスタを接続し、前記リセット用トランジス
タのゲート電極に制御用信号を印加する構成としたブー
トストラップ回路において、回路の構成要素となる全て
のトランジスタのドレイン〜ソース間に回路の電源電圧
以下の電圧が印加されるようにしたことを特徴とする。
【００１７】具体的には、その構成要素となるトランジ
スタのうちドレイン〜ソース間に回路の電源電圧よりも
高い電圧が印加されるトランジスタに対して、そのトラ
ンジスタを例えば２個に直列分割し、さらにその接続節
点に対して電源電圧以下の電圧を印加する手段を用いた
ことを特徴とする。
スタのうちドレイン〜ソース間に回路の電源電圧よりも
高い電圧が印加されるトランジスタに対して、そのトラ
ンジスタを例えば２個に直列分割し、さらにその接続節
点に対して電源電圧以下の電圧を印加する手段を用いた
ことを特徴とする。
【００１８】本発明のブートストラップ型回路によれ
ば、２個以上に直列分割されたトランジスタの各々のド
レイン〜ソース間に印加される電圧は回路の電源電圧以
下となるため、回路の構成要素となる全てのトランジス
タのドレイン〜ソース間に印加される電圧は回路の電源
電圧よりも高くなることはない。
ば、２個以上に直列分割されたトランジスタの各々のド
レイン〜ソース間に印加される電圧は回路の電源電圧以
下となるため、回路の構成要素となる全てのトランジス
タのドレイン〜ソース間に印加される電圧は回路の電源
電圧よりも高くなることはない。
【００１９】
【発明の実施の形態】以下に、本発明の第１の実施形態
について説明する。図１は本発明のブートストラップ回
路を用いたバッファ回路における基本回路図で、図２は
その動作を示すタイミングチャートである。
について説明する。図１は本発明のブートストラップ回
路を用いたバッファ回路における基本回路図で、図２は
その動作を示すタイミングチャートである。
【００２０】その回路構成を図１を参照しながら説明す
る。この回路に用いるトランジスタは例えばＮチャンネ
ルＭＯＳ型電界効果型トランジスタであるが、Ｐチャン
ネルトランジスタを用いた構成であってもよい。トラン
ジスタＴｒ１３とＴｒ１４はプッシュプル型の出力回路
を構成しており、共通接続節点が出力端子ＯＵＴとな
る。また、Ｔｒ１１のソース電極とＴｒ１２のドレイン
電極との共通接続節点Ｎ１はＴｒ１３のゲート電極に接
続されている。一方、Ｔｒ１３のドレイン電極は高電位
電源Ｖｄｄ、もしくはクロックΦ１とは位相の異なるク
ロック信号に接続されるが、本形態ではＶｄｄに接続し
た例を示している。さらに、Ｎ１と低電位電源Ｖｓｓと
の間には２個のトランジスタＴｒ１２、及びＴｒ１５の
ドレイン、ソース電極がそれぞれ直列になるように接続
されている。そして、Ｔｒ１２とＴｒ１５の接続節点Ｎ
２には、Ｔｒ１６のソース、ドレイン電極を介して出力
ＯＵＴが印加される。Ｔｒ１２とＴｒ１５の双方のゲー
ト電極にはクロックΦ１が印加される。ところで、ノー
ドＮ１とＯＵＴの間にはブートストラップ容量Ｃｂ１１
が接続されているが、これは必ずしも必要ではなくＴｒ
１３のゲート〜ソース間容量を利用してもよい。また、
Ｃｂ１１はこの図例のようにＭＯＳ容量を利用するケー
スが多いが、絶縁層のみによる容量であってもよい。
る。この回路に用いるトランジスタは例えばＮチャンネ
ルＭＯＳ型電界効果型トランジスタであるが、Ｐチャン
ネルトランジスタを用いた構成であってもよい。トラン
ジスタＴｒ１３とＴｒ１４はプッシュプル型の出力回路
を構成しており、共通接続節点が出力端子ＯＵＴとな
る。また、Ｔｒ１１のソース電極とＴｒ１２のドレイン
電極との共通接続節点Ｎ１はＴｒ１３のゲート電極に接
続されている。一方、Ｔｒ１３のドレイン電極は高電位
電源Ｖｄｄ、もしくはクロックΦ１とは位相の異なるク
ロック信号に接続されるが、本形態ではＶｄｄに接続し
た例を示している。さらに、Ｎ１と低電位電源Ｖｓｓと
の間には２個のトランジスタＴｒ１２、及びＴｒ１５の
ドレイン、ソース電極がそれぞれ直列になるように接続
されている。そして、Ｔｒ１２とＴｒ１５の接続節点Ｎ
２には、Ｔｒ１６のソース、ドレイン電極を介して出力
ＯＵＴが印加される。Ｔｒ１２とＴｒ１５の双方のゲー
ト電極にはクロックΦ１が印加される。ところで、ノー
ドＮ１とＯＵＴの間にはブートストラップ容量Ｃｂ１１
が接続されているが、これは必ずしも必要ではなくＴｒ
１３のゲート〜ソース間容量を利用してもよい。また、
Ｃｂ１１はこの図例のようにＭＯＳ容量を利用するケー
スが多いが、絶縁層のみによる容量であってもよい。
【００２１】次に、図１の基本回路の動作を図２のタイ
ミングチャートを参照しながら説明する。ここで、クロ
ックΦ１、及び入力信号ＩＮのＨｉ〜Ｌｏレベル間の電
圧振幅はＶｄｄ〜Ｖｓｓとしているが、これに限定され
るものではない。
ミングチャートを参照しながら説明する。ここで、クロ
ックΦ１、及び入力信号ＩＮのＨｉ〜Ｌｏレベル間の電
圧振幅はＶｄｄ〜Ｖｓｓとしているが、これに限定され
るものではない。
【００２２】始めに、Φ１がＬｏレベルになり、且つ入
力信号ＩＮがＨｉレベルになると、Ｔｒ１１がオン状態
になり、高電位電源ＶｄｄからノードＮ１にチャージが
行われる。そして、Ｎ１の電位が上昇してＴｒ１１のゲ
ート〜ソース間電圧がトランジスタの閾値電圧Ｖｔより
も小さくなると、Ｔｒ１１はオフ状態となりＮ１の電位
はＶｄｄ−Ｖｔに保持される。一方、Ｎ１の電位の上昇
に伴ってＴｒ１３もオン状態となるので、出力ＯＵＴに
接続された図１に示していない負荷に電荷がチャージさ
れる。なお、負荷は一般にトランジスタのゲートや配線
等から構成される容量性負荷であることが多い。このと
き負荷へのチャージ電圧はＶｄｄ−２Ｖｔとなる。とこ
ろで、出力ＯＵＴの電位が上昇すると前述したブートス
トラップ容量Ｃｂ１１を介してＮ１の電位がＶｄｄ−Ｖ
ｔなる保持電圧よりも高い電圧に持ち上げれられるた
め、Ｔｒ１３はオン状態を維持し続けてＯＵＴの電位は
さらに上昇し、ブートストラップ容量Ｃｂ１１を介して
Ｎ１の電位もさらに上昇する。このときのＮ１の電位Ｖ
ｂは Ｖｂ＝Ｖｄｄ−Ｖｔ＋Ｃｇｓ／（Ｃｇｓ＋Ｃｔ）・Ｖｏｕｔ ……（１） と表される。但し、ＣｇｓはＴｒ１３のゲート〜ソース
電極間容量とブートストラップ容量Ｃｂ１１の合成容
量、ＣｔはノードＮ１におけるＣｇｓ以外の容量、また
Ｖｏｕｔは出力ＯＵＴの電位の上昇分である。上式よ
り、Ｖｂの最大値は２Ｖｄｄ−Ｖｔよりも小さい。この
ようにＮ１の電位はＶｄｄよりも高くなるため、ＯＵＴ
の電位はＶｄｄまで上昇し、このときもＴｒ１３はオン
状態を維持する。
力信号ＩＮがＨｉレベルになると、Ｔｒ１１がオン状態
になり、高電位電源ＶｄｄからノードＮ１にチャージが
行われる。そして、Ｎ１の電位が上昇してＴｒ１１のゲ
ート〜ソース間電圧がトランジスタの閾値電圧Ｖｔより
も小さくなると、Ｔｒ１１はオフ状態となりＮ１の電位
はＶｄｄ−Ｖｔに保持される。一方、Ｎ１の電位の上昇
に伴ってＴｒ１３もオン状態となるので、出力ＯＵＴに
接続された図１に示していない負荷に電荷がチャージさ
れる。なお、負荷は一般にトランジスタのゲートや配線
等から構成される容量性負荷であることが多い。このと
き負荷へのチャージ電圧はＶｄｄ−２Ｖｔとなる。とこ
ろで、出力ＯＵＴの電位が上昇すると前述したブートス
トラップ容量Ｃｂ１１を介してＮ１の電位がＶｄｄ−Ｖ
ｔなる保持電圧よりも高い電圧に持ち上げれられるた
め、Ｔｒ１３はオン状態を維持し続けてＯＵＴの電位は
さらに上昇し、ブートストラップ容量Ｃｂ１１を介して
Ｎ１の電位もさらに上昇する。このときのＮ１の電位Ｖ
ｂは Ｖｂ＝Ｖｄｄ−Ｖｔ＋Ｃｇｓ／（Ｃｇｓ＋Ｃｔ）・Ｖｏｕｔ ……（１） と表される。但し、ＣｇｓはＴｒ１３のゲート〜ソース
電極間容量とブートストラップ容量Ｃｂ１１の合成容
量、ＣｔはノードＮ１におけるＣｇｓ以外の容量、また
Ｖｏｕｔは出力ＯＵＴの電位の上昇分である。上式よ
り、Ｖｂの最大値は２Ｖｄｄ−Ｖｔよりも小さい。この
ようにＮ１の電位はＶｄｄよりも高くなるため、ＯＵＴ
の電位はＶｄｄまで上昇し、このときもＴｒ１３はオン
状態を維持する。
【００２３】そして、ＩＮがＬｏレベルになるとＴｒ１
１がオフ状態になり、Ｎ１へのチャージが停止する。続
いてΦ１がＨｉレベルになるとＴｒ１２、Ｔｒ１４、Ｔ
ｒ１５がオン状態になり、ＯＵＴの電位がＶｓｓにリセ
ットされるとともに、Ｎ１、及びＮ２もＶｓｓにリセッ
トされる。
１がオフ状態になり、Ｎ１へのチャージが停止する。続
いてΦ１がＨｉレベルになるとＴｒ１２、Ｔｒ１４、Ｔ
ｒ１５がオン状態になり、ＯＵＴの電位がＶｓｓにリセ
ットされるとともに、Ｎ１、及びＮ２もＶｓｓにリセッ
トされる。
【００２４】ここで、ノードＮ１の電位がＶｄｄよりも
高くなっている期間に着目すると、この期間ではＴｒ１
６が既にオン状態であるため、出力ＯＵＴの電位がＴｒ
１６を介してノードＮ２に印加される。従って、Ｔｒ１
５のドレイン〜ソース間電圧はＯＵＴのＨｉレベルであ
るＶｄｄとなり、またＴｒ１２のそれはＶｂ−Ｖｄｄと
なる。Ｖｂの最大値は（１）式から２Ｖｄｄ−Ｖｔであ
るからＴｒ１５のドレイン〜ソース間電圧の最大値はＶ
ｄｄ−Ｖｔとなる。なお、図２における過度的な状態を
考えると、Ｖｄｄ−Ｖｔを越えたＮ１の電位の変化は、
（１）式で表されるように出力電位ＶｏｕｔがＶｓｓか
ら上昇して変化するのに合わせてブートストラップ効果
が現れる。このことから、過度状態におけるＴｒ１２の
ドレイン〜ソース間電圧の最大値もＶｄｄ−Ｖｔ以下で
ある。以上のことから、本実施形態における全てのトラ
ンジスタのドレイン〜ソース電極間電圧は電源電圧Ｖｄ
ｄ以下となる。
高くなっている期間に着目すると、この期間ではＴｒ１
６が既にオン状態であるため、出力ＯＵＴの電位がＴｒ
１６を介してノードＮ２に印加される。従って、Ｔｒ１
５のドレイン〜ソース間電圧はＯＵＴのＨｉレベルであ
るＶｄｄとなり、またＴｒ１２のそれはＶｂ−Ｖｄｄと
なる。Ｖｂの最大値は（１）式から２Ｖｄｄ−Ｖｔであ
るからＴｒ１５のドレイン〜ソース間電圧の最大値はＶ
ｄｄ−Ｖｔとなる。なお、図２における過度的な状態を
考えると、Ｖｄｄ−Ｖｔを越えたＮ１の電位の変化は、
（１）式で表されるように出力電位ＶｏｕｔがＶｓｓか
ら上昇して変化するのに合わせてブートストラップ効果
が現れる。このことから、過度状態におけるＴｒ１２の
ドレイン〜ソース間電圧の最大値もＶｄｄ−Ｖｔ以下で
ある。以上のことから、本実施形態における全てのトラ
ンジスタのドレイン〜ソース電極間電圧は電源電圧Ｖｄ
ｄ以下となる。
【００２５】以上の動作の中で、Ｔｒ１４のゲート電極
に印加するクロックはΦ１とはタイミングの異なるもの
であっても良いが、好ましくはそのクロックがＨｉから
Ｌｏレベルに変化するタイミングが、Φ１がＨｉからＬ
ｏレベルに変化するタイミングか、入力信号ＩＮがＬｏ
からＨｉレベルに変化するタイミングの何れよりも遅く
する。
に印加するクロックはΦ１とはタイミングの異なるもの
であっても良いが、好ましくはそのクロックがＨｉから
Ｌｏレベルに変化するタイミングが、Φ１がＨｉからＬ
ｏレベルに変化するタイミングか、入力信号ＩＮがＬｏ
からＨｉレベルに変化するタイミングの何れよりも遅く
する。
【００２６】なお、本実施の形態のブートストラップ回
路は、一般的には半導体基板上に不純物導入、及び熱拡
散行程等を施すことにより作製されたトランジスタによ
り構成されるが、薄膜トランジスタを用いて本回路を構
成してもよい。すなわち、絶縁性基板上に半導体層を堆
積し、これをレーザー、熱、もしくは光等により活性化
する。そしてこの上に絶縁層を堆積後ゲート電極を形成
し、さらにこのゲート電極をマスクとして前述の活性化
した半導体領域に不純物を導入することにより薄膜トラ
ンジスタが作製されるが、作成方法は必ずしも今述べた
方法に限定されるものではない。
路は、一般的には半導体基板上に不純物導入、及び熱拡
散行程等を施すことにより作製されたトランジスタによ
り構成されるが、薄膜トランジスタを用いて本回路を構
成してもよい。すなわち、絶縁性基板上に半導体層を堆
積し、これをレーザー、熱、もしくは光等により活性化
する。そしてこの上に絶縁層を堆積後ゲート電極を形成
し、さらにこのゲート電極をマスクとして前述の活性化
した半導体領域に不純物を導入することにより薄膜トラ
ンジスタが作製されるが、作成方法は必ずしも今述べた
方法に限定されるものではない。
【００２７】
（実施例１）次に、本発明のバッファ回路の１実施例に
ついて説明する。
ついて説明する。
【００２８】図３は本発明のブートストラップ回路を用
いたバッファ回路の１実施例を示す回路図、また図４は
その動作タイミングチャートである。
いたバッファ回路の１実施例を示す回路図、また図４は
その動作タイミングチャートである。
【００２９】その動作を図３、及び図４を参照しながら
説明する。図３中Ｔｒ３３〜３６、Ｔｒ３９、Ｔｒ３１
０、及びＣｂ３１は図１の基本回路のものと同じであ
る。クロックΦ１がＨｉからＬｏレベルになり、また入
力信号ＩＮがＬｏからＨｉレベルになると、Ｔｒ３３を
介してノードＮ１に電荷がチャージされる。このときノ
ードＤはＬｏレベルになるため、ノードＮ１、Ｎ２、
Ｂ、及びＯＵＴのリセットは解除される。やがてＮ１の
電位が上昇してＴｒ３５、Ｔｒ３７がオン状態になる
と、Ｂ、ＯＵＴの電位が上昇するので、Ｃｂ３１を介し
たブートストラップ効果によりＮ１の電位は電源電圧Ｖ
ｄｄよりも高くなる。一方、このときＢの電位はＶｄｄ
となり、これをＴｒ３１０を介してＮ２に印加すること
により、全てのトランジスタのドレイン〜ソース電極間
電圧は電源電圧Ｖｄｄ以下となる。そして、ＩＮがＬｏ
レベルになるとＮ１へのチャージが停止し、さらにΦ１
がＨｉレベルになると、Ｎ１、Ｂ、ＯＵＴはＬｏレベル
にリセットされる。
説明する。図３中Ｔｒ３３〜３６、Ｔｒ３９、Ｔｒ３１
０、及びＣｂ３１は図１の基本回路のものと同じであ
る。クロックΦ１がＨｉからＬｏレベルになり、また入
力信号ＩＮがＬｏからＨｉレベルになると、Ｔｒ３３を
介してノードＮ１に電荷がチャージされる。このときノ
ードＤはＬｏレベルになるため、ノードＮ１、Ｎ２、
Ｂ、及びＯＵＴのリセットは解除される。やがてＮ１の
電位が上昇してＴｒ３５、Ｔｒ３７がオン状態になる
と、Ｂ、ＯＵＴの電位が上昇するので、Ｃｂ３１を介し
たブートストラップ効果によりＮ１の電位は電源電圧Ｖ
ｄｄよりも高くなる。一方、このときＢの電位はＶｄｄ
となり、これをＴｒ３１０を介してＮ２に印加すること
により、全てのトランジスタのドレイン〜ソース電極間
電圧は電源電圧Ｖｄｄ以下となる。そして、ＩＮがＬｏ
レベルになるとＮ１へのチャージが停止し、さらにΦ１
がＨｉレベルになると、Ｎ１、Ｂ、ＯＵＴはＬｏレベル
にリセットされる。
【００３０】（実施例２）図５は本発明のブートストラ
ップ回路を用いたバッファ回路の他の実施例を示す回路
図である。前記図３の実施例１との違いは、図３のＴｒ
３１０を省略し、ノードＢをＴｒ３４とＴｒ３９の接続
節点に直接に接続した点である。その動作タイミングチ
ャートは実施例１のタイミングチャート図４と同様であ
り、動作もほとんど同じであるため、詳細は省略する。
本実施例においても全てのトランジスタのドレイン〜ソ
ース電極間電圧は電源電圧Ｖｄｄ以下となる。
ップ回路を用いたバッファ回路の他の実施例を示す回路
図である。前記図３の実施例１との違いは、図３のＴｒ
３１０を省略し、ノードＢをＴｒ３４とＴｒ３９の接続
節点に直接に接続した点である。その動作タイミングチ
ャートは実施例１のタイミングチャート図４と同様であ
り、動作もほとんど同じであるため、詳細は省略する。
本実施例においても全てのトランジスタのドレイン〜ソ
ース電極間電圧は電源電圧Ｖｄｄ以下となる。
【００３１】（実施例３）図６は本発明のブートストラ
ップ型回路を用いたシフトレジスタ回路における第１の
基本回路図で、図８はその動作を示すタイミングチャー
トである。
ップ型回路を用いたシフトレジスタ回路における第１の
基本回路図で、図８はその動作を示すタイミングチャー
トである。
【００３２】その回路構成を図６を参照しながら説明す
る。この回路に用いるトランジスタは例えばＮチャンネ
ルＭＯＳ型電界効果型トランジスタであるが、Ｐチャン
ネルトランジスタを用いた構成であってもよい。トラン
ジスタＴｒ６３とＴｒ６２はプッシュプル型の出力回路
を構成しており、共通接続節点が出力端子ＯＵＴ１とな
る。Ｔｒ６３のゲート電極と入力信号ＩＮとの間には２
個のトランジスタＴｒ６１、及びＴｒ６４のドレイン、
ソース電極がそれぞれ直列になるように接続されてい
る。そして、Ｔｒ６１とＴｒ６４の接続節点Ｎ２には、
Ｔｒ６５のソース、ドレイン電極を介して出力ＯＵＴが
印加されるが、ＯＵＴに限らず、Φ１またはＶｄｄをＮ
２に印加しても良い。Ｔｒ６５のゲート電極にはΦ１が
印加される。なお、Ｔｒ６３のドレイン電極には２相ク
ロックΦ１、Φ２のうちの何れか一方（ここではΦ１）
が印加される。また、Ｔｒ６３のゲート電極にはＴｒ６
１のソース、ドレイン電極の何れか一方が接続されて
（ノードＮ１）おり、さらにＴｒ６４、Ｔｒ６１、Ｔｒ
６２のゲート電極にはもう一方のクロック（ここではΦ
２）が印加される。なお、ここでは図示していないが、
Ｔｒ６３のゲート〜ドレイン電極間、またはゲート〜ソ
ース電極間、或いは両方にブートストラップ容量として
の容量素子を接続する場合もあり、この容量素子はＭＯ
Ｓ容量、或いは絶縁層のみによる容量であってもよい。
る。この回路に用いるトランジスタは例えばＮチャンネ
ルＭＯＳ型電界効果型トランジスタであるが、Ｐチャン
ネルトランジスタを用いた構成であってもよい。トラン
ジスタＴｒ６３とＴｒ６２はプッシュプル型の出力回路
を構成しており、共通接続節点が出力端子ＯＵＴ１とな
る。Ｔｒ６３のゲート電極と入力信号ＩＮとの間には２
個のトランジスタＴｒ６１、及びＴｒ６４のドレイン、
ソース電極がそれぞれ直列になるように接続されてい
る。そして、Ｔｒ６１とＴｒ６４の接続節点Ｎ２には、
Ｔｒ６５のソース、ドレイン電極を介して出力ＯＵＴが
印加されるが、ＯＵＴに限らず、Φ１またはＶｄｄをＮ
２に印加しても良い。Ｔｒ６５のゲート電極にはΦ１が
印加される。なお、Ｔｒ６３のドレイン電極には２相ク
ロックΦ１、Φ２のうちの何れか一方（ここではΦ１）
が印加される。また、Ｔｒ６３のゲート電極にはＴｒ６
１のソース、ドレイン電極の何れか一方が接続されて
（ノードＮ１）おり、さらにＴｒ６４、Ｔｒ６１、Ｔｒ
６２のゲート電極にはもう一方のクロック（ここではΦ
２）が印加される。なお、ここでは図示していないが、
Ｔｒ６３のゲート〜ドレイン電極間、またはゲート〜ソ
ース電極間、或いは両方にブートストラップ容量として
の容量素子を接続する場合もあり、この容量素子はＭＯ
Ｓ容量、或いは絶縁層のみによる容量であってもよい。
【００３３】次に、図６の基本回路の動作を１段目に着
目して図８のタイミングチャートを参照しながら説明す
る。但し、クロックΦ１、及び入力信号ＩＮのＨｉ〜Ｌ
ｏレベル間の電圧振幅はＶｄｄ〜Ｖｓｓとする。
目して図８のタイミングチャートを参照しながら説明す
る。但し、クロックΦ１、及び入力信号ＩＮのＨｉ〜Ｌ
ｏレベル間の電圧振幅はＶｄｄ〜Ｖｓｓとする。
【００３４】始めに、入力信号ＩＮがＨｉレベルで且つ
クロックΦ２がＨｉレベルになると、Ｔｒ６４、及びＴ
ｒ６１がオン状態になり、ノードＮ１、及びＮ２にＶｄ
ｄ−Ｖｔなる電圧がプリチャージされる。このとき、Ｔ
ｒ６３はオン状態となるが、Φ１がＬｏレベルであるた
め、出力ＯＵＴ１はＬｏレベルのままである。そして、
次のタイミングでΦ２がＬｏレベルになるとＮ１にチャ
ージされた電荷保持される。一方でΦ１がＨｉレベルに
なり、Φ１からＴｒ６３を介して電荷が供給されてＯＵ
Ｔ１はＨｉレベルとなる。ここで、Ｔｒ６３のゲート〜
ドレイン電極、及びゲート〜ソース電極間には容量が存
在するため、それぞれの容量分を介したブートストラッ
プ効果によりＮ１の電位がＶｄｄ−Ｖｔなる保持電圧よ
りも高い電圧に持ち上げれられ、Ｔｒ６３はオン状態を
維持し続ける。このときのＮ１の電位Ｖｂは Ｖｂ＝Ｖｄｄ−Ｖｔ＋Ｃｇ／（Ｃｇ＋Ｃｔ）・Ｖｏｕｔ ……（２） と表される。但し、ＣｇはＴｒ６３のゲート電極容量と
図示していないブートストラップ容量の合成容量、Ｃｔ
はノードＮ１におけるＣｇ以外の容量、またＶｏｕｔは
出力ＯＵＴ１の電位の上昇分である。上式より、Ｖｂの
最大値は２Ｖｄｄ−Ｖｔよりも小さい。さらに次のタイ
ミングでΦ２がＨｉレベルになると、ＯＵＴはＴｒ６２
によりＬｏレベルにリセットされ、Ｎ１、及びＮ２の電
荷はＬｏレベルとなったＩＮ側にリセットされる。
クロックΦ２がＨｉレベルになると、Ｔｒ６４、及びＴ
ｒ６１がオン状態になり、ノードＮ１、及びＮ２にＶｄ
ｄ−Ｖｔなる電圧がプリチャージされる。このとき、Ｔ
ｒ６３はオン状態となるが、Φ１がＬｏレベルであるた
め、出力ＯＵＴ１はＬｏレベルのままである。そして、
次のタイミングでΦ２がＬｏレベルになるとＮ１にチャ
ージされた電荷保持される。一方でΦ１がＨｉレベルに
なり、Φ１からＴｒ６３を介して電荷が供給されてＯＵ
Ｔ１はＨｉレベルとなる。ここで、Ｔｒ６３のゲート〜
ドレイン電極、及びゲート〜ソース電極間には容量が存
在するため、それぞれの容量分を介したブートストラッ
プ効果によりＮ１の電位がＶｄｄ−Ｖｔなる保持電圧よ
りも高い電圧に持ち上げれられ、Ｔｒ６３はオン状態を
維持し続ける。このときのＮ１の電位Ｖｂは Ｖｂ＝Ｖｄｄ−Ｖｔ＋Ｃｇ／（Ｃｇ＋Ｃｔ）・Ｖｏｕｔ ……（２） と表される。但し、ＣｇはＴｒ６３のゲート電極容量と
図示していないブートストラップ容量の合成容量、Ｃｔ
はノードＮ１におけるＣｇ以外の容量、またＶｏｕｔは
出力ＯＵＴ１の電位の上昇分である。上式より、Ｖｂの
最大値は２Ｖｄｄ−Ｖｔよりも小さい。さらに次のタイ
ミングでΦ２がＨｉレベルになると、ＯＵＴはＴｒ６２
によりＬｏレベルにリセットされ、Ｎ１、及びＮ２の電
荷はＬｏレベルとなったＩＮ側にリセットされる。
【００３５】ここで、ノードＮ１の電位がＶｄｄよりも
高くなっている期間に着目すると、この期間ではＴｒ６
５がオン状態であるため、出力ＯＵＴの電位がＴｒ６５
を介してノードＮ２に印加される。このときのＮ２の電
位はＶｄｄ−Ｖｔとなる。従って、Ｔｒ６４のドレイン
〜ソース間電圧はＶｄｄ−Ｖｔとなり、またＴｒ６１の
それはＶｂ−（Ｖｄｄ−Ｖｔ）となる。Ｖｂの最大値は
（２）式から２Ｖｄｄ−ＶｔであるからＴｒ６１のドレ
イン〜ソース間電圧の最大値はＶｄｄとなる。なお、図
６における過度的な状態を考えると、Ｖｄｄ−Ｖｔを越
えたＮ１の電位の変化は、クロックΦ１、及び出力電位
ＶｏｕｔがＶｓｓから上昇して変化するのに合わせてブ
ートストラップ効果が現れる。このことから、過度状態
におけるＴｒ６１のドレイン〜ソース間電圧の最大値も
Ｖｄｄ以下である。以上のことから、本実施例における
全てのトランジスタのドレイン〜ソース電極間電圧は電
源電圧Ｖｄｄ以下となる。
高くなっている期間に着目すると、この期間ではＴｒ６
５がオン状態であるため、出力ＯＵＴの電位がＴｒ６５
を介してノードＮ２に印加される。このときのＮ２の電
位はＶｄｄ−Ｖｔとなる。従って、Ｔｒ６４のドレイン
〜ソース間電圧はＶｄｄ−Ｖｔとなり、またＴｒ６１の
それはＶｂ−（Ｖｄｄ−Ｖｔ）となる。Ｖｂの最大値は
（２）式から２Ｖｄｄ−ＶｔであるからＴｒ６１のドレ
イン〜ソース間電圧の最大値はＶｄｄとなる。なお、図
６における過度的な状態を考えると、Ｖｄｄ−Ｖｔを越
えたＮ１の電位の変化は、クロックΦ１、及び出力電位
ＶｏｕｔがＶｓｓから上昇して変化するのに合わせてブ
ートストラップ効果が現れる。このことから、過度状態
におけるＴｒ６１のドレイン〜ソース間電圧の最大値も
Ｖｄｄ以下である。以上のことから、本実施例における
全てのトランジスタのドレイン〜ソース電極間電圧は電
源電圧Ｖｄｄ以下となる。
【００３６】（実施例４）図７は本発明のブートストラ
ップ回路を用いたシフトレジスタ回路の１実施例を示す
回路図、また図８はその動作タイミングチャートであ
る。
ップ回路を用いたシフトレジスタ回路の１実施例を示す
回路図、また図８はその動作タイミングチャートであ
る。
【００３７】その動作を図７、及び図８を参照しながら
説明する。図７中Ｔｒ７１〜７５は図６の基本回路のも
のと同じである。また、Ｔｒ７６は出力ＯＵＴ１と低電
位電源Ｖｓｓとの間に接続され、そのゲート電極にはｎ
＋２段先の出力ＯＵＴ３を印加する。
説明する。図７中Ｔｒ７１〜７５は図６の基本回路のも
のと同じである。また、Ｔｒ７６は出力ＯＵＴ１と低電
位電源Ｖｓｓとの間に接続され、そのゲート電極にはｎ
＋２段先の出力ＯＵＴ３を印加する。
【００３８】クロックΦ２がＨｉレベルでＴｒ７４、及
びＴｒ７１がオン状態になり、入力信号ＩＮがＨｉレベ
ルになるとノードＮ１、及びＮ２にＶｄｄ−Ｖｔなる電
圧がプリチャージされる。このとき、Ｔｒ７３はオン状
態となるが、Φ１がＬｏレベルであるため、出力ＯＵＴ
１はＬｏレベルのままである。そして、次のタイミング
でΦ２がＬｏレベルになるとＮ１にチャージされた電荷
は保持される。一方でΦ１がＨｉレベルになり、Φ１か
らＴｒ７３を介して電荷が供給されてＯＵＴ１はＨｉレ
ベルとなる。ここで、Ｔｒ７３のゲート〜ドレイン電
極、及びゲート〜ソース電極間の容量を介したブートス
トラップ効果によりＮ１の電位がＶｄｄ−Ｖｔなる保持
電圧よりも高い電圧に持ち上げれられ、Ｔｒ７３はオン
状態を維持し続ける。さらに次のタイミングでΦ２がＨ
ｉレベルになると、ＯＵＴ１はＴｒ７２によりＬｏレベ
ルにリセットされ、Ｎ１、及びＮ２の電荷はＬｏレベル
となったＩＮ側にリセットされる。
びＴｒ７１がオン状態になり、入力信号ＩＮがＨｉレベ
ルになるとノードＮ１、及びＮ２にＶｄｄ−Ｖｔなる電
圧がプリチャージされる。このとき、Ｔｒ７３はオン状
態となるが、Φ１がＬｏレベルであるため、出力ＯＵＴ
１はＬｏレベルのままである。そして、次のタイミング
でΦ２がＬｏレベルになるとＮ１にチャージされた電荷
は保持される。一方でΦ１がＨｉレベルになり、Φ１か
らＴｒ７３を介して電荷が供給されてＯＵＴ１はＨｉレ
ベルとなる。ここで、Ｔｒ７３のゲート〜ドレイン電
極、及びゲート〜ソース電極間の容量を介したブートス
トラップ効果によりＮ１の電位がＶｄｄ−Ｖｔなる保持
電圧よりも高い電圧に持ち上げれられ、Ｔｒ７３はオン
状態を維持し続ける。さらに次のタイミングでΦ２がＨ
ｉレベルになると、ＯＵＴ１はＴｒ７２によりＬｏレベ
ルにリセットされ、Ｎ１、及びＮ２の電荷はＬｏレベル
となったＩＮ側にリセットされる。
【００３９】ここでＴｒ７６は、２段目のノードＮ１、
Ｎ２をリセットする際に、電荷再配分によりＯＵＴ１の
Ｌｏレベル電位が変動するのを防ぐためのものである。
Ｎ２をリセットする際に、電荷再配分によりＯＵＴ１の
Ｌｏレベル電位が変動するのを防ぐためのものである。
【００４０】（実施例５）図９は本発明のブートストラ
ップ回路を用いたシフトレジスタ回路の他の実施例を示
す回路図である。図７との違いはＴｒ７５のドレイン、
ソース電極を、クロックΦ１またはΦ２〜ノードＮ２の
間に接続した点である。回路の動作は図７とほとんど同
じであるため、詳細は省略する。
ップ回路を用いたシフトレジスタ回路の他の実施例を示
す回路図である。図７との違いはＴｒ７５のドレイン、
ソース電極を、クロックΦ１またはΦ２〜ノードＮ２の
間に接続した点である。回路の動作は図７とほとんど同
じであるため、詳細は省略する。
【００４１】（実施例６）図１０は本発明のブートスト
ラップ回路を用いたシフトレジスタ回路の他の実施例を
示す回路図、また図１１はその動作タイミングチャート
である。図６の基本回路との違いは、ノードＮ１、及び
Ｎ２の電荷をＩＮ側ではなくＶｓｓ側にリセットするよ
うにした点である。すなわち、ノードＮ１と低電位側電
源Ｖｓｓとの間には２個のトランジスタＴｒ１０２、及
びＴｒ１０５のドレイン、ソース電極がそれぞれ直列に
なるように接続されている。なお、Ｔｒ１０１のゲート
電極には入力信号ＩＮが、またドレイン電極には高電位
側電源Ｖｄｄが印加されるが、ＩＮはＴｒ１０１のゲー
ト電極、及びドレイン電極に印加してもよい。また、こ
の回路に用いるトランジスタは例えばＮチャンネルＭＯ
Ｓ型電界効果型トランジスタであるが、Ｐチャンネルト
ランジスタを用いた構成であってもよい。
ラップ回路を用いたシフトレジスタ回路の他の実施例を
示す回路図、また図１１はその動作タイミングチャート
である。図６の基本回路との違いは、ノードＮ１、及び
Ｎ２の電荷をＩＮ側ではなくＶｓｓ側にリセットするよ
うにした点である。すなわち、ノードＮ１と低電位側電
源Ｖｓｓとの間には２個のトランジスタＴｒ１０２、及
びＴｒ１０５のドレイン、ソース電極がそれぞれ直列に
なるように接続されている。なお、Ｔｒ１０１のゲート
電極には入力信号ＩＮが、またドレイン電極には高電位
側電源Ｖｄｄが印加されるが、ＩＮはＴｒ１０１のゲー
ト電極、及びドレイン電極に印加してもよい。また、こ
の回路に用いるトランジスタは例えばＮチャンネルＭＯ
Ｓ型電界効果型トランジスタであるが、Ｐチャンネルト
ランジスタを用いた構成であってもよい。
【００４２】その動作を１段目に着目して図１０、及び
図１１を参照しながら説明する。
図１１を参照しながら説明する。
【００４３】入力信号ＩＮがＨｉレベルになると、Ｔｒ
１０１がオン状態になり、ノードＮ１にＶｄｄ−Ｖｔな
る電圧がプリチャージされる。このとき、Ｔｒ１０３は
オン状態となるが、Φ１がＬｏレベルであるため、出力
ＯＵＴはＬｏレベルのままである。そして、次のタイミ
ングでＩＮがＬｏレベルになるとＮ１にチャージされた
電荷は保持される。一方でΦ１がＨｉレベルになり、Φ
１からＴｒ１０３を介して電荷が供給されてＯＵＴ１は
Ｈｉレベルとなる。ここで、Ｔｒ１０３のゲート〜ドレ
イン電極、及びゲート〜ソース電極間容量を介したブー
トストラップ効果によりＮ１の電位がＶｄｄ−Ｖｔなる
保持電圧よりも高い電圧に持ち上げれられ、Ｔｒ１０３
はオン状態を維持し続ける。さらに次のタイミングでΦ
２がＨｉレベルになると、ＯＵＴ１はＴｒ１０４により
Ｌｏレベルにリセットされる。また、これと同時に次段
出力ＯＵＴ２がＨｉレベルとなるので、これによりＴｒ
１０２、及びＴｒ１０５がオン状態になり、Ｎ１、Ｎ２
の電荷はＶｓｓ側にリセットされる。
１０１がオン状態になり、ノードＮ１にＶｄｄ−Ｖｔな
る電圧がプリチャージされる。このとき、Ｔｒ１０３は
オン状態となるが、Φ１がＬｏレベルであるため、出力
ＯＵＴはＬｏレベルのままである。そして、次のタイミ
ングでＩＮがＬｏレベルになるとＮ１にチャージされた
電荷は保持される。一方でΦ１がＨｉレベルになり、Φ
１からＴｒ１０３を介して電荷が供給されてＯＵＴ１は
Ｈｉレベルとなる。ここで、Ｔｒ１０３のゲート〜ドレ
イン電極、及びゲート〜ソース電極間容量を介したブー
トストラップ効果によりＮ１の電位がＶｄｄ−Ｖｔなる
保持電圧よりも高い電圧に持ち上げれられ、Ｔｒ１０３
はオン状態を維持し続ける。さらに次のタイミングでΦ
２がＨｉレベルになると、ＯＵＴ１はＴｒ１０４により
Ｌｏレベルにリセットされる。また、これと同時に次段
出力ＯＵＴ２がＨｉレベルとなるので、これによりＴｒ
１０２、及びＴｒ１０５がオン状態になり、Ｎ１、Ｎ２
の電荷はＶｓｓ側にリセットされる。
【００４４】（実施例７）図１２は本発明のブートスト
ラップ回路を用いたシフトレジスタ回路の他の実施例を
示す回路図である。図１０との違いはＴｒ１０６のドレ
イン、ソース電極を、１段毎にクロックΦ１またはΦ２
〜ノードＮ２の間に交互に接続した点である。回路の動
作は図１０とほとんど同じであるため、詳細は省略す
る。
ラップ回路を用いたシフトレジスタ回路の他の実施例を
示す回路図である。図１０との違いはＴｒ１０６のドレ
イン、ソース電極を、１段毎にクロックΦ１またはΦ２
〜ノードＮ２の間に交互に接続した点である。回路の動
作は図１０とほとんど同じであるため、詳細は省略す
る。
【００４５】（実施例８）図１３は本発明のブートスト
ラップ回路を用いたシフトレジスタ回路の他の実施例を
示す回路図である。図１０との違いはＴｒ１０６のドレ
イン、ソース電極を、高電位側電源Ｖｄｄ〜ノードＮ２
の間に接続した点である。回路の動作は図１０とほとん
ど同じであるため、詳細は省略する。
ラップ回路を用いたシフトレジスタ回路の他の実施例を
示す回路図である。図１０との違いはＴｒ１０６のドレ
イン、ソース電極を、高電位側電源Ｖｄｄ〜ノードＮ２
の間に接続した点である。回路の動作は図１０とほとん
ど同じであるため、詳細は省略する。
【００４６】（実施例９）図１４は本発明のブートスト
ラップ回路を用いたシフトレジスタ回路の他の実施例を
示す回路図である。図１０との違いはＴｒ１０６のゲー
ト電極を、１段毎にクロックΦ１またはΦ２に交互に接
続した点である。回路の動作は図１０とほとんど同じで
あるため、詳細は省略する。
ラップ回路を用いたシフトレジスタ回路の他の実施例を
示す回路図である。図１０との違いはＴｒ１０６のゲー
ト電極を、１段毎にクロックΦ１またはΦ２に交互に接
続した点である。回路の動作は図１０とほとんど同じで
あるため、詳細は省略する。
【００４７】（実施例１０）図１５は本発明のブートス
トラップ回路を用いたシフトレジスタ回路の他の実施例
を示す回路図である。図１０との違いはＴｒ１０６のゲ
ート電極を、１段毎にクロックΦ１またはΦ２に交互に
接続し、さらにＴｒ１０６のドレイン、ソース電極を、
１段毎にクロックΦ１またはΦ２〜ノードＮ２の間に交
互に接続した点である。回路の動作は図１０とほとんど
同じであるため、詳細は省略する。
トラップ回路を用いたシフトレジスタ回路の他の実施例
を示す回路図である。図１０との違いはＴｒ１０６のゲ
ート電極を、１段毎にクロックΦ１またはΦ２に交互に
接続し、さらにＴｒ１０６のドレイン、ソース電極を、
１段毎にクロックΦ１またはΦ２〜ノードＮ２の間に交
互に接続した点である。回路の動作は図１０とほとんど
同じであるため、詳細は省略する。
【００４８】（実施例１１）図１６は本発明のブートス
トラップ回路を用いたシフトレジスタ回路の他の実施例
を示す回路図である。図１０との違いはＴｒ１０６のゲ
ート電極を、１段毎にクロックΦ１またはΦ２に交互に
接続し、さらにＴｒ１０６のドレイン、ソース電極を、
高電位側電源Ｖｄｄ〜ノードＮ２の間に接続した点であ
る。回路の動作は図１０とほとんど同じであるため、詳
細は省略する。
トラップ回路を用いたシフトレジスタ回路の他の実施例
を示す回路図である。図１０との違いはＴｒ１０６のゲ
ート電極を、１段毎にクロックΦ１またはΦ２に交互に
接続し、さらにＴｒ１０６のドレイン、ソース電極を、
高電位側電源Ｖｄｄ〜ノードＮ２の間に接続した点であ
る。回路の動作は図１０とほとんど同じであるため、詳
細は省略する。
【００４９】（実施例１２）図１７は本発明のブートス
トラップ回路を用いたシフトレジスタ回路の他の実施例
を示す回路図である。図１０との違いはＴｒ１０６を省
略し、Ｔｒ１０２とＴｒ１０５の接続節点に出力ＯＵＴ
１を直接接続した点である。本実施例によれば、１段当
たりに使用するトランジスタの数を１個少なくすること
ができる。回路の動作は図１０とほとんど同じであるた
め、詳細は省略する。
トラップ回路を用いたシフトレジスタ回路の他の実施例
を示す回路図である。図１０との違いはＴｒ１０６を省
略し、Ｔｒ１０２とＴｒ１０５の接続節点に出力ＯＵＴ
１を直接接続した点である。本実施例によれば、１段当
たりに使用するトランジスタの数を１個少なくすること
ができる。回路の動作は図１０とほとんど同じであるた
め、詳細は省略する。
【００５０】（実施例１３）図１８は本発明のブートス
トラップ回路を用いたシフトレジスタ回路の他の実施例
を示す回路図である。図１０との違いはＴｒ１０６を省
略し、Ｔｒ１０２とＴｒ１０５の接続節点に１段毎にク
ロックΦ１またはΦ２を交互に直接接続した点である。
本実施例によれば、１段当たりに使用するトランジスタ
の数を１個少なくすることができる。回路の動作は図１
０とほとんど同じであるため、詳細は省略する。
トラップ回路を用いたシフトレジスタ回路の他の実施例
を示す回路図である。図１０との違いはＴｒ１０６を省
略し、Ｔｒ１０２とＴｒ１０５の接続節点に１段毎にク
ロックΦ１またはΦ２を交互に直接接続した点である。
本実施例によれば、１段当たりに使用するトランジスタ
の数を１個少なくすることができる。回路の動作は図１
０とほとんど同じであるため、詳細は省略する。
【００５１】なお、以上の実施例ではブートストラップ
回路の構成要素となるトランジスタのうちドレイン〜ソ
ース間に回路の電源電圧よりも高い電圧が印加されるト
ランジスタに対して、そのトランジスタを２個に直列分
割した例について述べたが、トランジスタを３個以上に
分割して、それぞれの接続節点に電源電圧以下の電圧を
印加しても良い。
回路の構成要素となるトランジスタのうちドレイン〜ソ
ース間に回路の電源電圧よりも高い電圧が印加されるト
ランジスタに対して、そのトランジスタを２個に直列分
割した例について述べたが、トランジスタを３個以上に
分割して、それぞれの接続節点に電源電圧以下の電圧を
印加しても良い。
【００５２】
【発明の効果】以上説明したとおり、本発明のブートス
トラップ回路によれば、ブートストラップ効果を小さく
抑えるような回路設計をしたり回路の電源電圧を下げな
くとも、高速動作の可能なバッファ回路、またはシフト
レジスタ回路を提供することができるという効果があ
る。その理由は、回路の構成要素となる全てのトランジ
スタのドレイン〜ソース間に回路の電源電圧以下の電圧
が印加されるようにしたからである。
トラップ回路によれば、ブートストラップ効果を小さく
抑えるような回路設計をしたり回路の電源電圧を下げな
くとも、高速動作の可能なバッファ回路、またはシフト
レジスタ回路を提供することができるという効果があ
る。その理由は、回路の構成要素となる全てのトランジ
スタのドレイン〜ソース間に回路の電源電圧以下の電圧
が印加されるようにしたからである。
【図１】本発明のブートストラップ型回路を用いたバッ
ファ回路における基本回路図である。
ファ回路における基本回路図である。
【図２】図１の本発明の基本回路図の動作を示すタイミ
ングチャートである。
ングチャートである。
【図３】本発明のブートストラップ回路を用いたバッフ
ァ回路の１実施例を示す回路図である。
ァ回路の１実施例を示す回路図である。
【図４】図３の本発明の実施例の動作を示すタイミング
チャートである。
チャートである。
【図５】本発明のブートストラップ回路を用いたバッフ
ァ回路の他の実施例を示す回路図である。
ァ回路の他の実施例を示す回路図である。
【図６】本発明のブートストラップ型回路を用いたシフ
トレジスタ回路における第１の基本回路図である。
トレジスタ回路における第１の基本回路図である。
【図７】本発明のブートストラップ回路を用いたシフト
レジスタ回路の１実施例を示す回路図である。
レジスタ回路の１実施例を示す回路図である。
【図８】図６の本発明の実施例の動作を示すタイミング
チャートである。
チャートである。
【図９】本発明のブートストラップ回路を用いたシフト
レジスタ回路の他の実施例を示す回路図である。
レジスタ回路の他の実施例を示す回路図である。
【図１０】本発明のブートストラップ回路を用いたシフ
トレジスタ回路の他の実施例を示す回路図である。
トレジスタ回路の他の実施例を示す回路図である。
【図１１】図１０の本発明の実施例の動作を示すタイミ
ングチャートである。
ングチャートである。
【図１２】本発明のブートストラップ回路を用いたシフ
トレジスタ回路の他の実施例を示す回路図である。
トレジスタ回路の他の実施例を示す回路図である。
【図１３】本発明のブートストラップ回路を用いたシフ
トレジスタ回路の他の実施例を示す回路図である。
トレジスタ回路の他の実施例を示す回路図である。
【図１４】本発明のブートストラップ回路を用いたシフ
トレジスタ回路の他の実施例を示す回路図である。
トレジスタ回路の他の実施例を示す回路図である。
【図１５】本発明のブートストラップ回路を用いたシフ
トレジスタ回路の他の実施例を示す回路図である。
トレジスタ回路の他の実施例を示す回路図である。
【図１６】本発明のブートストラップ回路を用いたシフ
トレジスタ回路の他の実施例を示す回路図である。
トレジスタ回路の他の実施例を示す回路図である。
【図１７】本発明のブートストラップ回路を用いたシフ
トレジスタ回路の他の実施例を示す回路図である。
トレジスタ回路の他の実施例を示す回路図である。
【図１８】本発明のブートストラップ回路を用いたシフ
トレジスタ回路の他の実施例を示す回路図である。
トレジスタ回路の他の実施例を示す回路図である。
【図１９】従来のブートストラップ型バッファ回路の基
本回路図である。
本回路図である。
【図２０】図１９の従来例の動作を示すタイミングチャ
ートである。
ートである。
【図２１】従来のブートストラップ型バッファ回路の例
を示す回路図である。
を示す回路図である。
【図２２】従来のブートストラップ型シフトレジスタ回
路の例を示す回路図である。
路の例を示す回路図である。
【図２３】図２２の従来例の動作を示すタイミングチャ
ートである。
ートである。
【図２４】従来のブートストラップ型シフトレジスタ回
路の別の例示す回路図である。
路の別の例示す回路図である。
【図２５】図２４の従来例の動作を示すタイミングチャ
ートである。
ートである。
【図２６】従来のブートストラップ型インバータ回路の
例を示す回路図である。
例を示す回路図である。
Ｔｒ１１〜Ｔｒ１６、Ｔｒ３１〜Ｔｒ３１０、Ｔｒ６１
〜Ｔｒ６５、Ｔｒ７１〜７６、Ｔｒ１０１〜Ｔｒ１０
６、Ｔｒ１９１〜Ｔｒ１９４、Ｔｒ２１１〜Ｔｒ２１
８、Ｔｒ２２１〜Ｔｒ２２４、Ｔｒ２４１〜Ｔｒ２４４
トランジスタ Ｃｂ１１、Ｃｂ３１、Ｃｂ１９１、Ｃｂ２１１ ブート
ストラップ容量 Ｖｄｄ 高電位側電源 Ｖｓｓ 低電位側電源 Φ１、Φ２ クロック信号 ＩＮ 入力信号 ＯＵＴ、ＯＵＴ１〜ＯＵＴ３ 出力信号 Ｎ１、Ｎ２、Ｂ、Ｄ ノード
〜Ｔｒ６５、Ｔｒ７１〜７６、Ｔｒ１０１〜Ｔｒ１０
６、Ｔｒ１９１〜Ｔｒ１９４、Ｔｒ２１１〜Ｔｒ２１
８、Ｔｒ２２１〜Ｔｒ２２４、Ｔｒ２４１〜Ｔｒ２４４
トランジスタ Ｃｂ１１、Ｃｂ３１、Ｃｂ１９１、Ｃｂ２１１ ブート
ストラップ容量 Ｖｄｄ 高電位側電源 Ｖｓｓ 低電位側電源 Φ１、Φ２ クロック信号 ＩＮ 入力信号 ＯＵＴ、ＯＵＴ１〜ＯＵＴ３ 出力信号 Ｎ１、Ｎ２、Ｂ、Ｄ ノード
Claims (9)
- 【請求項１】節点電圧が高電位電源電圧よりも高くなる
節点と、信号入力端子または低電位電源との間に、リセ
ット用トランジスタを接続し、前記リセット用トランジ
スタのゲート電極に制御用信号を印加する構成としたブ
ートストラップ回路において、 前記回路の構成要素となる全てのトランジスタのドレイ
ン〜ソース間に回路の電源電圧以下の電圧が印加される
ことを特徴とするブートストラップ回路。 - 【請求項２】請求項１に記載のブートストラップ回路に
おいて、電源電圧よりも高い電圧が印加される任意の２
点間に接続されるトランジスタを２個以上に直列分割
し、さらにその２個以上のトランジスタの接続節点に対
して電源電圧以下の電圧を印加する手段を設けたことを
特徴とするブートストラップ回路。 - 【請求項３】請求項２に記載のブートストラップ回路に
おいて、前記接続節点に対して電源電圧以下の電圧をト
ランジスタを介して印加することを特徴とするブートス
トラップ回路。 - 【請求項４】請求項２に記載のブートストラップ回路に
おいて、前記接続節点に対して電源電圧以下の電圧を直
接印加することを特徴とするブートストラップ回路。 - 【請求項５】第１トランジスタの一方の主電極を高電位
電源またはパルス源に接続し、前記第１トランジスタの
もう一方の主電極と第２トランジスタの一方の主電極を
接続してこれを出力端子とし、前記第２トランジスタの
もう一方の主電極を低電位電源に接続し、前記第１トラ
ンジスタのゲート電極と第３トランジスタの一方の主電
極を接続し、さらに前記第３トランジスタのもう一方の
主電極を第４トランジスタの一方の主電極に接続し、こ
の第４トランジスタのもう一方の主電極を低電位電源ま
たは入力端子に接続し、前記第３トランジスタ及び第４
トランジスタの接続節点を前記出力端子または前記パル
ス源に接続したことを特徴とするブートストラップ回
路。 - 【請求項６】前記第３トランジスタ及び第４トランジス
タの接続節点を第５のトランジスタの主電極を介して前
記出力端子、前記パルス源、または前記高電位電源に接
続したことを特徴とする請求項５記載のブートストラッ
プ回路。 - 【請求項７】請求項１から６のいずれか一に記載のブー
トストラップ回路を薄膜トランジスタで構成したことを
特徴とするブートストラップ回路。 - 【請求項８】請求項１から７のいずれか一に記載のブー
トストラップ回路を用いて構成したことを特徴とするバ
ッファ回路。 - 【請求項９】請求項１から７のいずれか一に記載のブー
トストラップ回路を用いて構成したことを特徴とするシ
フトレジスタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8266128A JP2921510B2 (ja) | 1996-10-07 | 1996-10-07 | ブートストラップ回路 |
| US08/946,358 US5949271A (en) | 1996-10-07 | 1997-10-07 | Bootstrap circuit suitable for buffer circuit or shift register circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8266128A JP2921510B2 (ja) | 1996-10-07 | 1996-10-07 | ブートストラップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10112645A JPH10112645A (ja) | 1998-04-28 |
| JP2921510B2 true JP2921510B2 (ja) | 1999-07-19 |
Family
ID=17426725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8266128A Expired - Lifetime JP2921510B2 (ja) | 1996-10-07 | 1996-10-07 | ブートストラップ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5949271A (ja) |
| JP (1) | JP2921510B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8531376B2 (en) | 2005-05-20 | 2013-09-10 | Nlt Technologies, Ltd. | Bootstrap circuit, and shift register, scanning circuit, display device using the same |
Families Citing this family (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3911923B2 (ja) * | 1999-09-27 | 2007-05-09 | カシオ計算機株式会社 | シフトレジスタ及び電子装置 |
| JP3809750B2 (ja) * | 1999-12-02 | 2006-08-16 | カシオ計算機株式会社 | シフトレジスタ及び電子装置 |
| JP3873165B2 (ja) * | 2000-06-06 | 2007-01-24 | カシオ計算機株式会社 | シフトレジスタ及び電子装置 |
| US7053945B1 (en) * | 2000-07-26 | 2006-05-30 | Micron Technolopgy, Inc. | Image sensor having boosted reset |
| US6559689B1 (en) * | 2000-10-02 | 2003-05-06 | Allegro Microsystems, Inc. | Circuit providing a control voltage to a switch and including a capacitor |
| JP4785271B2 (ja) | 2001-04-27 | 2011-10-05 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
| JP4439761B2 (ja) | 2001-05-11 | 2010-03-24 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
| TW582005B (en) * | 2001-05-29 | 2004-04-01 | Semiconductor Energy Lab | Pulse output circuit, shift register, and display device |
| TW554558B (en) * | 2001-07-16 | 2003-09-21 | Semiconductor Energy Lab | Light emitting device |
| US6788108B2 (en) * | 2001-07-30 | 2004-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP4831895B2 (ja) * | 2001-08-03 | 2011-12-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7218349B2 (en) * | 2001-08-09 | 2007-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP4869516B2 (ja) | 2001-08-10 | 2012-02-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US20030052848A1 (en) * | 2001-09-20 | 2003-03-20 | Matsushita Electric Industrial Co., Ltd | Signal transmission circuit, solid-state imaging device, camera and liquid crystal display |
| JP4397555B2 (ja) | 2001-11-30 | 2010-01-13 | 株式会社半導体エネルギー研究所 | 半導体装置、電子機器 |
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