JP5136198B2 - 半導体デバイス、表示パネル及び電子機器 - Google Patents

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Description

この明細書で説明する発明は、絶縁基板上に単一チャネルの薄膜トランジスタを用いて形成される汎用型のバッファ回路に関する。なお、発明に係るバッファ回路は、特定の用途に限定されるものではなく、様々な用途、デバイス、製品に使用できる。因みに、この明細書で説明する発明は、半導体デバイス、表示パネル及び電子機器としての側面を有する。
低温ポリシリコン（ＬＴＰＳ：Low-temperature
poly-silicon)プロセスでは、ＮＭＯＳ型の薄膜トランジスタ（ＴＦＴ：thin film
transistor）とＰＭＯＳ型の薄膜トランジスタの両方を用いて回路を形成することができる。従って、低温ポリシリコンプロセスでは、これら２種類の薄膜トランジスタを用いて回路（いわゆる、ＣＭＯＳ回路）を製造するのが一般的である。
その反面、ＣＭＯＳ回路の場合、２種類の薄膜トランジスタを必ず使用する。このため、どうしても工程数が増加してしまう。この工程数の増加は、生産効率を低下させ、製造コストを上昇させる一因となる。
従って、ポリシリコンプロセスを利用する場合でも、可能であれば、単一チャネルの薄膜トランジスタ（ＮＭＯＳ又はＰＭＯＳ）だけでＣＭＯＳ回路と同機能の回路を実現できることが望まれる。
しかも、この種の単一チャネル回路は、アモルファスシリコンや有機半導体で回路を形成する場合にも応用することができる。
例えばアモルファスシリコンではＮＭＯＳ型の薄膜トランジスタでしか回路を製造できないし、有機ＴＦＴではＰＭＯＳ型の薄膜トランジスタでしか回路を製造できない。
このような背景により、単一チャネルの薄膜トランジスタ（ＮＭＯＳ又はＰＭＯＳ）だけでＣＭＯＳ回路と同機能の動作を実行可能な回路の実現が望まれている。

この明細書では、特にバッファ回路に注目する。なお、言うまでもなくバッファ回路は、実に様々な回路内に搭載される汎用的な回路である。従って、バッファ回路は、基本的に、特定の用途に限定される回路ではない。ただし、以下の説明では便宜的に、表示パネルを駆動する駆動回路への応用を前提に説明する。
以下では、アクティブマトリクス駆動型の有機ＥＬパネルの駆動回路に適用するバッファ回路の従来例を説明する。
図１に、有機ＥＬパネルのシステム構成例を示す。図１に示す有機ＥＬパネル１には、パネル基板上に画素アレイ部３と、信号線駆動部５と、第１の制御線駆動部７と、第２の制御線駆動部９とが配置されている。
画素アレイ部３には、サブ画素１１が表示解像度に応じてマトリクス状に配置されている。図２及び図３に、サブ画素１１の等価回路例を示す。なお、各図に示すサブ画素１１は、いずれも薄膜トランジスタがＮＭＯＳのみで構成される場合の回路例である。
図中、Ｎ１はサンプリングトランジスタ、Ｎ２は駆動トランジスタ、Ｎ３は点灯制御トランジスタ、Ｃｓは保持容量である。また、ＷＳＬは書込制御線、ＬＳＬは点灯制御線、ＰＳＬは電流供給線に対応する。
因みに図２は、有機ＥＬ素子ＯＬＥＤの点灯動作と消灯動作を、点灯制御トランジスタＮ３のオン・オフ制御によって実現する駆動方式を採用する場合の回路例に対応する。
一方、図３は、有機ＥＬ素子ＯＬＥＤの点灯動作と消灯動作を、点灯制御線ＬＳＬの電位変化によって実現する駆動方式を採用する場合の回路例に対応する。なお、図３の場合、点灯制御線ＬＳＬは電流供給線としても機能する。
図４に、図２及び図３に示すサブ画素１１に信号電位Ｖsig （Ｄａｔａ）を書き込む際のタイミングチャートを示す。因みに、図４（Ａ）は信号線ＤＴＬの駆動波形である。信号線ＤＴＬには、画素階調Ｄａｔａに対応する信号電位Ｖsig が与えられる。ここでの信号電位Ｖsig の大きさによって、駆動トランジスタＮ２が供給する駆動電流の大きさが決まる。有機ＥＬ素子ＯＬＥＤは電流駆動素子であり、ここでの駆動電流が大きいほど輝度が高くなる。
図４（Ｂ）は書込制御線ＷＳＬの駆動波形である。Ｈレベルの期間にサンプリングトランジスタＮ１がオン制御され、信号線ＤＴＬの電位が駆動トランジスタＮ２のゲート電極に書き込まれる。
図４（Ｃ）は点灯制御線ＬＳＬの駆動波形である。点灯制御線ＬＳＬは、ＨレベルとＬレベルの２値で駆動される。この電位の切り替えにより、有機ＥＬ素子ＯＬＥＤの点灯と消灯が切り替え制御される。
なお、図２に示すサブ画素１１と図３に示すサブ画素１１では、点灯制御線ＬＳＬの制御振幅が異なっている。図２の場合、点灯制御線ＬＳＬは点灯制御トランジスタＮ３を駆動できれば良いのに対し、図３の場合、点灯制御線ＬＳＬは駆動トランジスタＮ２と有機ＥＬ素子ＯＬＥＤの動作電圧を供給する必要があるためである。
図４に示すように、信号電位Ｖsig の書き込みが終了した後は、点灯制御線ＬＳＬがＨレベルのとき有機ＥＬ素子ＯＬＥＤは点灯し、点灯制御線ＬＳＬがＬレベルのとき有機ＥＬ素子ＯＬＥＤは消灯する。
なお、１フィールド期間に占める点灯期間の比率（Ｄｕｔｙ）を可変制御することにより、ピーク輝度レベルを制御することができる。
この他、点灯制御線ＬＳＬ（図４（Ｃ））は、動画特性の調整にも用いられる。動画特性の調整には、１フィールド期間内の点灯回数や点灯期間のタイミングを調整することが求められる。
従って、第２の制御線駆動部９には、複数種類のパルスを出力できることが求められる。
しかも、アクティブマトリクス駆動方式で一般的な線順次書込方式に適用する場合には、これらのパルス波形を線順次に転送できなければならない。
すなわち、この種の制御線駆動部には、制御パルスのパルス長を自在に設定できる機能と、線順次に次段に転送できる機能の２つを搭載することが求められる。
さて、図２及び図３に示すサブ画素１１では、前述した信号電位Ｖsig の書き込み動作時に、駆動トランジスタＮ２の閾値補正動作と移動度補正動作を伴う場合がある。
図５に、図２に対応するサブ画素１１のタイミングチャートを示す。因みに、図２のサブ画素１１に補正機能がある場合、電流供給線ＰＳＬは図５（Ｃ）に示すように駆動される。また図６に、図３に対応するサブ画素１１のタイミングチャートを示す。なお、図２に示すサブ画素１１と図３に示すサブ画素１１の違いは、初期化動作と発光期間制御を切り離すか否かである。
発光期間制御では、ピーク輝度を調節するために発光期間と消灯期間の比率（Ｄｕｔｙ）を可変する動作が求められる。また、発光期間制御では、動画表示特性を調整するために、１フィールド期間内における発光期間と消灯期間の切り替え回数を変更する動作が求められる。これらの用途のため、第２の制御線駆動部９の回路構成は一般に複雑になる。
従って、閾値補正期間の準備タイミングを与える初期化パルスの供給線（ＰＳＬ）と点灯期間制御パルスの供給線（ＬＳＬ）を別に用意する図２の回路構成は、制御インターフェースを単純化するのに有利である。ただし、図２の回路構成は、制御線として書込制御線ＷＳＬ、点灯制御線ＬＳＬ、電流供給線ＰＳＬの３本が必要である。
以下では、閾値補正動作と、移動度補正動作と、発光期間制御を含むサブ画素１１の制御動作を、図３に示す画素回路の場合について説明する。従って、図６を参照しながら説明する。
なお、図２に示す画素回路について使用する制御動作は、前述したように、初期化動作と発光期間制御を分離する以外は共通であるので説明を省略する。
図６（Ａ）は書込制御線ＷＳＬの駆動波形である。例えばＨレベルの期間にサンプリングトランジスタＮ１がオン制御され、信号線ＤＴＬの電位が駆動トランジスタＮ２のゲート電極に書き込まれる。
なお、図中の１回目のＨレベル期間は、駆動トランジスタＮ２の閾値電位Ｖthのバラツキ補正に用いられる。
一方、図中の２回目のＨレベル期間は、画素階調に対応する信号電位Ｖsig の書き込みに用いられると共に、駆動トランジスタＮ２の移動度μのバラツキ補正に用いられる。
因みに、２回目のＨレベル期間の立ち下げ時の波形が斜めになっているのは、高輝度（高信号電位）から低輝度（低信号電位）まですべての階調において最適な移動度補正期間を設定するためである。
移動度補正とは移動度μの高い駆動トランジスタＮ２と移動度μの小さい駆動トランジスタＮ２との移動度差を補正するための動作であり、その補正時間をこの書込制御線ＷＳＬのＨレベルの長さで決めている。そして、この補正期間は原理上、低輝度（低信号電位）ほど長い期間が必要になる。
図６（Ｂ）は信号線ＤＴＬの駆動波形である。信号線ＤＴＬには、２種類の電位が印加される。オフセット電位Ｖofs は、駆動トランジスタＮ２の閾値補正用である。信号電位Ｖsig は、画素階調を与える電位である。ここでの信号電位Ｖsig の大きさによって、駆動トランジスタＮ２が供給する駆動電流の大きさが決まる。有機ＥＬ素子ＯＬＥＤは電流駆動素子であり、ここでの駆動電流が大きいほど輝度が高くなる。
図６（Ｃ）は点灯制御線ＬＳＬの駆動波形である。点灯制御線ＬＳＬは、ＨレベルとＬレベルの２値で駆動される。図中の１回目のＬレベル期間は、初期化期間を与えるのに用いられる。図中の２回目のＬレベル期間は、発光開始後の消灯期間を与えるのに用いられる。
ここでの初期化動作は、駆動トランジスタＮ２のゲート・ソース間電圧Ｖgsを閾値電圧Ｖthよりも広げるための動作である。この動作は、閾値補正の実行前に不可欠な動作である。以下では、補正準備動作という。
この補正準備動作の後、駆動トランジスタＮ２のゲート電極にオフセット電位Ｖofs
が印加されると共に、点灯制御線ＬＳＬの電位がＨレベルに切り替え制御される。この電位関係での動作が閾値補正動作である。閾値補正動作が開始すると、駆動トランジスタＮ２のソース電位Ｖｓは徐々に上昇し、駆動トランジスタＮ２のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖthに達した時点でソース電位Ｖｓの上昇は停止する。
なお、信号電位Ｖsig の書き込みが終了すると、次回の書き込み期間まで発光期間が開始される。発光期間においては、点灯制御線ＬＳＬがＨレベルのとき、有機ＥＬ素子ＯＬＥＤが点灯し、Ｌレベルのとき有機ＥＬ素子ＯＬＥＤが消灯する。１フィールド期間内に占める点灯期間長の比率を可変制御することにより、ピーク輝度レベルを制御することができる。
図６（Ｄ）は駆動トランジスタＮ２のゲート電極に現れる電位Ｖｇを示している。図６（Ｅ）は駆動トランジスタＮ２のソース電極（有機ＥＬ素子ＯＬＥＤの陽極）に現れる電位Ｖｓを示している。
前述したように、書込制御信号（図６（Ａ））や点灯制御信号（図６（Ｃ））のパルス長は、駆動動作の目的に応じて長さが異なる必要がある。
例えば前者の場合であれば、閾値補正動作と信号書込兼移動度補正動作ではパルス長が異なる必要がある。また例えば後者の場合であれば、補正準備動作の期間と発光期間中の点灯／消灯制御の場合とではパルス長が異なる必要がある。
従って、第１の制御線駆動部７と第２の制御線駆動部９のそれぞれには、複数種類のパルス長を出力できることが求められる。しかも、アクティブマトリクス駆動方式で一般的な線順次書込方式の場合には、これらのパルス波形を線順次に転送できなければならない。すなわち、この種の制御線駆動部には、制御パルスのパルス長を自在に設定できる機能と、線順次に次段に転送できる機能との２つを搭載することが求められる。
図７〜図１４に、前述した駆動条件を満たす制御線駆動回路の回路例と駆動動作例を示す。なお、制御線駆動回路は、シフトレジスタで構成される。
図７に示すシフトレジスタは、２Ｎ個のシフト段ＳＲ（１）〜ＳＲ（２Ｎ）の縦列接続で構成される。各シフト段は、それぞれ前後段に位置する他のシフト段の出力パルスを駆動パルスとして使用し、自段に入力されるクロック信号を出力パルスとして取り出すように動作する。
図８に、シフトレジスタの駆動パルス波形を示す。なお図８は、シフトレジスタがＮＭＯＳ型の薄膜トランジスタのみで構成される場合のパルス波形である。
図８（Ａ）は、１段目のシフト段を駆動するためのスタートパルスｓｔであり、図８（Ｂ）は、２Ｎ段目のシフト段を駆動するためのエンドパルスｅｎｄである。図８（Ｃ）は、偶数段目に位置するシフト段用のクロック信号ｃｋ１である。
図８（Ｄ）は、奇数段目に位置するシフト段用のクロック信号ｃｋ２である。図８（Ｅ）は、１段目のシフト段ＳＲ（１）の出力パルスｏ１である。図８（Ｆ）は、ｋ−１段目のシフト段ＳＲ（ｋ−１）の出力パルスｏ（ｋ−１）である。以下、図８（Ｇ）〜図８（Ｉ）は、図中に示す符号段目の出力パルスｏである。
図９は、ｋ段目に位置するシフト段ＳＲの内部回路例である。図に示すように、シフト段ＳＲを構成する薄膜トランジスタは全てＮＭＯＳ型である。このシフト段ＳＲの出力段は、電源電位ＶＳＳとクロック入力端の間に直列接続されたＮＭＯＳ型の薄膜トランジスタＮ１１及びＮ１２で構成される。なお、薄膜トランジスタＮ１１とＮ１２の接続中点が出力端に接続される。また、薄膜トランジスタＮ１１のゲート電極と電源電位ＶＳＳとの間には補間容量Ｃｂ１が接続される。一方、薄膜トランジスタＮ１２のゲート電極とクロック入力端との間には補間容量Ｃｂ２が接続される。この補間容量Ｃｂ２が、ブートストラップ動作を補間する容量である。
図１０に、シフト段ＳＲに関連する入出力パルスとノードＡ点及びＢ点の電位関係を示す。なお、図１０（Ａ）はクロック信号ｃｋの波形である。図１０（Ｂ）は第１の駆動パルスｉｎ１（ｋ）（前段に位置するシフト段の出力パルスｏｕｔ（ｋ−１））の波形である。図１０（Ｃ）は第２の駆動パルスｉｎ１（ｋ）（後段に位置するシフト段の出力パルスｏｕｔ（ｋ＋１））の波形である。図１０（Ｄ）はノードＢの電位（薄膜トランジスタＮ１１の制御配線電位）の波形である。図１０（Ｅ）はノードＡの電位（薄膜トランジスタＮ１２の制御配線電位）の波形である。図１０（Ｆ）は出力端に現れる出力パルスｏｕｔの波形である。
図１０に示すように、ノードＡとノードＢの電位は、第１の駆動パルスｉｎ１（ｋ）がＨレベルに立ち上がるタイミングと第２の駆動パルスｉｎ２（ｋ）がＨレベルに立ち上がるタイミングのそれぞれにおいて相補的に切り換えられる。
この相補動作を実現するのが、薄膜トランジスタＮ１３〜Ｎ１６である。
例えば第１の駆動パルスｉｎ１（ｋ）がＨレベルで第２の駆動パルスｉｎ２（ｋ）がＬレベルのとき、薄膜トランジスタＮ１３とＮ１４がオン動作し、薄膜トランジスタＮ１５とＮ１６はオフ動作する。また例えば第１の駆動パルスｉｎ１（ｋ）がＬレベルで第２の駆動パルスｉｎ２（ｋ）がＨレベルのとき、薄膜トランジスタＮ１５とＮ１６がオン動作し、薄膜トランジスタＮ１３とＮ１４はオフ動作する。
ところで、ノードＡのＨレベルの間、補間容量Ｃｂ２は充電動作される。このため、ノードＡがＨレベルの期間に、クロック信号ｃｋがＨレベルに切り替わって、出力パルスｏｕｔ（ｋ）にＨレベルが現れると、ノードＡの電位は補間容量Ｃｂ２の充電電圧分だけ持ち上がるように変化する。このとき、薄膜トランジスタＮ１２のゲート・ソース間電圧Ｖｇｓは、ブートストラップ動作により閾値電圧Ｖth以上に確保されるので、出力パルスｏｕｔ（ｋ）の電位波形は、クロック信号ｃｋと全く同じ電位波形になる。
すなわち、図７に示すシフトレジスタは、１段目のシフト段から順番にクロック信号ｃｋを抜き出して出力端に出力するように動作する。従って、このシフトレジスタの場合には、出力パルスｏｕｔのパルス幅の可変範囲は、クロック信号ｃｋのパルス幅を可変可能な１Ｈ期間（１水平走査期間）の範囲に限られる。
なお、１Ｈ期間内であれば、このシフトレジスタは、複数発のパルス信号を転送することもできる。
図１１に、クロック信号ｃｋが２つのパルス信号で構成される場合の転送動作例を示す。なお、図１１（Ａ）〜（Ｉ）に示す波形は、いずれも図８（Ａ）〜（Ｉ）の波形に対応する。
また、図１２に、この場合に対応するシフト段ＳＲの動作波形を示す。図１２（Ａ）〜（Ｆ）の波形は、いずれも図１０（Ａ）〜（Ｆ）の波形に対応する。図１２（Ｅ）に示すように、ブートストラップ動作も、２つのパルス信号について実行される。
また、図７に示すシフトレジスタは、クロック信号ｃｋの立ち上がり速度と立ち下がり速度の調整により、出力パルスｏｕｔに同じ波形変化を再現することができる。
図１３に、クロック信号ｃｋに、台形形状のクロック信号ｃｋが入力される場合の転送動作例を示す。なお、図１３（Ａ）〜（Ｉ）に示す波形は、いずれも図８（Ａ）〜（Ｉ）の波形に対応する。
また、図１４に、この場合に対応するシフト段ＳＲの動作波形を示す。図１４（Ａ）〜（Ｆ）の波形は、いずれも図１０（Ａ）〜（Ｆ）の波形に対応する。図１４（Ｅ）に示すように、ブートストラップ動作も、パルス信号ｃｋと全く同じ台形波形になり、その波形が出力パルスｏｕｔとして取り出される。
特開２００５−１４９６２４号公報
ところで、図７（図９）で説明したシフトレジスタの出力段を構成する薄膜トランジスタＮ１１及びＮ１２は相補的に動作する。従って、出力段に貫通電流が流れることはなく、その消費電力も小さく済む。
しかし、図７（図９）で説明したシフトレジスタは、前述したように、外部から入力されるクロック信号ｃｋがそのまま出力クロック（転送クロック）として出力される。従って、図１５に示すように、第１の制御線駆動部７（シフトレジスタ）にクロック信号を供給するバッファ回路２１には、出力パルスの供給先である全画素を駆動できるだけの駆動能力が求められることになる。
一方、第１の制御線駆動部７にスタートパルスｓｔやエンドパルスｅｎｄを供給するバッファ回路２３の場合は、シフトレジスタ内のシフト段ＳＲだけを駆動できれば良い。
このため、バッファ回路２１の回路サイズは、バッファ回路２３の回路サイズよりも大きくならざるを得ない。
結果的に、図７（図９）に示すシフトレジスタ（第１の制御線駆動部７）は、その内部で消費される電力こそ低下できるものの、その前段に位置するバッファ回路２１で消費される電力が大きくなる欠点がある。
しかも、クロック信号ｃｋは、前述の通り、水平ライン上に位置する全ての画素を駆動する必要がある。従って、水平ライン上に並ぶ画素数が多いほど又は各画素の負荷が大きいほど、バッファ回路２１の画素サイズが大型化し、消費電力も大きくなる問題がある。
前述したように、現在提案されている制御線駆動部（半導体デバイス）には、未だ解決すべき技術上の問題が残存する。そこで、発明者は、駆動すべき負荷が大きい場合にも、前段回路に求められる駆動能力が小さく済む回路構成の採用が可能なバッファ回路を提案する。
発明者は、絶縁基板上に単一チャネルの薄膜トランジスタで形成される半導体デバイスのバッファ回路として、以下の（ａ）〜（ｅ）に示す構造を有するものを提案する。
（ａ）第１及び第２の薄膜トランジスタが直列に接続された回路構成を有し、第１及び第２の薄膜トランジスタの接続中点を出力端とする第１の出力段
（ｂ）セットパルスで制御される第３の薄膜トランジスタと、リセットパルスで制御される第４の薄膜トランジスタが直列に接続された回路構成を有し、第３及び第４の薄膜トランジスタの接続中点に現れる電位を通じ、第１の薄膜トランジスタの制御電極に接続される第１の制御配線の電位状態を、セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間とそれ以外の期間とで切り替え制御する第１の入力段
（ｃ）セットパルスで制御される第６の薄膜トランジスタと、リセットパルスで制御される第５の薄膜トランジスタが直列に接続された回路構成を有し、第５及び第６の薄膜トランジスタの接続中点に現れる電位を通じ、第２の薄膜トランジスタの制御電極に接続される第２の制御配線の電位状態を、第１の制御配線の電位変化とは逆位相の関係になるように切り替え制御する第２の入力段
（ｄ）第１の制御配線に制御電極が接続される第７の薄膜トランジスタと、第２の制御配線に制御電極が接続される第８の薄膜トランジスタが直列に接続された回路構成を有し、第７及び第８の薄膜トランジスタの接続中点に現れる電位を第３の制御配線に与える第２の出力段
（ｅ）一方の主電極が第１の制御配線に接続され、制御電極が第３の制御配線に接続される回路構成を有し、出力端に出力パルスが現われている期間、セットパルスと同じ論理レベルの電位を第１の制御配線に印加する第９の薄膜トランジスタ
なお、前述した構造を有するバッファ回路は、出力端に現れる出力パルスの振幅に対し、セットパルス及びリセットパルスの振幅が小さいことが望ましい。入力パルスの振幅が小さければ、その分、前段回路の消費電力を小さくすることができる。
因みに、セットパルス及びリセットパルスは、それぞれ対応するシフトレジスタ回路から供給されることが望ましい。セットパルス用のシフトレジスタ回路とリセットパルス用のシフトレジスタを用いることで、多数の負荷を順番に高速駆動することが要求される用途に用いることができる。
また例えば、前述した構造を有するバッファ回路の出力パルスは、表示パネルにおける電流供給線の制御に使用されることが望ましい。
また例えば、前述した構造を有するバッファ回路の出力パルスは、自発光型の表示パネルの点灯制御に使用され、セットパルス印加開始タイミングからリセットパルスの印加開始タイミングまでの期間が、１フィールド期間内に配置される各発光期間長を与えることが望ましい。
また例えば、前述した構造を有するバッファ回路の場合、第７の薄膜トランジスタがダイオード接続であることが望ましい。この場合、第７の薄膜トランジスタの一方の主電極を接続する電源線が不要となり、その分、バッファ回路のレイアウト面積を小さくできる。
また例えば、前述した構造を有するバッファ回路は、第１の薄膜トランジスタの一方の主電極に、セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間に複数の出力パルスを発生させるパルス信号が入力されることが望ましい。この構造の採用により、複雑なパルス制御が可能になる。
なお、前述した構造を有するバッファ回路の出力パルスは、表示パネルにおけるサンプリングタイミングの制御に使用されることが望ましい。
また、前述した構造を有するバッファ回路を搭載する半導体デバイスは、画素アレイ部を構成する駆動回路の少なくとも一部に搭載することが望ましい。
また、この表示パネルは電子機器に搭載することが望ましい。電子機器は、画素アレイ部と、システム全体の動作を制御するシステム制御部と、システム制御部に対する操作入力を受け付ける操作入力部とで構成する。
前述した構造を有するバッファ回路の場合、第１及び第２の入力段の各出力電位が、出力段を構成する第１及び第２の薄膜トランジスタの制御配線に印加される。ここで、セットパルス及びリセットパルスの駆動対象は、第１及び第２の入力段を構成する各薄膜トランジスタである。従って、セットパルス及びリセットパルスの供給源に求められる駆動能力は小さく済む。
また、第１及び第２の入力段を配置することにより、セットパルスとリセットパルスの有意レベルが印加されない期間でも、出力段を構成する第１及び第２の薄膜トランジスタの制御配線の電位状態を保持し続けることができる。これにより、出力段に電流負荷が接続される場合でも、出力パルスの電位を保持し続けることができる。
また、前述した構造を有するバッファ回路では、第１の出力段と並列に第２の出力段を配置し、第１の出力端に現れる出力パルスと同位相の出力パルスで第９の薄膜トランジスタの動作を制御する。第９の薄膜トランジスタの一方の主電極は第１の制御配線に接続されている。このため、出力端に出力パルスが表れている期間中、第１の制御配線の電位を理想的なオン電位に固定することができる。この結果、外部からの飛び込み信号に対する耐性を高めることができる。すなわち、動作の信頼性を高めることができる。
以下、明細書において提案する発明を、アクティブマトリクス駆動型の表示パネルにおける駆動回路に適用する場合について説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。
また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。
（Ａ）表示パネルのシステム構成
以下の形態例は、有機ＥＬパネルについて説明する。図１６に、形態例に係る有機ＥＬパネルのシステム構成例を示す。なお、図１６には、図１との対応部分に同一符号を付して示す。
形態例に係る有機ＥＬパネル３１は、パネル基板上に画素アレイ部３と、信号線駆動部５と、第１の制御線駆動部３３と、第２の制御線駆動部３５とによって構成される。
すなわち、形態例に係るバッファ回路は、垂直方向に駆動パルスを転送する第１及び第２の制御線駆動部３３及び３５に搭載する。
この形態例において提案する制御線駆動部は、図１７に示すように、クロック信号に基づいてパルス信号を転送するシフトレジスタと、そのパルス信号に基づいて制御線を駆動するバッファ回路との２段構造を想定する。
後述するように、形態例に係るバッファ回路は、シフトレジスタの出力をセットパルスとリセットパルスとして使用する。すなわち、シフトレジスタの出力パルスは、制御線に接続する全てのサブ画素１１ではなく、バッファ回路だけを駆動する能力を備えていれば良い。
このため、シフトレジスタの前段に配置するクロック信号用のバッファ回路２１は、スタートパルスｓｔやエンドパルスｅｎｄ用のバッファ回路２３と同程度の駆動能力で良い。
なお、この形態例において、セットパルスは、バッファ回路の出力パルスの電位をセット電位に切り換えるタイミングを与える信号をいう。
また、リセットパルスは、バッファ回路の出力パルスの電位をリセット電位に切り換えるタイミングを与える信号をいう。
（Ｂ）制御線駆動部の構成（ＮＭＯＳ型）
図１８に、ＮＭＯＳ型の薄膜トランジスタのみで形成される制御線駆動部の構成例を示す。
図１８に示す制御線駆動部は、セットパルス転送用のシフトレジスタ４１と、リセットパルス転送用のシフトレジスタ４３と、各シフト段から出力されるセットパルスとリセットパルスに基づいて相補動作するバッファ回路４５とで構成される。
なお、バッファ回路４５は、セットパルスの入力によりＨレベル（セット電位）を出力し、リセットパルスの入力によりＬレベル（リセット電位）を出力する。
図１９に、この制御線駆動部の駆動パルス波形を示す。なお、図１９（Ａ）〜（Ｃ）は、セット信号転送用のシフトレジスタ４１の出力パルスscan1 を示す。また、図１９（Ｄ）〜（Ｆ）は、リセット信号転送用のシフトレジスタ４３の出力パルスscan2 を示す。また、図１９（Ｇ）〜（Ｉ）は、バッファ回路４５の出力パルスout を示す。
図１９（Ｇ）〜（Ｉ）に示すように、バッファ回路４５の出力パルスout
のパルス幅は、バッファ回路４５に入力されるセットパルスとリセットパルスの入力タイミングの時間差に一致する。従って、セットパルスとリセットパルスの転送間隔を制御することにより、バッファ回路４５の出力パルスout のパルス幅を自由に設定することが可能になる。
以下では、バッファ回路４５の形態例を説明する。
（Ｂ−１）形態例１
（ａ）回路構成
図２０にバッファ回路４５の１つ目の形態例を示し、図２１に対応する駆動波形を示す。
図２０に示すバッファ回路４５は、出力段５１と、第１の入力段５３と、第２の入力段５５で構成される。
出力段５１は、高位電源ＶＤＤ１と低位電源ＶＳＳの間に、ＮＭＯＳ型の薄膜トランジスタＮ３１及びＮ３２を直列に接続した回路構成を有している。このうち、薄膜トランジスタＮ３１は高位電源ＶＤＤ１側に接続され、薄膜トランジスタＮ３２は低位電源ＶＳＳ側に接続される。なお、薄膜トランジスタＮ３１とＮ３２の接続中点がバッファ回路４５の出力端ＯＵＴになる。
この形態例の場合、薄膜トランジスタＮ３１のゲート電極と出力端の間には、ブートストラップ補完容量Ｃｂ３１を接続する。もっとも、薄膜トランジスタＮ３１のゲート容量が十分大きい場合には、ブートストラップ補完容量Ｃｂ３１は配置しなくても良い。
また、出力段５１には、薄膜トランジスタＮ３１のブートストラップ時のゲート電位Ｖｇと第１の入力段５３の出力電位との電位差を吸収するための薄膜トランジスタＮ４１が配置される。ここで、ＮＭＯＳ型の薄膜トランジスタＮ４１の主電極の一方は、薄膜トランジスタＮ３１のゲート電極配線（制御配線であるノードＡ）に接続され、他方は制御配線であるノードＢに接続される。また、薄膜トランジスタＮ４１のゲート電極は、高位電源ＶＤＤ１に接続される。
なお、ノードＢには、電位保持用の容量（以下、「保持容量」という。）Ｃｓ１が接続される。同様に、薄膜トランジスタＮ３２のゲート電極配線（制御配線であるノードＣ）には、保持容量Ｃｓ２が接続される。これらは、ノードＢ及びＣの配線容量が小さい場合に、その補完用に接続される。これらの補完容量を配置することにより、薄膜トランジスタのオフリークや配線間容量を介した飛び込み等の誤動作の要因となるノード電位の変動を小さくすることができる。
第１の入力段５３と第２の入力段５５は、基本的に出力段５１と同じ回路構成である。
まず、第１の入力段５３の回路構成を説明する。第１の入力段５３は、高位電源ＶＤＤ１と低位電源ＶＳＳの間に、ＮＭＯＳ型の薄膜トランジスタＮ３３及びＮ３４を直列に接続した回路構成を有している。このうち、薄膜トランジスタＮ３３は高位電源ＶＤＤ１側に接続され、薄膜トランジスタＮ３４は低位電源ＶＳＳ側に接続される。なお、薄膜トランジスタＮ３３とＮ３４の接続中点が出力端となり、ノードＢに接続される。
また、薄膜トランジスタＮ３３のゲート電極と出力端の間には、ブートストラップ補完容量Ｃｂ３２が接続される。やはり、薄膜トランジスタＮ３３のゲート容量が十分大きい場合には、ブートストラップ補完容量Ｃｂ３２は配置しなくても良い。
また、薄膜トランジスタＮ３３のブートストラップ時のゲート電位Ｖｇとセットパルス用の入力端に現れる電位との間に生じる電位差を吸収する薄膜トランジスタＮ４２が配置される。
ここで、ＮＭＯＳ型の薄膜トランジスタＮ４２の主電極の一方は、薄膜トランジスタＮ３３のゲート電極配線（制御配線であるノードＤ）に接続され、他方はセットパルス用の入力端ＩＮｓに接続される。また、薄膜トランジスタＮ４２のゲート電極は、高位電源ＶＤＤ１に接続される。
一方、薄膜トランジスタＮ３４のゲート電極は、リセットパルス用の入力端ＩＮｒに接続される。このように、第１の入力段５３は、セットパルスとリセットパルスによって動作が制御される。
次に、第２の入力段５５の回路構成を説明する。第２の入力段５５は、高位電源ＶＤＤ１と低位電源ＶＳＳの間に、ＮＭＯＳ型の薄膜トランジスタＮ３５及びＮ３６を直列に接続した回路構成を有している。このうち、薄膜トランジスタＮ３５は高位電源ＶＤＤ１側に接続され、薄膜トランジスタＮ３６は低位電源ＶＳＳ側に接続される。なお、薄膜トランジスタＮ３５とＮ３６の接続中点が出力端となり、ノードＣに接続される。
また、薄膜トランジスタＮ３５のゲート電極と出力端の間には、ブートストラップ補完容量Ｃｂ３３が接続される。やはり、薄膜トランジスタＮ３５のゲート容量が十分大きい場合には、ブートストラップ補完容量Ｃｂ３３は配置しなくても良い。
また、薄膜トランジスタＮ３５のブートストラップ時のゲート電位Ｖｇとリセットパルス用の入力端に現れる電位との間に生じる電位差を吸収する薄膜トランジスタＮ４３が配置される。
ここで、ＮＭＯＳ型の薄膜トランジスタＮ４３の主電極の一方は、薄膜トランジスタＮ３５のゲート電極配線（制御配線であるノードＥ）に接続され、他方はリセットパルス用の入力端ＩＮｒに接続される。また、薄膜トランジスタＮ４３のゲート電極は、高位電源ＶＤＤ１に接続される。
一方、薄膜トランジスタＮ３６のゲート電極は、セットパルス用の入力端ＩＮｓに接続される。このように、第２の入力段５５におけるセットパルスとリセットパルスの薄膜トランジスタとの接続関係は、第１の入力段５３の接続関係と逆の関係に設定される。
なお、各薄膜トランジスタＮ３１（Ｎ３３，Ｎ３５）のブートゲインｇb は次式で与えられる。
ｇb ＝（Ｃｇ＋Ｃｂ）／（Ｃｇ＋Ｃｂ＋Ｃｐ）
ただし、Ｃｇはゲート容量であり、Ｃｂは薄膜トランジスタのゲート電極に接続するブートストラップ補完容量であり、ＣｐはノードＡ（ノードＤ，ノードＥ）の寄生容量（Ｃｇ、Ｃｂを除いた配線容量）である。
寄生容量Ｃｐの存在がブートストラップゲインを劣化させる原因である。従って、前述したように、ブートストラップ補完容量を配置してブートストラップゲインを上げることが、各薄膜トランジスタのオン動作を確実にする上で好ましい。
（ｂ）駆動動作
以下、図２１に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。
図２１（Ａ）は、セットパルス（入力端ＩＮｓ）の電位状態を示す。図２１（Ｂ）は、リセットパルス（入力端ＩＮｒ）の電位状態を示す。
図２１（Ｃ）は、薄膜トランジスタＮ３３のゲート電極配線（ノードＤ）の電位状態を示す。
図２１（Ｄ）は、薄膜トランジスタＮ３５のゲート電極配線（ノードＥ）の電位状態を示す。図２１（Ｅ）は、第１の入力段５３の出力端が接続される制御配線（ノードＢ）の電位状態を示す。図２１（Ｆ）は、薄膜トランジスタＮ３１のゲート電極配線（ノードＡ）の電位状態を示す。図２１（Ｇ）は、第２の入力段５５の出力端が接続される制御配線（ノードＣ）の電位状態を示す。図２１（Ｈ）は、出力段５１の出力端ＯＵＴに現れる電位状態を示す。
図２１に示すように、セットパルス（入力端ＩＮｓ）の信号振幅は、ＶＳＳとＶＤＤ１の２値で与えられる。一方、リセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ１の２値で与えられる。このように、シフトレジスタ４１及び４３から与えられるパルス信号は、バッファ回路４５に供給される２つの電源電位と同じである。
この形態例の場合、セットパルスがＨレベルに立ち上がるタイミングは、出力段５１の出力端に現れる出力パルスの立ち上がりタイミングを与えるタイミングとして規定されている。一方、リセットパルスがＨレベルに立ち上がるタイミングは、出力段５１の出力端に現われる出力パルスの立ち下がりタイミングを与えるタイミングとして規定されている。図２１（Ａ）及び（Ｂ）に示すように、セットパルスがまずＨレベルに立ち上がり、遅れてリセットパルスがＨレベルに立ち上がる。
まず、セットパルスがＨレベルに立ち上がるタイミングで、第１の入力段５３のノードＤがＨレベルに立ち上がる(図２１（Ｃ）)。これにより、薄膜トランジスタＮ３３がオン動作し、ノードＢの電位が上昇する（図２１（Ｅ））。
なお、ノードＢの電位の上昇に伴い、薄膜トランジスタＮ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ上昇する（図２１（Ｃ））。この上昇後の電位がＶｄである。この電位Ｖｄが、Ｖｄ−ＶＤＤ１＞Ｖth(N33) を満たすとき、薄膜トランジスタＮ３３のオン動作時にノードＢの電位が高位電源ＶＤＤ１になる（図２１（Ｅ））。
前述したようにノードＢが高位電源ＶＤＤ１まで立ち上がると、ノードＡの電位もＨレベルに上昇して薄膜トランジスタＮ３１がオン動作し、出力端ＯＵＴの電位が上昇する（図２１（Ｈ））。
なお、出力端ＯＵＴの電位の上昇に伴い、薄膜トランジスタＮ３１のゲート電位（ノードＡの電位）は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ上昇する（図２１（Ｆ））。この上昇後の電位がＶａである。この電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、薄膜トランジスタＮ３１のオン動作時に出力端ＯＵＴの電位が高位電源ＶＤＤ１になる（図２１（Ｈ））。
ところで、このセットパルスがＨレベルの期間では、薄膜トランジスタＮ３６もオン動作している。このため、出力段５１を構成する薄膜トランジスタＮ３２のゲート電位（ノードＣの電位）は、低位電源ＶＳＳに制御される（図２１（Ｇ））。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。しかし、ノードＢ及びＣには保持容量Ｃｓ１及びＣｓ２が接続されており、セットパルスがＨレベルのときの電位状態が保持されている。従って、この電位状態が、リセットパルスがＬレベルからＨレベルに切り替わるまで保持される。
リセットパルスがＨレベルになると（図２１（Ｂ））、今度は、薄膜トランジスタＮ３５がオン動作し、ノードＣの電位が上昇する（図２１（Ｇ））。なお、ノードＣの電位の上昇に伴い、薄膜トランジスタＮ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ上昇する（図２１（Ｄ））。この上昇後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＤＤ１＞Ｖth(N35) を満たすとき、薄膜トランジスタＮ３５のオン動作時にノードＣの電位が高位電源ＶＤＤ１になる（図２１（Ｇ））。
前述したようにノードＣが高位電源ＶＤＤ１まで立ち上がると、薄膜トランジスタＮ３２がオン動作し、出力端ＯＵＴの電位が低位電源ＶＳＳに立ち下がる（図２１（Ｈ））。
ところで、このリセットパルスがＨレベルの期間では、薄膜トランジスタＮ３４もオン動作している。このため、ノードＢの電位は低位電源ＶＳＳに制御される（図２１（Ｅ））。また、これに伴い、出力段５１を構成する薄膜トランジスタＮ３１のゲート電位（ノードＡの電位）も、低位電源ＶＳＳに低下する。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。しかし、ノードＢ及びＣには保持容量Ｃｓ１及びＣｓ２が接続されており、リセットパルスがＨレベルのときの電位状態が保持されている。従って、この電位状態が、セットパルスがＬレベルからＨレベルに切り替わるまで保持される。
以上の動作により、セットパルスがＨレベルに立ち上がるタイミングで出力パルスがＨレベルに立ち上がり、リセットパルスがＨレベルに立ち上がるタイミングで出力パルスがＬレベルに立ち下がるバッファ回路４５が実現される。
（ｃ）効果
以上説明したように、形態例に係る回路構成のバッファ回路４５の採用により、セットパルス及びリセットパルスが駆動すべき負荷は、それぞれ薄膜トランジスタＮ３３、Ｎ３６とＮ３４、Ｎ３５のゲート容量に限定できる。従って、セットパルス及びリセットパルスの供給源に求められる駆動能力を小さくすることができる。このため、当該駆動パルスの供給源における消費電力を小さくできる。
また、第１及び第２の入力段を配置したことにより、セットパルスとリセットパルスが共にＬレベルの期間にも、出力段５１を構成する薄膜トランジスタＮ３１及びＮ３２の制御配線（ノードＡ及びＣ）に対する電位の供給を継続することができる。このため、出力段５１に電流負荷が接続される場合でも、出力パルスの電位を保持し続けることができる。
すなわち、形態例に係るバッファ回路を、図２に示すサブ画素１１の電流供給線ＰＳＬを駆動する第２の制御線駆動部３５や図３に示すサブ画素１１の点灯制御線ＬＳＬを駆動する第２の制御線駆動部３５に実装することができる。勿論、その他の制御線を駆動する制御線駆動部に対しても適用することができる。例えばサブ画素１１内の薄膜トランジスタのゲート電極電圧を制御する第１の制御線駆動部３３にも形態例に係るバッファ回路に適用することができる。
また、図２１（Ｆ）及び（Ｇ）に示すように、２つの薄膜トランジスタＮ３１とＮ３２が同時にオン状態に制御されることはない。すなわち、薄膜トランジスタＮ３１とＮ３２は相補的に動作する。従って、出力段５１に貫通電流が流れることはなく、ＣＭＯＳ型の出力バッファと同じ低消費電力型の動作が可能な片チャネル型のバッファ回路を実現することができる。
（Ｂ−２）形態例２
（ａ）形態例１の注意点
前述したように、形態例１に係る回路構成のバッファ回路４５は、基本的に貫通電流が流れない低消費電力型の回路デバイスである。ところで、形態例１に係るバッファ回路４５の場合には、ブートストラップゲインを高めるため、薄膜トランジスタＮ３３及びＮ３５のゲート容量やブートストラップ補完容量Ｃｂ３２及びＣｂ３３の容量値を大きな値に定めている。
しかし、容量が大きいということは、セットパルスやリセットパルスの電位変化が、各入力段の出力端（ノードＢ及びＣ）に飛び込み易くなることを意味する。具体的には、セットパルスやリセットパルスがＨレベルからＬレベルに変化する際の電位変化によって、出力端（ノードＢ及びＣ）の電位が想定電位から低下する現象が発生する。この際、ゲート拡散容量やブートストラップ補完容量Ｃｂ３２及びＣｂ３３はカップリング容量として機能する。ゲート拡散容量とは薄膜トランジスタのゲートとソース（又はゲートとドレイン）間の寄生容量のことである。また、ゲート容量とは、薄膜トランジスタがオン動作しているときにできるチャネルとゲート間の容量である。
図２２に、ゲート拡散容量やブートストラップ補完容量Ｃｂ３２及びＣｂ３３を通じて発生するパルスの飛び込みを加味したタイミングチャートを示す。
ノードＢ（図２２（Ｅ））では、高位電源ＶＤＤ１であるべき電位がＶｂ１に低下し、低位電源ＶＳＳであるべき電位がＶｂ２に低下することが分かる。また、ノードＣ（図２２（Ｇ））では、高位電源ＶＤＤ１であるべき電位がＶｃ２に低下し、低位電源ＶＳＳであるべき電位がＶｃ１に低下することが分かる。
図２２にも示すように、セットパルスとリセットパルスが共にＬレベルの期間は、ノードＢやノードＣがフローティング状態で動作する。このように、パルスの飛び込みによる電位低下は、図２０に示す回路構成を採用する限り、避け得ない。
もっとも、パルスの飛び込み量が小さければ、バッファ回路４５の動作上問題になることはない。正常動作に必要な条件は、前述したＶａ、Ｖｄ及びＶｅに関するブートストラップ動作条件に加え、ＶＤＤ１−Ｖｂ１＜Ｖth(N41) 及びＶｃ２−ＶＳＳ＞Ｖth(N32) を満たす場合である。
ＶＤＤ１−Ｖｂ１＜Ｖth(N41) を満たせば、ノードＡのフローティング期間中も、薄膜トランジスタＮ４１がオン動作することはなく、ノードＡはブートストラップ電位Ｖａを保持することができる。従って、出力パルスのＨレベルとして高位電源ＶＤＤ１が出力される。
また、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たせば、薄膜トランジスタＮ３２のオン動作が可能となり、出力パルスを確実に低位電源ＶＳＳに引き下げることができる。
もっとも、パルスの飛び込み量が想定量以上になる可能性もある。例えばノードＤからノードＢへのカップリング量が想定量以上に大きくなり、ノードＢの電位Ｖｂ１が薄膜トランジスタＮ４１のカットオフ電位より低下する可能性がある。この場合、ＶＤＤ１−Ｖｂ１＞Ｖth(N41)となり、薄膜トランジスタＮ４１がオン動作する。
図２３に、ノードＤからノードＢへのカップリング量が大きい場合のタイミングチャートを示す。なお、図２３（Ａ）〜（Ｈ）は、図２２（Ａ）〜（Ｈ）に対応する。
この場合、セットパルスがＨレベルからＬレベルに立ち下がった後のノードＡの電位とノードＢの電位は同じになる。すなわち、図２３（Ｆ）に示すように、ノードＡの電位はＶｂ１まで低下する。ところが、Ｖｂ１は、薄膜トランジスタＮ３１をオン状態に制御できない。すなわち、薄膜トランジスタＮ３１はオフ動作する。その結果、図２３（Ｈ）に示すように、出力端ＯＵＴはフローティング状態になってしまう。
ところが、フローティング状態にある出力端ＯＵＴは、当然ながらリークや飛び込みに弱い。すなわち、リークや飛び込みにより出力端ＯＵＴの電位が変動し、後段回路が正常に動作しない可能性がある。特に、図２０に示す回路構成のバッファ回路４５が、図３に示すサブ画素１１の点灯制御線ＬＳＬの駆動に用いられる場合には、リーク電流によって出力端電位の低下を招き、駆動電流の供給を継続できなくなる。
（ｂ）回路構成
そこで、この形態例では、出力パルス出力期間中における薄膜トランジスタＮ３１のブートストラップ動作を確保し、当該期間中における薄膜トランジスタＮ３１のオン動作を保証できる回路構成を提案する。具体的には、ノードＢがＨレベルの期間にフローティング状態になるのを無くす構成、すなわちノードＢをＨレベルに固定できる回路構成を提案する。
図２４に、バッファ回路４５の２つ目の形態例を示す。なお、図２４には、図２０との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路４５の基本構成は、形態例１に係るバッファ回路４５の回路構成と同じである。すなわち、この形態例に係るバッファ回路４５も、出力段（Ｎ３１、Ｎ３２、Ｎ４１）、第１の入力段（Ｎ３３、Ｎ３４、Ｎ４２）、第２の入力段（Ｎ３５、Ｎ３６、Ｎ４３）で構成される。
この形態例に係るバッファ回路４５と形態例１に係るバッファ回路４５の構造上の違いは２つである。一つ目の相違点は、第１の出力段に対して並列に第２の出力段（薄膜トランジスタＮ３７及びＮ３８で構成される。）を接続することである。二つ目の相違点は、第１の出力段から出力パルスが出力されている期間、ノードＢにＨレベルの電位を印加することができる薄膜トランジスタＮ３９を配置することである。なお、ノードＢの保持容量Ｃｓ１とノードＣの保持容量Ｃｓ２は必要に応じて配置する保持容量なので、以降の回路図では省略する。
ここで、第２の出力段は、薄膜トランジスタＮ３７とＮ３８の直列接続で構成される。このうち、薄膜トランジスタＮ３７は高電位側（Ｈレベルの電位を供給する電源側）に接続され、薄膜トランジスタＮ３８は低電位側（Ｌレベルの電位を供給する電源側）に接続される。
具体的には、薄膜トランジスタＮ３７のゲート電極はノードＡに接続され、一方の主電極は第３の高位電源ＶＤＤ３（＞ＶＤＤ１＋Ｖth(N39)）に接続され、他方の主電極は出力端に接続される。なお、ここでの出力端は、薄膜トランジスタＮ３７とＮ３８の接続中点である。
一方、薄膜トランジスタＮ３８のゲート電極はノードＣに接続され、一方の主電極は出力端に接続され、他方の主電極は低位電源ＶＳＳに接続される。
なお、当該第２の出力段の出力端は制御配線（ノードＦ）を通じ、薄膜トランジスタＮ３９のゲート電極に接続される。
因みに、薄膜トランジスタＮ３９の一方の主電極は第１の高位電源ＶＤＤ１に接続され、他方の主電極はノードＢに接続される。この接続形態のため、薄膜トランジスタＮ３９がオン動作すると、ノードＢに第１の高位電源ＶＤＤ１が継続的に印加される。この印加動作により、この形態例に係るバッファ回路４５は、第１の出力段（Ｎ３１、Ｎ３２、Ｎ４１）の出力端ＯＵＴにＨレベル(高位電源ＶＤＤ１)が出現する期間、ノードＢがフローティング状態にならないように制御する。
（ｃ）駆動動作
図２５に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。
なお、図２５（Ａ）は、セットパルス（入力端ＩＮｓ）の電位状態を示す。図２５（Ｂ）は、リセットパルス（入力端ＩＮｒ）の電位状態を示す。図２５（Ｃ）は、薄膜トランジスタＮ３３のゲート電極配線（ノードＤ）の電位状態を示す。
図２５（Ｄ）は、薄膜トランジスタＮ３５のゲート電極配線（ノードＥ）の電位状態を示す。図２５（Ｅ）は、第１の入力段の出力端が接続される制御配線（ノードＢ）の電位状態を示す。図２５（Ｆ）は、第２の出力段の出力端が接続される制御配線（ノードＦ）の電位状態を示す。図２５（Ｇ）は、薄膜トランジスタＮ３１のゲート電極配線（ノードＡ）の電位状態を示す。図２５（Ｈ）は、第２の入力段の出力端が接続される制御配線（ノードＣ）の電位状態を示す。図２５（Ｉ）は、第１の出力段の出力端ＯＵＴに現れる電位状態を示す。
この形態例の場合も、セットパルス（入力端ＩＮｓ）の信号振幅とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ１の２値で与えられる。
まず、セットパルスがＨレベルに立ち上がるタイミングで、第１の入力段のノードＤがＨレベルに立ち上がる（図２５（Ｃ））。これにより、薄膜トランジスタＮ３３がオン動作し、ノードＢの電位が上昇する（図２５（Ｅ））。
このノードＢの電位の上昇に伴い、薄膜トランジスタＮ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ上昇する（図２５（Ｃ））。上昇後の電位Ｖｄが、Ｖｄ−ＶＤＤ１＞Ｖth(N33) を満たすとき、薄膜トランジスタＮ３３のオン動作時にノードＢの電位が第１の高位電源ＶＤＤ１になる（図２５（Ｅ））。
前述したようにノードＢが第１の高位電源ＶＤＤ１まで立ち上がると、ノードＡの電位もＨレベルに上昇する。このとき、薄膜トランジスタＮ３１及びＮ３７がオン動作し、出力端ＯＵＴの電位とノードＦの電位が共に上昇する（図２５（Ｉ）及び（Ｆ））。
なお、出力端ＯＵＴやノードＦの電位上昇に伴い、ノードＡの電位は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ上昇する（図２５（Ｇ））。
上昇後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、薄膜トランジスタＮ３１のオン動作時に出力端ＯＵＴの電位が第１の高位電源ＶＤＤ１になる（図２５（Ｉ））。また、上昇後の電位Ｖａが、Ｖａ−ＶＤＤ３＞Ｖth(N37) を満たすとき、薄膜トランジスタＮ３７のオン動作時にノードＦの電位が第３の高位電源ＶＤＤ３になる（図２５（Ｆ））。このとき、ＶＤＤ３−ＶＤＤ１＞Ｖth(N39) を満たすので、薄膜トランジスタＮ３９はオン動作し、ノードＢに第１の高位電源ＶＤＤ１を供給する状態になる。
ところで、このセットパルスがＨレベルの期間、薄膜トランジスタＮ３６もオン動作している。このため、ノードＣの電位は、低位電源ＶＳＳに制御される（図２５（Ｈ））。結果的に、薄膜トランジスタＮ３２とＮ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
ところが、前述したように、薄膜トランジスタＮ３９のゲート電極には、ノードＦを通じて第３の高位電源ＶＤＤ３が印加されている（図２５（Ｆ））。このため、オン動作を継続する薄膜トランジスタＮ３９によってノードＢの電位は、第１の高位電源ＶＤＤ１に保持される（図２５（Ｅ））。この動作が、この形態例に特徴的な電位状態である。
従って、セットパルスがＬレベルに立ち下がった後も、ノードＡ、Ｂ及びＦの電位はセットパルスがＨレベルの場合と同じ電位状態が保持される。
一方、ノードＣについては、このような仕組みがないので、セットパルスの電位変化がそのまま飛び込み、その電位が低位電源ＶＳＳからＶｃ１に低下する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＬレベルからＨレベルになると（図２５（Ｂ））、今度は、薄膜トランジスタＮ３５がオン動作し、ノードＣの電位が上昇する（図２５（Ｈ））。なお、ノードＣの電位の上昇に伴い、薄膜トランジスタＮ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ上昇する（図２５（Ｄ））。この上昇後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＤＤ１＞Ｖth(N35) を満たすとき、薄膜トランジスタＮ３５のオン動作時にノードＣの電位が第１の高位電源ＶＤＤ１になる（図２５（Ｈ））。
前述したようにノードＣが第１の高位電源ＶＤＤ１まで立ち上がると、薄膜トランジスタＮ３２とＮ３８がオン動作する。これにより、出力端ＯＵＴの電位とノードＦの電位が低位電源ＶＳＳに立ち下がる（図２５（Ｉ）及び（Ｆ））。
ところで、このリセットパルスがＨレベルの期間、薄膜トランジスタＮ３４もオン動作している。このため、ノードＢの電位は低位電源ＶＳＳに制御される（図２５（Ｅ））。これに伴い、ノードＡの電位も、低位電源ＶＳＳに低下する。すなわち、薄膜トランジスタＮ３１及びＮ３７はオフ動作する。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＜ＶＳＳ）に低下する（図２５（Ｅ））。一方、ノードＣの電位はＨレベルを維持しながらも、その電位は第１の高位電源ＶＤＤ１からＶｃ２に低下する（図２５（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たすとき、薄膜トランジスタＮ３２のオン状態が継続し、出力端ＯＵＴの電位が低位電源ＶＳＳに維持される（図２５（Ｉ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N38) を満たすことで、薄膜トランジスタＮ３８がオン動作し、ノードＦに対する低位電源ＶＳＳの印加を継続する（図２５（Ｆ））。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路４５の場合には、形態例１と同様の動作と効果に加え、セットパルスがＨレベルに立ち上がってからリセットパルスがＨレベルに立ち上がるまでの期間（出力端にＨレベルの出力パルスが現われている期間）、ノードＢへのＨレベル電位の供給を継続できる。これにより、セットパルスの電位変化がノードＢに飛び込むのを確実に防止できる。すなわち、ノードＡのブートストラップ状態を維持することができ、出力端ＯＵＴに対する第１の高位電源ＶＤＤ１の供給を継続できる。かくして、バッファ回路４５に電流負荷を接続する場合でも、出力端ＯＵＴの電位を維持して、駆動電流の供給を継続することができる。
（Ｂ−３）形態例３
ここでは、形態例２の変形例に係るバッファ回路４５を説明する。
（ａ）回路構成
図２６にバッファ回路４５の３つ目の形態例を示す。なお、図２６には、図２４との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路４５は、形態例２に係る回路構成のうち第１及び第２の入力段の部分でレベルシフトを実現する回路構成に対応する。
このため、第１及び第２の入力段を構成する薄膜トランジスタＮ４２及びＮ４３のゲート電極を第２の高位電源ＶＤＤ２（＜ＶＤＤ１）に接続する構造を採用する。これにより、セットパルスとリセットパルスを低振幅化し、前段回路における更なる低消費電力化を実現する。
（ｂ）駆動動作
図２７に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図２７（Ａ）〜図２７（Ｉ）に示す波形は、それぞれ図２５（Ａ）〜図２５（Ｉ）の各波形に対応する。
この形態例の場合、セットパルス（入力端ＩＮｓ）とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ２（＜ＶＤＤ１）の２値で与えられる。
まず、セットパルスがＨレベルに立ち上がるタイミングで、第１の入力段のノードＤがＨレベルに立ち上がる（図２７（Ｃ））。これにより、薄膜トランジスタＮ３３がオン動作し、ノードＢの電位が上昇する（図２７（Ｅ））。
このノードＢの電位の上昇に伴い、薄膜トランジスタＮ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ上昇する（図２７（Ｃ））。上昇後の電位Ｖｄが、Ｖｄ−ＶＤＤ１＞Ｖth(N33) を満たすとき、薄膜トランジスタＮ３３のオン動作時にノードＢの電位が第１の高位電源ＶＤＤ１になる（図２７（Ｅ））。すなわち、パルス振幅のレベルシフトが実行される。
前述したようにノードＢが第１の高位電源ＶＤＤ１まで立ち上がると、ノードＡの電位もＨレベルに上昇する。このとき、薄膜トランジスタＮ３１及びＮ３７がオン動作し、出力端ＯＵＴの電位とノードＦの電位が共に上昇する（図２７（Ｉ）及び（Ｆ））。
なお、出力端ＯＵＴやノードＦの電位上昇に伴い、ノードＡの電位は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ上昇する（図２７（Ｇ））。
上昇後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、薄膜トランジスタＮ３１のオン動作時に出力端ＯＵＴの電位が第１の高位電源ＶＤＤ１になる（図２７（Ｉ））。また、上昇後の電位Ｖａが、Ｖａ−ＶＤＤ３＞Ｖth(N37) を満たすとき、薄膜トランジスタＮ３７のオン動作時にノードＦの電位が第３の高位電源ＶＤＤ３になる（図２７（Ｆ））。このとき、ＶＤＤ３−ＶＤＤ１＞Ｖth(N39) を満たすので、薄膜トランジスタＮ３９はオン動作し、ノードＢに第１の高位電源ＶＤＤ１を供給する状態になる。
ところで、このセットパルスがＨレベルの期間、薄膜トランジスタＮ３６もオン動作している。このため、ノードＣの電位は、低位電源ＶＳＳに制御される（図２７（Ｈ））。結果的に、薄膜トランジスタＮ３２とＮ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
ところが、前述したように、薄膜トランジスタＮ３９のゲート電極には、ノードＦを通じて第３の高位電源ＶＤＤ３が印加されている（図２７（Ｆ））。このため、オン動作を継続する薄膜トランジスタＮ３９によってノードＢの電位は、第１の高位電源ＶＤＤ１に保持される（図２７（Ｅ））。
従って、セットパルスがＬレベルに立ち下がった後も、ノードＡ、Ｂ及びＦの電位はセットパルスがＨレベルの場合と同じ電位状態が保持される。
一方、ノードＣについては、このような仕組みがないので、セットパルスの電位変化がそのまま飛び込み、その電位が低位電源ＶＳＳからＶｃ１に低下する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＬレベルからＨレベルになると（図２７（Ｂ））、今度は、薄膜トランジスタＮ３５がオン動作し、ノードＣの電位が上昇する（図２７（Ｈ））。なお、ノードＣの電位の上昇に伴い、薄膜トランジスタＮ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ上昇する（図２７（Ｄ））。この上昇後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＤＤ１＞Ｖth(N35) を満たすとき、薄膜トランジスタＮ３５のオン動作時にノードＣの電位が第１の高位電源ＶＤＤ１になる（図２７（Ｈ））。すなわち、パルス振幅のレベルシフトが実行される。
前述したようにノードＣが第１の高位電源ＶＤＤ１まで立ち上がると、薄膜トランジスタＮ３２とＮ３８がオン動作する。これにより、第１の出力端ＯＵＴの電位とノードＦの電位が低位電源ＶＳＳに立ち下がる（図２７（Ｉ）及び（Ｆ））。
ところで、このリセットパルスがＨレベルの期間、薄膜トランジスタＮ３４もオン動作している。このため、ノードＢの電位は低位電源ＶＳＳに制御される（図２７（Ｅ））。これに伴い、ノードＡの電位も、低位電源ＶＳＳに低下する。すなわち、薄膜トランジスタＮ３１及びＮ３７はオフ動作する。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＜ＶＳＳ）に低下する（図２７（Ｅ））。一方、ノードＣの電位はＨレベルを維持しながらも、その電位は第１の高位電源ＶＤＤ１からＶｃ２に低下する（図２７（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たすとき、薄膜トランジスタＮ３２のオン状態が継続し、出力端ＯＵＴの電位が低位電源ＶＳＳに維持される（図２７（Ｉ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N38) を満たすことで、薄膜トランジスタＮ３８がオン動作し、ノードＦに対する低位電源ＶＳＳの印加を継続する（図２７（Ｆ））。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路４５の場合にも、形態例２と同様の効果、すなわち隣接配線からのパルスの飛び込みに強く、リーク電流も少ないバッファ回路を実現できる。
また、この形態例に係る回路構成のバッファ回路４５の場合には、出力パルスの信号振幅に対してセットパルスやリセットパルスの信号振幅を小さくできる。このため、前段回路（例えばシフトレジスタ）での消費電力を前述した他の形態例以上に小さくできる。
（Ｂ−４）形態例４
ここでも、形態例２の変形例に係るバッファ回路４５を説明する。
（ａ）回路構成
図２８にバッファ回路４５の４つ目の形態例を示す。なお、図２８には、第３の形態例に対応する図２６との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路４５は、出力段の部分でレベルシフトを実現する。
このため、薄膜トランジスタＮ３１及びＮ３２で構成される出力段にのみ第１の高位電源ＶＤＤ１を印加し、その前段に位置する薄膜トランジスタには、第２の高位電源ＶＤＤ２（＜ＶＤＤ１）を印加する構造を採用する。これにより、セットパルスとリセットパルスの低振幅化に加え、バッファ回路４５内における低消費電力化を実現する。
（ｂ）駆動動作
続いて、図２９に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図２９（Ａ）〜図２９（Ｉ）に示す波形は、それぞれ図２７（Ａ）〜図２７（Ｉ）の各波形に対応する。
この形態例の場合も、図２９（Ａ）及び図２９（Ｂ）に示すように、セットパルス（入力端ＩＮｓ）とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ２の２値で与えられる。
まず、セットパルスがＨレベルに立ち上がるタイミングで、第１の入力段のノードＤがＨレベルに立ち上がる（図２９（Ｃ））。これにより、薄膜トランジスタＮ３３がオン動作し、ノードＢの電位が上昇する（図２９（Ｅ））。
このノードＢの電位の上昇に伴い、薄膜トランジスタＮ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ上昇する（図２９（Ｃ））。上昇後の電位Ｖｄが、Ｖｄ−ＶＤＤ２＞Ｖth(N33) を満たすとき、薄膜トランジスタＮ３３のオン動作時にノードＢの電位が第２の高位電源ＶＤＤ２になる（図２９（Ｅ））。
前述したようにノードＢが第２の高位電源ＶＤＤ２まで立ち上がると、ノードＡの電位もＨレベルに上昇する。このとき、薄膜トランジスタＮ３１及びＮ３７がオン動作し、出力端ＯＵＴの電位とノードＦの電位が共に上昇する（図２９（Ｉ）及び（Ｆ））。
なお、出力端ＯＵＴやノードＦの電位上昇に伴い、ノードＡの電位は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ上昇する（図２９（Ｇ））。
上昇後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、薄膜トランジスタＮ３１のオン動作時に出力端ＯＵＴの電位が第１の高位電源ＶＤＤ１になる（図２９（Ｉ））。すなわち、パルス振幅のレベルシフトが実行される。
また、上昇後の電位Ｖａが、Ｖａ−ＶＤＤ３＞Ｖth(N37) を満たすとき、薄膜トランジスタＮ３７のオン動作時にノードＦの電位が第３の高位電源ＶＤＤ３になる（図２９（Ｆ））。このとき、ＶＤＤ３−ＶＤＤ２＞Ｖth(N39) を満たすので、薄膜トランジスタＮ３９はオン動作し、ノードＢに第２の高位電源ＶＤＤ２を供給する状態になる。
ところで、このセットパルスがＨレベルの期間、薄膜トランジスタＮ３６もオン動作している。このため、ノードＣの電位は、低位電源ＶＳＳに制御される（図２９（Ｈ））。結果的に、薄膜トランジスタＮ３２とＮ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
ところが、前述したように、薄膜トランジスタＮ３９のゲート電極には、ノードＦを通じて第３の高位電源ＶＤＤ３が印加されている（図２９（Ｆ））。このため、オン動作を継続する薄膜トランジスタＮ３９によってノードＢの電位は、第２の高位電源ＶＤＤ２に保持される（図２９（Ｅ））。
従って、セットパルスがＬレベルに立ち下がった後も、ノードＡ、Ｂ及びＦの電位はセットパルスがＨレベルの場合と同じ電位状態が保持される。
一方、ノードＣについては、このような仕組みがないので、セットパルスの電位変化がそのまま飛び込み、その電位が低位電源ＶＳＳからＶｃ１に低下する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＬレベルからＨレベルになると（図２９（Ｂ））、今度は、薄膜トランジスタＮ３５がオン動作し、ノードＣの電位が上昇する（図２９（Ｈ））。なお、ノードＣの電位の上昇に伴い、薄膜トランジスタＮ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ上昇する（図２９（Ｄ））。この上昇後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＤＤ２＞Ｖth(N35) を満たすとき、薄膜トランジスタＮ３５のオン動作時にノードＣの電位が第２の高位電源ＶＤＤ２になる（図２９（Ｈ））。
前述したようにノードＣが第２の高位電源ＶＤＤ２まで立ち上がると、薄膜トランジスタＮ３２とＮ３８がオン動作する。これにより、第１の出力端ＯＵＴの電位とノードＦの電位が低位電源ＶＳＳに立ち下がる（図２９（Ｉ）及び（Ｆ））。
ところで、このリセットパルスがＨレベルの期間、薄膜トランジスタＮ３４もオン動作している。このため、ノードＢの電位は低位電源ＶＳＳに制御される（図２９（Ｅ））。これに伴い、ノードＡの電位も、低位電源ＶＳＳに低下する。すなわち、薄膜トランジスタＮ３１及びＮ３７はオフ動作する。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＜ＶＳＳ）に低下する（図２９（Ｅ））。一方、ノードＣの電位はＨレベルを維持しながらも、その電位は第２の高位電源ＶＤＤ２からＶｃ２に低下する（図２９（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たすとき、薄膜トランジスタＮ３２のオン状態が継続し、出力端ＯＵＴの電位が低位電源ＶＳＳに維持される（図２７（Ｉ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N38) を満たすことで、薄膜トランジスタＮ３８のオン動作状態が継続し、ノードＦに対する低位電源ＶＳＳの印加を継続する（図２９（Ｆ））。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路４５の場合には、出力パルスの信号振幅に対してセットパルスやリセットパルスの信号振幅を小さくできるだけでなく、バッファ回路の内部についても最終出力段以外で低振幅化を実現できる。このため、前段回路（例えばシフトレジスタ）だけでなく、バッファ回路４５で消費される電力を、前述した他の形態例以上に小さくできる。
（Ｂ−５）形態例５
ここでも、形態例２の変形例に係るバッファ回路４５を説明する。
（ａ）回路構成
図３０にバッファ回路４５の５つ目の形態例を示す。なお、図３０には、図２４との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路４５は、形態例２に係る回路構成からブートストラップ補完容量Ｃｂ３１〜Ｃｂ３３と、第３の高位電源ＶＤＤ３の供給に使用する電源配線を削減した回路構成と同じである。すなわち、この形態例においては、薄膜トランジスタＮ３７をダイオード接続とする回路構成を提案する。
（ｂ）駆動動作
以下では、図３１に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図３１（Ａ）〜（Ｉ）に示す波形は、図２５（Ａ）〜（Ｉ）に示す各波形に対応する。
この形態例の場合、パルス振幅のレベルシフト機能を搭載しないので、セットパルス（入力端ＩＮｓ）の信号振幅とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ１の２値で与えられる。
まず、セットパルスがＨレベルに立ち上がるタイミングで、第１の入力段のノードＤがＨレベルに立ち上がる（図３１（Ｃ））。これにより、薄膜トランジスタＮ３３がオン動作し、ノードＢの電位が上昇する（図３１（Ｅ））。
このノードＢの電位の上昇に伴い、薄膜トランジスタＮ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ上昇する（図３１（Ｃ））。上昇後の電位Ｖｄが、Ｖｄ−ＶＤＤ１＞Ｖth(N33) を満たすとき、薄膜トランジスタＮ３３のオン動作時にノードＢの電位が第１の高位電源ＶＤＤ１になる（図３１（Ｅ））。
前述したようにノードＢが第１の高位電源ＶＤＤ１まで立ち上がると、ノードＡの電位もＨレベルに上昇する。このとき、薄膜トランジスタＮ３１及びＮ３７がオン動作し、出力端ＯＵＴの電位とノードＦの電位が共に上昇する（図３１（Ｉ）及び（Ｆ））。
なお、出力端ＯＵＴやノードＦの電位上昇に伴い、ノードＡの電位は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ上昇する（図３１（Ｇ））。
上昇後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、薄膜トランジスタＮ３１のオン動作時に出力端ＯＵＴの電位が第１の高位電源ＶＤＤ１になる（図３１（Ｉ））。
この際、ノードＦの電位は、Ｖａ−Ｖth(N37) で与えられる電位まで上昇する（図３１（Ｆ））。薄膜トランジスタＮ３７はダイオード接続されているためである。
従って、この形態例の場合には、Ｖａ−Ｖth(N37) −ＶＤＤ１＞Ｖth(N39) を満たすことを条件に、薄膜トランジスタＮ３９がオン動作し、ノードＢに第１の高位電源ＶＤＤ１を供給する状態になる。
ところで、このセットパルスがＨレベルの期間、薄膜トランジスタＮ３６もオン動作している。このため、ノードＣの電位は、低位電源ＶＳＳに制御される（図３１（Ｈ））。結果的に、薄膜トランジスタＮ３２とＮ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
ところが、前述したように、薄膜トランジスタＮ３９のゲート電極には、ノードＦを通じてＶａ−Ｖth(N37) で与えられる電位が印加されている（図３１（Ｆ））。このため、オン動作を継続する薄膜トランジスタＮ３９によってノードＢの電位は、第１の高位電源ＶＤＤ１に保持される（図３１（Ｅ））。この動作が、この形態例に特徴的な電位状態である。
従って、セットパルスがＬレベルに立ち下がった後も、ノードＡ、Ｂ及びＦの電位はセットパルスがＨレベルの場合と同じ電位状態が保持される。
一方、ノードＣについては、このような仕組みがないので、セットパルスの電位変化がそのまま飛び込み、その電位が低位電源ＶＳＳからＶｃ１に低下する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＬレベルからＨレベルになると（図３１（Ｂ））、今度は、薄膜トランジスタＮ３５がオン動作し、ノードＣの電位が上昇する（図３１（Ｈ））。なお、ノードＣの電位の上昇に伴い、薄膜トランジスタＮ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ上昇する（図３１（Ｄ））。
この上昇後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＤＤ１＞Ｖth(N35)
を満たすとき、薄膜トランジスタＮ３５のオン動作時にノードＣの電位が第１の高位電源ＶＤＤ１になる（図３１（Ｈ））。
前述したようにノードＣが第１の高位電源ＶＤＤ１まで立ち上がると、薄膜トランジスタＮ３２とＮ３８がオン動作する。これにより、出力端ＯＵＴの電位とノードＦの電位が低位電源ＶＳＳに立ち下がる（図３１（Ｉ）及び（Ｆ））。
ところで、このリセットパルスがＨレベルの期間、薄膜トランジスタＮ３４もオン動作している。このため、ノードＢの電位は低位電源ＶＳＳに制御される（図３１（Ｅ））。これに伴い、ノードＡの電位も、低位電源ＶＳＳに低下する。すなわち、薄膜トランジスタＮ３１及びＮ３７はオフ動作する。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＜ＶＳＳ）に低下する（図３１（Ｅ））。一方、ノードＣの電位はＨレベルを維持しながらも、その電位は第１の高位電源ＶＤＤ１からＶｃ２に低下する（図３１（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たすとき、薄膜トランジスタＮ３２のオン状態が継続し、出力端ＯＵＴの電位が低位電源ＶＳＳに維持される（図３１（Ｉ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N38) を満たすことで、薄膜トランジスタＮ３８がオン動作し、ノードＦに対する低位電源ＶＳＳの印加を継続する（図３１（Ｆ））。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路４５の場合には、形態例２の回路レイアウトから第３の高位電源ＶＤＤ３の供給に使用する電源配線を削減できる。結果的に、形態例２と同様の動作と効果を、より少ないレイアウト面積で実現できる。
（Ｂ−６）形態例６
ここでも、形態例２の変形例に係るバッファ回路４５を説明する。
（ａ）回路構成
図３２にバッファ回路４５の６つ目の形態例を示す。図３２には、図３０との対応部分に同一符号を付して示す。
この形態例では、形態例３と形態例５を組み合わせた回路構成を有するバッファ回路４５について説明する。すなわち、この形態例に係るバッファ回路４５では、薄膜トランジスタＮ３７におけるダイオード接続と、入力段側でのレベルシフト構造を採用する。
（ｂ）駆動動作
以下では、図３３に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図３３（Ａ）〜（Ｉ）に示す波形は、図３１（Ａ）〜（Ｉ）に示す各波形に対応する。
この形態例の場合、パルス振幅のレベルシフト機能を搭載するので、セットパルス（入力端ＩＮｓ）の信号振幅とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ２（＜ＶＤＤ１）の２値で与えられる。
まず、セットパルスがＨレベルに立ち上がるタイミングで、第１の入力段のノードＤがＨレベルに立ち上がる（図３３（Ｃ））。これにより、薄膜トランジスタＮ３３がオン動作し、ノードＢの電位が上昇する（図３３（Ｅ））。
このノードＢの電位の上昇に伴い、薄膜トランジスタＮ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２に蓄積された電荷分だけ上昇する（図３３（Ｃ））。この時点で、パルス振幅のレベルシフトが実行される。
上昇後の電位Ｖｄが、Ｖｄ−ＶＤＤ１＞Ｖth(N33) を満たすとき、薄膜トランジスタＮ３３のオン動作時にノードＢの電位が第１の高位電源ＶＤＤ１になる（図３３（Ｅ））。
前述したようにノードＢが第１の高位電源ＶＤＤ１まで立ち上がると、ノードＡの電位もＨレベルに上昇する。このとき、薄膜トランジスタＮ３１及びＮ３７がオン動作し、出力端ＯＵＴの電位とノードＦの電位が共に上昇する（図３３（Ｉ）及び（Ｆ））。
なお、出力端ＯＵＴやノードＦの電位上昇に伴い、ノードＡの電位は、ブートストラップ補完容量Ｃｂ３１に蓄積された電荷分だけ上昇する（図３３（Ｇ））。
上昇後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、薄膜トランジスタＮ３１のオン動作時に出力端ＯＵＴの電位が第１の高位電源ＶＤＤ１になる（図３３（Ｉ））。
この際、ノードＦの電位は、Ｖａ−Ｖth(N37) で与えられる電位まで上昇する（図３３（Ｆ））。薄膜トランジスタＮ３７はダイオード接続されているためである。
従って、この形態例の場合には、Ｖａ−Ｖth(N37) −ＶＤＤ１＞Ｖth(N39) を満たすことを条件に、薄膜トランジスタＮ３９がオン動作し、ノードＢに第１の高位電源ＶＤＤ１を供給する状態になる。
ところで、このセットパルスがＨレベルの期間、薄膜トランジスタＮ３６もオン動作している。このため、ノードＣの電位は、低位電源ＶＳＳに制御される（図３３（Ｈ））。結果的に、薄膜トランジスタＮ３２とＮ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
ところが、前述したように、薄膜トランジスタＮ３９のゲート電極には、ノードＦを通じてＶａ−Ｖth(N37) で与えられる電位が印加されている（図３３（Ｆ））。このため、オン動作を継続する薄膜トランジスタＮ３９によってノードＢの電位は、第１の高位電源ＶＤＤ１に保持される（図３３（Ｅ））。この動作が、この形態例に特徴的な電位状態である。
従って、セットパルスがＬレベルに立ち下がった後も、ノードＡ、Ｂ及びＦの電位はセットパルスがＨレベルの場合と同じ電位状態が保持される。
一方、ノードＣについては、このような仕組みがないので、セットパルスの電位変化がそのまま飛び込み、その電位が低位電源ＶＳＳからＶｃ１に低下する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＬレベルからＨレベルになると（図３３（Ｂ））、今度は、薄膜トランジスタＮ３５がオン動作し、ノードＣの電位が上昇する（図３３（Ｈ））。なお、ノードＣの電位の上昇に伴い、薄膜トランジスタＮ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３に蓄積された電荷分だけ上昇する（図３３（Ｄ））。
この上昇後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＤＤ１＞Ｖth(N35)
を満たすとき、薄膜トランジスタＮ３５のオン動作時にノードＣの電位が第１の高位電源ＶＤＤ１になる（図３３（Ｈ））。
前述したようにノードＣが第１の高位電源ＶＤＤ１まで立ち上がると、薄膜トランジスタＮ３２とＮ３８がオン動作する。これにより、第１の出力端ＯＵＴの電位とノードＦの電位が低位電源ＶＳＳに立ち下がる（図３３（Ｉ）及び（Ｆ））。
ところで、このリセットパルスがＨレベルの期間、薄膜トランジスタＮ３４もオン動作している。このため、ノードＢの電位は低位電源ＶＳＳに制御される（図３３（Ｅ））。これに伴い、ノードＡの電位も、低位電源ＶＳＳに低下する。すなわち、薄膜トランジスタＮ３１及びＮ３７はオフ動作する。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＜ＶＳＳ）に低下する（図３３（Ｅ））。一方、ノードＣの電位はＨレベルを維持しながらも、その電位は第１の高位電源ＶＤＤ１からＶｃ２に低下する（図３３（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たすとき、薄膜トランジスタＮ３２のオン状態が継続し、出力端ＯＵＴの電位が低位電源ＶＳＳに維持される（図３３（Ｉ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N38) を満たすことで、薄膜トランジスタＮ３８がオン動作し、ノードＦに対する低位電源ＶＳＳの印加を継続する（図３３（Ｆ））。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路４５の場合には、形態例２と同様の動作と効果を、より少ないレイアウト面積とより少ない消費電力で実現することができる。
（Ｂ−７）形態例７
ここでも、形態例２の変形例に係るバッファ回路４５を説明する。
（ａ）回路構成
図３４にバッファ回路４５の７つ目の形態例を示す。図３４には、図３０との対応部分に同一符号を付して示す。
この形態例では、形態例４と形態例５を組み合わせた回路構成を有するバッファ回路４５について説明する。すなわち、この形態例に係るバッファ回路４５では、薄膜トランジスタＮ３７におけるダイオード接続と、出力段側でのレベルシフト構造を採用する。
（ｂ）駆動動作
以下では、図３５に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図３５（Ａ）〜（Ｉ）に示す波形は、図３１（Ａ）〜（Ｉ）に示す各波形に対応する。
この形態例の場合、パルス振幅のレベルシフト機能を搭載するので、セットパルス（入力端ＩＮｓ）の信号振幅とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ２（＜ＶＤＤ１）の２値で与えられる。
まず、セットパルスがＨレベルに立ち上がるタイミングで、第１の入力段のノードＤがＨレベルに立ち上がる（図３５（Ｃ））。これにより、薄膜トランジスタＮ３３がオン動作し、ノードＢの電位が上昇する（図３５（Ｅ））。
このノードＢの電位の上昇に伴い、薄膜トランジスタＮ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２に蓄積された電荷分だけ上昇する（図３５（Ｃ））。
上昇後の電位Ｖｄが、Ｖｄ−ＶＤＤ２＞Ｖth(N33) を満たすとき、薄膜トランジスタＮ３３のオン動作時にノードＢの電位が第２の高位電源ＶＤＤ２になる（図３５（Ｅ））。
前述したようにノードＢが第２の高位電源ＶＤＤ２まで立ち上がると、ノードＡの電位もＨレベルに上昇する。このとき、薄膜トランジスタＮ３１及びＮ３７がオン動作し、出力端ＯＵＴの電位とノードＦの電位が共に上昇する（図３５（Ｉ）及び（Ｆ））。
なお、出力端ＯＵＴやノードＦの電位上昇に伴い、ノードＡの電位は、ブートストラップ補完容量Ｃｂ３１に蓄積された電荷分だけ上昇する（図５３（Ｇ））。
上昇後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、薄膜トランジスタＮ３１のオン動作時に出力端ＯＵＴの電位が第１の高位電源ＶＤＤ１になる（図３５（Ｉ））。すなわち、この時点で、パルス振幅のレベルシフトが実行される。
この際、ノードＦの電位は、Ｖａ−Ｖth(N37) で与えられる電位まで上昇する（図３５（Ｆ））。薄膜トランジスタＮ３７はダイオード接続されているためである。
従って、この形態例の場合には、Ｖａ−Ｖth(N37) −ＶＤＤ２＞Ｖth(N39) を満たすことを条件に、薄膜トランジスタＮ３９がオン動作し、ノードＢに第２の高位電源ＶＤＤ２を供給する状態になる。
ところで、このセットパルスがＨレベルの期間、薄膜トランジスタＮ３６もオン動作している。このため、ノードＣの電位は、低位電源ＶＳＳに制御される（図３５（Ｈ））。結果的に、薄膜トランジスタＮ３２とＮ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
ところが、前述したように、薄膜トランジスタＮ３９のゲート電極には、ノードＦを通じてＶａ−Ｖth(N37) で与えられる電位が印加されている（図３５（Ｆ））。このため、オン動作を継続する薄膜トランジスタＮ３９によってノードＢの電位は、第２の高位電源ＶＤＤ２に保持される（図３５（Ｅ））。この動作が、この形態例に特徴的な電位状態である。
従って、セットパルスがＬレベルに立ち下がった後も、ノードＡ、Ｂ及びＦの電位はセットパルスがＨレベルの場合と同じ電位状態が保持される。
一方、ノードＣについては、このような仕組みがないので、セットパルスの電位変化がそのまま飛び込み、その電位が低位電源ＶＳＳからＶｃ１に低下する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＬレベルからＨレベルになると（図３５（Ｂ））、今度は、薄膜トランジスタＮ３５がオン動作し、ノードＣの電位が上昇する（図３５（Ｈ））。なお、ノードＣの電位の上昇に伴い、薄膜トランジスタＮ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３に蓄積された電荷分だけ上昇する（図３５（Ｄ））。
この上昇後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＤＤ２＞Ｖth(N35)
を満たすとき、薄膜トランジスタＮ３５のオン動作時にノードＣの電位が第２の高位電源ＶＤＤ２になる（図３５（Ｈ））。
前述したようにノードＣが第２の高位電源ＶＤＤ２まで立ち上がると、薄膜トランジスタＮ３２とＮ３８がオン動作する。これにより、出力端ＯＵＴの電位とノードＦの電位が低位電源ＶＳＳに立ち下がる（図３５（Ｉ）及び（Ｆ））。
ところで、このリセットパルスがＨレベルの期間、薄膜トランジスタＮ３４もオン動作している。このため、ノードＢの電位は低位電源ＶＳＳに制御される（図３５（Ｅ））。これに伴い、ノードＡの電位も、低位電源ＶＳＳに低下する。すなわち、薄膜トランジスタＮ３１及びＮ３７はオフ動作する。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＜ＶＳＳ）に低下する（図３５（Ｅ））。一方、ノードＣの電位はＨレベルを維持しながらも、その電位は第１の高位電源ＶＤＤ１からＶｃ２に低下する（図３５（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たすとき、薄膜トランジスタＮ３２のオン状態が継続し、出力端ＯＵＴの電位が低位電源ＶＳＳに維持される（図３５（Ｉ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N38) を満たすことで、薄膜トランジスタＮ３８がオン動作し、ノードＦに対する低位電源ＶＳＳの印加を継続する（図３５（Ｆ））。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路４５の場合には、形態例２と同様の動作と効果を、より少ないレイアウト面積とより少ない消費電力で実現することができる。なお、この形態例におけるバッファ回路４５の消費電力は、形態例６のバッファ回路４５よりも少なく済む。
（Ｂ−８）形態例８
ここでも、形態例２の変形例に係るバッファ回路４５を説明する。前述した各形態例の場合では、一組のセットパルスとリセットパルスが入力されるバッファ回路について説明したが、複数組のセットパルスとリセットパルスを入力するバッファ回路も構成できる。
ここでは、２組のセットパルスとリセットパルスがバッファ回路に入力される場合について考える。
（ａ）回路例１
図３６に、形態例２に係るバッファ回路４５（図２４）における第１及び第２の入力段を並列に接続した回路例を示す。
図３６では、第１組のセットパルスとリセットパルスに対応する薄膜トランジスタＮ３３、Ｎ３４、Ｎ３５、Ｎ３６、Ｎ４２及びＮ４３を、Ｎ３３１、Ｎ３４１、Ｎ３５１、Ｎ３６１、Ｎ４２１及びＮ４３１で示す。
また、図３６では、第２組のセットパルスとリセットパルスに対応する薄膜トランジスタＮ３３、Ｎ３４、Ｎ３５、Ｎ３６、Ｎ４２及びＮ４３を、Ｎ３３２、Ｎ３４２、Ｎ３５２、Ｎ３６２、Ｎ４２２及びＮ４３２で示す。
このように、２組のセットパルスとリセットパルスを入力することができれば、出力パルスのパルス幅やパルスの出力タイミングを複合的に可変できるバッファ回路を実現することができる。
なお、セットパルスとリセットパルスの入力数はそれぞれ必要に応じて決めれば良く、またセットパルスとリセットパルスの入力数が同数である必要もない。いずれの場合にも、制御信号（セットパルス、リセットパルス）数が複数あるマルチ入力のバッファ回路を実現できる。
（ｂ）回路例２
図３７に、形態例５に係るバッファ回路４５（図３０）における第１及び第２の入力段を並列に接続した回路例を示す。
この回路構成は、薄膜トランジスタＮ３９の制御用に配置する第２の出力段を構成する薄膜トランジスタＮ３７をダイオード接続とすることを除き、前述した回路例１と同じである。
（ｃ）その他の回路例
回路例１及び２に示すように、複数組のセットパルスとリセットパルスに対応する回路構成は、この明細書で提案する他の形態例についても適用することができる。
また、図３６及び図３７に示した形態例の場合には、第１及び第２の入力段を構成するＮ３３１とＮ３３２、Ｎ３４１とＮ３４２、Ｎ３５１とＮ３５２、Ｎ３６１とＮ３６２がそれぞれ出力端について並列に接続されているが、これらの一部又は全部が、２つの動作電源（例えばＶＤＤ１とＶＳＳ）の間に直列に接続されても良い。
（Ｂ−９）形態例９
ここでも、形態例２の変形例に係るバッファ回路４５を説明する。
（ａ）回路構成
前述した各形態例の場合には、第１の出力段を構成する薄膜トランジスタＮ３１の一方の主電極に高位電源ＶＤＤ１が接続される場合について説明した。
しかしながら、この高位電源ＶＤＤ１に代えてパルス信号線（任意の制御パルスが与えられる）を接続することもできる。
ここでは、形態例２に係るバッファ回路４５（図２４）について、出力段を構成する薄膜トランジスタＮ３１の一方の主電極に制御パルスＶpulse を印加する場合の回路構成を図３８に示す。従って、図３８には、図２４との対応部分に同一符号を付して示す。
（ｂ）駆動動作
図３９に、この形態例に係るセットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を示す。
なお、図３９（Ａ）は、セットパルス（入力端ＩＮｓ）の電位状態を示す。図３９（Ｂ）は、リセットパルス（入力端ＩＮｒ）の電位状態を示す。図３９（Ｃ）は、薄膜トランジスタＮ３３のゲート電極配線（ノードＤ）の電位状態を示す。
図３９（Ｄ）は、薄膜トランジスタＮ３５のゲート電極配線（ノードＥ）の電位状態を示す。図３９（Ｅ）は、第１の入力段の出力端が接続される制御配線（ノードＢ）の電位状態を示す。図３９（Ｆ）は、第２の出力段の出力端が接続される制御配線（ノードＦ）の電位状態を示す。図３９（Ｇ）は、薄膜トランジスタＮ３１のゲート電極配線（ノードＡ）の電位状態を示す。図３９（Ｈ）は、第２の入力段の出力端が接続される制御配線（ノードＣ）の電位状態を示す。図３９（Ｉ）は、別配線に印加される制御パルスＶpulse の電位状態を示す。図３９（Ｊ）は、第１の出力段の出力端ＯＵＴに現れる電位状態を示す。
この形態例の場合も、セットパルス（入力端ＩＮｓ）の信号振幅とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ１の２値で与えられる。
まず、セットパルスがＨレベルに立ち上がるタイミングで、第１の入力段のノードＤがＨレベルに立ち上がる（図３９（Ｃ））。これにより、薄膜トランジスタＮ３３がオン動作し、ノードＢの電位が上昇する（図３９（Ｅ））。
なお、ノードＢの電位の上昇に伴い、薄膜トランジスタＮ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ上昇する（図３９（Ｃ））。この上昇後の電位がＶｄである。この電位Ｖｄが、Ｖｄ−ＶＤＤ１＞Ｖth(N33) を満たすとき、薄膜トランジスタＮ３３のオン動作時にノードＢの電位が高位電源ＶＤＤ１になる（図３９（Ｅ））。
前述したようにノードＢが高位電源ＶＤＤ１まで立ち上がると、ノードＡの電位がＶＤＤ１−Ｖth(N41) で与えられるＨレベルに変化する（図３９（Ｆ））。
このとき、第１の出力段に駆動電源を供給するパルス信号線には、低位電源ＶＳＳの制御パルスＶpulse が与えられている（図３９（Ｉ））。このため、第１の出力段の出力端ＯＵＴには、低位電源ＶＳＳが引き続き現われる（図３９（Ｊ））。
一方、第２の出力段には駆動電源として第３の高位電源ＶＤＤ３が印加されている。従って、第２の出力段の出力端（ノードＦ）には、ＶＤＤ１−Ｖth(N41) −Ｖth(N37) で与えられるＨレベルが出現する（図３９（Ｆ））。
同じく、セットパルスがＨレベルの期間、薄膜トランジスタＮ３６もオン動作する。このため、薄膜トランジスタＮ３２のゲート電位（ノードＣの電位）は、低位電源ＶＳＳに制御される（図３９（Ｈ））。結果的に、薄膜トランジスタＮ３２とＮ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
一方、この形態例の場合には、このタイミングで制御パルスＶpulse が低位電源ＶＳＳから第１の高位電源ＶＤＤ１に立ち上がる（図３９（Ｉ））。図３９の場合には、２つのパルス波形が現われる。
薄膜トランジスタＮ３１がオン動作の状態で、この制御パルスＶpulse
が入力されることにより、出力端ＯＵＴの電位も制御パルスＶpulse に連動して変化する（図３９（Ｊ））。図３９の場合、制御パルスＶpulse は、２つのパルスで構成される。１つ目のパルスは、立ち上がりと立ち下がりの両方が矩形状に変化するパルス波形を有し、２つ目のパルスは、立ち上がりのみ矩形状に変化し、立ち下がりはなだらかに変化するパルス波形を有する。
ノードＡの電位は、これらパルス波形に連動して現われる出力端ＯＵＴの波形変化に連動するように変化する（図３９（Ｇ））。
ここで、ブートストラップ動作後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31)
を満たすとき、出力端ＯＵＴの電位が第１の高位電源ＶＤＤ１になる（図３９（Ｊ））。
また、ブートストラップ後の電位Ｖａが、Ｖａ−ＶＤＤ３＞Ｖth(N37)
を満たすとき、薄膜トランジスタＮ３７のオン動作時にノードＦの電位が第３の高位電源ＶＤＤ３になる（図３９（Ｆ））。
このとき、ＶＤＤ３−ＶＤＤ１＞Ｖth(N39) を満たすので、薄膜トランジスタＮ３９はオン動作し、ノードＢに第１の高位電源ＶＤＤ１を供給する状態になる。
なお、ノードＦの制御対象は、薄膜トランジスタＮ３９のゲート電極である。すなわち、リーク電流は無視することができる。従って、制御パルスＶpulse の波形に連動してノードＡの電位が低下しても、ノードＦの電位は、第３の高位電源ＶＤＤ３に保持される（図３９（Ｆ））。
このため、薄膜トランジスタＮ３９のオン状態は、ノードＦの電位がリセットされるまで継続される。すなわち、リセットパルスがＨレベルに切り替わるまで、ノードＦは第３の高位電源ＶＤＤ３に保持される。結果的に、セットパルスの電位変化が、ノードＢに飛び込むのを妨げることができる。このことは、ノードＡ及びＦの電位状態も、セットパルスがＨレベルの間と同じ状態に維持できることを意味する。
一方、ノードＣについては、ノードＢのように電位を維持する仕組みが存在しないので、セットパルスの電位変化がそのまま飛び込む。結果として、ノードＣの電位が低位電源ＶＳＳからＶｃ１に低下する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＬレベルからＨレベルになると（図３９（Ｂ））、今度は、薄膜トランジスタＮ３５がオン動作し、ノードＣの電位が上昇する（図３９（Ｈ））。なお、ノードＣの電位の上昇に伴い、薄膜トランジスタＮ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ上昇する（図３９（Ｄ））。この上昇後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＤＤ１＞Ｖth(N35) を満たすとき、薄膜トランジスタＮ３５のオン動作時にノードＣの電位が高位電源ＶＤＤ１になる（図３９（Ｈ））。
前述したようにノードＣが高位電源ＶＤＤ１まで立ち上がると、薄膜トランジスタＮ３２とＮ３８がオン動作する。これにより、出力端ＯＵＴの電位とノードＦの電位が低位電源ＶＳＳに制御される（図３９（Ｊ）及び（Ｆ））。
ところで、このリセットパルスがＨレベルの期間、薄膜トランジスタＮ３４もオン動作している。従って、ノードＢの電位は低位電源ＶＳＳに制御される（図３９（Ｅ））。これに伴い、ノードＡの電位も、低位電源ＶＳＳに低下する。すなわち、薄膜トランジスタＮ３１及びＮ３７はオフ動作する。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＜ＶＳＳ）に低下する（図３９（Ｅ））。一方、ノードＣの電位はＨレベルを維持しながらも、その電位は第１の高位電源ＶＤＤ１からＶｃ２に低下する（図３９（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たすとき、薄膜トランジスタＮ３２のオン状態が継続し、出力端ＯＵＴの電位が低位電源ＶＳＳに維持される（図３９（Ｊ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N38) を満たすことで、薄膜トランジスタＮ３８がオン動作し、ノードＦに対する低位電源ＶＳＳの印加を継続する（図３９（Ｆ））。
（ｃ）効果
この回路構成の採用により、ノードＡのブートストラップ動作は、パルス信号線に印加される制御パルスＶpulse （図３９（Ｉ））が高位電源ＶＤＤ１に立ち上がるタイミングに同期して実行される。従って、図３９（Ｊ）に示すように、セット信号の立ち上がりタイミングとリセット信号の立ち上がりタイミングで挟まれた期間に入力される制御パルスＶpulse の電位変化を抜き出した出力パルスが出力端ＯＵＴに現れることになる。
このように、この形態例に係る回路構成の採用により、出力パルスの波形の調整が可能になる。例えば出力パルスを複数回のパルスに分割したり、トランジェント（立ち上がり・立ち下がり）特性を調整することが可能になる。
なお、この形態例の場合、制御パルスＶpulse が出力端を駆動することになる。従って、この形態例に係るバッファ回路４５は、出力負荷が電圧制御型の負荷の場合に適している。
（Ｂ−１０）形態例１０
ここでも、形態例２の変形例に係るバッファ回路４５を説明する。
（ａ）回路構成
形態例９の場合には、形態例２に係るバッファ回路４５（図２４）について、出力段を構成する薄膜トランジスタＮ３１の一方の主電極に制御パルスＶpulse を印加する場合について説明した。
この形態例では、形態例５に係るバッファ回路４５（図３０）について、出力段を構成する薄膜トランジスタＮ３１の一方の主電極に制御パルスＶpulse を印加する場合について説明する。
図４０に、この形態例に係るバッファ回路４５の回路構成を示す。なお、図４０には、図３０との対応部分に同一符号を付して示す。
（ｂ）駆動動作
図４１に、この形態例に係るセットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を示す。なお、図４１（Ａ）〜（Ｊ）は、図３９（Ａ）〜（Ｊ）に対応する。
この形態例の場合も、セットパルス（入力端ＩＮｓ）の信号振幅とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ１の２値で与えられる。
まず、セットパルスがＨレベルに立ち上がるタイミングで、第１の入力段のノードＤがＨレベルに立ち上がる（図４１（Ｃ））。これにより、薄膜トランジスタＮ３３がオン動作し、ノードＢの電位が上昇する（図４１（Ｅ））。
なお、ノードＢの電位の上昇に伴い、薄膜トランジスタＮ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ上昇する（図４１（Ｃ））。この上昇後の電位がＶｄである。この電位Ｖｄが、Ｖｄ−ＶＤＤ１＞Ｖth(N33) を満たすとき、薄膜トランジスタＮ３３のオン動作時にノードＢの電位が高位電源ＶＤＤ１になる（図４１（Ｅ））。
前述したようにノードＢが高位電源ＶＤＤ１まで立ち上がると、ノードＡの電位がＶＤＤ１−Ｖth(N41) で与えられるＨレベルに変化する（図４１（Ｆ））。
このとき、第１の出力段に駆動電源を供給するパルス信号線には、低位電源ＶＳＳの制御パルスＶpulse が与えられている（図４１（Ｉ））。このため、第１の出力段の出力端ＯＵＴには、低位電源ＶＳＳが引き続き現われる（図４１（Ｊ））。
一方、第２の出力段には駆動電源として第３の高位電源ＶＤＤ３が印加されている。従って、第２の出力段の出力端（ノードＦ）には、ＶＤＤ１−Ｖth(N41) −Ｖth(N37) で与えられるＨレベルが出現する（図４１（Ｆ））。
同じく、セットパルスがＨレベルの期間、薄膜トランジスタＮ３６もオン動作する。このため、薄膜トランジスタＮ３２のゲート電位（ノードＣの電位）は、低位電源ＶＳＳに制御される（図４１（Ｈ））。結果的に、薄膜トランジスタＮ３２とＮ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
一方、この形態例の場合には、このタイミングで制御パルスＶpulse が低位電源ＶＳＳから第１の高位電源ＶＤＤ１に立ち上がる（図４１（Ｉ））。図４１の場合には、２つのパルス波形が現われる。
薄膜トランジスタＮ３１がオン動作の状態で、この制御パルスＶpulse
が入力されることにより、出力端ＯＵＴの電位も制御パルスＶpulse に連動して変化する（図４１（Ｊ））。図３９の場合、制御パルスＶpulse は、２つのパルスで構成される。１つ目のパルスは、立ち上がりと立ち下がりの両方が矩形状に変化するパルス波形を有し、２つ目のパルスは、立ち上がりのみ矩形状に変化し、立ち下がりはなだらかに変化するパルス波形を有する。
ノードＡの電位は、これらパルス波形に連動して現われる出力端ＯＵＴの波形変化に連動するように変化する（図４１（Ｇ））。
ここで、ブートストラップ動作後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31)
を満たすとき、出力端ＯＵＴの電位が第１の高位電源ＶＤＤ１になる（図４１（Ｊ））。
また、ブートストラップ後の電位がＶａに変化すると、ノードＦの電位は、Ｖａ−Ｖth(N37) に変化する（図４１（Ｆ））。薄膜トランジスタＮ３７がダイオード接続されているためである。
このとき、Ｖａ−Ｖth(N37) −ＶＤＤ１＞Ｖth(N39) を満たすと、ノードＦを通じて薄膜トランジスタＮ３９がオン制御され、ノードＢに第１の高位電源ＶＤＤ１を供給する状態になる。
なお、ノードＦの制御対象は、薄膜トランジスタＮ３９のゲート電極である。すなわち、リーク電流は無視することができる。従って、制御パルスＶpulse の波形に連動してノードＡの電位が低下しても、ノードＦの電位は、Ｖａ−Ｖth(N37)
に保持される（図４１（Ｆ））。
このため、薄膜トランジスタＮ３９のオン状態は、ノードＦの電位がリセットされるまで継続される。すなわち、リセットパルスがＨレベルに切り替わるまで、ノードＦはＶａ−Ｖth(N37) に保持される。結果的に、セットパルスの電位変化が、ノードＢに飛び込むのを妨げることができる。このことは、ノードＡ及びＦの電位状態も、セットパルスがＨレベルの間と同じ状態に維持できることを意味する。
一方、ノードＣについては、ノードＢのように電位を維持する仕組みが存在しないので、セットパルスの電位変化がそのまま飛び込む。結果として、ノードＣの電位が低位電源ＶＳＳからＶｃ１に低下する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＬレベルからＨレベルになると（図４１（Ｂ））、今度は、薄膜トランジスタＮ３５がオン動作し、ノードＣの電位が上昇する（図４１（Ｈ））。なお、ノードＣの電位の上昇に伴い、薄膜トランジスタＮ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ上昇する（図４１（Ｄ））。この上昇後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＤＤ１＞Ｖth(N35) を満たすとき、薄膜トランジスタＮ３５のオン動作時にノードＣの電位が高位電源ＶＤＤ１になる（図４１（Ｈ））。
前述したようにノードＣが高位電源ＶＤＤ１まで立ち上がると、薄膜トランジスタＮ３２とＮ３８がオン動作する。これにより、出力端ＯＵＴの電位とノードＦの電位が低位電源ＶＳＳに制御される（図４１（Ｊ）及び（Ｆ））。
ところで、このリセットパルスがＨレベルの期間、薄膜トランジスタＮ３４もオン動作している。従って、ノードＢの電位は低位電源ＶＳＳに制御される（図４１（Ｅ））。これに伴い、ノードＡの電位も、低位電源ＶＳＳに低下する。すなわち、薄膜トランジスタＮ３１及びＮ３７はオフ動作する。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＜ＶＳＳ）に低下する（図４１（Ｅ））。一方、ノードＣの電位はＨレベルを維持しながらも、その電位は第１の高位電源ＶＤＤ１からＶｃ２に低下する（図４１（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たすとき、薄膜トランジスタＮ３２のオン状態が継続し、出力端ＯＵＴの電位が低位電源ＶＳＳに維持される（図４１（Ｊ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N38) を満たすことで、薄膜トランジスタＮ３８がオン動作し、ノードＦに対する低位電源ＶＳＳの印加を継続する（図４１（Ｆ））。
（ｃ）効果
この回路構成の場合も、形態例９と同じ動作が可能である。しかも、この形態例の場合は、第３の高位電源ＶＤＤ３を供給する電源配線が不要である。従って、この形態例に係るバッファ回路４５は、形態例９よりもレイアウト面積を小さくすることができる。また、供給電源の数が少なく済むので電源回路の面積を小さくできる。
なお、この形態例の場合、制御パルスＶpulse が出力端を駆動することになる。従って、この形態例に係るバッファ回路４５は、出力負荷が電圧制御型の負荷の場合に適している。
（Ｂ−１１）その他
なお、図２０、図２４、図２６、図２８、図３０、図３２、図３４に示す各形態例に対しても、図３６及び図３７に示すようなマルチ入力構成や図３８及び図４０に示すような制御パルスＶpulse 入力構成を併用することもできる。
（Ｃ）制御線駆動部の構成（ＰＭＯＳ型）
続いて、画素アレイ部や制御線駆動部がＰＭＯＳのみで構成される場合に好適な制御線駆動部の回路例について説明する。
まず、画素アレイ部がＰＭＯＳ型の薄膜トランジスタ構造のみで形成される場合のサブ画素１１の等価回路例を図４２及び図４３に示す。
図４２に示すサブ画素１１の構成は、図２の各薄膜トランジスタをＰＭＯＳ型に置き換えた以外は、基本的に同じ回路構成である。従って、その駆動波形は、図４４に示すように、図４における書込制御線ＷＳＬと点灯制御線ＬＳＬのＨレベルとＬレベルをそれぞれ入れ替えた関係になる。
また、図４３に示すサブ画素１１の構成は、図３の各薄膜トランジスタをＰＭＯＳ型に置き換えた以外は、基本的に同じ回路構成である。ここで、ＰＭＯＳはＬレベルでオン動作するので、図４３に示すサブ画素１１の駆動波形は、図４における書込制御線ＷＳＬのＨレベルとＬレベルをそれぞれ入れ替えた関係になる。点灯制御線ＬＳＬは、有機ＥＬ素子ＯＬＥＤに順バイアスが印加されるときが発光期間となるので、図４と同様のタイミングである。
因みに、図４２に示すサブ画素１１は、有機ＥＬ素子ＯＬＥＤの点灯動作と消灯動作を、点灯制御トランジスタＰ３のオン・オフ制御によって実現する駆動方式を採用する場合の回路構成である。一方、図４３に示すサブ画素１１は、有機ＥＬ素子ＯＬＥＤの点灯動作と消灯動作を、点灯制御線ＬＳＬの電位変化によって実現する駆動方式を採用する場合の回路構成に対応する。なお、図４３の場合、点灯制御線ＬＳＬは電流供給線としても機能する。
図４５に、ＰＭＯＳ型の薄膜トランジスタのみで形成される制御線駆動部の構成例を示す。
図４５に示す制御線駆動部は、セット信号転送用のシフトレジスタ６１と、リセット信号転送用のシフトレジスタ６３と、各シフト段から出力されるセット信号とリセット信号に基づいて相補動作するバッファ回路６５とで構成される。
なお、バッファ回路６５は、セット信号の入力によりＬレベルを出力し、リセット信号の入力によりＨレベルを出力する。
図４６に、この制御線駆動部の駆動パルス波形を示す。なお、図４６（Ａ）〜（Ｃ）は、セット信号転送用のシフトレジスタ６１の出力パルスscan1 を示す。また、図４６（Ｄ）〜（Ｆ）は、リセット信号転送用のシフトレジスタ６３の出力パルスscan2 を示す。また、図４６（Ｇ）〜（Ｉ）は、バッファ回路６５の出力パルスout を示す。
図４６（Ｇ）〜（Ｉ）に示すように、バッファ回路６５の出力パルスout
のパルス幅は、バッファ回路６５に入力されるセット信号とリセット信号の入力タイミングの時間差に一致する。従って、セット信号とリセット信号の転送間隔を制御することにより、バッファ回路６５の出力パルスout のパルス幅を自由に設定することが可能になる。
以下では、バッファ回路６５の形態例を説明する。
（Ｃ−１）形態例１
（ａ）回路構成
図４７にバッファ回路６５の１つ目の形態例を示し、図４８に対応する駆動波形を示す。
図４７に示すバッファ回路６５は、出力段７１と、第１の入力段７３と、第２の入力段７５で構成される。
出力段７１は、高位電源ＶＤＤと低位電源ＶＳＳ１の間に、ＰＭＯＳ型の薄膜トランジスタＰ３１及びＰ３２を直列に接続した回路構成を有している。このうち、薄膜トランジスタＰ３１は低位電源ＶＳＳ１側に接続され、薄膜トランジスタＰ３２は高位電源ＶＤＤ側に接続される。なお、薄膜トランジスタＰ３１とＰ３２の接続中点がバッファ回路６５の出力端ＯＵＴになる。
この形態例の場合、薄膜トランジスタＰ３１のゲート電極と出力端の間には、ブートストラップ補完容量Ｃｂ３１を接続する。もっとも、薄膜トランジスタＰ３１のゲート容量が十分大きい場合には、ブートストラップ補完容量Ｃｂ３１は配置しなくても良い。
また、出力段７１には、薄膜トランジスタＰ３１のブートストラップ時のゲート電位Ｖｇと第１の入力段７３の出力電位との電位差を吸収するための薄膜トランジスタＰ４１が配置される。ここで、ＰＭＯＳ型の薄膜トランジスタＰ４１の主電極の一方は、薄膜トランジスタＰ３１のゲート電極配線（制御配線であるノードＡ）に接続され、他方は制御配線であるノードＢに接続される。また、薄膜トランジスタＰ４１のゲート電極は、低位電源ＶＳＳ１に接続される。
なお、ノードＢには、電位保持用の容量（以下、「保持容量」という。）Ｃｓ１が接続される。同様に、薄膜トランジスタＰ３２のゲート電極配線（制御配線であるノードＣ）には、保持容量Ｃｓ２が接続される。これらは、ノードＢ及びＣの配線容量が小さい場合に、その補完用に接続される。これらの補完容量を配置することにより、薄膜トランジスタのオフリークや配線間容量を介した飛び込み等の誤動作の要因となるノード電位の変動を小さくすることができる。
第１の入力段７３と第２の入力段７５は、基本的に出力段７１と同じ回路構成である。
まず、第１の入力段７３の回路構成を説明する。第１の入力段７３は、低位電源ＶＳＳ１と高位電源ＶＤＤの間に、ＰＭＯＳ型の薄膜トランジスタＰ３３及びＰ３４を直列に接続した回路構成を有している。このうち、薄膜トランジスタＰ３３は低位電源ＶＳＳ１側に接続され、薄膜トランジスタＰ３４は高位電源ＶＤＤ側に接続される。なお、薄膜トランジスタＰ３３とＰ３４の接続中点が出力端となり、ノードＢに接続される。
また、薄膜トランジスタＰ３３のゲート電極と出力端の間には、ブートストラップ補完容量Ｃｂ３２が接続される。やはり、薄膜トランジスタＰ３３のゲート容量が十分大きい場合には、ブートストラップ補完容量Ｃｂ３２は配置しなくても良い。
また、薄膜トランジスタＰ３３のブートストラップ時のゲート電位Ｖｇとセットパルス用の入力端に現れる電位との間に生じる電位差を吸収する薄膜トランジスタＰ４２が配置される。
ここで、ＰＭＯＳ型の薄膜トランジスタＰ４２の主電極の一方は、薄膜トランジスタＰ３３のゲート電極配線（制御配線であるノードＤ）に接続され、他方はセットパルス用の入力端ＩＮｓに接続される。また、薄膜トランジスタＰ４２のゲート電極は、低位電源ＶＳＳ１に接続される。
一方、薄膜トランジスタＰ３４のゲート電極は、リセットパルス用の入力端ＩＮｒに接続される。このように、第１の入力段７３は、セットパルスとリセットパルスによって動作が制御される。
次に、第２の入力段７５の回路構成を説明する。第２の入力段７５は、低位電源ＶＳＳ１と高位電源ＶＤＤの間に、ＰＭＯＳ型の薄膜トランジスタＰ３５及びＰ３６を直列に接続した回路構成を有している。このうち、薄膜トランジスタＰ３５は低位電源ＶＳＳ１側に接続され、薄膜トランジスタＰ３６は高位電源ＶＤＤ側に接続される。なお、薄膜トランジスタＰ３５とＰ３６の接続中点が出力端となり、ノードＣに接続される。
また、薄膜トランジスタＰ３５のゲート電極と出力端の間には、ブートストラップ補完容量Ｃｂ３３が接続される。やはり、薄膜トランジスタＰ３５のゲート容量が十分大きい場合には、ブートストラップ補完容量Ｃｂ３３は配置しなくても良い。
また、薄膜トランジスタＰ３５のブートストラップ時のゲート電位Ｖｇとリセットパルス用の入力端に現れる電位との間に生じる電位差を吸収する薄膜トランジスタＰ４３が配置される。
ここで、ＰＭＯＳ型の薄膜トランジスタＰ４３の主電極の一方は、薄膜トランジスタＰ３５のゲート電極配線（制御配線であるノードＥ）に接続され、他方はリセットパルス用の入力端ＩＮｒに接続される。また、薄膜トランジスタＰ４３のゲート電極は、低位電源ＶＳＳ１に接続される。
一方、薄膜トランジスタＰ３６のゲート電極は、セットパルス用の入力端ＩＮｓに接続される。このように、第２の入力段７５におけるセットパルスとリセットパルスの薄膜トランジスタとの接続関係は、第１の入力段７３の接続関係と逆の関係に設定される。
なお、各薄膜トランジスタＰ３１（Ｐ３３，Ｐ３５）のブートゲインｇb は次式で与えられる。
ｇb ＝（Ｃｇ＋Ｃｂ）／（Ｃｇ＋Ｃｂ＋Ｃｐ）
ただし、Ｃｇはゲート容量であり、Ｃｂは薄膜トランジスタのゲート電極に接続するブートストラップ補完容量であり、ＣｐはノードＡ（ノードＤ，ノードＥ）の寄生容量（Ｃｇ、Ｃｂを除いた配線容量）である。
寄生容量Ｃｐの存在がブートストラップゲインを劣化させる原因である。従って、前述したように、ブートストラップ補完容量を配置してブートストラップゲインを上げることが、各薄膜トランジスタのオン動作を確実にする上で好ましい。
（ｂ）駆動動作
以下、図４８に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。
図４８（Ａ）は、セットパルス（入力端ＩＮｓ）の電位状態を示す。図４８（Ｂ）は、リセットパルス（入力端ＩＮｒ）の電位状態を示す。
図４８（Ｃ）は、薄膜トランジスタＰ３３のゲート電極配線（ノードＤ）の電位状態を示す。
図４８（Ｄ）は、薄膜トランジスタＰ３５のゲート電極配線（ノードＥ）の電位状態を示す。図４８（Ｅ）は、第１の入力段７３の出力端が接続される制御配線（ノードＢ）の電位状態を示す。図４８（Ｆ）は、薄膜トランジスタＰ３１のゲート電極配線（ノードＡ）の電位状態を示す。図４８（Ｇ）は、第２の入力段７５の出力端が接続される制御配線（ノードＣ）の電位状態を示す。図４８（Ｈ）は、出力段７１の出力端ＯＵＴに現れる電位状態を示す。
図４８に示すように、セットパルス（入力端ＩＮｓ）の信号振幅は、ＶＤＤとＶＳＳ１の２値で与えられる。一方、リセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ１の２値で与えられる。このように、シフトレジスタ６１及び６３から与えられるパルス信号は、バッファ回路６５に供給される２つの電源電位と同じである。
この形態例の場合、セットパルスがＬレベルに立ち下がるタイミングは、出力段７１の出力端に現れる出力パルスの立ち下がりタイミングを与えるタイミングとして規定されている。一方、リセットパルスがＬレベルに立ち下がるタイミングは、出力段７１の出力端に現われる出力パルスの立ち上がりタイミングを与えるタイミングとして規定されている。図４８（Ａ）及び（Ｂ）に示すように、セットパルスがまずＬレベルに立ち下がり、遅れてリセットパルスがＬレベルに立ち下がる。
まず、セットパルスがＬレベルに立ち下がるタイミングで、第１の入力段７３のノードＤがＬレベルに立ち下がる(図４８（Ｃ）)。これにより、薄膜トランジスタＰ３３がオン動作し、ノードＢの電位が降下する（図４８（Ｅ））。
なお、ノードＢの電位の降下に伴い、薄膜トランジスタＰ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ低下する（図４８（Ｃ））。この低下後の電位がＶｄである。この電位Ｖｄが、Ｖｄ−ＶＳＳ１＜Ｖth(P33) を満たすとき、薄膜トランジスタＰ３３のオン動作時にノードＢの電位が低位電源ＶＳＳ１になる（図４８（Ｅ））。
前述したようにノードＢが低位電源ＶＳＳ１まで立ち下がると、ノードＡの電位もＬレベルに降下して薄膜トランジスタＰ３１がオン動作し、出力端ＯＵＴの電位が降下する（図４８（Ｈ））。
なお、出力端ＯＵＴの電位の降下に伴い、薄膜トランジスタＰ３１のゲート電位（ノードＡの電位）は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ低下する（図４８（Ｆ））。この上昇後の電位がＶａである。この電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、薄膜トランジスタＰ３１のオン動作時に出力端ＯＵＴの電位が低位電源ＶＳＳ１になる（図４８（Ｈ））。
ところで、このセットパルスがＬレベルの期間では、薄膜トランジスタＰ３６もオン動作している。このため、出力段７１を構成する薄膜トランジスタＰ３２のゲート電位（ノードＣの電位）は、高位電源ＶＤＤに制御される（図４８（Ｇ））。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。しかし、ノードＢ及びＣには保持容量Ｃｓ１及びＣｓ２が接続されており、セットパルスがＬレベルのときの電位状態が保持されている。従って、この電位状態が、リセットパルスがＨレベルからＬレベルに切り替わるまで保持される。
リセットパルスがＬレベルになると（図４８（Ｂ））、今度は、薄膜トランジスタＰ３５がオン動作し、ノードＣの電位が降下する（図４８（Ｇ））。なお、ノードＣの電位の降下に伴い、薄膜トランジスタＰ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ低下する（図４８（Ｄ））。この降下後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＳＳ１＜Ｖth(P35) を満たすとき、薄膜トランジスタＰ３５のオン動作時にノードＣの電位が低位電源ＶＳＳ１になる（図４８（Ｇ））。
前述したようにノードＣが低位電源ＶＳＳ１まで立ち下がると、薄膜トランジスタＰ３２がオン動作し、出力端ＯＵＴの電位が高位電源ＶＤＤに立ち上がる（図４８（Ｈ））。
ところで、このリセットパルスがＬレベルの期間では、薄膜トランジスタＰ３４もオン動作している。このため、ノードＢの電位は高位電源ＶＤＤに制御される（図４８（Ｅ））。また、これに伴い、出力段７１を構成する薄膜トランジスタＰ３１のゲート電位（ノードＡの電位）も、高位電源ＶＤＤに上昇する。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。しかし、ノードＢ及びＣには保持容量Ｃｓ１及びＣｓ２が接続されており、リセットパルスがＬレベルのときの電位状態が保持されている。従って、この電位状態が、セットパルスがＨレベルからＬレベルに切り替わるまで保持される。
以上の動作により、セットパルスがＬレベルに立ち下がるタイミングで出力パルスがＬレベルに立ち下がり、リセットパルスがＬレベルに立ち下がるタイミングで出力パルスがＨレベルに立ち上がるバッファ回路６５が実現される。
（ｃ）効果
以上説明したように、形態例に係る回路構成のバッファ回路６５の採用により、セットパルス及びリセットパルスが駆動すべき負荷は、それぞれ薄膜トランジスタＰ３３、Ｐ３６及びＰ３４、Ｐ３５のゲート容量に限定できる。従って、セットパルス及びリセットパルスの供給源に求められる駆動能力を小さくすることができる。このため、当該駆動パルスの供給源における消費電力を小さくできる。
また、第１及び第２の入力段を配置したことにより、セットパルスとリセットパルスが共にＨレベルの期間にも、出力段７１を構成する薄膜トランジスタＰ３１及びＰ３２の制御配線（ノードＡ及びＣ）に対する電位の供給を継続することができる。このため、出力段７１に電流負荷が接続される場合でも、出力パルスの電位を保持し続けることができる。
すなわち、形態例に係るバッファ回路を、図４２に示すサブ画素１１の電流供給線ＰＳＬを駆動する第２の制御線駆動部３５や図４３に示すサブ画素１１の点灯制御線ＬＳＬを駆動する第２の制御線駆動部３５に実装することができる。勿論、その他の制御線を駆動する制御線駆動部に対しても適用することができる。例えばサブ画素１１内の薄膜トランジスタのゲート電極電圧を制御する第１の制御線駆動部３３にも形態例に係るバッファ回路に適用することができる。
また、図４８（Ｆ）及び（Ｇ）に示すように、２つの薄膜トランジスタＰ３１とＰ３２が同時にオン状態に制御されることはない。すなわち、薄膜トランジスタＰ３１とＰ３２は相補的に動作する。従って、出力段７１に貫通電流が流れることはなく、ＣＭＯＳ型の出力バッファと同じ低消費電力型の動作が可能な片チャネル型のバッファ回路を実現することができる。
（Ｃ−２）形態例２
（ａ）形態例１の注意点
前述したように、形態例１に係る回路構成のバッファ回路６５は、基本的に貫通電流が流れない低消費電力型の回路デバイスである。ところで、形態例１に係るバッファ回路６５の場合には、ブートストラップゲインを高めるため、薄膜トランジスタＰ３３及びＰ３５のゲート容量やブートストラップ補完容量Ｃｂ３２及びＣｂ３３の容量値を大きな値に定めている。
しかし、容量が大きいということは、セットパルスやリセットパルスの電位変化が、各入力段の出力端（ノードＢ及びＣ）に飛び込み易くなることを意味する。具体的には、セットパルスやリセットパルスがＬレベルからＨレベルに変化する際の電位変化によって、出力端（ノードＢ及びＣ）の電位が想定電位から上昇する現象が発生する。この際、ゲート拡散容量やブートストラップ補完容量Ｃｂ３２及びＣｂ３３はカップリング容量として機能する。ゲート拡散容量とは薄膜トランジスタのゲートとソース（又はゲートとドレイン）間の寄生容量のことである。また、ゲート容量とは、薄膜トランジスタがオン動作しているときにできるチャネルとゲート間の容量である。
図４９に、ゲート拡散容量やブートストラップ補完容量Ｃｂ３２及びＣｂ３３を通じて発生するパルスの飛び込みを加味したタイミングチャートを示す。
ノードＢ（図４９（Ｅ））では、低位電源ＶＳＳ１であるべき電位がＶｂ１に上昇し、高位電源ＶＤＤであるべき電位が更に高位のＶｂ２に上昇することが分かる。また、ノードＣ（図４９（Ｇ））では、低位電源ＶＳＳ１であるべき電位がＶｃ２に上昇し、高位電源ＶＤＤであるべき電位がＶｃ１に上昇することが分かる。
図４９にも示すように、セットパルスとリセットパルスが共にＨレベルの期間は、ノードＢやノードＣがフローティング状態で動作する。このように、パルスの飛び込みによる電位上昇は、図４７に示す回路構成を採用する限り、避け得ない。
もっとも、パルスの飛び込み量が小さければ、バッファ回路６５の動作上問題になることはない。正常動作に必要な条件は、前述したＶａ、Ｖｄ及びＶｅに関するブートストラップ動作条件に加え、ＶＳＳ１−Ｖｂ１＞Ｖth(P41) 及びＶｃ２−ＶＤＤ＜Ｖth(P32) を満たす場合である。
ＶＳＳ１−Ｖｂ１＞Ｖth(P41) を満たせば、ノードＡのフローティング期間中も、薄膜トランジスタＰ４１がオン動作することはなく、ノードＡはブートストラップ電位Ｖａを保持することができる。従って、出力パルスのＬレベルとして低位電源ＶＳＳ１が出力される。
また、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たせば、薄膜トランジスタＰ３２のオン動作が可能となり、出力パルスを確実に高位電源ＶＤＤに引き上げることができる。
もっとも、パルスの飛び込み量が想定量以上になる可能性もある。例えばノードＤからノードＢへのカップリング量が想定量以上に大きくなり、ノードＢの電位Ｖｂ１が薄膜トランジスタＰ４１のカットオフ電位より低下する可能性がある。この場合、ＶＳＳ１−Ｖｂ１＜Ｖth(P41)となり、薄膜トランジスタＰ４１がオン動作する。
図５０に、ノードＤからノードＢへのカップリング量が大きい場合のタイミングチャートを示す。なお、図５０（Ａ）〜（Ｈ）は、図４９（Ａ）〜（Ｈ）に対応する。
この場合、セットパルスがＬレベルからＨレベルに立ち上がった後のノードＡの電位とノードＢの電位は同じになる。すなわち、図５０（Ｆ）に示すように、ノードＡの電位はＶｂ１まで低下する。ところが、Ｖｂ１は、薄膜トランジスタＰ３１をオン状態に制御できない。すなわち、薄膜トランジスタＰ３１はオフ動作する。その結果、図５０（Ｈ）に示すように、出力端ＯＵＴはフローティング状態になってしまう。
ところが、フローティング状態にある出力端ＯＵＴは、当然ながらリークや飛び込みに弱い。すなわち、リークや飛び込みにより出力端ＯＵＴの電位が変動し、後段回路が正常に動作しない可能性がある。特に、図４７に示す回路構成のバッファ回路６５が、図４３に示すサブ画素１１の点灯制御線ＬＳＬの駆動に用いられる場合には、リーク電流によって出力端電位の低下を招き、駆動電流の供給を継続できなくなる。
（ｂ）回路構成
そこで、この形態例では、出力パルス出力期間中における薄膜トランジスタＰ３１のブートストラップ動作を確保し、当該期間中における薄膜トランジスタＰ３１のオン動作を保証できる回路構成を提案する。具体的には、ノードＢがＬレベルの期間にフローティング状態になるのを無くす構成、すなわちノードＢをＬレベルに固定できる回路構成を提案する。
図５１に、バッファ回路６５の２つ目の形態例を示す。なお、図５１には、図４７との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路６５の基本構成は、形態例１に係るバッファ回路６５の回路構成と同じである。すなわち、この形態例に係るバッファ回路６５も、出力段（Ｐ３１、Ｐ３２、Ｐ４１）、第１の入力段（Ｐ３３、Ｐ３４、Ｐ４２）、第２の入力段（Ｐ３５、Ｐ３６、Ｐ４３）で構成される。
この形態例に係るバッファ回路６５と形態例１に係るバッファ回路６５の構造上の違いは２つである。一つ目の相違点は、第１の出力段に対して並列に第２の出力段（薄膜トランジスタＰ３７及びＰ３８で構成される。）を接続することである。二つ目の相違点は、第１の出力段から出力パルスが出力されている期間、ノードＢにＬレベルの電位を印加することができる薄膜トランジスタＰ３９を配置することである。なお、ノードＢの保持容量Ｃｓ１とノードＣの保持容量Ｃｓ２は必要に応じて配置する保持容量なので、以降の回路図では省略する。
ここで、第２の出力段は、薄膜トランジスタＰ３７とＰ３８の直列接続で構成される。このうち、薄膜トランジスタＰ３７は低電位側（Ｌレベルの電位を供給する電源側）に接続され、薄膜トランジスタＰ３８は高電位側（Ｈレベルの電位を供給する電源側）に接続される。
具体的には、薄膜トランジスタＰ３７のゲート電極はノードＡに接続され、一方の主電極は第３の低位電源ＶＳＳ３（＜ＶＳＳ１＋Ｖth(Ｐ39)）に接続され、他方の主電極は出力端に接続される。なお、ここでの出力端は、薄膜トランジスタＰ３７とＰ３８の接続中点である。
一方、薄膜トランジスタＰ３８のゲート電極はノードＣに接続され、一方の主電極は出力端に接続され、他方の主電極は高位電源ＶＤＤに接続される。
なお、当該第２の出力段の出力端は制御配線（ノードＦ）を通じ、薄膜トランジスタＰ３９のゲート電極に接続される。
因みに、薄膜トランジスタＰ３９の一方の主電極は第１の低位電源ＶＳＳ１に接続され、他方の主電極はノードＢに接続される。この接続形態のため、薄膜トランジスタＰ３９がオン動作すると、ノードＢに第１の低位電源ＶＳＳ１が継続的に印加される。この印加動作により、この形態例に係るバッファ回路６５は、第１の出力段（Ｐ３１、Ｐ３２、Ｐ４１）の出力端ＯＵＴにＬレベル(低位電源ＶＳＳ１)が出現する期間、ノードＢがフローティング状態にならないように制御する。
（ｃ）駆動動作
図５２に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。
なお、図５２（Ａ）は、セットパルス（入力端ＩＮｓ）の電位状態を示す。図５２（Ｂ）は、リセットパルス（入力端ＩＮｒ）の電位状態を示す。図５２（Ｃ）は、薄膜トランジスタＰ３３のゲート電極配線（ノードＤ）の電位状態を示す。
図５２（Ｄ）は、薄膜トランジスタＰ３５のゲート電極配線（ノードＥ）の電位状態を示す。図５２（Ｅ）は、第１の入力段の出力端が接続される制御配線（ノードＢ）の電位状態を示す。図５２（Ｆ）は、第２の出力段の出力端が接続される制御配線（ノードＦ）の電位状態を示す。図５２（Ｇ）は、薄膜トランジスタＰ３１のゲート電極配線（ノードＡ）の電位状態を示す。図５２（Ｈ）は、第２の入力段の出力端が接続される制御配線（ノードＣ）の電位状態を示す。図５２（Ｉ）は、第１の出力段の出力端ＯＵＴに現れる電位状態を示す。
この形態例の場合も、セットパルス（入力端ＩＮｓ）の信号振幅とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ１の２値で与えられる。
まず、セットパルスがＬレベルに立ち下がるタイミングで、第１の入力段のノードＤがＬレベルに立ち下がる（図５２（Ｃ））。これにより、薄膜トランジスタＰ３３がオン動作し、ノードＢの電位が降下する（図５２（Ｅ））。
このノードＢの電位の降下に伴い、薄膜トランジスタＰ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ降下する（図５２（Ｃ））。下降後の電位Ｖｄが、Ｖｄ−ＶＳＳ１＜Ｖth(P33) を満たすとき、薄膜トランジスタＰ３３のオン動作時にノードＢの電位が第１の低位電源ＶＳＳ１になる（図５２（Ｅ））。
前述したようにノードＢが第１の低位電源ＶＳＳ１まで立ち下がると、ノードＡの電位もＬレベルに降下する。このとき、薄膜トランジスタＰ３１及びＰ３７がオン動作し、出力端ＯＵＴの電位とノードＦの電位が共に低下する（図５２（Ｉ）及び（Ｆ））。
なお、出力端ＯＵＴやノードＦの電位低下に伴い、ノードＡの電位は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ低下する（図５２（Ｇ））。
降下後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、薄膜トランジスタＰ３１のオン動作時に出力端ＯＵＴの電位が第１の低位電源ＶＳＳ１になる（図５２（Ｉ））。また、降下後の電位Ｖａが、Ｖａ−ＶＳＳ３＜Ｖth(P37) を満たすとき、薄膜トランジスタＰ３７のオン動作時にノードＦの電位が第３の低位電源ＶＳＳ３になる（図５２（Ｆ））。このとき、ＶＳＳ３−ＶＤＤ１＜Ｖth(P39) を満たすので、薄膜トランジスタＰ３９はオン動作し、ノードＢに第１の低位電源ＶＳＳ１を供給する状態になる。
ところで、このセットパルスがＬレベルの期間、薄膜トランジスタＰ３６もオン動作している。このため、ノードＣの電位は、高位電源ＶＤＤに制御される（図５２（Ｈ））。結果的に、薄膜トランジスタＰ３２とＰ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
ところが、前述したように、薄膜トランジスタＰ３９のゲート電極には、ノードＦを通じて第３の低位電源ＶＤＤ３が印加されている（図５２（Ｆ））。このため、オン動作を継続する薄膜トランジスタＰ３９によってノードＢの電位は、第１の低位電源ＶＳＳ１に保持される（図５２（Ｅ））。この動作が、この形態例に特徴的な電位状態である。
従って、セットパルスがＨレベルに立ち上がった後も、ノードＡ、Ｂ及びＦの電位はセットパルスがＬレベルの場合と同じ電位状態が保持される。
一方、ノードＣについては、このような仕組みがないので、セットパルスの電位変化がそのまま飛び込み、その電位が高位電源ＶＤＤから更に高位のＶｃ１に上昇する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＨレベルからＬレベルになると（図５２（Ｂ））、今度は、薄膜トランジスタＰ３５がオン動作し、ノードＣの電位が低下する（図５２（Ｈ））。なお、ノードＣの電位の降下に伴い、薄膜トランジスタＰ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ低下する（図５２（Ｄ））。この低下後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＳＳ１＜Ｖth(P35) を満たすとき、薄膜トランジスタＰ３５のオン動作時にノードＣの電位が第１の低位電源ＶＳＳ１になる（図５２（Ｈ））。
前述したようにノードＣが第１の低位電源ＶＳＳ１まで立ち下がると、薄膜トランジスタＰ３２とＰ３８がオン動作する。これにより、出力端ＯＵＴの電位とノードＦの電位が高位電源ＶＤＤに立ち上がる（図５２（Ｉ）及び（Ｆ））。
ところで、このリセットパルスがＬレベルの期間、薄膜トランジスタＰ３４もオン動作している。このため、ノードＢの電位は高位電源ＶＤＤに制御される（図５２（Ｅ））。これに伴い、ノードＡの電位も、高位電源ＶＤＤに上昇する。すなわち、薄膜トランジスタＰ３１及びＰ３７はオフ動作する。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＞ＶＤＤ）に上昇する（図５２（Ｅ））。一方、ノードＣの電位はＬレベルを維持しながらも、その電位は第１の低位電源ＶＳＳ１からＶｃ２に上昇する（図５２（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たすとき、薄膜トランジスタＰ３２のオン状態が継続し、出力端ＯＵＴの電位が高位電源ＶＤＤに維持される（図５２（Ｉ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P38) を満たすことで、薄膜トランジスタＰ３８がオン動作し、ノードＦに対する高位電源ＶＤＤの印加を継続する（図５２（Ｆ））。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路６５の場合には、形態例１と同様の動作と効果に加え、セットパルスがＬレベルに立ち下がってからリセットパルスがＬレベルに立ち下がるまでの期間（出力端にＬレベルの出力パルスが現われている期間）、ノードＢへのＬレベル電位の供給を継続できる。これにより、セットパルスの電位変化がノードＢに飛び込むのを確実に防止できる。すなわち、ノードＡのブートストラップ状態を維持することができ、出力端ＯＵＴに対する第１の低位電源ＶＳＳ１の供給を継続できる。かくして、バッファ回路６５に電流負荷を接続する場合でも、出力端ＯＵＴの電位を維持して、駆動電流の供給を継続することができる。
（Ｃ−３）形態例３
ここでは、形態例２の変形例に係るバッファ回路６５を説明する。
（ａ）回路構成
図５３にバッファ回路６５の３つ目の形態例を示す。なお、図５３には、図５１との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路６５は、形態例２に係る回路構成のうち第１及び第２の入力段の部分でレベルシフトを実現する回路構成に対応する。
このため、第１及び第２の入力段を構成する薄膜トランジスタＰ４２及びＰ４３のゲート電極を第２の低位電源ＶＳＳ２（＞ＶＳＳ１）に接続する構造を採用する。これにより、セットパルスとリセットパルスを低振幅化し、前段回路における更なる低消費電力化を実現する。
（ｂ）駆動動作
図５４に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図５４（Ａ）〜図５４（Ｉ）に示す波形は、それぞれ図５２（Ａ）〜図５２（Ｉ）の各波形に対応する。
この形態例の場合、セットパルス（入力端ＩＮｓ）とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ２（＞ＶＳＳ１）の２値で与えられる。
まず、セットパルスがＬレベルに立ち下がるタイミングで、第１の入力段のノードＤがＬレベルに立ち下がる（図５４（Ｃ））。これにより、薄膜トランジスタＰ３３がオン動作し、ノードＢの電位が降下する（図５４（Ｅ））。
このノードＢの電位の降下に伴い、薄膜トランジスタＰ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ降下する（図５４（Ｃ））。降下後の電位Ｖｄが、Ｖｄ−ＶＳＳ１＜Ｖth(P33) を満たすとき、薄膜トランジスタＰ３３のオン動作時にノードＢの電位が第１の低位電源ＶＳＳ１になる（図５４（Ｅ））。すなわち、パルス振幅のレベルシフトが実行される。
前述したようにノードＢが第１の低位電源ＶＳＳ１まで立ち下がると、ノードＡの電位もＬレベルに降下する。このとき、薄膜トランジスタＰ３１及びＰ３７がオン動作し、出力端ＯＵＴの電位とノードＦの電位が共に降下する（図５４（Ｉ）及び（Ｆ））。
なお、出力端ＯＵＴやノードＦの電位降下に伴い、ノードＡの電位は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ降下する（図５４（Ｇ））。
降下後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、薄膜トランジスタＰ３１のオン動作時に出力端ＯＵＴの電位が第１の低位電源ＶＳＳ１になる（図５４（Ｉ））。また、降下後の電位Ｖａが、Ｖａ−ＶＳＳ３＜Ｖth(P37) を満たすとき、薄膜トランジスタＰ３７のオン動作時にノードＦの電位が第３の低位電源ＶＳＳ３になる（図５４（Ｆ））。このとき、ＶＳＳ３−ＶＳＳ１＜Ｖth(P39) を満たすので、薄膜トランジスタＰ３９はオン動作し、ノードＢに第１の低位電源ＶＳＳ１を供給する状態になる。
ところで、このセットパルスがＬレベルの期間、薄膜トランジスタＰ３６もオン動作している。このため、ノードＣの電位は、高位電源ＶＤＤに制御される（図５４（Ｈ））。結果的に、薄膜トランジスタＰ３２とＰ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
ところが、前述したように、薄膜トランジスタＰ３９のゲート電極には、ノードＦを通じて第３の低位電源ＶＳＳ３が印加されている（図５４（Ｆ））。このため、オン動作を継続する薄膜トランジスタＰ３９によってノードＢの電位は、第１の低位電源ＶＳＳ１に保持される（図５４（Ｅ））。
従って、セットパルスがＨレベルに立ち上がった後も、ノードＡ、Ｂ及びＦの電位はセットパルスがＬレベルの場合と同じ電位状態が保持される。
一方、ノードＣについては、このような仕組みがないので、セットパルスの電位変化がそのまま飛び込み、その電位が高位電源ＶＤＤから更に高位のＶｃ１に上昇する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＨレベルからＬレベルになると（図５４（Ｂ））、今度は、薄膜トランジスタＰ３５がオン動作し、ノードＣの電位が降下する（図５４（Ｈ））。なお、ノードＣの電位の降下に伴い、薄膜トランジスタＰ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ降下する（図５４（Ｄ））。この降下後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＳＳ１＜Ｖth(P35) を満たすとき、薄膜トランジスタＰ３５のオン動作時にノードＣの電位が第１の低位電源ＶＳＳ１になる（図５４（Ｈ））。すなわち、パルス振幅のレベルシフトが実行される。
前述したようにノードＣが第１の低位電源ＶＳＳ１まで立ち下がると、薄膜トランジスタＰ３２とＰ３８がオン動作する。これにより、第１の出力端ＯＵＴの電位とノードＦの電位が高位電源ＶＤＤに立ち上がる（図５４（Ｉ）及び（Ｆ））。
ところで、このリセットパルスがＬレベルの期間、薄膜トランジスタＰ３４もオン動作している。このため、ノードＢの電位は高位電源ＶＤＤに制御される（図５４（Ｅ））。これに伴い、ノードＡの電位も、高位電源ＶＤＤに上昇する。すなわち、薄膜トランジスタＰ３１及びＰ３７はオフ動作する。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＞ＶＤＤ）に上昇する（図５４（Ｅ））。一方、ノードＣの電位はＬレベルを維持しながらも、その電位は第１の低位電源ＶＳＳ１より高位のＶｃ２に上昇する（図５４（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たすとき、薄膜トランジスタＰ３２のオン状態が継続し、出力端ＯＵＴの電位が高位電源ＶＤＤに維持される（図５４（Ｉ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P38) を満たすことで、薄膜トランジスタＰ３８がオン動作し、ノードＦに対する高位電源ＶＤＤの印加を継続する（図５４（Ｆ））。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路６５の場合にも、形態例２と同様の効果、すなわち隣接配線からのパルスの飛び込みに強く、リーク電流も少ないバッファ回路を実現できる。
また、この形態例に係る回路構成のバッファ回路６５の場合には、出力パルスの信号振幅に対してセットパルスやリセットパルスの信号振幅を小さくできる。このため、前段回路（例えばシフトレジスタ）での消費電力を前述した他の形態例以上に小さくできる。
（Ｃ−４）形態例４
ここでも、形態例２の変形例に係るバッファ回路６５を説明する。
（ａ）回路構成
図５５にバッファ回路６５の４つ目の形態例を示す。なお、図５５には、第３の形態例に対応する図５３との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路６５は、出力段の部分でレベルシフトを実現する。
このため、薄膜トランジスタＰ３１及びＰ３２で構成される出力段にのみ第１の低位電源ＶＳＳ１を印加し、その前段に位置する薄膜トランジスタには、第２の低位電源ＶＳＳ２（＜ＶＳＳ１）を印加する構造を採用する。これにより、セットパルスとリセットパルスの低振幅化に加え、バッファ回路６５内における低消費電力化を実現する。
（ｂ）駆動動作
続いて、図５６に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図５６（Ａ）〜図２９（Ｉ）に示す波形は、それぞれ図５４（Ａ）〜図５４（Ｉ）の各波形に対応する。
この形態例の場合も、図５６（Ａ）及び図５６（Ｂ）に示すように、セットパルス（入力端ＩＮｓ）とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ２の２値で与えられる。
まず、セットパルスがＬレベルに立ち下がるタイミングで、第１の入力段のノードＤがＬレベルに立ち下がる（図５６（Ｃ））。これにより、薄膜トランジスタＰ３３がオン動作し、ノードＢの電位が降下する（図５６（Ｅ））。
このノードＢの電位の降下に伴い、薄膜トランジスタＰ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ降下する（図５６（Ｃ））。降下後の電位Ｖｄが、Ｖｄ−ＶＳＳ２＜Ｖth(P33) を満たすとき、薄膜トランジスタＰ３３のオン動作時にノードＢの電位が第２の低位電源ＶＳＳ２になる（図５６（Ｅ））。
前述したようにノードＢが第２の低位電源ＶＳＳ２まで立ち下がると、ノードＡの電位もＬレベルに降下する。このとき、薄膜トランジスタＰ３１及びＰ３７がオン動作し、出力端ＯＵＴの電位とノードＦの電位が共に降下する（図５６（Ｉ）及び（Ｆ））。
なお、出力端ＯＵＴやノードＦの電位低下に伴い、ノードＡの電位は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ降下する（図５６（Ｇ））。
降下後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、薄膜トランジスタＰ３１のオン動作時に出力端ＯＵＴの電位が第１の低位電源ＶＳＳ１になる（図５６（Ｉ））。すなわち、パルス振幅のレベルシフトが実行される。
また、降下後の電位Ｖａが、Ｖａ−ＶＳＳ３＜Ｖth(P37) を満たすとき、薄膜トランジスタＰ３７のオン動作時にノードＦの電位が第３の低位電源ＶＳＳ３になる（図５６（Ｆ））。このとき、ＶＳＳ３−ＶＳＳ２＜Ｖth(P39) を満たすので、薄膜トランジスタＰ３９はオン動作し、ノードＢに第２の低位電源ＶＳＳ２を供給する状態になる。
ところで、このセットパルスがＬレベルの期間、薄膜トランジスタＰ３６もオン動作している。このため、ノードＣの電位は、高位電源ＶＤＤに制御される（図５６（Ｈ））。結果的に、薄膜トランジスタＰ３２とＰ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
ところが、前述したように、薄膜トランジスタＰ３９のゲート電極には、ノードＦを通じて第３の低位電源ＶＳＳ３が印加されている（図５６（Ｆ））。このため、オン動作を継続する薄膜トランジスタＰ３９によってノードＢの電位は、第２の低位電源ＶＳＳ２に保持される（図５６（Ｅ））。
従って、セットパルスがＨレベルに立ち上がった後も、ノードＡ、Ｂ及びＦの電位はセットパルスがＬレベルの場合と同じ電位状態が保持される。
一方、ノードＣについては、このような仕組みがないので、セットパルスの電位変化がそのまま飛び込み、その電位が高位電源ＶＤＤから更に高いＶｃ１に上昇する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＨレベルからＬレベルになると（図５６（Ｂ））、今度は、薄膜トランジスタＰ３５がオン動作し、ノードＣの電位が降下する（図５６（Ｈ））。なお、ノードＣの電位の低下に伴い、薄膜トランジスタＰ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ降下する（図５６（Ｄ））。この降下後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＳＳ２＜Ｖth(P35) を満たすとき、薄膜トランジスタＰ３５のオン動作時にノードＣの電位が第２の低位電源ＶＳＳ２になる（図５６（Ｈ））。
前述したようにノードＣが第２の低位電源ＶＳＳ２まで立ち下がると、薄膜トランジスタＰ３２とＰ３８がオン動作する。これにより、第１の出力端ＯＵＴの電位とノードＦの電位が高位電源ＶＤＤに立ち上がる（図５６（Ｉ）及び（Ｆ））。
ところで、このリセットパルスがＬレベルの期間、薄膜トランジスタＰ３４もオン動作している。このため、ノードＢの電位は高位電源ＶＤＤに制御される（図５６（Ｅ））。これに伴い、ノードＡの電位も、高位電源ＶＤＤに上昇する。すなわち、薄膜トランジスタＰ３１及びＰ３７はオフ動作する。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＞ＶＤＤ）に上昇する（図５６（Ｅ））。一方、ノードＣの電位はＬレベルを維持しながらも、その電位は第２の低位電源ＶＳＳ２からＶｃ２に上昇する（図５６（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たすとき、薄膜トランジスタＰ３２のオン状態が継続し、出力端ＯＵＴの電位が高位電源ＶＤＤに維持される（図５６（Ｉ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P38) を満たすことで、薄膜トランジスタＰ３８のオン動作状態が継続し、ノードＦに対する高位電源ＶＤＤの印加を継続する（図５６（Ｆ））。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路６５の場合には、出力パルスの信号振幅に対してセットパルスやリセットパルスの信号振幅を小さくできるだけでなく、バッファ回路の内部についても最終出力段以外で低振幅化を実現できる。このため、前段回路（例えばシフトレジスタ）だけでなく、バッファ回路６５で消費される電力を、前述した他の形態例以上に小さくできる。
（Ｃ−５）形態例５
ここでも、形態例２の変形例に係るバッファ回路６５を説明する。
（ａ）回路構成
図５７にバッファ回路６５の５つ目の形態例を示す。なお、図５７には、図５１との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路６５は、形態例２に係る回路構成からブートストラップ補完容量Ｃｂ３１〜Ｃｂ３３と、第３の低位電源ＶＳＳ３の供給に使用する電源配線を削減した回路構成と同じである。すなわち、この形態例においては、薄膜トランジスタＰ３７をダイオード接続とする回路構成を提案する。
（ｂ）駆動動作
以下では、図５８に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図５８（Ａ）〜（Ｉ）に示す波形は、図５２（Ａ）〜（Ｉ）に示す各波形に対応する。
この形態例の場合、パルス振幅のレベルシフト機能を搭載しないので、セットパルス（入力端ＩＮｓ）の信号振幅とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ１の２値で与えられる。
まず、セットパルスがＬレベルに立ち下がるタイミングで、第１の入力段のノードＤがＬレベルに立ち下がる（図５８（Ｃ））。これにより、薄膜トランジスタＰ３３がオン動作し、ノードＢの電位が降下する（図５８（Ｅ））。
このノードＢの電位の降下に伴い、薄膜トランジスタＰ３３のゲート電位（ノードＤの電位）は、ブートストラップ容量Ｃｂ３２の蓄積電荷分だけ降下する（図５８（Ｃ））。降下後の電位Ｖｄが、Ｖｄ−ＶＳＳ１＜Ｖth(P33) を満たすとき、薄膜トランジスタＰ３３のオン動作時にノードＢの電位が第１の低位電源ＶＳＳ１になる（図５８（Ｅ））。
前述したようにノードＢが第１の低位電源ＶＳＳ１まで立ち下がると、ノードＡの電位もＬレベルに降下する。このとき、薄膜トランジスタＰ３１及びＰ３７がオン動作し、出力端ＯＵＴの電位とノードＦの電位が共に低下する（図５８（Ｉ）及び（Ｆ））。
なお、出力端ＯＵＴやノードＦの電位低下に伴い、ノードＡの電位は、ブートストラップ容量Ｃｂ３１の蓄積電荷分だけ降下する（図５８（Ｇ））。
降下後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、薄膜トランジスタＰ３１のオン動作時に出力端ＯＵＴの電位が第１の低位電源ＶＳＳ１になる（図５８（Ｉ））。
この際、ノードＦの電位は、Ｖａ−Ｖth(P37) で与えられる電位まで降下する（図５８（Ｆ））。薄膜トランジスタＰ３７はダイオード接続されているためである。
従って、この形態例の場合には、Ｖａ−Ｖth(Ｐ37) −ＶＳＳ１＜Ｖth(P39) を満たすことを条件に、薄膜トランジスタＰ３９がオン動作し、ノードＢに第１の低位電源ＶＳＳ１を供給する状態になる。
ところで、このセットパルスがＬレベルの期間、薄膜トランジスタＰ３６もオン動作している。このため、ノードＣの電位は、高位電源ＶＤＤに制御される（図５８（Ｈ））。結果的に、薄膜トランジスタＰ３２とＰ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
ところが、前述したように、薄膜トランジスタＰ３９のゲート電極には、ノードＦを通じてＶａ−Ｖth(P37) で与えられる電位が印加されている（図５８（Ｆ））。このため、オン動作を継続する薄膜トランジスタＰ３９によってノードＢの電位は、第１の低位電源ＶＳＳ１に保持される（図５８（Ｅ））。この動作が、この形態例に特徴的な電位状態である。
従って、セットパルスがＨレベルに立ち上がった後も、ノードＡ、Ｂ及びＦの電位はセットパルスがＬレベルの場合と同じ電位状態が保持される。
一方、ノードＣについては、このような仕組みがないので、セットパルスの電位変化がそのまま飛び込み、その電位が高位電源ＶＤＤからＶｃ１に上昇する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＨレベルからＬレベルになると（図５８（Ｂ））、今度は、薄膜トランジスタＰ３５がオン動作し、ノードＣの電位が低下する（図５８（Ｈ））。なお、ノードＣの電位の低下に伴い、薄膜トランジスタＰ３５のゲート電位（ノードＥの電位）は、ブートストラップ容量Ｃｂ３３の蓄積電荷分だけ降下する（図５８（Ｄ））。
この低下後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＳＳ１＜Ｖth(P35)
を満たすとき、薄膜トランジスタＰ３５のオン動作時に、ノードＣの電位が第１の低位電源ＶＳＳ１になる（図５８（Ｈ））。
前述したようにノードＣが第１の低位電源ＶＳＳ１まで立ち下がると、薄膜トランジスタＰ３２とＰ３８がオン動作する。これにより、出力端ＯＵＴの電位とノードＦの電位が高位電源ＶＤＤに立ち上がる（図５８（Ｉ）及び（Ｆ））。
ところで、このリセットパルスがＬレベルの期間、薄膜トランジスタＰ３４もオン動作している。このため、ノードＢの電位は高位電源ＶＤＤに制御される（図５８（Ｅ））。これに伴い、ノードＡの電位も、高位電源ＶＤＤに上昇する。すなわち、薄膜トランジスタＰ３１及びＰ３７はオフ動作する。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＞ＶＤＤ）に上昇する（図５８（Ｅ））。一方、ノードＣの電位はＬレベルを維持しながらも、その電位は第１の低位電源ＶＳＳ１からＶｃ２に上昇する（図５８（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たすとき、薄膜トランジスタＰ３２のオン状態が継続し、出力端ＯＵＴの電位が高位電源ＶＤＤに維持される（図５８（Ｉ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P38) を満たすことで、薄膜トランジスタＰ３８がオン動作し、ノードＦに対する高位電源ＶＤＤの印加を継続する（図５８（Ｆ））。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路６５の場合には、形態例２の回路レイアウトから第３の低位電源ＶＳＳ３の供給に使用する電源配線を削減できる。結果的に、形態例２と同様の動作と効果を、より少ないレイアウト面積で実現できる。
（Ｃ−６）形態例６
ここでも、形態例２の変形例に係るバッファ回路６５を説明する。
（ａ）回路構成
図５９にバッファ回路６５の６つ目の形態例を示す。図５９には、図５７との対応部分に同一符号を付して示す。
この形態例では、形態例３と形態例５を組み合わせた回路構成を有するバッファ回路６５について説明する。すなわち、この形態例に係るバッファ回路６５では、薄膜トランジスタＰ３７におけるダイオード接続と、入力段側でのレベルシフト構造を採用する。
（ｂ）駆動動作
以下では、図６０に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図６０（Ａ）〜（Ｉ）に示す波形は、図５８（Ａ）〜（Ｉ）に示す各波形に対応する。
この形態例の場合、パルス振幅のレベルシフト機能を搭載するので、セットパルス（入力端ＩＮｓ）の信号振幅とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ２（＞ＶＳＳ１）の２値で与えられる。
まず、セットパルスがＬレベルに立ち下がるタイミングで、第１の入力段のノードＤがＬレベルに立ち下がる（図６０（Ｃ））。これにより、薄膜トランジスタＰ３３がオン動作し、ノードＢの電位が降下する（図６０（Ｅ））。
このノードＢの電位の降下に伴い、薄膜トランジスタＰ３３のゲート電位（ノードＤの電位）は、ブートストラップ容量Ｃｂ３２の蓄積電荷分だけ降下する（図６０（Ｃ））。この時点で、パルス振幅のレベルシフトが実行される。
降下後の電位Ｖｄが、Ｖｄ−ＶＳＳ１＜Ｖth(P33) を満たすとき、薄膜トランジスタＰ３３のオン動作時にノードＢの電位が第１の低位電源ＶＳＳ１になる（図６０（Ｅ））。
前述したようにノードＢが第１の低位電源ＶＳＳ１まで立ち下がると、ノードＡの電位もＬレベルに降下する。このとき、薄膜トランジスタＰ３１及びＰ３７がオン動作し、出力端ＯＵＴの電位とノードＦの電位が共に降下する（図６０（Ｉ）及び（Ｆ））。
なお、出力端ＯＵＴやノードＦの電位降下に伴い、ノードＡの電位は、ブートストラップ容量Ｃｂ３１の蓄積電荷分だけ降下する（図６０（Ｇ））。
降下後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、薄膜トランジスタＰ３１のオン動作時に出力端ＯＵＴの電位が第１の低位電源ＶＳＳ１になる（図６０（Ｉ））。
この際、ノードＦの電位は、Ｖａ−Ｖth(P37) で与えられる電位まで降下する（図６０（Ｆ））。薄膜トランジスタＰ３７はダイオード接続されているためである。
従って、この形態例の場合には、Ｖａ−Ｖth(P37) −ＶＳＳ１＜Ｖth(P39) を満たすことを条件に、薄膜トランジスタＰ３９がオン動作し、ノードＢに第１の低位電源ＶＳＳ１を供給する状態になる。
ところで、このセットパルスがＬレベルの期間、薄膜トランジスタＰ３６もオン動作している。このため、ノードＣの電位は、高位電源ＶＤＤに制御される（図６０（Ｈ））。結果的に、薄膜トランジスタＰ３２とＰ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
ところが、前述したように、薄膜トランジスタＰ３９のゲート電極には、ノードＦを通じてＶａ−Ｖth(P37) で与えられる電位が印加されている（図６０（Ｆ））。このため、オン動作を継続する薄膜トランジスタＰ３９によってノードＢの電位は、第１の低位電源ＶＳＳ１に保持される（図６０（Ｅ））。この動作が、この形態例に特徴的な電位状態である。
従って、セットパルスがＨレベルに立ち上がった後も、ノードＡ、Ｂ及びＦの電位はセットパルスがＬレベルの場合と同じ電位状態が保持される。
一方、ノードＣについては、このような仕組みがないので、セットパルスの電位変化がそのまま飛び込み、その電位が高位電源ＶＤＤからＶｃ１に上昇する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＨレベルからＬレベルになると（図６０（Ｂ））、今度は、薄膜トランジスタＰ３５がオン動作し、ノードＣの電位が降下する（図６０（Ｈ））。なお、ノードＣの電位の降下に伴い、薄膜トランジスタＰ３５のゲート電位（ノードＥの電位）は、ブートストラップ容量Ｃｂ３３の蓄積電荷分だけ降下する（図６０（Ｄ））。
この降下後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＳＳ１＜Ｖth(P35)
を満たすとき、薄膜トランジスタＰ３５のオン動作時にノードＣの電位が第１の低位電源ＶＳＳ１になる（図６０（Ｈ））。
前述したようにノードＣが第１の低位電源ＶＳＳ１まで立ち上がると、薄膜トランジスタＰ３２とＰ３８がオン動作する。これにより、第１の出力端ＯＵＴの電位とノードＦの電位が高位電源ＶＤＤに立ち上がる（図６０（Ｉ）及び（Ｆ））。
ところで、このリセットパルスがＬレベルの期間、薄膜トランジスタＰ３４もオン動作している。このため、ノードＢの電位は高位電源ＶＤＤに制御される（図６０（Ｅ））。これに伴い、ノードＡの電位も、高位電源ＶＤＤに上昇する。すなわち、薄膜トランジスタＰ３１及びＰ３７はオフ動作する。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＞ＶＤＤ）に上昇する（図６０（Ｅ））。一方、ノードＣの電位はＬレベルを維持しながらも、その電位は第１の低位電源ＶＳＳ１からＶｃ２に上昇する（図６０（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たすとき、薄膜トランジスタＰ３２のオン状態が継続し、出力端ＯＵＴの電位が高位電源ＶＤＤに維持される（図６０（Ｉ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P38) を満たすことで、薄膜トランジスタＰ３８がオン動作し、ノードＦに対する高位電源ＶＤＤの印加を継続する（図６０（Ｆ））。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路６５の場合には、形態例２と同様の動作と効果を、より少ないレイアウト面積とより少ない消費電力で実現することができる。
（Ｃ−７）形態例７
ここでも、形態例２の変形例に係るバッファ回路６５を説明する。
（ａ）回路構成
図６１にバッファ回路６５の７つ目の形態例を示す。図６１には、図５７との対応部分に同一符号を付して示す。
この形態例では、形態例４と形態例５を組み合わせた回路構成を有するバッファ回路６５について説明する。すなわち、この形態例に係るバッファ回路６５では、薄膜トランジスタＰ３７におけるダイオード接続と、出力段側でのレベルシフト構造を採用する。
（ｂ）駆動動作
以下では、図６２に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図６２（Ａ）〜（Ｉ）に示す波形は、図５８（Ａ）〜（Ｉ）に示す各波形に対応する。
この形態例の場合、パルス振幅のレベルシフト機能を搭載するので、セットパルス（入力端ＩＮｓ）の信号振幅とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ２（＞ＶＳＳ１）の２値で与えられる。
まず、セットパルスがＬレベルに立ち上がるタイミングで、第１の入力段のノードＤがＬレベルに立ち下がる（図６２（Ｃ））。これにより、薄膜トランジスタＰ３３がオン動作し、ノードＢの電位が降下する（図６２（Ｅ））。
このノードＢの電位の低下に伴い、薄膜トランジスタＰ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ下降する（図６２（Ｃ））。
低下後の電位Ｖｄが、Ｖｄ−ＶＳＳ２＜Ｖth(P33) を満たすとき、薄膜トランジスタＰ３３のオン動作時にノードＢの電位が第２の低位電源ＶＳＳ２になる（図６２（Ｅ））。
前述したようにノードＢが第２の低位電源ＶＳＳ２まで立ち下がると、ノードＡの電位もＬレベルに降下する。このとき、薄膜トランジスタＰ３１及びＰ３７がオン動作し、出力端ＯＵＴの電位とノードＦの電位が共に降下する（図６２（Ｉ）及び（Ｆ））。
なお、出力端ＯＵＴやノードＦの電位低下に伴い、ノードＡの電位は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ下降する（図６２（Ｇ））。
低下後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、薄膜トランジスタＰ３１のオン動作時に出力端ＯＵＴの電位が第１の低位電源ＶＳＳ１になる（図６２（Ｉ））。すなわち、この時点で、パルス振幅のレベルシフトが実行される。
この際、ノードＦの電位は、Ｖａ−Ｖth(P37) で与えられる電位まで降下する（図６２（Ｆ））。薄膜トランジスタＰ３７はダイオード接続されているためである。
従って、この形態例の場合には、Ｖａ−Ｖth(P37) −ＶＳＳ２＜Ｖth(P39) を満たすことを条件に、薄膜トランジスタＰ３９がオン動作し、ノードＢに第２の低位電源ＶＳＳ２を供給する状態になる。
ところで、このセットパルスがＬレベルの期間、薄膜トランジスタＰ３６もオン動作している。このため、ノードＣの電位は、高位電源ＶＤＤに制御される（図６２（Ｈ））。結果的に、薄膜トランジスタＰ３２とＰ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
ところが、前述したように、薄膜トランジスタＰ３９のゲート電極には、ノードＦを通じてＶａ−Ｖth(P37) で与えられる電位が印加されている（図６２（Ｆ））。このため、オン動作を継続する薄膜トランジスタＰ３９によってノードＢの電位は、第２の低位電源ＶＳＳ２に保持される（図６２（Ｅ））。この動作が、この形態例に特徴的な電位状態である。
従って、セットパルスがＨレベルに立ち上がった後も、ノードＡ、Ｂ及びＦの電位はセットパルスがＬレベルの場合と同じ電位状態が保持される。
一方、ノードＣについては、このような仕組みがないので、セットパルスの電位変化がそのまま飛び込み、その電位が高位電源ＶＤＤから更に高位のＶｃ１に上昇する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＨレベルからＬレベルになると（図６２（Ｂ））、今度は、薄膜トランジスタＰ３５がオン動作し、ノードＣの電位が低下する（図６２（Ｈ））。なお、ノードＣの電位の低下に伴い、薄膜トランジスタＰ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ下降する（図６２（Ｄ））。
この低下後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＳＳ２＜Ｖth(P35)
を満たすとき、薄膜トランジスタＰ３５のオン動作時にノードＣの電位が第２の低位電源ＶＳＳ２になる（図６２（Ｈ））。
前述したようにノードＣが第２の低位電源ＶＳＳ２まで立ち下がると、薄膜トランジスタＰ３２とＰ３８がオン動作する。これにより、出力端ＯＵＴの電位とノードＦの電位が高位電源ＶＤＤに立ち上がる（図６２（Ｉ）及び（Ｆ））。
ところで、このリセットパルスがＬレベルの期間、薄膜トランジスタＰ３４もオン動作している。このため、ノードＢの電位は高位電源ＶＤＤに制御される（図６２（Ｅ））。これに伴い、ノードＡの電位も、高位電源ＶＤＤに上昇する。すなわち、薄膜トランジスタＰ３１及びＰ３７はオフ動作する。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＞ＶＤＤ）に上昇する（図６２（Ｅ））。一方、ノードＣの電位はＬレベルを維持しながらも、その電位は第１の低位電源ＶＳＳ１から更に高位のＶｃ２に上昇する（図６２（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たすとき、薄膜トランジスタＰ３２のオン状態が継続し、出力端ＯＵＴの電位が高位電源ＶＤＤに維持される（図６２（Ｉ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P38) を満たすことで、薄膜トランジスタＰ３８がオン動作し、ノードＦに対する高位電源ＶＤＤの印加を継続する（図６２（Ｆ））。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路６５の場合には、形態例２と同様の動作と効果を、より少ないレイアウト面積とより少ない消費電力で実現することができる。なお、この形態例におけるバッファ回路６５の消費電力は、形態例６のバッファ回路６５よりも少なく済む。
（Ｃ−８）形態例８
ここでも、形態例２の変形例に係るバッファ回路６５を説明する。前述した各形態例の場合では、一組のセットパルスとリセットパルスが入力されるバッファ回路について説明したが、複数組のセットパルスとリセットパルスを入力するバッファ回路も構成できる。
ここでは、２組のセットパルスとリセットパルスがバッファ回路に入力される場合について考える。
（ａ）回路例１
図６３に、形態例２に係るバッファ回路６５（図５１）における第１及び第２の入力段を並列に接続した回路例を示す。
図６３では、第１組のセットパルスとリセットパルスに対応する薄膜トランジスタＰ３３、Ｐ３４、Ｐ３５、Ｐ３６、Ｐ４２及びＰ４３を、Ｐ３３１、Ｐ３４１、Ｐ３５１、Ｐ３６１、Ｐ４２１及びＰ４３１で示す。
また、図６３では、第２組のセットパルスとリセットパルスに対応する薄膜トランジスタＰ３３、Ｐ３４、Ｐ３５、Ｐ３６、Ｐ４２及びＰ４３を、Ｐ３３２、Ｐ３４２、Ｐ３５２、Ｐ３６２、Ｐ４２２及びＰ４３２で示す。
このように、２組のセットパルスとリセットパルスを入力することができれば、出力パルスのパルス幅やパルスの出力タイミングを複合的に可変できるバッファ回路を実現することができる。
なお、セットパルスとリセットパルスの入力数はそれぞれ必要に応じて決めれば良く、またセットパルスとリセットパルスの入力数が同数である必要もない。いずれの場合にも、制御信号（セットパルス、リセットパルス）数が複数あるマルチ入力のバッファ回路を実現できる。
（ｂ）回路例２
図６４に、形態例５に係るバッファ回路６５（図５７）における第１及び第２の入力段を並列に接続した回路例を示す。
この回路構成は、薄膜トランジスタＰ３９の制御用に配置する第２の出力段を構成する薄膜トランジスタＰ３７をダイオード接続とすることを除き、前述した回路例１と同じである。
（ｃ）その他の回路例
回路例１及び２に示すように、複数組のセットパルスとリセットパルスに対応する回路構成は、この明細書で提案する他の形態例についても適用することができる。
また、図６３及び図６４に示した形態例の場合には、第１及び第２の入力段を構成するＰ３３１とＰ３３２、Ｐ３４１とＰ３４２、Ｐ３５１とＰ３５２、Ｐ３６１とＰ３６２がそれぞれ出力端について並列に接続されているが、これらの一部又は全部が、２つの動作電源（例えばＶＳＳ１とＶＤＤ）の間に直列に接続されても良い。
（Ｃ−９）形態例９
ここでも、形態例２の変形例に係るバッファ回路６５を説明する。
（ａ）回路構成
前述した各形態例の場合には、第１の出力段を構成する薄膜トランジスタＰ３１の一方の主電極に低位電源ＶＳＳ１が接続される場合について説明した。
しかしながら、この低位電源ＶＳＳ１に代えてパルス信号線（任意の制御パルスが与えられる）を接続することもできる。
ここでは、形態例２に係るバッファ回路６５（図５１）について、出力段を構成する薄膜トランジスタＰ３１の一方の主電極に制御パルスＶpulse を印加する場合の回路構成を図６５に示す。従って、図６５には、図５１との対応部分に同一符号を付して示す。
（ｂ）駆動動作
図６６に、この形態例に係るセットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を示す。
なお、図６６（Ａ）は、セットパルス（入力端ＩＮｓ）の電位状態を示す。図６６（Ｂ）は、リセットパルス（入力端ＩＮｒ）の電位状態を示す。図６６（Ｃ）は、薄膜トランジスタＰ３３のゲート電極配線（ノードＤ）の電位状態を示す。
図６６（Ｄ）は、薄膜トランジスタＰ３５のゲート電極配線（ノードＥ）の電位状態を示す。図６６（Ｅ）は、第１の入力段の出力端が接続される制御配線（ノードＢ）の電位状態を示す。図６６（Ｆ）は、第２の出力段の出力端が接続される制御配線（ノードＦ）の電位状態を示す。図６６（Ｇ）は、薄膜トランジスタＰ３１のゲート電極配線（ノードＡ）の電位状態を示す。図６６（Ｈ）は、第２の入力段の出力端が接続される制御配線（ノードＣ）の電位状態を示す。図６６（Ｉ）は、別配線に印加される制御パルスＶpulse の電位状態を示す。図６６（Ｊ）は、第１の出力段の出力端ＯＵＴに現れる電位状態を示す。
この形態例の場合も、セットパルス（入力端ＩＮｓ）の信号振幅とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ１の２値で与えられる。
まず、セットパルスがＬレベルに立ち下がるタイミングで、第１の入力段のノードＤがＬレベルに立ち下がる（図６６（Ｃ））。これにより、薄膜トランジスタＰ３３がオン動作し、ノードＢの電位が低下する（図６６（Ｅ））。
なお、ノードＢの電位の上昇に伴い、薄膜トランジスタＰ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ降下する（図６６（Ｃ））。この低下後の電位がＶｄである。この電位Ｖｄが、Ｖｄ−ＶＳＳ１＜Ｖth(P33) を満たすとき、薄膜トランジスタＰ３３のオン動作時にノードＢの電位が低位電源ＶＳＳ１になる（図６６（Ｅ））。
前述したようにノードＢが低位電源ＶＳＳ１まで立ち下がると、ノードＡの電位がＶＳＳ１−Ｖth(P41) で与えられるＬレベルに変化する（図６６（Ｆ））。
このとき、第１の出力段に駆動電源を供給するパルス信号線には、高位電源ＶＤＤの制御パルスＶpulse が与えられている（図６６（Ｉ））。このため、第１の出力段の出力端ＯＵＴには、高位電源ＶＤＤが引き続き現われる（図６６（Ｊ））。
一方、第２の出力段には駆動電源として第３の低位電源ＶＳＳ３が印加されている。従って、第２の出力段の出力端（ノードＦ）には、ＶＳＳ１−Ｖth(P41) −Ｖth(P37) で与えられるＬレベルが出現する（図６６（Ｆ））。
同じく、セットパルスがＬレベルの期間、薄膜トランジスタＰ３６もオン動作する。このため、薄膜トランジスタＰ３２のゲート電位（ノードＣの電位）は、高位電源ＶＤＤに制御される（図６６（Ｈ））。結果的に、薄膜トランジスタＰ３２とＰ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
一方、この形態例の場合には、このタイミングで制御パルスＶpulse が高位電源ＶＤＤから第１の低位電源ＶＳＳ１に立ち下がる（図６６（Ｉ））。図６６の場合には、２つのパルス波形が現われる。
薄膜トランジスタＰ３１がオン動作の状態で、この制御パルスＶpulse
が入力されることにより、出力端ＯＵＴの電位も制御パルスＶpulse に連動して変化する（図６６（Ｊ））。図６６の場合、制御パルスＶpulse は、２つのパルスで構成される。１つ目のパルスは、立ち上がりと立ち下がりの両方が矩形状に変化するパルス波形を有し、２つ目のパルスは、立ち下がりのみ矩形状に変化し、立ち上がりはなだらかに変化するパルス波形を有する。
ノードＡの電位は、これらパルス波形に連動して現われる出力端ＯＵＴの波形変化に連動するように変化する（図６６（Ｇ））。
ここで、ブートストラップ動作後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31)
を満たすとき、出力端ＯＵＴの電位が第１の低位電源ＶＳＳ１になる（図６６（Ｊ））。
また、ブートストラップ後の電位Ｖａが、Ｖａ−ＶＳＳ３＜Ｖth(P37)
を満たすとき、薄膜トランジスタＰ３７のオン動作時にノードＦの電位が第３の低位電源ＶＳＳ３になる（図６６（Ｆ））。
このとき、ＶＳＳ３−ＶＳＳ１＜Ｖth(P39) を満たすので、薄膜トランジスタＰ３９はオン動作し、ノードＢに第１の低位電源ＶＳＳ１を供給する状態になる。
なお、ノードＦの制御対象は、薄膜トランジスタＰ３９のゲート電極である。すなわち、リーク電流は無視することができる。従って、制御パルスＶpulse の波形に連動してノードＡの電位が上昇しても、ノードＦの電位は、第３の低位電源ＶＳＳ３に保持される（図６６（Ｆ））。
このため、薄膜トランジスタＰ３９のオン状態は、ノードＦの電位がリセットされるまで継続される。すなわち、リセットパルスがＬレベルに切り替わるまで、ノードＦは第３の低位電源ＶＳＳ３に保持される。結果的に、セットパルスの電位変化が、ノードＢに飛び込むのを妨げることができる。このことは、ノードＡ及びＦの電位状態も、セットパルスがＬレベルの間と同じ状態に維持できることを意味する。
一方、ノードＣについては、ノードＢのように電位を維持する仕組みが存在しないので、セットパルスの電位変化がそのまま飛び込む。結果として、ノードＣの電位が高位電源ＶＤＤからＶｃ１に上昇する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＨレベルからＬレベルになると（図６６（Ｂ））、今度は、薄膜トランジスタＰ３５がオン動作し、ノードＣの電位が降下する（図６６（Ｈ））。なお、ノードＣの電位の降下に伴い、薄膜トランジスタＰ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ降下する（図６６（Ｄ））。この低下後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＳＳ１＜Ｖth(P35) を満たすとき、薄膜トランジスタＰ３５のオン動作時に、ノードＣの電位が低位電源ＶＳＳ１になる（図６６（Ｈ））。
前述したようにノードＣが低位電源ＶＳＳ１まで立ち下がると、薄膜トランジスタＰ３２とＰ３８がオン動作する。これにより、出力端ＯＵＴの電位とノードＦの電位が高位電源ＶＤＤに制御される（図６６（Ｊ）及び（Ｆ））。
ところで、このリセットパルスがＬレベルの期間、薄膜トランジスタＰ３４もオン動作している。従って、ノードＢの電位は高位電源ＶＤＤに制御される（図６６（Ｅ））。これに伴い、ノードＡの電位も、高位電源ＶＤＤに上昇する。すなわち、薄膜トランジスタＰ３１及びＰ３７はオフ動作する。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＞ＶＤＤ）に上昇する（図６６（Ｅ））。一方、ノードＣの電位はＬレベルを維持しながらも、その電位は第１の低位電源ＶＳＳ１からＶｃ２に上昇する（図６６（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たすとき、薄膜トランジスタＰ３２のオン状態が継続し、出力端ＯＵＴの電位が高位電源ＶＤＤに維持される（図６６（Ｊ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P38) を満たすことで、薄膜トランジスタＰ３８がオン動作し、ノードＦに対する高位電源ＶＤＤの印加を継続する（図６６（Ｆ））。
（ｃ）効果
この回路構成の採用により、ノードＡのブートストラップ動作は、パルス信号線に印加される制御パルスＶpulse （図６６（Ｉ））が低位電源ＶＳＳ１に立ち下がるタイミングに同期して実行される。従って、図６６（Ｊ）に示すように、セット信号の立ち下がりタイミングとリセット信号の立ち下がりタイミングで挟まれた期間に入力される制御パルスＶpulse の電位変化を抜き出した出力パルスが出力端ＯＵＴに現れることになる。
このように、この形態例に係る回路構成の採用により、出力パルスの波形の調整が可能になる。例えば出力パルスを複数回のパルスに分割したり、トランジェント（立ち上がり・立ち下がり）特性を調整することが可能になる。
なお、この形態例の場合、制御パルスＶpulse が出力端を駆動することになる。従って、この形態例に係るバッファ回路６５は、出力負荷が電圧制御型の負荷の場合に適している。
（Ｃ−１０）形態例１０
ここでも、形態例２の変形例に係るバッファ回路６５を説明する。
（ａ）回路構成
形態例９の場合には、形態例２に係るバッファ回路６５（図５１）について、出力段を構成する薄膜トランジスタＰ３１の一方の主電極に制御パルスＶpulse を印加する場合について説明した。
この形態例では、形態例５に係るバッファ回路６５（図５７）について、出力段を構成する薄膜トランジスタＰ３１の一方の主電極に制御パルスＶpulse を印加する場合について説明する。
図６７に、この形態例に係るバッファ回路６５の回路構成を示す。なお、図６７には、図５７との対応部分に同一符号を付して示す。
（ｂ）駆動動作
図６８に、この形態例に係るセットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を示す。なお、図６８（Ａ）〜（Ｊ）は、図６６（Ａ）〜（Ｊ）に対応する。
この形態例の場合も、セットパルス（入力端ＩＮｓ）の信号振幅とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ１の２値で与えられる。
まず、セットパルスがＬレベルに立ち下がるタイミングで、第１の入力段のノードＤがＬレベルに立ち下がる（図６８（Ｃ））。これにより、薄膜トランジスタＰ３３がオン動作し、ノードＢの電位が降下する（図６８（Ｅ））。
なお、ノードＢの電位の低下に伴い、薄膜トランジスタＰ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ降下する（図６８（Ｃ））。この低下後の電位がＶｄである。この電位Ｖｄが、Ｖｄ−ＶＳＳ１＜Ｖth(P33) を満たすとき、薄膜トランジスタＰ３３のオン動作時にノードＢの電位が低位電源ＶＳＳ１になる（図６８（Ｅ））。
前述したようにノードＢが低位電源ＶＳＳ１まで立ち下がると、ノードＡの電位がＶＳＳ１−Ｖth(P41) で与えられるＬレベルに変化する（図６８（Ｆ））。
このとき、第１の出力段に駆動電源を供給するパルス信号線には、高位電源ＶＤＤの制御パルスＶpulse が与えられている（図６８（Ｉ））。このため、第１の出力段の出力端ＯＵＴには、高位電源ＶＤＤが引き続き現われる（図６８（Ｊ））。
一方、第２の出力段には駆動電源として第３の低位電源ＶＳＳ３が印加されている。従って、第２の出力段の出力端（ノードＦ）には、ＶＳＳ１−Ｖth(P41) −Ｖth(P37) で与えられるＬレベルが出現する（図６８（Ｆ））。
同じく、セットパルスがＬレベルの期間、薄膜トランジスタＰ３６もオン動作する。このため、薄膜トランジスタＰ３２のゲート電位（ノードＣの電位）は、高位電源ＶＤＤに制御される（図６８（Ｈ））。結果的に、薄膜トランジスタＰ３２とＰ３８がオフ制御される。このため、第１及び第２の出力段には貫通電流が流れない。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込もうとする。
一方、この形態例の場合には、このタイミングで制御パルスＶpulse が高位電源ＶＤＤから第１の低位電源ＶＳＳ１に立ち下がる（図６８（Ｉ））。図６８の場合には、２つのパルス波形が現われる。
薄膜トランジスタＰ３１は、このように制御パルスＶpulse が第１の低位電源ＶＳＳ１に立ち下がっている期間だけオン動作する。この薄膜トランジスタＰ３１のオン動作によって、出力端ＯＵＴの電位も制御パルスＶpulse に連動して変化する（図６８（Ｊ））。図６８の場合、制御パルスＶpulse は、２つのパルスで構成される。１つ目のパルスは、立ち上がりと立ち下がりの両方が矩形状に変化するパルス波形を有し、２つ目のパルスは、立ち下がりのみ矩形状に変化し、立ち上がりはなだらかに変化するパルス波形を有する。
ノードＡの電位は、これらパルス波形に連動して現われる出力端ＯＵＴの波形変化に連動するように変化する（図６８（Ｇ））。
ここで、ブートストラップ動作後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31)
を満たすとき、出力端ＯＵＴの電位が第１の低位電源ＶＳＳ１になる（図６８（Ｊ））。
また、ブートストラップ後の電位がＶａに変化すると、ノードＦの電位は、Ｖａ−Ｖth(P37) に変化する（図６８（Ｆ））。薄膜トランジスタＰ３７がダイオード接続されているためである。
このとき、Ｖａ−Ｖth(P37) −ＶＳＳ１＜Ｖth(P39) を満たすと、ノードＦを通じて薄膜トランジスタＰ３９がオン制御され、ノードＢに第１の低位電源ＶＳＳ１を供給する状態になる。
なお、ノードＦの制御対象は、薄膜トランジスタＰ３９のゲート電極である。すなわち、リーク電流は無視することができる。従って、制御パルスＶpulse の波形に連動してノードＡの電位が上昇しても、ノードＦの電位は、Ｖａ−Ｖth(P37)
に保持される（図６８（Ｆ））。
このため、薄膜トランジスタＰ３９のオン状態は、ノードＦの電位がリセットされるまで継続される。すなわち、リセットパルスがＬレベルに切り替わるまで、ノードＦはＶａ−Ｖth(P37) に保持される。結果的に、セットパルスの電位変化が、ノードＢに飛び込むのを妨げることができる。このことは、ノードＡ及びＦの電位状態も、セットパルスがＬレベルの間と同じ状態に維持できることを意味する。
一方、ノードＣについては、ノードＢのように電位を維持する仕組みが存在しないので、セットパルスの電位変化がそのまま飛び込む。結果として、ノードＣの電位が高位電源ＶＤＤからＶｃ１に上昇する。ただし、この飛び込みは避け得ないものであり、飛び込み量が小さい限り駆動動作に問題はない。
やがて、リセットパルスがＨレベルからＬレベルになると（図６８（Ｂ））、今度は、薄膜トランジスタＰ３５がオン動作し、ノードＣの電位が上昇する（図６８（Ｈ））。なお、ノードＣの電位の上昇に伴い、薄膜トランジスタＰ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ降下する（図６８（Ｄ））。この低下後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＳＳ１＜Ｖth(P35) を満たすとき、薄膜トランジスタＰ３５のオン動作時にノードＣの電位が低位電源ＶＳＳ１になる（図６８（Ｈ））。
前述したようにノードＣが低位電源ＶＳＳ１まで立ち下がると、薄膜トランジスタＰ３２とＰ３８がオン動作する。これにより、出力端ＯＵＴの電位とノードＦの電位が高位電源ＶＤＤに制御される（図６８（Ｊ）及び（Ｆ））。
ところで、このリセットパルスがＬレベルの期間、薄膜トランジスタＰ３４もオン動作している。従って、ノードＢの電位は高位電源ＶＤＤに制御される（図６８（Ｅ））。これに伴い、ノードＡの電位も、高位電源ＶＤＤに上昇する。すなわち、薄膜トランジスタＰ３１及びＰ３７はオフ動作する。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＢとＣの両方に飛び込む。このとき、ノードＢの電位はＶｂ２（＞ＶＤＤ）に上昇する（図６８（Ｅ））。一方、ノードＣの電位はＬレベルを維持しながらも、その電位は第１の低位電源ＶＳＳ１からＶｃ２に上昇する（図６８（Ｈ））。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たすとき、薄膜トランジスタＰ３２のオン状態が継続し、出力端ＯＵＴの電位が高位電源ＶＤＤに維持される（図６８（Ｊ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P38) を満たすことで、薄膜トランジスタＰ３８がオン動作し、ノードＦに対する高位電源ＶＤＤの印加を継続する（図６８（Ｆ））。
（ｃ）効果
この回路構成の場合も、形態例９と同じ動作が可能である。しかも、この形態例の場合は、第３の低位電源ＶＳＳ３を供給する電源配線が不要である。従って、この形態例に係るバッファ回路６５は、形態例９よりもレイアウト面積を小さくすることができる。また、供給電源の数が少なく済むので電源回路の面積を小さくできる。
なお、この形態例の場合、制御パルスＶpulse が出力端を駆動することになる。従って、この形態例に係るバッファ回路６５は、出力負荷が電圧制御型の負荷の場合に適している。
（Ｄ）他の形態例
（Ｄ−１）他の表示パネル
前述した形態例の場合には、有機ＥＬパネルへの応用を前提に説明した。特に、垂直方向に制御パルスを転送する制御線駆動部への応用を前提に説明した。
しかし、前述したバッファ回路は、信号線ＤＴＬへの信号電位Ｖsig の印加タイミングを与える信号線駆動部にも適用できる。
また、前述したバッファ回路を搭載する駆動回路は、有機ＥＬパルル以外の表示パネルについても応用することができる。
例えば無機ＥＬパネルやＬＥＤパネルその他のパネルの駆動回路にも応用できる。また、プラズマディスプレイパネルの駆動回路にも応用できる。また、電界放出ディスプレイの駆動回路にも適用できる。また、液晶ディスプレイパネルの駆動回路にも応用できる。また、液晶ディスプレイパネルのバックライト光源がＬＥＤの場合に、その駆動回路としても形態例で説明したバッファ回路を用いることができる。例えば１フィールド期間内の点灯期間の比率を可変制御する場合、１フィールド期間内の点灯期間を複数個の点灯期間に分割し、個々の点灯期間の長さや配置を可変制御する場合に好適である。
（Ｄ−２）表示パネルの製品例
（ａ）外観形態
この明細書においては、半導体プロセスを用いて画素アレイ部や駆動回路を絶縁基板上に形成したパネルモジュールだけでなく、駆動回路については別基板（例えば特定用途向けＩＣ）として製造され、画素アレイ部を形成した絶縁基板上に実装する場合も表示パネルに含まれるものとする。
図６９に、表示パネルの外観構成例を示す。表示パネル８１は、支持基板８３のうち画素アレイ部の形成領域に対向基板８５を貼り合わせた構造を有している。
支持基板８３は、ガラス、プラスチックその他の絶縁性の基材（絶縁基板）で構成される。
対向基板８５も、ガラス、プラスチックその他の絶縁性の基材（絶縁基板）で構成される。
なお、基材の透過性は、表示パネルの種類によって異なる。例えば液晶ディスプレイパネルであれば両面とも透過性の高い基板である必要がある。一方、自発光型のディスプレイの場合には、光束の射出側の基板について透過性が確保されていれば良い。
この他、表示パネル８１には、外部信号や駆動電源を入力するためのＦＰＣ（フレキシブルプリントサーキット）８７が配置される。
（ｂ）電子機器への搭載形態
前述した表示パネルは、各種の電子機器に実装した形態でも流通される。図７０に、電子機器９１の概念構成例を示す。電子機器９１は、前述した駆動回路を搭載する表示パネル９３、システム制御部９５及び操作入力部９７で構成される。システム制御部９５で実行される処理内容は、電子機器９１の商品形態により異なる。また、操作入力部９７は、システム制御部９５に対する操作入力を受け付けるデバイスである。操作入力部９７には、例えばスイッチ、ボタンその他の機械式インターフェース、グラフィックインターフェース等が用いられる。
図７１に、電子機器がテレビジョン受像機の場合の外観例を示す。テレビジョン受像機１０１の筐体正面には、フロントパネル１０３及びフィルターガラス１０５等で構成される表示画面１０７が配置される。表示画面１０７の部分が、図７０の表示パネル９３に対応する。
また、この種の電子機器には、例えばデジタルカメラが想定される。図７２に、デジタルカメラ１１１の外観例を示す。図７２（Ａ）が正面側（被写体側）の外観例であり、図７２（Ｂ）が背面側（撮影者側）の外観例である。
デジタルカメラ１１１は、保護カバー１１３、撮像レンズ部１１５、表示画面１１７、コントロールスイッチ１１９及びシャッターボタン１２１で構成される。このうち、表示画面１１７の部分が、図７０の表示パネル９３に対応する。
また、この種の電子機器には、例えばビデオカメラが想定される。図７３に、ビデオカメラ１３１の外観例を示す。
ビデオカメラ１３１は、本体１３３の前方に被写体を撮像する撮像レンズ１３５、撮影のスタート／ストップスイッチ１３７及び表示画面１３９で構成される。このうち、表示画面１３９の部分が、図７０の表示パネル９３に対応する。
また、この種の電子機器には、例えば携帯端末装置が想定される。図７４に、携帯端末装置としての携帯電話機１４１の外観例を示す。図７４に示す携帯電話機１４１は折りたたみ式であり、図７４（Ａ）が筐体を開いた状態の外観例であり、図７４（Ｂ）が筐体を折りたたんだ状態の外観例である。
携帯電話機１４１は、上側筐体１４３、下側筐体１４５、連結部（この例ではヒンジ部）１４７、表示画面１４９、補助表示画面１５１、ピクチャーライト１５３及び撮像レンズ１５５で構成される。このうち、表示画面１４９及び補助表示画面１５１の部分が、図７０の表示パネル９３に対応する。
また、この種の電子機器には、例えばコンピュータが想定される。図７５に、ノート型コンピュータ１６１の外観例を示す。
ノート型コンピュータ１６１は、下型筐体１６３、上側筐体１６５、キーボード１６７及び表示画面１６９で構成される。このうち、表示画面１６９の部分が、図７０の表示パネル９３に対応する。
これらの他、電子機器には、オーディオ再生装置、ゲーム機、電子ブック、電子辞書等が想定される。
（Ｄ−３）表示パネルの駆動回路以外への応用
前述の説明では、バッファ回路を表示パネルの垂直方向に制御パルスを転送する駆動回路に適用する場合について説明した。
しかし、このバッファ回路は、水平方向に制御パルスを転送する場合にも応用できる。また、表示パネル上で使用する全てのバッファ回路に応用することができる。
また、バッファ回路は汎用性の高い基本回路であり、バッファ回路を搭載する全ての半導体デバイスに応用することができる。
（Ｄ−４）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。
有機ＥＬパネルのシステム構成例を示す図である。 サブ画素の等価回路図を示す図である（ＮＭＯＳ型）。 サブ画素の等価回路図を示す図である（ＮＭＯＳ型）。 サブ画素の駆動タイミングを説明する図である。 図２に対応する駆動波形を示す図である。 図３に対応する駆動波形を示す図である。 シフトレジスタ（スキャナ）の回路例を示す図である。 シフトレジスタ（スキャナ）の駆動波形を示す図である（ＮＭＯＳ型）。 ブートストラップ機能付きのシフト段の内部構造を説明する図である。 ブートストラップ動作を用いたシフト段の入出力動作を説明する図である。 入力クロックのパルス形状とシフトレジスタの転送動作との関係を説明する図である。 ブートストラップ動作を用いたシフト段の入出力動作を説明する図である。 入力クロックのパルス形状とシフトレジスタの転送動作との関係を説明する図である。 ブートストラップ動作を用いたシフト段の入出力動作を説明する図である。 従来型の駆動回路に用いる場合のパネル構造を説明する図である。 形態例に係る有機ＥＬパネルのシステム構成例を示す図である。 明細書で提案するバッファ回路を駆動回路に用いる場合のパネル構造を説明する図である。 制御線駆動部の回路構成を示す図である。 形態例に係る制御線駆動部の駆動波形を示す図である（ＮＭＯＳ型）。 バッファ回路の形態例を示す図である。 図２０に示すバッファ回路の駆動波形を示す図である。 カップリングの影響を考慮した図２０に示すバッファ回路の駆動波形を示す図である。 カップリングの影響が大きい場合における図２０に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図２４に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図２６に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図２８に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図３０に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図３２に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図３４に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 バッファ回路の形態例を示す図である。 バッファ回路の形態例を示す図である。 図３８に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図４０に示すバッファ回路の駆動波形を示す図である。 サブ画素の等価回路図を示す図である（ＰＭＯＳ型）。 サブ画素の等価回路図を示す図である（ＰＭＯＳ型）。 サブ画素の駆動タイミングを説明する図である。 制御線駆動部の回路構成を示す図である。 形態例に係る制御線駆動部の駆動波形を示す図である（ＰＭＯＳ型）。 バッファ回路の形態例を示す図である。 図４７に示すバッファ回路の駆動波形を示す図である。 カップリングの影響を考慮した図４７に示すバッファ回路の駆動波形を示す図である。 カップリングの影響が大きい場合における図４７に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図５１に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図５３に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図５５に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図５７に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図５９に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図６１に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 バッファ回路の形態例を示す図である。 バッファ回路の形態例を示す図である。 図６５に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図６７に示すバッファ回路の駆動波形を示す図である。 表示パネルの外観構成例を示す図である。 電子機器の機能構成例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。
符号の説明
３ 画素アレイ部
５ 信号線駆動部
３３ 制御線駆動部
３５ 制御線駆動部
４１ シフトレジスタ
４３ シフトレジスタ
４５ バッファ回路
６１ シフトレジスタ
６３ シフトレジスタ
６５ バッファ回路

Claims (10)

  1. 絶縁基板上に単一チャネルの薄膜トランジスタで形成されるバッファ回路が、
    第１及び第２の薄膜トランジスタが直列に接続された回路構成を有し、前記第１及び第２の薄膜トランジスタの接続中点を出力端とする第１の出力段と、
    セットパルスで制御される第３の薄膜トランジスタと、リセットパルスで制御される第４の薄膜トランジスタが直列に接続された回路構成を有し、前記第３及び第４の薄膜トランジスタの接続中点に現れる電位を通じ、前記第１の薄膜トランジスタの制御電極に接続される第１の制御配線の電位状態を、セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間とそれ以外の期間とで切り替え制御する第１の入力段と、
    セットパルスで制御される第６の薄膜トランジスタと、リセットパルスで制御される第５の薄膜トランジスタが直列に接続された回路構成を有し、前記第５及び第６の薄膜トランジスタの接続中点に現れる電位を通じ、前記第２の薄膜トランジスタの制御電極に接続される第２の制御配線の電位状態を、前記第１の制御配線の電位変化とは逆位相の関係になるように切り替え制御する第２の入力段と、
    前記第１の制御配線に制御電極が接続される第７の薄膜トランジスタと、前記第２の制御配線に制御電極が接続される第８の薄膜トランジスタが直列に接続された回路構成を有し、前記第７及び第８の薄膜トランジスタの接続中点に現れる電位を第３の制御配線に与える第２の出力段と、
    一方の主電極が前記第１の制御配線に接続され、制御電極が前記第３の制御配線に接続される回路構成を有し、前記出力端に出力パルスが現われている期間、セットパルスと同じ論理レベルの電位を前記第１の制御配線に印加する第９の薄膜トランジスタと
    を有する半導体デバイス。
  2. 請求項１に記載の半導体デバイスにおいて、
    前記出力端に現れる出力パルスの振幅に対し、前記セットパルス及び前記リセットパルスの振幅が小さい
    ことを特徴とする半導体デバイス。
  3. 請求項２に記載の半導体デバイスにおいて、
    前記セットパルス及び前記リセットパルスは、それぞれ対応するシフトレジスタ回路から供給される
    ことを特徴とする半導体デバイス。
  4. 請求項３に記載の半導体デバイスにおいて、
    前記バッファ回路の出力パルスは、表示パネルにおける電流供給線の制御に使用される
    ことを特徴とする半導体デバイス。
  5. 請求項４に記載の半導体デバイスにおいて、
    前記バッファ回路の出力パルスは、自発光型の表示パネルの点灯制御に使用され、
    前記セットパルス印加開始タイミングからリセットパルスの印加開始タイミングまでの期間が、１フィールド期間内に配置される各発光期間長を与える
    ことを特徴とする半導体デバイス。
  6. 請求項５に記載の半導体デバイスにおいて、
    前記第７の薄膜トランジスタがダイオード接続である
    ことを特徴とする半導体デバイス。
  7. 請求項６に記載の半導体デバイスにおいて
    前記第１の薄膜トランジスタの一方の主電極に、
    セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間に複数の出力パルスを発生させるパルス信号が入力される
    ことを特徴とする半導体デバイス。
  8. 請求項７に記載の半導体デバイスにおいて、
    前記バッファ回路の出力パルスは、表示パネルにおけるサンプリングタイミングの制御に使用される
    ことを特徴とする半導体デバイス。
  9. 絶縁基板上に単一チャネルの薄膜トランジスタによって形成される画素アレイ部と、
    前記画素アレイ部を駆動制御する駆動回路のバッファ回路であって、第１及び第２の薄膜トランジスタが直列に接続された回路構成を有し、前記第１及び第２の薄膜トランジスタの接続中点を出力端とする第１の出力段と、セットパルスで制御される第３の薄膜トランジスタと、リセットパルスで制御される第４の薄膜トランジスタが直列に接続された回路構成を有し、前記第３及び第４の薄膜トランジスタの接続中点に現れる電位を通じ、前記第１の薄膜トランジスタの制御電極に接続される第１の制御配線の電位状態を、セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間とそれ以外の期間とで切り替え制御する第１の入力段と、セットパルスで制御される第６の薄膜トランジスタと、リセットパルスで制御される第５の薄膜トランジスタが直列に接続された回路構成を有し、前記第５及び第６の薄膜トランジスタの接続中点に現れる電位を通じ、前記第２の薄膜トランジスタの制御電極に接続される第２の制御配線の電位状態を、前記第１の制御配線の電位変化とは逆位相の関係になるように切り替え制御する第２の入力段と、記第１の制御配線に制御電極が接続される第７の薄膜トランジスタと、前記第２の制御配線に制御電極が接続される第８の薄膜トランジスタが直列に接続された回路構成を有し、前記第７及び第８の薄膜トランジスタの接続中点に現れる電位を第３の制御配線に与える第２の出力段と、一方の主電極が前記第１の制御配線に接続され、制御電極が前記第３の制御配線に接続される回路構成を有し、前記出力端に出力パルスが現われている期間、セットパルスと同じ論理レベルの電位を前記第１の制御配線に印加する第９の薄膜トランジスタとを有するバッファ回路と
    を有する表示パネル。
  10. 絶縁基板上に単一チャネルの薄膜トランジスタによって形成される画素アレイ部と、
    前記画素アレイ部を駆動制御する駆動回路のバッファ回路であって、第１及び第２の薄膜トランジスタが直列に接続された回路構成を有し、前記第１及び第２の薄膜トランジスタの接続中点を出力端とする第１の出力段と、セットパルスで制御される第３の薄膜トランジスタと、リセットパルスで制御される第４の薄膜トランジスタが直列に接続された回路構成を有し、前記第３及び第４の薄膜トランジスタの接続中点に現れる電位を通じ、前記第１の薄膜トランジスタの制御電極に接続される第１の制御配線の電位状態を、セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間とそれ以外の期間とで切り替え制御する第１の入力段と、セットパルスで制御される第６の薄膜トランジスタと、リセットパルスで制御される第５の薄膜トランジスタが直列に接続された回路構成を有し、前記第５及び第６の薄膜トランジスタの接続中点に現れる電位を通じ、前記第２の薄膜トランジスタの制御電極に接続される第２の制御配線の電位状態を、前記第１の制御配線の電位変化とは逆位相の関係になるように切り替え制御する第２の入力段と、前記第１の制御配線に制御電極が接続される第７の薄膜トランジスタと、前記第２の制御配線に制御電極が接続される第８の薄膜トランジスタが直列に接続された回路構成を有し、前記第７及び第８の薄膜トランジスタの接続中点に現れる電位を第３の制御配線に与える第２の出力段と、一方の主電極が前記第１の制御配線に接続され、制御電極が前記第３の制御配線に接続される回路構成を有し、前記出力端に出力パルスが現われている期間、セットパルスと同じ論理レベルの電位を前記第１の制御配線に印加する第９の薄膜トランジスタとを有するバッファ回路と、
    システム全体の動作を制御するシステム制御部と、
    前記システム制御部に対する操作入力部と
    を有する電子機器。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5141363B2 (ja) * 2008-05-03 2013-02-13 ソニー株式会社 半導体デバイス、表示パネル及び電子機器
JP4582216B2 (ja) * 2008-07-12 2010-11-17 ソニー株式会社 半導体デバイス、表示パネル及び電子機器
CN102024410B (zh) 2009-09-16 2014-10-22 株式会社半导体能源研究所 半导体装置及电子设备
KR101805228B1 (ko) 2010-05-21 2017-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 펄스 출력 회로, 시프트 레지스터, 및 표시 장치
CN104658485B (zh) * 2015-03-24 2017-03-29 京东方科技集团股份有限公司 Oled驱动补偿电路及其驱动方法
KR102109851B1 (ko) * 2016-05-25 2020-05-13 이피션트 파워 컨버젼 코퍼레이션 인핸스먼트 모드 fet 게이트 드라이버 ic

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2921510B2 (ja) * 1996-10-07 1999-07-19 日本電気株式会社 ブートストラップ回路
JP2002013993A (ja) * 2000-04-25 2002-01-18 Sony Corp アクティブマトリクス回路及びその駆動方法と面圧力分布検出装置
JP4439761B2 (ja) * 2001-05-11 2010-03-24 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
US6788108B2 (en) * 2001-07-30 2004-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4016184B2 (ja) * 2002-05-31 2007-12-05 ソニー株式会社 データ処理回路、表示装置および携帯端末
JP4686972B2 (ja) 2003-11-17 2011-05-25 ソニー株式会社 シフトレジスタ回路、基本回路および表示装置
JP4826213B2 (ja) * 2005-03-02 2011-11-30 ソニー株式会社 レベルシフト回路およびシフトレジスタ並びに表示装置
JP5128102B2 (ja) * 2006-02-23 2013-01-23 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
KR20080006037A (ko) * 2006-07-11 2008-01-16 삼성전자주식회사 시프트 레지스터, 이를 포함하는 표시 장치, 시프트레지스터의 구동 방법 및 표시 장치의 구동 방법
KR101272337B1 (ko) * 2006-09-01 2013-06-07 삼성디스플레이 주식회사 부분 화면 표시가 가능한 표시장치 및 그 구동방법
TWI675358B (zh) * 2006-09-29 2019-10-21 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP2008134346A (ja) * 2006-11-27 2008-06-12 Toshiba Matsushita Display Technology Co Ltd アクティブマトリクス型表示装置
JP4968671B2 (ja) * 2006-11-27 2012-07-04 Ｎｌｔテクノロジー株式会社 半導体回路、走査回路、及びそれを用いた表示装置
KR100833754B1 (ko) * 2007-01-15 2008-05-29 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그의 구동회로
JP5042077B2 (ja) * 2007-04-06 2012-10-03 株式会社半導体エネルギー研究所 表示装置
JP5151585B2 (ja) * 2008-03-18 2013-02-27 ソニー株式会社 半導体デバイス、表示パネル及び電子機器

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