JP4835626B2 - シフトレジスタ回路、表示パネル及び電子機器 - Google Patents
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Description
poly-silicon)プロセスでは、NMOS型の薄膜トランジスタ(TFT:thin film
transistor)とPMOS型の薄膜トランジスタの両方を用いて回路を形成することができる。従って、低温ポリシリコンプロセスでは、これら2種類の薄膜トランジスタを用いて回路(いわゆる、CMOS回路)を製造するのが一般的である。
しかも、この種の単一チャネル回路は、アモルファスシリコンや有機半導体で回路を形成する場合にも応用することができる。
このような背景により、単一チャネルの薄膜トランジスタ(NMOS又はPMOS)だけでCMOS回路と同機能の回路の実現が望まれている。
図1に、有機ELパネルのシステム構成例を示す。図1に示す有機ELパネル1には、パネル基板上に画素アレイ部3と、信号線駆動部5と、第1の制御線駆動部7と、第2の制御線駆動部9とが配置されている。
図中、N1はサンプリングトランジスタ、N2は駆動トランジスタ、N3は点灯制御トランジスタ、Csは保持容量である。また、WSLは書込制御線、LSLは点灯制御線、PSLは電流供給線に対応する。
一方、図3は、有機EL素子OLEDの点灯動作と消灯動作を、点灯制御線LSLの電位変化によって実現する駆動方式を採用する場合の回路構成に対応する。なお、図3の場合、点灯制御線LSLは電流供給線としても機能する。
図4(C)は点灯制御線LSLの駆動波形である。点灯制御線LSLは、HレベルとLレベルの2値で駆動される。この電位の切り替えにより、有機EL素子OLEDの点灯と消灯が切り替え制御される。
なお、1フィールド期間に占める点灯期間の比率(Duty)を可変制御することにより、ピーク輝度レベルを制御することができる。
従って、第2の制御線駆動部9には、複数種類のパルスを出力できることが求められる。
すなわち、この種の制御線駆動部には、制御パルスのパルス長を自在に設定できる機能と、線順次に次段に転送できる機能との2つを搭載することが求められる。
なお、図2に示す画素回路について使用する制御動作は、前述したように、初期化動作と発光期間制御を分離する以外は共通であるので説明を省略する。
なお、図中の1回目のHレベル期間は、駆動トランジスタN2の閾値電位Vthのバラツキを補正するために用いられる。
因みに、2回目のHレベル期間の立ち下げ時の波形が斜めになっているのは、高輝度(高信号電位)から低輝度(低信号電位)まですべての階調において最適な移動度補正期間を設定するためである。
が印加されると共に、点灯制御線LSLの電位がHレベルに切り替え制御される。この電位関係での動作が閾値補正動作である。閾値補正動作が開始すると、駆動トランジスタN2のソース電位Vsは徐々に上昇し、駆動トランジスタN2のゲート・ソース間電圧Vgsが閾値電圧Vthに達した時点でソース電位Vsの上昇は停止する。
前述したように、書込制御信号(図6(A))や点灯制御信号(図6(C))のパルス長は、駆動動作の目的に応じて長さが異なる必要がある。
図8(A)は、1段目のシフト段を駆動するためのスタートパルスstであり、図8(B)は、2N段目のシフト段を駆動するためのエンドパルスendである。図8(C)は、偶数段目に位置するシフト段用のクロック信号ck1である。
この相補動作を実現するのが、薄膜トランジスタN13〜N16で構成される論理回路の機能である。
まず、図11及び図12を用いて、薄膜トランジスタのオフリーク電流がノードA及びBの電位保持に与える影響を説明する。図11及び図12は、薄膜トランジスタN13及びN15に流れるオフリーク電流の影響により、フローティング状態にあるノードBの電位がLレベルの電位(VSS)に向けて徐々に低下する様子を表している。
図17に改めて示すように、シフト段SRの各出力パルスは、自段が対応する制御線(例えば書込制御線WSL、点灯制御線LSL)だけでなく、後段に位置するシフト段SRの第1の入力端in1や前段に位置するシフト段SRの第2の入力端in2をも駆動する必要がある。
この様子を図19に示す。なお、図19は、1段目から3段目に位置する各シフト段の内部電位の関係を表している。
図19(C)、(D)、(E)は、1段目に位置するシフト段のノードA、ノードB及び出力パルスの波形である。図19(F)、(G)、(H)は、2段目に位置するシフト段のノードA、ノードB及び出力パルスの波形である。
図19に矢印で示すように、2段目に位置するシフト段の出力パルス(図19(H))は、1段目に位置するシフト段のノードBと3段目に位置するシフト段のノードAをそれぞれHレベルに充電するのに用いられる。
しかし、かかる駆動能力のアップは、消費電力の増加や高周波数での駆動マージンの低下を招いてしまう。
そこで、発明者は、これらの技術上の問題の少なくとも一つを改善できるシフト段を有するシフトレジスタ回路を提案する。
(A−1)解決手段1
発明者は、絶縁基板上に単一チャネルの薄膜トランジスタにより形成されるシフトレジスタ回路において縦列接続される個々のシフト段に以下に示す各構造の採用を提案する。
(a)一方の主電極がクロック入力端に接続され、他方の主電極が出力端に接続される第1の薄膜トランジスタ
(b)一方の主電極が出力端に接続され、他方の主電極が第1の電源に接続される第2の薄膜トランジスタ
(c)一方の主電極が前記第1の電源に接続され、他方の主電極が第2の薄膜トランジスタの制御配線に接続される第3(1)の薄膜トランジスタ
(d)一方の主電極が第1の電源に接続され、他方の主電極が第2の薄膜トランジスタの制御配線に接続され、制御電極が第1の薄膜トランジスタの制御配線に接続される第3(2)の薄膜トランジスタ
(e)一方の主電極が第1の電源に接続され、他方の主電極が第1の薄膜トランジスタの制御配線に接続される第4(1)の薄膜トランジスタ
(f)一方の主電極が第1の電源に接続され、他方の主電極が第1の薄膜トランジスタの制御配線に接続され、制御電極が第2の薄膜トランジスタの制御配線に接続される第4(2)の薄膜トランジスタ
(g)一方の主電極が第2の電源に接続され、他方の主電極が第2の薄膜トランジスタの制御配線に接続され、制御電極が第4(1)の薄膜トランジスタの制御配線と第2の入力端に接続される第5の薄膜トランジスタ
(h)一方の主電極が第2の電源に接続され、他方の主電極が第1の薄膜トランジスタの制御配線に接続され、制御電極が第3(1)の薄膜トランジスタの制御配線と第1の入力端に接続される第6の薄膜トランジス
また、この解決手段に係るシフト段の場合、第3(2)の薄膜トランジスタと第4(2)の薄膜トランジスタは、第1の薄膜トランジスタと第2の薄膜トランジスタの制御電位を保持する方向に作用する。
これらの動作は、ブートストラップ期間のリーク防止や貫通電流の低減に効果的である。なお、貫通電流の低減は、高周波駆動と低消費電力化を実現する上でも有効である。
なお、発明者は、解決手段1に係るシフトレジスタ回路が以下の接続形態(a)〜(c)を採用する場合、スタートパルス及びエンドパルスの信号振幅を、各シフト段の出力端から出力されるクロック信号の信号振幅より小さくすることを提案する。
(a)シフトレジスタ回路を構成するシフト段のうち初段と最後段を除くシフト段では、第1の入力端に自段よりも前段に位置するシフト段の出力端が接続され、第2の入力端に自段よりも後段に位置するシフト段の出力端が接続される。
(b)シフトレジスタ回路を構成するシフト段のうち初段のシフト段では、第1の入力端にスタートパルスが入力される。
(c)シフトレジスタ回路を構成するシフト段のうち最後段のシフト段では、第2の入力端にエンドパルスが入力される。
以上のように、この解決手段では、シフト段のブートストラップ動作を利用して、スタートパルスとエンドパルスの低振幅化を実現する。駆動パルスの低振幅化によって、低消費電力化を実現できる。
また、発明者は、解決手段2に係るシフトレジスタ回路において、第1の薄膜トランジスタを、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタで形成する方法を提案する。
この構造の場合、第1の薄膜トランジスタのゲート容量が大きくなり、ブートストラップゲインを高くすることができる。その分、スタートパルスやエンドパルスの更なる低振幅化を実現できる。
また、発明者は、前述した解決手段に係るシフトレジスタ回路において、第5の薄膜トランジスタのW/L(ここで、Wはチャネル幅、Lはチャネル長)は、第3(1)及び第3(2)の薄膜トランジスタのW/Lよりも大きいか同じに形成する方法を提案する。
この構造の場合、第5の薄膜トランジスタのオフリーク量は、第3(1)及び第3(2)の薄膜トランジスタのオフリーク量よりも相対的に大きくなる。第5の薄膜トランジスタには、保持すべき電位と同じ電位を供給する第2の電源が接続される。このため、特性バラツキが残存したとしても、誤動作の原因となる制御配線の電位変動を最小化することができる。
また、発明者は、前述した解決手段に係るシフトレジスタ回路において、第5の薄膜トランジスタを、チャネル層の片面にのみ制御電極が形成される種類の薄膜トランジスタで形成する。一方、第3(1)及び第3(2)の薄膜トランジスタを、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタで形成する。
この構造の場合、第5の薄膜トランジスタのオフリーク量は、第3(1)及び第3(2)の薄膜トランジスタのオフリーク量よりも相対的に大きくなる。第5の薄膜トランジスタには、保持すべき電位と同じ電位を供給する第2の電源が接続される。このため、特性バラツキが残存したとしても、誤動作の原因となる制御配線の電位変動を最小化することができる。
また、発明者は、前述した解決手段に係るシフトレジスタ回路において、第5の薄膜トランジスタのソースシールド長を、第3(1)及び第3(2)の薄膜トランジスタのソースシールド長より短く形成する。
この構造の場合、第5の薄膜トランジスタのオフリーク量は、第3(1)及び第3(2)の薄膜トランジスタのオフリーク量よりも相対的に大きくなる。第5の薄膜トランジスタには、保持すべき電位と同じ電位を供給する第2の電源が接続される。このため、特性バラツキが残存したとしても、誤動作の原因となる制御配線の電位変動を最小化することができる。
また、発明者は、前述した解決手段に係るシフトレジスタ回路において、第5の薄膜トランジスタが有するLDD(Lightly Doped Drain )領域の長さを、第3(1)及び第3(2)の薄膜トランジスタのLDD領域の長さよりも短く形成する。
この構造の場合、第5の薄膜トランジスタのオフリーク量は、第3(1)及び第3(2)の薄膜トランジスタのオフリーク量よりも相対的に大きくなる。第5の薄膜トランジスタには、保持すべき電位と同じ電位を供給する第2の電源が接続される。このため、特性バラツキが残存したとしても、誤動作の原因となる制御配線の電位変動を最小化することができる。
また、発明者は、解決手段1に係るシフトレジスタ回路に、以下の(a)接続形態を採用する。
(a)シフトレジスタ回路を構成するシフト段のうち初段を除くシフト段では、第1の入力端に、自段よりも前段に位置するシフト段の出力端が接続され、第2の入力端に、クロック入力端に入力される第1のクロックとは別位相の第2のクロックが供給される。
(b)シフトレジスタ回路を構成するシフト段のうち初段のシフト段では、第1の入力端に転送開始信号の入力端が接続され、第2の入力端に第1及び第2のクロックとはそれぞれ別位相の第3のクロックが供給される。
また、発明者は、絶縁基板上に単一チャネルの薄膜トランジスタにより形成されるシフトレジスタ回路において縦列接続される個々のシフト段に以下に示す各構造の採用を提案する。
(a)一方の主電極がクロック入力端に接続され、他方の主電極が出力端に接続される第1の薄膜トランジスタ
(b)一方の主電極が出力端に接続され、他方の主電極が第1の電源に接続される第2の薄膜トランジスタ
(c)一方の主電極が第1の電源に接続され、他方の主電極が第2の薄膜トランジスタの制御配線に接続され、制御電極が第1の入力端子に接続される第3(1)の薄膜トランジスタ
(d)一方の主電極が第1の電源に接続され、他方の主電極が第2の薄膜トランジスタの制御配線に接続され、制御電極が第1の薄膜トランジスタの制御配線に接続される第3(2)の薄膜トランジスタ
(e)一方の主電極が第1の電源に接続され、他方の主電極が第1の薄膜トランジスタの制御配線に接続され、制御電極が第2の入力端子に接続される第4(1)の薄膜トランジスタ
(f)一方の主電極が第1の電源に接続され、他方の主電極が第1の薄膜トランジスタの制御配線に接続され、制御電極が第2の薄膜トランジスタの制御配線に接続される第4(2)の薄膜トランジスタ
(g)一方の主電極が第2の電源に接続され、他方の主電極が第2の薄膜トランジスタの制御配線に接続される第5の薄膜トランジスタ
(h)一方の主電極が第2の電源に接続され、他方の主電極が第1の薄膜トランジスタの制御配線に接続される第6の薄膜トランジスタ
(i)一方の主電極が第5の薄膜トランジスタの制御配線に接続され、他方の主電極が第2の入力端子に接続され、制御電極が第2の電源に接続される第7の薄膜トランジスタ
(j)一方の主電極が第6の薄膜トランジスタの制御配線に接続され、他方の主電極が第1の入力端子に接続され、制御電極が第2の電源に接続される第8の薄膜トランジスタ
また、第1及び第2の薄膜トランジスタがブートストラップ動作する際の開始電位を、NMOS型の場合には解決手段1の場合よりも高く、PMOS型の場合には解決手段1よりも低くできる。このため、必要とされるブートストラップ量を小さくすることができる。このことは、ブートストラップ動作を補完する容量の小容量化を実現でき、レイアウト面積を小さくするのに有効である。
また、発明者は、絶縁基板上に単一チャネルの薄膜トランジスタにより形成されるシフトレジスタ回路において縦列接続される個々のシフト段に以下に示す各構造の採用を提案する。
(a)一方の主電極がクロック入力端に接続され、他方の主電極が出力端に接続される第1の薄膜トランジスタ
(b)一方の主電極が出力端に接続され、他方の主電極が第1の電源に接続される第2の薄膜トランジスタ
(c)一方の主電極が第1の電源に接続され、他方の主電極が第2の薄膜トランジスタの制御配線に接続される第3の薄膜トランジスタ
(d)一方の主電極が第1の電源に接続され、他方の主電極が第1の薄膜トランジスタの制御配線に接続され、制御電極が第2の薄膜トランジスタの制御配線に接続される第4の薄膜トランジスタ
(e)一方の主電極が第2の電源に接続され、他方の主電極が第2の薄膜トランジスタの制御配線に接続され、制御電極が第2の入力端に接続される第5の薄膜トランジスタ
(f)一方の主電極が第2の電源に接続され、他方の主電極が第1の薄膜トランジスタの制御配線に接続され、制御電極が第3の薄膜トランジスタの制御配線と第1の入力端に接続される第6の薄膜トランジスタ
また、発明者は、絶縁基板上に単一チャネルの薄膜トランジスタにより形成されるシフトレジスタ回路において縦列接続される個々のシフト段に以下に示す各構造を採用することを提案する。
(a)一方の主電極がクロック入力端に接続され、他方の主電極が出力端に接続される第1の薄膜トランジスタ
(b)一方の主電極が出力端に接続され、他方の主電極が第1の電源に接続される第2の薄膜トランジスタ
(c)一方の主電極が第1の電源に接続され、他方の主電極が第2の薄膜トランジスタの制御配線に接続され、制御電極が第1の薄膜トランジスタの制御配線に接続される第3の薄膜トランジスタ
(d)一方の主電極が第1の電源に接続され、他方の主電極が第1の薄膜トランジスタの制御配線に接続され、制御電極が第2の薄膜トランジスタの制御配線に接続される第4の薄膜トランジスタ
(e)一方の主電極が第2の電源に接続され、他方の主電極が第2の薄膜トランジスタの制御配線に接続され、制御電極が第2の入力端に接続される第5の薄膜トランジスタ
(f)一方の主電極が第2の電源に接続され、他方の主電極が第1の薄膜トランジスタの制御配線に接続され、制御電極が第1の入力端に接続される第6の薄膜トランジスタ
また、発明者は、前述した解決手段に係る各シフトレジスタ回路は、表示パネルを構成する駆動回路の少なくとも一部に搭載することを提案する。
また、発明者は、この種の駆動回路を搭載する表示パネルを搭載する電子機器を提案する。電子機器は、表示パネルと、システム全体の動作を制御するシステム制御部と、システム制御部に対する操作入力を受け付ける操作入力部とで構成する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。
また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。
以下の形態例は、有機ELパネルについて説明する。図20に、形態例に係る有機ELパネルのシステム構成例を示す。なお、図20には、図1との対応部分に同一符号を付して示す。
形態例に係る有機ELパネル21は、パネル基板上に画素アレイ部3と、信号線駆動部5と、第1の制御線駆動部23と、第2の制御線駆動部25で構成される。
以下では、発明者が提案するシフトレジスタ回路が、NMOS型の薄膜トランジスタだけで構成される場合と、PMOS型の薄膜トランジスタだけで構成される場合について説明する。なお、チャネルを形成する半導体の違いによらず、各薄膜トランジスタの接続関係は同じである。ただし、駆動波形や入出力波形は、薄膜トランジスタがNMOS型とPMOS型の場合で電位関係が入れ替わることになる。
(a)NMOS型
図22にシフトレジスタ回路を構成するシフト段の1つ目の形態例を示し、図23に対応する駆動波形を示す。
図22に示すシフト段は、薄膜トランジスタN21及びN22で構成される出力段と、薄膜トランジスタN23〜N26で構成される論理ゲート段とで構成される。この形態例の場合、出力段を駆動する論理ゲート段の部分に特徴がある。
因みに、クロック入力端CKには、シフト段の位置に応じて図21のクロック信号ck1又はck2が供給される。ここでのクロック信号は、低電位VSS又は高電位Vddのいずれかの電位をもつ。
このうち、薄膜トランジスタN23は、一方の主電極が第1の電源(低電位VSS)に接続され、他方の主電極が薄膜トランジスタN22の制御配線(すなわち、ノードB)に接続される。
やがて、第2の入力端in2にHレベルが入力されると、ノードBはHレベル(高電位Vdd−Vth(N25))に立ち上がる。また、このノードBの電位変化に伴い、薄膜トランジスタN24がオン状態に切り替わり、ノードAを強制的にLレベル(低電位VSS)に引き下げる。
前述したNMOS型のシフト段は、画素アレイ部3を構成するサブ画素11が、図2又は図3に示すNMOS型の回路構成の場合に用いられる。
従って、画素アレイ部3を構成するサブ画素11が、図24及び図25に示すPMOS型の回路構成の場合には、やはりPMOS型のシフト段で構成されるシフトレジスタ回路を用いる必要がある。
従って、PMOS型のシフトレジスタ回路を構成するシフト段の構成は図27に示すような接続関係になる。
違いは、薄膜トランジスタP22、P23及びP24の一方の主電極が接続される第1の電源が高電位Vddで与えられる点と、薄膜トランジスタP25及びP26の一方の主電源が接続される第2の電源が低電位VSSで与えられることである。
ところで、前述した形態例1に係るシフト段の場合、フローティング状態におけるノードBの電位は、薄膜トランジスタN23とN25又はP23とP25のリークバランスによって決定される。例えばNMOS型の場合、薄膜トランジスタN23のリーク量の方が薄膜トランジスタN25より大きければ、ノードBを低電位VSSの方向に引っ張るように作用する。この反対に、薄膜トランジスタN25のリーク量の方が薄膜トランジスタN23より大きければ、ノードBを高電位Vddの方向に引っ張るように作用する。
ここでは、図29を用い、NMOS型のシフト段にあって薄膜トランジスタN25のリーク量の方が薄膜トランジスタN23のリーク量よりも大きい場合の影響を説明する。
この場合、問題となり得るのは、ノードAとノードBが共にフローティング状態にある期間の駆動動作である。
ところが、リーク量のバランスが崩れてノードBの電位がHレベルの方向に遷移すると、ある電位を境に薄膜トランジスタN24がオン動作してしまう。すると、フローティング状態にあるノードAを低電位VSSの方向に引き下げられるように作用し、クロック信号の入力に伴うノードAのブートストラップ動作を妨げる可能性がある。具体的には、出力ノードOUTに現れるパルスの振幅が不十分になる可能性がある。
なお、言うまでもなく、この形態例はより信頼性を高めるための形態例であり、形態例1に係るシフト段でも、製造バラツキの影響が許容範囲内であれば問題なく使用できる。
図30にシフトレジスタ回路を構成するシフト段の2つ目の形態例を示し、図31に対応する駆動波形を示す。
図30に示すシフト段と形態例1に係るシフト段(図22)との違いは、薄膜トランジスタN23のゲート電極と他ノードとの接続形態である。
図31(E)と図23(E)を見比べれば分かるように、この形態例の場合には、ノードAがブートストラップ動作している期間におけるノードBの電位は固定電位の供給期間に変更されている。
従って、製造バラツキが形態例1に係るシフト段の許容範囲を超える場合にも、この形態例に係るシフト段を採用することにより、正常なブートストラップ動作を確保することができる。すなわち、駆動動作の信頼性の高いシフトレジスタ回路を実現することができる。
前述したリーク量のバランスの問題は、PMOS型のシフト段についても全く同じである。
従って、PMOS型のシフト段についても、NMOS型と全く同じ接続構造を採用することができる。
図32に、この形態例に係るPMOS型のシフト段の回路構成を示す。
この形態例の場合、薄膜トランジスタP23のゲート電極は、薄膜トランジスタP21の制御配線(すなわち、ノードA)と接続される。この接続により、薄膜トランジスタP23は、ノードAのブートストラップ動作中、ノードBの電位を高電位Vddに固定することが可能になる。
ところで、前述した形態例2に係るシフト段の場合、図31(D)及び(E)に示すように、ノードA及びBの電位をLレベルからHレベルに切り換える際又はHレベルからLレベルに切り換える際、切り替え速度が遅くなる問題がある。
図33にシフトレジスタ回路を構成するシフト段の3つ目の形態例を示す。
図33に示すシフト段は、形態例1に係るシフト段(図22)と形態例2に係るシフト段(図30)とを組み合わせた回路構成に対応する。
なお、この形態例の場合、形態例1に対応する薄膜トランジスタN23をN23(1)で示し、形態例2に対応する薄膜トランジスタN23をN23(2)で示す。同様に、ノード切り替え速度が速い形態例1に対応する薄膜トランジスタN24をN24(1)で示し、形態例1及び2に対応する電位の保持性能(ラッチ性能)に優れた薄膜トランジスタN24をN24(2)で示す。
このように、ノードBの電位の低下が速いので、薄膜トランジスタN24(2)も速やかにオフ動作し、ノードAに対する低電位VSSの供給を停止する。従って、ノードAについても高電位Vddへの立ち上がりが改善される。
このように、ノードAの電位の低下が速いので、薄膜トランジスタN23(2)も速やかにオフ動作し、ノードBに対する低電位VSSの供給を停止する。従って、ノードBについても高電位Vddへの立ち上がりが改善される。
図34(D)及び(E)と図31(D)及び(E)を見比べれば分かるように、この形態例の場合には、ノードA及びBの電位変化が速くなっている。
しかも、図23(E)と比較して分かるように、薄膜トランジスタN23(2)の配置により、ノードAのブートストラップ動作中もノードBには低電位VSSの供給が継続する。
すなわち、この形態例3に係るシフト段を用いれば、ノード電位の切り替え速度が速く、同時に、駆動動作の信頼性の高いシフトレジスタ回路を実現することができる。しかも、切り替え速度の向上にもかかわらず、消費電力の増加も最小限にとどめることができる。
前述した問題は、PMOS型のシフト段についても全く同じである。
従って、PMOS型のシフト段についても、NMOS型と全く同じ接続構造を採用することができる。
すなわち、形態例1に係るシフト段(図27)と形態例2に係るシフト段(図32)とを組み合わせた回路構成を採用する。
図35に、この形態例に係るPMOS型のシフト段の回路構成を示す。
駆動波形については省略するが、この形態例に係るシフト段を採用すれば、NMOS型と全く同じ効果のシフトレジスタ回路を実現することができる。
前述したように、形態例3に係るシフト段を用いれば、生産バラツキの影響がノードAのブートストラップ動作に及ばないようにできる。
しかし、ノードBがHレベルでフローティング状態に維持される期間では、生産バラツキによるオフリークが、出力ノードOUTに誤出力につながる可能性がわずかながら残っている。
ここで、薄膜トランジスタN23(1)及びN23(2)におけるリーク量の合計が、薄膜トランジスタN25におけるリーク量よりも大きいと、高電位Vddで保持されるべきノードBの電位が低電位VSSに下がってしまう。
まず一つ目の方法として、発明者は、トランジスタサイズに着目する。具体的には、薄膜トランジスタのチャネル長Lに対するチャネル幅Wの比(すなわち、W/L)が大きいほどオフリークが大きくなる特性に着目する。
図37にNMOS型のシフト段の構成例を示し、図38にPMOS型のシフト段の構成例を示す。
因みに、破線や点線で囲んだ薄膜トランジスタのサイズが前述の関係を満たせば、その他の薄膜トランジスタのサイズは任意である。
いずれにしても、薄膜トランジスタN25又はP25のオフリークが大きいことで、Hレベルでフローティング状態にあるノードBの電位保持が容易になり、駆動動作の信頼性を高めることができる。
二つ目の方法として、発明者は、ゲート構造に着目する。図39に、ゲート構造の違いに着目した薄膜トランジスタの断面構造を示す。
図39(A1)及び(A2)は、チャネル層の片面にのみゲート電極が形成される構造の薄膜トランジスタを示す。以下、この構造を片面ゲート構造という。
また、図39(A2)のようにゲート電極がチャネル層の上層に位置する構造は、トップゲート構造という。
ゲート・ソース電圧Vgs=0Vという動作点で比較すると、両面ゲート構造の薄膜トランジスタのオフリーク電流の大きさは片面ゲート構造の薄膜トランジスタのオフリーク電流に比べ、2〜3桁低いことが分かる。このことは、片面ゲート構造のオフ抵抗が、両面ゲート構造のオフ抵抗に比べて2〜3桁低いことを意味する。
図41にNMOS型のシフト段の構成例を示し、図42にPMOS型のシフト段の構成例を示す。
因みに、破線や点線で囲んだ薄膜トランジスタのゲート構造が前述の関係を満たせば、その他の薄膜トランジスタのゲート構造は任意である。
いずれにしても、薄膜トランジスタN25又はP25のオフリークが大きいことで、Hレベルでフローティング状態にあるノードBの電位保持が容易になり、駆動動作の信頼性を高めることができる。
三つ目の方法として、発明者は、ソースシールド長に着目する。ここでは、図43と図44を用いて、ソースシールド長とオフリーク量の関係を説明する。
因みに、図43(A)は、NMOS型の薄膜トランジスタの断面構造を示している。
図45にNMOS型のシフト段の構成例を示し、図46にPMOS型のシフト段の構成例を示す。
従って、他の薄膜トランジスタのソースシールド長は、前述した2種類のソースシールド長よりも長くても良いし、前述した2種類のソースシールド長の中間長でも良いし、前述した2種類のソースシールド長よりも短くても良い。
因みに、NMOSにLDDがついているのは、電界緩和によってOFFリークを大幅に減らすためである。
前述した3つの方法では、NMOS型とPMOS型の両方に適用可能な方法について説明した。しかし、NMOS型の薄膜トランジスタの場合に限れば、それら以外にも適用可能な方法がある。
図47にNMOS型のシフト段の構成例を示す。
従って、他の薄膜トランジスタのLDD長は、前述した2種類のLDD長よりも長くても良いし、前述した2種類のLDD長の中間長でも良いし、前述した2種類のLDD長よりも短くても良い。
ここでは、第1及び第2の入力端in1及びin2の低振幅化技術について説明する。具体的には、第1及び第2の入力端in1及びin2の入力振幅がVSS/Vddでない場合でも、出力ノードOUTにはVSS/Vddの振幅が現れるシフト段の構成を説明する。
図48にシフトレジスタ回路を構成するシフト段の5つ目の形態例を示し、図49に対応する駆動波形を示す。なお、図49(A)〜(F)に示す各駆動波形は、図31(A)〜(F)の各駆動波形に対応する。
図48に示すシフト段の構成は、形態例3に係るシフト段(図33)の構成と同じである。
このため、図48に示すシフト段に求められる動作条件は、低振幅のパルス信号の入力時にもノードAのブートストラップ動作によって最大振幅の転送パルスが出力ノードOUTに現れることである。
まず、第1の入力端in1に高電位Vinが入力された場合におけるブートストラップ動作時以外のノードAの電位は、Vin−Vth(N26)で与えられる。
この際、ブートストラップ動作時の振幅は、{(C1+C(N21))/(C1+C(N21)+Cpa)}*Vddで与えられる。
因みに、C(N21)は薄膜トランジスタN21のゲート容量であり、CpaはノードAのC(N21)とC1を除いた総寄生容量である。
図51に、この形態例に係るシフト段を採用したシフトレジスタ回路の駆動パルス波形を示す。なお、図51(A)〜(G)の駆動波形は、図18(A)〜(G)の駆動波形に対応する。
なお、前述の説明では、形態例3を例に説明しているが、スタートパルスstやエンドパルスendの低振幅化は、その他の形態例1、2及び4にも同様に適用できる。
前述したセットパルスst及びエンドパルスendの低振幅化は、PMOS型のシフト段についても全く同様に適用できる。要求されるパラメータの条件は、NMOS型薄膜トランジスタの場合と同じである。
図52に、この形態例に係るPMOS型のシフト段の回路構成を示す。駆動波形については省略するが、この形態例に係るシフト段を採用すれば、NMOS型と全く同じ効果のシフトレジスタ回路を実現することができる。
ここでは、形態例5において、第1及び第2の入力端in1及びin2に入力されるスタートパルスst及びエンドパルスendの低振幅化を実現するための具体的な構造例を説明する。
パルス信号の低振幅化を実現するには、次式で与えられるブートストラップゲインGbtの大きな構造が必要である。
Gbt=(C1+C(N21))/(C1+C(N21)+Cpa)
ここでは、薄膜トランジスタN21のゲート容量C(N21) に着目する。
図53を用いて薄膜トランジスタの構造とゲート容量C(N21) との関係を説明する。
なお、図55(A)は、NMOS型の薄膜トランジスタの電流特性であり、図55(B)はPMOS型の薄膜トランジスタの電流特性である。いずれの場合も、両面ゲート構造の場合の方が、電流量の変化が急峻である。
前述したゲートストラップゲインの増加技術は、PMOS型のシフト段についても全く同様に適用できる。従って、この形態例に係るPMOS型のシフト段では、図56に示す回路構成を採用すれば良い。駆動波形については省略するが、この形態例に係るシフト段を採用すれば、NMOS型の場合と同じく、低消費電力化と高周波駆動化を同時に実現することができる。
前述した形態例1〜6に係るシフト段では、図21に示す接続形態を前提とした。すなわち、各シフト段の出力ノードOUTに現れる転送パルスは、自段に対応する制御線だけでなく、前段に位置するシフト段の第2の入力端in2と後段に位置するシフト段の第1の入力端in1に接続される場合について説明した。
図58に、NMOS型の薄膜トランジスタのみで構成されるシフトレジスタ回路の駆動パルス波形例を示す。
図58(A)は、第1のクロック信号CKAである。図58(B)は、第2のクロック信号CKBである。図58(C)は、第3のクロック信号CKCである。
図59に、各シフト段に対応する駆動波形を示す。図59(A)〜(F)の駆動波形は、それぞれ図34(A)〜(F)の駆動波形に対応する。
このクロックパルスの入力は、ノードBに対し、Hレベル(高電位Vdd)を周期的に供給できることを意味する。従って、この形態例に係るシフトレジスタ回路の場合には、ノードBのフローティング期間を短くできるという効果が期待できる。
PMOS型についても、NMOS型のシフトレジスタ回路と全く同じ接続形態を採用することができる。駆動波形の電位は、他の形態例の場合と同様、NMOS型とは電位関係が逆であれば良い。
図60に、PMOS型の薄膜トランジスタのみで構成されるシフトレジスタ回路の駆動パルス波形例を示す。
図60(D)は、1段目のシフト段を駆動するためのスタートパルスstである。また、図60(E)は、1段目のシフト段SR(1)の出力パルスo1である。図60(F)は、2段目のシフト段SR(2)の出力パルスo2である。図60(G)は、3段目に位置するシフト段SR(3)の出力パルスo3である。
図61に、各シフト段に対応する駆動波形を示す。図61(A)〜(F)の駆動波形は、それぞれ図28(A)〜(F)の駆動波形に対応する。
このクロックパルスの入力は、ノードBに対し、Lレベル(高電位VSS)を周期的に供給できることを意味する。従って、この形態例に係るシフトレジスタ回路の場合には、ノードBのフローティング期間を短くできるという効果が期待できる。
前述した形態例1〜7に係るシフト段では、いずれも図62に示すように、第1の入力端in1を薄膜トランジスタN26のゲート電極に接続し、第2の入力端in2を薄膜トランジスタN25のゲート電極に接続する。
この接続構成のため、図63に示すように、ノードA及びノードBの電位は、薄膜トランジスタN25及びN26の閾値Vth(N25) 及びV26(N26) だけ高電位Vddよりも低くなる。
図64に、高電位Vddが印加された際の薄膜トランジスタN26の等価回路を示す。このダイオード接続された薄膜トランジスタN26を通じ、ノードAは低電位VSSから高電位Vddの方向に充電される。図65に示すように、ノードAの電位は、Vgs=Vds=Vthとなるところまでしか充電することができない。
図64のダイオード接続の場合、薄膜トランジスタN26のソース領域はノードA側に接続される。このため、ノードAの充電に伴いソース電位Vsも上昇する。すなわち、ノードAの充電(ソース電位Vsの上昇)は、ドレイン・ソース電圧Vds(すなわち、Vgs)を小さくする方向に作用する。
これらのタイミングにおけるノード電位の立ち上り速度は、薄膜トランジスタN25及びN26のオン抵抗とノードに寄生する容量の大きさにより決まる。
なお、図63の期間t1とt2の切り替え(すなわち、ノードAの電位切り替え)は、ブートストラップ動作に向けての準備期間である。従って、薄膜トランジスタN21のオン抵抗はできるだけ低くしておきたい。このため、薄膜トランジスタN26を確実にカットオフさせることがベストである。
つまり、この電位の切り替えのトランジェント(立ち上り速度)が駆動周波数を規定することになる。この電位切り替え速度を上げることで、さらに高周波数での駆動が可能となる。
図67に高周波駆動に適したシフト段の8つ目の形態例を示し、図68に対応する駆動波形を示す。
なお、図67には、前述した各形態例に係るシフト段と共通する部分に同一の符号を付して示している。
また、新たに追加される薄膜トランジスタN27のゲート電極は第2の電源(Vdd)に接続されている。この接続により、薄膜トランジスタN27は常にオン状態に制御される。従って、薄膜トランジスタN25のゲート電極(すなわち、ノードD)には、常に電源が給電される。
また、新たに追加される薄膜トランジスタN28のゲート電極も第2の電源(Vdd)に接続される。この接続により、薄膜トランジスタN28は常にオン状態に制御される。従って、薄膜トランジスタN26のゲート電極(すなわち、ノードD)には、常に電源が給電される。
前述したように、薄膜トランジスタN27及びN28の追加により、薄膜トランジスタN25及びN26のゲート電位をブートストラップ動作により持ち上げることができる。
従って、ノードCのHレベル電位(図68(D)を、Vddに対して薄膜トランジスタN26の閾値Vth(N26) 以上に定めることで、図70に示すように、ノードAのHレベルの電位をVddまで引き上げることが可能になる。
なお、ノードC及びDのHレベルの電位と高電位Vddとの関係により、薄膜トランジスタN25及びN26の等価的な抵抗値は決定される。このため、ノードA及びBの電位が上昇しても、薄膜トランジスタN25及びN26がオフ動作することはない。
また、図68の期間t2及びt3におけるノードAの電位(図68(F))がVdd(最大電位)となる。すなわち、前述した他の形態例よりも、ブートストラップ動作前のノードAの電位を高くすることができる。
また、この形態例の場合、ノードBが保持するHレベルの電位(図68(G))も、Vddまで持ち上げることができる。このため、リーク時間に対するマージンを拡げることができる。
なお、このシフト段の構成は、前述した各形態例に係るシフト段の構成とも組み合わせて使用することもできる。
PMOS型についても、NMOS型のシフトレジスタ回路と全く同じ接続形態を採用することができる。駆動波形の電位は、他の形態例の場合と同様、NMOS型とは電位関係が逆であれば良い。
図71に高周波駆動に適したシフト段の8つ目の形態例を示し、図72に対応する駆動波形を示す。
また、図72の期間t2及びt3におけるノードAの電位(図72(F))がVSS(最小電位)となる。すなわち、前述した他の形態例よりも、ブートストラップ動作前のノードAの電位を一段と低くすることができる。
また、この形態例の場合、ノードBが保持するLレベルの電位(図72(G))も、VSSまで引き下げることができる。このため、リーク時間に対するマージンを拡げることができる。
なお、このシフト段の構成は、前述した各形態例に係るシフト段の構成とも組み合わせて使用することもできる。
(C−1)他の表示パネル
前述した形態例の場合には、有機ELパネルへの応用を前提に説明した。特に、垂直方向に制御パルスを転送する制御線駆動部への応用を前提に説明した。
しかし、前述したシフトレジスタ回路は、信号線DTLへの信号電位Vsig の印加タイミングを与える信号線駆動部にも適用できる。
また、前述したシフトレジスタ回路を搭載する駆動回路は、有機ELパネル以外の表示パネルについても応用することができる。
(a)外観形態
この明細書においては、半導体プロセスを用いて画素アレイ部や駆動回路を絶縁基板上に形成したパネルモジュールだけでなく、駆動回路については別基板(例えば特定用途向けIC)として製造され、画素アレイ部を形成した絶縁基板上に実装する場合も表示パネルに含まれるものとする。
支持基板33は、ガラス、プラスチックその他の絶縁性の基材(絶縁基板)で構成される。
なお、基材の透過性は、表示パネルの種類によって異なる。例えば液晶ディスプレイパネルであれば両面とも透過性の高い基板である必要がある。一方、自発光型のディスプレイの場合には、光束の射出側の基板について透過性が確保されていれば良い。
この他、有機ELパネルモジュール31には、外部信号や駆動電源を入力するためのFPC(フレキシブルプリントサーキット)37が配置される。
前述した表示パネルは、各種の電子機器に実装した形態でも流通される。図74に、電子機器41の概念構成例を示す。電子機器41は、前述した駆動回路を搭載する表示パネル43、システム制御部45及び操作入力部47で構成される。システム制御部45で実行される処理内容は、電子機器41の商品形態により異なる。また、操作入力部47は、システム制御部45に対する操作入力を受け付けるデバイスである。操作入力部47には、例えばスイッチ、ボタンその他の機械式インターフェース、グラフィックインターフェース等が用いられる。
ビデオカメラ71は、本体73の前方に被写体を撮像する撮像レンズ75、撮影のスタート/ストップスイッチ77及び表示画面79で構成される。このうち、表示画面79の部分が、図74の表示パネル43に対応する。
ノート型コンピュータ101は、下型筐体103、上側筐体105、キーボード107及び表示画面109で構成される。このうち、表示画面109の部分が、図74の表示パネル43に対応する。
前述の説明では、シフトレジスタ回路を表示パネルの垂直方向に制御パルスを転送する駆動回路に適用する場合について説明した。
しかし、このシフトレジスタ回路は、水平方向に制御パルスを転送する場合にも応用できる。また、表示パネル上で使用する全てのシフトレジスタ回路に応用することができる。また、シフトレジスタ回路は汎用性の高い基本回路であり、シフトレジスタ回路を搭載する全ての半導体デバイスに応用することができる。
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。
5 信号線駆動部
23 制御線駆動部
25 制御線駆動部
Claims (6)
- 絶縁基板上に単一チャネルの薄膜トランジスタにより形成されるシフトレジスタ回路の個々のシフト段が、
一方の主電極がクロック入力端に接続され、他方の主電極が出力端に接続される第1の薄膜トランジスタと、
一方の主電極が前記出力端に接続され、他方の主電極が第1の電源に接続される第2の薄膜トランジスタと、
一方の主電極が前記第1の電源に接続され、他方の主電極が前記第2の薄膜トランジスタの制御配線に接続される第3(1)の薄膜トランジスタと、
一方の主電極が前記第1の電源に接続され、他方の主電極が前記第2の薄膜トランジスタの制御配線に接続され、制御電極が前記第1の薄膜トランジスタの制御配線に接続される第3(2)の薄膜トランジスタと、
一方の主電極が前記第1の電源に接続され、他方の主電極が前記第1の薄膜トランジスタの制御配線に接続される第4(1)の薄膜トランジスタと、
一方の主電極が前記第1の電源に接続され、他方の主電極が前記第1の薄膜トランジスタの制御配線に接続され、制御電極が前記第2の薄膜トランジスタの制御配線に接続される第4(2)の薄膜トランジスタと、
一方の主電極が第2の電源に接続され、他方の主電極が前記第2の薄膜トランジスタの制御配線に接続され、制御電極が前記第4(1)の薄膜トランジスタの制御配線と第2の入力端に接続される第5の薄膜トランジスタと、
一方の主電極が前記第2の電源に接続され、他方の主電極が前記第1の薄膜トランジスタの制御配線に接続され、制御電極が前記第3(1)の薄膜トランジスタの制御配線と第1の入力端に接続される第6の薄膜トランジスタと
を有し、
前記シフト段のうち初段と最後段を除くシフト段では、前記第1の入力端に、自段よりも前段に位置するシフト段の出力端が接続され、前記第2の入力端に、自段よりも後段に位置するシフト段の出力端が接続され、
前記シフト段のうち初段のシフト段では、前記第1の入力端にスタートパルスが入力され、
前記シフト段のうち最後段のシフト段では、前記第2の入力端にエンドパルスが入力される接続形態を採用する場合、
前記スタートパルス及び前記エンドパルスの信号振幅が、各シフト段の出力端から出力されるクロック信号の信号振幅より小さく、
前記第1の薄膜トランジスタ、前記第2の薄膜トランジスタ、前記第3(1)の薄膜トランジスタ、前記第3(2)の薄膜トランジスタ、前記第4(1)の薄膜トランジスタ、前記第4(2)の薄膜トランジスタ、前記第5の薄膜トランジスタ、及び、前記第6の薄膜トランジスタのうち、少なくとも前記第1の薄膜トランジスタは、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタであり、
前記第5の薄膜トランジスタは、チャネル層の片面にのみ制御電極が形成される種類の薄膜トランジスタであり、
前記第3(1)及び第3(2)の薄膜トランジスタは、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタである
シフトレジスタ回路。 - 請求項1に記載のシフトレジスタ回路において、
前記第5の薄膜トランジスタのW/L(ここで、Wはチャネル幅、Lはチャネル長)は、
前記第3(1)及び第3(2)の薄膜トランジスタのW/Lよりも大きいか同じである
シフトレジスタ回路。 - 請求項1に記載のシフトレジスタ回路において、
前記第5の薄膜トランジスタのソースシールド長は、
前記第3(1)及び第3(2)の薄膜トランジスタのソースシールド長より短い
シフトレジスタ回路。 - 請求項2に記載のシフトレジスタ回路において、
前記第5の薄膜トランジスタが有するLDD(Lightly Doped Drain)領域の長さは、前記第3(1)及び第3(2)の薄膜トランジスタのLDD領域の長さより短い
シフトレジスタ回路。 - 絶縁基板上に単一チャネルの薄膜トランジスタによって形成される画素アレイ部と、
絶縁基板上に単一チャネルの薄膜トランジスタによって形成される駆動回路とを有し、
前記駆動回路の少なくとも一部を形成するシフトレジスタ回路の個々のシフト段が、
一方の主電極がクロック入力端に接続され、他方の主電極が出力端に接続される第1の薄膜トランジスタと、
一方の主電極が前記出力端に接続され、他方の主電極が第1の電源に接続される第2の薄膜トランジスタと、
一方の主電極が前記第1の電源に接続され、他方の主電極が前記第2の薄膜トランジスタの制御配線に接続される第3(1)の薄膜トランジスタと、
一方の主電極が前記第1の電源に接続され、他方の主電極が前記第2の薄膜トランジスタの制御配線に接続され、制御電極が前記第1の薄膜トランジスタの制御配線に接続される第3(2)の薄膜トランジスタと、
一方の主電極が前記第1の電源に接続され、他方の主電極が前記第1の薄膜トランジスタの制御配線に接続される第4(1)の薄膜トランジスタと、
一方の主電極が前記第1の電源に接続され、他方の主電極が前記第1の薄膜トランジスタの制御配線に接続され、制御電極が前記第2の薄膜トランジスタの制御配線に接続される第4(2)の薄膜トランジスタと、
一方の主電極が第2の電源に接続され、他方の主電極が前記第2の薄膜トランジスタの制御配線に接続され、制御電極が前記第4(1)の薄膜トランジスタの制御配線と第2の入力端に接続される第5の薄膜トランジスタと、
一方の主電極が前記第2の電源に接続され、他方の主電極が前記第1の薄膜トランジスタの制御配線に接続され、制御電極が前記第3(1)の薄膜トランジスタの制御配線と第1の入力端に接続される第6の薄膜トランジスタと
を有し、
前記シフト段のうち初段と最後段を除くシフト段では、前記第1の入力端に、自段よりも前段に位置するシフト段の出力端が接続され、前記第2の入力端に、自段よりも後段に位置するシフト段の出力端が接続され、
前記シフト段のうち初段のシフト段では、前記第1の入力端にスタートパルスが入力され、
前記シフト段のうち最後段のシフト段では、前記第2の入力端にエンドパルスが入力される接続形態を採用する場合、
前記スタートパルス及び前記エンドパルスの信号振幅が、各シフト段の出力端から出力されるクロック信号の信号振幅より小さく、
前記第1の薄膜トランジスタ、前記第2の薄膜トランジスタ、前記第3(1)の薄膜トランジスタ、前記第3(2)の薄膜トランジスタ、前記第4(1)の薄膜トランジスタ、前記第4(2)の薄膜トランジスタ、前記第5の薄膜トランジスタ、及び、前記第6の薄膜トランジスタのうち、少なくとも前記第1の薄膜トランジスタは、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタであり、
前記第5の薄膜トランジスタは、チャネル層の片面にのみ制御電極が形成される種類の薄膜トランジスタであり、
前記第3(1)及び第3(2)の薄膜トランジスタは、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタである
表示パネル。 - システム制御部と、
前記システム制御部に対する操作入力部と、
絶縁基板上に単一チャネルの薄膜トランジスタによって形成される画素アレイ部と、
絶縁基板上に単一チャネルの薄膜トランジスタによって形成される駆動回路とを有し、
前記駆動回路の少なくとも一部を形成するシフトレジスタ回路の個々のシフト段が、
一方の主電極がクロック入力端に接続され、他方の主電極が出力端に接続される第1の薄膜トランジスタと、
一方の主電極が前記出力端に接続され、他方の主電極が第1の電源に接続される第2の薄膜トランジスタと、
一方の主電極が前記第1の電源に接続され、他方の主電極が前記第2の薄膜トランジスタの制御配線に接続される第3(1)の薄膜トランジスタと、
一方の主電極が前記第1の電源に接続され、他方の主電極が前記第2の薄膜トランジスタの制御配線に接続され、制御電極が前記第1の薄膜トランジスタの制御配線に接続される第3(2)の薄膜トランジスタと、
一方の主電極が前記第1の電源に接続され、他方の主電極が前記第1の薄膜トランジスタの制御配線に接続される第4(1)の薄膜トランジスタと、
一方の主電極が前記第1の電源に接続され、他方の主電極が前記第1の薄膜トランジスタの制御配線に接続され、制御電極が前記第2の薄膜トランジスタの制御配線に接続される第4(2)の薄膜トランジスタと、
一方の主電極が第2の電源に接続され、他方の主電極が前記第2の薄膜トランジスタの制御配線に接続され、制御電極が前記第4(1)の薄膜トランジスタの制御配線と第2の入力端に接続される第5の薄膜トランジスタと、
一方の主電極が前記第2の電源に接続され、他方の主電極が前記第1の薄膜トランジスタの制御配線に接続され、制御電極が前記第3(1)の薄膜トランジスタの制御配線と第1の入力端に接続される第6の薄膜トランジスタと
を有し、
前記シフト段のうち初段と最後段を除くシフト段では、前記第1の入力端に、自段よりも前段に位置するシフト段の出力端が接続され、前記第2の入力端に、自段よりも後段に位置するシフト段の出力端が接続され、
前記シフト段のうち初段のシフト段では、前記第1の入力端にスタートパルスが入力され、
前記シフト段のうち最後段のシフト段では、前記第2の入力端にエンドパルスが入力される接続形態を採用する場合、
前記スタートパルス及び前記エンドパルスの信号振幅が、各シフト段の出力端から出力されるクロック信号の信号振幅より小さく、
前記第1の薄膜トランジスタ、前記第2の薄膜トランジスタ、前記第3(1)の薄膜トランジスタ、前記第3(2)の薄膜トランジスタ、前記第4(1)の薄膜トランジスタ、前記第4(2)の薄膜トランジスタ、前記第5の薄膜トランジスタ、及び、前記第6の薄膜トランジスタのうち、少なくとも前記第1の薄膜トランジスタは、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタであり、
前記第5の薄膜トランジスタは、チャネル層の片面にのみ制御電極が形成される種類の薄膜トランジスタであり、
前記第3(1)及び第3(2)の薄膜トランジスタは、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタである
電子機器。
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