JP2002013993A - アクティブマトリクス回路及びその駆動方法と面圧力分布検出装置 - Google Patents

アクティブマトリクス回路及びその駆動方法と面圧力分布検出装置

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JP2002013993A
JP2002013993A JP2000210070A JP2000210070A JP2002013993A JP 2002013993 A JP2002013993 A JP 2002013993A JP 2000210070 A JP2000210070 A JP 2000210070A JP 2000210070 A JP2000210070 A JP 2000210070A JP 2002013993 A JP2002013993 A JP 2002013993A
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stage
pulse
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transfer
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Takao Furusato
孝雄 古里
Hiroaki Ichikawa
弘明 市川
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Original Assignee
Sony Corp
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Abstract

(57)【要約】 【課題】 システムの回路構成を単純化する。 【解決手段】 アクティブマトリクス回路は、行状の選
択線と、列状の信号線と、両者の交差部に配された能動
素子と、各選択線を順次走査して能動素子を選択する為
の選択パルスを出力する垂直走査回路と、各信号線を開
閉制御するための制御パルスを出力して選択された能動
素子に対する信号の入力又は出力を行なう水平走査回路
とを有する。垂直走査回路は、入力されたスタートパル
スＶＳＴをクロック信号に応じて順次先頭段から後尾段
に転送して選択パルスを形成する転送回路２２と、後尾
段から出力された選択パルスを処理して、内部的にスタ
ートパルスＶＳＴを形成し転送回路２２の先頭段に入力
するスタートパルス発生回路２１とを有する。クロック
信号を内部で作成することも出来る。又、水平走査回路
に供給するスタートパルスも内部で作成可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はアクティブマトリク
ス回路及びその駆動方法と面圧力分布検出装置に関す
る。
【０００２】
【従来の技術】アクティブマトリクス回路は、基本的に
行状の選択線と、列状の信号線と、両者の交差部に配さ
れた能動素子と、各選択線を順次走査して能動素子を選
択する為の選択パルスを出力する垂直走査回路と、各信
号線を開閉制御する為の制御パルスを出力して選択され
た能動素子に対する信号の入力又は出力を行なう水平走
査回路とからなる。係る構成を有するアクティブマトリ
クス回路は、例えば液晶表示装置や面圧力分布検出装置
に応用可能である。液晶表示装置などのディスプレイに
応用する場合には、水平走査回路は能動素子に接続され
た画素電極に対する画像信号の出力を行なう。一方、指
紋検出器などの面圧力分布検出装置に応用する場合に
は、能動素子に接続された電極に印加された圧力信号を
取り込む。
【０００３】
【発明が解決しようとする課題】上述した水平走査回路
は、シフトレジスタからなる転送回路を含み、水平スタ
ートパルスを水平クロック信号に応じて順次先頭段から
後尾段に転送して制御パルスを出力する。又、垂直走査
回路は、垂直スタートパルスを垂直クロック信号に応じ
て順次先頭段から後尾段に転送する垂直転送回路を含
む。これらの転送回路に供給されるスタートパルスやク
ロック信号は、従来外部のタイミングジェネレータから
供給されていた。しかしながら、これらを外部から供給
するとアクティブマトリクス回路を応用したシステム全
体の構成が複雑化するという課題がある。又、従来は外
部から入力される低電圧のスタートパルスやクロック信
号を内部で高電圧に昇圧して転送回路に供給する為の昇
圧回路を備えている。しかしながら、この昇圧回路は転
送回路の各段に供給されるクロック信号を単一のレベル
シフタで昇圧していた為、負荷が過大になる傾向があ
り、信号遅延や消費電流の増大化などの問題が生じてい
た。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為に以下の手段を講じた。即ち、本発明の
第一面は、行状の選択線と、列状の信号線と、両者の交
差部に配された能動素子と、各選択線を順次走査して能
動素子を選択する為の選択パルスを出力する垂直走査回
路と、各信号線を開閉制御するための制御パルスを出力
して選択された能動素子に対する信号の入力又は出力を
行なう水平走査回路とからなるアクティブマトリクス回
路において、前記垂直走査回路は、入力されたスタート
パルスをクロック信号に応じて順次先頭段から後尾段に
転送して選択パルスを形成する転送回路と、後尾段から
出力された選択パルスを処理して、内部的にスタートパ
ルスを形成し該転送回路の先頭段に入力するスタートパ
ルス発生回路とを有することを特徴とする。
【０００５】本発明の第二面は、行状の選択線と、列状
の信号線と、両者の交差部に配された能動素子と、各選
択線を順次走査して能動素子を選択する為の選択パルス
を出力する垂直走査回路と、各信号線を開閉制御するた
めの制御パルスを出力して選択された能動素子に対する
信号の入力又は出力を行なう水平走査回路とからなるア
クティブマトリクス回路において、前記水平走査回路
は、水平スタートパルスを水平クロック信号に応じて順
次先頭段から後尾段に転送して制御パルスを出力する水
平転送回路を含み、前記垂直走査回路は、垂直スタート
パルスを垂直クロック信号に応じて順次先頭段から後尾
段に転送する垂直転送回路と、該水平転送回路の後尾段
から出力された制御パルスを処理して垂直クロック信号
を形成し該垂直転送回路に供給する垂直クロック信号発
生回路とを含むことを特徴とする。
【０００６】本発明の第三面は、行状の選択線と、列状
の信号線と、両者の交差部に配された能動素子と、各選
択線を順次走査して能動素子を選択する為の選択パルス
を出力する垂直走査回路と、各信号線を開閉制御するた
めの制御パルスを出力して選択された能動素子に対する
信号の入力又は出力を行なう水平走査回路とからなるア
クティブマトリクス回路において、前記水平走査回路
は、入力されたスタートパルスをクロック信号に応じて
順次先頭段から後尾段に転送して制御パルスを形成する
転送回路と、後尾段から出力された制御パルスを処理し
て内部的にスタートパルスを形成し該転送回路の先頭段
に入力するスタートパルス発生回路とを有することを特
徴とする。
【０００７】本発明の第四面は、行状の選択線と、列状
の信号線と、両者の交差部に配された能動素子と、各選
択線を順次走査して能動素子を選択する為の選択パルス
を出力する垂直走査回路と、各信号線を開閉制御するた
めの制御パルスを出力して選択された能動素子に対する
信号の入力又は出力を行なう水平走査回路とからなるア
クティブマトリクス回路において、前記水平走査回路
は、水平スタートパルスを水平クロック信号に応じて順
次先頭段から後尾段に転送して制御パルスを出力する水
平転送回路を含み、前記垂直走査回路は、垂直スタート
パルスを垂直クロック信号に応じて順次先頭段から後尾
段に転送する垂直転送回路を含み、外部から供給される
リセットパルスに応答して該水平転送回路及び垂直転送
回路を強制的にリセットし、初期状態に復帰させるリセ
ット回路を備えている。
【０００８】本発明の第五面は、行状の選択線と、列状
の信号線と、両者の交差部に配された能動素子と、各選
択線を順次走査して能動素子を選択する為の選択パルス
を出力する垂直走査回路と、各信号線を開閉制御するた
めの制御パルスを出力して選択された能動素子に対する
信号の入力又は出力を行なう水平走査回路とからなり、
前記水平走査回路は、第一のスタートパルスを第一のク
ロック信号に応じて順次先頭段から後尾段に転送して制
御パルスを出力する第一の転送回路を含み、前記垂直走
査回路は、第二のスタートパルスを第二のクロック信号
に応じて順次先頭段から後尾段に転送する第二の転送回
路を含むアクティブマトリクス回路において、外部から
入力される低電圧のクロック信号を高電圧に昇圧して対
応する転送回路の各段に供給する昇圧回路を備えてお
り、前記昇圧回路は、該転送回路の一段毎に対応して個
別にクロック信号の昇圧を行なう複数のレベルシフタを
有することを特徴とする。好ましくは、各レベルシフタ
は、転送回路の対応する段が転送動作を行なう時に合わ
せて昇圧動作を行なう。又、各レベルシフタは、転送回
路の対応する段から出力されるパルスにより昇圧動作の
オンオフが直接制御されている。
【０００９】本発明の第六面は、行状の選択線と、列状
の信号線と、両者の交差部に配された能動素子と、各選
択線を順次走査して能動素子を選択する為の選択パルス
を出力する垂直走査回路と、各信号線を開閉制御するた
めの制御パルスを出力して選択された能動素子に対する
信号の入力又は出力を行なう水平走査回路とからなり、
前記水平走査回路は、第一のスタートパルスを第一のク
ロック信号に応じて順次先頭段から後尾段に転送して制
御パルスを出力する第一の転送回路を含み、前記垂直走
査回路は、第二のスタートパルスを第二のクロック信号
に応じて順次先頭段から後尾段に転送する第二の転送回
路を含むアクティブマトリクス回路において、外部から
入力される低電圧のクロック信号を高電圧に昇圧して対
応する転送回路の各段に供給する昇圧回路を備えてお
り、前記昇圧回路は、該転送回路の二段以上を単位とす
る組に対応して個別にクロック信号の昇圧を行なうレベ
ルシフタを有する。好ましくは、各レベルシフタは、転
送回路の対応する二段以上の組が転送動作を行なう時に
合わせて昇圧動作を行なう。
【００１０】本発明の第七面は、行状の選択線と、列状
の信号線と、両者の交差部に配された能動素子と、各選
択線を順次走査して能動素子を選択する為の選択パルス
を出力する垂直走査回路と、各信号線を開閉制御するた
めの制御パルスを出力して選択された能動素子に対する
信号の入力又は出力を行なう水平走査回路とからなり、
前記水平走査回路は、スタートパルスをクロック信号に
応じて順次先頭段から後尾段に転送して制御パルスを出
力する転送回路を含むアクティブマトリクス回路におい
て、外部から入力される低電圧の該クロック信号を高電
圧に昇圧して該転送回路の各段に供給する昇圧回路を備
えており、前記昇圧回路は、該転送回路の一段毎に対応
して個別にクロック信号の昇圧を行なう複数のレベルシ
フタを有すると共に、前記転送回路の各段は、対応する
レベルシフタから供給されたクロック信号に応じ転送動
作を行なって制御パルスを出力し、更に該制御パルスに
応じ該クロック信号をサンプリングして各信号線を開閉
制御するスイッチを含む。
【００１１】本発明の第一面によれば、転送スタート開
始に伴い初段の垂直ライン（一行目）から転送可能な様
に垂直スタートパルスを内部的に形成している。垂直転
送回路の最終段から出力された選択パルスを処理してス
タートパルスを形成し、先頭段に供給している。この様
なループ回路構成とすることにより、外部入力を削減
し、低消費電力回路を実現する。本発明の第二面によれ
ば、転送スタート開始に伴い初段の垂直ラインを動作さ
せた後、二段目以降からは、水平転送回路から出力され
る制御パルスを処理して垂直クロック信号を内部的に合
成し、これによりスタートパルスを順次転送している。
垂直クロック信号を内部的に作るので、その分外部入力
を削減でき、低消費電力回路が実現可能である。本発明
の第三面によれば、水平転送回路に一旦水平スタートパ
ルスを供給して動作を開始した後は、逐次水平スタート
パルスを内部的に作成して、転送動作を繰り返し持続さ
せる。この様なループ型の転送を実現することにより、
外部入力波形を削減し、回路を低消費電力化する。本発
明の第四面によれば、外部から入力されるリセットパル
スにより、転送回路内の電位状態を確定することで、如
何なる時点でも転送状態を強制的に初期化できる。過去
の状態に関わらず、転送回路内の電位状態を確定するこ
とで、所望の時点からデータ転送を起動することが可能
となり、データ処理の時間を短縮化できる。本発明の第
五面によれば、外部から入力される低電圧のクロック信
号を高電圧に昇圧して対応する転送回路の各シフトレジ
スタ段に供給する昇圧回路が、転送回路の一段毎に対応
して個別にクロック信号の昇圧を行なう複数のレベルシ
フタで構成されている。各レベルシフタは、転送回路の
対応する段が転送動作を行なう時に合わせて昇圧動作を
行なうので、低消費電力化を実現できる。この様に転送
回路のシフトレジスタ一個につきレベルシフタ一個を対
応して設ける構成は、転送段の先頭段や、後尾段に適用
すると有効である。本発明の第六面によれば、昇圧回路
が、転送回路の二段以上を単位とする組に対応して個別
にクロック信号の昇圧を行なうレベルシフタで構成され
ている。転送回路のシフトレジスタ一段毎にレベルシフ
タを設ける場合に比べ、レベルシフタの個数を削減でき
るので、昇圧回路の規模を縮小化可能である。特に、転
送回路の中段に適用すると効果がある。本発明の第七面
によれば、昇圧回路が水平転送回路の一段毎に対応して
個別にクロック信号の昇圧を行なう複数のレベルシフタ
で構成されているとともに、水平転送回路の各段は、対
応するレベルシフタから供給されたクロック信号に応じ
転送動作を行なって制御パルスを出力し、更にこの制御
パルスに応じ当該クロック信号をサンプリングして各信
号線を開閉制御するスイッチを含んでいる。昇圧された
クロック信号を直接スイッチの開閉制御に使うことで、
回路内における総合的な信号伝達の遅延を抑えることが
可能となる。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明に係るアク
ティブマトリクス回路の一実施形態である面圧力分布検
出装置を模式的に表わしている。この面圧力分布検出装
置は指紋センサーとして用いられており、ガラスなどか
らなる基板２０１の上に薄膜半導体プロセスにより検出
部２０２を設け、その上に可撓性のフィルム２０３を載
せたものである。フィルム２０３は厚みが１０μｍ前後
のポリエステル又はポリアミドからなり、その下面には
蒸着法などにより導電膜が形成されている。この導電膜
は接地されている。検出部２０２は、行列状に配された
電極とこれらに接続した薄膜トランジスタを含んでい
る。指紋検出に当たっては、図示する様にフィルム２０
３上に検出対象となる指２０５を載せて軽く押し付ける
と、指紋の山（隆線）が当たった部位で、フィルム２０
３の下面に形成されている導電膜がその下にある検出部
２０２の各薄膜トランジスタに接続されたセンサ電極と
接触し、その結果各電極が導電膜２０３を介して接地さ
れる。この様にして外部から印加される信号電圧をマト
リクス状に配された電極及び対応する薄膜トランジスタ
を介して検出し、指紋を読み取る。尚、本発明に係るア
クティブマトリクス回路は、指紋センサーなどの面圧力
分布検出装置ばかりでなく、アクティブマトリクス型の
液晶表示装置などにも適用可能である。
【００１３】図２は、図１に示した検査部２０２の具体
的な構成例を示す模式的な部分断面図である。図示する
様に、アクティブマトリクス回路はガラスなどからなる
絶縁基板１を用いて形成されている。絶縁基板１の上に
は互いに接続した電極２及び薄膜トランジスタ３の組を
含む素子領域がマトリクス状に集積配列している。尚、
図では理解を容易にする為１個の素子領域のみが示され
ている。かかる構成を有する薄膜半導体装置を例えば面
圧力分布検出回路に用いる場合には、絶縁基板１の上に
異方性を有する導電フィルム４が重ねられる。各電極２
は素子領域毎に導電フィルム４を介して直上から印加さ
れる信号電圧に感応する。各薄膜トランジスタ３は順次
オン／オフ制御され、対応する電極２に印加された信号
電圧の検出を行なう。電極２を形成した感応部分ＳＲが
対応する薄膜トランジスタ３及び信号配線９やゲート配
線を形成した非感応部分ＮＳＲの上方を被覆するように
延設されており、各素子領域内で感応部分ＳＲの表面が
最上方位置になる。換言すると、非感応部分ＮＳＲに含
まれる薄膜トランジスタ３や信号配線９及びゲート配線
を電極２が全面的に遮蔽している構造となっている。か
かる構成により、導電フィルム４を介して印加される信
号電圧を検出する際、信号配線９及びゲート配線から垂
直方向に発生する寄生電界の悪影響を防いでいる。つま
り、導電フィルム４側から見て絶縁基板１の表面は基本
的に電極２のみとなり、検出力が高くなる。
【００１４】引続き図２を参照して本装置の構造を詳細
に説明する。薄膜トランジスタ３はトップゲート構造を
有し、上から順にゲート電極６、ゲート絶縁膜５及び半
導体薄膜７を積層したものである。具体的には、石英ガ
ラス等からなる絶縁基板１の上に多結晶シリコン等から
なる半導体薄膜７がアイランド状にパタニングされてい
る。その上にはゲート絶縁膜５を介してゲート電極６が
パタニング形成されている。尚、図示しないがこのゲー
ト電極６からゲート配線が延設されている。又、ゲート
電極６の両側にはソース領域Ｄ及びドレイン領域Ｓが半
導体薄膜７に形成されている。ゲート電極６及び半導体
薄膜７は第一層間絶縁膜８により被覆されている。その
上には金属膜からなる信号配線９がパタニング形成され
ており、コンタクトホールを介して薄膜トランジスタ３
のソース領域Ｓに電気接続している。この信号配線９は
第二層間絶縁膜１０により被覆されている。第二層間絶
縁膜１０の上には電極２がパタニング形成されている。
この電極２は第二層間絶縁膜１０及び第一層間絶縁膜８
に開口したコンタクトホールを介して薄膜トランジスタ
３のドレイン領域Ｄに電気接続している。図から明らか
なように、この電極２は非感応部分ＮＳＲに含まれる薄
膜トランジスタ３、信号配線９及びゲート配線を導電フ
ィルム４から遮蔽するように形成されている。尚、電極
２は例えばＩＴＯ等からなる透明導電膜をパタニングし
たものである。面圧力分布検出装置に応用する場合、本
薄膜半導体デバイスは必ずしも透明である必要はなく、
従って電極２もＩＴＯ等の透明導電膜で形成する必然性
はない。但し、ＩＴＯは化学的な安定性及び機械的な強
度が実用的に十分なレベルであり、電極材料として優れ
ているので本実施形態ではこれを使っている。但し、本
発明はＩＴＯに限られるものでなく、例えばアルミニウ
ム等を電極２に用いることは勿論可能である。
【００１５】引続き、図２を参照して本薄膜半導体デバ
イスの製造方法を簡単に説明する。先ず、耐熱性を有す
る石英ガラス等からなる絶縁基板１の上に非晶質シリコ
ンをＣＶＤ等により成膜する。続いて１０００℃以上の
処理温度で固相成長を行ない非晶質シリコンを多結晶シ
リコンに転換する。このようにして高性能化された半導
体薄膜７をアイランド状にパタニングする。この上にゲ
ート絶縁膜５を形成する。具体的には、半導体薄膜７を
１０００℃以上の高温で熱処理し、熱酸化膜を形成して
これをゲート絶縁膜５とする。更に、ゲート絶縁膜５の
上に低抵抗化した多結晶シコリン等からなるゲート電極
６を形成する。このゲート電極６をマスクとしてイオン
インプランテーション等により不純物イオンを高濃度で
半導体薄膜７に注入し、ドレイン領域Ｄ及びソース領域
Ｓを形成する。続いてＰＳＧ等からなる第一層間絶縁膜
８をＣＶＤ等より堆積する。この第一層間絶縁膜８にエ
ッチング等でコンタクトホールを開口した後、その上に
金属アルミニウム等をスパッタリングで堆積する。この
金属アルミニウムを所定の形状にパタニングして信号配
線９に加工する。この信号配線９はコンタクトホールを
介して薄膜トランジスタ３のソース領域Ｓと電気接続す
る。更に信号配線９を被覆するようにＰＳＧ等からなる
第二層間絶縁膜１０を堆積する。この第二層間絶縁膜１
０及び第一層間絶縁膜８を貫通してコンタクトホールを
開口した後、スパッタリング等によりＩＴＯを堆積す
る。このＩＴＯを所定の形状にパタニングして電極２に
加工する。電極２は第二層間絶縁膜１０及び第一層間絶
縁膜８に開口したコンタクトホールを介して薄膜トラン
ジスタ３のドレイン領域Ｄと電気接続する。尚、ゲート
電極６のパタニング加工と同時にゲート配線の加工も行
なう。
【００１６】図３は、図１及び図２に示したアクティブ
マトリクス回路の全体構成を示す模式的な回路ブロック
図である。図示するように、本回路は行状に配列した複
数のゲート配線（選択線）６ａと列状に配列した複数の
信号配線９とを備えている。両配線６ａ，９の各交差部
には電極２及び薄膜トランジスタ３が形成されている。
薄膜トランジスタ３のソース領域は対応する信号配線９
に接続され、ドレイン領域は対応する電極２に接続さ
れ、ゲート電極は対応するゲート配線６ａに接続されて
いる。尚、図示しないが行列配置した電極２の表面は異
方性を有する導電フィルムで覆われている。複数のゲー
ト配線６ａには内蔵の垂直走査回路２０が接続されてお
り、選択パルスφV1，φV2，…，φVMを出力して各ゲー
ト配線６ａを垂直走査し、一水平期間毎に１行分の薄膜
トランジスタ３をオンして、対応する１行分の電極２を
選択する。更に、内蔵の水平走査回路４０が各信号配線
９に接続している。この水平走査回路４０は一水平期間
内で各信号配線９を順次走査し、オン状態にあるトラン
ジスタ３を介して電極２から信号電圧を読み取る。この
信号電圧は導電フィルムを介して各電極２に印加された
ものである。具体的には、各信号配線９はスイッチ１０
３を介して信号ライン１０４に接続されており、読み取
られた信号電圧は逐次外部の検出回路６０に供給され
る。この検出回路６０は読み取られた信号電圧を解析し
て指紋のパタン等を認識する。水平走査回路４０は順次
サンプリングパルスφH1，φH2，φH3，…，φHNを出力
し各スイッチ１０３を順次開閉駆動して対応する信号配
線９から信号電圧をサンプリングする。以上の様に、マ
トリクス状に配された電極２がセンサーエリア８０を構
成する。その周辺に垂直走査回路２０及び水平走査回路
４０が配されている。垂直走査回路２０は、垂直スター
トパルスＶＳＴを、垂直クロック信号ＶＣＫ１，ＶＣＫ
２に応じて順次先頭段から後尾段に転送する垂直転送回
路（シフトレジスタ）を含んでいる。又、水平走査回路
４０は、水平スタートパルスＨＳＴを水平クロック信号
ＨＣＫ１，ＨＣＫ２に応じて順次先頭段から後尾段に転
送してサンプリングパルスの元になる制御パルスを出力
する水平転送回路（シフトレジスタ）を含んでいる。
尚、ＶＣＫ１とＶＣＫ２は互いに逆相関係にある。同様
に、ＨＣＫ１とＨＣＫ２も逆相の関係にある。
【００１７】図４は、本発明の第一面に係るアクティブ
マトリクス回路の実施形態を表わしたものであり、特に
垂直走査回路周りのブロック構成を示している。図示す
る様に、本アクティブマトリクス回路の垂直走査回路
は、入力されたスタートパルスＶＳＴをクロック信号に
応じて順次先頭段から後尾段に転送して選択パルスを形
成するＶ転送回路２２と、後尾段から出力された選択パ
ルスを処理して、内部的にスタートパルスを形成しＶ転
送回路２２の先頭段に入力するＶＳＴ発生回路２１とを
備えている。この他、外部から入力されるリセット信号
を昇圧するレベルシフタ３０と、開始選択回路２３を備
えている。この開始選択回路２３は、最初の転送動作で
は、外部から入力されたリセット信号を選択してＶＳＴ
発生回路２１に供給する一方、次回からの転送動作を繰
り返し行なう時には、Ｖ転送回路２２の最終段から出力
されたタイミング波形（選択パルス）を選択して、ＶＳ
Ｔ発生回路２１に供給する。
【００１８】図５は、図４に示した回路の動作説明に供
するタイミングチャートである。図示する様に、開始選
択回路２３を介してＶ転送回路２２に最初のＶＳＴが印
加されると、ＶＣＫ１に応じて順次転送され、選択パル
スが出力される。タイミングチャートでは、一段目の選
択パルスをｇａｔｅ１で表わし、二段目の選択パルスを
ｇａｔｅ２で表わしている。転送回路２２が最終段の選
択パルスである終段ｇａｔｅを出力すると、これが開始
選択回路２３を介してＶＳＴ発生回路２１に供給され、
次のＶＳＴが形成される。この様にして、最初にＶＳＴ
が供給されると、以下は内部的にＶＳＴを逐次作成して
転送動作を持続させている。この様に、初期設定波形
（ＲＥＳＥＴ波形）と内部波形からＶＳＴを作るループ
回路である為、垂直転送開始波形を逐一入力することな
く、転送制御を行なうことができる。任意のタイミング
で転送開始を行なうことができ、転送波形の為の内部回
路、システム回路などが不要な為、システム全体の低消
費電力化及び回路削減が可能になる。最終段転送終了と
ともに、開始信号を発生可能となり、外部信号に依存す
ることなく常にコンスタントに転送が可能になる。回路
内部の信号からＶＳＴ波形を形成する為、入力波形の昇
圧回路などによる回路内の遅延量が少なく、動作マージ
ンの大きい回路構成が実現できる。
【００１９】図６は、図４に示した回路の具体的な構成
例を示す回路図である。本例は、ＶＳＴ発生回路２１を
ＲＳフリップフロップ（ＲＳＦＦ）で構成し、開始選択
回路２３を２ＮＡＮＤで構成してある。尚、ＲＳＦＦ２
１とＶ転送回路２２との間に遅延回路２４を挿入してあ
る。本例では、Ｖ転送回路２２の最終波形にラッチした
タイミングで、ＶＳＴ波形をスタート、転送一段目終了
時にストップするＲＳＦＦをＶＳＴ発生回路２１に用い
ている。初段に対する考慮から、ＲＳＦＦのセット／リ
セットを制御し、セット波形は、ＮＡＮＤ制御する方式
を採用している。尚、ＶＳＴ発生回路２１としては、図
６に示したＲＳＦＦに代えて、Ｄフリップフロップ（Ｄ
ＦＦ）を用い、最終波形をそのまま初段のタイミングに
ラッチをかける方式であってもよい。
【００２０】図７は、図６に示したＲＳＦＦ２１及び２
ＮＡＮＤ２３の具体的な構成例を示す回路図である。こ
の例は、ＲＳＦＦ２１及び２ＮＡＮＤ２３共にＣＭＯＳ
構成の薄膜トランジスタ（ＴＦＴ）で構成している。
【００２１】図８は、本発明の第二面に係るアクティブ
マトリクス回路の実施形態を模式的に表わしている。図
示する様に、水平走査回路は、水平スタートパルスＨＳ
Ｔを水平クロック信号ＨＣＫに応じて順次先頭段から後
尾段に転送して制御パルスを出力するＨ転送回路４１を
含んでいる。尚、本例では、外部から入力されるＨＳＴ
及びＨＣＫを、レベルシフタ３１及びバッファ３２を介
してＨ転送回路４１に供給している。一方、垂直走査回
路は、垂直スタートパルスＶＳＴを垂直クロック信号Ｖ
ＣＫに応じて順次先頭段から後尾段に転送する垂直転送
回路２２と、水平転送回路４１の後尾段から出力される
制御パルスを処理して垂直クロック信号ＶＣＫを形成
し、垂直転送回路２２に供給するＶＣＫ発生回路２５と
を含んでいる。尚、ＶＳＴは垂直スタートパルス発生回
路２４から供給される。このＶＳＴ発生回路２４の具体
的な構成例は、先に説明した通りである。
【００２２】図９は、図８に示した回路の動作説明に供
するタイミングチャートである。まず、水平転送回路側
に着目すると、ＨＳＴをＨＣＫ１及びＨＣＫ２で転送
し、順次制御パルスを出力する。これらのパルスは、初
段信号線スイッチから終段信号線スイッチに順次供給さ
れるものである。この水平転送回路の終段から出力され
る制御パルスに応じて、ＶＣＫ１及びＶＣＫ２が内部的
に作成される。次に、垂直転送回路側に着目すると、Ｖ
ＳＴが上述したＶＣＫ１及びＶＣＫ２によって順次転送
され、選択パルスが出力される。これらの選択パルス
は、初段ｇａｔｅ線スイッチ、２段ｇａｔｅ線スイッチ
・・・終段ｇａｔｅ線にそれぞれ供給される。この様
に、本実施形態は点順次転送回路において、水平駆動波
形の入力から得られるタイミングにより、内部波形から
垂直駆動波形（ＶＣＫ波形）を発生する回路を主題とし
ている。水平転送回路（Ｈシフトレジスタ）の終了とと
もに、次段の垂直ライン（Ｖｇａｔｅ）を動作する様、
ループ回路を用いている。水平転送開始波形（ＨＳＴ波
形）開始前から、初段のｇａｔｅ線は動作する為、初段
は初期設定で動作を行なう構成で、次段以降Ｈシフトレ
ジスタ終段タイミングを利用したループ回路構成となっ
ている。この為、垂直転送回路（Ｖシフトレジスタ）に
対して外部から転送波形を入力せずに、制御可能な回路
構成である。Ｈシフトレジスタ回路のタイミングで、Ｖ
ＣＫをラッチし、その波形を駆動波形として各ドットの
ｇａｔｅ線スイッチを制御することにより、外部信号と
の遅延が少なく、外部ノイズを受けず、最適ポイントで
信号線の制御が可能になる。これにより、デューティ比
及びディレイ量が一定した波形供給が可能となり、動作
マージンの大きい回路構成が実現できる。回路内部の信
号からＶＣＫ波形を発生する為、外部でのシステム回路
が不要となり、内部での昇圧回路（レベルシフタ回
路）、位相差調整回路などの内部回路が不要になる。こ
れらにより、外部入力波形の削減及び回路の低消費電力
化が実現できる。
【００２３】図１０は、図８に示した回路の構成例を示
すブロック図である。本例では、ＶＣＫ発生回路２５と
して、Ｈ終段波形を入力として、これにラッチをかける
Ｄフリップフロップを用いている。この場合、終段での
内部回路遅延と伝送遅延、ラッチ回路トータルのタイミ
ングを考慮し、終段波形の選択が必要になる。これは、
多少内部回路的に遅延を発生し易く、生成波形自身の遅
延量が大きく成り易い。
【００２４】図１１は、ＶＣＫ発生回路２５として、Ｈ
終段波形にラッチしたタイミングでカウンタ動作を行な
う例を挙げている。Ｈ終段シフトレジスタから出力され
た波形で、内部初期条件をカウントしていく方法で、各
条件の反転動作は、Ｈ終段シフトレジスタから出力され
た波形にラッチしている。この場合、初期条件の確定が
行なわれれば、内部遅延量が少なく構成できる。又、出
力ポイントにより、波形の調整が可能である。この例
も、シフトレジスタの終段波形を用い、それに同期した
ループ回路を構成し、ループする毎にＶＣＫ波形を発生
して転送動作を可能にしている。
【００２５】図１２は、図１１に示したＶＣＫ発生回路
２５の具体的な構成例を表わしている。Ｈシフトレジス
タの終段から出力された制御パルスＨＯＵＴ１，ＨＯＵ
Ｔ２を処理して、内部的にＶＣＫ１及びＶＣＫ２を出力
している。Ｎチャネル薄膜トランジスタとＰチャネル薄
膜トランジスタを組み合わせたＣＭＯＳ回路構成となっ
ている。
【００２６】図１３は、本発明の第三面に係るアクティ
ブマトリクス回路の実施形態を示す模式的なブロック図
であり、特に水平走査回路周りの構成を表わしている。
図示する様に、水平走査回路は、入力されたスタートパ
ルスｉｎをクロック信号ｃｌｋに応じて順次先頭段から
後尾段に転送して制御パルスｇを出力する転送回路ｊ
と、後尾段から出力された制御パルスｇを処理して内部
的にスタートパルスｉｎを形成し、転送回路ｊの先頭段
に入力するスタートパルス発生回路ｄとを備えている。
この他、外部から入力したスタートパルスｉｎを昇圧す
るレベルシフタｂと、起動時外部スタートパルスｉｎを
選択して、転送回路ｊに供給するスタート波形選択回路
ｃを備えている。又、レベルシフタｂ及びスタート波形
選択回路ｃを制御する為の制御回路ｅを備えている。転
送回路ｊに対する転送開始波形（スタート波形ｆ）を外
部より入力（図中ａ）すると、内部の昇圧回路ｂ（レベ
ルシフタ）により電圧が昇圧される。尚、昇圧せずに直
接スタート波形を入力してもよい。この場合、スタート
波形として初めから高い電圧のパルスを作らなければな
らない為、システム全体として見ると消費電力が高くな
る。このスタート波形をシフトレジスタｊに入力する。
転送終了後、内部でスタート波形を作成する回路側に切
り替える為、制御回路ｅにより、レベルシフタｂの動作
を停止し、電位確定を行なってＤＣ的な入力設定にす
る。つまり、初期波形を一度外部から入力した後は、波
形を送る必要がなくなる為、Ｈｉｇｈ又はＬｏｗに電圧
を確定しておく。一度転送動作が起動すると、以後内部
的にスタートパルスが逐次形成されるループ型の転送回
路構成となっている。任意のタイミングで転送開始を行
なうことができ、一発目の波形を入力後、その波形を出
力する回路は、動作しなくてよく、システム全体の低電
力化及び回路削減が可能になる。最終段転送終了ととも
に、開始信号を発生可能となり、外部信号に依存するこ
となく常にコンスタントに転送が可能になる。又、外部
からの信号を遮断することで、低消費電力化が実現でき
る。
【００２７】図１４は、図１３に示した回路の動作説明
に供するタイミングチャートである。起動時には、外部
入力のスタートパルスｉｎをクロック信号ｃｌｋで順次
転送して信号線を開閉制御する為の制御パルスを順次出
力する。信号線終段に割り当てられた制御パルスが出力
されると、これを処理して内部的にスタートパルスｉｎ
を作成する。これにより、以後外部スタートパルスｉｎ
を遮断しつつ、内部スタートパルスで転送動作を繰り返
し行なう。特に、図１４に示した例は、終段から出力さ
れた制御パルスをラッチして、スタート波形を作成して
いる。
【００２８】図１５は、図１３に示した回路の動作の変
形例を示すタイミングチャートである。本例では、信号
線終段に割り当てられる制御パルスが出力されると、こ
れに応じて所定の選択期間を設定する。この選択期間内
にクロック信号ｃｌｋを選択し、これを処理合成して内
部発生のスタートパルスｉｎとしている。
【００２９】図１６は、図１３に示した回路の具体的な
構成例を表わしており、その動作は図１４に示したタイ
ミングチャートの通りである。本例は、スタート波形発
生回路ｄとして、ＤＦＦを用いている。ＤＦＦを用い
て、シフトレジスタの最終段から出力された波形を初段
のタイミングにｃｌｋでラッチをかけ、スタート波形を
発生する。この場合、終段での内部回路遅延と伝送遅
延、初段ラッチ回路トータルのタイミングを考慮し、終
段波形の選択が必要になる。
【００３０】図１７は、図１３に示した回路の具体的な
他の構成例を示しており、その動作は図１４のタイミン
グチャートに示した通りである。この例は、スタート波
形発生回路ｄとしてＲＳＦＦを用いている。ＲＳＦＦ
は、最終波形にラッチしたタイミングでスタート波形を
立ち上げ、転送一段目終了時に立ち下げる。シフトレジ
スタの最終段から出力された波形で、スタート波形をス
タートし、一段目終了時の波形からスタート波形をスト
ップするが、この場合も内部回路遅延と伝送遅延、初段
ラッチ回路トータルのタイミングを考慮し、終段波形の
選択が必要になる。
【００３１】図１８は、図１３に示した回路の更に別の
具体的例を示すブロック図であり、その動作は図１５の
タイミングチャートに示した通りである。本例は、スタ
ート波形発生回路ｄとして、最終波形にラッチしたタイ
ミングで、基準クロック（ＣＬＫ波形）から、スタート
波形を合成する回路を用いている。即ち、シフトレジス
タ最終段から出力された波形で、スタート波形タイミン
グに応じたｃｌｋ波形を選択し、一段目終了時タイミン
グに合うｃｌｋ波形を選択し、ＲＳＦＦから合成する回
路である。この場合、遅延量は外部からのｃｌｋ波形自
身のディレイだけで済み、ｃｌｋタイミングの選択が必
要になる。この様にして、シフトレジスタの終段波形を
用い、シフトレジスタをループさせている。ループする
毎にスタート波形が発生する。
【００３２】図１９は、図１８に示したスタート波形発
生回路ｄの具体的な構成例を示す回路図である。Ｎチャ
ネル薄膜トランジスタとＰチャネル薄膜トランジスタを
組み合わせたＣＭＯＳ構成となっている。
【００３３】図２０は、本発明の第四面に係るアクティ
ブマトリクス回路の実施形態を示すブロック図である。
水平走査回路は、水平スタートパルスを水平クロック信
号に応じて順次先頭段から後尾段に転送して制御パルス
を出力する水平転送回路４１を含む。又、垂直走査回路
は、垂直スタートパルスを垂直クロック信号に応じて順
次先頭段から後尾段に転送する垂直転送回路２２を含
む。以上のＨ転送回路４１及びＶ転送回路２２は、セン
サーエリア８０に接続している。特徴事項として、リセ
ット回路３３を備えており、外部から供給されるリセッ
トパルスに応答して水平転送回路４１及び垂直転送回路
２２を強制的にリセットし、初期状態に復帰させる。
【００３４】図２１は、図２０に示した回路の動作説明
に供するタイミングチャートである。まず、外部からリ
セット信号ＲＥＳＥＴ１，ＲＥＳＥＴ２が入力される
と、垂直転送回路及び水平転送回路が共に一旦初期化さ
れる。この後、外部からＨＳＴが供給され、同じく外部
から供給されるＨＣＫ１，ＨＣＫ２に応じてＨＳＴを順
次水平転送回路で転送し、各信号線に割り当てられた制
御パルスを出力する。水平転送回路の終段から制御パル
スが出力されると、これに基づいて次回以降のＨＳＴが
内部的に作られる。同時に、ＶＣＫも内部的に作られ
る。垂直転送回路も水平転送回路と同様に動作する。ま
ずリセットパルスに応じて強制的に初期化された後、Ｖ
ＳＴをＶＣＫに応じて転送し、選択パルスを各選択線に
順次出力する。
【００３５】以上の様に、リセットパルスを利用して、
転送前に転送回路（シフトレジスタ）内のデータを確定
する。初期設定波形は外部より入力し、その後回路転送
を開始する為の各波形を送る。Ｈシフトレジスタ及びＶ
シフトレジスタは、初期化信号（リセット信号）を受け
ると、回路内の電位状態を確定する様に、回路構成が成
されている為、Ｈｉｇｈ又はＬｏｗに確定される。確定
された条件に従い、周辺回路（信号線制御スイッチ、レ
ベルシフタなど）も順次確定電圧に設定される為、Ｈシ
フトレジスタ及びＶシフトレジスタにより制御されるド
ット（画素）が一段目の一ドット目に初期化される。Ｈ
ＳＴやＨＣＫなどの転送信号を送れば、初段で且つ一番
目のドット信号が出力又は入力され、転送が開始する。
全回路が初期化する為、回路内の不確定状態がないこと
から、レベルシフタの中段から動作を開始したり、重複
した信号を入出力することがなくなり、リセット信号の
入力直後から転送開始、データ取り込み／書き込みが可
能になる。転送途中の状態においてリセット信号を入力
すると、シフトレジスタが初期化され、再度初段から動
作可能になる為、各回路の初期化構成に用いられる。極
めて短時間のデータ入出力が可能になる為、無効な転送
などの空回しタイミング入力が不要である。
【００３６】図２２は、図２０に示したリセット回路３
３の具体的な構成例を示す回路図である。このリセット
回路は実際には転送回路を構成するシフトレジスタの各
段に設けられている。図２２は、薄膜トランジスタの貫
通電流制御による方式である。貫通電流を利用してリセ
ットをかける為、消費電流が大きいが、回路内の初期化
が早く、初期化設定しない場合の回路上の負荷が低い
為、転送などの回路タイミング上での影響が少なく且つ
遅延量の少ない回路構成となっている。尚、回路中、引
用符で囲んだＨやＬは、リセットをかけた場合の電位状
態を表わしている。
【００３７】図２３は、同じく図２０に示したリセット
回路３３の具体的な構成例を示しており、各シフトレジ
スタ段に組み込まれている。本例は論理確定型の初期化
方式であり、各トランジスタの電位確定の為、抵抗や容
量などの負荷チャージ分の電流分で済み、消費電流は小
さくて済む。但し、この回路が転送上通過する為に、回
路自体の遅延がタイミング上影響する。さほど、回路内
部遅延の影響がない場合に有効である。
【００３８】図２４は、本発明の第五面に係るアクティ
ブマトリクス回路の実施形態を表わすブロック図であ
る。本例は、外部から入力される低電圧のクロック信号
（外部ＣＬＫ）を高電圧に昇圧して、対応する転送回路
の各段（図示の例では、シフトレジスタＡ及びシフトレ
ジスタＢからなる段）に供給する昇圧回路を備えてい
る。この昇圧回路は、転送回路の一段毎（シフトレジス
タＡとシフトレジスタＢの対）に対応して個別にクロッ
ク信号ＣＬＫの昇圧を行なうレベルシフタｃを有する。
このレベルシフタｃは、転送回路の対応する段ｅが転送
動作を行なう時に合わせて昇圧動作を行なう様になって
いる。特に、本レベルシフタｃは、転送回路の対応する
段ｅから出力されるパルスにより昇圧動作のオンオフが
直接制御されている。尚、転送回路の各段ｅから出力さ
れた制御パルスは、信号線制御回路ｄを介して、信号線
のオンオフを行なうスイッチに供給される。
【００３９】図２５は、図２４に示したレベルシフタｃ
の動作説明に供するタイミングチャートである。転送回
路（シフトレジスタ）の各段ｅは、転送開始波形（ｉｎ
波形）が入力されたポイントから転送を行なう。シフト
レジスタが動作すると同時に、昇圧回路（レベルシフ
タ）ｃの動作が可能な様に、制御スイッチをレベルシフ
タｃ内に設ける。具体的には、Ｈ＿Ｓｗｉｔｃｈ及びＬ
＿Ｓｗｉｔｃｈ波形を制御波形として入力し、これを駆
使してレベルシフタｃの動作を制御する。外部駆動波形
（外部ｃｌｋ波形）から、レベルシフタｃの作用によ
り、電圧振幅を昇圧させ、転送ラッチ波形であるｃｌｋ
を動作させる。シフトレジスタｅは、ｃｌｋ波形に制御
され転送を開始する。又、この時に信号線への制御パル
スｋも出力される。レベルシフタｃから出力する内部ｃ
ｌｋは、入力ゲート線の本数による負荷を考慮したバッ
ファサイズにより、波形が供給され最適なトランジスタ
サイズで構成する。又、ｃｌｋは使用直前で昇圧するよ
うにしている。シフトレジスタ動作により転送期間が終
了した後は、Ｈ＿Ｓｗｉｔｃｈ及びＬ＿Ｓｗｉｔｃｈに
各々Ｌｏｗ、Ｈｉｇｈの信号を与える。シフトレジスタ
自身が制御パルスを出力した後、レベルシフタｃの動作
を停止させる為、ｃｌｋ波形は、最終転送信号によりラ
ッチする制御をレベルシフタ内の設定で行ない、レベル
シフタの動作停止を実現する。動作停止後は、シフトレ
ジスタの各ｃｌｋ波形の電圧値を確定させ、転送を保持
状態に保つ。例えば、ｃｌｋをＨｉｇｈに保持する。転
送終了後は、ＤＣ的な動作の為、外部ＨＣＫの波形を受
け付けない。この様に、転送回路の入力に同期して、ｃ
ｌｋの電圧の昇圧を開始し、転送終了のタイミングに同
期して昇圧回路の電圧状態を確定し、ＤＣ的動作にする
ことで、ｃｌｋの入力をシフトレジスタに印加せず、過
渡的な電流を抑えている。低電圧入力波形のｃｌｋは、
使用するタイミングまで昇圧せず、回路内部の伝送によ
る波形の減衰及びタイミング遅延の増加を防ぐ。レベル
シフタは、シフトレジスタの信号に制御される為、レベ
ルシフタのバッファは、シフトレジスタの最小動作の負
荷範囲で構成し、転送時にレベルシフタが隣同士で重複
して動作するタイミングをより小さくし、低消費電力化
が可能になる。転送直前の昇圧駆動である為、回路サイ
ズが小さく、デューティ比のずれが少なく、且つ遅延量
が小さい整形された波形を供給できる。
【００４０】図２６は、図２４に示したレベルシフタｃ
の具体的な構成例を示す回路図である。本回路は、Ｎチ
ャネル薄膜トランジスタとＰチャネル薄膜トランジスタ
を組み合わせたＣＭＯＳ構成である。図では、低電圧で
互いに逆相の外部入力ｃＬｋをｉｎ１及びｉｎ２で表わ
し、昇圧された後の高電圧のｃＬｋをｏｕｔ１／ｏｕｔ
２で示してある。
【００４１】図２７は、レベルシフタ（ＬＶＳ）の参考
例を示すブロック図である。レベルシフタＬＶＳを回路
端部に用いて、バッファを数段配置し、配線の最大負荷
量を駆動させる構成となっている。バッファのＮチャネ
ル及びＰチャネル各トランジスタ特性により、デューテ
ィ比が変化する。その整形の為に、位相調整回路ｍが必
要になる。又、大きなサイズの最終バッファが常に過渡
的な動作を行なう為に、バッファ自身の消費電力が大き
い。転送期間以外のタイミング時もシフトレジスタにｃ
ｌｋ波形を供給する為、負荷が印加され、レベルシフタ
内の消費電力が大きい。シフトレジスタの初段と終段で
は、転送時の負荷成分の為、遅延が大きく、電圧の振幅
値の減衰により、シフトレジスタの動作のＶｔｈが非常
にシビアなマージンの低い転送となる。一つのシフトレ
ジスタに一つのレベルシフタを対応させた構成でないの
で、転送回路の先頭段や最終段には転送と関係のないダ
ミーのシフトレジスタを加えなければならず、その領域
での回路構成並びに消費電力が無駄になる。
【００４２】図２８は、本発明の第六面に係るアクティ
ブマトリクス回路の構成例を示すブロック図である。基
本的には、図２４に示した構成と類似している。異なる
点は、昇圧回路が、転送回路の二段以上を単位とする組
に対応して個別にクロック信号ＣＬＫの昇圧を行なうレ
ベルシフタｃを有することである。即ち、先の例がシフ
トレジスタ一段当たりレベルシフタ一段を設けているの
に対し、本例は例えばシフトレジスタ二段に付きレベル
シフタ一段を設けている。各レベルシフタｃは、転送回
路の対応する二段以上の組が転送動作を行なう時に合わ
せて昇圧動作を行なう様に設定されている。
【００４３】図２９は、図２８に示した回路の動作説明
に供するタイミングチャートである。図２８を参照しな
がら、図２９に基づいて本実施例の動作を説明する。転
送回路（シフトレジスタｅ）は、転送開始波形（ｉｎ波
形）が入力されたポイントから転送を行なう。シフトレ
ジスタの動作とともに、レベルシフタｃの制御回路とし
てＲＳフリップフロップｄを用いた場合、ｓｅｔ信号
（図中ｌ）を受け渡し、Ｈ＿Ｓｗｉｔｃｈ，Ｌ＿Ｓｗｉ
ｔｃｈ（図中ｋ，ｌ）波形を制御波形とし、各々Ｈｉｇ
ｈ，Ｌｏｗの信号を与え、レベルシフタの動作をオンさ
せる。外部駆動波形（外部ｃｌｋ波形）から、レベルシ
フタ回路の作用により、電圧振幅を昇圧させ、転送ラッ
チ波形であるｃｌｋを動作させる。シフトレジスタは、
ｃｌｋに制御され転送を開始する。又、この時に信号線
への制御信号も出力される。レベルシフタから供給する
ｃｌｋ入力の負荷を考慮したバッファサイズにより、波
形は供給され、最小トランジスタサイズでレベルシフタ
ｃを構成する。又、レベルシフタｃは対応する転送回路
の段の組が動作状態に入る直前で昇圧を開始する。レベ
ルシフタから供給されるｃｌｋによってシフトレジスタ
の該当段が動作を終了した後、ＲＳＦＦにｒｅｓｅｔ信
号（図中ｎ）を受け渡し、Ｈ＿Ｓｗｉｔｃｈ，Ｌ＿Ｓｗ
ｉｔｃｈに、各々Ｌｏｗ，Ｈｉｇｈの信号を与え、レベ
ルシフタの動作を停止させる。この時、シフトレジスタ
の各ｃｌｋ波形の電圧値を確定して、転送を保持状態に
保つ。転送終了後は、ＤＣ的な動作の為、外部ｃｌｋの
波形を受け付けない。この様に、転送回路の複数段の組
に一つのレベルシフタを対応させることで、１：１に対
応させる場合に比べ回路規模を全体として縮小できる。
特に、本構成は転送回路中の中段に位置するレベルシフ
タに適用すると好適である。
【００４４】図３０は、レベルシフタの参考例を示す模
式的なブロック図である。本例は、レベルシフタＬＶＳ
をシフトレジスタＳ／ＲＡ，Ｓ／Ｂ・・・の直前に配置
し、ＡＮＤを介して各シフトレジスタの出力でレベルシ
フタＬＶＳを制御する。レベルシフタに接続されている
シフトレジスタの段数に比例した出力線が、ＡＮＤに配
置される為、配線部分での領域が大きくなり、回路領域
が制限されてしまう。
【００４５】図３１は、本発明の第七面に係るアクティ
ブマトリクス回路の実施形態を示すブロック図である。
図示する様に、本回路は、外部から入力される低電圧の
クロック信号ＨＣＫ１，ＨＣＫ２を高電圧に昇圧して転
送回路（シフトレジスタＡ，Ｂ）の各段に供給する昇圧
回路を備えている。本昇圧回路は、転送回路の一段（シ
フトレジスタＡ及びシフトレジスタＢ）毎に対応して個
別にクロック信号ＨＣＫ１，ＨＣＫ２の昇圧を行なう複
数のレベルシフタを有している。転送回路の各段（シフ
トレジスタＡ，Ｂ）は、対応するレベルシフタＬＶＳか
ら供給されたクロック信号ＨＣＫ１，ＨＣＫ２に応じて
転送動作を行なって制御パルスを出力し、更にこの制御
パルスに応じクロック信号ＨＣＫ１，ＨＣＫ２をサンプ
リングして各信号線を開閉制御するスイッチ１０２を含
んでいる。
【００４６】図３２は、図３１に示した回路の動作説明
に供するタイミングチャートである。図３１を参照しつ
つ、図３２に基づいて本アクティブマトリクス回路の動
作を説明する。転送回路（シフトレジスタＡ，Ｂ）の転
送駆動波形（ＨＣＫ波形）を外部より入力し、内部の昇
圧回路（レベルシフタ）により、電圧の昇圧をする。昇
圧されたＨＣＫ波形をシフトレジスタのラッチ波形とし
て使用する。転送時、シフトレジスタの動作タイミング
の出力波形を用い、信号線制御スイッチ１０３の波形を
得る為、ＨＣＫ波形のスイッチ１０２を閉じる。ＨＣＫ
の入力が信号線スイッチ制御の入力と一致することによ
り、次の波形の変化点（ラッチ波形）が、そのまま信号
線制御スイッチ１０３に対する入力波形となる。転送終
了とともに、ＨＣＫの入力と信号線スイッチ制御の入力
とを一致させたスイッチ１０２を閉じ、ＤＣ的に確定さ
せる。この時、配線中の確定電圧をシフトレジスタ出力
波形の制御にフィードバックする方法を取ると、初期状
態が確定しない場合に不安定が生じる為、初期設定波形
を再度入力した構成が必要になる。信号線制御スイッチ
１０３は、電圧確定に伴い、オフ状態になり、前状態を
保持する。転送時において、各信号線はスイッチ１０３
で制御されるが、このスイッチ１０３をＨＣＫで制御す
ることにより、転送回路内で発生する遅延量に関係な
く、外部信号からの遅延領域内で制御可能の為、非常に
少ない遅延量で済む。転送回路（シフトレジスタ回路）
が作り出すタイミングでＨＣＫをラッチし、その波形を
制御回路の入力波形としてスイッチを制御することによ
り、外部信号との遅延が少ないポイントで信号線の制御
が可能になる。シフトレジスタ回路内のラッチと、信号
線の制御スイッチとしての波形の役割をＨＣＫに持たせ
ることができ、回路数の低減化と省スペース化が可能に
なる。
【００４７】図３３は、図３２に示した回路のスイッチ
１０２及び１０３周辺の具体的な構成を表わした回路図
である。レベルシフタから出力されたｈｃｋ１及びｈｃ
ｋ２は、対応するシフトレジスタから出力されたＣＮＴ
により、スイッチ１０２でゲーティングされた後、トラ
ンスミッションゲートで構成されるスイッチ１０３に印
加され、対応する信号線のオンオフを制御する。
【００４８】上述したアクティブマトリクス回路の能動
素子（スイッチング素子）として薄膜トランジスタが好
適である。特に、薄膜トランジスタの活性層（素子領
域）となる半導体薄膜には多結晶シリコンが採用されて
いる。多結晶シリコン薄膜トランジスタは、スイッチン
グ素子に用いられるばかりでなく、回路素子としても利
用でき、同一基板上にスイッチング素子と合わせて走査
回路や昇圧回路等の周辺駆動回路を内蔵できる。又、多
結晶シリコン薄膜トランジスタは微細化が可能なため、
アクティブマトリクス構造におけるスイッチング素子の
占有面積を縮小でき画素の高精細化が達成できる。とこ
ろで、従来多結晶シリコン薄膜トランジスタは製造工程
上プロセス最高温度が１０００℃程度に達し、耐熱性に
優れた石英ガラス等が絶縁基板として用いられていた。
製造プロセス上比較的低融点のガラス基板を使用するこ
とは困難であった。しかしながら、アクティブマトリク
ス回路の低コスト化のためには低融点ガラス材料の使用
が必要不可欠である。そこで、近年プロセス最高温度が
６００℃以下になる所謂低温プロセスの開発が進められ
ている。特に、低温プロセスは高精細のアクティブマト
リクス装置を製造するとき、コスト面から極めて有利に
なる。
【００４９】図３４は、本発明にかかるアクティブマト
リクス回路に用いる薄膜トランジスタの製造方法の一例
を示す工程図である。尚、本実施形態では便宜上ｎチャ
ネル型の薄膜トランジスタの低温製造プロセスを示す
が、ｐチャネル型でも不純物種（ドーパント種）を変え
るだけで全く同様である。ここでは、ボトムゲート構造
の薄膜トランジスタの製造方法を示す。まず（ａ）に示
すように、ガラス等からなる絶縁基板１の上にＡｌ，Ｔ
ａ，Ｍｏ，Ｗ，Ｃｒ，Ｃｕ又はこれらの合金を１００乃
至２５０ｎｍの厚みで形成し、パタニングしてゲート電
極６に加工する。
【００５０】次いで（ｂ）に示すように、ゲート電極６
の上にゲート絶縁膜を形成する。本実施形態では、ゲー
ト絶縁膜はゲート窒化膜５ａ（ＳｉＮX ）／ゲート酸化
膜５ｂ（ＳｉＯ2 ）の二層構造を用いた。ゲート窒化膜
５ａはＳｉＨ4 ガスとＮＨ3ガスの混合物を原料気体と
して用い、プラズマＣＶＤ法（ＰＣＶＤ法）で成膜し
た。尚、プラズマＣＶＤに代えて常圧ＣＶＤあるいは減
圧ＣＶＤを用いてもよい。本実施形態では、ゲート窒化
膜５ａを５０ｎｍの厚みで堆積した。ゲート窒化膜５ａ
の成膜に連続して、ゲート酸化膜５ｂを約２００ｎｍの
厚みで成膜する。更にゲート酸化膜５ｂの上に連続的に
非晶質シリコンからなる半導体薄膜７を約３０乃至８０
ｎｍの厚みで成膜した。二層構造のゲート絶縁膜と非晶
質半導体薄膜７は成膜チャンバの真空系を破らず連続成
膜した。ここで、プラズマＣＶＤ法を用いた場合、膜中
の水素を脱離させるために窒素雰囲気中で４００℃乃至
４５０℃、１時間乃至２時間程度のアニールを行う。
【００５１】ここで、必要に応じ薄膜トランジスタのＶ
ｔｈを制御する目的で、Ｖｔｈイオンインプランテーシ
ョンを行う。本例では、Ｂ＋をドーズ量が１×１０12乃
至６×１０12／ｃｍ2程度でイオン注入した。続いて、
レーザ光を照射し、非晶質半導体薄膜７を結晶化する。
レーザ光としてはエキシマレーザビームを用いることが
できる。いわゆるレーザアニールは６００℃以下のプロ
セス温度で半導体薄膜を結晶化するための有力な手段で
ある。本実施例では、パルス状に励起され且つ矩形状又
は帯状に整形されたレーザ光を非晶質半導体薄膜７に照
射して結晶化を行う。この際、前工程で脱水素化処理を
行っているので、非晶質半導体薄膜７にレーザ光を照射
し急激に加熱しても、含有水素の突沸が生じる恐れはな
い。尚、場合によっては、レーザ結晶化に代え、固相成
長法により半導体薄膜の結晶化を行ってもよい。この場
合でも、結晶欠陥が少なく結晶性に優れた多結晶半導体
薄膜を得るために、予め脱水素化処理を施すことは重要
である。この後、半導体薄膜７を各薄膜トランジスタの
素子領域に合わせてパタニングする。
【００５２】（ｃ）に示すように、前工程で結晶化され
た多結晶半導体薄膜７の上に、例えばプラズマＣＶＤ法
でＳｉＯ2を約１００ｎｍ乃至３００ｎｍの厚みで形成
する。本例ではシランガスを分解してＳｉＯ2 を形成し
た。このＳｉＯ2 を所定の形状にパタニングしてストッ
パー膜１１に加工する。この場合、裏面露光技術を用い
てゲート電極６と整合するようにストッパー膜１１をパ
タニングしている。ストッパー膜１１の直下に位置する
多結晶半導体薄膜７の部分はチャネル領域Ｃｈとして保
護される。続いて、ストッパー膜１１をマスクとしてイ
オンインプランテーションにより不純物（例えばＰ＋イ
オン）を半導体薄膜７に注入し、ＬＤＤ領域を形成す
る。この時のドーズ量は、例えば４×１０12乃至５×１
０13／ｃｍ 2 である。加速電圧は例えば１０ｋｅＶであ
る。更にストッパー膜１１及びその両側のＬＤＤ領域を
被覆するようにフォトレジストをパタニング形成したあ
と、これをマスクとして不純物（例えばＰ＋イオン）を
高濃度で注入し、ソース領域Ｓ及びドレイン領域Ｄを形
成する。不純物注入には、例えばイオンドーピング（イ
オンシャワー）を用いることができる。これは質量分離
をかけることなく電界加速で不純物を注入するものであ
り、本実施例ではＨ2 で希釈したＰＨ３ ガスを用い１
×１０15／ｃｍ2 程度のドーズ量で不純物を注入し、ソ
ース領域Ｓ及びドレイン領域Ｄを形成した。尚、図示し
ないが、ｐチャネルの薄膜トランジスタを形成する場合
には、ｎチャネル型薄膜トランジスタの領域をフォトレ
ジストで被覆したあと、不純物をＰ＋イオンからＢ＋イ
オンに切り換えドーズ量１×１０ 15／ｃｍ2 程度でイオ
ンドーピングすればよい。例えばＨ2 で希釈したＢ2 Ｈ
６ ガスを用いる。尚、ここでは質量分離型のイオンイン
プランテーション装置を用いて不純物を注入してもよ
い。この後、半導体薄膜７に注入された不純物の活性化
工程となる。活性化には、炉アニール、レーザなどのエ
ネルギービームを用いたアニール、ＲＴＡを用いたアニ
ールのいずれでもよい。
【００５３】最後に（ｄ）に示すように、ＳｉＯ2を約
２００ｎｍの厚みで成膜し、層間絶縁膜１２とする。層
間絶縁膜１２の形成後、ＳｉＮX をプラズマＣＶＤ法で
約２００乃至４００ｎｍ成膜し、パシベーション膜（キ
ャップ膜）１３とする。この段階で窒素ガス又はフォー
ミングガス中又は真空中雰囲気下で３５０℃程度の加熱
処理を１時間行ない、層間絶縁膜１２に含まれる水素原
子を半導体薄膜７中に拡散させる。このあと、コンタク
トホールを開口し、Ｍｏ，Ａｌ等を２００乃至４００ｎ
ｍの厚みでスパッタしたあと、所定の形状にパタニング
して配線電極９に加工する。更に、アクリル樹脂等から
なる平坦化層１０を１μｍ程度の厚みで塗布したあとコ
ンタクトホールを開口する。平坦化層１０の上にＩＴＯ
やＩＸＯ等からなる透明導電膜をスパッタしたあと、所
定の形状にパタニングして電極２に加工する。ＩＴＯを
用いた場合には、２２０℃でＮ2 中３０分程度のアニー
ルを行う。
【００５４】
【発明の効果】以上説明したように、本発明の第一面に
よれば、点順次転送回路において、外部より転送開始波
形（ＶＳＴ波形）を送る場合と異なり、常に波形を考慮
しなくてよい。適宜な設定の波形を構成する為に、外部
の回路を組む必要がない。又、これにより、システム全
体の回路数削減が可能である。転送開始時のみ波形を入
力すればよい為、内部レベルシフタ回路や外部システム
の消費電力を低減化できる。外部からのＶＳＴ波形は、
常にコンスタントに入力する必要はない為、入力からの
ノイズの影響が少ない。ＶＳＴ波形と駆動波形（ＶＣＫ
波形）の遅延量が考慮され、動作マージンも大きい。駆
動モードや制御などの初期設定のみの波形にも同様に使
用可能である。内部ドットへのデータの入出力が一定周
期で行なわれる場合、特に外部からの信号制御が入らな
い為、この様なデバイスに使用すると好適である。
【００５５】上述した様に、本発明の第二面によれば、
点順次転送回路において、外部よりＶＣＫ波形を送る場
合と異なり、常にＶＳＴ波形などを考慮しなくてもよ
い。ＶＣＫ波形の内部負荷を考えて、適宜な設定の波形
を構成する為に、外部の回路を組むことがなく、システ
ム全体の回路数を減らすことができる。外部からのＶＣ
Ｋ波形入力を行なう必要がない為、入出力間のノイズの
影響がない。ＶＳＴ波形とＶＣＫ波形の遅延量を考慮し
た論理的なポイントをラッチする為、入力波形に対する
依存が少なく、動作マージンが大きい。
【００５６】以上説明した様に、本発明の第三面によれ
ば、水平転送回路において、外部より転送開始波形（ス
タート波形）を送る場合と異なり、常に波形を考慮しな
くてよい。適宜な設定の波形を構成する為に、外部の回
路を組む必要がない。又、これによりシステム全体の回
路数を削減できる。転送開始のみに波形を入力すればよ
い為、内部レベルシフタ回路や外部システムの消費電力
を低減できる。外部からのスタート波形は、常にコンス
タントに入力する必要がない為、入力からのノイズの影
響が少ない。又、不要時には外部からの信号を遮断する
ことができる。スタート波形と駆動波形の遅延量が考慮
され、動作マージンも大きい。駆動モードや制御などの
初期設定のみで、ＤＣ的に変化が多い繰り返し波形に
も、同様に適用できる。基準クロックから波形を合成す
る方法を用いると、定期的にループする様な波形では、
外部からの供給なしでも、内部波形から生成することが
できる。
【００５７】以上説明した様に、本発明の第四面によれ
ば、点順次転送回路において、回路内の初期状態を確定
する為、初期設定の為の無効な転送を実施する必要がな
い。どのタイミング時でも転送状態を初期化することが
できる。以前の動作状態に依存した転送回路内の電位状
態の不確定性をクリアする為常に初期条件を確定し、デ
ータの入出力ポイントを決定できる為、転送開始時に異
常な動作がない。電圧印加及び転送開始から空回しの転
送を行なう必要がなく、タイミング期間などにある程度
マージンを持った動作を行なう必要がない。初期化の為
の波形を入力直後デバイス内のデータの入出力を直ちに
実行でき、情報のやり取りが迅速化される。
【００５８】以上説明した様に、本発明の第五面によれ
ば、レベルシフタを回路端部に用いて、バッファを数段
配置し、配線の最大負荷量を動作する構成の場合に比
べ、バッファの各トランジスタ特性によるデューティ比
の変化が小さい。又、整形の為の回路が不要である。バ
ッファ自身での消費電力のロスが小さく、小サイズのバ
ッファで駆動が可能である。転送期間以外のｃｌｋ波形
の供給の為の負荷が小さく、レベルシフタ内の消費電力
も小さい。遅延が小さく電圧の振幅値の減衰も小さい。
このことから、シフトレジスタ動作にマージンの高い駆
動が可能である。一シフトレジスタに一レベルシフタを
対応させた構成により、先頭段や最終段に転送とは無関
係なダミーのシフトレジスタを加える必要がなくなり、
ダミー回路の領域や回路数や消費電力などを節約でき
る。各シフトレジスタのオン／オフ制御により、タイミ
ング上の重複期間が小さい為、レベルシフタ自身の消費
電力を低減できる。
【００５９】以上説明した様に、本発明の第六面によれ
ば、レベルシフタを回路端部に用いて、バッファを数段
配置し、配線の最大負荷量を動作する構成の場合に比
べ、バッファの各トランジスタ特性によるデューティ比
の変化が小さい。又、その波形整形の為の回路が不必要
である。バッファ自身での消費電力のロスが小さく、小
サイズバッファで駆動が可能になる。転送期間以外のｃ
ｌｋ波形を供給する為の負荷が小さく、レベルシフタ内
の消費電力も小さい。先頭段と最終段での伝送時の負荷
成分による遅延が小さく、電圧の振幅値の減衰も小さ
い。このことから、シフトレジスタ動作マージンの高い
駆動が可能である。レベルシフタをシフトレジスタ直前
に構成し各シフトレジスタの出力で制御する構成に比
べ、制御線本数が少なく配線部での領域を小さくでき
る。レベルシフタをシフトレジスタ直前に構成し、シフ
トレジスタとレベルシフタを１：１で対応させる場合に
比べ、回路構成を広く配置でき、十分な電流供給が可能
である。オン／オフ制御により、タイミング上の重複期
間が小さい為、レベルシフタ自身の消費電力を低減化で
きる。
【００６０】以上説明した様に、本発明の第七面によれ
ば、アクティブマトリクス回路において、基準クロック
（ＨＣＫ波形）により、各ドットに供給される信号線の
制御を行なう為、転送回路内で発生する遅延の影響が少
なく、外部信号からの遅延領域内で制御可能である。ト
ータル的に見て非常に少ない遅延量で制御ができる。シ
フトレジスタ回路のラッチと、信号線の制御が可能とな
り、内部回路数の低減化と消費電力の低減化及び省スペ
ースな回路構成が可能となる。ＨＳＴ波形及びＨＣＫ波
形の遅延量が小さい為、動作マージンの大きい回路構成
が実現できる。
【図面の簡単な説明】
【図１】本発明に係るアクティブマトリクス回路の応用
例を示す面圧力分布検出装置を示す模式図である。
【図２】図１に示したアクティブマトリクス回路の具体
的な構成を示す断面図である。
【図３】図１に示したアクティブマトリクス回路の全体
的な構成を示す回路図である。
【図４】本発明の第一実施形態を示すブロック図であ
る。
【図５】第一実施形態の動作説明に供する波形図であ
る。
【図６】第一実施形態の具体例を示す回路図である。
【図７】図６に示した回路の更に具体的な構成を示す回
路図である。
【図８】本発明の第二実施形態を示すブロック図であ
る。
【図９】第二実施形態の動作説明に供するタイミングチ
ャートである。
【図１０】第二実施形態の具体例を示す回路図である。
【図１１】第二実施形態の他の具体例を示す回路図であ
る。
【図１２】図１１に示した回路の更に具体的な構成例を
示す回路図である。
【図１３】本発明の第三実施形態を示すブロック図であ
る。
【図１４】第三実施形態の動作説明に供するタイミング
チャートである。
【図１５】第三実施形態の動作説明に供する他のタイミ
ングチャートである。
【図１６】第三実施形態の具体例を示す回路図である。
【図１７】第三実施形態の他の具体例を示す回路図であ
る。
【図１８】第三実施形態の別の具体例を示す回路図であ
る。
【図１９】図１８に示した回路の具体的な構成を示す回
路図である。
【図２０】本発明の第四実施形態を示すブロック図であ
る。
【図２１】第四実施形態の動作説明に供するタイミング
チャートである。
【図２２】第四実施形態の具体例を示す回路図である。
【図２３】第四実施形態の別の具体例を示す回路図であ
る。
【図２４】本発明の第五実施形態を示すブロック図であ
る。
【図２５】第五実施形態の動作説明に供するタイミング
チャートである。
【図２６】第五実施形態の具体的な構成例を示す回路図
である。
【図２７】アクティブマトリクス回路の参考例を示すブ
ロック図である。
【図２８】本発明の第六実施形態を示すブロック図であ
る。
【図２９】第六実施形態の動作説明に供するタイミング
チャートである。
【図３０】アクティブマトリクス回路の他の参考例を示
すブロック図である。
【図３１】本発明の第七実施形態を示すブロック図であ
る。
【図３２】第七実施形態の動作説明に供するタイミング
チャートである。
【図３３】第七実施形態の具体的な回路構成例を示す回
路図である。
【図３４】本発明にかかるアクティブマトリクス回路に
用いる薄膜トランジスタの製造方法を示す工程図であ
る。
【符号の説明】
２１・・・垂直スタートパルス発生回路、２２・・・垂
直転送回路、３０・・・レベルシフタ、２５・・・垂直
クロック信号発生回路、３１・・・レベルシフタ、４１
・・・水平転送回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３３８ Ｇ０６Ｔ 1/00 ４００Ｇ ５Ｃ０９４ Ｈ０３Ｋ 17/96 Ａ６１Ｂ 5/10 ３２２ ５Ｊ０５０ // Ｇ０６Ｔ 1/00 ４００ Ｇ０２Ｆ 1/136 ５００ Ｆターム(参考） 2F051 AB06 AC01 BA08 2H092 JA23 JA28 KA04 NA27 2H093 NA43 NC02 NC09 NC11 NC16 NC22 NC33 NC72 ND49 4C038 FF01 FG00 5B047 AA25 5C094 AA22 AA53 BA03 BA43 CA19 EA04 EA07 EB05 5J050 AA02 AA03 BB23 CC08 DD06 EE08 EE22 EE31 EE36 FF35

Claims (51)

    【特許請求の範囲】
  1. 【請求項１】 行状の選択線と、列状の信号線と、両者
    の交差部に配された能動素子と、各選択線を順次走査し
    て能動素子を選択する為の選択パルスを出力する垂直走
    査回路と、各信号線を開閉制御するための制御パルスを
    出力して選択された能動素子に対する信号の入力又は出
    力を行なう水平走査回路とからなるアクティブマトリク
    ス回路において、 前記垂直走査回路は、入力されたスタートパルスをクロ
    ック信号に応じて順次先頭段から後尾段に転送して選択
    パルスを形成する転送回路と、後尾段から出力された選
    択パルスを処理して、内部的にスタートパルスを形成し
    該転送回路の先頭段に入力するスタートパルス発生回路
    とを有することを特徴とするアクティブマトリクス回
    路。
  2. 【請求項２】 前記能動素子は、絶縁性の基板に形成さ
    れた多結晶シリコンを素子領域とする薄膜トランジスタ
    からなることを特徴とする請求項１記載のアクティブマ
    トリクス回路。
  3. 【請求項３】 行状の選択線と、列状の信号線と、両者
    の交差部に配された能動素子と、各選択線を順次走査し
    て能動素子を選択する為の選択パルスを出力する垂直走
    査回路と、各信号線を開閉制御するための制御パルスを
    出力して選択された能動素子に対する信号の入力又は出
    力を行なう水平走査回路とからなるアクティブマトリク
    ス回路において、 前記水平走査回路は、水平スタートパルスを水平クロッ
    ク信号に応じて順次先頭段から後尾段に転送して制御パ
    ルスを出力する水平転送回路を含み、 前記垂直走査回路は、垂直スタートパルスを垂直クロッ
    ク信号に応じて順次先頭段から後尾段に転送する垂直転
    送回路と、該水平転送回路の後尾段から出力された制御
    パルスを処理して垂直クロック信号を形成し該垂直転送
    回路に供給する垂直クロック信号発生回路とを含むこと
    を特徴とするアクティブマトリクス回路。
  4. 【請求項４】 前記能動素子は、絶縁性の基板に形成さ
    れた多結晶シリコンを素子領域とする薄膜トランジスタ
    からなることを特徴とする請求項３記載のアクティブマ
    トリクス回路。
  5. 【請求項５】 行状の選択線と、列状の信号線と、両者
    の交差部に配された能動素子と、各選択線を順次走査し
    て能動素子を選択する為の選択パルスを出力する垂直走
    査回路と、各信号線を開閉制御するための制御パルスを
    出力して選択された能動素子に対する信号の入力又は出
    力を行なう水平走査回路とからなるアクティブマトリク
    ス回路において、 前記水平走査回路は、入力されたスタートパルスをクロ
    ック信号に応じて順次先頭段から後尾段に転送して制御
    パルスを形成する転送回路と、後尾段から出力された制
    御パルスを処理して内部的にスタートパルスを形成し該
    転送回路の先頭段に入力するスタートパルス発生回路と
    を有することを特徴とするアクティブマトリクス回路。
  6. 【請求項６】 前記能動素子は、絶縁性の基板に形成さ
    れた多結晶シリコンを素子領域とする薄膜トランジスタ
    からなることを特徴とする請求項５記載のアクティブマ
    トリクス回路。
  7. 【請求項７】 行状の選択線と、列状の信号線と、両者
    の交差部に配された能動素子と、各選択線を順次走査し
    て能動素子を選択する為の選択パルスを出力する垂直走
    査回路と、各信号線を開閉制御するための制御パルスを
    出力して選択された能動素子に対する信号の入力又は出
    力を行なう水平走査回路とからなるアクティブマトリク
    ス回路において、 前記水平走査回路は、水平スタートパルスを水平クロッ
    ク信号に応じて順次先頭段から後尾段に転送して制御パ
    ルスを出力する水平転送回路を含み、 前記垂直走査回路は、垂直スタートパルスを垂直クロッ
    ク信号に応じて順次先頭段から後尾段に転送する垂直転
    送回路を含み、 外部から供給されるリセットパルスに応答して該水平転
    送回路及び垂直転送回路を強制的にリセットし、初期状
    態に復帰させるリセット回路を備えていることを特徴と
    するアクティブマトリクス回路。
  8. 【請求項８】 前記能動素子は、絶縁性の基板に形成さ
    れた多結晶シリコンを素子領域とする薄膜トランジスタ
    からなることを特徴とする請求項７記載のアクティブマ
    トリクス回路。
  9. 【請求項９】 行状の選択線と、列状の信号線と、両者
    の交差部に配された能動素子と、各選択線を順次走査し
    て能動素子を選択する為の選択パルスを出力する垂直走
    査回路と、各信号線を開閉制御するための制御パルスを
    出力して選択された能動素子に対する信号の入力又は出
    力を行なう水平走査回路とからなり、 前記水平走査回路は、第一のスタートパルスを第一のク
    ロック信号に応じて順次先頭段から後尾段に転送して制
    御パルスを出力する第一の転送回路を含み、前記垂直走
    査回路は、第二のスタートパルスを第二のクロック信号
    に応じて順次先頭段から後尾段に転送する第二の転送回
    路を含むアクティブマトリクス回路において、 外部から入力される低電圧のクロック信号を高電圧に昇
    圧して対応する転送回路の各段に供給する昇圧回路を備
    えており、 前記昇圧回路は、該転送回路の一段毎に対応して個別に
    クロック信号の昇圧を行なう複数のレベルシフタを有す
    ることを特徴とするアクティブマトリクス回路。
  10. 【請求項１０】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タからなることを特徴とする請求項９記載のアクティブ
    マトリクス回路。
  11. 【請求項１１】 各レベルシフタは、転送回路の対応す
    る段が転送動作を行なう時に合わせて昇圧動作を行なう
    ことを特徴とする請求項９記載のアクティブマトリクス
    回路。
  12. 【請求項１２】 各レベルシフタは、転送回路の対応す
    る段から出力されるパルスにより昇圧動作のオンオフが
    直接制御されていることを特徴とする請求項１１記載の
    アクティブマトリクス回路。
  13. 【請求項１３】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子と、各選択線を順次走査
    して能動素子を選択する為の選択パルスを出力する垂直
    走査回路と、各信号線を開閉制御するための制御パルス
    を出力して選択された能動素子に対する信号の入力又は
    出力を行なう水平走査回路とからなり、 前記水平走査回路は、第一のスタートパルスを第一のク
    ロック信号に応じて順次先頭段から後尾段に転送して制
    御パルスを出力する第一の転送回路を含み、前記垂直走
    査回路は、第二のスタートパルスを第二のクロック信号
    に応じて順次先頭段から後尾段に転送する第二の転送回
    路を含むアクティブマトリクス回路において、 外部から入力される低電圧のクロック信号を高電圧に昇
    圧して対応する転送回路の各段に供給する昇圧回路を備
    えており、 前記昇圧回路は、該転送回路の二段以上を単位とする組
    に対応して個別にクロック信号の昇圧を行なうレベルシ
    フタを有することを特徴とするアクティブマトリクス回
    路。
  14. 【請求項１４】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タからなることを特徴とする請求項１３記載のアクティ
    ブマトリクス回路。
  15. 【請求項１５】 各レベルシフタは、転送回路の対応す
    る二段以上の組が転送動作を行なう時に合わせて昇圧動
    作を行なうことを特徴とする請求項１３記載のアクティ
    ブマトリクス回路。
  16. 【請求項１６】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子と、各選択線を順次走査
    して能動素子を選択する為の選択パルスを出力する垂直
    走査回路と、各信号線を開閉制御するための制御パルス
    を出力して選択された能動素子に対する信号の入力又は
    出力を行なう水平走査回路とからなり、 前記水平走査回路は、スタートパルスをクロック信号に
    応じて順次先頭段から後尾段に転送して制御パルスを出
    力する転送回路を含むアクティブマトリクス回路におい
    て、 外部から入力される低電圧の該クロック信号を高電圧に
    昇圧して該転送回路の各段に供給する昇圧回路を備えて
    おり、 前記昇圧回路は、該転送回路の一段毎に対応して個別に
    クロック信号の昇圧を行なう複数のレベルシフタを有す
    ると共に、 前記転送回路の各段は、対応するレベルシフタから供給
    されたクロック信号に応じ転送動作を行なって制御パル
    スを出力し、 更に該制御パルスに応じ該クロック信号をサンプリング
    して各信号線を開閉制御するスイッチを含むことを特徴
    とするアクティブマトリクス回路。
  17. 【請求項１７】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タからなることを特徴とする請求項１６記載のアクティ
    ブマトリクス回路。
  18. 【請求項１８】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子と、該能動素子に接続さ
    れ外部から印加される面圧力に応じた信号を受ける電極
    と、各選択線を順次走査して能動素子を選択する為の選
    択パルスを出力する垂直走査回路と、各信号線を開閉制
    御するための制御パルスを出力して選択された能動素子
    を介し該信号を取り込む水平走査回路とからなる面圧力
    分布検出装置において、 前記垂直走査回路は、入力されたスタートパルスをクロ
    ック信号に応じて順次先頭段から後尾段に転送して選択
    パルスを形成する転送回路と、後尾段から出力された選
    択パルスを処理して、内部的にスタートパルスを形成し
    該転送回路の先頭段に入力するスタートパルス発生回路
    とを有することを特徴とする面圧力分布検出装置。
  19. 【請求項１９】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タからなることを特徴とする請求項１８記載の面圧力分
    布検出装置。
  20. 【請求項２０】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子と、該能動素子に接続さ
    れ外部から印加される面圧力に応じた信号を受ける電極
    と、各選択線を順次走査して能動素子を選択する為の選
    択パルスを出力する垂直走査回路と、各信号線を開閉制
    御するための制御パルスを出力して選択された能動素子
    を介し該信号を取り込む水平走査回路とからなる面圧力
    分布検出装置において、 前記水平走査回路は、水平スタートパルスを水平クロッ
    ク信号に応じて順次先頭段から後尾段に転送して制御パ
    ルスを出力する水平転送回路を含み、 前記垂直走査回路は、垂直スタートパルスを垂直クロッ
    ク信号に応じて順次先頭段から後尾段に転送する垂直転
    送回路と、該水平転送回路の後尾段から出力された制御
    パルスを処理して垂直クロック信号を形成し該垂直転送
    回路に供給する垂直クロック信号発生回路とを含むこと
    を特徴とする面圧力分布検出装置。
  21. 【請求項２１】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タからなることを特徴とする請求項２０記載の面圧力分
    布検出装置。
  22. 【請求項２２】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子と、該能動素子に接続さ
    れ外部から印加される面圧力に応じた信号を受ける電極
    と、各選択線を順次走査して能動素子を選択する為の選
    択パルスを出力する垂直走査回路と、各信号線を開閉制
    御するための制御パルスを出力して選択された能動素子
    を介し該信号を取り込む水平走査回路とからなる面圧力
    分布検出装置において、 前記水平走査回路は、入力されたスタートパルスをクロ
    ック信号に応じて順次先頭段から後尾段に転送して制御
    パルスを形成する転送回路と、後尾段から出力された制
    御パルスを処理して内部的にスタートパルスを形成し該
    転送回路の先頭段に入力するスタートパルス発生回路と
    を有することを特徴とする面圧力分布検出装置。
  23. 【請求項２３】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タからなることを特徴とする請求項２２記載の面圧力分
    布検出装置。
  24. 【請求項２４】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子と、該能動素子に接続さ
    れ外部から印加される面圧力に応じた信号を受ける電極
    と、各選択線を順次走査して能動素子を選択する為の選
    択パルスを出力する垂直走査回路と、各信号線を開閉制
    御するための制御パルスを出力して選択された能動素子
    を介し該信号を取り込む水平走査回路とからなる面圧力
    分布検出装置において、 前記水平走査回路は、水平スタートパルスを水平クロッ
    ク信号に応じて順次先頭段から後尾段に転送して制御パ
    ルスを出力する水平転送回路を含み、 前記垂直走査回路は、垂直スタートパルスを垂直クロッ
    ク信号に応じて順次先頭段から後尾段に転送する垂直転
    送回路を含み、 外部から供給されるリセットパルスに応答して該水平転
    送回路及び垂直転送回路を強制的にリセットし、初期状
    態に復帰させるリセット回路を備えていることを特徴と
    する面圧力分布検出装置。
  25. 【請求項２５】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タからなることを特徴とする請求項２４記載の面圧力分
    布検出装置。
  26. 【請求項２６】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子と、該能動素子に接続さ
    れ外部から印加される面圧力に応じた信号を受ける電極
    と、各選択線を順次走査して能動素子を選択する為の選
    択パルスを出力する垂直走査回路と、各信号線を開閉制
    御するための制御パルスを出力して選択された能動素子
    を介し該信号を取り込む水平走査回路とからなり、 前記水平走査回路は、第一のスタートパルスを第一のク
    ロック信号に応じて順次先頭段から後尾段に転送して制
    御パルスを出力する第一の転送回路を含み、前記垂直走
    査回路は、第二のスタートパルスを第二のクロック信号
    に応じて順次先頭段から後尾段に転送する第二の転送回
    路を含む面圧力分布検出装置において、 外部から入力される低電圧のクロック信号を高電圧に昇
    圧して対応する転送回路の各段に供給する昇圧回路を備
    えており、 前記昇圧回路は、該転送回路の一段毎に対応して個別に
    クロック信号の昇圧を行なう複数のレベルシフタを有す
    ることを特徴とする面圧力分布検出装置。
  27. 【請求項２７】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タからなることを特徴とする請求項２６記載の面圧力分
    布検出装置。
  28. 【請求項２８】 各レベルシフタは、転送回路の対応す
    る段が転送動作を行なう時に合わせて昇圧動作を行なう
    ことを特徴とする請求項２６記載の面圧力分布検出装
    置。
  29. 【請求項２９】 各レベルシフタは、転送回路の対応す
    る段から出力されるパルスにより昇圧動作のオンオフが
    直接制御されていることを特徴とする請求項２８記載の
    面圧力分布検出装置。
  30. 【請求項３０】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子と、該能動素子に接続さ
    れ外部から印加される面圧力に応じた信号を受ける電極
    と、各選択線を順次走査して能動素子を選択する為の選
    択パルスを出力する垂直走査回路と、各信号線を開閉制
    御するための制御パルスを出力して選択された能動素子
    を介し該信号を取り込む水平走査回路とからなり、 前記水平走査回路は、第一のスタートパルスを第一のク
    ロック信号に応じて順次先頭段から後尾段に転送して制
    御パルスを出力する第一の転送回路を含み、前記垂直走
    査回路は、第二のスタートパルスを第二のクロック信号
    に応じて順次先頭段から後尾段に転送する第二の転送回
    路を含む面圧力分布検出装置において、 外部から入力される低電圧のクロック信号を高電圧に昇
    圧して対応する転送回路の各段に供給する昇圧回路を備
    えており、 前記昇圧回路は、該転送回路の二段以上を単位とする組
    に対応して個別にクロック信号の昇圧を行なうレベルシ
    フタを有することを特徴とする面圧力分布検出装置。
  31. 【請求項３１】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タからなることを特徴とする請求項３０記載の面圧力分
    布検出装置。
  32. 【請求項３２】 各レベルシフタは、転送回路の対応す
    る二段以上の組が転送動作を行なう時に合わせて昇圧動
    作を行なうことを特徴とする請求項３０記載の面圧力分
    布検出装置。
  33. 【請求項３３】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子と、該能動素子に接続さ
    れ外部から印加される面圧力に応じた信号を受ける電極
    と、各選択線を順次走査して能動素子を選択する為の選
    択パルスを出力する垂直走査回路と、各信号線を開閉制
    御するための制御パルスを出力して選択された能動素子
    を介し該信号を取り込む水平走査回路とからなり、 前記水平走査回路は、スタートパルスをクロック信号に
    応じて順次先頭段から後尾段に転送して制御パルスを出
    力する転送回路を含む面圧力分布検出装置において、 外部から入力される低電圧の該クロック信号を高電圧に
    昇圧して該転送回路の各段に供給する昇圧回路を備えて
    おり、 前記昇圧回路は、該転送回路の一段毎に対応して個別に
    クロック信号の昇圧を行なう複数のレベルシフタを有す
    ると共に、 前記転送回路の各段は、対応するレベルシフタから供給
    されたクロック信号に応じ転送動作を行なって制御パル
    スを出力し、 更に該制御パルスに応じ該クロック信号をサンプリング
    して各信号線を開閉制御するスイッチを含むことを特徴
    とする面圧力分布検出装置。
  34. 【請求項３４】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タからなることを特徴とする請求項３３記載の面圧力分
    布検出装置。
  35. 【請求項３５】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子とを備え、各選択線を順
    次走査して能動素子を選択する為の選択パルスを出力す
    る垂直走査手順と、各信号線を開閉制御するための制御
    パルスを出力して選択された能動素子に対する信号の入
    力又は出力を行なう水平走査手順とからなるアクティブ
    マトリクス回路の駆動方法において、 前記垂直走査手順は、入力されたスタートパルスをクロ
    ック信号に応じて順次シフトレジスタの先頭段から後尾
    段に転送して選択パルスを形成する転送手順と、後尾段
    から出力された選択パルスを処理して、内部的にスター
    トパルスを形成し該シフトレジスタの先頭段に入力する
    スタートパルス発生手順とを有することを特徴とするア
    クティブマトリクス回路の駆動方法。
  36. 【請求項３６】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タを用いることを特徴とする請求項３５記載のアクティ
    ブマトリクス回路の駆動方法。
  37. 【請求項３７】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子とを備え、各選択線を順
    次走査して能動素子を選択する為の選択パルスを出力す
    る垂直走査手順と、各信号線を開閉制御するための制御
    パルスを出力して選択された能動素子に対する信号の入
    力又は出力を行なう水平走査手順とからなるアクティブ
    マトリクス回路の駆動方法において、 前記水平走査手順は、水平スタートパルスを水平クロッ
    ク信号に応じて順次水平シフトレジスタの先頭段から後
    尾段に転送して制御パルスを出力する水平転送手順を含
    み、 前記垂直走査手順は、垂直スタートパルスを垂直クロッ
    ク信号に応じて順次垂直シフトレジスタの先頭段から後
    尾段に転送する垂直転送手順と、該水平シフトレジスタ
    の後尾段から出力された制御パルスを処理して垂直クロ
    ック信号を形成し該垂直シフトレジスタに供給する垂直
    クロック信号発生手順とを含むことを特徴とするアクテ
    ィブマトリクス回路の駆動方法。
  38. 【請求項３８】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タを用いることを特徴とする請求項３７記載のアクティ
    ブマトリクス回路の駆動方法。
  39. 【請求項３９】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子とを備え、各選択線を順
    次走査して能動素子を選択する為の選択パルスを出力す
    る垂直走査手順と、各信号線を開閉制御するための制御
    パルスを出力して選択された能動素子に対する信号の入
    力又は出力を行なう水平走査手順とからなるアクティブ
    マトリクス回路の駆動方法において、 前記水平走査手順は、入力されたスタートパルスをクロ
    ック信号に応じて順次シフトレジスタの先頭段から後尾
    段に転送して制御パルスを形成する転送手順と、該シフ
    トレジスタの後尾段から出力された制御パルスを処理し
    て内部的にスタートパルスを形成し該シフトレジスタの
    先頭段に入力するスタートパルス発生手順とを有するこ
    とを特徴とするアクティブマトリクス回路の駆動方法。
  40. 【請求項４０】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タを用いることを特徴とする請求項３９記載のアクティ
    ブマトリクス回路の駆動方法。
  41. 【請求項４１】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子とを備え、各選択線を順
    次走査して能動素子を選択する為の選択パルスを出力す
    る垂直走査手順と、各信号線を開閉制御するための制御
    パルスを出力して選択された能動素子に対する信号の入
    力又は出力を行なう水平走査手順とからなるアクティブ
    マトリクス回路の駆動方法において、 前記水平走査手順は、水平スタートパルスを水平クロッ
    ク信号に応じて順次水平シフトレジスタの先頭段から後
    尾段に転送して制御パルスを出力する水平転送手順を含
    み、 前記垂直走査手順は、垂直スタートパルスを垂直クロッ
    ク信号に応じて順次垂直シフトレジスタの先頭段から後
    尾段に転送する垂直転送手順を含み、 外部から供給されるリセットパルスに応答して該水平シ
    フトレジスタ及び垂直シフトレフスタを強制的にリセッ
    トし、初期状態に復帰させるリセット手順を備えている
    ことを特徴とするアクティブマトリクス回路の駆動方
    法。
  42. 【請求項４２】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タを用いることを特徴とする請求項４１記載のアクティ
    ブマトリクス回路の駆動方法。
  43. 【請求項４３】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子とを備え、各選択線を順
    次走査して能動素子を選択する為の選択パルスを出力す
    る垂直走査手順と、各信号線を開閉制御するための制御
    パルスを出力して選択された能動素子に対する信号の入
    力又は出力を行なう水平走査手順とからなり、 前記水平走査手順は、第一のスタートパルスを第一のク
    ロック信号に応じて順次第一のシフトレジスタの先頭段
    から後尾段に転送して制御パルスを出力する第一の転送
    手順を含み、前記垂直走査手順は、第二のスタートパル
    スを第二のクロック信号に応じて順次第二のシフトレジ
    スタの先頭段から後尾段に転送する第二の転送手順を含
    むアクティブマトリクス回路の駆動方法において、 外部から入力される低電圧のクロック信号を高電圧に昇
    圧して対応するシフトレジスタの各段に供給する昇圧手
    順を備えており、 前記昇圧手順は、該シフトレジスタの一段毎に対応して
    個別にクロック信号の昇圧を行なう複数のレベルシフタ
    を用いることを特徴とするアクティブマトリクス回路の
    駆動方法。
  44. 【請求項４４】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タを用いることを特徴とする請求項４３記載のアクティ
    ブマトリクス回路の駆動方法。
  45. 【請求項４５】 各レベルシフタは、該シフトレジスタ
    の対応する段が転送動作を行なう時に合わせて昇圧動作
    を行なうことを特徴とする請求項４３記載のアクティブ
    マトリクス回路の駆動方法。
  46. 【請求項４６】 各レベルシフタは、該シフトレジスタ
    の対応する段から出力されるパルスにより昇圧動作のオ
    ンオフが直接制御されていることを特徴とする請求項４
    ５記載のアクティブマトリクス回路の駆動方法。
  47. 【請求項４７】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子とを備え、各選択線を順
    次走査して能動素子を選択する為の選択パルスを出力す
    る垂直走査手順と、各信号線を開閉制御するための制御
    パルスを出力して選択された能動素子に対する信号の入
    力又は出力を行なう水平走査手順とからなり、 前記水平走査手順は、第一のスタートパルスを第一のク
    ロック信号に応じて順次第一のシフトレジスタの先頭段
    から後尾段に転送して制御パルスを出力する第一の転送
    手順を含み、前記垂直走査手順は、第二のスタートパル
    スを第二のクロック信号に応じて順次第二のシフトレジ
    スタの先頭段から後尾段に転送する第二の転送手順を含
    むアクティブマトリクス回路の駆動方法において、 外部から入力される低電圧のクロック信号を高電圧に昇
    圧して対応するシフトレジスタの各段に供給する昇圧手
    順を備えており、 前記昇圧手順は、該シフトレジスタの二段以上を単位と
    する組に対応して個別にクロック信号の昇圧を行なうレ
    ベルシフタを用いることを特徴とするアクティブマトリ
    クス回路の駆動方法。
  48. 【請求項４８】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タを用いることを特徴とする請求項４７記載のアクティ
    ブマトリクス回路の駆動方法。
  49. 【請求項４９】 各レベルシフタは、シフトレジスタの
    対応する二段以上の組が転送動作を行なう時に合わせて
    昇圧動作を行なうことを特徴とする請求項４７記載のア
    クティブマトリクス回路の駆動方法。
  50. 【請求項５０】 行状の選択線と、列状の信号線と、両
    者の交差部に配された能動素子とを備え、各選択線を順
    次走査して能動素子を選択する為の選択パルスを出力す
    る垂直走査手順と、各信号線を開閉制御するための制御
    パルスを出力して選択された能動素子に対する信号の入
    力又は出力を行なう水平走査手順とからなり、 前記水平走査手順は、スタートパルスをクロック信号に
    応じて順次シフトレジスタの先頭段から後尾段に転送し
    て制御パルスを出力する転送手順を含むアクティブマト
    リクス回路の駆動方法において、 外部から入力される低電圧の該クロック信号を高電圧に
    昇圧して該シフトレジスタの各段に供給する昇圧手順を
    備えており、 前記昇圧手順は、該シフトレジスタの一段毎に対応して
    個別にクロック信号の昇圧を行なう複数のレベルシフタ
    を用いると共に、 前記シフトレジスタの各段は、対応するレベルシフタか
    ら供給されたクロック信号に応じ転送動作を行なって制
    御パルスを出力し、 更に該制御パルスに応じ該クロック信号をサンプリング
    して各信号線を開閉制御するスイッチ手順を含むことを
    特徴とするアクティブマトリクス回路の駆動方法。
  51. 【請求項５１】 前記能動素子は、絶縁性の基板に形成
    された多結晶シリコンを素子領域とする薄膜トランジス
    タを用いることを特徴とする請求項５０記載のアクティ
    ブマトリクス回路の駆動方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005061878A (ja) * 2003-08-19 2005-03-10 Seiko Epson Corp 静電容量検出装置
JP2006081570A (ja) * 2004-09-14 2006-03-30 Seiko Epson Corp 電子装置の駆動方法
JP2006119409A (ja) * 2004-10-22 2006-05-11 Seiko Epson Corp マトリクス装置の駆動回路、マトリクス装置、電気光学装置、電子機器
WO2012137849A1 (ja) * 2011-04-08 2012-10-11 シャープ株式会社 表示装置、表示装置の駆動方法
KR101344835B1 (ko) 2006-12-11 2013-12-26 삼성디스플레이 주식회사 게이트 구동 신호 지연을 감소시키는 방법 및 액정 표시장치

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3684233B2 (ja) * 2002-05-14 2005-08-17 キヤノン株式会社 指紋入力装置及びその製造方法
TWI237209B (en) * 2002-05-31 2005-08-01 Sanyo Electric Co Surface pressure distribution sensor and method for making same
US20050157914A1 (en) * 2002-08-21 2005-07-21 Jee-Hoon Kim TFT sensor having improved imaging surface
KR100947534B1 (ko) * 2003-07-15 2010-03-12 삼성전자주식회사 표시 장치
JP2005069869A (ja) * 2003-08-25 2005-03-17 Seiko Epson Corp 静電容量検出装置及びその駆動方法、指紋センサ並びにバイオメトリクス認証装置
JP4396814B2 (ja) * 2003-09-01 2010-01-13 セイコーエプソン株式会社 静電容量検出装置及び電子機器
US7075316B2 (en) * 2003-10-02 2006-07-11 Alps Electric Co., Ltd. Capacitance detector circuit, capacitance detection method, and fingerprint sensor using the same
US7373843B2 (en) * 2005-06-02 2008-05-20 Fidelica Microsystems Flexible imaging pressure sensor
KR101314088B1 (ko) * 2005-06-28 2013-10-02 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 액정표시장치
JP4887799B2 (ja) * 2006-01-20 2012-02-29 ソニー株式会社 表示装置および携帯端末
JP4943033B2 (ja) * 2006-03-20 2012-05-30 三菱電機株式会社 画像表示装置
KR101243806B1 (ko) * 2006-06-30 2013-03-18 엘지디스플레이 주식회사 쉬프트 레지스터
JP4375410B2 (ja) * 2007-02-15 2009-12-02 船井電機株式会社 表示装置および表示駆動回路
JP5136198B2 (ja) * 2008-05-14 2013-02-06 ソニー株式会社 半導体デバイス、表示パネル及び電子機器
TW201412027A (zh) * 2012-09-14 2014-03-16 Chicony Electronics Co Ltd 矩陣測試方法、系統及電壓時脈控制方法
TWI524324B (zh) * 2014-01-28 2016-03-01 友達光電股份有限公司 液晶顯示器
TWI569211B (zh) * 2014-12-26 2017-02-01 義隆電子股份有限公司 指紋感測器的感測方法及電路
US9946101B2 (en) * 2015-03-13 2018-04-17 Apple Inc. Gate driver control circuit
TWI540514B (zh) * 2015-05-05 2016-07-01 晨星半導體股份有限公司 用以偵測使用者碰觸之感應裝置
JP6878066B2 (ja) * 2016-03-30 2021-05-26 株式会社ジャパンディスプレイ 指紋センサ及び指紋センサモジュール
KR102509067B1 (ko) * 2016-04-08 2023-03-13 삼성디스플레이 주식회사 사용자 인증장치, 그것의 입력 센싱 모듈 및 사용자 인증방법
CN106157890B (zh) * 2016-08-15 2018-03-30 京东方科技集团股份有限公司 一种纹路识别显示装置及驱动方法
CN106919927B (zh) * 2017-03-07 2019-08-27 京东方科技集团股份有限公司 一种指纹识别装置及其信号读取方法、显示装置
CN106710561B (zh) * 2017-03-08 2019-09-17 京东方科技集团股份有限公司 一种移位寄存器、栅线集成驱动电路及显示装置
US10333397B2 (en) 2017-07-18 2019-06-25 Stmicroelectronics International N.V. Multi-stage charge pump circuit operating to simultaneously generate both a positive voltage and a negative voltage
US10050524B1 (en) 2017-11-01 2018-08-14 Stmicroelectronics International N.V. Circuit for level shifting a clock signal using a voltage multiplier
CN109660645A (zh) * 2018-12-18 2019-04-19 武汉华星光电半导体显示技术有限公司 一种显示装置及其使用方法
CN111126343B (zh) * 2019-12-31 2022-08-16 厦门天马微电子有限公司 用于光电传感器的驱动方法及驱动装置、显示装置
CN111489676B (zh) * 2020-04-26 2024-04-16 京东方科技集团股份有限公司 一种阵列基板、驱动方法及显示装置
KR20230027439A (ko) 2021-08-19 2023-02-28 주식회사 엘엑스세미콘 전원관리회로 및 이의 구동방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49128644A (ja) * 1973-04-09 1974-12-10
JPS56130896A (en) * 1980-03-13 1981-10-14 Nec Corp Serial memory device
JPS6148852B2 (ja) * 1980-03-24 1986-10-27 Morita Mfg
JPS6425194A (en) * 1987-07-22 1989-01-27 Hitachi Ltd Display device
JPH0758234B2 (ja) * 1992-04-16 1995-06-21 株式会社エニックス 半導体マトリクス型微細面圧分布センサ
JPH1068663A (ja) * 1996-08-27 1998-03-10 Sony Corp 薄膜半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5400662A (en) * 1992-04-17 1995-03-28 Enix Corporation Matrix type surface pressure distribution detecting element
GB9608747D0 (en) * 1996-04-26 1996-07-03 Philips Electronics Nv Fingerprint sensing devices and systems incorporating such
JP3516323B2 (ja) * 1996-05-23 2004-04-05 シャープ株式会社 シフトレジスタ回路および画像表示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49128644A (ja) * 1973-04-09 1974-12-10
JPS56130896A (en) * 1980-03-13 1981-10-14 Nec Corp Serial memory device
JPS6148852B2 (ja) * 1980-03-24 1986-10-27 Morita Mfg
JPS6425194A (en) * 1987-07-22 1989-01-27 Hitachi Ltd Display device
JPH0758234B2 (ja) * 1992-04-16 1995-06-21 株式会社エニックス 半導体マトリクス型微細面圧分布センサ
JPH1068663A (ja) * 1996-08-27 1998-03-10 Sony Corp 薄膜半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005061878A (ja) * 2003-08-19 2005-03-10 Seiko Epson Corp 静電容量検出装置
JP4517599B2 (ja) * 2003-08-19 2010-08-04 セイコーエプソン株式会社 静電容量検出装置
JP2006081570A (ja) * 2004-09-14 2006-03-30 Seiko Epson Corp 電子装置の駆動方法
JP4556577B2 (ja) * 2004-09-14 2010-10-06 セイコーエプソン株式会社 電子装置の駆動方法
JP2006119409A (ja) * 2004-10-22 2006-05-11 Seiko Epson Corp マトリクス装置の駆動回路、マトリクス装置、電気光学装置、電子機器
KR101344835B1 (ko) 2006-12-11 2013-12-26 삼성디스플레이 주식회사 게이트 구동 신호 지연을 감소시키는 방법 및 액정 표시장치
WO2012137849A1 (ja) * 2011-04-08 2012-10-11 シャープ株式会社 表示装置、表示装置の駆動方法

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