KR20010098840A - 액티브 매트릭스 회로 및 그 구동 방법과 면압력 분포검출 장치 - Google Patents

액티브 매트릭스 회로 및 그 구동 방법과 면압력 분포검출 장치 Download PDF

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이데이 노부유끼
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Abstract

본 발명의 액티브 매트릭스 회로는 시스템의 회로 구성을 단순화하는 것으로, 이 액티브 매트릭스 회로는 행형의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로를 가진다. 수직 주사 회로는 입력된 스타트 펄스를 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 선택 펄스를 형성하는 전송 회로와, 후미단으로부터 출력된 선택 펄스를 처리하여, 내부적으로 스타트 펄스를 형성하여 전송 회로의 선두단에 입력하는 스타트 펄스 발생 회로를 가진다. 클록 신호를 내부에서 발생시킬 수도 있다. 또, 수평 주사 회로에 공급하는 스타트 펄스도 내부에서 발생시킬 수 있다.

Description

액티브 매트릭스 회로 및 그 구동 방법과 면압력 분포 검출 장치{ACTIVE MATRIX CIRCUIT, METHOD OF DRIVING THE SAME, AND SURFACE PRESSURE DISTRIBUTION DETECTING APPARATUS}
본 발명은 액티브 매트릭스 회로 및 그 구동 방법과 면압력 분포 검출 장치에 관한 것이다.
액티브 매트릭스 회로는 기본적으로 행형의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어진다. 이러한 구성을 가지는 액티브 매트릭스 회로는, 예를 들면 액정 표시 장치나 면압력 분포 검출 장치에 응용 가능하다. 액정 표시 장치 등의 디스플레이에 응용하는 경우에, 수평 주사 회로는 능동 소자에접속된 화소 전극에 대해 화상 신호를 출력한다. 한편, 지문(指紋) 검출기 등의 면압력 분포 검출 장치에 응용하는 경우에는, 능동 소자에 접속된 전극에 인가된 압력 신호가 입력된다.
전술한 수평 주사 회로는 시프트 레지스터로 이루어지는 전송 회로를 포함하고, 수평 스타트 펄스를 수평 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력한다. 또, 수직 주사 회로는 수직 스타트 펄스를 수직 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하는 수직 전송 회로를 포함한다. 종래에는, 이들 전송 회로에 공급되는 스타트 펄스나 클록 신호는 외부의 타이밍 제너레이터(timing generator)로부터 공급되었다. 그러나, 이들을 외부로부터 공급하면 액티브 매트릭스 회로를 응용한 시스템 전체의 구성이 복잡하게 된다는 문제가 있다. 또, 종래에는 외부로부터 입력되는 저전압(low-voltage)의 스타트 펄스나 클록 신호를 내부에서 고전압(high-voltage)의 클록 신호로 승압하여 전송 회로에 공급하기 위한 승압 회로(voltage multiplying circuit)를 구비하고 있다. 그러나, 이 승압 회로는 전송 회로의 각 단에 공급되는 클록 신호를 하나의 레벨 시프터(level shifter)로 승압하기 때문에, 부하가 과대하게 되는 경향이 있어, 신호 지연(signal delay)이나 소비 전류의 증대 등의 문제가 발생하였다.
도 1은 본 발명에 따른 액티브 매트릭스 회로의 응용예를 나타내는 면압력 분포 검출 장치를 도식적으로 도시한 도면이다.
도 2는 도 1에 도시한 액티브 매트릭스 회로의 구체적인 구성을 도시한 단면도이다.
도 3은 도 1에 도시한 액티브 매트릭스 회로의 전체적인 구성을 도시한 회로도이다.
도 4는 본 발명의 제1 실시예를 도시한 블록도이다.
도 5는 제1 실시예의 동작을 설명하는 파형도이다.
도 6은 제1 실시예의 구체적인 예를 도시한 회로도이다.
도 7은 도 6에 도시한 회로의 다른 구체적인 구성을 도시한 회로도이다.
도 8은 본 발명의 제2 실시예를 도시한 블록도이다.
도 9는 제2 실시예의 동작을 설명하는 타이밍 차트이다.
도 10은 제2 실시예의 구체적인 예를 도시한 회로도이다.
도 11은 제2 실시예의 다른 구체적인 예를 도시한 회로도이다.
도 12는 도 11에 도시한 회로의 다른 구체적인 구성예를 나타내는 회로도이다.
도 13은 본 발명의 제3 실시예를 도시한 블록도이다.
도 14는 제3 실시예의 동작을 설명하는 타이밍 차트이다.
도 15는 제3 실시예의 동작을 설명하는 다른 타이밍 차트이다.
도 16은 제3 실시예의 구체적인 예를 도시한 회로도이다.
도 17은 제3 실시예의 다른 구체적인 예를 도시한 회로도이다.
도 18은 제3 실시예의 다른 구체적인 예를 도시한 회로도이다.
도 19는 도 18에 도시한 회로의 구체적인 구성을 도시한 회로도이다.
도 20은 본 발명의 제4 실시예를 도시한 블록도이다.
도 21은 제4 실시예의 동작을 설명하는 타이밍 차트이다.
도 22는 제4 실시예의 구체적인 예를 도시한 회로도이다.
도 23은 제4 실시예의 다른 구체적인 예를 도시한 회로도이다.
도 24는 본 발명의 제5 실시예를 도시한 블록도이다.
도 25는 제5 실시예의 동작을 설명하는 타이밍 차트이다.
도 26은 제5 실시예의 구체적인 구성예를 도시한 회로도이다.
도 27은 액티브 매트릭스 회로의 참고적인 예를 도시한 블록도이다.
도 28은 본 발명의 제6 실시예를 도시한 블록도이다.
도 29는 제6 실시예의 동작을 설명하는 타이밍 차트이다.
도 30은 액티브 매트릭스 회로의 다른 참고적인 예를 도시한 블록도이다.
도 31은 본 발명의 제7 실시예를 도시한 블록도이다.
도 32는 제7 실시예의 동작을 설명하는 타이밍 차트이다.
도 33은 제7 실시예의 구체적인 회로 구성예를 도시한 회로도이다.
도 34는 본 발명에 이러한 액티브 매트릭스 회로에 이용하는 박막 트랜지스터의 제조 방법을 도시한 공정도이다.
〈도면의 주요부분에 대한 부호의 설명〉
21：수직 스타트 펄스 발생 회로, 22：수직 전송 회로, 30：레벨 시프터, 25：수직 클록 신호 발생 회로, 31：레벨 시프터, 41：수평 전송 회로
전술한 종래의 기술 과제를 해결하기 위하여 이하의 수단을 강구하였다. 즉, 본 발명의 제1 양상은 행형의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지는 액티브 매트릭스 회로에 있어서, 상기 수직 주사 회로는 입력된 스타트 펄스(start pulse)를 클록 신호(clock signal)에 따라 순차로 선두단(first stage)으로부터 후미단(final stage)에 전송하여 선택 펄스를 형성하는 전송 회로(transfer circuit)와, 전송 회로의 후미단으로부터 출력된 선택 펄스를 처리하여, 내부적으로 스타트 펄스를 형성하여 상기 전송 회로의 선두단에 입력하는 스타트 펄스 발생 회로(start pulse generating circuit)를 가지는 것을 특징으로 한다.
본 발명의 제2 양상은 행형의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지는 액티브 매트릭스 회로에 있어서, 상기 수평 주사 회로는 수평 스타트 펄스를 수평 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 수평 전송 회로를 포함하고, 상기 수직 주사 회로는 수직 스타트 펄스를 수직 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하는 수직 전송 회로와, 상기 수평 전송 회로의 후미단으로부터 출력된 제어 펄스를 처리하여 수직 클록 신호를 형성하여 상기 수직 전송 회로에 공급하는 수직 클록 신호 발생 회로(vertical clock signal generator)를 포함하는 것을 특징으로 한다.
본 발명의 제3 양상은 행형의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지는 액티브 매트릭스 회로에 있어서, 상기 수평 주사 회로는 입력된 스타트 펄스를 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 형성하는 전송 회로와, 전송 회로의 후미단으로부터 출력된 제어 펄스를 처리하여 내부적으로 스타트 펄스를 형성하여 상기 전송 회로의 선두단에 입력하는 스타트 펄스 발생 회로를 가지는 것을 특징으로 한다.
본 발명의 제4 양상은 행형의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지는 액티브 매트릭스 회로에 있어서, 상기 수평 주사 회로는 수평 스타트 펄스를 수평 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 수평 전송 회로를 포함하고, 상기 수직 주사 회로는 수직 스타트 펄스를 수직 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하는 수직 전송 회로를 포함하며, 외부로부터 공급되는 리셋 펄스(reset pulse)에응답하여 상기 수평 전송 회로 및 수직 전송 회로를 강제적으로 리셋하여 초기 상태로 복귀시키는 리셋 회로를 추가로 구비하고 있다.
본 발명의 제5 양상은 행형의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지고, 상기 수평 주사 회로는 제1 스타트 펄스를 제1 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 제1 수평 전송 회로를 포함하고, 상기 수직 주사 회로는 제2 스타트 펄스를 제2 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하는 제2 수평 전송 회로를 포함하는 액티브 매트릭스 회로에 있어서, 외부로부터 입력되는 저전압의 클록 신호를 고전압의 클록 신호로 승압하여 대응하는 전송 회로의 각 단에 공급하는 승압 회로를 추가로 구비하고, 상기 승압 회로는 상기 전송 회로의 1단마다 대응하여 개별적으로 클록 신호를 승압하는 복수의 레벨 시프터를 포함하는 것을 특징으로 한다. 각 레벨 시프터는 전송 회로의 대응하는 단의 전송 동작에 동기하여 승압 동작을 행하는 것이 바람직하다. 또, 각 레벨 시프터는 전송 회로의 대응하는 단으로부터 출력되는 펄스에 의해 승압 동작의 온-오프가 직접 제어된다.
본 발명의 제6 양상은 행형의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지고, 상기 수평 주사 회로는 제1 스타트 펄스를 제1 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 제1 수평 전송 회로를 포함하고, 상기 수직 주사 회로는 제2 스타트 펄스를 제2 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하는 제2 수평 전송 회로를 포함하는 액티브 매트릭스 회로에 있어서, 외부로부터 입력되는 저전압의 클록 신호를 고전압의 클록 신호로 승압하여 대응하는 전송 회로의 각 단에 공급하는 승압 회로를 추가로 구비하고, 상기 승압 회로는 상기 전송 회로의 2단 이상을 단위로 하는 조에 대응하여 개별적으로 클록 신호를 승압하는 레벨 시프터를 포함한다. 각 레벨 시프터는 전송 회로가 대응하는 2단 이상의 조의 전송 동작에 동기하여 승압 동작을 행하는 것이 바람직하다.
본 발명의 제7 양상은 행형의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지고, 상기 수평 주사 회로는 스타트 펄스를 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 전송 회로를 포함하는 액티브 매트릭스 회로에 있어서, 외부로부터 입력되는 저전압의 상기 클록 신호를 고전압의 클록 신호로 승압하여 상기 전송 회로의 각 단에 공급하는 승압 회로를 추가로 구비하고, 상기 승압 회로는 상기 전송 회로의 1단마다 대응하여개별적으로 클록 신호를 승압하는 복수의 레벨 시프터를 포함하며, 상기 전송 회로의 각 단은 대응하는 레벨 시프터로부터 공급된 클록 신호에 따라 전송 동작을 행하여 제어 펄스를 출력하고, 상기 제어 펄스에 대응하여 상기 클록 신호를 샘플링하여 각 신호선을 개폐 제어하는 스위치를 추가로 구비한다.
본 발명의 제1 양상에 따르면, 전송 동작이 개시된 후, 최초단(first-stage)의 수직 라인(제1행)부터 전송이 가능하도록 수직 스타트 펄스를 내부적으로 형성하고 있다. 수직 전송 회로의 최종단으로부터 출력된 선택 펄스를 처리하여 스타트 펄스를 형성하여 선두단에 공급하고 있다. 이러한 루프 회로로 구성함으로써, 외부 입력을 삭감시켜 회로의 소비 전력 감소를 실현한다. 본 발명의 제2 양상에 따르면, 전송 동작의 개시에 따라 최초단의 수직 라인을 동작시킨 후, 제2단째 이후부터는 수평 전송 회로로부터 출력되는 제어 펄스를 처리하여 수직 클록 신호를 내부적으로 합성하고, 이것에 의해 스타트 펄스를 순차로 전송하고 있다. 수직 클록 신호를 내부적으로 형성하기 때문에, 그 만큼 외부 입력을 삭감할 수 있어 회로의 소비 전력 감소를 실현할 수 있다. 본 발명의 제3 양상에 따르면, 수평 전송 회로에 일단 수평 스타트 펄스를 공급하여 동작을 개시한 후에는, 차례로 수평 스타트 펄스를 내부적으로 발생시켜 전송 동작을 반복하여 지속시킨다. 이러한 루프형의 전송을 실현함으로써, 외부 입력을 감소시켜 회로의 소비 전력을 감소시킨다. 본 발명의 제4 양상에 따르면, 외부로부터 입력되는 리셋 펄스에 의해 전송 회로 내의 전위 상태를 확정함으로써 어떤 시점에서나 전송 상태를 강제적으로 초기화할 수 있다. 과거의 상태에 관계없이 전송 회로 내의 전위 상태를 확정함으로써, 원하는 시점부터 데이터 전송을 기동시킬 수 있게 되어 데이터 처리 시간을 단축시킬 수 있다. 본 발명의 제5 양상에 따르면, 외부로부터 입력되는 저전압의 클록 신호를 고전압의 클록 신호로 승압하여 대응하는 전송 회로의 각 시프트 레지스터 단에 공급하는 승압 회로가, 전송 회로의 1단마다 대응하여 개별적으로 클록 신호를 승압하는 복수의 레벨 시프터로 구성되어 있다. 각 레벨 시프터는 전송 회로의 대응하는 단의 전송 동작에 동기하여 승압 동작을 행하기 때문에, 소비 전력을 감소시킬 수 있다. 이와 같이 전송 회로의 시프트 레지스터 1개에 대해 레벨 시프터 1개를 대응시켜 설치하는 구성은 전송단의 선두단이나 후미단에 적용하면 유효하다. 본 발명의 제6 양상에 따르면, 승압 회로가 전송 회로의 2단 이상을 단위로 하는 조에 대응하여 개별적으로 클록 신호를 승압하는 레벨 시프터로 구성되어 있다. 전송 회로의 시프트 레지스터 1단마다 레벨 시프터를 설치하는 경우에 비해, 레벨 시프터의 개수를 삭감시킬 수 있기 때문에, 승압 회로의 규모를 축소시킬 수 있다. 특히, 전송 회로의 중단(middle stage)에 적용하면 효과적이다. 본 발명의 제7 양상에 따르면, 승압 회로가 수평 전송 회로의 1단마다 대응하여 개별적으로 클록 신호를 승압하는 복수의 레벨 시프터로 구성되는 동시에, 수평 전송 회로의 각 단은 대응하는 레벨 시프터로부터 공급된 클록 신호에 따라 전송 동작을 행하여 제어 펄스를 출력하고, 이 제어 펄스에 대응하여 상기 클록 신호를 샘플링하여 각 신호선을 개폐 제어하는 스위치를 추가로 포함하고 있다. 승압된 클록 신호를 직접 스위치의 개폐 제어에 이용함으로써 회로 내에서의 전체 신호 전달 지연을 억제하는 것이 가능하게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 도 1은 본 발명에 따른 액티브 매트릭스 회로의 일 실시예인 면압력 분포 검출 장치를 도식적으로 나타내고 있다. 이 면압력 분포 검출 장치는 지문 센서로서 사용되고 있으며, 유리 등으로 이루어지는 기판(201) 상에 박막 반도체 프로세스에 의해 검출부(202)를 설치하고, 그 위에 가요성 필름(203, flexible film)을 탑재한 것이다. 필름(203)은 두께 10μm 전후의 폴리에스테르 또는 폴리아미드로 이루어지고, 그 하면에는 증착법 등에 의해 도전막(conductive film)이 형성되어 있다. 이 도전막은 접지되어 있다. 검출부(202)는 매트릭스 형상으로 배치된 전극과 이들에 접속된 박막 트랜지스터를 포함하고 있다. 지문 검출은 도시한 바와 같이 필름(203) 상에 검출 대상이 되는 손가락(205)을 놓고 가볍게 가압하면, 지문의 융기선이 접촉한 부위에서, 필름(203)의 하면에 형성되어 있는 도전막이 그 밑에 있는 검출부(202)의 각 박막 트랜지스터에 접속된 센서 전극과 접촉하고, 그 결과 각 전극이 도전막(203)을 통하여 접지된다. 이와 같이 하여 외부로부터 인가되는 신호 전압을 매트릭스형으로 배치된 전극 및 대응하는 박막 트랜지스터를 통하여 검출하여 지문을 읽어낸다. 또한, 본 발명에 의한 액티브 매트릭스 회로는 지문 센서 등의 면압력 분포 검출 장치뿐만 아니라, 액티브 매트릭스형의 액정 표시 장치 등에도 적용 가능하다.
도 2는 도 1에 도시한 검사부(202)의 구체적인 구성예를 나타내는 도식적인 부분 단면도이다. 도 2에 도시한 바와 같이, 액티브 매트릭스 회로는 유리 등으로이루어지는 절연 기판(1)을 이용하여 형성되어 있다. 절연 기판(1) 상에는 서로 접속된 전극(2) 및 박막 트랜지스터(3)의 조를 포함하는 소자 영역이 매트릭스형으로 집적(集積) 배열되어 있다. 또한, 도면에서는 이해를 용이하게 하기 위해 1개의 소자 영역만이 도시되어 있다. 이러한 구성을 가지는 박막 반도체 장치를 예를 들면 면압력 분포 검출 회로에 이용하는 경우에는, 절연 기판(1) 상에 이방성(異方性)을 가지는 도전 필름(4)이 겹쳐진다. 각 전극(2)은 소자 영역마다 도전 필름(4)을 개재하여 바로 위로부터 인가되는 신호 전압에 감응한다. 각 박막 트랜지스터(3)는 순차로 온-오프 제어되어, 대응하는 전극(2)에 인가된 신호 전압을 검출한다. 전극(2)을 형성한 감응 부분(SR, sensitive part)이 대응하는 박막 트랜지스터(3) 및 신호 배선(9)이나 게이트 배선을 형성한 비감응 부분(NSR, insensetive part)의 상방을 피복하도록 연장되어 형성되어 있고, 각 소자 영역 내에서 감응 부분(SR)의 표면이 최상방의 위치가 된다. 바꿔 말하면, 비감응 부분(NSR)에 포함되는 박막 트랜지스터(3)나 신호 배선(9) 및 게이트 배선을 전극(2)이 전면적으로 차폐하고 있는 구조로 되어 있다. 이러한 구성에 의해, 도전 필름(4)을 개재하여 인가되는 신호 전압을 검출할 때, 신호 배선(9) 및 게이트 배선으로부터 수직 방향으로 발생하는 기생 전계(parasitic electric field)의 악영향을 방지하고 있다. 즉, 도전 필름(4) 측에서 보아 절연 기판(1)의 표면은 기본적으로 전극(2)만이 되어 검출력이 향상된다.
계속해서 도 2를 참조하여 이 장치의 구조를 상세하게 설명한다. 박막 트랜지스터(3)는 톱 게이트 구조(top-gate structure)를 가지고, 위로부터 순서대로 게이트 전극(6), 게이트 절연막(5) 및 반도체 박막(7)을 적층한 것이다. 구체적으로는, 석영 유리 등으로 이루어지는 절연 기판(1) 상에 다결정 실리콘 등으로 이루어지는 반도체 박막(7)이 아일랜드(island) 형상으로 패터닝되어 있다. 그 위에는 게이트 절연막(5)을 개재하여 게이트 전극(6)이 패터닝되어 형성되어 있다. 또한, 도시하지 않았지만 이 게이트 전극(6)으로부터 게이트 배선이 연장되어 형성되어 있다. 또, 게이트 전극(6)의 양측에는 소스 영역(D) 및 드레인 영역(S)이 반도체 박막(7)에 형성되어 있다. 게이트 전극(6) 및 반도체 박막(7)은 포스포실리케이트 유리(phosphosilicate glass) 등으로 이루어진 제1 층간 절연막(8)에 의해 피복되어 있다. 그 위에는 금속막으로 이루어지는 신호 배선(9)이 패터닝되어 형성되어 있고, 컨택트 홀(contact hole)을 통하여 박막 트랜지스터(3)의 소스 영역(S)에 전기 접속되어 있다. 이 신호 배선(9)은 제2 층간 절연막(10)에 의해 피복되어 있다. 제2 층간 절연막(10) 상에는 전극(2)이 패터닝되어 형성되어 있다. 이 전극(2)은 제2 층간 절연막(10) 및 제1 층간 절연막(8)에 형성된 컨택트 홀을 통하여 박막 트랜지스터(3)의 드레인 영역(D)에 전기 접속되어 있다. 도 2로부터 명확히 나타난 바와 같이, 이 전극(2)은 비감응 부분(NSR)에 포함되는 박막 트랜지스터(3), 신호 배선(9, signal line) 및 게이트 배선(gate line)을 도전 필름(4)으로부터 차폐하도록 형성되어 있다. 또한, 전극(2)은 예를 들면 ITO 등으로 이루어지는 투명 도전막을 패터닝한 것이다. 면압력 분포 검출 장치에 응용하는 경우, 이 박막 반도체 디바이스는 반드시 투명할 필요는 없고, 따라서 전극(2)도 반드시 ITO 등의 투명 도전막으로 형성해야 할 필요는 없다. 단, ITO는 화학적인안정성 및 기계적인 강도가 실용적으로 충분한 수준이며, 전극 재료로서 우수하기 때문에 본 실시예에서는 이것을 사용하고 있다. 단, 본 발명은 ITO에 한정되는 것이 아니라, 예를 들면 알루미늄 등을 전극(2)에 이용하는 것도 물론 가능하다.
계속해서, 도 2를 참조하여 이 박막 반도체 디바이스의 제조 방법을 간단히 설명한다. 먼저, 내열성을 가지는 석영 유리 등으로 이루어지는 절연 기판(1) 상에 비정질 실리콘을 CVD 등에 의하여 형성한다. 계속해서, 1000℃ 이상의 처리 온도로 고상(固相) 성장시켜 비정질 실리콘(non-crystalline silicon)을 다결정 실리콘(polycrystalline silicon)으로 전환한다. 이와 같이 하여, 고성능화된 반도체 박막(7)을 아일랜드 형상으로 패터닝한다. 이 위에 게이트 절연막(5)을 형성한다. 구체적으로는, 반도체 박막(7)을 1000℃ 이상의 고온으로 열처리하고, 열산화막을 형성하여 이것을 게이트 절연막(5, gate insulating film)으로 한다. 또한, 게이트 절연막(5) 상에 저저항화한 다결정 실리콘(low-resistance polycrystalline silicon) 등으로 이루어지는 게이트 전극(6)을 형성한다. 이 게이트 전극(6)을 마스크로서 이온 임플랜테이션(ion implantation) 등에 의하여 불순물 이온을 고농도로 반도체 박막(7)에 주입하여 드레인 영역(D) 및 소스 영역(S)을 형성한다. 계속해서, PSG 등으로 이루어지는 제1 층간 절연막(8)을 CVD 등에 의해 퇴적한다. 이 제1 층간 절연막(8)에 컨택트 홀을 형성한 후, 그 위에 알루미늄 등의 금속을 스퍼터링(sputtering)으로 퇴적한다. 이 알루미늄 등의 금속을 소정의 형상으로 패터닝하여 신호 배선(9)으로 가공한다. 이 신호 배선(9)은 컨택트 홀을 통하여 박막 트랜지스터(3)의 소스 영역(S)과 전기 접속된다. 또한, 신호 배선(9)을 피복하도록 PSG 등으로 이루어지는 제2 층간 절연막(10)을 퇴적한다. 이 제2 층간 절연막(10) 및 제1 층간 절연막(8)을 관통하여 컨택트 홀을 형성한 후, 스퍼터링 등에 의하여 ITO를 퇴적한다. 이 ITO를 소정의 형상으로 패터닝하여 전극(2)으로 가공한다. 전극(2)은 제2 층간 절연막(10) 및 제1 층간 절연막(8)에 형성된 컨택트 홀을 통하여 박막 트랜지스터(3)의 드레인 영역(D)과 전기 접속된다. 또한, 게이트 전극(6)의 패터닝 가공과 동시에 게이트 배선도 패터닝 가공한다.
도 3은 도 1 및 도 2에 도시한 액티브 매트릭스 회로의 전체 구성을 나타낸 도식적인 회로 블록도이다. 도 3에 도시한 바와 같이, 이 회로는 행형으로 배열한 복수의 게이트 배선(선택선)(6a)과 열형으로 배열한 복수의 신호 배선(9)을 구비하고 있다. 두 배선(6a, 9)의 각 교차부에는 전극(2) 및 박막 트랜지스터(3)가 형성되어 있다. 박막 트랜지스터(3)의 소스 영역은 대응하는 신호 배선(9)에 접속되고, 드레인 영역은 대응하는 전극(2)에 접속되며, 게이트 전극은 대응하는 게이트 배선(6a)에 접속되어 있다. 또한, 도 3에 도시하지 않았지만 행렬 배치한 전극(2)의 표면은 이방성을 가지는 도전 필름으로 덮여 있다. 복수의 게이트 배선(6a)에는 내장된 수직 주사 회로(20)가 접속되어 있고, 선택 펄스(øV1, øV2, …, øVM)를 출력하여 각 게이트 배선(6a)을 수직 주사하고, 1수평 기간마다 1행의 박막 트랜지스터(3)를 온(ON)하여 대응하는 1행의 전극(2)을 선택한다. 또한, 내장된 수평 주사 회로(40)가 각 신호 배선(9)에 접속되어 있다. 이 수평 주사 회로(40)는 1수평 기간 내에 각 신호 배선(9)을 순차로 주사하여, 온 상태로 있는 트랜지스터(3)를통하여 전극(2)으로부터 신호 전압을 읽어낸다. 이 신호 전압은 도전 필름을 통하여 각 전극(2)에 인가된 것이다. 구체적으로는, 각 신호 배선(9)이 스위치(103)를 통하여 신호 라인(104)에 접속되어 있고, 읽어낸 신호 전압은 차례로 외부의 검출 회로(60)에 공급된다. 이 검출 회로(60)는 읽어낸 신호 전압을 해석하여 지문의 패턴 등을 인식한다. 수평 주사 회로(40)는 순차로 샘플링 펄스(øH1, øH2, øH3, …, øHN)를 출력하여 각 스위치(103)를 순차로 개폐 구동하여 대응하는 신호 배선(9)으로부터 신호 전압을 샘플링한다. 이상과 같이, 매트릭스형으로 배치된 전극(2)이 센서 영역(sensor area, 80)을 구성한다. 그 주변에 수직 주사 회로(20) 및 수평 주사 회로(40)가 배치되어 있다. 수직 주사 회로(20)는 수직 스타트 펄스(VST)를 수직 클록 신호(VCK1, VCK2)에 따라 순차로 선두단으로부터 후미단에 전송하는 수직 전송 회로(시프트 레지스터)를 포함하고 있다. 또, 수평 주사 회로(40)는 수평 스타트 펄스(HST)를 수평 클록 신호(HCK1, HCK2)에 따라 순차로 선두단으로부터 후미단에 전송하여 샘플링 펄스가 기본이 되는 제어 펄스를 출력하는 수평 전송 회로(시프트 레지스터)를 포함하고 있다. 또한, VCK1과 VCK2는 서로 역상(逆相) 관계에 있다. 마찬가지로, HCK1과 HCK2도 역상 관계에 있다.
도 4는 본 발명의 제1 양상에 따른 액티브 매트릭스 회로의 실시예를 도시한 것으로, 특히 수직 주사 회로 주위의 블록 구성을 나타내고 있다. 도시한 바와 같이, 이 액티브 매트릭스 회로의 수직 주사 회로는 입력된 수직 스타트 펄스(VST)를 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 선택 펄스를 형성하는수직 전송 회로(22)와, 후미단으로부터 출력된 선택 펄스를 처리하여, 내부적으로 스타트 펄스를 형성하여 수직 전송 회로(22)의 선두단에 입력하는 VST 발생 회로(21)를 구비하고 있다. 이외에, 외부로부터 입력되는 리셋 신호를 승압하는 레벨 시프터(30)와, 개시 선택 회로(23)를 구비하고 있다. 이 개시 선택 회로(23)는 최초의 전송 동작에서, 외부로부터 입력된 리셋 신호를 선택하여 VST 발생 회로(21)에 공급하고, 다음 번부터의 전송 동작을 반복하여 행할 때는 수직 전송 회로(22)의 최종단으로부터 출력된 타이밍 신호(선택 펄스)를 선택하여 VST 발생 회로(21)에 공급한다.
도 5는 도 4에 도시한 회로의 동작을 설명하는 타이밍 차트(timing chart)이다. 도 5에 도시한 바와 같이, 개시 선택 회로(23)를 통하여 수직 전송 회로(22)에 최초의 수직 스타트 펄스(VST)가 인가되면, VCK1에 따라 순차로 전송되어 선택 펄스가 출력된다. 타이밍 차트에서는 제1단째의 선택 펄스를 제1 게이트로 나타내고, 제2단째의 선택 펄스를 제2 게이트로 나타내고 있다. 전송 회로(22)가 최종단의 선택 펄스인 최종단 게이트를 출력하면, 이것이 개시 선택 회로(23)를 통하여 VST 발생 회로(21)에 공급되고, 다음의 수직 스타트 신호(VST)가 형성된다. 이와 같이 하여, 최초의 수직 스타트 신호(VST)가 공급되면, 다음에는 내부적으로 수직 스타트 신호(VST)를 차례로 발생시켜 전송 동작을 유지시키고 있다. 이와 같이, 초기 설정 신호(리셋 신호)와 내부 신호로부터 수직 스타트 신호(VST)를 형성하는 루프 회로(loop circuit)이기 때문에, 수직 전송 개시 신호를 외부로부터 입력받지 않고 전송을 제어할 수 있다. 임의의 타이밍에서 전송을 개시할 수 있고, 전송 신호를 위한 내부 회로, 시스템 회로 등이 불필요하기 때문에, 시스템 전체의 소비 전력 감소 및 회로 단순화가 가능하게 된다. 최종단 전송 종료와 동시에 개시 신호를 발생할 수 있게 되어 외부 신호에 의존하지 않고 항상 끊임없이 전송할 수 있게 된다. 회로 내부의 신호로부터 수직 스타트 신호(VST)를 형성하기 때문에, 입력 신호의 승압 회로 등에 의한 회로 내의 지연량이 적고, 동작 마진이 큰 회로 구성을 실현할 수 있다.
도 6은 도 4에 도시한 회로의 구체적인 구성예를 도시한 회로도이다. 이 예는 VST 발생 회로(21)를 RS 플립플롭(RSFF, RS flip flop)으로 구성하고, 개시 선택 회로(23)가 2-NAND 게이트(2-NAND gate)로 구성된다. 또한, RSFF(21)과 수직 전송 회로(22) 사이에 지연 회로(24)가 삽입되어 있다. 이 예에서는, 수직 전송 회로(22)의 최종단으로부터 출력되는 신호에 래치(latch)한 타이밍에서, 수직 스타트 신호(VST)를 생성 개시하고, 제1단째의 전송 동작 종료 시에 정지하는 RSFF를 VST 발생 회로(21)에 이용하고 있다. 최초단에 대해 수직 전송 신호(VST)를 출력하도록 RSFF의 세트(setting)/리셋(resetting)을 제어하고, 세트 신호는 NAND 게이트에 의해 제어하는 방식을 채용하고 있다. 또한, VST 발생 회로(21)로서는 도 6에 도시한 RSFF 대신, D 플립플롭(DFF, D flip flop)을 이용하여 최종단으로부터 출력되는 신호를 그대로 최초단의 타이밍에 래치하는 방식을 채용할 수도 있다.
도 7은 도 6에 도시한 RSFF(21) 및 2-NAND 게이트(23)의 구체적인 구성예를 도시한 회로도이다. 이 예에서는 RSFF(21) 및 2NAND 게이트(23) 모두 CMOS 구성의 박막 트랜지스터(TFT)로 구성되어 있다.
도 8은 본 발명의 제2 양상에 따른 액티브 매트릭스 회로의 실시예를 도식적으로 나타내고 있다. 도시한 바와 같이, 수평 주사 회로는 수평 스타트 펄스(HST)를 수평 클록 신호(HCK)에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 수평 전송 회로(41)를 포함하고 있다. 또한, 이 예에서는 외부로부터 입력되는 HST 및 HCK을 레벨 시프터(31) 및 버퍼(32, buffer)를 개재하여 수평 전송 회로(41)에 공급하고 있다. 한편, 수직 주사 회로는 수직 스타트 펄스(VST)를 수직 클록 신호(VCK)에 따라 순차로 선두단으로부터 후미단에 전송하는 수직 전송 회로(22)와, 수평 전송 회로(41)의 후미단으로부터 출력되는 제어 펄스를 처리하여 수직 클록 신호(VCK)를 형성하고, 수직 전송 회로(22)에 공급하는 VCK 발생 회로(25)를 포함하고 있다. 또한, 수직 스타트 신호(VST)는 수직 스타트 펄스 발생 회로(24)로부터 공급된다. 이 VST 발생 회로(24)의 구체적인 구성예는 앞에 설명한 바와 동일하다.
도 9는 도 8에 도시한 회로의 동작을 설명하는 타이밍 차트이다. 먼저, 수평 전송 회로에서, 수평 스타트 신호(HST)를 수평 클록 신호(HCK1, HCK2)에 따라 전송하고 순차로 제어 펄스를 출력한다. 이들 펄스는 최초단 신호선 스위치로부터 최종단 신호선 스위치에 순차로 공급되는 것이다. 이 수평 전송 회로의 최종단으로부터 출력되는 제어 펄스에 따라 수직 클록 신호(VCK1, VCK2)가 내부적으로 발생된다. 다음에, 수직 전송 회로에서, 수직 스타트 신호(VST)가 전술한 수직 클록 신호(VCK1, VCK2)에 의해서 순차로 전송되어 선택 펄스가 출력된다. 이들 선택 펄스는 최초단 게이트선 스위치(first-stage gate line switch), 제2단 게이트선 스위치, …, 최종단 게이트선 스위치(final-stage gate line switch)에 각각 공급된다. 이와 같이, 본 실시예는 점순차 전송 회로(dot-to-dot transfer circuit)에서, 수평 구동 신호의 입력에 따라 얻어지는 타이밍에 의해, 내부 신호로부터 수직 구동 신호(VCK 신호)를 발생시키는 회로를 주제로 하고 있다. 수평 전송 회로(수평 시프트 레지스터)의 동작 종료와 동시에, 다음 단의 수직 라인(수직 게이트)을 동작시키도록 루프 회로를 이용하고 있다. 수평 스타트 신호(HST 신호) 개시 전부터 최초단의 게이트선은 동작하기 때문에 최초단은 초기 설정으로 동작을 하는 구성이고, 다음 단 이후는 수평 시프트 레지스터 최종단 타이밍을 이용한 루프 회로 구성으로 되어 있다. 이로 인하여, 수직 전송 회로(수직 시프트 레지스터)에 대하여 외부로부터 전송 신호를 입력하지 않고 제어 가능한 회로 구성이다. 수평 시프트 레지스터 회로의 타이밍에서, 수직 클록 신호(VCK)를 래치하여 그 신호를 구동 신호로 하여 각 도트의 게이트선 스위치를 제어함으로써, 외부 신호와의 지연이 적고 외부 노이즈를 받지 않으며 최적의 포인트에서 신호선의 제어가 가능하게 된다. 이에 따라, 듀티비 및 딜레이의 양이 일정한 신호 공급이 가능하게 되어 동작 마진이 큰 회로 구성을 실현할 수 있다. 회로 내부의 신호로부터 VCK를 발생시키기 때문에, 외부로부터의 시스템 회로가 불필요하게 되어 내부 승압 회로(레벨 시프터), 위상차 조정 회로 등의 내부 회로가 불필요하게 된다. 그 결과, 외부 입력 신호 및 회로의 소비 전력을 최소화할 수 있다.
도 10은 도 8에 도시한 회로의 구성예를 도시한 블록도이다. 이 예에서는, VCK 발생 회로(25)로서, 수평 전송 회로(41)의 최종단으로부터 출력된 신호를 입력으로 하여 이것에 래치하는 D 플립플롭을 이용하고 있다. 이 경우, 최종단에서의 내부 회로 지연과 전송 지연, 최초단에서의 래치 타이밍을 고려하여 최종단 신호를 선택해야 한다. 이것은 다소 내부 회로적으로 지연을 발생시키기 쉬우며, 따라서 생성 신호 자체의 지연량이 커지기 쉽다.
도 11은 VCK 발생 회로(25)로서, 수평 주사 회로의 최종단으로부터 출력된 신호에 래치한 타이밍에서 카운트 동작을 하는 예를 들고 있다. 수평 주사 회로의 시프트 레지스터의 최종단으로부터 출력된 신호에 따라 내부 초기 조건을 카운트해 가는 방법으로, 각 조건의 반전 동작은 수평 주사 회로의 시프트 레지스터의 최종단으로부터 출력된 신호에 래치하고 있다. 이 경우, 초기 조건이 확정되면, 내부 지연량을 적게 구성할 수 있다. 또, 출력 포인트에 따라 파형의 조정이 가능하다. 이 예도 시프트 레지스터의 최종단 신호를 이용하여 그것에 동기한 루프 회로를 구성하고, 루프할 때마다 VCK를 발생시켜 전송 동작을 가능하게 하고 있다.
도 12는 도 11에 도시한 VCK 발생 회로(25)의 구체적인 구성예를 나타내고 있다. 수평 시프트 레지스터의 최종단으로부터 출력된 제어 펄스(HOUT1, HOUT2)를 처리하여 내부적으로 VCK1 및 VCK2를 출력하고 있다. n-채널 박막 트랜지스터와 p-채널 박막 트랜지스터를 조합시킨 CMOS 회로 구성으로 되어 있다.
도 13은 본 발명의 제3 양상에 따른 액티브 매트릭스 회로의 실시예를 도시한 도식적인 블록도이며, 특히 수평 주사 회로 주위의 구성을 나타내고 있다. 도 13에 도시한 바와 같이, 수평 주사 회로는 입력된 스타트 펄스(IN)를 클록 신호(CLK)에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스(G)를 출력하는 전송 회로(J)와, 후미단으로부터 출력된 제어 펄스(G)를 처리하여 내부적으로 스타트 펄스(IN)를 형성하고, 전송 회로(J)의 선두단에 출력하는 스타트 펄스 발생 회로(D)를 구비하고 있다. 이외에, 외부로부터 입력된 스타트 펄스(IN)를 승압하는 레벨 시프터(B)와, 기동 시에 외부 스타트 펄스(IN)를 선택하여 전송 회로(J) 공급하는 스타트 신호 선택 회로(C)를 구비하고 있다. 또, 레벨 시프터(B) 및 스타트 신호 선택 회로(C)를 제어하기 위한 제어 회로(E)를 구비하고 있다. 전송 회로(J)에 대한 전송 개시 신호(스타트 신호(f))를 외부로부터 입력하면(도면에서 참조 부호 A), 내부의 승압 회로(B(레벨 시프터))에 의해 전압이 승압된다. 또한, 승압하지 않고 그대로 스타트 신호를 입력할 수도 있다. 이 경우, 스타트 신호로서 처음부터 높은 전압의 펄스를 형성해야 하기 때문에, 시스템 전체로 보면 소비 전력이 커진다. 이 스타트 신호를 시프트 레지스터(J)에 입력한다. 전송 종료 후, 내부에서 스타트 신호를 발생시키는 회로 측으로 전환하기 위해, 제어 회로(E)에 의해 레벨 시프터(B)의 동작을 정지시키고, 전위를 확정하여 DC적인 입력 설정으로 한다. 즉, 스타트 신호를 한번 외부로부터 입력한 뒤에는 신호를 입력할 필요가 없기 때문에, 하이(high) 또는 로우(low)로 전압을 확정시켜 둔다. 한번 전송 동작이 기동되면, 이후에는 내부적으로 스타트 펄스가 차례로 형성되는 루프형의 전송 회로 구성으로 되어 있다. 임의의 타이밍에서 전송을 개시할 수 있고, 처음으로 출력되는 신호를 입력한 후 그 신호를 출력하는 회로는 동작하지 않아도 되므로, 시스템 전체의 소비 전력 감소 및 회로 단순화가 가능하게 된다. 최종단 전송 종료와 동시에 다음 개시 신호를 발생시킬 수 있어, 외부 신호에 의존하지 않고항상 끊임없이 전송이 가능하게 된다. 또, 외부로부터의 신호를 차단함으로써 소비 전력 감소를 실현할 수 있다.
도 14는 도 13에 도시한 회로의 동작을 설명하는 타이밍 차트이다. 동작 개시 시에는 외부로부터 입력되는 스타트 펄스(IN)를 클록 신호(CLK)에 따라 순차로 전송하여 신호선을 개폐 제어하기 위한 제어 펄스를 순차로 출력한다. 신호선 최종단에 할당된 제어 펄스가 출력되면, 이것을 처리하여 내부적으로 다음의 스타트 펄스(IN)를 형성한다. 이에 따라, 이후에는 외부 스타트 펄스(IN)를 차단하면서 내부 스타트 펄스를 이용하여 전송 동작을 반복하여 행한다. 특히, 도 14에 도시한 예는 최종단으로부터 출력된 제어 펄스를 래치하여 스타트 신호를 발생시키고 있다.
도 15는 도 13에 도시한 회로 동작의 변형예를 도시한 타이밍 차트이다. 이 예에서는, 신호선 최종단에 할당되는 제어 펄스가 출력되면, 이에 따라 소정의 선택 기간을 설정한다. 이 선택 기간 내에 클록 신호(CLK)를 선택하고, 이것을 처리 합성하여 스타트 펄스(IN)를 내부에서 발생시키고 있다.
도 16은 도 13에 도시한 회로의 구체적인 구성예를 나타내고 있으며, 그 동작은 도 14에 도시한 타이밍 차트에 도시한 바와 같다. 이 예는 스타트 신호 발생 회로(D)로서 DFF를 이용하고 있다. DFF를 이용하여 시프트 레지스터의 최종단으로부터 출력된 신호를 최초단의 타이밍에 클록 신호(CLK)에 따라 래치하여 스타트 신호를 발생시킨다. 이 경우, 최종단에서의 내부 회로 지연과 전송 지연, 최초단에서의 래치 타이밍을 고려하여 최종단으로부터 출력되는 신호를 선택해야 한다.
도 17은 도 13에 도시한 회로의 구체적인 다른 구성예를 나타내고 있으며, 그 동작은 도 14의 타이밍 차트에 도시한 바와 같다. 이 예는 스타트 신호 발생 회로(D)로서 RSFF를 이용하고 있다. RSFF는 최종단으로부터 출력된 신호에 래치한 타이밍에서 스타트 신호를 상승시키고, 제1단째의 전송 동작 종료 시에 하강시킨다. 시프트 레지스터의 최종단으로부터 출력된 신호에 따라 스타트 신호를 개시하고, 시프트 레지스터의 제1단째 종료 시의 신호에 따라 스타트 신호를 정지시키지만, 이 경우도 최종단에서의 내부 회로 지연과 전송 지연, 최초단에서의 래치 타이밍을 고려하여 최종단 신호를 선택해야 한다.
도 18은 도 13에 도시한 회로의 또 다른 구체적인 예를 나타내는 블록도이며, 그 동작은 도 15의 타이밍 차트에 도시한 바와 같다. 이 예는 스타트 신호 발생 회로(D)로서, 최종단으로부터 출력된 신호에 래치한 타이밍에서 클록 신호(CLK)로부터 스타트 신호를 합성하는 회로를 이용하고 있다. 즉, 시프트 레지스터 최종단으로부터 출력된 신호에 따라 스타트 신호 타이밍에 따른 클록 신호(CLK)를 선택하며, 제1단째 전송 동작의 종료 시의 타이밍에 맞는 클록 신호(CLK)를 선택하여 RSFF로부터 스타트 펄스를 출력하는 회로이다. 이 경우, 지연량은 외부로부터의 클록 신호(CLK) 자체의 지연에 의해서만 결정되므로, 적절한 타이밍에서 클록 신호(CLK)를 선택해야 한다. 이와 같이 하여, 시프트 레지스터의 최종단으로부터 출력되는 신호를 이용하여 시프트 레지스터를 루프시키고 있다. 루프될 때마다 스타트 신호가 발생한다.
도 19는 도 18에 도시한 스타트 신호 발생 회로(D)의 구체적인 구성예를 도시한 회로도이다. n-채널 박막 트랜지스터와 p-채널 박막 트랜지스터를 조합시킨 CMOS 구성으로 되어 있다.
도 20은 본 발명의 제4 양상에 따른 액티브 매트릭스 회로의 실시예를 도시한 블록도이다. 수평 주사 회로는 수평 스타트 펄스를 수평 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 수평 전송 회로(41)를 포함한다. 또, 수직 주사 회로는 수직 스타트 펄스를 수직 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하는 수직 전송 회로(22)를 포함한다. 이상의 수평 전송 회로(41) 및 수직 전송 회로(22)는 센서 영역(80)에 접속되어 있다. 특징 사항으로서 리셋 회로(33)를 구비하고 있어, 외부로부터 공급되는 리셋 펄스에 응답하여 수평 전송 회로(41) 및 수직 전송 회로(22)를 강제적으로 리셋하여 초기 상태로 복귀시킨다.
도 21은 도 20에 도시한 회로의 동작을 설명하는 타이밍 차트이다. 먼저, 외부로부터 리셋 신호(RESET1, RESET2)가 입력되면, 수직 전송 회로(22) 및 수평 전송 회로(41)가 모두 일단 초기화된다. 그 후, 외부로부터 HST가 공급되고, 마찬가지로 외부로부터 공급되는 HCK1, HCK2에 따라 HST를 순차로 수평 전송 회로를 통하여 전송하여, 각 신호선에 할당된 제어 펄스를 출력한다. 수평 전송 회로(41)의 최종단으로부터 제어 펄스가 출력되면, 이것에 기초하여 다음 번 이후의 수평 스타트 신호(HST)가 내부적으로 만들어진다. 동시에, 수직 클록 신호(VCK)도 내부적으로 만들어진다. 수직 전송 회로도 수평 전송 회로와 동일하게 동작한다. 먼저 리셋 펄스에 따라 강제적으로 초기화된 후, 수직 스타트 신호(VST)를 수직 클록신호(VCK)에 따라 전송하여 선택 펄스를 각 선택선에 순차로 출력한다.
이상과 같이, 리셋 펄스를 이용하여 전송 동작 전에 전송 회로(시프트 레지스터) 내의 데이터를 초기화한다. 초기 설정 신호는 외부로부터 입력되고, 그 후 회로 전송을 개시하기 위한 각 신호가 입력된다. 수평 시프트 레지스터 및 수직 시프트 레지스터는 초기화 신호(리셋 신호)를 받으면, 회로 내의 전위 상태를 확정하도록 회로 구성이 이루어져 있기 때문에, 하이 또는 로우로 확정된다. 확정된 조건에 따라서, 주변 회로(신호선 제어 스위치, 레벨 시프터 등)도 순차로 확정 전압으로 설정되기 때문에, 수평 시프트 레지스터 및 수직 시프트 레지스터에 의해 제어되는 도트(화소)가 제1단에서 제1 도트로 초기화된다. 즉, HST나 HCK 등의 전송 신호가 입력되면, 제1단에서 제1 도트 신호가 출력 또는 입력되어 전송이 개시된다. 전체 회로가 초기화되기 때문에, 회로 내에 불확정 상태를 포함하지 않으므로, 레벨 시프터의 중단(middle level)으로부터 동작을 개시하거나, 중복된 신호를 입출력하지 않게 되어, 리셋 신호의 입력 직후부터 전송 개시, 데이터 판독/기입이 가능하게 된다. 전송 도중의 상태에서 리셋 신호를 입력하면, 시프트 레지스터가 초기화되고 다시 제1단부터 동작이 가능하게 되기 때문에, 각 회로의 초기화 구성에 이용된다. 이 회로에서는 매우 단시간에 데이터 입출력이 가능하게 되기 때문에, 무효 데이터의 전송 등의 공회전 타이밍 입력이 불필요하다.
도 22는 도 20에 도시한 리셋 회로(33)의 구체적인 구성예를 도시한 회로도이다. 실제로는 이 리셋 회로가 전송 회로를 구성하는 시프트 레지스터의 각 단에 설치되어 있다. 도 22는 박막 트랜지스터의 관통 전류 제어에 의한 방식이다. 관통 전류를 이용하여 리셋을 생성시키기 때문에 소비 전류가 크지만, 회로 내의 초기화가 빠르고, 초기화 설정을 하지 않은 경우 회로 상의 부하가 낮기 때문에, 전송 등의 회로 타이밍 상의 영향이 적으며 지연량이 적은 회로 구성으로 되어 있다. 또한, 회로 중에서 참조 부호 H나 L은 리셋 동작 상태의 전위 상태를 나타내고 있다.
도 23은 마찬가지로 도 20에 도시한 리셋 회로(33)의 구체적인 구성예를 나타내고 있으며, 각 시프트 레지스터 단에 조립되어 있다. 이 예는 논리 확정형의 초기화 방식이며, 각 트랜지스터의 전위 확정을 위해 저항이나 용량 등의 부하 차지(charging load)를 위한 전류만을 필요로 하게 되므로 소비 전류가 작아도 된다. 단, 이 회로를 통하여 신호가 통과하기 때문에 다소 지연이 발생하여, 회로 자체의 지연이 시프트 레지스터 작동 타이밍에 영향을 미친다. 회로 내부의 지연이 그다지 영향을 미치지 않는 경우에 유효하다.
도 24는 본 발명의 제5 양상에 따른 액티브 매트릭스 회로의 실시예를 도시한 블록도이다. 이 예는 외부로부터 입력되는 저전압의 클록 신호(외부 클록 신호(CLK))를 고전압의 클록 신호로 승압하여, 대응하는 전송 회로의 각 단(도시한 예에서는 시프트 레지스터(A) 및 시프트 레지스터(B)로 이루어지는 단)에 공급하는 승압 회로를 구비하고 있다. 이 승압 회로는 전송 회로의 1단마다 대응하여 개별적으로 클록 신호(CLK)를 승압하는 레벨 시프터(C)를 가진다. 이 레벨 시프터(C)는 전송 회로의 대응하는 단(E)의 전송 동작에 동기하여 승압 동작을 행하도록 되어 있다. 특히, 이 레벨 시프터(C)는 전송 회로의 대응하는 단(E)으로부터 출력되는 펄스에 의해 승압 동작의 온-오프가 직접 제어되고 있다. 또한, 전송 회로의 각 단(E)으로부터 출력된 제어 펄스는 신호선 제어 회로(D)를 개재하여 신호선을 온-오프하는 스위치에 공급된다.
도 25는 도 24에 도시한 레벨 시프터(C)의 동작을 설명하는 타이밍 차트이다. 전송 회로(시프트 레지스터)의 각 단(E)은 전송 개시 신호(IN)가 입력된 포인트로부터 전송을 개시한다. 시프트 레지스터가 동작을 개시하는 동시에, 승압 회로(C(레벨 시프터))의 동작이 가능하도록 제어 스위치를 레벨 시프터(C) 내에 설치한다. 구체적으로는, H_SWITCH 및 L_SWITCH를 제어 신호로서 입력하고, 이것을 이용하여 레벨 시프터(C)의 동작을 제어한다. 외부 신호(외부 CLK)로부터 레벨 시프터(C)의 작용에 의해 전압의 진폭을 승압시키고, 전송 래치 신호(내부 CLK)를 동작시킨다. 시프트 레지스터(E)는 CLK에 제어되어 전송을 개시한다. 또, 이 때 신호선으로의 제어 펄스(K)도 출력된다. 레벨 시프터(C)로부터 출력되는 내부 클록 신호(내부 CLK)는 입력 게이트선의 개수에 따른 부하를 고려한 버퍼 사이즈에 따라 파형이 공급되어 최적인 트랜지스터 사이즈로 구성한다. 또, CLK는 사용 직전에 승압하도록 하고 있다. 시프트 레지스터 동작에 의해 전송 기간이 종료된 뒤에는 제어 신호(H_SWITCH, L_SWITCH)에 각각 로우, 하이의 신호를 부여한다. 시프트 레지스터 자체가 제어 펄스를 출력한 후, 레벨 시프터(C)의 동작을 정지시키기 때문에, 클록 신호(CLK)는 최종 전송 신호에 의해 래치하는 제어를 레벨 시프터 내의 설정으로 행하여 레벨 시프터의 동작 정지를 실현한다. 동작 정지 후에는 시프트 레지스터의 각 클록 신호(CLK)의 전압치를 확정시키고 전송을 지속 상태로 유지한다． 예를 들면, 클록 신호(CLK)를 하이로 유지한다. 전송 종료 후에는 DC적인 동작을 위해, 외부 신호(HCK)를 접수하지 않는다. 이와 같이, 전송 회로의 입력에 동기하여 클록 신호(CLK)의 전압 승압을 개시하고, 전송 종료 타이밍에 동기하여 승압 회로의 전압 상태를 확정하며, DC적인 동작으로 함으로써 클록 신호(CLK)의 입력을 시프트 레지스터에 인가하지 않아 과도한 전류를 억제한다. 외부로터의 저전압의 클록 신호(CLK)는 사용할 타이밍까지 승압하지 않으므로 회로 내부의 전송에 의한 신호의 감쇠 및 타이밍 지연의 증가를 방지한다. 레벨 시프터는 시프트 레지스터의 신호에 의해 제어되기 때문에, 레벨 시프터의 버퍼는 시프트 레지스터의 최소 동작의 부하 범위로 구성하고, 전송 시에 레벨 시프터가 이웃한 것끼리 중복되어 동작하는 타이밍을 더욱 작게 하여 소비 전력 감소가 가능하게 된다. 전송 직전에 승압 구동이 이루어지기 때문에, 회로 사이즈가 작고, 듀티비의 편차가 적으며, 또한 지연량이 작은 정형된 신호를 공급할 수 있다.
도 26은 도 24에 도시한 레벨 시프터(C)의 구체적인 구성예를 도시한 회로도이다. 이 회로는 n-채널 박막 트랜지스터와 p-채널 박막 트랜지스터를 조합시킨 CMOS 구성이다. 도면에서는, 저전압에서 서로 역상인 외부로부터 입력되는 클록 신호를 IN1 및 IN2로 나타내고, 승압된 후의 고전압의 클록 신호를 OUT1 및 OUT2로 나타내고 있다.
도 27은 레벨 시프터(LVS)의 참고예를 도시한 블록도이다. 레벨 시프터(LVS)를 회로 단부(端部)에 배치하고, 버퍼를 몇 단(段)배치하여 배선의 최대 부하량을 구동시키는 구성으로 되어 있다. 버퍼의 n-채널 및 p-채널 각각의 트랜지스터 특성에 따라 듀티비가 변화된다. 그 정형을 위해, 위상 조정 회로(M)가 필요하게 된다. 또, 큰 사이즈의 최종 버퍼가 항상 과도한 동작을 하기 때문에, 버퍼 자체의 소비 전력이 크다. 전송 기간 이외의 타이밍에도 시프트 레지스터에 클록 신호(CLK)를 공급하기 때문에, 부하가 인가되어 레벨 시프터 내의 소비 전력이 크다. 시프트 레지스터의 최초단과 최종단에서는, 전송 시의 부하 성분 때문에 지연이 크고, 전압의 진폭치의 감쇠에 의해 시프트 레지스터의 동작의 임계치(threshold)가 매우 엄격한 마진이 낮은 전송이 된다. 하나의 시프트 레지스터에 하나의 레벨 시프터를 대응시킨 구성이 아니기 때문에, 전송 회로의 선두단이나 최종단에는 전송과 관계가 없는 더미(dummy) 시프트 레지스터를 추가해야 하여, 그 영역에서의 회로 구성 및 소비 전력이 낭비된다.
도 28은 본 발명의 제6 양상에 따른 액티브 매트릭스 회로의 구성예를 나타내는 블록도이다. 기본적으로는 도 24에 도시한 구성과 유사하다. 상이한 점은, 승압 회로가 전송 회로의 2단 이상을 단위로 하는 조에 대응하여 개별적으로 클록 신호(CLK)를 승압하는 레벨 시프터(C)를 가지는 점이다. 즉, 앞의 예가 시프트 레지스터 1단당 레벨 시프터 1단을 설치하고 있는 데 대하여, 이 예에서는 예를 들면 시프트 레지스터 2단에 대해 레벨 시프터 1단을 설치하고 있다. 각 레벨 시프터(C)는 전송 회로의 대응하는 2단 이상의 조의 전송 동작에 동기하여 승압 동작을 하도록 설정되어 있다.
도 29는 도 28에 도시한 회로의 동작을 설명하는 타이밍 차트이다. 도 28을 참조하면서 도 29에 따라 이 실시예의 동작을 설명한다. 전송 회로(시프트 레지스터(E))는 전송 개시 신호(IN)가 입력된 포인트부터 전송을 개시한다. 시프트 레지스터의 동작과 동시에, 레벨 시프터(C)의 제어 회로로서 RS 플립플롭(D)을 이용한 경우, 세트 신호(도 28에서 참조 부호 M)를 주고받고, 제어 신호(H_SWITCH, L_SWITCH(도면에서 참조 부호 K, L))를 제어 신호로 하여 각각 하이, 로우의 신호를 부여하고, 레벨 시프터(E)를 동작시킨다. 외부 구동 신호(외부 CLK)로부터 레벨 시프터 회로의 작용에 의해 전압 진폭을 승압시키고, 전송 래치 신호(CLK)를 동작시킨다. 시프트 레지스터는 CLK에 의해 제어되어 전송을 개시한다. 또, 이 때 신호선으로의 제어 신호도 출력된다. 레벨 시프터(C)로부터 공급되는 전송 래치 신호(내부 CLK)의 입력의 부하를 고려한 버퍼 사이즈에 의해 파형은 공급되어 최적의 트랜지스터 사이즈로 레벨 시프터(C)를 구성한다. 또, 레벨 시프터(C)는 대응하는 전송 회로 단의 조가 동작 상태로 들어가기 직전에 승압을 개시한다. 레벨 시프터로부터 공급되는 CLK에 의해서 시프트 레지스터의 해당 단이 동작을 종료한 후, RSFF에 리셋 신호(도 28에서 참조 부호 N)를 주고받고, 제어 신호(H_SWITCH, L_SWITCH)에 각각 로우, 하이의 신호를 부여하여 레벨 시프터의 동작을 정지시킨다. 이 때, 시프트 레지스터의 각 CLK의 전압치를 확정하여 전송을 지속 상태로 유지한다. 전송 종료 후에는 DC적인 동작을 위해, 외부 CLK의 신호를 접수하지 않는다. 이와 같이, 전송 회로의 2단 이상의 복수 단의 조에 하나의 레벨 시프터를 대응시킴으로써 1：1로 대응시키는 경우에 비해 회로 규모를 전체적으로 축소할 수 있다. 특히, 이 구성은 전송 회로 중의 중단에 위치하는 레벨 시프터에 적용하면 바람직하다.
도 30은 레벨 시프터의 참고예를 나타내는 도식적인 블록도이다. 이 예는 레벨 시프터(LVS)를 시프트 레지스터(S/R_A, S/R_B, …)의 직전에 배치하고, AND 게이트를 통하여 각 시프트 레지스터의 출력에 의해 레벨 시프터(LVS)를 제어한다. 레벨 시프터에 접속되어 있는 시프트 레지스터의 단수에 비례한 출력선이 AND 게이트에 배치되기 때문에, 배선 부분의 영역이 커지고 회로 영역이 제한된다.
도 31은 본 발명의 제7 양상에 따른 액티브 매트릭스 회로의 실시예를 도시한 블록도이다. 도 31에 도시한 바와 같이, 이 회로는 외부로부터 입력되는 저전압의 클록 신호(HCK1, HCK2)를 고전압의 클록 신호로 승압하여 전송 회로(시프트 레지스터(S/R_A, S/R_B))의 각 단에 공급하는 승압 회로를 구비하고 있다. 이 승압 회로는 전송 회로의 1단(S/R_A, S/R_B)마다 대응하여 개별적으로 클록 신호(HCK1, HCK2)를 승압하는 복수의 레벨 시프터를 가지고 있다. 전송 회로의 각 단은 대응하는 레벨 시프터(LVS)로부터 공급된 클록 신호(HCK1, HCK2)에 따라 전송 동작을 행하여 제어 펄스를 출력하고, 이 제어 펄스에 대응하여 클록 신호(HCK1, HCK2)를 샘플링하여 각 신호선을 개폐 제어하는 스위치(102)를 추가로 포함하고 있다.
도 32는 도 31에 도시한 회로의 동작을 설명하는 타이밍 차트이다. 도 31을 참조하면서 도 32에 따라 이 액티브 매트릭스 회로의 동작을 설명한다. 전송 회로(시프트 레지스터(S/R_A, S/R_B))의 전송 구동 신호(HCK 신호)를 외부로부터 입력하고, 내부의 승압 회로(레벨 시프터)에 의해 전압을 승압한다. 승압된 HCK 신호를 시프트 레지스터의 래치 신호로서 사용한다. 전송 시에 시프트 레지스터로부터 출력된 신호에 따라 신호선 제어 스위치(103)의 신호를 얻기 위해 HCK 신호의 스위치(102)를 닫는다. HCK의 입력이 신호선 스위치 제어의 입력과 일치함으로써, 다음 신호의 변화점(래치 신호)이 그대로 신호선 제어 스위치(103)에 대한 입력 신호가 된다. 전송 종료와 동시에, HCK의 입력과 신호선 스위치 제어의 입력을 일치시킨 스위치(102)를 닫고 DC적으로 확정시킨다. 이 때, 배선 중의 확정 전압을 시프트 레지스터 출력 신호의 제어로 피드백하는 방법을 취하면, 초기 상태가 확정되지 않는 경우에 불안정함이 발생하기 때문에, 초기 설정 신호를 다시 입력한 구성이 필요하게 된다. 신호선 제어 스위치(103)는 전압 확정에 따라 오프 상태가 되고, 이전 상태를 유지한다. 전송 시에 각 신호선은 스위치(103)에 의해 제어되지만, 이 스위치(103)를 HCK로 제어함으로써, 전송 회로 내에서 발생하는 지연량에 관계없이, 외부 신호로부터의 지연 영역 내에서 제어가 가능하기 때문에 지연량이 매우 적다. 전송 회로(시프트 레지스터)가 만들어내는 타이밍에서 HCK를 래치하고, 그 신호를 제어 회로의 입력 신호로 하여 스위치를 제어함으로써, 외부 신호와의 지연이 적은 포인트에서 신호선의 제어가 가능하게 된다. 시프트 레지스터 회로 내의 래치와, 신호선의 제어 스위치로서의 신호의 역할을 HCK에 갖게 할 수 있어, 회로수의 감소와 공간 절약이 가능하게 된다.
도 33은 도 32에 도시한 회로의 스위치(102, 103) 주변의 구체적인 구성을 도시한 회로도이다. 레벨 시프터로부터 출력된 HCK1 및 HCK2는 대응하는 시프트 레지스터로부터 출력된 신호(CNT)에 의해, 스위치(102)에서 게이팅된 후, 트랜스미션 게이트(transmission gate)로 구성되는 스위치(103)에 인가되어 대응하는 신호선의 온/오프를 제어한다.
전술한 액티브 매트릭스 회로의 능동 소자(스위칭 소자)로서 박막 트랜지스터가 바람직하다. 특히, 박막 트랜지스터의 활성층(소자 영역)이 되는 반도체 박막에는 다결정 실리콘이 채용되어 있다. 다결정 실리콘 박막 트랜지스터는 스위칭 소자에 이용될 뿐만 아니라, 회로 소자로서도 이용할 수 있어 동일 기판 상에 스위칭 소자와 합쳐서 주사 회로나 승압 회로 등의 주변 구동 회로를 내장할 수 있다. 또, 다결정 실리콘 박막 트랜지스터는 미세화가 가능하기 때문, 액티브 매트릭스 구조에서의 스위칭 소자의 점유 면적을 축소할 수 있어 화소의 고정세화(high-precision)를 달성할 수 있다. 그러나, 종래 다결정 실리콘 박막 트랜지스터는 제조 공정상 프로세스 최고 온도가 1000℃ 정도에 달하여 내열성이 우수한 석영 유리 등이 절연 기판으로서 이용되었다. 제조 프로세스상 비교적 저융점의 유리 기판을 사용하는 것은 곤란하였다. 그러나, 액티브 매트릭스 회로의 저비용화를 위해서는 저융점 유리 재료의 사용이 요구된다. 따라서, 근래 프로세스 최고 온도가 600℃ 이하로 되는 이른 바 저온 프로세스(low-temperature process)의 개발이 진행되고 있다. 특히, 저온 프로세스는 고정세 액티브 매트릭스 장치를 제조할 때, 비용 면에서 매우 유리하다.
도 34는 본 발명에 따른 액티브 매트릭스 회로에 이용하는 박막 트랜지스터의 제조 방법의 일례를 도시한 공정도이다. 또한, 이 실시예에서는 편의상 n-채널형의 박막 트랜지스터의 저온 제조 프로세스를 도시하지만, p-채널형이라도 불순물 종류(도펀트(dopant) 종류)를 바꿀 것 이외는 완전히 동일하다. 여기서는, 보텀게이트 구조(bottom-gate structure)의 박막 트랜지스터의 제조 방법을 나타낸다. 먼저, 도 34 (A)에 도시한 바와 같이, 유리 등으로 이루어지는 절연 기판(1) 상에 Al, Ta, Mo, W, Cr, Cu 또는 이들의 합금을 100 내지 250nm의 두께로 형성하고, 패터닝하여 게이트 전극(6)으로 가공한다.
이어서, 도 34 (B)에 도시한 바와 같이, 게이트 전극(6) 상에 게이트 절연막을 형성한다. 이 실시예에서는 게이트 절연막을 게이트 질화막(5a(SiNX))/게이트 산화막(5b(SiO2))의 2층 구조를 이용했다. 게이트 질화막(5a)은 SiH4가스와 NH3가스의 혼합물을 원료 기체로서 이용하여 플라즈마 CVD 법(PCVD법)으로 형성하였다. 또한, 플라즈마 CVD 대신 상압(常壓) CVD 또는 감압(減壓) CVD를 이용할 수도 있다. 이 실시예에서는 게이트 질화막(5a)을 50nm의 두께로 퇴적하였다. 게이트 질화막(5a)의 형성에 연속하여, 게이트 산화막(5b)을 약 200nm의 두께로 형성한다. 또 게이트 산화막(5b) 상에 연속적으로 비정질 실리콘으로 이루어지는 반도체 박막(7)을 약 30 내지 80nm의 두께로 형성하였다. 2층 구조의 게이트 절연막과 비정질 반도체 박막(7)은 성막 챔버의 진공 시스템을 바꾸지 않고 연속하여 형성하였다. 여기서, 플라즈마 CVD법을 이용한 경우, 막 중의 수소를 탈리(脫離)시키기 위해 질소 분위기 중에서 400℃ 내지 450℃로 1시간 내지 2시간 정도의 어닐링(annealing)을 행한다.
여기서, 필요에 따라 박막 트랜지스터의 임계 전압(threshold voltage)을 제어할 목적으로, Vth 이온 임플랜테이션을 행한다. 이 예에서는, B+을 도즈(dose)량이 1×1012내지 6×1012/cm2정도로 이온 주입하였다. 계속해서, 레이저광을 조사하여 비정질 반도체 박막(7)을 결정화한다. 레이저광으로는 엑시머 레이저빔을 이용할 수 있다. 이른 바 레이저 어닐링은 600℃ 이하의 프로세스 온도에서 반도체 박막을 결정화하기 위한 유력한 수단이다. 이 실시예에서는 펄스형으로 여기(勵起)되며 또한 직사각형 또는 띠 형상으로 정형된 레이저광을 비정질 반도체 박막(7)에 조사하여 결정화한다. 이때, 이전 공정에서 탈수소화(脫水素化) 처리를 하기 때문에, 비정질 반도체 박막(7)에 레이저광을 조사하여 급격하게 가열하여도 함유 수소의 돌발적인 충돌(bumping)이 생길 우려가 없다. 또한, 경우에 따라서는 레이저 결정화 대신, 고상 성장법에 의해 반도체 박막의 결정화를 행할 수도 있다. 이 경우에도, 결정 결함이 적고 결정성이 우수한 다결정 반도체 박막을 얻기 위해, 미리 탈수소화 처리를 실시하는 것이 중요하다. 그 후, 반도체 박막(7)을 각 박막 트랜지스터의 소자 영역에 맞춰 패터닝한다.
도 34 (C)에 도시한 바와 같이, 이전 공정에서 결정화된 다결정 반도체 박막(7) 상에, 예를 들면 플라즈마 CVD법으로 SiO2를 약 100nm 내지 300nm의 두께로 형성한다. 이 예에서는 실란(silane) 가스를 분해하여 SiO2를 형성하였다. 이 SiO2를 소정의 형상으로 패터닝하여 스토퍼막(11, stopper film)으로 가공한다. 이 경우, 이면 노광 기술(back-side exposure technique)을 이용하여 게이트 전극(6)과 정합하도록 스토퍼막(11)을 패터닝하고 있다. 스토퍼막(11)의 바로 아래에 위치하는 다결정 반도체 박막(7) 부분은 채널 영역(Ch)으로서 보호된다. 계속해서,스토퍼막(11)을 마스크로 하여 이온 임플랜테이션에 의해 불순물(예를 들면 P+이온)을 반도체 박막(7)에 주입하여 LDD 영역을 형성한다. 이 때의 도즈량은 예를 들면 4×1012내지 5×1013/cm2이다. 가속 전압은 예를 들면 10KeV이다. 스토퍼막(11) 및 그 양측의 LDD 영역을 추가로 피복하도록 포토레지스트를 패터닝하여 형성한 후, 이것을 마스크로 하여 불순물(예를 들면, P+이온)을 고농도로 주입하여 소스 영역(S) 및 드레인 영역(D)을 형성한다. 불순물 주입에는, 예를 들면 이온 도핑(이온 샤워(ion shower))을 이용할 수 있다. 이것은 질량 분리를 하지 않고 전계 가속으로 불순물을 주입하는 것이며, 이 실시예에서는 H2로 희석한 PH3가스를 이용하여 1×1015/cm2정도의 도즈량으로 불순물을 주입하여 소스 영역(S) 및 드레인 영역(D)을 형성하였다. 또한, 도시하지 않았지만 p 채널의 박막 트랜지스터를 형성하는 경우에는, n-채널형 박막 트랜지스터의 영역을 포토레지스트로 피복한 후, 불순물을 P+이온으로부터 B+이온으로 바꿔 도즈량 1×1015/cm2정도로 이온 도핑하면 된다. 예를 들면 H2로 희석한 B2H6가스를 이용한다. 또한, 여기서는 질량 분리형의 이온 임플랜테이션 장치를 이용하여 불순물을 주입할 수도 있다. 그 후, 반도체 박막(7)에 주입된 불순물의 활성화 공정이 된다. 활성화에는, 노 어닐링(furnace annealing), 레이저 등의 에너지빔을 이용한 어닐링, RTA를 이용한 어닐링 어느 방법이나 가능하다.
마지막으로, 도 34 (D)에 도시한 바와 같이, SiO2를 약 200nm의 두께로 형성하여 층간 절연막(12)으로 한다. 층간 절연막(12)의 형성 후, SiNX를 플라즈마 CVD법으로 약 200 내지 400nm의 두께로 형성하여 패시베이션막(passivation film)(캡막(cap film), 13)으로 한다. 이 단계에서 질소 가스 또는 포밍 가스(forming gas) 중 또는 진공 중의 분위기 하에서 350℃ 정도의 가열 처리를 1시간 행하고, 층간 절연막(12)에 포함되는 수소 원자를 반도체 박막(7) 중에 확산시킨다. 이 후, 컨택트 홀을 형성하고 Mo, Al 등을 200 내지 400nm의 두께로 스퍼터링한 후, 소정의 형상으로 패터닝하여 배선 전극(9)으로 가공한다. 또한, 아크릴 수지 등으로 이루어지는 평탄화층(10)을 1μm 정도의 두께로 도포한 후 컨택트 홀을 형성한다. 평탄화층(10) 상에 ITO나 IXO 등으로 이루어지는 투명 도전막을 스퍼터링한 후, 소정의 형상으로 패터닝하여 전극(2)으로 가공한다. ITO를 이용한 경우에는, 220℃에서 N2중에서 30분 정도의 어닐링을 한다.
이상 설명한 바와 같이, 본 발명의 제1 양상에 따르면, 점순차 전송 회로에서, 외부로부터 전송 개시 신호(VST 신호)를 보내는 경우와 달리, 항상 신호를 고려하지 않아도 된다. 적당한 설정의 신호를 구성하기 위하여 외부의 회로를 설치할 필요가 없다. 또, 이에 따라 시스템 전체의 회로수를 감소시킬 수 있다. 전송 개시 때만 신호를 입력하면 되기 때문에, 내부 레벨 시프터 회로나 외부 시스템의 소비 전력을 감소시킬 수 있다. 외부로부터의 전송 개시 신호(VST)를 항상 끊임없이 입력할 필요가 없기 때문에, 입력 시에 수반되는 노이즈 영향이 적다. 전송 개시 신호(VST)와 구동 신호(VCK)의 지연량이 고려되고, 동작 마진도 크다. 구동 모드나 제어 등의 초기 설정만을 위한 신호에도 동일하게 사용 가능하다. 내부 도트로의 데이터의 입출력이 일정 주기로 행해지는 경우, 특히 외부로부터의 신호 제어가 필요하지 않기 때문에, 이러한 디바이스에 사용하면 바람직하다.
전술한 바와 같이, 본 발명의 제2 양상에 따르면, 점순차 전송 회로에서, 외부로부터 VCK가 입력되는 경우와 달리, 항상 VST 등을 고려하지 않아도 된다. VCK의 내부 부하를 고려하여 적당한 설정의 신호를 구성하기 때문에, 외부 회로를 설치하지 않아 시스템 전체의 회로수를 줄일 수 있다. 외부로부터의 VCK를 입력할 필요가 없기 때문에, 외부로부터의 노이즈의 영향이 없다. VST와 VCK의 지연량을 고려한 논리적인 포인트를 래치하기 때문에, 입력 파형에 대한 의존이 적고, 동작 마진이 크다.
이상 설명한 바와 같이, 본 발명의 제3 양상에 따르면, 수평 전송 회로에서, 외부로부터 전송 개시 신호가 입력되는 경우와 달리, 항상 신호를 고려하지 않아도 된다. 적당한 설정의 신호를 구성하기 때문에, 외부 회로를 설치할 필요가 없다. 또, 이에 따라 시스템 전체의 회로수를 삭감할 수 있다. 전송 개시 시에만 신호를 입력하면 되기 때문에, 내부 레벨 시프터 회로나 외부 시스템의 소비 전력을 감소시킬 수 있다. 외부로부터의 스타트 신호를 항상 끊임없이 입력할 필요가 없기 때문에, 입력에 수반되는 노이즈의 영향이 적다. 또, 필요하지 않을 때는 외부로부터의 신호를 차단할 수 있다. 스타트 신호와 구동 신호의 지연량이 고려되고, 동작 마진도 크다. 구동 모드나 제어 등의 초기 설정만으로 DC적으로 변화가 많은 반복 신호에도 동일하게 적용할 수 있다. 기준 클록으로부터 신호를 합성하는 방법을 이용하면, 정기적으로 루프되는 신호에서는 외부로부터의 공급 없이도 내부 신호로부터 생성할 수 있다.
이상 설명한 바와 같이, 본 발명의 제4 양상에 따르면, 점순차 전송 회로에서, 회로 내의 초기 상태를 확정하기 때문에, 초기 설정을 위한 무효 전송을 실시할 필요가 없다. 어떤 타이밍에서나 전송 상태를 초기화할 수 있다. 이전의 동작 상태에 의존한 전송 회로 내의 전위 상태의 불확정성을 없애기 위해서 항상 초기 조건을 확정하고, 데이터의 입출력 포인트를 결정할 수 있기 때문에, 전송 개시 시에 이상 동작이 발생하지 않는다. 전압 인가 및 전송 개시로부터 공회전 전송을 할 필요가 없고, 타이밍 기간 등에 어느 정도 마진을 가진 동작을 할 필요가 없다. 초기화를 위한 신호를 입력한 직후 디바이스 내의 데이터의 입출력을 즉시 실행할 수 있어 정보의 교환이 신속화된다.
이상 설명한 바와 같이, 본 발명의 제5 양상에 따르면, 레벨 시프터를 회로 단부에 배치하고, 버퍼를 몇 단 배치하여 배선의 최대 부하량을 동작하는 구성의 경우와 비교하여, 버퍼의 각 트랜지스터 특성에 따른 듀티비의 변화가 작다. 또, 파형 정형을 위한 회로가 불필요하다. 버퍼 자체에서의 소비 전력의 손실이 작아 작은 사이즈의 버퍼로 구동이 가능하다. 전송 기간 이외의 부하가 작고, 레벨 시프터 내의 소비 전력도 작다. 지연이 작고 전압의 진폭치의 감쇠도 작다. 그 결과, 시프트 레지스터 동작에 마진이 높은 구동이 가능하다. 하나의 시프트 레지스터에 하나의 레벨 시프터를 대응시킨 구성에 의해, 선두단이나 최종단에 전송과는 무관한 더미의 시프트 레지스터를 추가할 필요가 없게 되어 더미 회로의 영역이나 회로수나 소비 전력 등을 절약할 수 있다. 각 시프트 레지스터의 온/오프 제어에 의해 타이밍 상의 중복 기간이 작기 때문에, 레벨 시프터 자체의 소비 전력을 감소시킬 수 있다.
이상 설명한 바와 같이, 본 발명의 제6 양상에 따르면, 레벨 시프터를 회로 단부에 배치하고, 버퍼를 몇 단 배치하여 배선의 최대 부하량을 동작하는 구성의 경우와 비교하여, 버퍼의 각 트랜지스터 특성에 따른 듀티비의 변화가 작다. 또, 그 파형 정형을 위한 회로가 불필요하다. 버퍼 자체에서의 소비 전력의 손실이 작아 작은 사이즈의 버퍼로 구동이 가능하게 된다. 전송 기간 이외의 부하가 작고, 레벨 시프터 내의 소비 전력도 작다. 선두단과 최종단에서의 전송 시의 부하 성분에 의한 지연이 작고 전압의 진폭치의 감쇠도 작다. 그 결과, 시프트 레지스터의 동작 마진이 높은 구동이 가능하다. 레벨 시프터를 시프트 레지스터 직전에 구성하여 각 시프트 레지스터의 출력으로 제어하는 구성과 비교하여, 제어선의 개수가 적어 배선부에서의 영역을 작게 할 수 있다. 레벨 시프터를 시프트 레지스터 직전에 구성하고, 시프트 레지스터와 레벨 시프터를 1：1로 대응시키는 경우와 비교하여, 회로 구성을 넓게 배치할 수 있어 충분한 전류 공급이 가능하다. 온/오프 제어에 의해, 타이밍 상의 중복 기간이 작기 때문에, 레벨 시프터 자체의 소비 전력을 감소시킬 수 있다.
이상 설명한 바와 같이, 본 발명의 제7 양상에 따르면, 액티브 매트릭스 회로에서, 기준 클록(HCK)에 의해 각 도트에 공급되는 신호선을 제어하기 때문에, 전송 회로 내에서 발생하는 지연의 영향이 적고, 외부 신호로부터의 지연 영역 내에서 제어가 가능하다. 전체적으로 보면 매우 적은 지연량으로 제어할 수 있다. 시프트 레지스터 회로의 래치와 신호선의 제어가 가능하게 되어, 내부 회로수의 감소와 소비 전력의 감소 및 공간을 절약한 회로 구성이 가능하게 된다. HST 및 HCK의 지연량이 작기 때문에, 동작 마진이 큰 회로 구성을 실현할 수 있다.

Claims (51)

  1. 행형(行形)의 선택선과, 열형(列形)의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사(走査)하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지는 액티브 매트릭스 회로에 있어서,
    상기 수직 주사 회로는 입력된 스타트 펄스를 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 선택 펄스를 형성하는 전송 회로와, 후미단으로부터 출력된 선택 펄스를 처리하여, 내부적으로 스타트 펄스를 형성하여 상기 전송 회로의 선두단에 입력하는 스타트 펄스 발생 회로를 포함하는
    것을 특징으로 하는 액티브 매트릭스 회로.
  2. 제1항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터로 이루어지는 것을 특징으로 하는 액티브 매트릭스 회로.
  3. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지는 액티브 매트릭스 회로에 있어서,
    상기 수평 주사 회로는 수평 스타트 펄스를 수평 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 수평 전송 회로를 포함하고,
    상기 수직 주사 회로는 수직 스타트 펄스를 수직 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하는 수직 전송 회로와, 상기 수평 전송 회로의 후미단으로부터 출력된 제어 펄스를 처리하여 수직 클록 신호를 형성하여 상기 수직 전송 회로에 공급하는 수직 클록 신호 발생 회로를 포함하는
    것을 특징으로 하는 액티브 매트릭스 회로.
  4. 제3항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터로 이루어지는 것을 특징으로 하는 액티브 매트릭스 회로.
  5. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지는 액티브 매트릭스 회로에 있어서,
    상기 수평 주사 회로는 입력된 스타트 펄스를 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 형성하는 전송 회로와, 상기 전송 회로의 후미단으로부터 출력된 제어 펄스를 처리하여 내부적으로 스타트 펄스를 형성하여 상기 전송 회로의 선두단에 입력하는 스타트 펄스 발생 회로를 포함하는
    것을 특징으로 하는 액티브 매트릭스 회로.
  6. 제5항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터로 이루어지는 것을 특징으로 하는 액티브 매트릭스 회로.
  7. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지는 액티브 매트릭스 회로에 있어서,
    상기 수평 주사 회로는 수평 스타트 펄스를 수평 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 수평 전송 회로를 포함하고,
    상기 수직 주사 회로는 수직 스타트 펄스를 수직 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하는 수직 전송 회로를 포함하며,
    외부로부터 공급되는 리셋 펄스에 응답하여 상기 수평 전송 회로 및 수직 전송 회로를 강제적으로 리셋하여 초기 상태로 복귀시키는 리셋 회로를 추가로 구비하는
    것을 특징으로 하는 액티브 매트릭스 회로.
  8. 제7항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터로 이루어지는 것을 특징으로 하는 액티브 매트릭스 회로.
  9. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지고,
    상기 수평 주사 회로는 제1 스타트 펄스를 제1 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 제1 수평 전송 회로를 포함하고, 상기 수직 주사 회로는 제2 스타트 펄스를 제2 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하는 제2 수평 전송 회로를 포함하는 액티브 매트릭스 회로에 있어서,
    외부로부터 입력되는 저전압의 클록 신호를 고전압의 클록 신호로 승압하여대응하는 전송 회로의 각 단에 공급하는 승압 회로를 추가로 구비하고,
    상기 승압 회로는 상기 전송 회로의 1단마다 대응하여 개별적으로 클록 신호를 승압하는 복수의 레벨 시프터를 포함하는
    것을 특징으로 하는 액티브 매트릭스 회로.
  10. 제9항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터로 이루어지는 것을 특징으로 하는 액티브 매트릭스 회로.
  11. 제9항에 있어서,
    각 레벨 시프터는 전송 회로의 대응하는 단의 전송 동작에 동기(synchronization)하여 승압 동작을 행하는 것을 특징으로 하는 액티브 매트릭스 회로.
  12. 제11항에 있어서,
    각 레벨 시프터는 전송 회로의 대응하는 단으로부터 출력되는 펄스에 의해 승압 동작의 온-오프가 직접 제어되는 것을 특징으로 하는 액티브 매트릭스 회로.
  13. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지고,
    상기 수평 주사 회로는 제1 스타트 펄스를 제1 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 제1 수평 전송 회로를 포함하고, 상기 수직 주사 회로는 제2 스타트 펄스를 제2 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하는 제2 수평 전송 회로를 포함하는 액티브 매트릭스 회로에 있어서,
    외부로부터 입력되는 저전압의 클록 신호를 고전압의 클록 신호로 승압하여 대응하는 전송 회로의 각 단에 공급하는 승압 회로를 추가로 구비하고,
    상기 승압 회로는 상기 전송 회로의 2단 이상을 단위로 하는 조(set)에 대응하여 개별적으로 클록 신호를 승압하는 레벨 시프터를 포함하는
    것을 특징으로 하는 액티브 매트릭스 회로.
  14. 제13항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터로 이루어지는 것을 특징으로 하는 액티브 매트릭스 회로.
  15. 제13항에 있어서,
    각 레벨 시프터는 전송 회로의 대응하는 2단 이상의 조의 전송 동작에 동기하여 승압 동작을 행하는 것을 특징으로 하는 액티브 매트릭스 회로.
  16. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지고,
    상기 수평 주사 회로는 스타트 펄스를 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 전송 회로를 포함하는 액티브 매트릭스 회로에 있어서,
    외부로부터 입력되는 저전압의 상기 클록 신호를 고전압의 클록 신호로 승압하여 상기 전송 회로의 각 단에 공급하는 승압 회로를 추가로 구비하고,
    상기 승압 회로는 상기 전송 회로의 1단마다 대응하여 개별적으로 클록 신호를 승압하는 복수의 레벨 시프터를 포함하며,
    상기 전송 회로의 각 단은 대응하는 레벨 시프터로부터 공급된 클록 신호에 따라 전송 동작을 행하여 제어 펄스를 출력하고,
    상기 제어 펄스에 대응하여 상기 클록 신호를 샘플링하여 각 신호선을 개폐 제어하는 스위치를 추가로 구비하는
    것을 특징으로 하는 액티브 매트릭스 회로.
  17. 제16항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터로 이루어지는 것을 특징으로 하는 액티브 매트릭스 회로.
  18. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 상기 능동 소자에 접속되어 외부로부터 인가되는 면압력(surface pressure)에 대응한 신호를 받는 전극과, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지는 면압력 분포 검출 장치에 있어서,
    상기 수직 주사 회로는 입력된 스타트 펄스를 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 선택 펄스를 형성하는 전송 회로와, 상기 전송 회로의 후미단으로부터 출력된 선택 펄스를 처리하여, 내부적으로 스타트 펄스를 형성하여 상기 전송 회로의 선두단에 입력하는 스타트 펄스 발생 회로를 포함하는
    것을 특징으로 하는 면압력 분포 검출 장치.
  19. 제18항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터로 이루어지는 것을 특징으로 하는 면압력 분포 검출 장치.
  20. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 상기 능동 소자에 접속되어 외부로부터 인가되는 면압력에 따른 신호를 받는 전극과, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지는 면압력 분포 검출 장치에 있어서,
    상기 수평 주사 회로는 수평 스타트 펄스를 수평 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 수평 전송 회로를 포함하고,
    상기 수직 주사 회로는 수직 스타트 펄스를 수직 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하는 수직 전송 회로와, 상기 수평 전송 회로의 후미단으로부터 출력된 제어 펄스를 처리하여 수직 클록 신호를 형성하여 상기 수직 전송 회로에 공급하는 수직 클록 신호 발생 회로를 포함하는
    것을 특징으로 하는 면압력 분포 검출 장치.
  21. 제20항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터로 이루어지는 것을 특징으로 하는 면압력 분포 검출 장치.
  22. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 상기 능동 소자에 접속되어 외부로부터 인가되는 면압력에 따른 신호를 받는 전극과, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지는 면압력 분포 검출 장치에 있어서,
    상기 수평 주사 회로는 입력된 스타트 펄스를 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 형성하는 전송 회로와, 상기 전송 회로의 후미단으로부터 출력된 제어 펄스를 처리하여 내부적으로 스타트 펄스를 형성하여 상기 전송 회로의 선두단에 입력하는 스타트 펄스 발생 회로를 포함하는
    것을 특징으로 하는 면압력 분포 검출 장치.
  23. 제22항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터로 이루어지는 것을 특징으로 하는 면압력 분포 검출 장치.
  24. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 상기 능동 소자에 접속되어 외부로부터 인가되는 면압력에 따른 신호를 받는 전극과, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지는 면압력 분포 검출 장치에 있어서,
    상기 수평 주사 회로는 수평 스타트 펄스를 수평 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 수평 전송 회로를 포함하고,
    상기 수직 주사 회로는 수직 스타트 펄스를 수직 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하는 수직 전송 회로를 포함하며,
    외부로부터 공급되는 리셋 펄스에 응답하여 상기 수평 전송 회로 및 수직 전송 회로를 강제적으로 리셋하여 초기 상태로 복귀시키는 리셋 회로를 추가로 구비하는
    것을 특징으로 하는 면압력 분포 검출 장치.
  25. 제24항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터로 이루어지는 것을 특징으로 하는 면압력 분포 검출 장치.
  26. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 상기 능동 소자에 접속되어 외부로부터 인가되는 면압력에 따른 신호를 받는 전극과, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지고,
    상기 수평 주사 회로는 제1 스타트 펄스를 제1 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 제1 수평 전송 회로를 포함하고, 상기 수직 주사 회로는 제2 스타트 펄스를 제2 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하는 제2 수평 전송 회로를 포함하는 면압력 분포 검출 장치에 있어서,
    외부로부터 입력되는 저전압의 클록 신호를 고전압의 클록 신호로 승압하여 대응하는 전송 회로의 각 단에 공급하는 승압 회로를 추가로 구비하고,
    상기 승압 회로는 상기 전송 회로의 1단마다 대응하여 개별적으로 클록 신호를 승압하는 복수의 레벨 시프터를 포함하는
    것을 특징으로 하는 면압력 분포 검출 장치.
  27. 제26항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터로 이루어지는 것을 특징으로 하는 면압력 분포 검출 장치.
  28. 제26항에 있어서,
    각 레벨 시프터는 전송 회로의 대응하는 단의 전송 동작에 동기하여 승압 동작을 행하는 것을 특징으로 하는 면압력 분포 검출 장치.
  29. 제28항에 있어서,
    각 레벨 시프터는 전송 회로의 대응하는 단으로부터 출력되는 펄스에 의해 승압 동작의 온-오프가 직접 제어되는 것을 특징으로 하는 면압력 분포 검출 장치.
  30. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 상기 능동 소자에 접속되어 외부로부터 인가되는 면압력에 따른 신호를 받는 전극과, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지고,
    상기 수평 주사 회로는 제1 스타트 펄스를 제1 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 제1 수평 전송 회로를 포함하고, 상기 수직 주사 회로는 제2 스타트 펄스를 제2 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하는 제2 수평 전송 회로를 포함하는 면압력 분포 검출 장치에 있어서,
    외부로부터 입력되는 저전압의 클록 신호를 고전압의 클록 신호로 승압하여 대응하는 전송 회로의 각 단에 공급하는 승압 회로를 추가로 구비하고,
    상기 승압 회로는 상기 전송 회로의 2단 이상을 단위로 하는 조에 대응하여 개별적으로 클록 신호를 승압하는 레벨 시프터를 포함하는
    것을 특징으로 하는 면압력 분포 검출 장치.
  31. 제30항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터로 이루어지는 것을 특징으로 하는 면압력 분포 검출 장치.
  32. 제30항에 있어서,
    각 레벨 시프터는 전송 회로의 대응하는 2단 이상의 조의 전송 동작에 동기하여 승압 동작을 행하는 것을 특징으로 하는 면압력 분포 검출 장치.
  33. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자와, 상기 능동 소자에 접속되어 외부로부터 인가되는 면압력에 따른 신호를 받는 전극과, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 회로와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 회로로 이루어지고,
    상기 수평 주사 회로는 스타트 펄스를 클록 신호에 따라 순차로 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 전송 회로를 포함하는 면압력 분포 검출 장치에 있어서,
    외부로부터 입력되는 저전압의 상기 클록 신호를 고전압의 클록 신호로 승압하여 상기 전송 회로의 각 단에 공급하는 승압 회로를 추가로 구비하고,
    상기 승압 회로는 상기 전송 회로의 1단마다 대응하여 개별적으로 클록 신호를 승압하는 복수의 레벨 시프터를 포함하며,
    상기 전송 회로의 각 단은 대응하는 레벨 시프터로부터 공급된 클록 신호에 따라 전송 동작을 행하여 제어 펄스를 출력하고,
    상기 제어 펄스에 대응하여 상기 클록 신호를 샘플링하여 각 신호선을 개폐 제어하는 스위치를 추가로 구비하는
    것을 특징으로 하는 면압력 분포 검출 장치.
  34. 제33항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터로 이루어지는 것을 특징으로 하는 면압력 분포 검출 장치.
  35. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자를 구비하고, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 단계(vertical scanning step)와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 단계(horizontal scanning step)로 이루어지는 액티브 매트릭스 회로의 구동 방법에 있어서,
    상기 수직 주사 단계는 입력된 스타트 펄스를 클록 신호에 따라 순차로 시프트 레지스터의 선두단으로부터 후미단에 전송하여 선택 펄스를 형성하는 전송 단계와, 상기 시프트 레지스터의 후미단으로부터 출력된 선택 펄스를 처리하여, 내부적으로 스타트 펄스를 형성하여 상기 시프트 레지스터의 선두단에 입력하는 스타트 펄스 발생 단계를 포함하는
    것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  36. 제35항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터를 사용하는 것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  37. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자를 구비하고, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 단계와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 단계로 이루어지는 액티브 매트릭스 회로의 구동 방법에 있어서,
    상기 수평 주사 단계는 수평 스타트 펄스를 수평 클록 신호에 따라 순차로 수평 시프트 레지스터의 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 수평 전송 단계를 포함하고,
    상기 수직 주사 단계는 수직 스타트 펄스를 수직 클록 신호에 따라 순차로 수직 시프트 레지스터의 선두단으로부터 후미단에 전송하는 수직 전송 단계와, 상기 수평 시프트 레지스터의 후미단으로부터 출력된 제어 펄스를 처리하여 수직 클록 신호를 형성하여 상기 수직 시프트 레지스터에 공급하는 수직 클록 신호 발생 단계를 포함하는
    것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  38. 제37항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터를 사용하는 것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  39. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자를 구비하고, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 단계와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 단계로 이루어지는 액티브 매트릭스 회로의 구동 방법에 있어서,
    상기 수평 주사 단계는 입력된 스타트 펄스를 클록 신호에 따라 순차로 시프트 레지스터의 선두단으로부터 후미단에 전송하여 제어 펄스를 형성하는 전송 단계와, 상기 시프트 레지스터의 후미단으로부터 출력된 제어 펄스를 처리하여 내부적으로 스타트 펄스를 형성하여 상기 시프트 레지스터의 선두단에 입력하는 스타트 펄스 발생 단계를 포함하는
    것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  40. 제39항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터를 사용하는 것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  41. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자를 구비하고, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 단계와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 단계로 이루어지는 액티브 매트릭스 회로의 구동 방법에 있어서,
    상기 수평 주사 단계는 수평 스타트 펄스를 수평 클록 신호에 따라 순차로 수평 시프트 레지스터의 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 수평 전송 단계를 포함하고,
    상기 수직 주사 단계는 수직 스타트 펄스를 수직 클록 신호에 따라 순차로 수직 시프트 레지스터의 선두단으로부터 후미단에 전송하는 수직 전송 단계를 포함하며,
    외부로부터 공급되는 리셋 펄스에 응답하여 상기 수평 시프트 레지스터 및 수직 시프트 레지스터를 강제적으로 리셋하여 초기 상태로 복귀시키는 리셋 단계를추가로 포함하는
    것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  42. 제41항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터를 사용하는 것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  43. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자를 구비하고, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 단계와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 단계로 이루어지고,
    상기 수평 주사 단계는 제1 스타트 펄스를 제1 클록 신호에 따라 순차로 제1 시프트 레지스터의 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 제1 수평 전송 단계를 포함하고, 상기 수직 주사 단계는 제2 스타트 펄스를 제2 클록 신호에 따라 순차로 제2 시프트 레지스터의 선두단으로부터 후미단에 전송하는 제2 수평 전송 단계를 포함하는 액티브 매트릭스 회로의 구동 방법에 있어서,
    외부로부터 입력되는 저전압의 클록 신호를 고전압의 클록 신호로 승압하여 대응하는 시프트 레지스터의 각 단에 공급하는 승압 단계를 추가로 포함하고,
    상기 승압 단계는 상기 시프트 레지스터의 1단마다 대응하여 개별적으로 클록 신호를 승압하는 복수의 레벨 시프터를 사용하는
    것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  44. 제43항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터를 사용하는 것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  45. 제43항에 있어서,
    각 레벨 시프터는 상기 시프트 레지스터의 대응하는 단의 전송 동작에 동기하여 승압 동작을 행하는 것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  46. 제45항에 있어서,
    각 레벨 시프터는 상기 시프트 레지스터의 대응하는 단으로부터 출력되는 펄스에 의해 승압 동작의 온-오프가 직접 제어되는 것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  47. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자를 구비하고, 각 선택선을 순차로 주사하여 능동 소자를 선택하기위한 선택 펄스를 출력하는 수직 주사 단계와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 단계로 이루어지고,
    상기 수평 주사 단계는 제1 스타트 펄스를 제1 클록 신호에 따라 순차로 제1 시프트 레지스터의 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 제1 수평 전송 단계를 포함하고, 상기 수직 주사 단계는 제2 스타트 펄스를 제2 클록 신호에 따라 순차로 제2 시프트 레지스터의 선두단으로부터 후미단에 전송하는 제2 수평 전송 단계를 포함하는 액티브 매트릭스 회로의 구동 방법에 있어서,
    외부로부터 입력되는 저전압의 클록 신호를 고전압의 클록 신호로 승압하여 대응하는 시프트 레지스터의 각 단에 공급하는 승압 단계를 추가로 포함하고,
    상기 승압 단계는 상기 시프트 레지스터의 2단 이상을 단위로 하는 조에 대응하여 개별적으로 클록 신호를 승압하는 레벨 시프터를 사용하는
    것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  48. 제47항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터를 사용하는 것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  49. 제47항에 있어서,
    각 레벨 시프터는 시프트 레지스터의 대응하는 2단 이상의 조의 전송 동작에 동기하여 승압 동작을 행하는 것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  50. 행 형상의 선택선과, 열형의 신호선과, 상기 선택선과 신호선의 교차부에 배치된 능동 소자를 구비하고, 각 선택선을 순차로 주사하여 능동 소자를 선택하기 위한 선택 펄스를 출력하는 수직 주사 단계와, 각 신호선을 개폐 제어하기 위한 제어 펄스를 출력하여 선택된 능동 소자에 신호를 입력 또는 출력하는 수평 주사 단계로 이루어지고,
    상기 수평 주사 단계는 스타트 펄스를 클록 신호에 따라 순차로 시프트 레지스터의 선두단으로부터 후미단에 전송하여 제어 펄스를 출력하는 전송 단계를 포함하는 액티브 매트릭스 회로의 구동 방법에 있어서,
    외부로부터 입력되는 저전압의 상기 클록 신호를 고전압의 클록 신호로 승압하여 상기 시프트 레지스터의 각 단에 공급하는 승압 단계를 추가로 포함하고,
    상기 승압 단계는 상기 시프트 레지스터의 1단마다 대응하여 개별적으로 클록 신호를 승압하는 복수의 레벨 시프터를 사용하며,
    상기 시프트 레지스터의 각 단은 대응하는 레벨 시프터로부터 공급된 클록 신호에 따라 전송 동작을 행하여 제어 펄스를 출력하고,
    상기 제어 펄스에 대응하여 상기 클록 신호를 샘플링하여 각 신호선을 개폐 제어하는 스위칭 단계를 추가로 포함하는
    것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
  51. 제50항에 있어서,
    상기 능동 소자는 절연성의 기판에 형성된 다결정 실리콘을 소자 영역으로 하는 박막 트랜지스터를 사용하는 것을 특징으로 하는 액티브 매트릭스 회로의 구동 방법.
KR1020010022053A 2000-04-25 2001-04-24 액티브 매트릭스 회로 및 그 구동 방법과 면압력 분포검출 장치 KR100804628B1 (ko)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100862602B1 (ko) * 2006-03-20 2008-10-09 미쓰비시덴키 가부시키가이샤 화상표시장치
KR101243806B1 (ko) * 2006-06-30 2013-03-18 엘지디스플레이 주식회사 쉬프트 레지스터
KR101314088B1 (ko) * 2005-06-28 2013-10-02 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 액정표시장치

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3684233B2 (ja) * 2002-05-14 2005-08-17 キヤノン株式会社 指紋入力装置及びその製造方法
TWI237209B (en) * 2002-05-31 2005-08-01 Sanyo Electric Co Surface pressure distribution sensor and method for making same
JP2005536792A (ja) * 2002-08-21 2005-12-02 セキユジエン・コーポレイシヨン 改良された撮像表面を有するｔｆｔ検出装置
KR100947534B1 (ko) * 2003-07-15 2010-03-12 삼성전자주식회사 표시 장치
JP4517599B2 (ja) * 2003-08-19 2010-08-04 セイコーエプソン株式会社 静電容量検出装置
JP2005069869A (ja) * 2003-08-25 2005-03-17 Seiko Epson Corp 静電容量検出装置及びその駆動方法、指紋センサ並びにバイオメトリクス認証装置
JP4396814B2 (ja) * 2003-09-01 2010-01-13 セイコーエプソン株式会社 静電容量検出装置及び電子機器
US7075316B2 (en) * 2003-10-02 2006-07-11 Alps Electric Co., Ltd. Capacitance detector circuit, capacitance detection method, and fingerprint sensor using the same
JP4556577B2 (ja) * 2004-09-14 2010-10-06 セイコーエプソン株式会社 電子装置の駆動方法
JP2006119409A (ja) * 2004-10-22 2006-05-11 Seiko Epson Corp マトリクス装置の駆動回路、マトリクス装置、電気光学装置、電子機器
US7373843B2 (en) * 2005-06-02 2008-05-20 Fidelica Microsystems Flexible imaging pressure sensor
JP4887799B2 (ja) * 2006-01-20 2012-02-29 ソニー株式会社 表示装置および携帯端末
KR101344835B1 (ko) 2006-12-11 2013-12-26 삼성디스플레이 주식회사 게이트 구동 신호 지연을 감소시키는 방법 및 액정 표시장치
JP4375410B2 (ja) * 2007-02-15 2009-12-02 船井電機株式会社 表示装置および表示駆動回路
JP5136198B2 (ja) * 2008-05-14 2013-02-06 ソニー株式会社 半導体デバイス、表示パネル及び電子機器
WO2012137849A1 (ja) * 2011-04-08 2012-10-11 シャープ株式会社 表示装置、表示装置の駆動方法
TW201412027A (zh) * 2012-09-14 2014-03-16 Chicony Electronics Co Ltd 矩陣測試方法、系統及電壓時脈控制方法
TWI524324B (zh) * 2014-01-28 2016-03-01 友達光電股份有限公司 液晶顯示器
TWI569211B (zh) * 2014-12-26 2017-02-01 義隆電子股份有限公司 指紋感測器的感測方法及電路
US9946101B2 (en) * 2015-03-13 2018-04-17 Apple Inc. Gate driver control circuit
TWI540514B (zh) * 2015-05-05 2016-07-01 晨星半導體股份有限公司 用以偵測使用者碰觸之感應裝置
JP6878066B2 (ja) * 2016-03-30 2021-05-26 株式会社ジャパンディスプレイ 指紋センサ及び指紋センサモジュール
KR102509067B1 (ko) * 2016-04-08 2023-03-13 삼성디스플레이 주식회사 사용자 인증장치, 그것의 입력 센싱 모듈 및 사용자 인증방법
CN106157890B (zh) * 2016-08-15 2018-03-30 京东方科技集团股份有限公司 一种纹路识别显示装置及驱动方法
CN106919927B (zh) * 2017-03-07 2019-08-27 京东方科技集团股份有限公司 一种指纹识别装置及其信号读取方法、显示装置
CN106710561B (zh) * 2017-03-08 2019-09-17 京东方科技集团股份有限公司 一种移位寄存器、栅线集成驱动电路及显示装置
US10333397B2 (en) 2017-07-18 2019-06-25 Stmicroelectronics International N.V. Multi-stage charge pump circuit operating to simultaneously generate both a positive voltage and a negative voltage
US10050524B1 (en) 2017-11-01 2018-08-14 Stmicroelectronics International N.V. Circuit for level shifting a clock signal using a voltage multiplier
CN109660645A (zh) * 2018-12-18 2019-04-19 武汉华星光电半导体显示技术有限公司 一种显示装置及其使用方法
CN111126343B (zh) * 2019-12-31 2022-08-16 厦门天马微电子有限公司 用于光电传感器的驱动方法及驱动装置、显示装置
CN111489676B (zh) * 2020-04-26 2024-04-16 京东方科技集团股份有限公司 一种阵列基板、驱动方法及显示装置
KR20230027439A (ko) 2021-08-19 2023-02-28 주식회사 엘엑스세미콘 전원관리회로 및 이의 구동방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS49128644A (ko) * 1973-04-09 1974-12-10
JPS56130896A (en) * 1980-03-13 1981-10-14 Nec Corp Serial memory device
JPS56142430A (en) * 1980-03-24 1981-11-06 Morita Mfg Co Ltd Biting pressure sensor
JPS6425194A (en) * 1987-07-22 1989-01-27 Hitachi Ltd Display device
JPH0758234B2 (ja) * 1992-04-16 1995-06-21 株式会社エニックス 半導体マトリクス型微細面圧分布センサ
US5400662A (en) * 1992-04-17 1995-03-28 Enix Corporation Matrix type surface pressure distribution detecting element
GB9608747D0 (en) * 1996-04-26 1996-07-03 Philips Electronics Nv Fingerprint sensing devices and systems incorporating such
JP3516323B2 (ja) * 1996-05-23 2004-04-05 シャープ株式会社 シフトレジスタ回路および画像表示装置
JP3371321B2 (ja) * 1996-08-27 2003-01-27 ソニー株式会社 薄膜半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101314088B1 (ko) * 2005-06-28 2013-10-02 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 액정표시장치
KR100862602B1 (ko) * 2006-03-20 2008-10-09 미쓰비시덴키 가부시키가이샤 화상표시장치
KR101243806B1 (ko) * 2006-06-30 2013-03-18 엘지디스플레이 주식회사 쉬프트 레지스터

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