KR20230027439A - 전원관리회로 및 이의 구동방법 - Google Patents

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Abstract

본 실시예는 게이트구동회로의 구동 시작시점을 설정하는 스타트클럭신호(SCLK) 및 상기 게이트구동회로의 출력 시작시점을 설정하는 온클럭신호(ON_CLK)를 논리연산하는 플립플롭회로, 상기 플립플롭회로의 출력신호 중 하나 및 상기 스타트클럭신호(SCLK)를 수신하여 논리곱 연산하고 게이트스타트신호(VST)를 생성하는 제1 AND 게이트회로 및 상기 플립플롭회로의 출력신호 중 다른 하나 및 상기 스타트클럭신호(SCLK)를 수신하여 논리곱 연산하고 게이트리셋신호(RESET)를 생성하는 제2 AND 게이트회로를 포함하는 전원관리회로 에 관한 것이다.

Description

전원관리회로 및 이의 구동방법 {Power Management Integrated Circuit and its Driving Method}
본 실시예는 표시장치의 패널을 구동하기 위한 전원관리회로, 이를 포함하는 표시장치에 관한 것이다.
표시장치는 각 화소별로 영상을 표시하거나 터치를 센싱할 수 있는 패널, 패널을 구동하는 데이터구동회로와 게이트구동회로 및 데이터구동회로와 게이트구동회로 각각의 구동을 제어하는 타이밍컨트롤러를 포함할 수 있다.
타이밍컨트롤러는 게이트구동회로가 각 화소에 위치하는 트랜지스터를 턴온시키거나 턴오프시키기 위한 스캔신호 공급을 제어하는 게이트제어신호를 전송할 수 있고, 게이트구동회로가 공급하는 스캔신호에 따라 데이터구동회로가 각 화소로 데이터전압을 공급하도록 제어하는 데이터제어신호를 전송할 수 있다.
전원관리회로는 표시장치 내부의 구성요소들-예를 들어, 데이터구동회로, 게이트구동회로, 타이밍컨트롤러 등-에 전력을 공급하여 전자장치가 동작하도록 할 수 있고, 타이밍컨트롤러에서 생성되는 데이터제어신호 및 게이트제어신호를 수신하여 데이터구동회로와 게이트구동회로로 전달되는 신호의 타이밍, 크기, 위상 등을 변경할 수 있다.
전원관리회로는 프로세서와 인터페이스를 통해 표시장치 내부의 구성요소들에 전기적으로 연결되어 지정된 전압 또는 전류를 갖는 복수의 클럭신호를 내부의 구성요소들에 전달할 수 있다.
한편, 종래의 전원관리회로는 타이밍컨트롤러에서 전원관리회로로 전달하는 게이트제어신호의 종류에 따라 복수의 신호라인을 형성하게 되므로 표시장치의 전력소비량이 증가하게 되었고, 복수의 신호라인 사이의 전자기적 노이즈가 증가하는 문제점이 발생하게 되었다.
또한, 종래의 전원관리회로는 타이밍컨트롤러에서 전달하는 게이트제어신호 중를 일부를 조합하여 게이트스타트신호와 게이트리셋신호를 생성할 수 있었으나, 조합되는 신호들과 게이트스타트신호 및 게이트리셋신호가 상호 연동되므로 복수의 신호를 별개의 시구간을 통해 출력하게 되어 게이트구동회로의 구동시간이 증가하는 문제점이 발생하였다.
이러한 배경에서, 본 발명의 목적은, 타이밍컨트롤러가 송신하는 게이트제어신호의 종류를 증가시키지 않고, 논리 연산을 통해 게이트 구동을 제어하는 신호를 생성하는 조합 회로를 포함하는 전원관리회로를 제공하는 것이다.
본 발명의 목적은, 전원관리회로로 전달되는 게이트제어신호들과 게이트스타트신호 및 게이트리셋신호를 독립적으로 구동하도록 내부의 조합회로를 설계하여 게이트구동회로의 구동시간을 감소시키는 전원관리회로를 제공하는 것이다.
전술한 목적을 달성하기 위하여, 일 측면에서, 본 실시예는, 게이트구동회로의 구동 시작시점을 설정하는 스타트클럭신호(SCLK) 및 상기 게이트구동회로의 출력 시작시점을 설정하는 온클럭신호(ON_CLK)를 논리연산하는 플립플롭회로; 상기 플립플롭회로의 출력신호 중 하나 및 상기 스타트클럭신호(SCLK)를 수신하여 논리곱 연산하고 게이트스타트신호(VST)를 생성하는 제1 AND 게이트회로; 및 상기 플립플롭회로의 출력신호 중 다른 하나 및 상기 스타트클럭신호(SCLK)를 수신하여 논리곱 연산하고 게이트리셋신호(RESET)를 생성하는 제2 AND 게이트회로를 포함하는, 전원관리회로를 제공할 수 있다.
전술한 목적을 달성하기 위하여, 다른 측면에서, 본 실시예는, 제1 입력포트를 통해 타이밍컨트롤러에서 생성된 온클럭신호를 수신하고, 제2 입력포트를 통해 타이밍컨트롤러에서 생성된 스타트클럭신호를 수신하여 논리연산하는 D-플립플롭회로; 상기 D-플립플롭회로의 제1 출력포트와 연결되어 게이트스타트신호를 출력하는 제1 AND 게이트회로; 상기 D-플립플롭회로의 제2 출력포트와 연결되어 게이트리셋신호를 출력하는 제2 AND 게이트회로를 포함하고, 상기 D-플립플롭회로는 내부에 배치된 하나의 인버터 및 4개의 AND 게이트회로를 통해 입력신호의 펄스를 필터링하여 출력하는, 전원관리회로를 제공할 수 있다.
전술한 목적을 달성하기 위하여, 또 다른 측면에서, 본 실시예는, 게이트제어신호를 발생시키는 타이밍컨트롤러와 연결되어 상기 게이트제어신호를 수신하는 전원관리회로에 있어서, 상기 게이트제어신호는 스타트클럭라인을 통해 상기 전원관리회로로 전달되는 스타트클럭신호, 온클럭라인을 통해 상기 전원관리회로로 전달되는 온클럭신호 및 오프클럭라인을 통해 상기 전원관리회로로 전달되는 오프클럭신호를 포함하고, 상기 전원관리회로는 상기 스타트클럭신호 및 상기 온클럭신호를 시구간별로 논리연산하는 플립플롭회로; 상기 플립플롭회로의 출력신호 및 상기 스타트클럭신호를 논리곱 연산하여 게이트스타트회로를 출력하는 AND 게이트회로; 및 상기 AND 게이트회로의 출력신호를 수신하여 게이트라인으로 게이트구동전압을 전달하는 게이트 출력 스테이지회로를 더 포함하는, 전원관리회로를 제공할 수 있다.
이상에서 설명한 바와 같이 본 실시예에 의하면, 전원관리회로에서 생성하는 신호를 효율적으로 제어할 수 있고, 게이트구동회로의 구동시간을 감소시킬 수 있다.
본 실시예에 의하면, 전원관리회로 내부의 논리연산을 통해 전원관리회로가 생성하는 게이트클럭신호의 타이밍을 독립적으로 제어할 수 있다.
도 1은 디스플레이장치의 구성도이다.
도 2는 타이밍컨트롤러가 전원관리회로로 전달하는 게이트제어신호의 종류를 설명하기 위한 흐름도이다.
도 3은 일 실시예에 따른 전원관리회로의 내부 구성을 설명하기 위한 제1 예시 도면이다.
도 4는 일 실시예에 따른 전원관리회로의 내부 구성을 설명하기 위한 제2 예시 도면이다.
도 5는 일 실시예에 따른 게이트 출력 스테이지회로를 설명하기 위한 도면이다.
도 6은 AND 게이트회로를 포함하는 종래의 전원관리회로를 설명하기 위한 도면이다.
도 7은 도 6의 전원관리회로에 공급되는 신호들의 타이밍도이다.
도 8은 일 실시예에 따른 플립플롭회로 및 AND 게이트회로를 포함하는 전원관리회로를 설명하기 위한 도면이다.
도 9는 일 실시예에 따른 D-플립플롭회로를 설명하기 위한 도면이다.
도 10은 도 8의 전원관리회로에 공급되는 신호들의 타이밍도이다.
도 1은 디스플레이장치의 구성도이다.
도 1을 참조하면, 표시장치(100)는 패널(110), 데이터구동회로(120), 게이트구동회로(130), 터치센싱회로(140), 타이밍컨트롤러(150) 등을 포함할 수 있다.
패널(110)은 액정표시패널(LCD Panel), 유지발광다이오드 표시패널(OLED Panel) 등 기존에 공지된 형태의 패널의 형태로 구현될 수 있다.
패널(110)에는 데이터구동회로(120)와 연결되는 복수의 데이터라인(DL)이 형성되고, 게이트구동회로(130)와 연결되는 복수의 게이트라인(GL)이 형성될 수 있다. 또한, 패널(110)에는 복수의 데이터라인(DL)과 복수의 게이트라인(GL)의 교차 지점에 대응되는 다수의 화소(P: Pixel)가 정의될 수 있다.
이러한 각 화소(P)에는 제1 전극(예를 들어, 소스전극 또는 드레인전극)이 데이터라인(DL)과 연결되고, 게이트전극이 게이트라인(GL)과 연결되며, 제2 전극(예를 들어, 드레인전극 또는 소스전극)이 표시전극과 연결되는 트랜지스터가 형성될 수 있다.
패널(110)은 표시패널(display panel)과 터치패널(TSP: touch screen panel)을 포함할 수 있는데, 여기서 표시패널과 터치패널은 일부 구성요소를 서로 공유할 수 있다.
데이터구동회로(120)는 이미지를 패널(110)의 각 화소(P)에 표시하기 위해 데이터라인(DL)으로 데이터신호를 공급할 수 있다.
데이터구동회로(120)는 적어도 하나의 데이터구동집적회로를 포함할 수 있는데, 이러한 적어도 하나의 데이터구동집적회로는, 패널(110)에 직접 형성될 수도 있으며, 경우에 따라서, 패널(110)에 집적화되어 형성될 수도 있다. 필요에 따라 데이터구동회로(120)은 소스드라이버(Source Driver) 또는 소스드라이버집적회로로 정의될 수 있다.
게이트구동회로(130)는 각 화소(P)에 위치하는 트랜지스터를 턴온(turn-on) 혹은 턴오프(turn-off)시키기 위해 게이트라인(GL)으로 스캔신호를 순차적으로 공급할 수 있다. 턴온전압의 스캔신호가 화소(P)로 공급되면 해당 화소(P)는 데이터라인(DL)과 연결될 수 있고, 턴오프전압의 스캔신호가 화소(P)로 공급되면 해당 화소(P)와 데이터라인(DL)의 연결은 해제될 수 있다.
게이트구동회로(130)에서 전달하는 스캔신호가 게이트하이전압(VGH)인 경우에는 트랜지스터가 턴온되어 데이터라인(DL)을 통해 데이터전압이 픽셀에 전달될 수 있고, 스캔신호가 게이트로우전압(VGL)인 경우에 트랜지스터가 턴오프되어 충전된 데이터전압이 유지될 수 있다.
게이트구동회로(130)는 다수의 게이트 드라이브 집적회로(GDIC: Gate Drive Integrated Circuit)를 실장한 인쇄회로보드(Printed Circuit Board)를 표시패널에 부착하는 TAB(Tape Automated Bonding) 방식, 또는 게이트 드라이브 직접회로를 표시패널에 직접 형성하는 GIP(Gate Drive IC in Panel) 방식으로 형성될 수 있다.
터치센싱회로(140)는 센싱라인(SL)과 연결된 복수의 터치전극(TE)의 전체 또는 일부로 구동신호를 인가하여 터치센싱데이터를 획득할 수 있다.
타이밍컨트롤러(150)는 데이터구동회로(120), 게이트구동회로(130) 및 터치센싱회로(140)로 각종 제어신호를 공급할 수 있다.
타이밍컨트롤러(150)는 각 타이밍에 맞게 데이터구동회로(120)가 각 화소(P)로 데이터전압을 공급하도록 제어하는 데이터제어신호(DCS: Data Control Signal)를 전송하거나, 게이트구동회로(130)로 게이트제어신호(GCS: Gate Control Signal)를 전송하거나, 터치센싱회로(140)로 센싱신호를 전송할 수 있다. 타이밍컨트롤러(150)는 타이밍컨트롤러(Timing Controller) 이외의 구성을 더 포함하여 다른 제어기능도 더 수행할 수 있다.
타이밍컨트롤러(150)는 호스트(미도시)로부터 수평동기신호, 수직동기신호, 영상데이터 등의 타이밍신호를 공급받아 데이터제어신호(DCS), 게이트제어신호(GCS) 등을 생성할 수 있다.
게이트제어신호(GCS)는 스타트클럭신호(SCLK: Start Clock Signal), 온클럭신호(ON_CLK), 오프클럭신호(OFF_CLK) 등을 포함할 수 있다.
도 2는 타이밍컨트롤러가 전원관리회로로 전달하는 게이트제어신호의 종류를 설명하기 위한 흐름도이다.
도 2를 참조하면, 전원관리회로(160)는 조합회로(168) 등을 포함할 수 있다.
도 2를 참조하면, 타이밍컨트롤러(150)는 게이트스타트신호(VST), 게이트클럭신호(GCLK1~4) 등을 전원관리회로(160)으로 전달할 수 있고, 전원관리회로(160)은 게이트스타트신호(VST), 게이트클럭신호(GCLK1~4) 등을 게이트구동회로(130)로 전달할 수 있다.
전원관리회로(160)는 타이밍컨트롤러(150)에서 전달받은 신호를 게이트구동회로(130)로 그대로 전달할 수 있으나, 신호의 타이밍, 위상, 진폭 등을 변경하여 변경된 게이트스타트신호(VST'), 변경된 게이트클럭신호(GCLK1~4')를 생성하여 게이트구동회로(130)로 전달할 수 있다.
타이밍컨트롤러(150)과 전원관리회로(160) 사이에는 전달되는 신호의 개수만큼 신호라인 및 통신포트가 형성될 수 있고, 예시적으로 도 2와 같이 5개의 신호라인(151, 152, 153, 154, 155) 및 5개의 포트가 형성될 수 있다.
타이밍컨트롤러(150)와 전원관리회로(160) 사이에 형성된 신호라인의 수가 증가할수록 회서 설계의 복잡성이 증가하고, 신호라인을 통한 전력손실과 신호라인 사이의 노이즈-예를 들어, EMI(Electromagnetic Interference)에 의한 전자기적인 간섭-가 증가하게 되므로, 신호라인의 수를 적절하게 감소시킬 필요가 있다.
필요에 따라, 전원관리회로(160) 및 게이트구동회로(130)은 하나의 통합된 집적회로로 구성될 수 있으나, 별개의 구분된 집적회로로 구성될 수 있다.
도 3은 일 실시예에 따른 전원관리회로의 내부 구성을 설명하기 위한 도면이다.
도 3을 참조하면, 타이밍컨트롤러(150)는 스타트클럭신호(SCLK: Start Clock Signal), 온클럭신호(ON_CLK), 오프클럭신호(OFF_CLK) 등을 전원관리회로(160)으로 전달할 수 있고, 전원관리회로(160)는 논리조합회로(161)을 통해 스타트클럭신호(SCLK: Start Clock Signal), 온클럭신호(ON_CLK), 오프클럭신호(OFF_CLK) 등을 조합하여 게이트구동신호를 생성하여 게이트구동회로(130)으로 전달할 수 있다.
도 3과 같이 타이밍컨트롤러(150)에서 전달되는 신호의 종류 및 수를 감소시키고, 전원관리회로(160)에서 논리연산을 통해 신호들(VST, GCLK1~4)을 생성하면 타이밍컨트롤러(150) 및 전원관리회로(160) 사이에 신호 전송을 위한 신호라인 또는 인터베이스의 수를 감소시킬 수 있고, 장치 사이에 형성되는 입출력 핀의 수를 감소시킬 수 있다.
도 4는 일 실시예에 따른 전원관리회로의 내부 구성을 설명하기 위한 제2 예시 도면이다.
도 4를 참조하면, 논리조합회로(161)는 논리회로(161-1), 게이트클럭생성회로(161-2) 등을 포함할 수 있다.
논리회로(161-1)은 입력받은 신호의 레벨을 조절하여 출력할 수 있는 레벨시프터(LS: Level Shifter) 등을 포함할 수 있고, 논리회로 내부의 논리연산 전후로 신호의 레벨을 조절할 수 있다.
논리회로(161-1)는 스타트클럭신호(SCLK), 온클럭신호(ON_CLK), 오프클럭신호(OFF_CLK)를 수신하고 이를 그대로 출력하거나, 별도의 논리연산을 통해 게이트스타트신호(VST), 게이트리셋신호(RESET) 등을 출력할 수 있다.
게이트클럭생성회로(161-2)는 논리회로(161-1)에서 전달하는 스타트클럭신호(SCLK), 온클럭신호(ON_CLK), 오프클럭신호(OFF_CLK)를 논리연산하여 게이트클럭신호(GCLK1~4)를 생성할 수 있으나, 게이트클럭신호의 종류 및 수는 이에 제한되지 않는다. 예를 들어, 클럭 신호의 개수는 4개 일 수 있으나, 클럭 신호의 개수는 6개, 12개 등으로 다양하게 조절하여 사용될 수 있다.
도 5는 일 실시예에 따른 게이트 출력 스테이지회로를 설명하기 위한 도면이다.
도 5를 참조하면, 게이트구동회로(130)는 게이트 출력 스테이지회로(169)를 포함함할 수 있다.
게이트구동회로(130)는 전원관리회로(160)에서 생성된 복수의 신호(VST, RESET, GCLK1~4)를 수신하여 복수의 게이트라인으로 게이트전압을 전달할 수 있다.
게이트 출력 스테이지회로(169)는 복수의 게이트 출력 스테이지가 순차적으로 연결된 그룹일 수 있고, 필요에 따라 N개(N은 1 이상의 자연수)의 게이트 출력 스테이지를 포함할 수 있다. 또한, 게이트 출력 스테이지회로(169)는 필요에 따라 더미 로직을 구동하는 하나 이상의 게이트 출력 스테이지를 더 포함할 수 있다.
또한, 게이트 출력 스테이지회로(169)는 온클럭신호(ON_CLK) 및 오프클럭신호(OFF_CLK)의 조합으로 생성된 복수의 게이트클럭신호를 순차적으로 수신할 수 있다.
제1 게이트 출력 스테이지(169-1)은 게이트스타트신호(VST)를 수신하여 게이트 구동의 시작시점을 정할 수 있고, 게이트리셋신호(RESET)를 수신하여 게이트 구동의 종료시점 또는 초기화 시점을 정할 수 있고, 제1 게이트 출력 스테이지(169-1)의 출력단과 연결된 게이트라인으로 게이트구동전압을 전달할 수 있다.
또한, 제1 게이트 출력 스테이지(169-1)는 제1 게이트클럭신호(GCLK1)를 수신하여 게이트구동회로의 출력시점을 정할 수 있다.
복수의 게이트 출력 스테이지의 출력전압(Vout)은 다음 게이트 출력 스테이지의 스타트신호로 사용될 수 있고, 예시적으로 제1 게이트 출력 스테이지(169-1)에서 출력되는 제1 전압(Vout1)은 제2 게이트출력스테이지(169-2)로 전달되어 게이트스타트신호(VST)로 사용될 수 있다.
도 5와 같이 제1 게이트 출력 스테이지 내지 제3 게이트 출력 스테이지는 이전의 게이트 출력 스테이지의 출력 타이밍과 연동되어 출력될 수 있다. 이 경우 제1 게이트 출력 스테이지(169-1)의 출력(Vout 1)은 제2 게이트 출력 스테이지(169-2)로 전달되어 게이트스타트신호(VST)로 사용될 수 있고, 제2 게이트 출력 스테이지(169-2)의 출력(Vout 2)은 제3 게이트 출력 스테이지(169-3)로 전달되어 게이트스타트신호(VST)로 사용될 수 있다.
게이트 출력 스테이지회로(169)는 게이트구동회로(130)에 포함된 것으로 정의될 수 있지만, 필요에 따라 전원관리회로(160)에 포함된 것으로 정의될 수 있다.
도 6은 AND 게이트회로를 포함하는 종래의 전원관리회로를 설명하기 위한 도면이다.
도 6을 참조하면, 종래의 표시장치(200)은 타이밍컨트롤러(250) 및 전원관리회로(260) 등을 포함할 수 있다.
전원관리회로(260)는 타이밍컨트롤러(250)에서 생성된 게이트구동회로의 구동 시작시점을 설정하는 스타트클럭신호(SCLK), 게이트구동회로의 출력 시작시점을 설정하는 온클럭신호(ON_CLK), 게이트구동회로의 출력 종료시점을 설정하는 오프클럭신호(OFF_CLK) 등 전달받아 논리 연산을 수행할 수 있다.
전원관리회로(260)는 스타트클럭라인(256)을 통해 전달되는 스타트클럭신호(SCK) 및 오프클럭라인(258)을 통해 전달되는 오프클럭신호(OFF_CLK)를 입력받는 제1 AND 게이트회로(261)을 포함할 수 있다. 제1 AND 게이트회로(261)는 논리곱 연산-예를 들어, AND 조합 연산-을 수행하여 스타트클럭신호(SCK) 및 오프클럭신호(OFF_CLK)를 논리연산하여 게이트스타트신호(VST)를 생성하여 출력할 수 있다.
게이트스타트신호(VST)는 게이트 출력 스테이지회로(미도시)로 전달되어 게이트구동회로의 출력 시작시점을 알리는 신호일 수 있다.
전원관리회로(260)는 온클럭라인(257)을 통해 전달되는 온클럭신호(ON_CLK) 및를 오프클럭라인(258)을 통해 전달되는 오프클럭신호(OFF_CLK)를 입력받는 제2 AND 게이트회로(262)을 포함할 수 있다. 제2 AND 게이트회로(252)는 논리곱 연산을 수행하여 온클럭신호(ON_CLK) 및 오프클럭신호(OFF_CLK)를 논리연산하여 게이트리셋신호(RESET)를 생성하여 출력할 수 있다.
게이트리셋신호(RESET)는 게이트 출력 스테이지회로(미도시)로 전달되어 게이트구동회로의 출력 초기화시점을 알리는 신호일 수 있다.
제1 AND 게이트회로(271) 및 제2 AND 게이트회로(272)의 입력단자는 오프클럭라인(258)과 연결되어 있으므로, 온클럭신호(ON_CLK) 및 오프클럭신호(OFF_CLK)에 의해 생성되는 게이트클럭신호(GCLK)와 시구간이 중첩될 수 없게 된다.
도 7은 도 6의 전원관리회로에 공급되는 신호들의 타이밍도이다.
도 7을 참조하면, 전원관리회로에 공급되는 신호들(SCLK, ON_CLK, OFF_CLK) 및 전원관리회로가 생성하는 신호들(VST, RESET, GCLK)의 타이밍도(300)를 나타낼 수 있다.
스타트클럭신호(SCLK)는 복수의 펄스-예를 들어, 하이 상태의 시구간을 펄스로 정의할 수 있음-를 포함할 수 있고, 예시적으로 제1 펄스(a)를 포함할 수 있다. 온클럭신호(ON_CLK)는 복수의 펄스를 포함할 수 있고, 예시적으로 제2 펄스(b)를 포함할 수 있다. 오프클럭신호(OFF_CLK)는 복수의 펄스를 포함할 수 있고, 예시적으로 제3 펄스(c) 및 제4 펄스(d)를 포함할 수 있다.
전원관리회로(미도시)에 스타트클럭신호(SCLK), 온클럭신호(ON_CLK), 오프클럭신호(OFF_CLK)이 전달되는 경우 전원관리회로(미도시)는 각 신호의 조합을 통해 새로운 게이트제어신호(VST, RESET)을 생성할 수 있다.
전원관리회로(미도시)는 스타트클럭신호(SCLK)의 제1 펄스(a) 및 오프클럭신호(OFF_CLK)의 제4 펄스(d)를 AND 게이트회로를 통해 논리연산하여 게이트스타트신호(VST)의 제5 펄스(e)를 생성할 수 있다.
또한, 전원관리회로(미도시)는 온클럭신호(ON_CLK)의 제2 펄스(b) 및 오프클럭신호(OFF_CLK)의 제3 펄스(c)를 AND 게이트회로를 통해 논리연산하여 게이트리셋신호(RESET)의 제6 펄스(f)를 생성할 수 있다.
게이트클럭생성회로(미도시)가 온클럭신호(ON_CLK) 및 오프클럭신호(OFF_CLK)를 조합하여 게이트클럭신호(GCLK)를 생성하는 경우에는 제1 AND 게이트회로가 생성하는 게이트스타트신호(VST) 및 제2 AND 게이트회로가 생성하는 게이트리셋신호(RESET)의 시구간에 영향을 받게 된다.
이 경우 게이트스타트회로(VST)가 하이 상태에 있는 경우에는 게이트클럭신호(GCLK)가 생성될 수 없다.
게이트클럭생성회로(미도시)에서 생성하는 복수의 게이트클럭신호(GCLK1, GCLK2)가 생성되는 시구간은 게이트스타트신호(VST) 및 게이트리셋신호(RESET)가 생성되는 시구간과 중첩될 수 없고, 게이트스타트신호(VST) 및 게이트리셋신호(RESET)가 생성된 이후에 공급되는 별도의 온클럭신호(ON_CLK)의 펄스 및 오프클럭신호(OFF_CLK)의 펄스의 조합에 의해 생성되므로 전원관리회로(미도시) 및 게이트구동회로(미도시)의 전체 구동시간이 증가하게 된다.
도 7과 같은 회로구성을 가지는 경우에는 게이트스타트신호(VST)가 생성되는 시점까지의 시간(t1)보다 제1게이트클럭신호(GCLK1)가 생성되는 시점까지의 시간(t2)가 더 크게 된다.
패널의 크기가 증가함에 따라 패널의 로드를 충전하기 위해서는 게이트스타트신호(VST), 게이트리셋신호(RESET), 온클럭신호(ON_CLK), 오프클럭신호(OFF_CLK) 등의 하이 상태의 구간이 증가하게 되므로, 패널의 구동시간을 감소시키는 것이 제한된다.
또한, 부드러운 화면 표시를 위해 하나의 프레임에 동작 주파수를 증가시키면, 게이트스타트신호(VST), 게이트클럭신호(GCLK)의 출력 간격이 짧아지게 된다.
도 8은 일 실시예에 따른 플립플롭회로 및 AND 게이트회로를 포함하는 전원관리회로를 설명하기 위한 도면이다.
도 8을 참조하면, 표시장치(400)은 타이밍컨트롤러(450) 및 전원관리회로(460) 등을 포함할 수 있다.
타이밍컨트롤러(450)은 전원관리회로(460)와 연결된 복수의 신호라인 또는 인터페이스(456, 457, 458)을 통해 복수의 게이트제어신호(SCLK, ON_CLK, OFF_CLK)를 전원관리회로(460)으로 전달할 수 있다.
전원관리회로(460)는 플립플롭회로(463), 제1 AND 게이트회로(464), 제2 AND 게이트회로(465) 등을 포함할 수 있다.
플립플롭회로(463)는 게이트구동회로의 구동 시작시점을 설정하는 스타트클럭신호(SCLK), 게이트구동회로의 출력 시작시점을 설정하는 온클럭신호(ON_CLK)를 수신하여 논리연산할 수 있고, 필요에 따라 래치(Latch)회로로 정의될 수 있다.
플립플롭회로(463)는 스타트클럭라인(456)을 통해 스타트클럭신호(SCLK)를 제1 단자(D 단자)로 수신하고, 온클럭라인(457)을 통해 온클럭신호(ON_CLK)를 제2 단자(C 단자)로 수신하며, 게이트구동회로의 출력 종료시점을 설정하는 오프클럭신호(OFF_CLK)와는 독립적으로 구동될 수 있다.
플립플롭회로(463)는 온클럭신호(ON_CLK)를 수신하여 내부의 AND 게이트회로로 전달하는 하나의 인버터와 온클럭신호(ON_CLK)와 스타트클럭신호(SCLK)를 연산하는 4개의 AND 게이트회로를 포함하는 도 9와 같은 D-플립플롭회로일 수 있다.
제1 AND 게이트회로(464)는 플립플롭회로(463)의 출력신호 중 하나와 스타트클럭신호(SCLK)를 별개의 신호라인을 통하여 수신하여 논리곱 연산한 결과로 게이트스타트신호(VST)를 생성할 수 있다.
제2 AND 게이트회로(465)는 플립플롭회로의 출력신호 중 다른 하나와 스타트클럭신호(SCLK)를 수신하여 논리곱 연산하고 게이트리셋신호(RESET)를 생성할 수 있다.
제1 AND 게이트회로(464) 및 제2 AND 게이트회로(465)의 입력단자는 공통의 노드를 형성하여 스타트클럭신호(SCLK)를 수신할 수 있다. 이 경우 공통의 노드로 입력되는 펄스의 간격 및 파형 등은 동일할 수 있다.
제1 AND 게이트회로(464) 및 제2 AND 게이트회로(465)의 입력단자는 별도의 신호라인(471, 472)를 형성하여 플립플롭회로(463)과 연결될 수 있다.
제1 AND 게이트회로(464) 및 제2 AND 게이트회로(465)에서 출력되는 게이트스타트신호(VST) 및 게이트리셋신호(RESET)는 외부의 장치-예를 들어, 타이밍컨트롤러(450)-에 의해 생성되지 않고, 전원관리회로(460)에서 자체적으로 생성되는 것일 수 있다.
제1 AND 게이트회로(464)의 출력단자를 통해 전달되는 게이트스타트신호(VST) 및 제2 AND 게이트회로(465)의 출력단자를 통해 전달되는 게이트리셋신호(RESET)는 복수의 게이트라인(GL)에 게이트구동전압(Vout)을 공급하는 게이트출력스테이지(미도시)와 연결될 수 있다.
플립플롭회로(463), 제1 AND 게이트회로(464), 제2 AND 게이트회로(465)로 전달되는 신호는 타이밍컨트롤러(450)에서 연장된 신호라인 이외에 분기된 신호라인을 통해 전달되는 것일 수 있다.
플립플롭회로(463), 제1 AND 게이트회로(464), 제2 AND 게이트회로(465) 중 하나 이상의 회로를 논리조합회로로 정의할 수 있다.
타이밍컨트롤러(450)에서 전달되는 신호라인(456, 457, 458)은 논리조합회로에 의해 신호의 파형, 타이밍이 변형되지 않은 형태로 게이트클럭생성회로(미도시)로 전달되어 게이트클럭신호(GCLK)가 생성될 수 있다.
게이트클럭생성회로(미도시)는 온클럭신호(ON_CLK) 및 오프클럭신호(OFF_CLK)의 조합으로 게이트클럭신호(GCLK)를 생성할 수 있고, 게이트스타트신호(VST) 또는 게이트리셋신호(RESET)와 독립적으로 생성될 수 있다.
게이트클럭신호(GCLK)의 시구간은 게이트스타트신호(VST) 또는 게이트리셋신호(RESET)의 시구간과 일부 또는 전부 중첩되어 동시에 구동될 수 있으므로, 게이트구동회로(미도시) 또는 전원관리회로(미도시)의 전체 구동시간은 감소될 수 있으므로 표시장치의 전체 구동시간도 감소될 수 있다.
게이트클럭신호(GCLK)는 온클럭신호(ON_CLK)의 라이징에지 및 오프클럭신호(OFF_CLK)의 폴링에지를 일정한 규칙에 따라 조합하여 생성될 수 있다.
도 9는 일 실시예에 따른 플립플롭회로를 설명하기 위한 도면이다.
도 9를 참조하면, 플립플롭회로(463)는 하나의 인버터(463-1), 4개의 AND 게이트회로(463-2~463-5) 등을 포함하는 D-플립플롭회로일 수 있으나, 이에 제한되는 것은 아니다.
플립플롭회로(463)는 제1 입력포트(D 포트)를 통해 타이밍컨트롤러에서 생성된 온클럭신호를 수신하고, 제2 입력포트(C 포트)를 통해 타이밍컨트롤러에서 생성된 스타트클럭신호를 수신하여 논리연산할 수 있다.
인버터(463-1)는 제1 입력포트(D 포트)와 제2 AND 게이트회로(463-3) 사이에 연결되어 입력을 반전시켜 출력할 수 있다.
제2 입력포트(C 포트)와 제1 AND 게이트회로(463-2)에는 별도의 회로소자 없이 신호라인만이 연결될 수 있다.
제1 AND 게이트회로(463-2)의 출력은 제3 AND 게이트회로(463-4)로 입력될 수 있고, 제2 AND 게이트회로(463-3)의 출력은 제4 AND 게이트회로(464-5)로 입력될 수 있다.
플립플롭회로(463)는 제3 AND 게이트회로(463-4)의 출력신호를 제1 출력포트(Q 포트)로 출력할 수 있고, 제3 AND 게이트회로(463-4)의 출력은 다시 제4 AND 게이트회로(463-5)의 입력단으로 전달될 수 있다.
플립플롭회로(463)는 제4 AND 게이트회로(463-5)의 출력신호를 제2 출력포트(반전 Q 포트)로 출력할 수 있고, 제4 AND 게이트회로(463-5)의 출력은 다시 제3 AND 게이트회로(463-4)의 입력단으로 전달될 수 있다.
위와 같은 형태의 플립플롭회로(463)은 스타트클럭신호(SCLK) 및 온클럭신호(ON_CLK)의 폴링에지와 라이징에지의 타이밍-예를 들어, 하이레벨의 상태와 로우레벨의 상태 변경되는 타이밍-으로 구분되는 서로 반대 위상의 2개의 출력신호를 생성할 수 있다.
제1 AND 게이트회로(미도시)는 스타트클럭신호(SCLK)를 수신하고, 스타트클럭신호(SCLK) 및 플립플롭회로(463)의 제1 출력포트(Q 포트)에서 출력되는 온클럭래치신호(ON_CLK_LATCH)를 논리곱 연산하여 게이트스타트신호(VST)를 생성할 수 있다.
제2 AND 게이트회로(미도시)는 스타트클럭신호(SCLK)를 수신하고, 스타트클럭신호(SCLK) 및 플립플롭회로(463)의 제2 출력포트(반전 Q 포트)에서 출력되는 신호를 논리곱 연산하여 게이트리셋신호(RESET)를 생성할 수 있다.
또한, 제1 AND 게이트회로(미도시) 및 제2 AND 게이트회로(미도시)는 공통의 입력단자를 형성하고, 공통의 입력단자를 통해 스타트클럭신호(SCLK)를 수신할 수 있다. 이 경우 하나의 입력단자에서는 플립플롭회로(463)의 출력을 수신하고, 다른 하나의 입력단자에서는 스타트클럭신호(SCLK)를 수신할 수 있다.
플립플롭회로(463)과 연결된 제1 AND 게이트회로(미도시)에서 생성되는 게이트스타트신호(VST)의 출력 타이밍과 게이트클럭생성회로(미도시)에서 온클럭신호(ON_CLK)에 의해 생성되는 게이트클럭신호(GCLK)의 출력 타이밍-예를 들어, 라이징 엣지 타이밍 또는 폴릿 엣지 타이밍-은 독립적으로 결정될 수 있다.
도 10은 도 8의 전원관리회로에 공급되는 신호들의 타이밍도이다.
도 10을 참조하면, 전원관리회로에 공급되는 신호들(SCLK, ON_CLK, OFF_CLK) 및 전원관리회로가 생성하는 신호들(ON_CLK_LATCH, VST, RESET, GCLK)의 타이밍도(500)를 나타낼 수 있다.
도 8을 참조하면, 플립플롭회로(미도시)와 연결된 복수의 AND 게이트회로(미도시)에 의해 게이트스타트신호(VST) 및 게이트클럭신호(GCLK1~4)는 독립적으로 구동할 수 있으므로, 시구간이 중첩될 수 있다. 이 경우 타이밍컨트롤러, 전원관리회로, 게이트구동회로의 동작시간을 감소시킬 수 있어 표시장치는 동작을 보다 효율적으로 제어할 수 있다. 예를 들어, 게이트라인이 1080개로 형성된 경우에는 4개의 블록으로 형성된 270개의 블록의 구동 시간을 저감시킬 수 있으므로 반복되는 클럭 동작시간을 효율적으로 관리할 수 있다.
타이밍컨트롤러(450)는 전원관리회로(460)로 복수의 게이트제어신호(SCLK, ON_CLK, OFF_CLK) 등을 전달할 수 있다.
전원관리회로(460)는 스타트클럭신호(SCLK) 및 온클럭신호(ON_CLK)를 시구간별로 논리연산하는 플립플롭회로(FF: Flip-Flop)(463)을 포함할 수 있다. 플립플롭회로(463)은 D-플립플롭회로를 포함할 수 있고, D-플립플롭회로는 오프클럭신호(OFF_CLK)와 게이트스타트신호(VST), 게이트리셋신호(RESET)를 전기적으로 분리하는 역할을 할 수 있다.
플립플롭회로(463)을 통해 생성된 온클럭래치신호(ON_CLK_LATCH), 온클럭래치신호(ON_CLK_LATCH) 및 스타트클럭신호(SCLK)를 AND 게이트회로(464)를 통해 조합하여 생성하는 게이트스타트신호(VST)는 오프클럭신호(OFF_CLK)와 무관한 타이밍에 독립적으로 생성될 수 있다.
플립플롭회로(463) 및 AND 게이트회로(464)를 통해 생성된 게이트스타트신호(VST)의 라이징 타이밍(t1)과 제1 게이트클럭신호의 라이징 타이밍(t2)는 독립적으로 제어될 수 있으며, 게이트클럭신호(GCLK)의 전부 또는 일부의 시구간이 중첩될 수 있다.
게이트클럭생성회로(미도시)는 복수의 온클럭신호(ON_CLK)의 라이징엣지 타이밍과 복수의 오프클럭신호(OFF_CLK)의 폴링엣지 타이밍을 기준으로 복수의 게이트클럭신호(GCLK1~4)를 생성할 수 있으나, 게이트클럭신호(GCLK)의 클럭의 펄스 폭, 클럭의 종류 및 수는 이에 제한되지 않고 시스템 조건에 따라 달리 설정될 수 있다.
예시적으로, 게이트클럭생성회로(미도시)는 복수의 온클럭신호의 펄스(a1, a2, a3, a4, a5, a6) 중 일부의 라이징 엣지 타이밍을 선택하고, 복수의 오프클럭신호의 펄스(b1, b2, b3, b4, b5, b6) 중 일부의 폴링 엣지 타이밍을 선택하여 게이트클럭신호(GCLK)를 생성할 수 있다.
다른 예시적으로, 게이트클럭생성회로(미도시)는 온클럭신호의 제1 펄스(a1)의 라이징 타이밍부터 오프클럭신호의 제2 펄스(b1)의 폴링 타이밍까지의 시구간에 대응하는 제1 게이트클럭신호(GCLK1)을 생성할 수 있고, 이를 4개의 위상을 가지는 펄스를 순차적으로 생성하도록 주기를 설정할 수 있다.
이 경우 게이트스타트신호(VST)가 하이 상태에 있는 경우에도 게이트클럭신호(GCLK)가 생성할 수 있다.
게이트클럭신호(GCLK)는 스타트클럭신호(SCLK) 또는 게이트스타트신호(VST)의 신호 발생구간에 생성될 수 있다. 게이트클럭신호(GCLK)이 생성되는 타이밍을 스타트클럭신호(SCLK) 또는 게이트스타트신호(VST)이 활성화되어 있는 시구간으로 정의하여 표시장치(미도시)의 동작을 다양하게 정의할 수 있게 된다.
게이트클럭신호(GCLK)가 생성되는 타이밍은 게이트클럭신호(GCLK)의 시구간이 스타트클럭신호(SCLK) 또는 게이트스타트신호(VST)의 신호 발생 시구간의 전부 또는 일부와 중첩되도록 하는 타이밍일 수 있다. 게이트클럭신호(GCLK)가 복수 개의 펄스를 포함하는 경우, 하나 이상의 펄스가 스타트클럭신호(SCLK) 또는 게이트스타트신호(VST)의 신호 발생 시구간의 전부 또는 일부와 중첩될 수 있도록 게이트클럭신호(GCLK)의 출력 시구간이 결정될 수 있다.
게이트클럭신호(GCLK)의 생성 타이밍은 게이트클럭신호(GCLK)의 라이징 엣지가 생성되는 타이밍으로 정의될 수 있다.
게이트 출력 스테이지회로(미도시)는 AND 게이트회로의 출력신호를 수신하여 게이트라인으로 게이트구동전압을 전달할 수 있고, 복수의 게이트라인에 연결된 복수의 게이트 출력 스테이지를 포함할 수 있다.
이 경우 게이트스타트회로(VST)가 하이 상태에 있는 경우에도 게이트클럭신호(GCLK)가 생성할 수 있으므로, 게이트 출력 스테이지회로(미도시)의 동작시간을 감소시킬 수 있다.
전술한 클럭 신호의 파형, 개수, 타이밍 등은 발명의 기술적 특징을 설명하기 위한 것으로, 이에 제한되지 않고 클럭 신호의 파형, 개수, 타이밍 등은 패널의 구동 조건에 따라 다양하게 변형될 수 있다.

Claims (20)

  1. 게이트구동회로의 구동 시작시점을 설정하는 스타트클럭신호(SCLK) 및 상기 게이트구동회로의 출력 시작시점을 설정하는 온클럭신호(ON_CLK)를 논리연산하는 플립플롭회로;
    상기 플립플롭회로의 출력신호 중 하나 및 상기 스타트클럭신호(SCLK)를 수신하여 논리곱 연산하고 게이트스타트신호(VST)를 생성하는 제1 AND 게이트회로; 및
    상기 플립플롭회로의 출력신호 중 다른 하나 및 상기 스타트클럭신호(SCLK)를 수신하여 논리곱 연산하고 게이트리셋신호(RESET)를 생성하는 제2 AND 게이트회로를 포함하는, 전원관리회로.
  2. 제 1 항에 있어서,
    상기 플립플롭회로는 스타트클럭라인을 통해 상기 스타트클럭신호(SCLK)를 제1 단자로 수신하고, 온클럭라인을 통해 상기 온클럭신호(ON_CLK)를 제2 단자로 수신하며, 상기 게이트구동회로의 출력 종료시점을 설정하는 오프클럭신호(OFF_CLK)와는 독립적으로 구동하는, 전원관리회로.
  3. 제 1 항에 있어서,
    상기 플립플롭회로는, 상기 온클럭신호(ON_CLK)를 수신하여 내부의 AND 게이트회로로 전달하는 하나의 인버터; 및
    상기 온클럭신호(ON_CLK)와 상기 스타트클럭신호(SCLK)를 연산하는 4개의 AND 게이트회로를 포함하는 D-플립플롭회로인, 전원관리회로.
  4. 제 1 항에 있어서,
    상기 제1 AND 게이트회로 및 상기 제2 AND 게이트회로의 입력단자는 공통의 노드를 형성하여 상기 스타트클럭신호(SCLK)를 수신하는, 전원관리회로.
  5. 제 1 항에 있어서,
    상기 게이트스타트신호(VST) 및 상기 게이트리셋신호(RESET)을 수신하여 복수의 게이트라인에 게이트구동전압을 공급하는 게이트출력스테이지를 더 포함하는, 전원관리회로.
  6. 제 1 항에 있어서,
    상기 온클럭신호(ON_CLK)의 라이징에지 및 상기 오프클럭신호(OFF_CLK)의 폴링에지를 사용하여 게이트클럭신호(GCLK)를 생성하는 게이트클럭생성회로를 더 포함하는, 전원관리회로.
  7. 제 1 항에 있어서,
    상기 온클럭신호(ON_CLK) 및 상기 오프클럭신호(OFF_CLK)의 조합으로 생성된 게이트클럭신호(GCLK)는 상기 게이트스타트신호(VST)와 독립적으로 생성되는, 전원관리회로.
  8. 제 1 항에 있어서,
    상기 온클럭신호(ON_CLK)와 상기 오프클럭신호(OFF_CLK)의 조합으로 생성된 게이트클럭신호(GCLK)의 시구간 중 일부는 상기 게이트스타트신호(VST)의 시구간과 중첩되는, 전원관리회로.
  9. 제1 입력포트를 통해 타이밍컨트롤러에서 생성된 온클럭신호를 수신하고, 제2 입력포트를 통해 타이밍컨트롤러에서 생성된 스타트클럭신호를 수신하여 논리연산하는 D-플립플롭회로;
    상기 D-플립플롭회로의 제1 출력포트와 연결되어 게이트스타트신호를 출력하는 제1 AND 게이트회로;
    상기 D-플립플롭회로의 제2 출력포트와 연결되어 게이트리셋신호를 출력하는 제2 AND 게이트회로를 포함하고,
    상기 D-플립플롭회로는 내부에 배치된 하나의 인버터 및 4개의 AND 게이트회로를 통해 입력신호의 펄스를 필터링하여 출력하는, 전원관리회로.
  10. 제 9 항에 있어서,
    상기 제1 AND 게이트회로는 상기 스타트클럭신호를 수신하고, 상기 스타트클럭신호 및 상기 D-플립플롭회로의 제1 출력포트에서 출력되는 온클럭래치신호를 논리곱 연산하여 상기 게이트스타트신호를 생성하는, 전원관리회로.
  11. 제 9 항에 있어서,
    상기 제2 AND 게이트회로는 상기 스타트클럭신호를 수신하고, 상기 스타트클럭신호 및 상기 D-플립플롭회로의 제2 출력포트에서 출력되는 신호를 논리곱 연산하여 상기 게이트리셋신호를 생성하는, 전원관리회로.
  12. 제 9 항에 있어서,
    상기 제1 AND 게이트회로 및 상기 제2 AND 게이트회로는 공통의 입력단자를 형성하고, 상기 공통의 입력단자를 통해 상기 스타트클럭신호를 수신하는, 전원관리회로.
  13. 제 9 항에 있어서,
    상기 D-플립플롭회로는 상기 스타트클럭신호 및 상기 온클럭신호의 폴링에지와 라이징에지의 타이밍으로 구분되는 서로 반대 위상의 2개의 출력신호를 생성하는, 전원관리회로.
  14. 제 9 항에 있어서,
    상기 제1 AND 게이트회로에서 생성되는 상기 게이트스타트신호의 출력 타이밍과 상기 온클럭신호에 의해 생성되는 게이트클럭신호의 출력 타이밍은 독립적으로 결정되는, 전원관리회로.
  15. 제 9 항에 있어서,
    상기 온클럭신호의 논리연산으로 게이트클럭신호가 생성되고, 상기 게이트클럭신호는 상기 스타트클럭신호의 신호 발생구간에 생성되는, 전원관리회로.
  16. 게이트제어신호를 발생시키는 타이밍컨트롤러와 연결되어 상기 게이트제어신호를 수신하는 전원관리회로에 있어서,
    상기 게이트제어신호는 스타트클럭라인을 통해 상기 전원관리회로로 전달되는 스타트클럭신호, 온클럭라인을 통해 상기 전원관리회로로 전달되는 온클럭신호 및 오프클럭라인을 통해 상기 전원관리회로로 전달되는 오프클럭신호를 포함하고,
    상기 전원관리회로는 상기 스타트클럭신호 및 상기 온클럭신호를 시구간별로 논리연산하는 플립플롭회로;
    상기 플립플롭회로의 출력신호 및 상기 스타트클럭신호를 논리곱 연산하여 게이트스타트회로를 출력하는 AND 게이트회로; 및
    상기 AND 게이트회로의 출력신호를 수신하여 게이트라인으로 게이트구동전압을 전달하는 게이트 출력 스테이지회로를 더 포함하는, 전원관리회로.
  17. 제 16 항에 있어서,
    상기 플립플롭회로는 D-플립플롭회로를 포함하고, 상기 D-플립플롭회로의 출력단을 상기 AND 게이트회로의 입력단과 연결하여 상기 오프클럭신호와 상기 게이트스타트신호를 전기적으로 분리하는, 전원관리회로.
  18. 제 16 항에 있어서,
    상기 온클럭신호의 라이징엣지 타이밍 및 상기 오프클럭신호의 폴링엣지 타이밍을 기준으로 복수의 게이트클럭신호를 생성하는, 전원관리회로.
  19. 제 16 항에 있어서,
    상기 게이트 출력 스테이지회로는 복수의 게이트라인에 연결된 복수의 게이트 출력 스테이지를 포함하고,
    상기 복수의 게이트 출력 스테이지의 출력전압은 다음 게이트 출력 스테이지의 스타트신호로 사용되는, 전원관리회로.
  20. 제 16 항에 있어서
    상기 게이트 출력 스테이지회로는 상기 온클럭신호 및 상기 오프클럭신호의 조합으로 생성된 복수의 게이트클럭신호를 순차적으로 수신하는, 전원관리회로.
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