KR20120044771A - 게이트 쉬프트 레지스터와 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명에 따른 게이트 쉬프트 레지스터는 다수의 게이트 쉬프트 클럭들을 입력받아 순방향 또는 역방향을 따라 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하고; 상기 스테이지들 각각은, Q 노드가 활성화될 때 제1 클럭신호를 제1 스캔펄스로 출력하고, QB 노드가 활성화될 때 턴 오프 레벨의 제2 직류 구동전압을 제1 스캔펄스로 출력하는 출력부; 순방향 구동을 위한 순방향 스타트 펄스와 제4 클럭신호, 또는 역방향 구동을 위한 역방향 스타트 펄스와 제2 클럭신호에 따라 턴 온 레벨의 제1 직류 구동전압으로 상기 Q 노드를 선택적으로 활성화시키는 스캔방향 제어부; 순방향 스타트 펄스 또는 역방향 스타트 펄스에 따라 상기 QB 노드를 상기 제2 직류 구동전압으로 비활성화시킴과 아울러 상기 QB 노드의 전위에 따라 상기 Q 노드를 상기 제2 직류 구동전압으로 비활성화시키는 리셋부; 및 제3 클럭신호에 따라 상기 QB 노드를 상기 제1 직류 구동전압으로 활성화시킴과 아울러 상기 Q 노드의 전위에 따라 상기 QB 노드를 상기 제2 직류 구동전압으로 비활성화시키는 인버터부를 구비한다.

Description

게이트 쉬프트 레지스터와 이를 이용한 표시장치{GATE SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다.
근래, 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 평판 표시장치의 스캔 구동회로는 일반적으로, 게이트 쉬프트 레지스터를 이용하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다.
스캔 구동회로의 게이트 쉬프트 레지스터는 다수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들을 구비한다. 스테이지들은 종속적(cascade)으로 접속되어 출력을 순차적으로 발생한다.
스테이지들 각각은 풀업 트랜지스터(Pull-up transistor)를 제어하기 위한 Q 노드, 풀다운 트랜지스터(Pull-down transister)를 제어하기 위한 Q bar(QB) 노드를 포함한다. 또한, 스테이지들 각각은 스타트신호 및 게이트 쉬프트 클럭에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다.
스위치 회로들은 제k(k는 양의 정수) 스테이지의 출력 타이밍에 동기되는 특정 게이트 쉬프트 클럭이 입력될 때 Q 노드의 전위를 턴 온 레벨로 낮춘다. 그 결과, 상기 특정 게이트 쉬프트 클럭과 동일한 파형을 갖는 신호가 제k 스테이지의 스캔펄스로 출력된다. 이 스캔펄스는 제k 스테이지에 연결된 스캔라인에 공급됨과 동시에, 제k+1 스테이지에 스타트신호로서 인가된다.
이러한 종래 게이트 쉬프트 레지스터는 단 방향, 즉 최 상측에 위치한 스테이지로부터 최 하측에 위치한 스테이지 방향으로만 스캔펄스를 발생한다. 이러한 게이트 쉬프트 레지스터에 의하는 경우, 다양한 모델의 표시장치 예컨대, 표시패널의 최 하측 스캔라인으로부터 최 상측 스캔라인 방향으로 화상을 순차 표시하는 표시장치에는 적용하기 불가능하여 세트 업체의 다양한 요구에 부응하기 어렵다. 이에, 최근 양 방향 쉬프트 동작이 가능한 게이트 쉬프트 레지스터가 제안된 바 있다. 대한민국 공개특허공보 제2008-0015289호를 통해서는 두 개의 NOR 게이트를 사용하여 스캔펄스의 쉬프트 방향을 변경하는 방법이 제안되었고, 대한민국 공개특허공보 제2007-0002836호를 통해서는 두 개의 스타트펄스에 의해 스캔 방향을 제어하는 제어부를 이용하여 스캔펄스의 쉬프트 방향을 변경하는 방법이 제안되었다.
하지만, 대한민국 공개특허공보 제2008-0015289호의 경우 NOR 게이트를 위해 CMOS로 스위치를 형성하여야 하므로, 디스플레이의 제조 공정수가 증가하는 등의 단점이 있다. 또한, 대한민국 공개특허공보 제2007-0002836호의 경우 표시 순서의 방향을 바꾸기 위해 입력신호에 의해 풀업 트랜지스터를 구동하기 위한 신호 라인을 별도로 형성하여야 하는 등의 문제점이 있다.
따라서, 본 발명의 목적은 간소한 공정으로 제조되고, 또한 양방향 구동을 위해 별도의 신호라인을 추가하지 않고서도 Q 노드의 전위를 안정적으로 유지시킬 수 있도록 한 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 게이트 쉬프트 레지스터는 다수의 게이트 쉬프트 클럭들을 입력받아 순방향 또는 역방향을 따라 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하고; 상기 스테이지들 각각은, Q 노드가 활성화될 때 제1 클럭신호를 제1 스캔펄스로 출력하고, QB 노드가 활성화될 때 턴 오프 레벨의 제2 직류 구동전압을 제1 스캔펄스로 출력하는 출력부; 순방향 구동을 위한 순방향 스타트 펄스와 제4 클럭신호, 또는 역방향 구동을 위한 역방향 스타트 펄스와 제2 클럭신호에 따라 턴 온 레벨의 제1 직류 구동전압으로 상기 Q 노드를 선택적으로 활성화시키는 스캔방향 제어부; 순방향 스타트 펄스 또는 역방향 스타트 펄스에 따라 상기 QB 노드를 상기 제2 직류 구동전압으로 비활성화시킴과 아울러 상기 QB 노드의 전위에 따라 상기 Q 노드를 상기 제2 직류 구동전압으로 비활성화시키는 리셋부; 및 제3 클럭신호에 따라 상기 QB 노드를 상기 제1 직류 구동전압으로 활성화시킴과 아울러 상기 Q 노드의 전위에 따라 상기 QB 노드를 상기 제2 직류 구동전압으로 비활성화시키는 인버터부를 구비한다.
상기 제1 클럭신호는 상기 스캔펄스가 동기되는 게이트 쉬프트 클럭을, 상기 제2 내지 제4 클럭신호는 각각 상기 제1 클럭신호로부터 1 수평기간씩 위상이 지연된 게이트 쉬프트 클럭들을 의미한다.
상기 순방향 구동에서, 상기 게이트 쉬프트 클럭들은 제4 게이트 쉬프트 클럭, 제1 게이트 쉬프트 클럭, 제2 게이트 쉬프트 클럭, 및 제3 게이트 쉬프트 클럭 순으로 상기 스테이지들에 입력된다.
상기 역방향 구동에서, 상기 게이트 쉬프트 클럭들은 제1 게이트 쉬프트 클럭, 제4 게이트 쉬프트 클럭, 제3 게이트 쉬프트 클럭, 및 제2 게이트 쉬프트 클럭 순으로 상기 스테이지들에 입력된다.
상기 순방향 구동에서, 상기 순방향 스타트 펄스는 상기 제4 클럭신호에 동기되어 턴 온 레벨로 입력되고; 상기 역방향 스타트 펄스는 턴 오프 레벨을 유지한다.
상기 역방향 구동에서, 상기 역방향 스타트 펄스는 상기 제2 클럭신호에 동기되어 턴 온 레벨로 입력되고; 상기 순방향 스타트 펄스는 턴 오프 레벨을 유지한다.
상기 순방향 스타트 펄스와 역방향 스타트 펄스는 동일한 입력 라인을 통해 상기 스캔방향 제어부에 입력된다.
상기 리셋부는, 상기 순방향 스타트 펄스에 응답하여 상기 제2 직류 구동전압의 입력단과 상기 QB 노드 사이의 전류 패스를 스위칭하는 제8 TFT; 및 상기 역방향 스타트 펄스에 응답하여 상기 제2 직류 구동전압의 입력단과 상기 QB 노드 사이의 전류 패스를 스위칭하는 제9 TFT를 포함한다.
본 발명의 실시예에 따른 표시장치는 데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널; 상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및 순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받아 순방향 또는 역방향을 따라 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하는 스캔 구동회로를 구비하고, 상기 스테이지들 각각은, Q 노드가 활성화될 때 제1 클럭신호를 제1 스캔펄스로 출력하고, QB 노드가 활성화될 때 턴 오프 레벨의 제2 직류 구동전압을 제1 스캔펄스로 출력하는 출력부; 순방향 구동을 위한 순방향 스타트 펄스와 제4 클럭신호, 또는 역방향 구동을 위한 역방향 스타트 펄스와 제2 클럭신호에 따라 턴 온 레벨의 제1 직류 구동전압으로 상기 Q 노드를 선택적으로 활성화시키는 스캔방향 제어부; 순방향 스타트 펄스 또는 역방향 스타트 펄스에 따라 상기 QB 노드를 상기 제2 직류 구동전압으로 비활성화시킴과 아울러 상기 QB 노드의 전위에 따라 상기 Q 노드를 상기 제2 직류 구동전압으로 비활성화시키는 리셋부; 및 제3 클럭신호에 따라 상기 QB 노드를 상기 제1 직류 구동전압으로 활성화시킴과 아울러 상기 Q 노드의 전위에 따라 상기 QB 노드를 상기 제2 직류 구동전압으로 비활성화시키는 인버터부를 구비한다.
본 발명에 따른 게이트 쉬프트 레지스터와 이를 이용한 표시장치는 순방향 스타트 펄스와 역방향 스타트 펄스를 동일 입력 라인을 통해 스테이지에 공급한다. 그리고, 이 순방향 스타트 펄스와 역방향 스타트 펄스로 리셋부의 TFT들을 직접 제어한다. 이를 통해 본 발명은 간소한 공정으로 제조될 수 있고, 또한 양방향 구동을 위해 별도의 신호라인을 추가하지 않고서도 Q 노드의 전위를 안정적으로 유지시킬 수 있게 된다.
도 1은 본 발명의 실시예에 따른 게이트 쉬프트 레지스터를 보여주는 도면.
도 2는 순방향 쉬프트 모드에서 스캔펄스의 출력 순서를 보여주는 도면.
도 3은 역방향 쉬프트 모드에서 스캔펄스의 출력 순서를 보여주는 도면.
도 4는 순방향 쉬프트 모드에서 제1 스테이지의 구성을 보여주는 도면.
도 5는 순방향 쉬프트 모드에서 제1 스테이지의 동작을 보여주는 도면.
도 6은 역방향 쉬프트 모드에서 제n 스테이지의 구성을 보여주는 도면.
도 7은 역방향 쉬프트 모드에서 제n 스테이지의 동작을 보여주는 도면.
도 8은 QB 노드 리셋 트랜지스터인 제8 TFT 및 제9 TFT의 유무에 따른 시뮬레이션 결과를 보여주는 도면.
도 9는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 도면.
이하, 도 1 내지 도 9를 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다.
도 1 내지 도 8은 본 발명의 실시예에 따른 게이트 쉬프트 레지스터에 관한 것이다.
도 1은 본 발명의 실시예에 따른 게이트 쉬프트 레지스터를 보여준다. 그리고, 도 2는 순방향 쉬프트 모드에서 스캔펄스의 출력 순서를 보여주고, 도 3은 역방향 쉬프트 모드에서 스캔펄스의 출력 순서를 보여준다.
도 1을 참조하면, 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(STG(1)~STG(n))을 구비한다.
게이트 쉬프트 레지스터는 소정 시간만큼 위상이 쉬프트되는 스캔펄스(Vout(1)~Vout(n))를 출력한다. 스캔펄스는 표시장치의 스캔라인들에 인가됨과 동시에, 후단 스테이지로 전달되는 캐리신호 역할을 겸한다. 여기서, 후단 스테이지는 스캐닝 방향에 따라 달라진다. 후단 스테이지는, 순방향 쉬프트 모드에서 현재단 스테이지의 이웃하여 아래에 배치된 스테이지를 지시하고, 역방향 쉬프트 모드에서 현재단 스테이지의 이웃하여 위에 배치된 스테이지를 지시한다. 각 스테이지들(STG(1)~STG(n))에는 소정 시간만큼 위상이 지연되는 i(i는 양의 짝수) 상 게이트 쉬프트 클럭들 중에 j(j는 i보다 작은 양의 홀수) 개의 게이트 쉬프트 클럭들이 입력된다. 이하에서는 1 수평기간씩 순차적으로 위상이 지연되는 4 상 게이트 쉬프트 클럭들 중에 3 개의 게이트 쉬프트 클럭들이 각 스테이지들(STG(1)~STG(n))마다 순차적으로 입력되는 경우를 예로 하여 설명한다. 4상 게이트 쉬프트 클럭들은 도 2 및 도 3과 같이 턴 오프 레벨(VSS)과 턴 온 레벨(VDD) 사이에서 스윙되되, 4 수평기간마다 턴 온 레벨(VDD)로 발생된다.
스테이지들(STG(1)~STG(n))은 순방향 쉬프트 모드에서 제1 스테이지(STG(1)) ~ 제k 스테이지(STG(k))(k>1) ~ 제n 스테이지(STG(n))(n>k) 순으로 스캔펄스(Vout(1)--->Vout(n))를 출력한다. 순방향 쉬프트 모드에서, 제1 스테이지(STG(1))는 외부(타이밍 콘트롤러)에서 입력되는 순방향 스타트 펄스(Vst)에 응답하여 동작된다. 그리고, 제2 내지 제n 스테이지(STG(2)~STG(n))는 각각 제1 내지 제n-1 스테이지(STG(1)~STG(n-1))로부터 입력되는 순방향 캐리신호를 스타트 펄스로 하여 동작된다.
스테이지들(STG(1)~STG(n))은 역방향 쉬프트 모드에서 제n 스테이지(STG(n)) ~ 제k 스테이지(STG(k)) ~ 제1 스테이지(STG(1)) 순으로 스캔펄스(Vout(n)--->Vout(1))를 출력한다. 역방향 쉬프트 모드에서, 제n 스테이지(STG(n))는 외부(타이밍 콘트롤러)에서 입력되는 역방향 스타트 펄스(Vst_R)에 응답하여 동작된다. 그리고, 제n-1 내지 제1 스테이지(STG(n-1)~STG(1))는 각각 제n 내지 제2 스테이지(STG(n)~STG(2))로부터 입력되는 역방향 캐리신호를 스타트 펄스로 하여 동작된다.
각 스테이지들(STG(1)~STG(n))에는 턴 온 레벨의 제1 직류 구동전압(VDD)과 턴 오프 레벨의 제2 직류 구동전압(VSS)이 공통으로 입력된다.
도 4는 순방향 쉬프트 모드에서 제1 스테이지(STG(1))의 구성을 보여준다. 나머지 스테이들(STG(2)~STG(n))은 제1 스테이지(STG(1))와 비교하여 게이트 쉬프트 클럭들만 1 수평기간씩 순차적으로 쉬프트되어 입력될 뿐 그 외에는 제1 스테이지(STG(1))와 실질적으로 동일한 구성을 갖는다.
이하에서, 설명할 제1 클럭신호는 스캔펄스가 동기되는 게이트 쉬프트 클럭을, 제2 내지 제4 클럭신호는 각각 제1 클럭신호로부터 1 수평기간씩 위상이 지연된 게이트 쉬프트 클럭들을 의미한다. 제1 스테이지(STG(1))에서는 제1, 제2, 제3 및 제4 게이트 쉬프트 클럭(CLK1,CLK2,CLK3,CLK4)이 각각 제1, 제2, 제3 및 제4 클럭신호에 해당된다. 같은 방식으로 제2 스테이지(STG(2))에서는 제2, 제3, 제4 및 제1 게이트 쉬프트 클럭(CLK2,CLK3,CLK4,CLK1)이 각각 제1, 제2, 제3 및 제4 클럭신호에 해당된다.
제1 스테이지(STG(1))는 스캔방향 제어부(10), 리셋부(20), 인버터부(30) 및 출력부(40)를 구비한다. 제1 스테이지(STG(1))의 TFT들은 p-type으로 구현된다. 다만 본 발명의 기술적 사상은 실시예에 나타난 p-type으로만 한정되는 게 아니라 n-type에도 충분히 적용될 수 있다.
스캔방향 제어부(10)는 순방향 구동을 위한 순방향 스타트 펄스(Vst)와 제4 클럭신호, 또는 역방향 구동을 위한 역방향 스타트 펄스(Vst_R)와 제2 클럭신호에 따라 제1 직류 구동전압(VDD)으로 Q 노드를 활성화시킨다. 스캔방향 제어부(10)는 순방향 스타트 펄스(Vst)와 제4 게이트 쉬프트 클럭(CLK4)에 응답하여 Q 노드와 제1 직류 구동전압(VDD)의 입력단 사이의 전류 패스를 스위칭하는 제1 및 제2 순방향 TFT(Tf1,Tf2), 역방향 스타트 펄스(Vst_R)와 제2 게이트 쉬프트 클럭(CLK2)에 응답하여 Q 노드와 제1 직류 구동전압(VDD)의 입력단 사이의 전류 패스를 스위칭하는 제1 및 제2 역방향 TFT(Tr1,Tr2)를 포함한다.
리셋부(20)는 순방향 스타트 펄스(Vst) 또는 역방향 스타트 펄스(Vst_R)에 따라 QB 노드를 제2 직류 구동전압(VSS)으로 비활성화시킴과 아울러 QB 노드의 전위에 따라 Q 노드를 제2 직류 구동전압(VSS)으로 비활성화시킨다. 리셋부(20)는 순방향 스타트 펄스(Vst)에 응답하여 제2 직류 구동전압(VSS)의 입력단과 QB 노드 사이의 전류 패스를 스위칭하는 제8 TFT(T8), 역방향 스타트 펄스(Vst_R)에 응답하여 제2 직류 구동전압(VSS)의 입력단과 QB 노드 사이의 전류 패스를 스위칭하는 제9 TFT(T9), QB 노드의 전위에 따라 제2 직류 구동전압(VSS)의 입력단과 Q 노드 사이의 전류 패스를 스위칭하는 제3 TFT(T3)를 포함한다. 제8 TFT(T8)와 제9 TFT(T9)는 순방향 스타트 펄스(Vst) 또는 역방향 스타트 펄스(Vst_R)를 직접 입력 받아 QB 노드를 리셋하기 때문에, QB 노드뿐만 아니라 Q 노드의 전위 안정화 속도가 빨라진다.
인버터부(30)는 제3 클럭신호에 따라 QB 노드를 제1 직류 구동전압(VDD)으로 활성화시킴과 아울러 Q 노드의 전위에 따라 QB 노드를 제2 직류 구동전압(VSS)으로 비활성화시킨다. 인버터부(30)는 제3 게이트 쉬프트 클럭(CLK3)에 응답하여 QB 노드와 제1 직류 구동전압(VDD)의 입력단 사이의 전류 패스를 스위칭하는 제4 TFT(T4), Q 노드의 전위에 따라 제2 직류 구동전압(VSS)의 입력단과 QB 노드 사이의 전류 패스를 스위칭하는 제5 TFT(T5)를 포함한다.
출력부(40)는 Q 노드가 활성화될 때 제1 클럭신호를 제1 스캔펄스로 출력하고, QB 노드가 활성화될 때 제2 직류 구동전압을 제1 스캔펄스로 출력한다. 출력부(40)는 Q 노드의 전위에 따라 제1 스캔펄스(Vout1)의 출력단과 제1 게이트 쉬프트 클럭(CLK1)의 입력단 사이의 전류 패스를 스위칭하는 제6 TFT(T6), QB 노드의 전위에 따라 제2 직류 구동전압(VSS)의 입력단과 제1 스캔펄스(Vout1)의 출력단 사이의 전류 패스를 스위칭하는 제7 TFT(T7), Q 노드와 제1 스캔펄스(Vout1)의 출력단 사이에 접속되는 부스팅 커패시터(CB)를 구비한다. 제6 TFT(T6)는 제1 쉬프트 클럭(CLK1)을 제1 스캔펄스(Vout1)로 출력하는 풀업 트랜지스터(Pull-up transistor)이다. 제7 TFT(T7)는 제1 스캔펄스(Vout1)를 제2 직류 구동전압(VSS)으로 유지시키는 풀다운 트랜지스터(Pull-down transister)이다.
한편, 도시하지는 않았지만, 전류 누설을 방지하기 위해 제2 순방향 TFT(Tf2), 제2 역방향 TFT(Tr2), 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5), 제8 TFT(T8), 제9 TFT(T9) 각각은 직렬 접속된 두 개의 트랜지스터들로 이루어질 수 있다.
도 5는 순방향 쉬프트 모드에서 제1 스테이지(STG(1))의 동작을 보여준다. 순방향 쉬프트 모드에서, 게이트 쉬프트 클럭들은 제4 게이트 쉬프트 클럭(CLK4), 제1 게이트 쉬프트 클럭(CLK1), 제2 게이트 쉬프트 클럭(CLK2), 제3 게이트 쉬프트 클럭(CLK3) 순으로 제1 스테이지(STG(1))에 입력된다. 순방향 쉬프트 모드에서, 역방향 스타트 펄스(Vst_R)는 계속해서 턴 오프 레벨로 입력된다.
도 4 및 도 5를 결부하여 제1 스테이지(STG(1))에서 제1 스캔펄스(Vout1)가 출력되는 과정을 순차적으로 설명하면 다음과 같다.
제1 기간(P1)에서, 제4 게이트 쉬프트 클럭(CLK4)에 동기하여 턴 온 레벨의 순방향 스타트 펄스(Vst)가 입력되면, 제1 및 제2 순방향 TFT(Tf1,Tf2)는 턴 온 되어 Q 노드에 제1 직류 구동전압(VDD)을 인가함으로써 Q 노드의 전위를 중간 레벨로 낮춘다. 이때, 제8 TFT(T8)도 순방향 스타트 펄스(Vst)에 응답하여 턴 온 됨으로써 QB 노드에 제2 직류 구동전압(VSS)을 인가하여 QB 노드의 전위를 턴 오프 레벨로 높인다. 제3 TFT(T3)는 턴 오프 되어 Q 노드에 인가되는 제1 직류 구동전압(VDD)이 누설되는 것을 방지한다.
제2 기간(P2)에서, 제1 게이트 쉬프트 클럭(CLK1)이 제6 TFT(T6)에 인가되면, Q 노드의 전위는 부스팅 커패시터(CB)에 의해 부스팅 되어 턴 온 레벨로 더욱 낮아진다. 그 결과, 제6 TFT(T6)는 턴 온 되어 제1 게이트 쉬프트 클럭(CLK1)을 제1 스캔펄스(Vout1)의 출력단으로 출력한다. 이때, 제5 TFT(T5)는 턴 온 되어 QB 노드에 제2 직류 구동전압(VSS)을 인가하여 QB 노드의 전위를 턴 오프 레벨로 유지시킨다.
제3 기간(P3)에서, 제6 TFT(T6)에 인가되던 제1 게이트 쉬프트 클럭(CLK1)이 턴 오프 레벨로 상승하면, Q 노드의 전위는 부스팅 커패시터(CB)에 의해 부스팅 되어 중간 레벨로 다시 높아진다. 그 결과, 제6 TFT(T6)는 턴 오프 된다. 이때, 제1 스캔펄스(Vout1)의 출력단 전위는 부스팅 커패시터(CB)에 의해 Q 노드의 전위를 추종하여 높아진다. 그리고, QB 노드의 전위는 제5 TFT(T5)에 의해 턴 오프 레벨로 유지된다.
제4 기간(P4)에서, 제3 게이트 쉬프트 클럭(CLK3)에 응답하여 제4 TFT(T4)가 턴 온 됨으로써 QB 노드에 제1 직류 구동전압(VDD)을 인가하여 QB 노드의 전위를 턴 온 레벨로 낮춘다. 그 결과 제7 TFT(T7)는 턴 온 되어 제2 직류 구동전압(VSS)을 제1 스캔펄스(Vout1)의 출력단으로 출력한다. 이때, 제3 TFT(T3)도 턴 온 되어 제2 직류 구동전압(VSS)을 Q 노드에 인가하여 Q 노드의 전위를 턴 오프 레벨로 더 높인다.
한편, 역방향 스타트 펄스(Vst_R)는 계속해서 턴 오프 레벨로 입력되므로, 제9 TFT(T9)는 턴 오프 상태를 계속 유지한다. 순방향 스타트 펄스(Vst)와 역방향 스타트 펄스(Vst_R)는 서로 다른 게이트 쉬프트 클럭에 동기되고, 더욱이 역방향 스타트 펄스(Vst_R)는 계속적으로 턴 오프 레벨로 입력되므로, 순방향 스타트 펄스(Vst)를 스테이지로 입력하기 위한 입력 라인과 역방향 스타트 펄스(Vst_R)를 스테이지로 입력하기 위한 입력 라인을 서로 동일하게 하여도 무방하다. 즉, 순방향 스타트 펄스(Vst)와 역방향 스타트 펄스(Vst_R)를 동일 입력 라인을 통해 스테이지로 공급하더라도 순방향 TFT들(Tf1,Tf2), 역방향 TFT들(Tr1,Tr2)이 동시에 턴 온 되는 경우는 없다. 따라서, 본 발명은 기존에 존재하고 있던 순방향 스타트 펄스(Vst)의 입력 라인을 역방향 스타트 펄스(Vst_R)의 입력에도 이용할 수 있으므로, 양방향 구동을 위해 별도의 추가 신호라인이 불필요하게 된다.
도 6은 역방향 쉬프트 모드에서 제n 스테이지(STG(n))의 구성을 보여준다. 나머지 스테이들(STG(n-1)~STG(1))은 제n 스테이지(STG(n))와 비교하여 게이트 쉬프트 클럭들만 1 수평기간씩 순차적으로 쉬프트되어 입력될 뿐 그 외에는 제n 스테이지(STG(n))와 실질적으로 동일한 구성을 갖는다.
전술했듯이, 제1 클럭신호는 스캔펄스가 동기되는 게이트 쉬프트 클럭을, 제2 내지 제4 클럭신호는 각각 제1 클럭신호로부터 1 수평기간씩 위상이 지연된 게이트 쉬프트 클럭들을 의미한다. 따라서, 제n 스테이지(STG(n))에서는 제4, 제1, 제2 및 제3 게이트 쉬프트 클럭(CLK4,CLK1,CLK2,CLK3)이 각각 제1, 제2, 제3 및 제4 클럭신호에 해당된다. 같은 방식으로 제n-1 스테이지(STG(n-1))에서는 제3, 제4, 제1 및 제2 게이트 쉬프트 클럭(CLK3,CLK4,CLK1,CLK2)이 각각 제1, 제2, 제3 및 제4 클럭신호에 해당된다.
역방향 쉬프트 모드에서 제n 스테이지(STG(n))의 구성은 게이트 쉬프트 클럭들만 제외하면 도 4와 실질적으로 동일하다.
도 7은 역방향 쉬프트 모드에서 제n 스테이지(STG(n))의 동작을 보여준다. 역방향 쉬프트 모드에서, 게이트 쉬프트 클럭들은 제1 게이트 쉬프트 클럭(CLK1), 제4 게이트 쉬프트 클럭(CLK4), 제3 게이트 쉬프트 클럭(CLK3), 제2 게이트 쉬프트 클럭(CLK2) 순으로 제n 스테이지(STG(n))에 입력된다. 역방향 쉬프트 모드에서, 순방향 스타트 펄스(Vst)는 계속해서 턴 오프 레벨로 입력된다.
도 6 및 도 7을 결부하여 제n 스테이지(STG(n))에서 제n 스캔펄스(Vout(n))가 출력되는 과정을 순차적으로 설명하면 다음과 같다.
제1 기간(P1)에서, 제1 게이트 쉬프트 클럭(CLK1)에 동기하여 턴 온 레벨의 역방향 스타트 펄스(Vst_R)가 입력되면, 제1 및 제2 역방향 TFT(Tr1,Tr2)는 턴 온 되어 Q 노드에 제1 직류 구동전압(VDD)을 인가함으로써 Q 노드의 전위를 중간 레벨로 낮춘다. 이때, 제9 TFT(T9)도 역방향 스타트 펄스(Vst_R)에 응답하여 턴 온 됨으로써 QB 노드에 제2 직류 구동전압(VSS)을 인가하여 QB 노드의 전위를 턴 오프 레벨로 높인다. 제3 TFT(T3)는 턴 오프 되어 Q 노드에 인가되는 제1 직류 구동전압(VDD)이 누설되는 것을 방지한다.
제2 기간(P2)에서, 제4 게이트 쉬프트 클럭(CLK4)이 제6 TFT(T6)에 인가되면, Q 노드의 전위는 부스팅 커패시터(CB)에 의해 부스팅 되어 턴 온 레벨로 더욱 낮아진다. 그 결과, 제6 TFT(T6)는 턴 온 되어 제4 게이트 쉬프트 클럭(CLK4)을 제n 스캔펄스(Vout(n))의 출력단으로 출력한다. 이때, 제5 TFT(T5)는 턴 온 되어 QB 노드에 제2 직류 구동전압(VSS)을 인가하여 QB 노드의 전위를 턴 오프 레벨로 유지시킨다.
제3 기간(P3)에서, 제6 TFT(T6)에 인가되던 제4 게이트 쉬프트 클럭(CLK4)이 턴 오프 레벨로 상승하면, Q 노드의 전위는 부스팅 커패시터(CB)에 의해 부스팅 되어 중간 레벨로 다시 높아진다. 그 결과, 제6 TFT(T6)는 턴 오프 된다. 이때, 제n 스캔펄스(Vout(n))의 출력단 전위는 부스팅 커패시터(CB)에 의해 Q 노드의 전위를 추종하여 높아진다. 그리고, QB 노드의 전위는 제5 TFT(T5)에 의해 턴 오프 레벨로 유지된다.
제4 기간(P4)에서, 제2 게이트 쉬프트 클럭(CLK2)에 응답하여 제4 TFT(T4)가 턴 온 됨으로써 QB 노드에 제1 직류 구동전압(VDD)을 인가하여 QB 노드의 전위를 턴 온 레벨로 낮춘다. 그 결과 제7 TFT(T7)는 턴 온 되어 제2 직류 구동전압(VSS)을 제n 스캔펄스(Vout(n))의 출력단으로 출력한다. 이때, 제3 TFT(T3)도 턴 온 되어 제2 직류 구동전압(VSS)을 Q 노드에 인가하여 Q 노드의 전위를 턴 오프 레벨로 더 높인다.
한편, 순방향 스타트 펄스(Vst)는 계속해서 턴 오프 레벨로 입력되므로, 제8 TFT(T8)는 턴 오프 상태를 계속 유지한다. 순방향 스타트 펄스(Vst)와 역방향 스타트 펄스(Vst_R)는 서로 다른 게이트 쉬프트 클럭에 동기되고, 더욱이 순방향 스타트 펄스(Vst)는 계속적으로 턴 오프 레벨로 입력되므로, 순방향 스타트 펄스(Vst)를 스테이지로 입력하기 위한 입력 라인과 역방향 스타트 펄스(Vst_R)를 스테이지로 입력하기 위한 입력 라인을 서로 동일하게 하여도 무방하다. 즉, 순방향 스타트 펄스(Vst)와 역방향 스타트 펄스(Vst_R)를 동일 입력 라인을 통해 스테이지로 공급하더라도 순방향 TFT들(Tf1,Tf2), 역방향 TFT들(Tr1,Tr2)이 동시에 턴 온 되는 경우는 없다. 따라서, 본 발명은 기존에 존재하고 있던 순방향 스타트 펄스(Vst)의 입력 라인을 역방향 스타트 펄스(Vst_R)의 입력에도 이용할 수 있으므로, 양방향 구동을 위해 별도의 추가 신호라인이 불필요하게 된다.
도 8은 QB 노드 리셋 트랜지스터인 제8 TFT(T8) 및 제9 TFT(T9)의 유무에 따른 시뮬레이션 결과를 보여준다.
도 8을 통해 확인되듯이, 제8 및 제9 TFT(T8,T9)는 순방향 스타트 펄스(Vst)와 역방향 스타트 펄스(Vst_R)를 직접 입력받아 QB 노드를 리셋시키기 때문에 제8 TFT(T8) 및 제9 TFT(T9)의 유무에 따라 Q 노드, QB 노드의 전위가 안정화되는 속도 및 정도가 크게 달라진다. 'A1'는 제8 및 제9 TFT(T8,T9)의 존재로 인해 Q 노드의 전위가 턴 오프 레벨에서 중간 레벨로 떨어지는 과도 구간에서 빠르게 안정화되는 것을 보여주고, 'A2'는 제8 및 제9 TFT(T8,T9)의 존재로 인해 Q 노드의 전위가 턴 온 레벨로 충분히 떨어지는 것을 보여주며, 'A3'는 제8 및 제9 TFT(T8,T9)의 존재로 인해 QB 노드의 전위가 턴 오프 레벨에서 턴 온 레벨로 떨어지는 과도 구간에서 빠르게 안정화되는 것을 보여준다.
도 9는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여준다.
도 9를 참조하면, 본 발명의 표시장치는 표시패널(100), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(110) 등을 구비한다.
표시패널(100)은 서로 교차되는 데이터라인들 및 스캔라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다.
데이터 구동회로는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.
스캔 구동회로는 타이밍 콘트롤러(110)와 표시패널(100)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(150), 및 게이트 쉬프트 레지스터(130)를 구비한다.
레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 4 상 게이트 쉬프트 클럭들(CLK1~CLK4)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 이보다 큰 폭의 턴 온 레벨 전압과 턴 오프 레벨 전압으로 레벨 쉬프팅한다.
게이트 쉬프트 레지스터(130)는 전술한 바와 같이 순방향 스타트 펄스(Vst) 또는 역방향 스타트 펄스(Vst_R)를 게이트 쉬프트 클럭(CLK1~CLK4)에 맞추어 쉬프트시켜 순차적으로 캐리신호와 스캔펄스를 출력하는 스테이지들로 구성된다.
스캔 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성되거나 TAB 방식으로 표시패널(100)의 게이트라인들과 타이밍 콘트롤러(110) 사이에 연결될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 PCB(140) 상에 실장되고, 게이트 쉬프트 레지스터(130)는 표시패널(100)의 하부기판 상에 형성될 수 있다.
타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(120)로 전송한다.
타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 스타트 펄스, 게이트 쉬프트 클럭(CLK1~CLK4), 도시하지 않은 게이트 출력 인에이블신호 등을 포함한다. 스타트 펄스는 동일 입력 라인을 통해 공급되는 순방향 스타트 펄스와 역방향 스타트 펄스를 포함한다. 스타트 펄스는 게이트 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(CLK1~CLK4)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 게이트 쉬프트 레지스터(130)에 입력되며, 스타트 펄스를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호는 게이트 쉬프트 레지스터(130)의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스, 소스 샘플링 클럭, 극성제어신호, 및 소스 출력 인에이블신호 등을 포함한다. 소스 스타트 펄스는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(110)과 소스 드라이브 IC들(120) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스와 소스 샘플링 클럭은 생략될 수 있다.
상술한 바와 같이, 본 발명에 따른 게이트 쉬프트 레지스터와 이를 이용한 표시장치는 순방향 스타트 펄스와 역방향 스타트 펄스를 동일 입력 라인을 통해 스테이지에 공급한다. 그리고, 이 순방향 스타트 펄스와 역방향 스타트 펄스로 리셋부의 TFT들을 직접 제어한다. 이를 통해 본 발명은 간소한 공정으로 제조될 수 있고, 또한 양방향 구동을 위해 별도의 신호라인을 추가하지 않고서도 Q 노드의 전위를 안정적으로 유지시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 타이밍 콘트롤러
120 : 소스 드라이브 IC 130 : 게이트 쉬프트 레지스터
140 : PCB 150 : 레벨 쉬프터

Claims (16)

  1. 다수의 게이트 쉬프트 클럭들을 입력받아 순방향 또는 역방향을 따라 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하고;
    상기 스테이지들 각각은,
    Q 노드가 활성화될 때 제1 클럭신호를 제1 스캔펄스로 출력하고, QB 노드가 활성화될 때 턴 오프 레벨의 제2 직류 구동전압을 제1 스캔펄스로 출력하는 출력부;
    순방향 구동을 위한 순방향 스타트 펄스와 제4 클럭신호, 또는 역방향 구동을 위한 역방향 스타트 펄스와 제2 클럭신호에 따라 턴 온 레벨의 제1 직류 구동전압으로 상기 Q 노드를 선택적으로 활성화시키는 스캔방향 제어부;
    순방향 스타트 펄스 또는 역방향 스타트 펄스에 따라 상기 QB 노드를 상기 제2 직류 구동전압으로 비활성화시킴과 아울러 상기 QB 노드의 전위에 따라 상기 Q 노드를 상기 제2 직류 구동전압으로 비활성화시키는 리셋부; 및
    제3 클럭신호에 따라 상기 QB 노드를 상기 제1 직류 구동전압으로 활성화시킴과 아울러 상기 Q 노드의 전위에 따라 상기 QB 노드를 상기 제2 직류 구동전압으로 비활성화시키는 인버터부를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제1 클럭신호는 상기 스캔펄스가 동기되는 게이트 쉬프트 클럭을, 상기 제2 내지 제4 클럭신호는 각각 상기 제1 클럭신호로부터 1 수평기간씩 위상이 지연된 게이트 쉬프트 클럭들을 의미하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 순방향 구동에서,
    상기 게이트 쉬프트 클럭들은 제4 게이트 쉬프트 클럭, 제1 게이트 쉬프트 클럭, 제2 게이트 쉬프트 클럭, 및 제3 게이트 쉬프트 클럭 순으로 상기 스테이지들에 입력되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  4. 제 2 항에 있어서,
    상기 역방향 구동에서,
    상기 게이트 쉬프트 클럭들은 제1 게이트 쉬프트 클럭, 제4 게이트 쉬프트 클럭, 제3 게이트 쉬프트 클럭, 및 제2 게이트 쉬프트 클럭 순으로 상기 스테이지들에 입력되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  5. 제 2 항에 있어서,
    상기 순방향 구동에서,
    상기 순방향 스타트 펄스는 상기 제4 클럭신호에 동기되어 턴 온 레벨로 입력되고;
    상기 역방향 스타트 펄스는 턴 오프 레벨을 유지하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  6. 제 2 항에 있어서,
    상기 역방향 구동에서,
    상기 역방향 스타트 펄스는 상기 제2 클럭신호에 동기되어 턴 온 레벨로 입력되고;
    상기 순방향 스타트 펄스는 턴 오프 레벨을 유지하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  7. 제 2 항에 있어서,
    상기 순방향 스타트 펄스와 역방향 스타트 펄스는 동일한 입력 라인을 통해 상기 스캔방향 제어부에 입력되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  8. 제 1 항에 있어서,
    상기 리셋부는,
    상기 순방향 스타트 펄스에 응답하여 상기 제2 직류 구동전압의 입력단과 상기 QB 노드 사이의 전류 패스를 스위칭하는 제8 TFT; 및
    상기 역방향 스타트 펄스에 응답하여 상기 제2 직류 구동전압의 입력단과 상기 QB 노드 사이의 전류 패스를 스위칭하는 제9 TFT를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  9. 데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널;
    상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및
    순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받아 순방향 또는 역방향을 따라 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하는 스캔 구동회로를 구비하고,
    상기 스테이지들 각각은,
    Q 노드가 활성화될 때 제1 클럭신호를 제1 스캔펄스로 출력하고, QB 노드가 활성화될 때 턴 오프 레벨의 제2 직류 구동전압을 제1 스캔펄스로 출력하는 출력부;
    순방향 구동을 위한 순방향 스타트 펄스와 제4 클럭신호, 또는 역방향 구동을 위한 역방향 스타트 펄스와 제2 클럭신호에 따라 턴 온 레벨의 제1 직류 구동전압으로 상기 Q 노드를 선택적으로 활성화시키는 스캔방향 제어부;
    순방향 스타트 펄스 또는 역방향 스타트 펄스에 따라 상기 QB 노드를 상기 제2 직류 구동전압으로 비활성화시킴과 아울러 상기 QB 노드의 전위에 따라 상기 Q 노드를 상기 제2 직류 구동전압으로 비활성화시키는 리셋부; 및
    제3 클럭신호에 따라 상기 QB 노드를 상기 제1 직류 구동전압으로 활성화시킴과 아울러 상기 Q 노드의 전위에 따라 상기 QB 노드를 상기 제2 직류 구동전압으로 비활성화시키는 인버터부를 구비하는 것을 특징으로 하는 표시장치.
  10. 제 9 항에 있어서,
    상기 제1 클럭신호는 상기 스캔펄스가 동기되는 게이트 쉬프트 클럭을, 상기 제2 내지 제4 클럭신호는 각각 상기 제1 클럭신호로부터 1 수평기간씩 위상이 지연된 게이트 쉬프트 클럭들을 의미하는 것을 특징으로 하는 표시장치.
  11. 제 10 항에 있어서,
    상기 순방향 구동에서,
    상기 게이트 쉬프트 클럭들은 제4 게이트 쉬프트 클럭, 제1 게이트 쉬프트 클럭, 제2 게이트 쉬프트 클럭, 및 제3 게이트 쉬프트 클럭 순으로 상기 스테이지들에 입력되는 것을 특징으로 하는 표시장치.
  12. 제 10 항에 있어서,
    상기 역방향 구동에서,
    상기 게이트 쉬프트 클럭들은 제1 게이트 쉬프트 클럭, 제4 게이트 쉬프트 클럭, 제3 게이트 쉬프트 클럭, 및 제2 게이트 쉬프트 클럭 순으로 상기 스테이지들에 입력되는 것을 특징으로 하는 표시장치.
  13. 제 10 항에 있어서,
    상기 순방향 구동에서,
    상기 순방향 스타트 펄스는 상기 제4 클럭신호에 동기되어 턴 온 레벨로 입력되고;
    상기 역방향 스타트 펄스는 턴 오프 레벨을 유지하는 것을 특징으로 하는 표시장치.
  14. 제 10 항에 있어서,
    상기 역방향 구동에서,
    상기 역방향 스타트 펄스는 상기 제2 클럭신호에 동기되어 턴 온 레벨로 입력되고;
    상기 순방향 스타트 펄스는 턴 오프 레벨을 유지하는 것을 특징으로 하는 표시장치.
  15. 제 10 항에 있어서,
    상기 순방향 스타트 펄스와 역방향 스타트 펄스는 동일한 입력 라인을 통해 상기 스캔방향 제어부에 입력되는 것을 특징으로 하는 표시장치.
  16. 제 9 항에 있어서,
    상기 리셋부는,
    상기 순방향 스타트 펄스에 응답하여 상기 제2 직류 구동전압의 입력단과 상기 QB 노드 사이의 전류 패스를 스위칭하는 제8 TFT; 및
    상기 역방향 스타트 펄스에 응답하여 상기 제2 직류 구동전압의 입력단과 상기 QB 노드 사이의 전류 패스를 스위칭하는 제9 TFT를 포함하는 것을 특징으로 하는 표시장치.
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