KR101749755B1 - 게이트 쉬프트 레지스터와 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명에 따른 게이트 쉬프트 레지스터는 다수의 게이트 쉬프트 클럭들을 입력받아 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하고; 상기 스테이지들 각각은, 제1 클럭신호에 동기하여 캐리신호를 발생하는 제1 서브 스테이지; 및 상기 스캔펄스의 파형을 결정하는 타겟 클럭신호를 입력받고 상기 캐리신호를 스타트신호로 이용하여 타겟 클럭신호 형태를 가지며 상기 캐리신호보다 1 수평기간 지연되는 상기 스캔펄스를 발생하는 제2 서브 스테이지를 구비한다.

Description

게이트 쉬프트 레지스터와 이를 이용한 표시장치{GATE SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다.
근래, 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 평판 표시장치의 스캔 구동회로는 일반적으로, 게이트 쉬프트 레지스터를 이용하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다.
스캔 구동회로의 게이트 쉬프트 레지스터는 다수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들을 구비한다. 스테이지들은 종속적(cascade)으로 접속되어 출력을 순차적으로 발생한다.
스테이지들 각각은 풀업 트랜지스터(Pull-up transistor)를 제어하기 위한 Q 노드, 풀다운 트랜지스터(Pull-down transister)를 제어하기 위한 Q bar(QB) 노드를 포함한다. 또한, 스테이지들 각각은 스타트신호 및 게이트 쉬프트 클럭에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다.
스위치 회로들은 제k(k는 양의 정수) 스테이지의 출력 타이밍에 동기되는 특정 게이트 쉬프트 클럭이 입력될 때 Q노드를 턴 온 레벨로 방전시킨다. 그 결과, 상기 특정 게이트 쉬프트 클럭과 동일한 파형을 갖는 신호가 제k 스테이지의 스캔펄스로 출력된다. 이 스캔펄스는 제k 스테이지에 연결된 스캔라인에 공급됨과 동시에, 제k+1 스테이지에 스타트신호로서 인가된다.
게이트 쉬프트 클럭은 스테이지들의 동작 제어를 용이하게 하기 위해 통상 단순한 구형파로 형태로만 입력된다. 그 결과, 스캔펄스도 항상 구형파 형태로만 출력되게 된다. 이러한 이유로 종래 게이트 쉬프트 레지스터를 통해서는 다양한 형태의 스캔펄스 출력이 불가능하다.
따라서, 본 발명의 목적은 스테이지들의 동작 제어를 위한 게이트 쉬프트 클럭의 파형에 종속되지 않고, 다양한 형태의 스캔펄스 출력이 가능한 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 게이트 쉬프트 레지스터는 다수의 게이트 쉬프트 클럭들을 입력받아 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하고; 상기 스테이지들 각각은, 제1 클럭신호에 동기하여 캐리신호를 발생하는 제1 서브 스테이지; 및 상기 스캔펄스의 파형을 결정하는 타겟 클럭신호를 입력받고 상기 캐리신호를 스타트신호로 이용하여 타겟 클럭신호 형태를 가지며 상기 캐리신호보다 1 수평기간 지연되는 상기 스캔펄스를 발생하는 제2 서브 스테이지를 구비한다.
상기 제1 서브 스테이지에는 상기 제1 클럭신호와 함께 상기 제1 클럭신호로부터 2 수평기간 지연되는 제2 클럭신호와, 상기 제1 클럭신호로부터 3 수평기간 지연되는 제3 클럭신호가 입력되며, 상기 제2 서브 스테이지에는 상기 제1 클럭신호 대신에 상기 타겟 클럭신호가, 상기 제2 클럭신호 대신에 상기 제3 클럭신호가, 상기 제3 클럭신호 대신에 상기 제1 클럭신호가 각각 입력되며; 상기 제1 내지 제3 클럭신호는 1 수평기간씩 위상이 쉬프트되는 상기 다수의 게이트 쉬프트 클럭들 중 일부를 지시한다.
상기 타겟 클럭신호는 더블 구형파 형태, 삼각파 형태, 웨이브파 형태, 이단 구형파 형태들 중 어느 하나로 구현된다.
본 발명의 다른 실시예에 따른 게이트 쉬프트 레지스터는 다수의 게이트 쉬프트 클럭들을 입력받아 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하고; 상기 스테이지들 각각은, 제1 클럭신호에 동기하여 캐리신호를 발생하는 제1 출력 버퍼; 및 상기 제1 출력 버퍼와 Q 노드 및 QB 노드를 공유하여, 상기 스캔펄스의 파형을 결정하는 타겟 클럭신호를 입력받고 상기 캐리신호의 출력 타이밍에 타겟 클럭신호 형태의 상기 스캔펄스를 발생하는 제2 출력 버퍼를 구비한다.
상기 Q 노드가 턴 온 레벨로 활성화될 때, 상기 제1 출력 버퍼는 상기 제1 클럭신호를 상기 캐리신호로 출력하고, 상기 제2 출력 버퍼는 상기 타겟 클럭신호를 상기 스캔펄스로 출력한다.
본 발명의 일 실시예에 따른 표시장치는 데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널; 상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및 순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받고 종속적으로 접속된 다수의 스테이지들을 포함하여 상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로를 구비하고, 상기 스테이지들 각각은, 제1 클럭신호에 동기하여 캐리신호를 발생하는 제1 서브 스테이지; 및 상기 스캔펄스의 파형을 결정하는 타겟 클럭신호를 입력받고 상기 캐리신호를 스타트신호로 이용하여 타겟 클럭신호 형태를 가지며 상기 캐리신호보다 1 수평기간 지연되는 상기 스캔펄스를 발생하는 제2 서브 스테이지를 구비한다.
본 발명의 다른 실시예에 따른 표시장치는 데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널; 상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및 순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받고 종속적으로 접속된 다수의 스테이지들을 포함하여 상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로를 구비하고, 상기 스테이지들 각각은, 제1 클럭신호에 동기하여 캐리신호를 발생하는 제1 출력 버퍼; 및 상기 제1 출력 버퍼와 Q 노드 및 QB 노드를 공유하여, 상기 스캔펄스의 파형을 결정하는 타겟 클럭신호를 입력받고 상기 캐리신호의 출력 타이밍에 타겟 클럭신호 형태의 상기 스캔펄스를 발생하는 제2 출력 버퍼를 구비하는 것을 특징으로 한다.
본 발명에 따른 게이트 쉬프트 레지스터와 이를 이용한 표시장치는 스테이지들 각각에 별도의 타겟 클럭신호가 입력되는 서브 스테이지를 더 구비하거나 또는 별도의 타겟 클럭신호가 입력되는 출력 버퍼를 더 구비함으로써, 게이트 쉬프트 클럭의 파형에 종속되지 않고 다양한 형태의 스캔펄스 출력이 가능하게 된다. 이를 통해, 본 발명은 복잡한 보상회로를 위한 스캔펄스 발생에 유용하게 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 게이트 쉬프트 레지스터를 보여주는 도면.
도 2는 본 발명의 제1 실시예에 따른 스테이지들의 내부 구성을 개략적으로 보여주는 도면.
도 3은 본 발명의 제2 실시예에 따른 스테이지들의 내부 구성을 개략적으로 보여주는 도면.
도 4는 게이트 쉬프트 클럭의 파형에 종속되지 않고 타겟 클럭신호에 따라 결정되는 스캔펄스의 출력 파형을 보여주는 도면.
도 5는 도 2에 도시된 제1 스테이지의 상세 회로 구성을 보여주는 도면.
도 6은 도 5의 동작을 설명하기 위한 입출력 신호들의 파형을 보여주는 도면.
도 7은 제1 실시예에 따른 스테이지들을 통해 발생되는 캐리신호와 스캔펄스의 출력 타이밍을 보여주는 도면.
도 8은 도 3에 도시된 제1 스테이지의 상세 회로 구성을 보여주는 도면.
도 9는 도 8의 동작을 설명하기 위한 입출력 신호들의 파형을 보여주는 도면.
도 10은 제2 실시예에 따른 스테이지들을 통해 발생되는 캐리신호와 스캔펄스의 출력 타이밍을 보여주는 도면.
도 11은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 도면.
이하, 도 1 내지 도 11을 참조하여 본 발명의 바람직한 실시예들에 대하여 상세히 설명하기로 한다.
도 1 내지 도 10은 본 발명의 실시예에 따른 게이트 쉬프트 레지스터에 관한 것이다.
도 1을 참조하면, 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(STG(1)~STG(n))을 구비한다.
게이트 쉬프트 레지스터는 소정 시간만큼 위상이 쉬프트되는 스캔펄스(Vg1~Vgn)를 출력한다. 이를 위하여, 각 스테이지들(STG(1)~STG(n))에는 소정 시간만큼 위상이 지연되는 i(i는 양의 짝수) 상 게이트 쉬프트 클럭들 중에 j(j는 i보다 작은 양의 홀수) 개의 게이트 쉬프트 클럭들이 입력된다. 이하에서는 1 수평기간씩 순차적으로 위상이 지연되는 4 상 게이트 쉬프트 클럭들 중에 3 개의 게이트 쉬프트 클럭들이 각 스테이지들(STG(1)~STG(n))마다 순차적으로 입력되는 경우를 예로 하여 설명한다.
각 스테이지들(STG(1)~STG(n))에는 턴 온 레벨의 제1 직류 구동전압(VSS)과 턴 오프 레벨의 제2 직류 구동전압(VDD)이 공통으로 입력된다. 각 스테이지들(STG(1)~STG(n))에는 스캔펄스(Vg1~Vgn)의 파형을 결정하는 별도의 타겟 클럭신호가 순차적으로 입력된다. 제1 스테이지(STG(1))는 별도의 스타트신호(Vst)를 입력받아 동작이 활성화되며, 제2 내지 제n 스테이지(STG(2)~STG(n)) 각각은 바로 전단의 캐리신호(Vc(1)~Vc(n-1))를 스타트신호로 입력받아 동작이 활성화된다.
스테이지들(STG(1)~STG(n)) 각각은 게이트 쉬프트 클럭의 파형에 종속되지 않고 다양한 형태의 스캔펄스 출력이 가능하도록, 도 2와 같이 별도의 타겟 클럭신호가 입력되는 서브 스테이지를 더 구비하거나 또는 도 3과 같이 별도의 타겟 클럭신호가 입력되는 출력 버퍼를 더 구비한다.
도 2는 본 발명의 제1 실시예에 따른 스테이지들(STG(1)~STG(n))의 내부 구성을 개략적으로 보여준다.
도 2를 참조하면, 제1 실시예에 따른 스테이지들(STG(1)~STG(n)) 각각은 제1 클럭신호에 동기되는 캐리신호(Vc(1)~Vc(n))를 발생하는 제1 서브 스테이지(10A)와, 타겟 클럭신호를 입력받고 캐리신호(Vc(1)~Vc(n))를 스타트신호로 이용하여 타겟 클럭신호 형태를 가지며 캐리신호(Vc(1)~Vc(n))보다 1 수평기간 지연되는 스캔펄스(Vg(1)~Vg(n))를 발생하는 제2 서브 스테이지(10B)를 포함한다.
제1 서브 스테이지(10A)는 Q 노드가 턴 온 레벨로 활성화될 때 제1 클럭신호를 캐리신호(Vc(1)~Vc(n))로 출력한다. 제1 서브 스테이지(10A)에는 각각의 캐리신호(Vc(1)~Vc(n))의 출력 타이밍에 동기되는 제1 클럭신호와, 제1 클럭신호로부터 2 수평기간 지연되는 제2 클럭신호와, 제1 클럭신호로부터 3 수평기간 지연되는 제3 클럭신호가 입력된다. 제1 스테이지(STG(1))의 제1 서브 스테이지(10A)에서 제1 클럭신호는 제1 게이트 쉬프트 클럭(CLK1)으로 선택되고, 제2 클럭신호는 제3 게이트 쉬프트 클럭(CLK3)으로 선택되며, 제3 클럭신호는 제4 게이트 쉬프트 클럭(CLK4)으로 선택된다. 제2 내지 제n 스테이지(STG(2)~STG(n))의 각 제1 서브 스테이지(10A)에는 제1 스테이지(STG(1))를 기준으로 1 수평기간씩 순차적으로 위상이 쉬프트되는 게이트 쉬프트 클럭이 각각 제1 내지 제3 클럭신호로 입력된다. 예컨대, 제2 스테이지(STG(2))의 제1 서브 스테이지(10A)에서 제1 클럭신호는 제2 게이트 쉬프트 클럭(CLK2)으로 선택되고, 제2 클럭신호는 제4 게이트 쉬프트 클럭(CLK4)으로 선택되며, 제3 클럭신호는 제1 게이트 쉬프트 클럭(CLK1)으로 선택된다.
제2 서브 스테이지(10B)는 상기 Q 노드에 비해 1 수평기간 늦게 Q'노드가 턴 온 레벨로 활성화될 때 타겟 클럭신호를 스캔펄스(Vg(1)~Vg(n))로 출력한다. 이를 위해, 제2 서브 스테이지(10B)에는 제1 클럭신호 대신에 타겟 클럭신호가, 제2 클럭신호 대신에 제3 클럭신호가, 제3 클럭신호 대신에 제1 클럭신호가 입력된다. 제2 서브 스테이지(10B)는 제1 서브 스테이지(10A)에 비해 1 수평기간 지연되는 스타트신호와 게이트 쉬프트 클럭들을 입력받아 동작되기 때문에, 제2 서브 스테이지(10B)를 통해 발생되는 스캔펄스(Vg(1)~Vg(n))는 캐리신호(Vc(1)~Vc(n))에 비해 1 수평기간씩 지연된다. 더욱이, 도 7과 같이 캐리신호(Vc(1)~Vc(n))가 1 수평기간(1H)의 폭을 가지고 1 수평기간(1H)씩 위상이 쉬프트되도록 순차 발생되기 때문에, 이러한 캐리신호(Vc(1)~Vc(n))를 스타트신호로 하여 발생되는 스캔펄스(Vg(1)~Vg(n))도 도 4 및 도 7과 같이 1 수평기간(1H)의 폭을 가지고 1 수평기간(1H)씩 위상이 쉬프트되도록 순차 발생되게 된다.
제2 서브 스테이지(10B)에 입력되는 타겟 클럭신호는 도시된 더블 구형파 형태 외에도 직류 형태, 삼각파 형태, 웨이브파 형태, 이단 구형파 형태등 다양한 파형으로 선택될 수 있다. 따라서, 스테이지들(STG(1)~STG(n)) 각각은 제2 서브 스테이지(10B)를 통해 게이트 쉬프트 클럭의 파형에 종속되지 않고 다양한 형태의 스캔펄스 출력이 가능해 진다.
도 3은 본 발명의 제2 실시예에 따른 스테이지들(STG(1)~STG(n))의 내부 구성을 개략적으로 보여준다.
도 3을 참조하면, 제2 실시예에 따른 스테이지들(STG(1)~STG(n)) 각각은 제1 클럭신호에 동기되는 캐리신호(Vc(1)~Vc(n))를 발생하는 제1 출력 버퍼(20A)와, 타겟 클럭신호를 입력받고 캐리신호(Vc(1)~Vc(n))의 출력 타이밍에 타겟 클럭신호 형태의 스캔펄스(Vg(1)~Vg(n))를 발생하는 제2 출력 버퍼(20B)를 포함한다.
각 스테이지들(STG(1)~STG(n))에서, 제1 출력 버퍼(20A)와 제2 출력 버퍼(20B)는 Q 노드에 공통 접속된다. 스테이지들(STG(1)~STG(n))의 Q 노드가 턴 온 레벨로 활성화될 때, 제1 출력 버퍼(20A)는 제1 클럭신호를 캐리신호(Vc(1)~Vc(n))로 출력하고, 제2 출력 버퍼(20B)는 타겟 클럭신호를 스캔펄스(Vg(1)~Vg(n))로 출력한다.
스테이지들(STG(1)~STG(n))에는 캐리신호(Vc(1)~Vc(n))의 출력 타이밍에 동기되는 제1 클럭신호와, 제1 클럭신호로부터 2 수평기간 지연되는 제2 클럭신호와, 제1 클럭신호로부터 3 수평기간 지연되는 제3 클럭신호가 입력된다. 제1 스테이지(STG(1))에서 제1 클럭신호는 제1 게이트 쉬프트 클럭(CLK1)으로 선택되고, 제2 클럭신호는 제3 게이트 쉬프트 클럭(CLK3)으로 선택되며, 제3 클럭신호는 제4 게이트 쉬프트 클럭(CLK4)으로 선택된다. 제2 내지 제n 스테이지(STG(2)~STG(n))에는 제1 스테이지(STG(1))를 기준으로 1 수평기간씩 순차적으로 위상이 쉬프트되는 게이트 쉬프트 클럭이 각각 제1 내지 제3 클럭신호로 입력된다. 예컨대, 제2 스테이지(STG(2))에서 제1 클럭신호는 제2 게이트 쉬프트 클럭(CLK2)으로 선택되고, 제2 클럭신호는 제4 게이트 쉬프트 클럭(CLK4)으로 선택되며, 제3 클럭신호는 제1 게이트 쉬프트 클럭(CLK1)으로 선택된다.
스테이지들(STG(1)~STG(n))을 통해 발생되는 캐리신호(Vc(1)~Vc(n))가 도 10과 같이 1 수평기간(1H)의 폭을 가지고 1 수평기간(1H)씩 위상이 쉬프트되도록 순차 발생되기 때문에, 이러한 캐리신호(Vc(1)~Vc(n))와 동 타이밍에 발생되는 스캔펄스(Vg(1)~Vg(n))도 도 4 및 도 10과 같이 1 수평기간(1H)의 폭을 가지고 1 수평기간(1H)씩 위상이 쉬프트되도록 순차 발생되게 된다.
제2 출력 버퍼(20B)에 입력되는 타겟 클럭신호는 도시된 더블 구형파 형태 외에도 직류 형태, 삼각파 형태, 웨이브파 형태, 이단 구형파 형태등 다양한 파형으로 선택될 수 있다. 따라서, 스테이지들(STG(1)~STG(n)) 각각은 제2 출력 버퍼(20B)를 통해 게이트 쉬프트 클럭의 파형에 종속되지 않고 다양한 형태의 스캔펄스 출력이 가능해 진다.
도 5는 도 2에 도시된 제1 스테이지(STG(1))의 상세 회로 구성을 보여준다. 그리고, 도 6은 도 5의 동작을 설명하기 위한 입출력 신호들의 파형을 보여준다. 제1 스테이지(STG(1))의 TFT들은 p-type으로 구현된다.
도 5를 참조하면, 제1 스테이지(STG(1))는 제1 서브 스테이지(10A)와 제2 서브 스테이지(10B)를 구비한다. 전술했듯이, 제1 스테이지(STG(1))에서, 제1 클럭신호는 제1 게이트 쉬프트 클럭(CLK1)으로 선택되고, 제2 클럭신호는 제3 게이트 쉬프트 클럭(CLK3)으로 선택되며, 제3 클럭신호는 제4 게이트 쉬프트 클럭(CLK4)으로 선택된다.
제1 서브 스테이지(10A)는 스타트신호(Vst)에 따라 스위칭되는 제1 TFT(T1), 제3 클럭신호(CLK4)에 따라 Q 노드와 제1 TFT(T1) 사이의 전류 패스를 스위칭하는 제2 TFT(T2), QB 노드의 전위에 따라 턴 오프 레벨의 제2 직류 구동전압(VDD)의 입력단과 Q 노드 사이의 전류 패스를 스위칭하는 제3 TFT(T3), 제2 클럭신호(CLK3)에 따라 턴 온 레벨의 제1 직류 구동전압(VSS)의 입력단과 QB 노드 사이의 전류 패스를 스위칭하는 제4 TFT(T4), 스타트신호(Vst)에 따라 제2 직류 구동전압(VDD)의 입력단과 QB 노드 사이의 전류 패스를 스위칭하는 제5 TFT(T5), Q 노드의 전위에 따라 제1 캐리신호(Vc1)의 출력단과 제1 클럭신호(CLK1)의 입력단 사이의 전류 패스를 스위칭하는 제6 TFT(T6), QB 노드의 전위에 따라 제2 직류 구동전압(VDD)의 입력단과 제1 캐리신호(Vc1)의 출력단 사이의 전류 패스를 스위칭하는 제7 TFT(T7), 제1 캐리신호(Vc1)의 출력단과 Q 노드 사이에 접속된 제1 커패시터(CB), 제2 직류 구동전압(VDD)의 입력단과 Q 노드 사이에 접속된 제2 커패시터(CQ), 및 제2 직류 구동전압(VDD)의 입력단과 QB 노드 사이에 접속된 제3 커패시터(CQB)를 구비한다. 여기서, 제3 TFT(T3), 제4 TFT(T4), 제5 TFT(T5) 및 제7 TFT(T7) 각각은 열화 방지를 위해 직렬 접속된 두 개의 TFT들을 포함한다. 제6 TFT(T6)는 제1 클럭신호(CLK1)를 제1 캐리신호(Vc1)로 출력하는 풀업 트랜지스터(Pull-up transistor)이며, 제7 TFT(T7)는 제1 캐리신호(Vc1)를 제2 직류 구동전압(VDD)으로 유지시키는 풀다운 트랜지스터(Pull-down transister)이다. 제1 내지 제3 커패시터(CB,CQ,CQB)는 제1 캐리신호(Vc1)의 출력 파형을 안정화시킨다.
제2 서브 스테이지(10B)는 제1 캐리신호(Vc1)에 따라 스위칭되는 제1' TFT(T1'), 제1 클럭신호(CLK1)에 따라 Q' 노드와 제1' TFT(T1') 사이의 전류 패스를 스위칭하는 제2' TFT(T2'), QB' 노드의 전위에 따라 제2 직류 구동전압(VDD)의 입력단과 Q' 노드 사이의 전류 패스를 스위칭하는 제3' TFT(T3'), 제3 클럭신호(CLK4)에 따라 제1 직류 구동전압(VSS)의 입력단과 QB' 노드 사이의 전류 패스를 스위칭하는 제4' TFT(T4'), 제1 캐리신호(Vc1)에 따라 제2 직류 구동전압(VDD)의 입력단과 QB' 노드 사이의 전류 패스를 스위칭하는 제5' TFT(T5'), Q' 노드의 전위에 따라 제1 스캔펄스(Vg1)의 출력단과 타겟 클럭신호의 입력단 사이의 전류 패스를 스위칭하는 제6' TFT(T6'), QB' 노드의 전위에 따라 제2 직류 구동전압(VDD)의 입력단과 제1 스캔펄스(Vg1)의 출력단 사이의 전류 패스를 스위칭하는 제7' TFT(T7'), 제1 스캔펄스(Vg1)의 출력단과 Q' 노드 사이에 접속된 제1' 커패시터(CB'), 제2 직류 구동전압(VDD)의 입력단과 Q' 노드 사이에 접속된 제2' 커패시터(CQ'), 및 제2 직류 구동전압(VDD)의 입력단과 QB' 노드 사이에 접속된 제3' 커패시터(CQB')를 구비한다. 여기서, 제3' TFT(T3'), 제4' TFT(T4'), 제5' TFT(T5') 및 제7' TFT(T7') 각각은 열화 방지를 위해 직렬 접속된 두 개의 TFT들을 포함한다. 제6' TFT(T6')는 타겟 클럭신호를 제1 스캔펄스(Vg1)로 출력하는 풀업 트랜지스터이며, 제7' TFT(T7')는 제1 스캔펄스(Vg1)를 제2 직류 구동전압(VDD)으로 유지시키는 풀다운 트랜지스터(Pull-down transister)이다. 제1' 내지 제3' 커패시터(CB',CQ',CQB')는 제1 스캔펄스(Vg1)의 출력 파형을 안정화시킨다.
이하, 도 6을 결부하여 제1 스테이지(STG(1))의 동작을 설명한다.
먼저, 제1 서브 스테이지(10A)의 동작을 설명하면, 제1 기간(P1)에서, 턴 온 레벨의 스타트신호(Vst)와 제3 클럭신호(CLK4)에 응답하여 제1 및 제2 TFT(T1,T2)가 턴 온 됨으로써 Q 노드의 전위를 중간 레벨로 낮춘다. 이때, 제5 TFT(T5)도 스타트신호(Vst)에 응답하여 턴 온 됨으로써 QB 노드에 제2 직류 구동전압(VDD)을 인가하여 QB 노드의 전위를 턴 오프 레벨로 높인다.
제2 기간(P2)에서, 턴 온 레벨의 제1 클럭신호(CLK1)가 제6 TFT(T6)의 소스전극에 인가되면, Q 노드의 전위는 제6 TFT(T6)의 게이트-소스 간 기생 용량에 의해 부스팅 되어 턴 온 레벨로 더욱 낮아진다. 그 결과, 제6 TFT(T6)는 턴 온 되어 제1 클럭신호(CLK1)를 제1 캐리신호(Vc1)의 출력단으로 출력한다. 이때, QB 노드의 전위는 제3 커패시터(CQB)에 의해 턴 오프 레벨로 유지된다.
제3 기간(P3)에서, 턴 오프 레벨의 제1 클럭신호(CLK1)가 제6 TFT(T6)의 소스전극에 인가되면, Q 노드의 전위는 제6 TFT(T6)의 게이트-소스 간 기생 용량에 의해 부스팅 되어 중간 레벨로 다시 높아진다. 그 결과, 제6 TFT(T6)는 턴 오프 된다. 이때, 제1 캐리신호(Vc1)의 출력단 전위는 제1 커패시터(CB)에 의해 Q 노드의 전위를 추종하여 높아진다. 그리고, QB 노드의 전위는 제3 커패시터(CQB)에 의해 턴 오프 레벨로 유지된다.
제4 기간(P4)에서, 턴 온 레벨의 제2 클럭신호(CLK3)에 응답하여 제4 TFT(T4)가 턴 온 됨으로써 QB 노드에 제1 직류 구동전압(VSS)을 인가하여 QB 노드의 전위를 턴 온 레벨로 낮춘다. 그 결과 제7 TFT(T7)는 턴 온 되어 제2 직류 구동전압(VDD)을 제1 캐리신호(Vc1)의 출력단으로 출력한다. 이때, 제3 TFT(T3)도 턴 온 되어 제2 직류 구동전압(VDD)을 Q 노드에 인가하여 Q 노드의 전위를 턴 오프 레벨로 더 높인다.
이후, QB 노드의 전위는 제3 커패시터(CQB)에 의해 턴 온 레벨로 대략 한 프레임 동안 유지되고, Q 노드의 전위는 제2 커패시터(CQ)에 의해 턴 오프 레벨로 대략 한 프레임 동안 유지된다.
다음으로, 제2 서브 스테이지(10B)의 동작을 설명하면, 제2 기간(P2)에서, 턴 온 레벨의 제1 캐리신호(Vc1)와 제1 클럭신호(CLK1)에 응답하여 제1' 및 제2' TFT(T1',T2')가 턴 온 됨으로써 Q' 노드의 전위를 중간 레벨로 낮춘다. 이때, 제5' TFT(T5')도 제1 캐리신호(Vc1)에 응답하여 턴 온 됨으로써 QB' 노드에 제2 직류 구동전압(VDD)을 인가하여 QB' 노드의 전위를 턴 오프 레벨로 높인다.
제3 기간(P3)에서, 더블 구형파 형태의 타겟 클럭신호가 제6' TFT(T6')의 소스전극에 인가되면, Q' 노드의 전위는 제6' TFT(T6')의 게이트-소스 간 기생 용량에 의해 부스팅 되어 더블 구형파 형태를 따라 부분적으로 턴 온 레벨로 더욱 낮아진다. 그 결과, 제6' TFT(T6')는 턴 온 되어 타겟 클럭신호를 제1 스캔펄스(Vg1)의 출력단으로 출력한다. 이때, QB' 노드의 전위는 제3' 커패시터(CQB')에 의해 턴 오프 레벨로 유지된다.
제4 기간(P4)에서, 턴 오프 레벨의 타겟 클럭신호가 제6' TFT(T6')의 소스전극에 인가되면, Q' 노드의 전위는 제6' TFT(T6')의 게이트-소스 간 기생 용량에 의해 부스팅 되어 중간 레벨로 다시 높아진다. 그 결과, 제6' TFT(T6')는 턴 오프 된다. 이때, 제1 스캔펄스(Vg1)의 출력단 전위는 제1' 커패시터(CB')에 의해 Q' 노드의 전위를 추종하여 높아진다. 그리고, QB' 노드의 전위는 제3' 커패시터(CQB')에 의해 턴 오프 레벨로 유지된다.
제5 기간(P5)에서, 턴 온 레벨의 제3 클럭신호(CLK4)에 응답하여 제4' TFT(T4')가 턴 온 됨으로써 QB' 노드에 제1 직류 구동전압(VSS)을 인가하여 QB' 노드의 전위를 턴 온 레벨로 낮춘다. 그 결과 제7' TFT(T7')는 턴 온 되어 제2 직류 구동전압(VDD)을 제1 스캔펄스(Vg1)의 출력단으로 출력한다. 이때, 제3' TFT(T3')도 턴 온 되어 제2 직류 구동전압(VDD)을 Q' 노드에 인가하여 Q' 노드의 전위를 턴 오프 레벨로 더 높인다.
이후, QB' 노드의 전위는 제3' 커패시터(CQB')에 의해 턴 온 레벨로 대략 한 프레임 동안 유지되고, Q' 노드의 전위는 제2' 커패시터(CQ')에 의해 턴 오프 레벨로 대략 한 프레임 동안 유지된다.
도 8은 도 3에 도시된 제1 스테이지(STG(1))의 상세 회로 구성을 보여준다. 그리고, 도 9는 도 8의 동작을 설명하기 위한 입출력 신호들의 파형을 보여준다. 제1 스테이지(STG(1))의 TFT들은 p-type으로 구현된다.
도 8을 참조하면, 제1 스테이지(STG(1))는 제1 출력 버퍼(20A)와 제2 출력 버퍼(20B)를 구비한다. 전술했듯이, 제1 스테이지(STG(1))에서, 제1 클럭신호는 제1 게이트 쉬프트 클럭(CLK1)으로 선택되고, 제2 클럭신호는 제3 게이트 쉬프트 클럭(CLK3)으로 선택되며, 제3 클럭신호는 제4 게이트 쉬프트 클럭(CLK4)으로 선택된다.
제1 출력 버퍼(20A)는 제6 TFT(T6)와 제7 TFT(T7)를 포함한다. 제6 TFT(T6)는 Q 노드의 전위에 따라 제1 캐리신호(Vc1)의 출력단과 제1 클럭신호(CLK1)의 입력단 사이의 전류 패스를 스위칭한다. 제6 TFT(T6)는 제1 클럭신호(CLK1)를 제1 캐리신호(Vc1)로 출력하는 풀업 트랜지스터(Pull-up transistor)이다. 제7 TFT(T7)는 QB 노드의 전위에 따라 제2 직류 구동전압(VDD)의 입력단과 제1 캐리신호(Vc1)의 출력단 사이의 전류 패스를 스위칭한다. 제7 TFT(T7)는 제1 캐리신호(Vc1)를 제2 직류 구동전압(VDD)으로 유지시키는 풀다운 트랜지스터(Pull-down transister)이다.
제2 출력 버퍼(20B)는 제1 출력 버퍼(20A)와 Q 노드 및 QB 노드를 공유한다. 제2 출력 버퍼(20B)는 제6' TFT(T6')와 제7' TFT(T7')를 포함한다. 제6' TFT(T6')는 Q 노드의 전위에 따라 제1 스캔펄스(Vg1)의 출력단과 타겟 클럭신호의 입력단 사이의 전류 패스를 스위칭한다. 제6' TFT(T6')는 타겟 클럭신호를 제1 스캔펄스(Vg1)로 출력하는 풀업 트랜지스터(Pull-up transistor)이다. 제7' TFT(T7')는 QB 노드의 전위에 따라 제2 직류 구동전압(VDD)의 입력단과 제1 스캔펄스(Vg1)의 출력단 사이의 전류 패스를 스위칭한다. 제7' TFT(T7')는 제1 스캔펄스(Vg1)를 제2 직류 구동전압(VDD)으로 유지시키는 풀다운 트랜지스터(Pull-down transister)이다.
제1 스테이지(STG(1))의 그 외 구성은 도 5에 도시된 제1 서브 스테이지(10A)와 실질적으로 동일하다.
이하, 도 9를 결부하여 제1 스테이지(STG(1))의 동작을 설명한다.
제1 기간(P1)에서, 턴 온 레벨의 스타트신호(Vst)와 제3 클럭신호(CLK4)에 응답하여 제1 및 제2 TFT(T1,T2)가 턴 온 됨으로써 Q 노드의 전위를 중간 레벨로 낮춘다. 이때, 제5 TFT(T5)도 스타트신호(Vst)에 응답하여 턴 온 됨으로써 QB 노드에 제2 직류 구동전압(VDD)을 인가하여 QB 노드의 전위를 턴 오프 레벨로 높인다.
제2 기간(P2)에서, 턴 온 레벨의 제1 클럭신호(CLK1)가 제6 TFT(T6)의 소스전극에 인가되면, Q 노드의 전위는 제6 TFT(T6)의 게이트-소스 간 기생 용량에 의해 부스팅 되어 턴 온 레벨로 더욱 낮아진다. 그 결과, 제6 TFT(T6)는 턴 온 되어 제1 클럭신호(CLK1)를 제1 캐리신호(Vc1)의 출력단으로 출력한다. 이때, Q 노드의 전위에 따라 스위칭되는 제6' TFT(T6')도 턴 온 되어 타겟 클럭신호를 제1 스캔펄스(Vg1)의 출력단으로 출력한다. QB 노드의 전위는 제3 커패시터(CQB)에 의해 턴 오프 레벨로 유지된다.
제3 기간(P3)에서, 턴 오프 레벨의 제1 클럭신호(CLK1)가 제6 TFT(T6)의 소스전극에 인가되면, Q 노드의 전위는 제6 TFT(T6)의 게이트-소스 간 기생 용량에 의해 부스팅 되어 중간 레벨로 다시 높아진다. 그 결과, 제6 TFT(T6)는 턴 오프 된다. 이때, 제1 캐리신호(Vc1)의 출력단 전위는 제1 커패시터(CB)에 의해 Q 노드의 전위를 추종하여 높아진다. 그리고, QB 노드의 전위는 제3 커패시터(CQB)에 의해 턴 오프 레벨로 유지된다.
제4 기간(P4)에서, 턴 온 레벨의 제2 클럭신호(CLK3)에 응답하여 제4 TFT(T4)가 턴 온 됨으로써 QB 노드에 제1 직류 구동전압(VSS)을 인가하여 QB 노드의 전위를 턴 온 레벨로 낮춘다. 그 결과 제7 TFT(T7)는 턴 온 되어 제2 직류 구동전압(VDD)을 제1 캐리신호(Vc1)의 출력단으로 출력한다. 이때, QB 노드의 전위에 따라 스위칭되는 제7' TFT(T7')도 턴 온 되어 제2 직류 구동전압(VDD)을 제1 스캔펄스(Vg1)의 출력단으로 출력한다. 이때, 제3 TFT(T3)도 턴 온 되어 제2 직류 구동전압(VDD)을 Q 노드에 인가하여 Q 노드의 전위를 턴 오프 레벨로 더 높인다.
이후, QB 노드의 전위는 제3 커패시터(CQB)에 의해 턴 온 레벨로 대략 한 프레임 동안 유지되고, Q 노드의 전위는 제2 커패시터(CQ)에 의해 턴 오프 레벨로 대략 한 프레임 동안 유지된다.
도 11은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여준다.
도 11를 참조하면, 본 발명의 표시장치는 표시패널(100), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(110) 등을 구비한다.
표시패널(100)은 서로 교차되는 데이터라인들 및 스캔라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다.
데이터 구동회로는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.
스캔 구동회로는 타이밍 콘트롤러(110)와 표시패널(100)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(150), 및 게이트 쉬프트 레지스터(130)를 구비한다.
레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 4 상 게이트 쉬프트 클럭들(CLK1~CLK4)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 이보다 스윙폭이 큰 턴 온 레벨과 턴 오프 레벨의 전압으로 레벨 쉬프팅한다.
게이트 쉬프트 레지스터(130)는 전술한 바와 같이 게이트 쉬프트 클럭의 파형에 종속되지 않고, 다양한 형태의 스캔펄스 출력이 가능한 스테이지들로 구성된다.
스캔 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성되거나 TAB 방식으로 표시패널(100)의 게이트라인들과 타이밍 콘트롤러(110) 사이에 연결될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 PCB(140) 상에 실장되고, 게이트 쉬프트 레지스터(130)는 표시패널(100)의 하부기판 상에 형성될 수 있다.
타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 전송 방식을 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(120)로 전송한다.
타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 스타트신호, 게이트 쉬프트 클럭(CLK1~CLK4), 타겟 클럭신호, 도시하지 않은 게이트 출력 인에이블신호등을 포함한다. 스타트신호는 게이트 쉬프트 레지스터(130)의 제1 스테이지에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(CLK1~CLK4)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 게이트 쉬프트 레지스터(130)에 입력되며, 스타트 신호를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호는 게이트 쉬프트 레지스터(130)의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스, 소스 샘플링 클럭, 극성제어신호, 및 소스 출력 인에이블신호 등을 포함한다. 소스 스타트 펄스는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(110)과 소스 드라이브 IC들(120) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스와 소스 샘플링 클럭은 생략될 수 있다.
상술한 바와 같이, 본 발명에 따른 게이트 쉬프트 레지스터와 이를 이용한 표시장치는 스테이지들 각각에 별도의 타겟 클럭신호가 입력되는 서브 스테이지를 더 구비하거나 또는 별도의 타겟 클럭신호가 입력되는 출력 버퍼를 더 구비함으로써, 게이트 쉬프트 클럭의 파형에 종속되지 않고 다양한 형태의 스캔펄스 출력이 가능하게 된다. 이를 통해, 본 발명은 복잡한 보상회로를 위한 스캔펄스 발생에 유용하게 적용될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10A : 제1 서브 스테이지 10B : 제2 서브 스테이지
20A : 제1 출력버퍼 20B : 제2 출력버퍼

Claims (14)

  1. 다수의 게이트 쉬프트 클럭들을 입력받아 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하고;
    상기 스테이지들 각각은,
    제1 클럭신호에 동기하여 캐리신호를 발생하는 제1 서브 스테이지; 및
    상기 스캔펄스의 파형을 결정하는 타겟 클럭신호를 입력받고 상기 캐리신호를 스타트신호로 이용하여 타겟 클럭신호 형태를 가지며 상기 캐리신호보다 1 수평기간 지연되는 상기 스캔펄스를 발생하는 제2 서브 스테이지를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제1 서브 스테이지에는 상기 제1 클럭신호와 함께 상기 제1 클럭신호로부터 2 수평기간 지연되는 제2 클럭신호와, 상기 제1 클럭신호로부터 3 수평기간 지연되는 제3 클럭신호가 입력되며,
    상기 제2 서브 스테이지에는 상기 제1 클럭신호 대신에 상기 타겟 클럭신호가, 상기 제2 클럭신호 대신에 상기 제3 클럭신호가, 상기 제3 클럭신호 대신에 상기 제1 클럭신호가 각각 입력되며;
    상기 제1 내지 제3 클럭신호는 1 수평기간씩 위상이 쉬프트되는 상기 다수의 게이트 쉬프트 클럭들 중 일부인 것을 특징으로 하는 게이트 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 타겟 클럭신호는 더블 구형파 형태, 삼각파 형태, 웨이브파 형태, 이단 구형파 형태들 중 어느 하나로 구현되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  4. 다수의 게이트 쉬프트 클럭들을 입력받아 순차적으로 스캔펄스를 출력하는 다수의 스테이지들을 포함하고;
    상기 스테이지들 각각은,
    제1 클럭신호에 동기하여 캐리신호를 발생하는 제1 출력 버퍼; 및
    상기 제1 출력 버퍼와 Q 노드 및 QB 노드를 공유하여, 상기 스캔펄스의 파형을 결정하는 타겟 클럭신호를 입력받고 상기 캐리신호의 출력 타이밍에 타겟 클럭신호 형태의 상기 스캔펄스를 발생하는 제2 출력 버퍼를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 스테이지들 각각에는 상기 제1 클럭신호와 함께 상기 제1 클럭신호로부터 2 수평기간 지연되는 제2 클럭신호와, 상기 제1 클럭신호로부터 3 수평기간 지연되는 제3 클럭신호가 입력되며,
    상기 제1 내지 제3 클럭신호는 1 수평기간씩 위상이 쉬프트되는 상기 다수의 게이트 쉬프트 클럭들 중 일부인 것을 특징으로 하는 게이트 쉬프트 레지스터.
  6. 제 4 항에 있어서,
    상기 Q 노드가 턴 온 레벨로 활성화될 때, 상기 제1 출력 버퍼는 상기 제1 클럭신호를 상기 캐리신호로 출력하고, 상기 제2 출력 버퍼는 상기 타겟 클럭신호를 상기 스캔펄스로 출력하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  7. 제 4 항에 있어서,
    상기 타겟 클럭신호는 더블 구형파 형태, 삼각파 형태, 웨이브파 형태, 이단 구형파 형태들 중 어느 하나로 구현되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  8. 데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널;
    상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및
    순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받고 종속적으로 접속된 다수의 스테이지들을 포함하여 상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로를 구비하고,
    상기 스테이지들 각각은,
    제1 클럭신호에 동기하여 캐리신호를 발생하는 제1 서브 스테이지; 및
    상기 스캔펄스의 파형을 결정하는 타겟 클럭신호를 입력받고 상기 캐리신호를 스타트신호로 이용하여 타겟 클럭신호 형태를 가지며 상기 캐리신호보다 1 수평기간 지연되는 상기 스캔펄스를 발생하는 제2 서브 스테이지를 구비하는 것을 특징으로 하는 표시장치.
  9. 제 8 항에 있어서,
    상기 제1 서브 스테이지에는 상기 제1 클럭신호와 함께 상기 제1 클럭신호로부터 2 수평기간 지연되는 제2 클럭신호와, 상기 제1 클럭신호로부터 3 수평기간 지연되는 제3 클럭신호가 입력되며,
    상기 제2 서브 스테이지에는 상기 제1 클럭신호 대신에 상기 타겟 클럭신호가, 상기 제2 클럭신호 대신에 상기 제3 클럭신호가, 상기 제3 클럭신호 대신에 상기 제1 클럭신호가 각각 입력되며;
    상기 제1 내지 제3 클럭신호는 1 수평기간씩 위상이 쉬프트되는 상기 다수의 게이트 쉬프트 클럭들 중 일부인 것을 특징으로 하는 표시장치.
  10. 제 8 항에 있어서,
    상기 타겟 클럭신호는 더블 구형파 형태, 삼각파 형태, 웨이브파 형태, 이단 구형파 형태들 중 어느 하나로 구현되는 것을 특징으로 하는 표시장치.
  11. 데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널;
    상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및
    순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받고 종속적으로 접속된 다수의 스테이지들을 포함하여 상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로를 구비하고,
    상기 스테이지들 각각은,
    제1 클럭신호에 동기하여 캐리신호를 발생하는 제1 출력 버퍼; 및
    상기 제1 출력 버퍼와 Q 노드 및 QB 노드를 공유하여, 상기 스캔펄스의 파형을 결정하는 타겟 클럭신호를 입력받고 상기 캐리신호의 출력 타이밍에 타겟 클럭신호 형태의 상기 스캔펄스를 발생하는 제2 출력 버퍼를 구비하는 것을 특징으로 하는 표시장치.
  12. 제 11 항에 있어서,
    상기 스테이지들 각각에는 상기 제1 클럭신호와 함께 상기 제1 클럭신호로부터 2 수평기간 지연되는 제2 클럭신호와, 상기 제1 클럭신호로부터 3 수평기간 지연되는 제3 클럭신호가 입력되며,
    상기 제1 내지 제3 클럭신호는 1 수평기간씩 위상이 쉬프트되는 상기 다수의 게이트 쉬프트 클럭들 중 일부인 것을 특징으로 하는 표시장치.
  13. 제 11 항에 있어서,
    상기 Q 노드가 턴 온 레벨로 활성화될 때, 상기 제1 출력 버퍼는 상기 제1 클럭신호를 상기 캐리신호로 출력하고, 상기 제2 출력 버퍼는 상기 타겟 클럭신호를 상기 스캔펄스로 출력하는 것을 특징으로 하는 표시장치.
  14. 제 11 항에 있어서,
    상기 타겟 클럭신호는 더블 구형파 형태, 삼각파 형태, 웨이브파 형태, 이단 구형파 형태들 중 어느 하나로 구현되는 것을 특징으로 하는 표시장치.
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* Cited by examiner, † Cited by third party
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KR102344142B1 (ko) * 2017-06-30 2021-12-27 엘지디스플레이 주식회사 표시장치
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CN109935184B (zh) * 2018-02-14 2021-01-22 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN109767727B (zh) * 2019-03-19 2022-03-01 豪威触控与显示科技(深圳)有限公司 硅基微显示器扫描刷新驱动方法及显示器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (1)

* Cited by examiner, † Cited by third party
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KR100931472B1 (ko) * 2008-06-11 2009-12-11 삼성모바일디스플레이주식회사 주사 구동부 및 이를 이용한 유기전계발광 표시장치

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