KR20180028591A - 게이트 구동회로 및 그를 구비하는 표시장치 - Google Patents

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Abstract

본 발명은 초고해상도에 적합한 GIP형 게이트 구동회로 및 그를 구비하는 표시장치를 제공하기 위한 것으로, 복수의 트랜지스터들을 포함하며, Q 노드와 QB(Q bar) 노드의 충전 및 방전을 제어하는 로직부; 상기 Q 노드에 의해 제어되며, 서로 직렬로 연결되는 제 1 및 제 2 트랜지스터들을 포함하는 제 1 풀업 트랜지스터와, 상기 QB 노드에 의해 제어되며 서로 직렬로 연결되는 제 3 및 제 4 트랜지스터들을 포함하는 제 1 풀다운 트랜지스터를 포함하며, 제 2 트랜지스터와 제 4 트랜지스터가 연결되는 제 1 노드에 제 1 출력단을 갖는 제 1 출력버퍼; 상기 제 Q 노드에 의해 제어되며, 서로 직렬로 연결되는 제 5 및 제 6 트랜지스터들을 포함하는 제 2 풀업 트랜지스터와, 상기 제 QB 노드에 의해 제어되며, 서로 직렬로 연결되는 제 7 및 제 8 트랜지스터들을 포함하는 제 2 풀다운 트랜지스터를 포함하며, 제 6 트랜지스터와 제 8 트랜지스터가 연결되는 제 2 노드에 제 2 출력단을 갖는 제 2 출력버퍼를 포함하며, 상기 제 2 트랜지스터와 상기 제 4 트랜지스터는 직렬로 연결되며, 상기 제 6 트랜지스터와 상기 제 8 트랜지스터는 직렬로 연결되는 것을 특징으로 한다.

Description

게이트 구동회로 및 그를 구비하는 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 게이트 구동회로 및 그를 구비하는 표시장치에 관한 것으로, 특히 GIP (Gate In Panel) 타입의 게이트 구동회로 및 그를 구비하는 표시장치에 관한 것이다.
평판 표시장치는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display, 이하 "OLED 표시장치"라 함), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등이 있다.
도 1 및 도 2를 참조하여 종래의 표시장치에 대해 설명하기로 한다. 도 1은 종래의 표시장치를 개략적으로 도시한 블록도이고, 도 2는 종래의 표시장치에 적용되는 GIP형 게이트 구동회로의 각 스테이지의 일부분을 도시한 등가 회로도이다.
도 1을 참조하면, 표시장치는 표시패널(1)과, 표시패널(1)의 데이터라인들(DL)을 구동하기 위한 소스 드라이버 IC(SDIC)와, 표시패널(1)의 게이트라인들(GL)을 구동하기 위한 게이트 드라이버(GD_GIP)를 포함한다. 게이트 드라이버(GD_GIP)는 소스 드라이버 IC(SDIC)와 달리, 공정수, 및 제조 단가를 줄이기 위해 GIP(Gate driver In Panel) 방식의 TFT(Thin Film Transistor) 공정을 통해 표시패널(1)의 비표시영역 즉, 표시영역인 액티브 영역(AA)의 외측 베젤 영역(BZ)에 직접 형성되고 있다.
이러한 GIP형 게이트 구동회로(GD_GIP)는 게이트라인들에 대응하여 Y 방향을 따라 나란히 형성된 다수의 스테이지를 포함하며, 각 스테이지 마다 게이트펄스(스캔펄스)를 생성하는 데 필요한 다수의 TFT들을 구비하고 있다.
도 2는 종래의 표시장치에 적용되는 GIP형 게이트 구동회로(GD_GIP)의 각 스테이지(ST)의 일부분을 보여주는 등가 회로도이다.
도 2를 참조하면, 각 스테이지(ST)에는 Q 노드와 QB노드의 활성화 및 비활성화를 제어하기 위한 다수의 TFT들과, Q 노드와 QB노드에 의해 제어되는 제 1 출력버퍼(OB1)와 제 2 출력버퍼(OB)가 구비된다.
제 1 출력버퍼(OB1)는 Q노드에 의해 제어되며, 서로 직렬 연결되는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)로 이루어지는 제 1 풀업 트랜지스터(TU1)와, QB노드에 의해 제어되며, 서로 직렬 연결되는 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)로 이루어지는 제 1 풀다운 트랜지스터(TD1)를 포함한다.
제 2 출력버퍼(OB2)는 Q노드에 의해 제어되며, 서로 직렬 연결되는 제 5트랜지스터(T5) 및 제 6 트랜지스터(T6)로 이루어지는 제 2 풀업 트랜지스터(TU2)와, QB노드에 의해 제어되며, 서로 직렬 연결되는 제 7 트랜지스터(T7)와 제 8 트랜지스터(T8)로 이루어지는 제 2 풀다운 트랜지스터(TD2)를 포함한다.
Q 노드와 QB 노드는 서로 반대로 충방전된다. 즉, Q노드가 활성화 레벨로 충전될 때 QB노드는 비활성화 레벨로 방전되고, 반대로 Q노드가 비활성화 레벨로 방전될 때 QB 노드는 활성화 레벨로 충전된다.
Q 노드가 활성화되면, 제 1 및 제 2 풀다운 트랜지스터(TD1, TD2)는 턴 오프되며, 제 1 및 제 2 풀업 트랜지스터(TU1, TU2)는 턴온 되어 n번째 및 n+1번째 게이트 라인에 각각 스캔펄스를 출력한다. 이 스캔펄스는 해당 게이트 라인에 출력되는 게이트 전압(VOUT(n), VOUT(n+1))으로 되고, 다음 단의 스테이지에 공급되는 캐리신호로 이용된다. 반면, QB 노드가 활성화되면, 제 1 및 제 2 풀업 트랜지스터(TU1, TU2)는 턴 오프되고, 제 1 및 제 2 풀다운 트랜지스터(TD1, TD2)는 턴 온되므로, 해당 게이트 라인의 게이트 전압이 센싱되어 게이트 로우 전압(VGL) 공급배선으로 공급된다.
그러나, 상술한 바와 같은 스테이지들(ST1~ST n)을 포함하는 종래의 GIP형 게이트 구동회로(GD_GIP)를 구비하는 표시장치는, 제 1 출력버퍼(OB1)의 제 1 풀업 트랜지스터(TU1) 및 제 1 풀다운 트랜지스터(TD1)와, 제 2 출력버퍼(OB2)의 제 2 풀업 트랜지스터(TU2)및 제 2 풀다운 트랜지스터(TD2)가 y축 방향으로 병렬 배치되기 때문에 y축 방향의 폭(즉, 세로 폭)이 증가하게 된다. 그런데 최근 표시장치의 초고해상도 추세에 따라, 각 화소영역 크기가 축소되어 1개의 스테이지가 차지하는 세로 폭 또한 축소되어 그 크기가 제한되게 되었다.
예를 들어, 1,500ppi의 해상도에서 하나의 스테이지가 y축 방향으로 차지할 수 있는 폭은 대략 32.8㎛에 불과하다. 이에 반해, 제 1 및 제 2 출력버퍼들(OB1, OB2) 구성하는 제 1 내지 제 8 트랜지스터들(T1~T8) 각각의 세로 폭은 30.5㎛로서, 제 1 풀업 트랜지스터(TU1)와 제 1 풀다운 트랜지스터(TD1), 또는 제 2 풀업 트랜지스터(PU2)와 제 2 풀다운 트랜지스터(PD2)의 세로 폭은 적어도 61.0㎛를 차지하여야 한다. 이에 따라, 종래의 GIP형의 게이트 구동회로를 갖는 표시장치에서는 초고해상도의 조건에서 스테이지의 배치 자체가 아예 불가능하게 되는 문제점이 있었다.
본 발명은 상술한 문제점을 해소하기 위한 것으로, 초고해상도의 표시장치에서 각 스테이지의 출력버퍼를 제한된 세로 폭(y축 폭) 내에 수용할 수 있는 GIP형 게이트 구동회로와 그를 구비하는 표시장치를 제공하는 것을 목적으로 한다.
상기 목적 달성을 위한 본 발명에 따르는 GIP형 게이트 구동회로는, 복수의 트랜지스터들을 포함하며, Q 노드와 QB(Q bar) 노드의 충전 및 방전을 제어하는 로직부; 상기 Q 노드에 의해 제어되며, 서로 직렬로 연결되는 제 1 및 제 2 트랜지스터들을 포함하는 제 1 풀업 트랜지스터와, 상기 QB 노드에 의해 제어되며 서로 직렬로 연결되는 제 3 및 제 4 트랜지스터들을 포함하는 제 1 풀다운 트랜지스터를 포함하며, 제 2 트랜지스터와 제 4 트랜지스터가 연결되는 제 1 노드에 제 1 출력단을 갖는 제 1 출력버퍼; 상기 제 Q 노드에 의해 제어되며, 서로 직렬로 연결되는 제 5 및 제 6 트랜지스터들을 포함하는 제 2 풀업 트랜지스터와, 상기 제 QB 노드에 의해 제어되며, 서로 직렬로 연결되는 제 7 및 제 8 트랜지스터들을 포함하는 제 2 풀다운 트랜지스터를 포함하며, 제 6 트랜지스터와 제 8 트랜지스터가 연결되는 제 2 노드에 제 2 출력단을 갖는 제 2 출력버퍼를 포함하며, 상기 제 2 트랜지스터와 상기 제 4 트랜지스터는 직렬로 연결되며, 상기 제 6 트랜지스터와 상기 제 8 트랜지스터는 직렬로 연결된다.
상기 구성에서, 제 1 트랜지스터 내지 제 8 트랜지스터는 동일 라인 상에 배치될 수 있다.
또한, 상기 제 1, 제 5, 제 3, 제 7 트랜지스터들의 소스 전극들과, 상기 제 2, 제 6, 제 4, 제 8 트랜지스터들의 드레인 전극들은 수평 방향의 제 1 라인 상에서 서로 번갈아 배치되고, 상기 제 1, 제 2, 제 5, 제 6 트랜지스터들의 게이트 전극은, 상기 제 1, 제 2, 제 5, 제 6 트랜지스터들의 소스 및 드레인 전극들과 수직 방향으로 대응하는 위치에서, 상기 제 1 라인에 수직 방향으로 인접한 수평 방향의 제 2 라인 상의 일측에 배치되며, 상기 제 3, 제 4, 제 7, 제 8 트랜지스터들의 게이트 전극은, 상기 제 3, 제 4, 제 7, 제 8 트랜지스터들의 소스 및 드레인 전극들과 수직 방향으로 대응하는 위치에서, 상기 제 2 라인 상의 타측에 배치되고, 상기 제 1, 제 5, 제 3, 제 7 트랜지스터들의 드레인 전극들과, 상기 제 2, 제 6, 제 4, 제 8 트랜지스터들의 소스 전극들은 제 2 라인에 수직 방향으로 인접한 수평 방향의 제 3 라인 상에서 서로 번갈아 배치될 수 있다.
본 발명에 의한 GIP형 게이트 구동회로는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터가 연결되는 제 3 노드와, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터가 연결되는 제 4 노드를 연결하는 제 1 연결부와, 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터가 연결되는 제 5 노드와, 상기 제 7 트랜지스터 및 상기 제 8 트랜지스터가 연결되는 제 6 노드를 연결하는 제 2 연결부를 더 포함할 수 있다.
상기 구성에서, 제 1 및 제 2 연결부들은 동일 라인 상에 배치될 수 있다.
또한, 상기 제 1, 제 5 트랜지스터들의 소스 전극들과, 상기 제 2, 제 6 트랜지스터들의 드레인 전극들은 수평 방향의 제 1 라인 상에서 서로 번갈아 배치되고, 상기 제 1, 제 2, 제 5, 제 6 트랜지스터들의 게이트 전극은, 제 1, 제 2, 제 4, 제 3 트랜지스터들의 소스 및 드레인 전극들과 수직 방향으로 대응하는 위치에서, 상기 제 1 라인에 인접한 수평 방향의 제 2 라인 상에 배치되며, 상기 제 2 라인의 게이트 전극과 수직 방향으로는 대응하는 위치에는 상기 제 2 라인에 인접한 소스 전극 및 드레인 전극으로 동작하는 제 1 연결라인과 제 2 연결라인이 수평방향의 제 3 라인 상에 배치되고, 상기 제 1 연결라인은 상기 제 1, 제 3 트랜지스터들의 드레인 전극들과 상기 제 2 및 제 4 트랜지스터들의 소스전극들로 동작하며, 상기 제 2 연결라인은 상기 제 5, 제 7 트랜지스터들의 드레인 전극들과 상기 제 6, 제 8 트랜지스터들의 소스전극들로 동작하고, 상기 제 3, 제 4, 제 7, 제 8 트랜지스터들의 게이트 전극은 상기 제 3 라인에 수직 방향으로 인접한 수평 방향의 제 4 라인 상에 배치되며, 상기 제 3, 제 7 트랜지스터들의 소스 전극들과, 상기 제 4, 제 8 트랜지스터들의 드레인 전극들은 상기 제 4 라인에 수직 방향으로 인접한 수평 방향의 제 5 라인 상에서 서로 번갈아 배치될 수 있다.
상기 목적 달성을 위한 본 발명에 따르는 표시장치는 입력 영상이 표시되는 픽셀 어레이를 포함하는 액티브 영역과, 그 외측의 베젤영역을 포함하는 표시패널; 상기 픽셀 어레이의 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로; 및 상기 픽셀 어레이의 게이트 라인들에 게이트 출력신호를 공급하며, 상술한 GIP형 게이트 구동회로 중의 어느 하나를 포함할 수 있다.
본 발명에 따르는 표시장치에 의하면, 각 스테이지의 출력버퍼를 초고해상도의 제한된 세로 폭 내에 수용할 수 있으므로, 초고해상도에 적합한 GIP형 게이트 구동회로 및 그를 구비하는 표시장치를 제공할 수 있는 효과를 얻을 수 있다.
도 1은 종래의 표시장치를 개략적으로 도시한 블록도,
도 2는 종래의 표시장치에 적용되는 GIP형 게이트 구동회로의 각 스테이지의 일부분을 도시한 등가 회로도,
도 3은 본 발명의 실시예에 따른 표시장치를 도시한 블록도,
도 4는 도 3의 GIP 회로의 시프트 레지스터 구성을 도시한 도면
도 5는 도 4의 시프트 레지스터의 각 스테이지의 일례를 도시한 등가 회로도,
도 6은 도 5에 도시된 제 1 내지 제 8 트랜지스터들의 구성을 도시한 평면도,
도 7은 도 4의 시프트 레지스터의 각 스테이지의 다른 예를 도시한 등가 회로도,
도 8은 도 7에 도시된 제 1 내지 제 8 트랜지스터들의 구성을 도시한 평면도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
우선, 도 3 및 도 4를 참조하여 본 발명의 실시예에 따르는 표시장치에 대해 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 표시장치를 도시한 블록도이고, 도 4는 도 3에 도시된 GIP 회로의 시프트 레지스터 구성을 개략적으로 도시한 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따르는 표시장치는 표시패널(10), 데이터 구동회로, GIP(Gate In Panel) 타입의 게이트 구동회로, 및 타이밍 콘트롤러(TC) 등을 구비한다.
표시패널(10)은 액티브 영역(AA)과 베젤영역(BA)을 포함한다. 액티브 영역(AA)은 입력 영상이 표시되는 영역으로 픽셀 어레이가 배치되는 영역이다. 베젤영역(BA)은 게이트 구동회로의 쉬프트 레지스터(SR) 및 각종 신호배선과 공통전압 공급라인이 배치되는 영역이다.
픽셀 어레이는 제 1 기판에 형성된 박막 트랜지스터(Thin Film Transistor, TFT) 어레이, 제 2 기판에 형성된 컬러필터 어레이를 포함할 수 있다.
TFT 어레이는 데이터라인들(DL), 데이터라인들(DL)과 교차되는 게이트라인들(또는 스캔 라인들)(GL), 데이터라인들(DL)과 게이트라인들(GL)의 교차에 의해 정의되는 영역들에 배치되는 화소들로 이루어지지는 픽셀 어레이를 포함한다.
공통전압(Vcom)은 별도의 전원부(도시생략)로부터 공급될 수 있으며, 공통라인(CL)을 통해 픽셀 어레이에 공급된다. 공통라인(CL)은 도 4에 도시된 바와 같이, 베젤영역(BA)에 배치되어 공통라인(CL)으로부터 분기되어 게이트 라인들(GL)과 나란하게 배열되는 복수의 공통라인 가지부들(CLb)을 포함할 수 있다.
표시패널(10)은 컬러필터 어레이가 제 2 기판에 형성되지 않고 TFT 어레이 상에 컬러필터들이 구비되는 COT (Color filter On Transistor) 방식으로 형성될 수도 있다.
데이터 구동회로는 데이터 라인들(DL) 그룹에 각각 접속된 복수의 소스 드라이브 IC들(Integrated Circuit)(SDa, SD)을 포함한다. 소스 드라이브 IC들(SDa, SD)은 타이밍 콘트롤러(TC)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(SDa, SD)은 타이밍 콘트롤러(TC)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 아날로그 데이터전압으로 변환한 후, 그 데이터전압을 게이트펄스(또는 스캔펄스)에 동기되도록 표시패널(10)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SDa, SD)은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터라인들(DL)에 접속될 수 있다. 도 3에 도시된 소스 드라이브 IC들(SDa, SD)은 TCP(Tape Carrier Package)에 실장되어 있는 예를 보여 준다. 또한, 인쇄회로보드(Printed Circuit Board, PCB)(20)는 TCP를 경유하여 표시패널(10)의 제 1 기판에 연결된다.
GIP형의 게이트 구동회로는 PCB(20) 상에 실장된 레벨 쉬프터(LS)와, 표시패널(10)의 제 1 기판에 형성된 쉬프트 레지스터(SR)를 포함한다.
레벨 쉬프터(LS)는 타이밍 콘트롤러(TC)로부터 스타트 펄스(ST), 게이트 쉬프트 클럭들(GLCK), 및 플리커 신호(FLK) 등의 신호를 입력 받고, 또한 게이트 하이 전압(VGH), 게이트 로우 전압(VGL) 등의 구동 전압을 공급 받는다. 스타트 펄스(ST), 게이트 쉬프트 클럭들(GCLK) 및 플리커 신호(FLK)는 0V와 3.3V 사이에서 스윙하는 신호들이지만 이에 한정되는 것은 아니다. 게이트 쉬프트 클럭들(GLCK1~n)은 소정의 위상차를 갖는 n 상 클럭신호들이다. 게이트 하이 전압(VGH)은 표시패널(10)의 박막 트랜지스터 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압 이상의 전압으로서 대략 28V 정도의 전압이고, 게이트 로우 전압(VGL)은 표시패널(10)의 박막 트랜지스터 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압보다 낮은 전압으로서 대략 -5V 내외의 전압이지만, 본 발명이 이에 한정되는 것은 아니다.
레벨 쉬프터(LS)는 타이밍 콘트롤러(TC)로부터 입력되는 스타트 펄스(ST)와, 게이트 쉬프트 클럭들(GLCK) 각각을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프트한 쉬프트 클럭신호들(CLK)을 출력한다. 따라서, 레벨 쉬프터(LS)로부터 출력되는 스타트 펄스(VST)와 쉬프트 클럭신호들(CLK) 각각은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. 레벨 쉬프터(LS)는 플리커 신호(FLK)에 따라 게이트 하이 전압을 낮추어 액정 셀의 킥백 전압(ΔVp)을 낮추어 플리커를 줄일 수 있다.
도 3에 도시된 바와 같이, 레벨 쉬프터(LS)의 출력 신호들은 표시패널(10)의 상단 좌측에 배치된 첫 번째 소스 드라이브 IC(SDa)의 TCP에 형성된 배선들과, 표시패널(10)의 제 1 기판에 형성된 LOG(Line On Glass) 배선들(LW)을 통해 쉬프트 레지스터(SR)에 공급될 수 있다. 쉬프트 레지스터(SR)는 GIP 공정에 의해 표시패널(10)의 제 1 기판 상에 직접 형성된다.
쉬프트 레지스터(SR)에는 도 4에 도시된 바와 같이 스타트펄스(VST), 클럭신호들(CLK1~CLKn), 게이트 로우 전압(VGL) 및 게이트 하이 전압(VGH)이 입력된다. 쉬프트 레지스터(SR)는 종속적으로 접속된 다수의 스테이지들(ST1~STn)을 포함한다. 클럭신호들(CLK1~n)은 위상이 순차적으로 지연된 n(n은 2 이상의 자연수)상 클럭신호들이다. 클럭신호들(CLK1~CLKn)은 클럭신호 공급라인들(SL1~SLn)을 통해 스테이지들(ST1~STn) 각각에 공급된다.
다음으로, 도 5를 참조하여 본 발명의 실시예에 따르는 표시장치의 GIP형의 게이트 구동회로의 스테이지들(ST1~STn) 각각의 제 1 예에 대하여 설명하기로 한다.
도 5는 도 4에 도시된 시프트 레지스터의 각 스테이지의 일례를 도시한 등가 회로도이다.
도 5를 참조하면, 시프트 레지스터(SR)의 각 스테이지(ST1~STn, 이하, 간단히 ST로 표기하기로 함)는 로직부(Lo), 제 1 출력버퍼(OB1) 및 제 2 출력버퍼(OB2)를 포함한다.
로직부(Lo)는 스타트 신호(VST) 또는 이전 스테이지로부터의 캐리신호와 게이트 하이신호(VGH)가 입력되는 입력 단자들과, 제 1 출력버퍼(OB1)의 제 1 풀업 트랜지스터(TU1) 및 제 1 출력버퍼(OB1)의 제 2 풀업 트랜지스터(TU2)를 제어하는 Q 노드와, 및 제 1 출력버퍼(OB1)의 제 1 풀다운 트랜지스터(TD1) 및 제 2 출력버퍼(OB2)의 제 2 풀다운 트랜지스터(TD2)를 제어하는 제어하는 QB 노드를 포함한다.
로직부(Lo)는 다수의 스위칭 트랜지스터들을 포함하며, 게이트 스타트 신호(VST), 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)에 응답하여 Q 노드와 QB 노드의 충전 및 방전 동작을 제어한다. 로직부(Lo)의 구성은 다양하게 구성될 수 있으며, 로직부를 구성하는 트랜지스터는 출력버퍼에 포함된 트랜지스터의 크기보다 훨씩 작은 크기를 갖기 때문에 본 발명의 기술적 해결과제를 해결하기 위한 것과는 크게 관련이 없다. 따라서, 로직부(Lo)에 대한 구체적 설명은 생략하기로 한다.
제 1 출력버퍼(OB1)는 Q노드에 의해 제어되며, 서로 직렬 연결되는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)로 이루어지는 제 1 풀업 트랜지스터(TU1)와, QB노드에 의해 제어되며, 서로 직렬 연결되는 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)로 이루어지는 제 1 풀다운 트랜지스터(TD1)를 포함한다.
제 1 풀업 트랜지스터(TU1)의 제 1 트랜지스터(T1)는 Q노드에 의해 제어되는 게이트 전극과, n번째 클록신호(CLK(n))가 입력되는 소스전극과, 제 1 풀업 트랜지스터(TU1)의 제 2 트랜지스터(T2)에 접속되는 드레인 전극을 포함한다. 제 1 풀업 트랜지스터(TU1)의 제 2 트랜지스터(T2)는 Q노드에 의해 제어되는 게이트 전극과, 제 1 트랜지스터(T1)의 드레인 전극에 접속되는 소스전극과, 제 1 출력노드(N1)에 접속되는 드레인 전극을 포함한다.
제 1 풀다운 트랜지스터(TD1)의 제 3 트랜지스터(T3)는 QB노드에 의해 제어되는 게이트 전극과, 게이트 로우 전압(VGL)이 입력되는 소스전극과, 제 1 풀다운 트랜지스터(TD1)의 제 4 트랜지스터(T4)에 접속되는 드레인 전극을 포함한다. 제 1 풀다운 트랜지스터(TD1)의 제 4 트랜지스터(T4)는 QB노드에 의해 제어되는 게이트 전극과, 제 3 트랜지스터(T3)의 드레인 전극에 접속되는 소스전극과, 제 1 출력노드(N1)에 접속되는 드레인 전극을 포함한다.
제 2 출력버퍼(OB2)는 Q노드에 의해 제어되며, 서로 직렬 연결되는 제 5 트랜지스터(T5) 및 제 6 트랜지스터(T7)로 이루어지는 제 2 풀업 트랜지스터(TU2)와, QB노드에 의해 제어되며, 서로 직렬 연결되는 제 5 트랜지스터(T5) 및 제 6 트랜지스터(T6)로 이루어지는 제 2 풀다운 트랜지스터(TD2)를 포함한다.
제 2 풀업 트랜지스터(TU2)의 제 5 트랜지스터(T1)는 Q노드에 의해 제어되는 게이트 전극과, n+1번째 클록신호(CLK(n+1))가 입력되는 소스전극과, 제 2 풀업 트랜지스터(TU2)의 제 6 트랜지스터(T6)에 접속되는 드레인 전극을 포함한다. 제 2 풀업 트랜지스터(TU2)의 제 6 트랜지스터(T6)는 Q노드에 의해 제어되는 게이트 전극과, 제 5 트랜지스터(T5)의 드레인 전극에 접속되는 소스전극과, 제 2 출력노드(N2)에 접속되는 드레인 전극을 포함한다.
제 2 풀다운 트랜지스터(TD2)의 제 7 트랜지스터(T7)는 QB노드에 의해 제어되는 게이트 전극과, 게이트 로우 전압(VGL)이 입력되는 소스전극과, 제 2 풀다운 트랜지스터(TD2)의 제 8 트랜지스터(T8)에 접속되는 드레인 전극을 포함한다. 제 2 풀다운 트랜지스터(TD2)의 제 8 트랜지스터(T8)는 QB노드에 의해 제어되는 게이트 전극과, 제 7 트랜지스터(T7)의 드레인 전극에 접속되는 소스전극과, 제 2 출력노드(N2)에 접속되는 드레인 전극을 포함한다.
로직부(Lo)로부터 출력되는 신호에 의해 Q 노드와 QB 노드는 서로 반대로 충방전된다. 즉, Q노드가 활성화 레벨로 충전될 때 QB노드는 비활성화 레벨로 방전되고, 반대로 Q노드가 비활성화 레벨로 방전될 때 QB 노드는 활성화 레벨로 충전된다.
Q 노드가 활성화되면, 제 1 및 제 2 풀다운 트랜지스터(TD1, TD2)의 제 3, 제 4, 제 7 및 제 8 트랜지스터들(T3, T4, T7, T8)은 턴 오프되며, 제 1 및 제 2 풀업 트랜지스터(TU1, TU2)의 제 1, 제 2, 제 5, 및 제 6 트랜지스터들(T1, T2, T5, T6)은 턴온 되어 n번째 및 n+1번째 게이트 라인에 각각 스캔펄스를 출력한다. 이 스캔펄스는 해당 게이트 라인에 출력되는 게이트 전압(Vout(n), Vout(n+1))으로 되고, 다음 단의 스테이지에 공급되는 캐리신호로 이용된다. 반면, QB 노드가 활성화되면, 제 1 및 제 2 풀업 트랜지스터(TU1, TU2)의 제 1, 제 2, 제 5, 및 제 6 트랜지스터들(T1, T2, T5, T6)은 턴 오프되고, 제 1 및 제 2 풀다운 트랜지스터(TD1, TD2)의 제 3, 제 4, 제 7 및 제 8 트랜지스터들(T3, T4, T7, T8)은 턴 온되므로, 해당 게이트 라인의 게이트 전압이 센싱되어 게이트 로우 전압(VGL) 공급배선으로 공급된다.
이와 같이 구성된 시프트 레지스터(SR)의 스테이지들(ST1~STn) 각각에 배치된 제 1 풀업 트랜지스터(TU1)와 제 1 풀다운 트랜지스터(TD1), 및 제 2 풀업 트랜지스터(PU2)와 제 2 풀다운 트랜지스터(PD2)를 구성하는 제 1 내지 제 8 트랜지스터들(T1~T8)은 도 5에 도시된 바와 같이, 동일 행에 배치되도록 구성되어 있다.
이와 같이, 본 발명에 따르는 GIP형 게이트 구동회로의 시프트 레지스터가 구비하는 제 1 내지 제 8 트랜지스터들(T1~T8)은 모두 동일 행에 배치된다.
따라서, 본 발명에 따르는 GIP형 게이트 구동회로의 시프트 레지스터가 구비하는 스테이지는 종래의 GIP형 게이트 구동회로의 시프트 레지스터가 구비하는 스테이지에 비해 세로 폭(즉, y축 방향의 폭)을 대폭 좁힐 수 있는 효과를 얻을 수 있으므로, 초고해상도 표시장치에도 이용할 수 있게 된다.
이하, 도 6을 참조하여, 제 1 및 제 2 출력버퍼들(OB1, OB2)에 구비된 트랜지스터들(T1~T8)에 대해 설명하기로 한다.
도 6은 도 5에 도시된 제 1 내지 제 8 트랜지스터들의 구성을 구체적으로 도시한 평면도이다.
도 6에서 상부 측은 제 1 내지 제 8 트랜지스터들(T1~T8)의 배열 상태를 나타내고, 하부 측은 상부 측 제 1 내지 제 8 트랜지스터들(T1~T8)의 전류의 흐름 경로를 나타낸다. 또한, 도 6에서 x표시는 각 트랜지스터의 소스 전극(또는 드레인 전극), 및 드레인 전극(또는 소스 전극)을 나타낸다.
도 6을 참조하면, 제 1, 제 5, 제 3, 제 7 트랜지스터들(T1, T5, T3, T7)의 소스 전극들과, 제 2, 제 6, 제 4, 제 8 트랜지스터들(T2, T6, T4, T8)의 드레인 전극들은 수평 방향의 제 1 라인 상에서 서로 번갈아 배치된다.
제 1, 제 2, 제 5, 제 6 트랜지스터들(T1, T2, T5, T6))의 게이트 전극(G1)은, 제 1, 제 2, 제 5, 제 6 트랜지스터들(T1, T2, T5, T6)의 소스 및 드레인 전극들과 수직 하방으로 대응하는 위치에서, 제 1 라인에 수직 방향으로 인접한 수평 방향의 제 2 라인 상에 배치된다.
제 3, 제 4, 제 7, 제 8 트랜지스터들(T3, T4, T7, T8)의 게이트 전극(G2)은, 제 3, 제 4, 제 7, 제 8 트랜지스터들(T3, T4, T7, T8)의 소스 및 드레인 전극들과 수직 하방으로 대응하는 위치에서, 제 1 라인에 수직 방향으로 인접한 수평 방향의 제 2 라인 상에 배치된다.
게이트 전극(G1)과 게이트 전극(G2)은 수평 방향으로 서로 인접하게 배치된다. 즉, 게이트 전극(G1)과 게이트 전극(G2)은 수평 방향의 동일 라인 상에 배치된다.
제 1, 제 5, 제 3, 제 7 트랜지스터들(T1, T5, T3, T7)의 드레인 전극들과, 제 2, 제 6, 제 4, 제 8 트랜지스터들(T2, T6, T4, T8)의 소스 전극들은 제 2 라인에 인접한 수평 방향의 제 3 라인 상에서 서로 번갈아 배치된다.
도 5 및 도 6에 도시된 바와 같이, 본 발명의 제 1 예에 따르는 GIP형 게이트 구동회로의 스테이지에 의하면, 제 1 출력버퍼(OB1)와 제 2 출력버퍼(OB2)가 동일 라인 상에 배치되고, 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2), 제 5 트랜지스터(T5)와 제 6 트랜지스터(T6), 제 3 트랜지스터(T3)와 제 4 트랜지스터(T4), 제 7 트랜지스터(T7)와 제 8 트랜지스터(T8)가x축 방향을 따라 1행으로 배열된다. 따라서, 제 1 출력버퍼(OB1)와 제 2 출력버퍼(OB2)의 y축 방향(즉, 세로 축 방향)의 폭은 하나의 트랜지스터가 차지하는 영역으로 충분하게 되므로, y축 방향(즉, 세로 축 방향)의 폭을 대폭 줄일 수 있는 효과를 얻을 수 있다.
다음으로, 도 7을 참조하여 본 발명의 실시예에 따르는 표시장치의 GIP형의 게이트 구동회로의 스테이지들(ST1~STn) 각각의 제 2 예에 대하여 설명하기로 한다.
도 7은 도 4에 도시된 시프트 레지스터의 각 스테이지의 제 2 예를 도시한 등가 회로도이다.
도 7을 참조하면, 시프트 레지스터(SR)의 각 스테이지(ST1~STn, 이하, 간단히 ST로 표기하기로 함)는 로직부(Lo), 제 1 출력버퍼(OB1) 및 제 2 출력버퍼(OB2)를 포함한다.
로직부(Lo)는 스타트 신호(VST) 또는 이전 스테이지로부터의 캐리신호와 게이트 하이신호(VGH)가 입력되는 입력 단자들과, 제 1 출력버퍼(OB1)의 제 1 풀업 트랜지스터(TU1) 및 제 1 출력버퍼(OB1)의 제 2 풀업 트랜지스터(TU2)를 제어하는 Q 노드와, 및 제 1 출력버퍼(OB1)의 제 1 풀다운 트랜지스터(TD1) 및 제 2 출력버퍼(OB2)의 제 2 풀다운 트랜지스터(TD2)를 제어하는 제어하는 QB 노드를 포함한다.
로직부(Lo)는 다수의 스위칭 트랜지스터들을 포함하며, 게이트 스타트 신호(VST), 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)에 응답하여 Q 노드와 QB 노드의 충전 및 방전 동작을 제어한다. 로직부(Lo)의 구성은 다양하게 구성될 수 있으며, 로직부를 구성하는 트랜지스터는 출력버퍼에 포함된 트랜지스터의 크기보다 훨씩 작은 크기를 갖기 때문에 본 발명의 기술적 해결과제를 해결하기 위한 것과는 크게 관련이 없다. 따라서, 로직부(Lo)에 대한 구체적 설명은 생략하기로 한다.
제 1 출력버퍼(OB1)는 Q노드에 의해 제어되며, 서로 직렬 연결되는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)로 이루어지는 제 1 풀업 트랜지스터(TU1)와, QB노드에 의해 제어되며, 서로 직렬 연결되는 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)로 이루어지는 제 1 풀다운 트랜지스터(TD1)를 포함한다.
제 1 풀업 트랜지스터(TU1)의 제 1 트랜지스터(T1)는 Q노드에 의해 제어되는 게이트 전극과, n번째 클록신호(CLK(n))가 입력되는 소스전극과, 제 1 풀업 트랜지스터(TU1)의 제 2 트랜지스터(T2)에 접속되는 드레인 전극을 포함한다. 제 1 풀업 트랜지스터(TU1)의 제 2 트랜지스터(T2)는 Q노드에 의해 제어되는 게이트 전극과, 제 1 트랜지스터(T1)의 드레인 전극에 접속되는 소스전극과, 제 1 출력노드(N1)에 접속되는 드레인 전극을 포함한다.
제 1 풀다운 트랜지스터(TD1)의 제 3 트랜지스터(T3)는 QB노드에 의해 제어되는 게이트 전극과, 게이트 로우 전압(VGL)이 입력되는 소스전극과, 제 1 풀다운 트랜지스터(TD1)의 제 4 트랜지스터(T4)에 접속되는 드레인 전극을 포함한다. 제 1 풀다운 트랜지스터(TD1)의 제 4 트랜지스터(T4)는 QB노드에 의해 제어되는 게이트 전극과, 제 3 트랜지스터(T3)의 드레인 전극에 접속되는 소스전극과, 제 1 출력노드(N1)에 접속되는 드레인 전극을 포함한다.
제 1 트랜지스터(T1)의 드레인 전극과 제 2 트랜지스터(T2)의 소스전극이 연결되는 제 3 노드(N3)와, 제 3 트랜지스터(T3)의 드레인 전극과 제 4 트랜지스터(T4)의 소스전극이 연결되는 제 4 노드(N4)는 제 1 연결배선(C1)에 의해 연결된다.
제 2 출력버퍼(OB2)는 Q노드에 의해 제어되며, 서로 직렬 연결되는 제 5 트랜지스터(T5) 및 제 6 트랜지스터(T7)로 이루어지는 제 2 풀업 트랜지스터(TU2)와, QB노드에 의해 제어되며, 서로 직렬 연결되는 제 5 트랜지스터(T5) 및 제 6 트랜지스터(T6)로 이루어지는 제 2 풀다운 트랜지스터(TD2)를 포함한다.
제 2 풀업 트랜지스터(TU2)의 제 5 트랜지스터(T1)는 Q노드에 의해 제어되는 게이트 전극과, n+1번째 클록신호(CLK(n+1))가 입력되는 소스전극과, 제 2 풀업 트랜지스터(TU2)의 제 6 트랜지스터(T6)에 접속되는 드레인 전극을 포함한다. 제 2 풀업 트랜지스터(TU2)의 제 6 트랜지스터(T6)는 Q노드에 의해 제어되는 게이트 전극과, 제 5 트랜지스터(T5)의 드레인 전극에 접속되는 소스전극과, 제 2 출력노드(N2)에 접속되는 드레인 전극을 포함한다.
제 2 풀다운 트랜지스터(TD2)의 제 7 트랜지스터(T7)는 QB노드에 의해 제어되는 게이트 전극과, 게이트 로우 전압(VGL)이 입력되는 소스전극과, 제 2 풀다운 트랜지스터(TD2)의 제 8 트랜지스터(T8)에 접속되는 드레인 전극을 포함한다. 제 2 풀다운 트랜지스터(TD2)의 제 8 트랜지스터(T8)는 QB노드에 의해 제어되는 게이트 전극과, 제 7 트랜지스터(T7)의 드레인 전극에 접속되는 소스전극과, 제 2 출력노드(N2)에 접속되는 드레인 전극을 포함한다.
제 5 트랜지스터(T5)의 드레인 전극과 제 6 트랜지스터(T6)의 소스전극이 연결되는 제 5 노드(N5)와, 제 7 트랜지스터(T7)의 드레인 전극과 제 8 트랜지스터(T8)의 소스전극이 연결되는 제 6 노드(N6)는 제 2 연결배선(C2)에 의해 연결된다.
로직부(Lo)로부터 출력되는 신호에 의해 Q 노드와 QB 노드는 서로 반대로 충방전된다. 즉, Q노드가 활성화 레벨로 충전될 때 QB노드는 비활성화 레벨로 방전되고, 반대로 Q노드가 비활성화 레벨로 방전될 때 QB 노드는 활성화 레벨로 충전된다.
Q 노드가 활성화되면, 제 1 및 제 2 풀다운 트랜지스터(TD1, TD2)의 제 3, 제 4, 제 7 및 제 8 트랜지스터들(T3, T4, T7, T8)은 턴 오프되며, 제 1 및 제 2 풀업 트랜지스터(TU1, TU2)의 제 1, 제 2, 제 5, 및 제 6 트랜지스터들(T1, T2, T5, T6)은 턴온 되어 n번째 및 n+1번째 게이트 라인에 각각 스캔펄스를 출력한다. 이 스캔펄스는 해당 게이트 라인에 출력되는 게이트 전압(Vout(n), Vout(n+1))으로 되고, 다음 단의 스테이지에 공급되는 캐리신호로 이용된다. 반면, QB 노드가 활성화되면, 제 1 및 제 2 풀업 트랜지스터(TU1, TU2)의 제 1, 제 2, 제 5, 및 제 6 트랜지스터들(T1, T2, T5, T6)은 턴 오프되고, 제 1 및 제 2 풀다운 트랜지스터(TD1, TD2)의 제 3, 제 4, 제 7 및 제 8 트랜지스터들(T3, T4, T7, T8)은 턴 온되므로, 해당 게이트 라인의 게이트 전압이 센싱되어 게이트 로우 전압(VGL) 공급배선으로 공급된다.
이하, 도 8을 참조하여, 제 1 및 제 2 출력버퍼들(OB1, OB2)에 구비된 트랜지스터들(T1~T8)에 대해 설명하기로 한다.
도 8은 도 7에 도시된 제 1 내지 제 8 트랜지스터들의 구성을 구체적으로 도시한 평면도이다.
도 8에서 상부 측은 제 1 내지 제 8 트랜지스터들(T1~T8)의 배열 상태를 나타내고, 하부 측은 상부 측 트랜지스터들(T1~T8)의 전류의 흐름 경로를 나타낸다. 또한, 도 8에서 x표시는 제 1, 제 2, 제 5, 제 6 트랜지스터들(T1, T2, T5, T6) 각각의 소스 전극(또는 드레인 전극), 및 드레인 전극(또는 소스 전극)을 나타내고, Δ표시는 제 3, 제 4, 제 7, 제 8 트랜지스터들(T3, T4, T7, T8) 각각의 소스 전극(또는 드레인 전극), 및 드레인 전극(또는 소스 전극)을 나타낸다.
도 8을 참조하면, 제 1, 제 5 트랜지스터들(T1, T5)의 소스 전극들과, 제 2, 제 6 트랜지스터들(T2, T6)의 드레인 전극들은 수평 방향의 제 1 라인 상에서 서로 번갈아 배치된다.
제 1, 제 2, 제 5, 제 6 트랜지스터들(T1, T2, T5, T6)의 게이트 전극(G1)은, 제 1, 제 2, 제 4, 제 3 트랜지스터들(T1, T2, T5, T6)의 소스 및 드레인 전극들과 수직 방향으로 대응하는 위치에서, 제 1 라인에 인접한 수평 방향의 제 2 라인 상에 배치된다.
제 2 라인의 게이트 전극(G1)과 수직 방향으로는 대응하는 위치에는 제 2 라인에 인접한 소스 전극 및 드레인 전극으로 동작하는 제 1 연결라인(C1)과 제 2 연결라인(C2)이 수평방향의 제 3 라인 상에 배치된다. 제 1 연결라인(C1)은 제 1, 제 3 트랜지스터들(T1, T3)의 드레인 전극들과 제 2 및 제 4 트랜지스터들의 소스전극들로 동작한다. 제 2 연결라인(C2)은 제 5, 제 7 트랜지스터들(T5, T7)의 드레인 전극들과 제 6, 제 8 트랜지스터들(T6, T8)의 소스전극들로 동작한다.
제 3, 제 4, 제 7, 제 8 트랜지스터들(T3, T4, T7, T8)의 게이트 전극(G2)은 제 3 라인에 수직 방향으로 인접한 수평 방향의 제 4 라인 상에 배치된다.
제 3, 제 7 트랜지스터들(T3, T7)의 소스 전극들과, 제 4, 제 8 트랜지스터들(T3, T8)의 드레인 전극들은 제 4 라인에 수직 방향으로 인접한 수평 방향의 제 5 라인 상에서 서로 번갈아 배치된다.
도 7 및 도 8에 도시된 바와 같이, 제 1 트랜지스터(T1)와 제 2트랜지스터들(T2)가 연결되는 제 3 노드(N3)와, 제 3 트랜지스터(T3)와 제 4 트랜지스터(T4)가 연결되는 제 4 노드(N4)는 제 1 연결패턴(C1)에 의해 서로 연결된다. 또한, 제 5 트랜지스터(T5)와 제 6 트랜지스터들(T6)가 연결되는 제 5 노드(N5)와, 제 7 트랜지스터(T7)와 제 8 트랜지스터(T8)가 연결되는 제 6 노드(N6)는 제 2 연결패턴(C2)에 의해 서로 연결된다..
제 1 연결패턴(C1)은 제 3 노드(N3)와 제 4 노드(N4)를 연결하기 때문에, 제 3 노드(N3)에 접속된 제 1 트랜지스터(T1)의 드레인 전극(D)과 제 3 트랜지스터(T3)의 드레인 전극(D)을 공유하고, 제 4 노드(N4)에 접속된 제 2 트랜지스터(T2)의 소스 전극(S)과 제 4 트랜지스터(T4)의 소스 전극(S)을 공유할 수 있게 된다. 또한, 제 2 연결패턴(C2)은 제 5 노드(N5)와 제 6 노드(N6)를 연결하기 때문에, 제 5 노드(N3)에 접속된 제 5 트랜지스터(T5)의 드레인 전극(D)과 제 7 트랜지스터(T7)의 드레인 전극(D)을 공유하고, 제 6 노드(N6)에 접속된 제 6 트랜지스터(T6)의 소스 전극(S)과 제 8 트랜지스터(T6)의 소스 전극(S)을 공유할 수 있게 된다.
따라서, 본 발명의 제 2 예에 따르는 GIP 방식 게이트 구동회로의 스테이지에 포함된 제 1 및 제 2 출력버퍼의 구성에 의하면, 종래의 GIP 방식 게이트 구동회로의 스테이지 구성에 비해 세로 폭을 줄이면서도, 본 발명의 제 1 예에 비해 좌우의 폭을 좁힐 수 있는 효과를 얻을 수 있다. 따라서, 초고해상도의 표시장치에 적합한 표시장치를 얻을 수 있는 효과를 얻을 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 20: PCB
SDa, SD: 소스 드라이브 IC LS: 레벨 쉬프터
SR: 쉬프트 레지스터 ST1~STn: 스테이지
TC: 타이밍 콘트롤러 OB1, OB2: 출력버퍼
TU1, TU2: 풀업 트랜지스터 TD1, TD2: 풀다운 트랜지스터

Claims (7)

  1. 복수의 트랜지스터들을 포함하며, Q 노드와 QB(Q bar) 노드의 충전 및 방전을 제어하는 로직부;
    상기 Q 노드에 의해 제어되며, 서로 직렬로 연결되는 제 1 및 제 2 트랜지스터들을 포함하는 제 1 풀업 트랜지스터와, 상기 QB 노드에 의해 제어되며 서로 직렬로 연결되는 제 3 및 제 4 트랜지스터들을 포함하는 제 1 풀다운 트랜지스터를 포함하며, 제 2 트랜지스터와 제 4 트랜지스터가 연결되는 제 1 노드에 제 1 출력단을 갖는 제 1 출력버퍼;
    상기 제 Q 노드에 의해 제어되며, 서로 직렬로 연결되는 제 5 및 제 6 트랜지스터들을 포함하는 제 2 풀업 트랜지스터와, 상기 제 QB 노드에 의해 제어되며, 서로 직렬로 연결되는 제 7 및 제 8 트랜지스터들을 포함하는 제 2 풀다운 트랜지스터를 포함하며, 제 6 트랜지스터와 제 8 트랜지스터가 연결되는 제 2 노드에 제 2 출력단을 갖는 제 2 출력버퍼를 포함하며,
    상기 제 2 트랜지스터와 상기 제 4 트랜지스터는 직렬로 연결되며, 상기 제 6 트랜지스터와 상기 제 8 트랜지스터는 직렬로 연결되는 GIP(Gate In Panel)형 게이트 구동회로.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 8 트랜지스터는 동일 라인 상에 배치되는 GIP형 게이트 구동회로.
  3. 제 1 항에 있어서,
    상기 제 1, 제 5, 제 3, 제 7 트랜지스터들의 소스 전극들과, 상기 제 2, 제 6, 제 4, 제 8 트랜지스터들의 드레인 전극들은 수평 방향의 제 1 라인 상에서 서로 번갈아 배치되고,
    상기 제 1, 제 2, 제 5, 제 6 트랜지스터들의 게이트 전극은, 상기 제 1, 제 2, 제 5, 제 6 트랜지스터들의 소스 및 드레인 전극들과 수직 방향으로 대응하는 위치에서, 상기 제 1 라인에 수직 방향으로 인접한 수평 방향의 제 2 라인 상의 일측에 배치되며,
    상기 제 3, 제 4, 제 7, 제 8 트랜지스터들의 게이트 전극은, 상기 제 3, 제 4, 제 7, 제 8 트랜지스터들의 소스 및 드레인 전극들과 수직 방향으로 대응하는 위치에서, 상기 제 2 라인 상의 타측에 배치되고,
    상기 제 1, 제 5, 제 3, 제 7 트랜지스터들의 드레인 전극들과, 상기 제 2, 제 6, 제 4, 제 8 트랜지스터들의 소스 전극들은 제 2 라인에 수직 방향으로 인접한 수평 방향의 제 3 라인 상에서 서로 번갈아 배치되는 GIP형 게이트 구동회로.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터가 연결되는 제 3 노드와, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터가 연결되는 제 4 노드를 연결하는 제 1 연결부와,
    상기 제 5 트랜지스터 및 상기 제 6 트랜지스터가 연결되는 제 5 노드와, 상기 제 7 트랜지스터 및 상기 제 8 트랜지스터가 연결되는 제 6 노드를 연결하는 제 2 연결부를 더 포함하는 GIP형 게이트 구동회로.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 연결부들은 동일 라인 상에 배치되는 GIP형 게이트 구동회로.
  6. 제 4 항에 있어서,
    상기 제 1, 제 5 트랜지스터들의 소스 전극들과, 상기 제 2, 제 6 트랜지스터들의 드레인 전극들은 수평 방향의 제 1 라인 상에서 서로 번갈아 배치되고,
    상기 제 1, 제 2, 제 5, 제 6 트랜지스터들의 게이트 전극은, 제 1, 제 2, 제 4, 제 3 트랜지스터들의 소스 및 드레인 전극들과 수직 방향으로 대응하는 위치에서, 상기 제 1 라인에 수직 방향으로 인접한 수평 방향의 제 2 라인 상에 배치되며,
    상기 제 2 라인의 게이트 전극과 수직 방향으로는 대응하는 위치에는 상기 제 2 라인에 인접한 소스 전극 및 드레인 전극으로 동작하는 제 1 연결부와 제 2 연결부가 제 2 라인에 수직 방향으로 인접한 수평방향의 제 3 라인 상에 배치되고,
    상기 제 1 연결부는 상기 제 1, 제 3 트랜지스터들의 드레인 전극들과 상기 제 2 및 제 4 트랜지스터들의 소스전극들로 동작하며, 상기 제 2 연결부는 상기 제 5, 제 7 트랜지스터들의 드레인 전극들과 상기 제 6, 제 8 트랜지스터들의 소스전극들로 동작하고,
    상기 제 3, 제 4, 제 7, 제 8 트랜지스터들의 게이트 전극은 상기 제 3 라인에 수직 방향으로 인접한 수평 방향의 제 4 라인 상에 배치되며,
    상기 제 3, 제 7 트랜지스터들의 소스 전극들과, 상기 제 4, 제 8 트랜지스터들의 드레인 전극들은 상기 제 4 라인에 수직 방향으로 인접한 수평 방향의 제 5 라인 상에서 서로 번갈아 배치되는 GIP형 게이트 구동회로.
  7. 입력 영상이 표시되는 픽셀 어레이를 포함하는 액티브 영역과, 그 외측의 베젤영역을 포함하는 표시패널;
    상기 픽셀 어레이의 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로; 및
    상기 픽셀 어레이의 게이트 라인들에 게이트 출력신호를 공급하는 제 1 항 내지 제 6 항 중 어느 한 항 기재의 GIP형 게이트 구동회로를 포함하는 표시장치.
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