KR20170034204A - 표시 장치 - Google Patents

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Abstract

본 발명은 레벨 쉬프터의 사이즈 증가를 방지할 수 있는 표시 장치를 제공하고자 한다. 본 발명에 따라, 다수의 상의 게이트 클럭 신호를 생성하는 경우 생성하여야 하는 제어 클럭 신호의 개수가 감소하여 클럭 신호 생성부의 사이즈가 감소하고, 결국 레벨 쉬프터 전체의 사이즈 역시 감소하게 된다. 이에 따라, 다수의 상의 게이트 클럭 신호를 생성하는 경우 레벨 쉬프터의 사이즈 증가를 방지할 수 있다. 본 발명은 게이트 라인들과 데이터 라인들이 배치된 표시패널, 상기 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부, 온 클럭 신호, 오프 클럭 신호, 및 구동전압 제어신호를 출력하는 타이밍 제어회로, 상기 온 클럭 신호와 상기 오프 클럭 신호에 따라 i(i는 2 이상의 양의 정수) 상 제어 클럭 신호들을 출력하는 클럭 신호 생성부와 상기 구동전압 제어신호의 전압 레벨을 변경하는 전압 레벨 변경부를 포함하는 레벨 쉬프터 및 i 개의 스위치쌍들을 이용하여 상기 i 상 제어 클럭 신호들을 입력받고, N(N은 i 보다 큰 양의 정수) 상 게이트 클럭 신호들을 상기 게이트 구동부로 출력하는 스위칭부를 구비한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러 가지 표시장치가 활용되고 있다.
표시장치는 표시패널, 게이트 구동부, 데이터 구동부, 및 타이밍 제어회로를 구비한다. 표시패널은 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성되어 게이트 라인들에 게이트 신호들이 공급될 때 데이터 라인들의 데이터전압들을 공급받는 다수의 화소들을 포함한다. 화소들은 데이터전압들에 따라 소정의 밝기로 발광한다. 게이트 구동부는 게이트 제어신호를 받아, 게이트 라인들에 게이트 신호들을 공급한다. 데이터 구동부는 타이밍 제어회로부터 데이터 제어신호를 받아, 아날로그 데이터전압들을 데이터 라인들에 공급한다. 타이밍 제어회로는 타이밍 신호들과 메모리에 저장된 구동 타이밍 정보에 기초하여 게이트 구동부의 동작 타이밍을 제어하기 위한 스타트 신호, 온 클럭 신호, 및 오프 클럭 신호를 생성하고, 데이터 구동부의 동작 타이밍을 제어하기 위한 데이터 제어신호를 생성하여 데이터 구동부에 공급한다.
고해상도 표시장치의 경우, 게이트 라인들의 개수가 증가하므로, 화소들에 공급되는 게이트 신호들의 펄스폭들이 짧아진다.　 이 경우, 화소들 각각의 트랜지스터의 턴-온 기간이 짧아져 데이터 전압이 제대로 충전되지 않는 문제가 발생할 수 있다.　 이러한 문제가 발생하는 것을 방지하기 위해, 고해상도 표시장치에서는 이웃하는 게이트 신호들의 펄스폭들을 서로 중첩시켜 공급한다.　 이 경우, 게이트 신호들의 펄스폭을 늘릴 수 있으므로, 화소들 각각의 트랜지스터의 턴-온 기간을 안정적으로 유지할 수 있다.　 한편, 이웃하는 게이트 신호들의 펄스 폭들을 서로 중첩시키기 위해서는 게이트 클럭 신호들을 서로 중첩시켜야 하며, 이로 인해 게이트 클럭 신호들의 상의 개수가 증가한다.
본 발명은 내로우 베젤(Narrow Bezel)을 실현하기 위해서 게이트 드라이버 인 패널(Gate Driver in Panel, GIP) 방식으로 제작하는 표시 장치에서, 레벨 쉬프터의 사이즈 증가로 인한 비용 상승을 방지할 수 있는 표시 장치를 제공하고자 한다.
상기와 같은 과제를 해결하기 위하여 본 발명은 게이트 라인들과 데이터 라인들이 배치된 표시패널, 상기 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부, 온 클럭 신호, 오프 클럭 신호, 및 구동전압 제어신호를 출력하는 타이밍 제어회로, 상기 온 클럭 신호와 상기 오프 클럭 신호에 따라 i(i는 2 이상의 양의 정수) 상 제어 클럭 신호들을 출력하는 클럭 신호 생성부와 상기 구동전압 제어신호의 전압 레벨을 변경하는 전압 레벨 변경부를 포함하는 레벨 쉬프터 및 i 개의 스위치쌍들을 이용하여 상기 i 상 제어 클럭 신호들을 입력받고, i 개의 스위치쌍들을 이용하여 상기 i 상 제어 클럭 신호들을 스위칭하여 N(N은 i 보다 큰 양의 정수) 상 게이트 클럭 신호들을 상기 게이트 구동부로 출력하는 스위칭부를 구비한다.
본 발명의 실시예는 클럭 신호 생성부에서 i 상의 제어 클럭 신호들을 생성하고, 스위칭부를 이용하여 i 상의 제어 클럭 신호들을 N 상 게이트 클럭 신호들로 출력한다. 즉, 본 발명의 실시예는 클럭 신호 생성부가 N 상 게이트 클럭 신호들보다 적은 개수의 i 상 제어 클럭 신호들을 생성하면 되므로, 클럭 신호 생성부의 크기를 줄일 수 있다. 또한, 스위칭부는 스위치쌍들을 포함하도록 간단한 회로로 구성되므로, 스위칭부의 추가로 인한 레벨 쉬프터의 사이즈 증가보다 클럭 신호 생성부의 크기 감소로 인한 레벨 쉬프터의 사이즈 감소 효과가 더 크다. 그 결과, 본 발명의 실시예는 레벨 쉬프터의 사이즈를 감소시킬 수 있으므로, 레벨 쉬프터의 사이즈 증가로 인한 비용 상승을 방지할 수 있다.
또한, 본 발명의 실시예는 스위칭부를 회로 보드 상에 실장함으로써 레벨 쉬프터의 사이즈를 더욱 줄일 수 있다.
또한, 본 발명의 실시예는 스위칭부를 회로 보드 상에 실장하는 경우 출력 핀들의 개수를 줄일 수 있으므로, 레벨 쉬프터로 인한 비용을 더욱 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 일 예시도면.
도 2는 본 발명의 실시예에 따른 표시장치의 하부기판, 소스 드라이브 IC들, 소스 연성필름들, 소스 회로보드, 제어 회로보드, 및 타이밍 제어회로, 및 레벨 쉬프터를 보여주는 일 예시도면.
도 3은 도 1의 화소의 일 예를 보여주는 예시도면.
도 4는 도 1의 화소의 또 다른 예를 보여주는 예시도면.
도 5는 도 1의 레벨 쉬프터의 일 예를 상세히 보여주는 블록도.
도 6은 도 5의 클럭 신호 생성부, 스위치 제어신호 생성부, 및 스위칭부를 상세히 보여주는 블록도.
도 7a는 본 발명의 일 실시예에 따른 8상 클럭의 입력신호 및 출력신호들의 파형도.
도 7b는 본 발명의 일 실시예에 따른 구동전압 생성신호, 기수 구동전압, 및 우수 구동전압의 파형도.
도 8은 도 1의 레벨 쉬프터의 또 다른 예를 상세히 보여주는 블록도.
도 9는 도 8의 클럭 신호 생성부, 스위치 제어신호 생성부, 및 스위칭부를 상세히 보여주는 블록도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 일 예시도면이다. 도 2는 본 발명의 실시예에 따른 표시장치의 하부기판, 소스 드라이브 IC들, 소스 연성필름들, 소스 회로보드, 제어 회로보드, 타이밍 제어회로, 및 레벨 쉬프터를 보여주는 일 예시도면이다.
본 발명의 실시예에 따른 표시장치는 게이트 신호들을 게이트 라인들(G1~Gn)에 공급하는 라인 스캐닝으로 화소들에 데이터 전압들을 공급하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 게이트 구동부(11), 데이터 구동부(20), 타이밍 제어회로(30), 및 레벨 쉬프터(40)를 구비한다.
표시패널(10)은 상부기판과 하부기판을 포함한다. 하부기판에는 데이터 라인들(D1~Dm, m은 2 이상의 양의 정수), 게이트 라인들(G1~Gn, n은 2 이상의 양의 정수), 및 데이터 라인들(D1~Dm)과 게이트 라인들(G1~Gn)의 교차 영역에 배치되는 화소(P)들을 포함하는 표시영역(DA)이 형성된다. 표시패널(10)은 표시영역(DA)과 비표시영역(NDA)으로 구분될 수 있다. 표시영역(DA)은 화소(P)들이 마련되어 화상이 표시되는 영역이다. 비표시영역(NDA)은 표시영역(DA)의 주변에 마련되는 영역으로, 화상이 표시되지 않는 영역이다.
화소(P)들 각각은 데이터 라인들(D1~Dm) 중 어느 하나와 게이트 라인들(G1~Gn) 중 어느 하나에 접속될 수 있다. 이로 인해, 화소(P)들 각각은 게이트 라인에 게이트 신호가 공급될 때 데이터 라인의 데이터 전압을 공급받으며, 공급된 데이터 전압에 따라 소정의 밝기로 발광한다.
표시장치가 액정표시장치로 구현되는 경우, 화소(P)들 각각은 도 3와 같이 트랜지스터(T), 화소 전극(PE), 공통 전극(CE), 액정층(LC), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 제k(k는 1≤≤k≤≤n을 만족하는 양의 정수) 게이트 라인(Gk)의 게이트 신호에 응답하여 제j(j는 1≤≤j≤≤m을 만족하는 양의 정수) 데이터 라인(Dj)의 데이터 전압을 화소 전극(PE)에 공급한다. 이로 인해, 화소(P)들 각각은 화소 전극(PE)에 공급된 데이터 전압과 공통 전극(CE)에 공급된 공통 전압의 전위차에 의해 발생되는 전계에 의해 액정층(LC)의 액정을 구동하여 백라이트 유닛으로부터 입사되는 빛의 투과량을 조정할 수 있다. 공통 전극(CE)은 공통 라인(CL)으로부터 공통 전압을 공급받는다. 또한, 스토리지 커패시터(Cst)는 화소 전극(PE)과 공통 전극(CE) 사이에 마련되어 화소 전극(PE)과 공통 전극(CE) 간의 전압차를 일정하게 유지한다.
표시장치가 유기발광표시장치로 구현되는 경우, 화소(P)들 각각은 도 4와 같이 유기발광다이오드(OLED), 스캔 트랜지스터(ST), 구동 트랜지스터(DT), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 스캔 트랜지스터(ST)는 제k 게이트 라인(Gk)의 게이트 신호에 응답하여 제j 데이터 라인(Dj)의 데이터 전압을 구동 트랜지스터(DT)의 게이트전극에 공급한다. 구동 트랜지스터(DT)는 게이트 전극에 공급되는 데이터 전압에 따라 고전위 전압라인(VDDL)으로부터 유기발광다이오드(OLED)로 흐르는 구동전류를 제어한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DT)와 저전위 전압라인(VSSL) 사이에 마련되어, 구동전류에 따라 소정의 밝기로 발광한다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극의 전압을 일정하게 유지하기 위해, 구동 트랜지스터(DT)의 게이트 전극과 고전위 전압라인(VDDL) 사이에 마련될 수 있다.
게이트 구동부(11)는 게이트 라인들(G1~Gn)에 게이트 신호들을 공급한다. 구체적으로, 게이트 구동부(11)는 게이트 제어신호(GCS)를 입력받고, 게이트 제어신호(GCS)에 따라 게이트 신호들을 생성하여 게이트 라인들(G1~Gn)에 공급한다.
게이트 구동부(11)는 게이트 드라이버 인 패널방식으로 비표시영역(NDA)에 마련될 수 있다. 도 1에서는 게이트 구동부(11)가 표시영역(DA)의 일 측 바깥쪽의 비표시영역(NDA)에 마련된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 게이트 구동부(11)는 표시영역(DA)의 양 측 바깥쪽의 비표시영역(NDA)에 마련될 수 있다.
또는, 게이트 구동부(11)는 복수의 게이트 드라이브 집적회로(이하 "IC"라 칭함)들을 포함할 수 있으며, 게이트 드라이브 IC들은 게이트 연성필름들 상에 실장될 수 있다. 게이트 연성필름들 각각은 테이프 캐리어 패키지(tape carrier package) 또는 칩온 필름(chip on film)일 수 있다. 게이트 연성필름들은 이방성 도전 필름(anisotropic conductive flim)을 이용하여 TAB(tape automated bonding) 방식으로 표시패널(10)의 비표시영역(NDA)에 부착될 수 있으며, 이로 인해 게이트 드라이브 IC들은 게이트 라인들(G1~Gn)에 연결될 수 있다.
데이터 구동부(20)는 데이터 라인들(D1~Dm)에 접속된다. 데이터 구동부(20)는 타이밍 제어회로(30)로부터 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 입력받고, 데이터 제어신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터전압들로 변환한다. 데이터 구동부(20)는 아날로그 데이터전압들을 데이터라인들(D1~Dm)에 공급한다. 데이터 구동부(20)는 적어도 하나의 소스 드라이브 IC(21)를 포함할 수 있다.
소스 드라이브 IC들(21) 각각은 구동 칩으로 제작될 수 있다. 소스 드라이브 IC들(21) 각각은 소스 연성필름(70) 상에 실장될 수 있다. 소스 연성필름들(70) 각각은 테이프 캐리어 패키지 또는 칩온 필름으로 구현될 수 있으며, 휘어지거나 구부러질 수 있다. 소스 연성필름들(70) 각각은 이방성 도전 필름을 이용하여 TAB 방식으로 표시패널(10)의 비표시영역에 부착될 수 있으며, 이로 인해 소스 드라이브 IC들(21)은 데이터라인들(D1~Dm)에 연결될 수 있다.
또는, 소스 드라이브 IC들(21) 각각은 COG(chip on glass) 방식 또는 COP(chip on plastic) 방식으로 하부기판 상에 직접 접착되어 데이터라인들(D1~Dm)에 연결될 수 있다.
또한, 소스 연성필름들(70)은 회로보드(80)상에 부착될 수 있다. 바람직하게는, 소스 연성필름들(70)은 소스 인쇄회로보드(printed circuit board) 상에 부착될 수 있다. 소스 인쇄회로보드들은 휘어지거나 구부러질 수 있는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다. 소스 인쇄회로보드들은 하나 또는 복수 개로 마련될 수 있다.
타이밍 제어회로(30)는 외부의 시스템 보드(미도시)로부터 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다.
타이밍 제어회로(30)는 타이밍 신호(TS)들과 EEPROM(electrically erasable programmable read-only memory)과 같은 메모리에 저장된 구동 타이밍 정보에 기초하여 게이트 구동부(11)의 동작 타이밍을 제어하기 위한 게이트 제어 신호를 생성하고, 데이터 구동부(20)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성한다. 게이트 구동부(11)가 게이트 드라이브 인 패널 방식(gate driver in panel, GIP) 으로 형성되는 경우, 게이트 제어신호(GCS)는 스타트 신호(VST), N 상의 게이트 클럭 신호들(CLK1~CLKN), 기수 구동전압(VGH_ODD), 및 우수 구동전압(VGH_EVEN)을 포함할 수 있다. 타이밍 제어회로(30)는 스타트 신호(VST), 온 클럭 신호(ON_CLK), 및 오프 클럭 신호(OFF_CLK)를 레벨 쉬프터(40)에 공급한다. 타이밍 제어회로(30)는 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 데이터 구동부(20)에 공급한다.
레벨 쉬프터(40)는 타이밍 제어회로(30)로부터 입력되는 스타트 신호(VST), 온 클럭 신호(ON_CLK), 및 오프 클럭 신호(OFF_CLK)에 기초하여 게이트 제어신호(GCS)를 생성하여 게이트 구동부(11)에 공급한다. 구체적으로, 레벨 쉬프터(40)는 온 클럭 신호(ON_CLK)와 오프 클럭 신호(OFF_CLK)를 이용하여 N 상의 게이트 클럭 신호들(CLK1~CLKN)을 생성한다. 레벨 쉬프터(40)는 스타트 신호(VST)와 오프 클럭 신호(OFF_CLK)를 이용하여 구동전압 제어신호(EO)를 생성하고, 구동전압 제어신호(EO)에 따라 기수 구동전압(VGH_ODD)과 우수 구동전압(VGH_EVEN)을 게이트 구동부(11)에 교대로 공급한다. 기수 구동전압(VGH_ODD)과 우수 구동전압(VGH_EVEN)은 게이트 구동부(11)의 트랜지스터(T)의 열화를 방지하기 위해 게이트 구동부(11)에 교대로 공급된다.
레벨 쉬프터(40)는 스타트 신호(VST), N(N은 2 이상의 양의 정수) 상의 게이트 클럭 신호들(CLK1~CLKN), 기수 구동전압(VGH_ODD), 및 우수 구동전압(VGH_EVEN)의 전압 스윙 폭을 게이트 구동부(11)와 화소 어레이(PA)의 트랜지스터들의 구동에 적합한 전압 스윙 폭으로 조정한다. 예를 들어, 레벨 쉬프터(40)는 스타트 신호(VST), N 상의 게이트 클럭 신호들(CLK1~CLKN), 기수 구동전압(VGH_ODD), 및 우수 구동전압(VGH_EVEN)의 전압 스윙 폭을 게이트 로우 전압부터 게이트 하이 전압까지 조정할 수 있다.
N 상의 게이트 클럭 신호들을 생성하는 경우, 레벨 쉬프터에는 스타트 신호를 출력하는 핀 1 개, 게이트 클럭 신호들을 출력하는 핀 N 개, 기수 구동전압과 우수 구동전압을 출력하는 핀 2 개 등, 총 N+3 개의 출력 핀들이 필요하다.　 결국, 게이트 클럭 신호들의 상의 개수가 증가함에 따라 레벨 쉬프터의 사이즈가 증가하므로, 레벨 쉬프터의 비용이 상승하는 문제가 있다.
도 5는 도 1의 레벨 쉬프터(40)의 일 예를 상세히 보여주는 블록도이다. 도 5를 참조하면, 레벨 쉬프터(40)는 클럭 신호 생성부(41), 스위칭부(42), 및 제 1, 2 전압 레벨 변경부들(43, 44), 및 스위치 제어신호 생성부(50)를 포함한다.
클럭 신호 생성부(41)는 타이밍 제어회로(30)로부터 온 클럭 신호(ON_CLK)와 오프 클럭 신호(OFF_CLK)를 입력받는다. 클럭 신호 생성부(41)는 온 클럭 신호(ON_CLK)와 오프 클럭 신호(OFF_CLK)를 이용하여 i(i는 N보다 작은 양의 정수) 상의 제어 클럭 신호들(CCLK1~CCLKi)을 생성한다. 설명의 편의를 위하여, 도 6 및 이하의 설명에서는 클럭 신호 생성부(41)가 제 1 내지 제 4 제어 클럭 신호들(CCLK1~CCLK4)을 생성하는 경우를 예시하였다. 필요에 따라 제어 클럭 신호들의 개수는 변경될 수 있다.
클럭 신호 생성부(41)는 온 클럭 신호(ON_CLK)의 라이징 에지 또는 폴링 에지에 동기화하여 제 1 내지 제 4 클럭 신호들(CCLK1~CCLK4)을 라이징시키고, 오프 클럭 신호(OFF_CLK)의 라이징 에지 또는 폴링 에지에 동기화하여 제 1 내지 제 4 제어 클럭 신호들(CCLK1~CCLK4)을 폴링시킬 수 있다. 폴링 에지는 온 클럭 신호(ON_CLK)와 오프 클럭 신호(OFF_CLK)가 제 1 로직 레벨 전압(V1)에서 제 2 로직 레벨 전압(V2)으로 하강하는 구간을 의미한다. 라이징 에지는 온 클럭 신호(ON_CLK)와 오프 클럭 신호(OFF_CLK)가 제 2 로직 레벨 전압(V2)에서 제 1 로직 전압(V1)으로 상승하는 구간을 의미한다.
클럭 신호 생성부(41)는 고속 구동시 충분한 충전시간 확보를 위해 순차적으로 위상이 지연되는 8 상 클럭 신호들을 게이트 구동부(11)에 공급하기 위해서 제 1 내지 제 4 제어 클럭 신호들(CCLK1~CCLK4)을 생성할 수 있다. 예를 들어, 클럭 신호 생성부(41)는 도 7a와 같이 온 클럭 신호(ON_CLK)의 라이징 에지에 라이징되고 오프 클럭 신호(OFF_CLK)의 폴링 에지에 폴링되도록 제1 내지 제4 제어 클럭 신호들(CCLK1~CCLK4)을 생성할 수 있다. 제1 내지 제4 제어 클럭 신호들(CCLK1~CCLK4)은 순차적으로 위상이 지연되도록 생성될 수 있다.
제1 내지 제4 제어 클럭 신호들(CCLK1~CCLK4) 각각을 이용하여 게이트 구동부(11)에 공급되는 적어도 두 개의 클럭 신호들의 파형을 생성할 수 있다. 예를 들어, 제1 제어 클럭 신호(CCLK1)를 이용하여 도 7a와 같이 게이트 구동부(11)에 공급되는 8 상의 클럭 신호들 중에서 제1 게이트 클럭 신호(CLK1)의 파형과 제5 게이트 클럭 신호(CLK5)의 파형을 생성할 수 있다. 제2 제어 클럭 신호(CCLK2)를 이용하여 게이트 구동부(11)에 공급되는 8 상의 클럭 신호들 중에서 제2 게이트 클럭 신호(CLK2)의 파형과 제6 게이트 클럭 신호(CLK6)의 파형을 생성할 수 있다. 제3 제어 클럭 신호(CCLK4)를 이용하여 게이트 구동부(11)에 공급되는 8 상의 클럭 신호들 중에서 제3 게이트 클럭 신호(CLK3)의 파형과 제7 게이트 클럭 신호(CLK7)의 파형을 생성할 수 있다. 제4 제어 클럭 신호(CCLK3)를 이용하여 게이트 구동부(11)에 공급되는 8 상의 클럭 신호들 중에서 제4 게이트 클럭 신호(CLK4)의 파형과 제8 게이트 클럭 신호(CLK8)의 파형을 생성할 수 있다. 제어 클럭 신호들(CCLK1~CCLK4)이 스위칭부(42)를 통과하면, 적어도 두 개의 게이트 클럭 신호들(CLK1~CLK8)의 파형을 생성할 수 있다.
또한, 클럭 신호 생성부(41)는 전원 공급부(미도시)로부터 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 입력받아 제1 내지 제4 제어 클럭 신호들(CCLK1~CCLK4)의 전압 스윙 폭을 게이트 로우 전압(VGL)부터 게이트 하이 전압(VGH)까지 변경하여 출력한다.
제 1 전압 레벨 변경부(43)는 타이밍 제어회로(30)로부터 스타트 신호(VST)를 입력받고, 전원 공급부(미도시)로부터 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 입력받는다. 제 1 전압 레벨 변경부(43)는 스타트 신호(VST)의 전압 스윙 폭을 게이트 로우 전압(VGL)부터 게이트 하이 전압(VGH)까지 변경하여 스타트 신호(VST)를 출력한다.
제 2 전압 레벨 변경부(44)는 타이밍 제어회로로부터 구동전압 제어신호(EO)를 입력받고, 전원 공급부(미도시)로부터 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 입력받아 입력받은 구동전압 제어신호(EO)의 전압 스윙 폭을 게이트 로우 전압(VGL)부터 게이트 하이 전압(VGH)까지 변경하여 구동전압 제어신호를 출력한다.
스위칭부(42)는 i 개의 제어 클럭 신호들 및 구동전압 제어신호를 입력받아, 스위칭 과정을 통해 N 개 이상의 게이트 클럭 신호들, 우수 구동전압, 및 기수 구동전압을 생성한다. 예를 들어, 도 5에 도시한 바와 같이 i개의 제어 클럭 신호들을 입력받아, i개의 2배 만큼의 게이트 클럭 신호들을 생성할 수 있다.
스위칭 제어신호 생성부(50)는 온 클럭 신호(ON_CLK) 및 오프 클럭 신호(OFF_CLK)를 이용하여 스위칭 제어신호들(SWC1~SWC4, SWCEO)을 생성한다. 스위칭 제어신호 생성부는 스위칭부(42)에 상기 스위칭 제어신호들(SWC1~SWC4, SWCEO)을 출력한다. 이로 인해, 스위칭부(42)의 i 개의 스위치쌍들의 턴-온 및 턴-오프가 제어될 수 있다.
도 5에서는 스위칭 제어신호 생성부(50)가 레벨 쉬프터(40)에 포함된 것을 예시하였으나, 이에 한정되지 않는다. 스위칭 제어신호 생성부(50)가 레벨 쉬프터(40)에 포함되는 경우, 별도의 칩을 회로보드(80)상에 설계하지 않아도 된다. 하지만, 스위칭 제어신호 생성부(50)가 레벨 쉬프터(40)에 포함되는 경우, 레벨 쉬프터(40)의 사이즈가 증가할 수 있으므로, 레벨 쉬프터(40)의 사이즈 감소를 위해 스위칭 제어신호 생성부(50)는 타이밍 제어회로(30) 또는 회로 보드(80)에 실장될 수 있다.
도 6은 도 5의 스위칭부(42) 및 스위칭 제어신호 생성부(50)를 상세히 나타낸 블록도이다.
도 6을 참조하면, 스위칭부(42)는 i 개의 스위치쌍들을 포함한다. 도 6에서는 설명의 편의를 위해 5 개의 스위치쌍들(SW1-1~SW5-2)을 포함하는 것을 예시하였다.
제1 스위치쌍들은 제1-1 스위치(SW1-1)와 제1-2 스위치(SW1-2)를 포함한다. 제1-1 스위치(SW1-1)와 제1-2 스위치(SW1-2)에는 제1 제어 클럭 신호(CCLK1)가 입력된다. 제1-1 스위치(SW1-1)는 제1 스위치 제어신호(SWC1)에 의해 제어되고, 제1-2 스위치(SW1-2)는 제1 스위치 제어신호(SWC1)의 반전 신호에 의해 제어된다. 따라서, 제1-1 스위치(SW1-1)와 제1-2 스위치(SW1-2)는 교대로 턴-온될 수 있다. 제1-1 스위치(SW1-1)는 턴-온되는 경우 제1 제어 클럭 신호(CCLK1)를 제1 클럭 출력핀(CP1)으로 출력한다. 제1 클럭 출력핀(CP1)으로 출력된 클럭 신호는 게이트 구동부(11)에 제1 게이트 클럭 신호(CLK1)로 공급된다. 제1-2 스위치(SW1-2)는 턴-온되는 경우 제1 제어 클럭 신호(CCLK1)를 제5 클럭 출력핀(CP5)으로 출력한다. 제5 클럭 출력핀(CP5)으로 출력된 클럭 신호는 게이트 구동부(11)에 제5 게이트 클럭 신호(CLK5)로 공급된다.
제2 스위치쌍들은 제2-1 스위치(SW2-1)와 제2-2 스위치(SW2-2)를 포함한다. 제2-1 스위치(SW2-1)와 제2-2 스위치(SW2-2)에는 제2 제어 클럭 신호(CCLK2)가 입력된다. 제2-1 스위치(SW2-1)는 제2 스위치 제어신호(SWC2)에 의해 제어되고, 제2-2 스위치(SW2-2)는 제2 스위치 제어신호(SWC2)의 반전 신호에 의해 제어된다. 따라서, 제2-1 스위치(SW2-1)와 제2-2 스위치(SW2-2)는 교대로 턴-온될 수 있다. 제2-1 스위치(SW2-1)는 턴-온되는 경우 제2 제어 클럭 신호(CCLK2)를 제2 클럭 출력핀(CP2)으로 출력한다. 제2 클럭 출력핀(CP2)으로 출력된 클럭 신호는 게이트 구동부(11)에 제2 게이트 클럭 신호(CLK2)로 공급된다. 제2-2 스위치(SW2-2)는 턴-온되는 경우 제2 제어 클럭 신호(CCLK2)를 제6 클럭 출력핀(CP6)으로 출력한다. 제6 클럭 출력핀(CP6)으로 출력된 클럭 신호는 게이트 구동부(11)에 제6 게이트 클럭 신호(CLK6)로 공급된다.
제3 스위치쌍들은 제3-1 스위치(SW3-1)와 제3-2 스위치(SW3-2)를 포함한다. 제3-1 스위치(SW3-1)와 제3-2 스위치(SW3-2)에는 제3 제어 클럭 신호(CCLK3)가 입력된다. 제3-1 스위치(SW3-1)는 제3 스위치 제어신호(SWC3)에 의해 제어되고, 제3-2 스위치(SW3-2)는 제3 스위치 제어신호(SWC3)의 반전 신호에 의해 제어된다. 따라서, 제3-1 스위치(SW3-1)와 제3-2 스위치(SW3-2)는 교대로 턴-온될 수 있다. 제3-1 스위치(SW3-1)는 턴-온되는 경우 제3 제어 클럭 신호(CCLK3)를 제3 클럭 출력핀(CP3)으로 출력한다. 제3 클럭 출력핀(CP3)으로 출력된 클럭 신호는 게이트 구동부(11)에 제3 게이트 클럭 신호(CLK3)로 공급된다. 제3-2 스위치(SW3-2)는 턴-온되는 경우 제3 제어 클럭 신호(CCLK3)를 제7 클럭 출력핀(CP7)으로 출력한다. 제7 클럭 출력핀(CP7)으로 출력된 클럭 신호는 게이트 구동부(11)에 제7 게이트 클럭 신호(CLK7)로 공급된다.
제4 스위치쌍들은 제4-1 스위치(SW4-1)와 제4-2 스위치(SW4-2)를 포함한다. 제4-1 스위치(SW4-1)와 제4-2 스위치(SW4-2)에는 제4 제어 클럭 신호(CCLK4)가 입력된다. 제4-1 스위치(SW4-1)는 제4 스위치 제어신호(SWC4)에 의해 제어되고, 제4-2 스위치(SW4-2)는 제4 스위치 제어신호(SWC4)의 반전 신호에 의해 제어된다. 따라서, 제4-1 스위치(SW4-1)와 제4-2 스위치(SW4-2)는 교대로 턴-온될 수 있다. 제4-1 스위치(SW4-1)는 턴-온되는 경우 제4 제어 클럭 신호(CCLK4)를 제4 클럭 출력핀(CP4)으로 출력한다. 제4 클럭 출력핀(CP4)으로 출력된 클럭 신호는 게이트 구동부(11)에 제4 게이트 클럭 신호(CLK4)로 공급된다. 제4-2 스위치(SW4-2)는 턴-온되는 경우 제4 제어 클럭 신호(CCLK4)를 제8 클럭 출력핀(CP8)으로 출력한다. 제8 클럭 출력핀(CP8)으로 출력된 클럭 신호는 게이트 구동부(11)에 제8 게이트 클럭 신호(CLK8)로 공급된다.
제5 스위치쌍들은 제5-1 스위치(SW5-1)와 제5-2 스위치(SW5-2)를 포함한다. 제5-1 스위치(SW5-1)와 제5-2 스위치(SW5-2)에는 구동전압 제어신호(EO)가 입력된다. 제5-1 스위치(SW5-1)는 구동전압 스위치 제어신호(SWCEO)에 의해 제어되고, 제5-2 스위치(SW5-2)는 구동전압 스위치 제어신호(SWCEO)의 반전 신호에 의해 제어된다. 따라서, 제5-1 스위치(SW5-1)와 제5-2 스위치(SW5-2)는 교대로 턴-온될 수 있다. 제5-1 스위치(SW5-1)는 턴-온되는 경우 구동전압 제어신호(EO)를 우수 구동전압 출력핀(EP)으로 출력한다. 우수 구동전압 출력핀(EP)으로 출력된 구동전압은 게이트 구동부(11)에 우수 구동전압(VGH_EVEN)으로 공급된다. 제5-2 스위치(SW5-2)는 턴-온되는 경우 구동전압 제어신호(EO)를 기수 구동전압 출력핀(OP)으로 출력한다. 기수 구동전압 출력핀(OP)으로 출력된 구동전압은 게이트 구동부(11)에 기수 구동전압(VGH_ODD)으로 공급된다.
스위칭 제어신호 생성부(50)는 제1 스위치 제어신호(SWC1)를 제1-1 스위치(SW1-1)와 제1-2 스위치(SW1-2)에 접속된 인버터(INV)에 공급한다. 이로 인해, 제1 스위치 제어신호(SWC1)가 제1-1 스위치(SW1-1)에 공급되고, 제1 스위치 제어신호(SWC1)의 반전신호가 제1-2 스위치(SW1-2)에 공급될 수 있다.
스위칭 제어신호 생성부(50)는 제2 스위치 제어신호(SWC2)를 제2-1 스위치(SW2-1)와 제2-2 스위치(SW2-2)에 접속된 인버터(INV)에 공급한다. 이로 인해, 제2 스위치 제어신호(SWC2)가 제2-1 스위치(SW2-1)에 공급되고, 제2 스위치 제어신호(SWC2)의 반전신호가 제2-2 스위치(SW2-2)에 공급될 수 있다.
스위칭 제어신호 생성부(50)는 제3 스위치 제어신호(SWC3)를 제3-1 스위치(SW3-1)와 제3-2 스위치(SW3-2)에 접속된 인버터(INV)에 공급한다. 이로 인해, 제3 스위치 제어신호(SWC3)가 제3-1 스위치(SW3-1)에 공급되고, 제3 스위치 제어신호(SWC3)의 반전신호가 제3-2 스위치(SW3-2)에 공급될 수 있다.
스위칭 제어신호 생성부(50)는 제4 스위치 제어신호(SWC4)를 제4-1 스위치(SW4-1)와 제4-2 스위치(SW4-2)에 접속된 인버터(INV)에 공급한다. 이로 인해, 제4 스위치 제어신호(SWC4)가 제4-1 스위치(SW4-1)에 공급되고, 제4 스위치 제어신호(SWC4)의 반전신호가 제4-2 스위치(SW4-2)에 공급될 수 있다.
스위칭 제어신호 생성부(50)는 구동전압 스위치 제어신호(SWCEO)를 제5-1 스위치(SW5-1)와 제5-2 스위치(SW5-2)에 접속된 인버터(INV)에 공급한다. 이로 인해, 구동전압 스위치 제어신호(SWCEO)가 제5-1 스위치(SW5-1)에 공급되고, 구동전압 스위치 제어신호(SWCEO)의 반전신호가 제5-2 스위치(SW5-2)에 공급될 수 있다.
도 7a는 본 발명의 일 실시예에 따른 8상 클럭의 입력신호 및 출력신호들의 파형도이다. 이하에서는, 도 6 및 도 7a를 결부하여 본 발명의 일 실시예에 따른 스위칭부(42)의 동작을 상세히 설명한다.
스위치쌍들(SW1-1~SW5-2)은 제1 내지 제4 스위치 제어신호들(SWC1~SWC4)과 구동전압 스위치 제어신호(SWCEO)가 제1 로직 레벨 전압(V1)으로 공급되는 경우 턴-온되고, 제2 로직 레벨 전압(V2)으로 공급되는 경우 턴-오프된다.
제1 로직 레벨 전압(V1)의 제1 스위치 제어신호(SWC1)가 공급되는 경우, 제1-1 스위치(SW1-1)는 턴-온되고, 제1-2 스위치(SW1-2)는 턴-오프된다. 따라서, 도 7a와 같이 제1 제어 클럭 신호(CCLK1)의 제1 게이트 클럭 신호(CLK1)의 파형이 제1 클럭 출력핀(CP1)으로 출력될 수 있다.
제2 로직 레벨 전압(V2)의 제1 스위치 제어신호(SWC1)가 공급되는 경우, 제1-1 스위치(SW1-1)는 턴-오프되고, 제1-2 스위치(SW1-2)는 턴-온된다. 따라서, 도 7a와 같이 제1 제어 클럭 신호(CCLK1)의 제5 게이트 클럭 신호(CLK5)의 파형이 제5 클럭 출력핀(CP5)으로 출력될 수 있다.
제1 로직 레벨 전압(V1)의 제2 스위치 제어신호(SWC2)가 공급되는 경우, 제2-1 스위치(SW2-1)는 턴-온되고, 제2-2 스위치(SW2-2)는 턴-오프된다. 따라서, 도 7a와 같이 제2 제어 클럭 신호(CCLK2)의 제2 게이트 클럭 신호(CLK2)의 파형이 제2 클럭 출력핀(CP2)으로 출력될 수 있다.
제2 로직 레벨 전압(V2)의 제2 스위치 제어신호(SWC2)가 공급되는 경우, 제2-1 스위치(SW2-1)는 턴-오프되고, 제2-2 스위치(SW2-2)는 턴-온된다. 따라서, 도 7a와 같이 제2 제어 클럭 신호(CCLK2)의 제6 게이트 클럭 신호(CLK6)의 파형이 제6 클럭 출력핀(CP6)으로 출력될 수 있다.
제1 로직 레벨 전압(V1)의 제3 스위치 제어신호(SWC3)가 공급되는 경우, 제3-1 스위치(SW3-1)는 턴-온되고, 제3-2 스위치(SW3-2)는 턴-오프된다. 따라서, 도 7a와 같이 제3 제어 클럭 신호(CCLK3)의 제3 게이트 클럭 신호(CLK3)의 파형이 제3 클럭 출력핀(CP3)으로 출력될 수 있다.
제2 로직 레벨 전압(V2)의 제3 스위치 제어신호(SWC3)가 공급되는 경우, 제3-1 스위치(SW3-1)는 턴-오프되고, 제3-2 스위치(SW3-2)는 턴-온된다. 따라서, 도 7a와 같이 제3 제어 클럭 신호(CCLK3)의 제7 게이트 클럭 신호(CLK7)의 파형이 제7 클럭 출력핀(CP7)으로 출력될 수 있다.
제1 로직 레벨 전압(V1)의 제4 스위치 제어신호(SWC4)가 공급되는 경우, 제4-1 스위치(SW4-1)는 턴-온되고, 제4-2 스위치(SW4-2)는 턴-오프된다. 따라서, 도 7a와 같이 제4 제어 클럭 신호(CCLK4)의 제4 게이트 클럭 신호(CLK4)의 파형이 제4 클럭 출력핀(CP4)으로 출력될 수 있다.
제2 로직 레벨 전압(V2)의 제4 스위치 제어신호(SWC4)가 공급되는 경우, 제4-1 스위치(SW4-1)는 턴-오프되고, 제4-2 스위치(SW4-2)는 턴-온된다. 따라서, 도 7a와 같이 제4 제어 클럭 신호(CCLK4)의 제8 게이트 클럭 신호(CLK8)의 파형이 제8 클럭 출력핀(CP8)으로 출력될 수 있다.
제1 로직 레벨 전압(V1)의 구동전압 스위치 제어신호(SWCEO)가 공급되는 경우, 제5-1 스위치(SW5-1)는 턴-온되고, 제5-2 스위치(SW5-2)는 턴-오프된다. 따라서, 도 7b와 같이 구동전압 제어신호(EO)의 우수 구동전압 파형이 우수 구동전압 출력핀(EP)으로 출력될 수 있다.
제2 로직 레벨 전압(V2)의 구동전압 스위치 제어신호(SWCEO)가 공급되는 경우, 제5-1 스위치(SW5-1)는 턴-오프되고, 제5-2 스위치(SW5-2)는 턴-온된다. 따라서, 도 7b와 같이 구동전압 제어신호(EO)의 기수 구동전압 파형이 기수 구동전압 출력핀(OP)으로 출력될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 제1 실시예는 클럭 신호 생성부(41)에서 i 상의 제어 클럭 신호들(CCLK1~CCLKi)을 생성하고, 스위칭부(42)를 이용하여 i 상의 제어 클럭 신호들(CCLK1~CCLKi)을 N 상 게이트 클럭 신호들(CLK1~CLKN)로 출력한다. 즉, 본 발명의 제1 실시예는 클럭 신호 생성부(41)가 N 상 게이트 클럭 신호들(CLK1~CLKN)보다 적은 개수의 i 상 제어 클럭 신호들(CCLK1~CCLKi)를 생성하면 되므로, 클럭 신호 생성부(41)의 크기를 줄일 수 있다. 또한, 스위칭부(42)는 스위치쌍들을 포함하도록 간단한 회로로 구성되므로, 스위칭부(42)의 추가로 인한 레벨 쉬프터(40)의 사이즈 증가보다 클럭 신호 생성부(41)의 크기 감소로 인한 레벨 쉬프터(40)의 사이즈 감소 효과가 더 크다. 그 결과, 본 발명의 제1 실시예는 레벨 쉬프터(40)의 사이즈를 감소시킬 수 있으므로, 레벨 쉬프터(40)의 사이즈 증가로 인한 비용 상승을 방지할 수 있다.
도 8은 도 1의 레벨 쉬프터(40)의 또 다른 예를 상세히 보여주는 블록도이다. 도 9는 도 8의 클럭 신호 생성부, 스위치 제어신호 생성부, 및 스위칭부를 상세히 보여주는 블록도이다. 도 8 및 도 9를 참조하면, 레벨 쉬프터(40)는 클럭 신호 생성부(41), 제 1 및 제 2 전압 레벨 변경부(43, 44), 및 스위치 제어신호 생성부(50)를 포함한다.
클럭 신호 생성부(41), 제1 및 제2 전압 레벨 변경부(43, 44), 및 스위치 제어신호 생성부(50)는 도 5 및 도 6을 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
레벨 쉬프터(40)는 스위칭부(60)를 더 이상 포함하지 않으며, 스위칭부(60)는 회로 보드(80) 상에 실장될 수 있다. 스위칭부(60)가 제1 실시예와 같이 레벨 쉬프터(40)에 포함되는 경우보다 제2 실시예와 같이 회로 보드(80) 상에 실장되는 경우 레벨 쉬프터(40)의 사이즈를 더욱 줄일 수 있다. 또한, 본 발명의 제1 실시예에서는 레벨 쉬프터(40)가 N 개의 게이트 클럭 신호들의 출력 핀들을 포함한 반면에, 본 발명의 제2 실시예에서는 레벨 쉬프터(40)가 i 개의 제어 클럭 신호들의 출력 핀들만을 포함하면 되므로, 출력 핀들의 개수를 줄일 수 있다. 따라서, 본 발명의 제2 실시예는 제1 실시예보다 레벨 쉬프터(40)로 인한 비용을 더 줄일 수 있다.
스위칭부(60)는 회로 보드(80) 상에 실장되는 것을 제외하고, 도 5 및 도 6을 결부하여 설명한 스위칭부(42)와 실질적으로 동일하므로, 이에 대한 자세한 설명은 생략한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 11: 게이트 구동부
20: 데이터 구동부 21: 소스 드라이브 IC들
30: 타이밍 제어회로 40: 레벨 쉬프터
41: 클럭 신호 생성부 43, 44: 제 1, 2 전압 레벨 변경부
42, 60: 스위칭부 50: 스위칭 제어신호 생성부
70: 소스 연성필름들 80: 회로보드
AT: 액티브 타임 BT: 버티컬 블랭크 타임
CCLK1~CCLKi: i 상 제어 클럭 신호들
CLK1~CLKN: N 상 게이트 클럭 신호들
CP1~8, EP, OP: 클럭 출력핀들 INV: 인버터
ON_CLK: 온 클럭 신호 OFF_CLK: 오프 클럭 신호
SW1-1~SWi-2: 스위치쌍들 SWC1~SWC4, SWCEO: 스위칭 제어신호들
T: 트랜지스터 EO: 구동전압 제어신호
V1: 제 1 로직 레벨 전압 V2: 제 2 로직 레벨 전압
VGH: 게이트 하이 전압 VGL: 게이트 로우 전압
VGH_EVEN: 우수 구동전압 VGH_ODD: 기수 구동전압
VST: 스타트 신호

Claims (9)

  1. 게이트 라인들과 데이터 라인들이 배치된 표시패널;
    상기 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부;
    온 클럭 신호, 오프 클럭 신호, 및 구동전압 제어신호를 출력하는 타이밍 제어회로;
    상기 온 클럭 신호와 상기 오프 클럭 신호에 따라 i(i는 2 이상의 양의 정수) 상 제어 클럭 신호들을 출력하는 클럭 신호 생성부와 상기 구동전압 제어신호의 전압 레벨을 변경하는 전압 레벨 변경부를 포함하는 레벨 쉬프터; 및
    i 개의 스위치쌍들을 이용하여 상기 i 상 제어 클럭 신호들을 스위칭하여 N(N은 i 보다 큰 양의 정수) 상 게이트 클럭 신호들을 상기 게이트 구동부로 출력하는 스위칭부를 구비하는 표시장치.
  2. 제 1 항에 있어서,
    상기 i 개의 스위치쌍들의 턴-온 및 턴-오프를 제어하기 위해 i 개의 스위칭 제어신호들을 생성하여 상기 i 개의 스위치쌍들에 공급하는 스위칭 제어신호 생성부를 더 구비하는 표시장치.
  3. 제 2 항에 있어서,
    상기 스위칭 제어신호들에 의해 상기 i 개의 스위치쌍들 각각의 두 개의 스위치들은 교대로 턴-온 및 턴-오프되도록 제어되는 표시장치.
  4. 제 3 항에 있어서,
    상기 i 개의 스위치쌍 들 각각의 어느 한 스위치에는 상기 스위칭 제어신호가 그대로 입력되고, 다른 스위치에는 상기 스위칭 제어신호의 인버전 신호가 입력되는 표시장치.
  5. 제 1 항에 있어서,
    상기 스위칭부는 상기 레벨 쉬프터 내에 포함되는 표시장치.
  6. 제 1 항에 있어서,
    상기 타이밍 제어회로와 상기 레벨 쉬프터가 실장되는 회로보드를 더 구비하고, 상기 스위칭부는 상기 회로보드에 실장되는 표시장치.
  7. 제 2 항에 있어서,
    상기 스위칭 제어신호 생성부는 상기 타이밍 제어회로 또는 상기 레벨 쉬프터에 실장되는 표시장치.
  8. 제 2 항에 있어서,
    상기 타이밍 제어회로와 상기 레벨 쉬프터가 실장되는 회로보드를 더 구비하고, 상기 스위칭 제어신호 생성부는 상기 회로보드에 실장되는 표시장치.
  9. 제 1 항에 있어서,
    상기 제어 클럭 신호들 중 어느 하나는 적어도 두 개의 게이트 클럭 신호들의 파형들을 포함하는 표시장치.
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