KR20120056005A - 게이트 쉬프트 레지스터와 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 더미 스테이지들의 트랜지스터들의 열화를 방지할 수 있는 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공한다. 본 발명의 게이트 쉬프트 레지스터는 순차적으로 위상이 지연되는 제m(m은 자연수) 내지 제m+5 게이트 쉬프트 클럭들 중 어느 하나를 입력받는 제1 클럭 단자, 상기 제1 클럭 단자에 입력된 게이트 쉬프트 클럭 다음에 발생되는 게이트 쉬프트 클럭을 입력받는 제2 클럭 단자, 스타트 신호들을 입력받는 제1 및 제2 입력단자, 및 리셋신호들을 입력받는 제3 및 제4 입력단자를 포함하고, 각각 제1 및 제2 스캔펄스를 순차적으로 출력하는 n(n은 자연수)개의 스테이지들을 포함하는 게이트 쉬프트 레지스터에 있어서, 게이트 스타트 펄스를 스타트 신호로 입력받아 Q 노드를 충전한 후 제m 게이트 쉬프트 클럭에 동기되는 제1 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제1 스테이지의 제1 스캔펄스를 리셋신호로 입력받아 상기 Q 노드를 방전하는 제1 더미 스테이지; 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+1 게이트 쉬프트 클럭에 동기되는 제2 더미펄스를 출력하고, 상기 제1 스테이지의 제2 스캔펄스를 상기 리셋신호로 입력받아 상기 Q1 노드를 방전하며, 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+2 게이트 쉬프트 클럭에 동기되는 제3 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제2 스테이지의 제1 스캔펄스를 상기 리셋신호로 입력받아 상기 Q2 노드를 방전하는 제2 더미 스테이지; 제n-1 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+3 게이트 쉬프트 클럭에 동기되는 제4 더미펄스를 출력하고, 상기 초기화 펄스를 초기화 신호로 입력받아 상기 Q1 노드를 방전하며, 상기 제n 스테이지의 제1 스캔펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+4 게이트 쉬프트 클럭에 동기되는 제5 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q2 노드를 방전하는 제3 더미 스테이지; 및 제n 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 상기 Q 노드를 충전한 후 제m+5 게이트 쉬프트 클럭에 동기되는 제6 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q 노드를 방전하는 제4 더미 스테이지를 포함하고, 상기 n개의 스테이지들은 제1 내지 제2n 스캔펄스를 출력하는 것을 특징으로 한다.

Description

게이트 쉬프트 레지스터와 이를 이용한 표시장치{GATE SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다.
음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 평판 표시장치의 스캔 구동회로는 일반적으로, 게이트 쉬프트 레지스터를 이용하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다.
스캔 구동회로의 게이트 쉬프트 레지스터는 다수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들을 구비한다. 스테이지들은 종속적(cascade)으로 접속되어 출력을 순차적으로 발생한다.
이러한 종래 게이트 쉬프트 레지스터는 단방향, 즉 최 상측에 위치한 스테이지로부터 최 하측에 위치한 스테이지 방향으로만 스캔펄스를 발생한다. 이러한 게이트 쉬프트 레지스터에 의하는 경우, 다양한 모델의 표시장치 예컨대, 표시패널의 최 하측 스캔라인으로부터 최 상측 스캔라인 방향으로 화상을 순차 표시하는 표시장치에는 적용하기 불가능하여 세트 업체의 다양한 요구에 부응하기 어렵다. 이에, 최근 양방향 쉬프트 동작이 가능한 게이트 쉬프트 레지스터가 제안된 바 있다. 양방향 게이트 쉬프트 레지스터는 양방향 제어회로를 포함하여 순방향 쉬프트 모드 또는 역방향 쉬프트 모드로 동작한다.
양방향 쉬프트 동작이 가능한 게이트 쉬프트 레지스터의 스테이지들 각각은 풀업 트랜지스터(Pull-up transistor)를 제어하기 위한 Q 노드, 풀다운 트랜지스터(Pull-down transister)를 제어하기 위한 Q bar(QB) 노드를 포함한다. 또한, 스테이지들 각각은 이전 스테이지로부터 입력된 캐리신호, 다음 스테이지로부터 입력된 캐리신호, 및 클럭신호에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다.
순방향 모드에서 최 하측 스테이지보다 이후에 위치한 더미 스테이지들에는 Q 노드를 초기화시켜 주는 리셋신호가 입력되지 않는다. 또한, 순방향 모드에서 최 하측 스테이지보다 이후에 위치한 더미 스테이지들에는 다음 스테이지로부터 Q 노드 방전을 위한 캐리신호가 입력되지 않는다. 따라서, 순방향 모드에서 최 하측 스테이지보다 이후에 위치한 더미 스테이지들은 Q 노드 방전을 위한 캐리신호로 스타트 전압이 입력된다. 하지만, 스타트 전압은 1 프레임 간격으로 펄스가 발생하므로, 더미 스테이지들의 Q 노드는 더미 펄스를 출력한 이후에 바로 방전되는 것이 아니라, 스타트 전압의 펄스가 발생할 때까지 게이트 하이 전압으로 충전된 상태로 플로팅되는 문제가 있다.
역방향 모드에서 최 상측 스테이지보다 이전에 위치한 더미 스테이지들에는 Q 노드를 초기화시켜 주는 리셋신호가 입력되지 않는다. 또한, 역방향 모드에서 최 상측 스테이지보다 이전에 위치한 더미 스테이지들에는 이전 스테이지로부터 Q 노드 방전을 위한 캐리신호가 입력되지 않는다. 따라서, 역방향 모드에서 최 상측 스테이지보다 이전에 위치한 더미 스테이지들은 Q 노드 방전을 위한 캐리신호로 스타트 전압이 입력된다. 하지만, 스타트 전압은 1 프레임 간격으로 펄스가 발생하므로, 역방향 모드에서 최 상측 스테이지보다 이전에 위치한 더미 스테이지들의 Q 노드는 더미 펄스를 출력한 이후에 바로 방전되는 것이 아니라, 스타트 전압의 펄스가 발생할 때까지 게이트 하이 전압으로 충전된 상태로 플로팅되는 문제가 있다.
종합해보면, 순방향 모드와 역방향 모드에서 더미 스테이지들의 Q 노드에 연결된 트랜지스터들은 Q 노드의 플로팅으로 인해 계속 턴-온 상태를 유지하므로, 트랜지스터들은 열화가 빠르게 진행된다. 또한, 트랜지스터들의 열화에 의해 게이트 쉬프트 레지스터의 출력이 불안정해진다.
본 발명은 더미 스테이지들의 트랜지스터들의 열화를 방지할 수 있는 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공한다.
본 발명의 게이트 쉬프트 레지스터는 순차적으로 위상이 지연되는 제m(m은 자연수) 내지 제m+5 게이트 쉬프트 클럭들 중 어느 하나를 입력받는 제1 클럭 단자, 상기 제1 클럭 단자에 입력된 게이트 쉬프트 클럭 다음에 발생되는 게이트 쉬프트 클럭을 입력받는 제2 클럭 단자, 스타트 신호들을 입력받는 제1 및 제2 입력단자, 및 리셋신호들을 입력받는 제3 및 제4 입력단자를 포함하고, 각각 제1 및 제2 스캔펄스를 순차적으로 출력하는 n(n은 자연수)개의 스테이지들을 포함하는 게이트 쉬프트 레지스터에 있어서, 게이트 스타트 펄스를 스타트 신호로 입력받아 Q 노드를 충전한 후 제m 게이트 쉬프트 클럭에 동기되는 제1 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제1 스테이지의 제1 스캔펄스를 리셋신호로 입력받아 상기 Q 노드를 방전하는 제1 더미 스테이지; 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+1 게이트 쉬프트 클럭에 동기되는 제2 더미펄스를 출력하고, 상기 제1 스테이지의 제2 스캔펄스를 상기 리셋신호로 입력받아 상기 Q1 노드를 방전하며, 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+2 게이트 쉬프트 클럭에 동기되는 제3 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제2 스테이지의 제1 스캔펄스를 상기 리셋신호로 입력받아 상기 Q2 노드를 방전하는 제2 더미 스테이지; 제n-1 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+3 게이트 쉬프트 클럭에 동기되는 제4 더미펄스를 출력하고, 상기 초기화 펄스를 초기화 신호로 입력받아 상기 Q1 노드를 방전하며, 상기 제n 스테이지의 제1 스캔펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+4 게이트 쉬프트 클럭에 동기되는 제5 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q2 노드를 방전하는 제3 더미 스테이지; 및 제n 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 상기 Q 노드를 충전한 후 제m+5 게이트 쉬프트 클럭에 동기되는 제6 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q 노드를 방전하는 제4 더미 스테이지를 포함하고, 상기 n개의 스테이지들은 제1 내지 제2n 스캔펄스를 출력하는 것을 특징으로 한다.
본 발명의 표시장치는 데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널; 상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및 상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로를 구비하고, 상기 스캔 구동회로는, 순차적으로 위상이 지연되는 제m(m은 자연수) 내지 제m+5 게이트 쉬프트 클럭들 중 어느 하나를 입력받는 제1 클럭 단자, 상기 제1 클럭 단자에 입력된 게이트 쉬프트 클럭 다음에 발생되는 게이트 쉬프트 클럭을 입력받는 제2 클럭 단자, 스타트 신호들을 입력받는 제1 및 제2 입력단자, 및 리셋신호들을 입력받는 제3 및 제4 입력단자를 포함하고, 각각 제1 및 제2 스캔펄스를 순차적으로 출력하는 n(n은 자연수)개의 스테이지들을 포함하는 게이트 쉬프트 레지스터를 구비하고, 상기 게이트 쉬프트 레지스터는, 게이트 스타트 펄스를 스타트 신호로 입력받아 Q 노드를 충전한 후 제m 게이트 쉬프트 클럭에 동기되는 제1 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제1 스테이지의 제1 스캔펄스를 리셋신호로 입력받아 상기 Q 노드를 방전하는 제1 더미 스테이지; 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+1 게이트 쉬프트 클럭에 동기되는 제2 더미펄스를 출력하고, 상기 제1 스테이지의 제2 스캔펄스를 상기 리셋신호로 입력받아 상기 Q1 노드를 방전하며, 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+2 게이트 쉬프트 클럭에 동기되는 제3 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제2 스테이지의 제1 스캔펄스를 상기 리셋신호로 입력받아 상기 Q2 노드를 방전하는 제2 더미 스테이지; 제n-1 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+3 게이트 쉬프트 클럭에 동기되는 제4 더미펄스를 출력하고, 상기 초기화 펄스를 초기화 신호로 입력받아 상기 Q1 노드를 방전하며, 상기 제n 스테이지의 제1 스캔펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+4 게이트 쉬프트 클럭에 동기되는 제5 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q2 노드를 방전하는 제3 더미 스테이지; 및 제n 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 상기 Q 노드를 충전한 후 제m+5 게이트 쉬프트 클럭에 동기되는 제6 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q 노드를 방전하는 제4 더미 스테이지를 더 포함하고, 상기 n개의 스테이지들은 제1 내지 제2n 스캔펄스를 출력하는 것을 특징으로 한다.
본 발명은 더미 스테이지들이 더미 펄스들을 출력한 후에 바로 Q 노드를 방전시킬 수 있는 리셋신호를 더미 스테이지들의 리셋단자에 입력한다. 그 결과, 본 발명은 더미 스테이지들의 Q 노드의 플로팅을 방지하여 Q 노드에 연결된 트랜지스터들의 열화를 방지할 수 있다. 또한, 본 발명은 게이트 쉬프트 레지스터의 출력을 안정화시킬 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 게이트 쉬프트 레지스터 구성을 보여주는 블록도이다.
도 2는 제3 더미 스테이지의 회로 구성을 보여주는 회로도이다.
도 3은 순방향 쉬프트 동작시, 제3 더미 스테이지의 입력 및 출력 신호를 보여주는 파형도이다.
도 4는 역방향 쉬프트 동작시, 제2 더미 스테이지의 입력 및 출력 신호를 보여주는 파형도이다.
도 5는 제4 더미 스테이지의 회로 구성을 보여주는 회로도이다.
도 6은 순방향 쉬프트 동작시, 제4 더미 스테이지의 입력 및 출력 신호를 보여주는 파형도이다.
도 7은 역방향 쉬프트 동작시, 제1 더미 스테이지의 입력 및 출력 신호를 보여주는 파형도이다.
도 8a 및 도 8b는 순방향 쉬프트 동작시, 제4 더미 스테이지의 시뮬레이션 결과를 보여주는 파형도이다.
도 9는 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다.
도 10은 도 9에 도시된 레벨 쉬프트의 입력 및 출력 신호를 보여 주는 파형도이다.
이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 게이트 쉬프트 레지스터 구성을 보여주는 블록도이다. 도 1a 및 도 1b를 참조하면, 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(ST(1)~ST(n), n은 2 이상의 자연수)과 적어도 4개의 더미 스테이지들(DST(1)~DST(4))을 구비한다. 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는 4개의 더미 스테이지들(DST(1)~DST(4))을 구비하는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다.
각 스테이지들(ST(1)~ST(n))은 2개의 출력 채널을 구비하여 2개의 스캔펄스를 출력한다. 제2 및 제3 더미 스테이지들(DST(2), DST(3))은 2개의 출력 채널을 구비하여 2개의 더미펄스를 출력한다. 제1 및 제4 더미 스테이지들(DST(1), DST(4))은 1개의 출력 채널을 구비하여 1개의 더미펄스를 출력한다.
스캔펄스는 표시장치의 스캔라인들에 인가됨과 동시에, 전단 스테이지와 후단 스테이지로 전달되는 캐리신호 역할을 겸한다. 더미펄스는 표시장치의 스캔라인들에는 인가되지 않고, 전단 스테이지와 후단 스테이지로 전달되는 캐리신호 역할만 한다.
이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제k(1<k<n, k, k는 2 이상의 자연수) 스테이지(ST(k))을 기준으로, 전단 스테이지는 제1 스테이지(ST(1)) 내지 제k-1 스테이지(ST(k-1)), 제1 및 제2 더미 스테이지(DST(1), DST(2)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k(1<k<n) 스테이지(ST(k))을 기준으로, 후단 스테이지는 제k+1 스테이지(ST(k+1)) 내지 제n 스테이지, 제3 및 제4 더미 스테이지(DST(3), DST(4)) 중 어느 하나를 지시한다.
제1 및 제2 더미 스테이지들(DST(1), DST(2))은 제1 스테이지(ST(1))의 전단 스테이지이고, 제3 및 제4 더미 스테이지들(DST(3), DST(4))은 제n 스테이지(ST(n))의 후단 스테이지이다. 제1 더미 스테이지(DST(1))와 제2 더미 스테이지(DST(2))는 후단 스테이지에 입력될 캐리신호를 출력한다. 제3 더미 스테이지(DST(3))와 제4 더미 스테이지(DST(4))는 전단 스테이지에 입력될 캐리신호를 출력한다.
스테이지들(ST(1)~ST(n))은 순방향 쉬프트 모드에서 제1 스테이지(ST(1))로부터 제n 스테이지(ST(n)) 순으로 스캔펄스(Vout(1)~Vout(2n))를 출력한다. 순방향 쉬프트 모드에서, 각 스테이지들(ST(1)~ST(n))은 제1 및 제2 입력단자(VST1, VST2)에 스타트 신호로 인가되는 서로 다른 2개의 전단 스테이지들의 캐리신호들과, 제3 및 제4 입력단자(VNT1, VNT2)에 리셋신호로 인가되는 서로 다른 2개의 후단 스테이지들의 캐리신호들에 응답하여 동작한다.
스테이지들(ST(1)~ST(n))은 역방향 쉬프트 모드에서 제n 스테이지(ST(n))로부터 제1 스테이지(ST(1)) 순으로 스캔펄스(Vout(2n)~Vout(1))를 출력한다. 역방향 쉬프트 모드에서, 각 스테이지들(ST(1)~ST(n))은 제1 및 제2 입력단자(VST1, VST2)에 리셋신호로 인가되는 서로 다른 2개의 전단 스테이지들의 캐리신호들과, 제3 및 제4 입력단자(VNT1, VNT2)에 스타트신호로 인가되는 서로 다른 2개의 후단 스테이지들의 캐리신호들에 응답하여 동작한다.
순방향 쉬프트 모드에서, 제1 더미 스테이지(DST(1))는 제1 입력단자(VST1)에 스타트 신호로 타이밍 콘트롤러에서 인가되는 순방향 게이트 스타트 펄스(VST)와, 제2 입력단자(VNT1)에 리셋신호로 인가되는 후단 스테이지의 캐리신호에 응답하여 동작한다. 제2 더미 스테이지(DST(2))는 제1 및 제2 입력단자(VST1, VST2)에 스타트 신호로 타이밍 콘트롤러에서 인가되는 순방향 게이트 스타트 펄스(VST)와, 제3 및 제4 입력단자(VNT1, VNT2)에 리셋신호로 인가되는 서로 다른 2개의 후단 스테이지들의 캐리신호들에 응답하여 동작한다. 제3 더미 스테이지(DST(3))는 제1 및 제2 입력단자(VST1, VST2)에 스타트 신호로 서로 다른 2개의 전단 스테이지들의 캐리신호들과, 제3 및 제4 입력단자(VNT1, VNT2)에 리셋신호로 타이밍 콘트롤러에서 인가되는 순방향 게이트 스타트 펄스(VST)에 응답하여 동작한다. 제4 더미 스테이지(DST(4))는 제1 입력단자(VST1)에 스타트 신호로 전단 스테이지의 캐리신호와, 제2 입력단자(VNT1)에 리셋신호로 타이밍 콘트롤러에서 인가되는 순방향 게이트 스타트 펄스(VST)에 응답하여 동작한다.
역방향 쉬프트 모드에서, 제4 더미 스테이지(DST(4))는 제1 입력단자(VST1)에 리셋신호로 인가되는 전단 스테이지의 캐리신호와 제2 입력단자(VNT1)에 스타트 신호로 타이밍 콘트롤러에서 인가되는 역방향 게이트 스타트 펄스(VST)에 응답하여 동작한다. 제3 더미 스테이지(DST(3))는 제1 및 제2 입력단자(VST1, VST2)에 리셋신호로 인가되는 서로 다른 2개의 전단 스테이지들의 캐리신호들과, 제3 및 제4 입력단자(VNT1, VNT2)에 스타트 신호로 타이밍 콘트롤러에서 인가되는 역방향 게이트 스타트 펄스(VST)에 응답하여 동작한다. 제2 더미 스테이지(DST(2))는 제1 및 제2 입력단자(VST1, VST2)에 리셋신호로 타이밍 콘트롤러에서 인가되는 역방향 게이트 스타트 펄스(VST)와, 제3 및 제4 입력단자(VNT1, VNT2)에 스타트 신호로 서로 다른 2개의 후단 스테이지들의 캐리신호들에 응답하여 동작한다. 제1 더미 스테이지(DST(1))는 제1 입력단자(VST1)에 리셋신호로 타이밍 콘트롤러에서 인가되는 역방향 게이트 스타트 펄스(VST)와 제2 입력단자(VNT1)에 스타트 신호로 후단 스테이지의 캐리신호에 응답하여 동작한다.
게이트 쉬프트 레지스터는 소정 시간만큼의 펄스를 가지는 스캔펄스(Vout(1)~Vout(2n))를 출력한다. 이를 위하여, 스테이지들(ST(1)~ST(n))과 제2 및 제3 더미 스테이지들(DST(2), DST(3)) 각각에는 소정 시간만큼의 펄스를 가지고, 순차적으로 지연되는 i(i는 양의 짝수) 상 게이트 쉬프트 클럭들 중에 2 개의 게이트 쉬프트 클럭들이 입력된다. 제1 및 제4 더미 스테이지들(DST(1), DST(4)) 각각에는 소정 시간만큼의 펄스를 가지고, 순차적으로 지연되는 i 상 게이트 쉬프트 클럭들 중에 1 개의 게이트 쉬프트 클럭이 입력된다. 게이트 쉬프트 클럭들은 240Hz 이상의 고속 구동시 충분한 충전시간 확보를 위해 6 상 이상으로 구현됨이 바람직하다. 이하에서 설명할 6상 게이트 쉬프트 클럭들(CLK1~CLK6)은 각각 1 수평기간의 펄스폭을 가지고, 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다.
더미 스테이지들(DST(1)~DST(4)) 각각의 초기화 단자에는 초기화 펄스(RST)가 초기화 신호로 입력된다. 초기화 펄스(RST)는 더미 스테이지들(DST(1)~DST(4))을 초기화시키기 위한 펄스이다. 초기화펄스(RST)는 도 3 및 도 4와 같이 스캔펄스와 더미펄스가 출력된 후에 발생한다. 스테이지들(ST(1)~ST(n)) 각각의 초기화 단자에는 게이트 스타트 펄스(VST)가 초기화 신호로 입력된다. 게이트 스타트 펄스(VST)는 프레임의 시작과 함께 발생한다.
스테이지들(ST(1)~ST(n))과 더미 스테이지들(DST(1)~DST(4)) 각각에는 도 3 및 도 4와 같이 소정 기간을 주기로 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 180도의 위상차를 갖고 서로 반대로 스윙되는 교류 구동전압들(VDD_O, VDD_E)이 공급된다. 또한, 스테이지들(ST(1)~ST(n))과 더미 스테이지들(DST(1)~DST(4)) 각각에는 기저전압(GND), 또는 게이트 로우 전압(VGL) 레벨의 저전위 전압(VSS)이 공급된다.
순방향 쉬프트 모드에서, 스테이지들(ST1~STn)과 더미 스테이지들(DST(1)~DST(4)) 각각에는 도 3과 같이 게이트 하이 전압(VGH) 레벨의 순방향 구동전압(VDD_F)과 게이트 로우 전압(VGL) 레벨의 역방향 구동전압(VDD_R)이 공급된다. 역방향 쉬프트 모드에서, 스테이지들(ST1~STn)과 더미 스테이지들(DST(1)~DST(4)) 각각에는 도 4와 같이 게이트 하이 전압(VGH) 레벨의 역방향 구동전압(VDD_R)과 게이트 로우 전압(VGL) 레벨의 순방향 구동전압(VDD_F)이 공급된다. 게이트 하이 전압(VGH)은 표시장치의 TFT 어레이에 형성된 TFT들의 문턱전압 이상의 전압으로 설정되고, 게이트 로우 전압(VGL)은 표시장치의 TFT 어레이에 형성된 TFT들의 문턱전압보다 작은 전압으로 설정된다. 게이트 하이 전압(VGH)은 대략 20V~30V 정도로 설정될 수 있고, 게이트 로우 전압(VGL)은 대략 -5V 정도로 설정될 수 있다.
도 2는 제3 더미 스테이지(DST(3))의 회로 구성을 보여주는 일 예이다. 제2 더미 스테이지(DST(2))와 제k 스테이지(ST(k))의 회로 구성은 도 2와 실질적으로 동일하다. 도 2를 참조하면, 제3 더미 스테이지(DST(3))의 클럭 단자에는 6상 클럭들 중 인접하여 발생되는 2개의 게이트 쉬프트 클럭(CLK A, CLK B)이 입력된다.
제3 더미 스테이지(DST(3))는 초기화 단자(VRST)에 입력되는 초기화신호에 응답하여 Q1 노드 및 Q2 노드를 초기화시키는 초기화부(10), 제1 및 제2 입력단자(VST1, VST2)를 통해 입력되는 신호들과 제3 및 제4 입력단자(VNT1, VNT2)를 통해 입력되는 신호들에 응답하여 스캔 방향을 전환하기 위한 스캔방향 제어부(20), Q1 및 Q2 노드와 QB1 및 QB2 노드의 충방전을 제어하는 노드 제어부(30), 및 노드들(Q1, Q2 QB1, QB2)의 전압에 따라 2 개의 펄스를 출력하는 출력부(40)를 구비한다.
초기화부(10)는 제1 초기화 TFT(Trt1) 및 제2 초기화 TFT(Trt2)를 포함한다. 제1 초기화 TFT(Trt1)는 초기화 단자(VRST)에 입력되는 초기화 신호에 응답하여 Q1 노드를 저전위 전압(VSS)으로 초기화시킨다. 제2 및 제3 더미 스테이지들(DST(2), DST(3))의 초기화 단자에는 초기화 펄스(RST)가 초기화 신호로 입력된다. 제k 스테이지(ST(k))의 초기화 단자에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 초기화 신호로 입력된다. 저전위 전압(VSS)은 기저전압(GND) 또는 게이트 로우 전압(VGL)으로 설정될 수 있다. 제1 초기화 TFT(Trt1)의 게이트전극은 초기화 단자(VRST)에, 드레인전극은 Q1 노드에, 소스전극은 저전위 전압(VSS)의 입력단자에 접속된다.
제2 초기화 TFT(Trt2)는 초기화 단자(VRST)에 입력되는 초기화 신호에 응답하여 Q2 노드를 저전위 전압(VSS)으로 초기화시킨다. 제2 초기화 TFT(Trt2)의 게이트전극은 초기화 단자(VRST)에, 드레인전극은 Q2 노드에, 소스전극은 저전위 전압(VSS)의 입력단자에 접속된다.
스캔방향 제어부(20)는 제1 내지 제3 순방향 TFT(TF1 내지 TF3)와 제1 내지 제3 역방향 TFT(TR1 내지 TR3)를 포함한다. 제1 순방향 TFT(TF1)는 제1 입력단자(VST1)를 통해 입력되는 스타트 신호에 응답하여 순방향 구동전압(VDD_F)을 Q1 노드에 인가한다. 제3 더미 스테이지(DST(3))에는 제2n-2 캐리신호(Vout(2n-2))가 스타트 신호로 입력된다. 제2 더미 스테이지(DST(2))의 제1 순방향 TFT(TF1)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제k 스테이지(ST(k))의 제1 순방향 TFT(TF1)에는 제2k-4 캐리신호(Vout(2k-4))가 스타트 신호로 입력된다. 제1 순방향 TFT(TF1)의 게이트전극은 제1 입력단자(VST1)에, 드레인전극은 순방향 구동전압(VDD_F)의 입력단자에, 소스전극은 Q1 노드에 접속된다.
제1 역방향 TFT(TR1)는 제3 입력단자(VNT1)를 통해 입력되는 스타트 신호에 응답하여 역방향 구동전압(VDD_R)을 Q1 노드에 인가한다. 제3 더미 스테이지(DST(3))의 제1 역방향 TFT(TR1)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제2 더미 스테이지(DST(2))의 제1 역방향 TFT(TR1)에는 제2 캐리신호(Vout(2))가 스타트 신호로 입력된다. 제k 스테이지(ST(k))의 제1 역방향 TFT(TR1)에는 제2k+2 캐리신호(Vout(2k+2))가 스타트 신호로 입력된다. 제1 역방향 TFT(TR1)의 게이트전극은 제3 입력단자(VNT1)에, 드레인전극은 역방향 구동전압(VDD_R)의 입력단자에, 소스전극은 Q1 노드에 접속된다.
제2 순방향 TFT(TF2)는 제2 입력단자(VST2)를 통해 입력되는 스타트 신호에 응답하여 순방향 구동전압(VDD_F)을 Q2 노드에 인가한다. 제3 더미 스테이지(DST(3))의 제2 순방향 TFT(TF2)에는 제2n-1 캐리신호(Vout(2n-1)가 스타트 신호로 입력된다. 제2 더미 스테이지(DST(2))의 제2 순방향 TFT(TF2)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제k 스테이지(ST(k))의 제2 순방향 TFT(TF2)에는 제2k-2 캐리신호(Vout(2k-2))가 스타트 신호로 입력된다. 제2 순방향 TFT(TF2)의 게이트전극은 제2 입력단자(VST2)에, 드레인전극은 순방향 구동전압(VDD_F)의 입력단자에, 소스전극은 Q2 노드에 접속된다.
제2 역방향 TFT(TR2)는 제4 입력단자(VNT2)를 통해 입력되는 스타트 신호에 응답하여 역방향 구동전압(VDD_R)을 Q2 노드에 인가한다. 제3 더미 스테이지(DST(3))의 제2 역방향 TFT(TR2)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제2 더미 스테이지(DST(2))의 제2 역방향 TFT(TR2)에는 제3 캐리신호(Vout(3))가 스타트 신호로 입력된다. 제k 스테이지(ST(k))의 제2 역방향 TFT(TR2)에는 제2k+3 캐리신호(Vout(2k+3))가 스타트 신호로 입력된다. 제2 역방향 TFT(TR2)의 게이트전극은 제4 입력단자(VNT2)에, 드레인전극은 역방향 구동전압(VDD_R)의 입력단자에, 소스전극은 Q2 노드에 접속된다.
제3 순방향 TFT(TF3)는 제1 입력단자(VST1)를 통해 입력되는 스타트 신호에 응답하여 순방향 구동전압(VDD_F)을 제2 노드(N2)에 인가한다. 제3 더미 스테이지(DST(3))의 제3 순방향 TFT(TF3)에는 제2n-2 캐리신호(Vout(2n-2))가 스타트 신호로 입력된다. 제2 더미 스테이지(DST(2))의 제3 순방향 TFT(TF3)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제k 스테이지(ST(k))의 제3 순방향 TFT(TF3)에는 제2k-4 캐리신호(Vout(2k-4))가 스타트 신호로 입력된다. 제3 순방향 TFT(TF3)의 게이트전극은 제1 입력단자(VST1)에, 드레인전극은 순방향 구동전압(VDD_F)의 입력단자에, 소스전극은 제2 노드(N2)에 접속된다.
제3 역방향 TFT(TR3)는 제4 입력단자(VNT2)를 통해 입력되는 스타트 신호에 응답하여 역방향 구동전압(VDD_R)을 제2 노드(N2)에 인가한다. 제3 더미 스테이지(DST(3))의 제3 역방향 TFT(TR3)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제2 더미 스테이지(DST(2))의 제3 역방향 TFT(TR3))에는 제2 캐리신호(Vout(2))가 스타트 신호로 입력된다. 제k 스테이지(ST(k))의 제3 역방향 TFT(TR3)에는 제2k+3 캐리신호(Vout(2k+3))가 스타트 신호로 입력된다. 제3 역방향 TFT(TR3)의 게이트전극은 제4 입력단자(VNT2)에, 드레인전극은 역방향 구동전압(VDD_R)의 입력단자에, 소스전극은 제2 노드(N2)에 접속된다.
노드 제어부(30)는 Q1 노드를 제어하기 위한 제1 및 제2 TFT(T1, T2)와, Q2 노드를 제어하기 위한 제9 및 제10 TFT(T9, T10)와, QB1 노드를 제어하기 위한 제3 내지 제8 TFT(T3 내지 T8)와, QB2 노드를 제어하기 위한 제11 내지 제16 TFT(T11 내지 T16)를 포함한다. 제7 TFT(T7)와 제15 TFT(T15)는 각각 QB1 및 QB2 노드를 방전시키기 위한 방전 TFT로 기능한다. QB1 노드와 QB2 노드는 소정 기간(예컨대, 프레임 기간)을 주기로 교대로 활성화되기 때문에, 제7 TFT(T7)와 제15 TFT(T15)의 동작 열화는 절반 이하로 줄어든다.
제1 TFT(T1)는 QB2 노드의 전압에 따라 Q1 노드를 저전위 전압(VSS)으로 방전시킨다. 제1 TFT(T1)의 게이트전극은 QB2 노드에, 드레인전극은 Q1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제2 TFT(T2)는 QB1 노드의 전압에 따라 Q1 노드를 저전위 전압(VSS)으로 방전시킨다. 제2 TFT(T2)의 게이트전극은 QB1 노드에, 드레인전극은 Q1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.
제9 TFT(T9)는 QB1 노드의 전압에 따라 Q2 노드를 저전위 전압(VSS)으로 방전시킨다. 제9 TFT(T9)의 게이트전극은 QB1 노드에, 드레인전극은 Q2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제10 TFT(T10)는 QB2 노드의 전압에 따라 Q2 노드를 저전위 전압(VSS)으로 방전시킨다. 제10 TFT(T10)의 게이트전극은 QB2 노드에, 드레인전극은 Q2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.
제3 TFT(T3)는 다이오드-연결되어 기수 프레임 교류 구동전압(VDD_O)을 제1 노드(N1)에 인가한다. 제3 TFT(T3)의 게이트전극과 드레인전극은 기수 프레임 교류 구동전압(VDD_O)의 입력단에, 소스전극은 제1 노드(N1)에 접속된다. 제4 TFT(T4)는 Q1 노드의 전압에 따라 제1 노드(N1)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제4 TFT(T4)의 게이트전극은 Q1 노드에, 드레인전극은 제1 노드(N1)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제5 TFT(T5)는 Q1 노드의 전압에 따라 QB1 노드를 저전위 전압(VSS)으로 방전한다. 제5 TFT(T5)의 게이트전극은 Q1 노드에, 드레인전극은 QB1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제6 TFT(T6)는 제1 노드(N1)의 전압에 따라 QB1 노드를 기수 프레임 교류 구동전압(VDD_O)으로 충전한다. 제6 TFT(T6)의 게이트전극은 제1 노드(N1)에, 드레인전극은 기수 프레임 교류 구동전압(VDD_O)의 입력단에, 소스전극은 QB1 노드에 접속된다. 제7 TFT(T7)는 제2 노드(N2)의 전압에 따라 QB1 노드를 저전위 전압(VSS)으로 방전한다. 제7 TFT(T7)의 게이트전극은 제2 노드(N2)에, 드레인전극은 QB1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제8 TFT(T8)는 Q2 노드의 전압에 따라 제1 노드(N1)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제8 TFT(T8)의 게이트전극은 Q2 노드에, 드레인전극은 제1 노드(N1)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.
제11 TFT(T11)는 다이오드-연결되어 우수 프레임 교류 구동전압(VDD_E)을 제3 노드(N3)에 인가한다. 제11 TFT(T11)의 게이트전극과 드레인전극은 우수 프레임 교류 구동전압(VDD_E)의 입력단에, 소스전극은 제3 노드(N3)에 접속된다. 제12 TFT(T12)는 Q2 노드의 전압에 따라 제3 노드(N3)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제12 TFT(T12)의 게이트전극은 Q2 노드에, 드레인전극은 제3 노드(N3)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제13 TFT(T13)는 Q2 노드의 전압에 따라 QB2 노드를 저전위 전압(VSS)으로 방전한다. 제13 TFT(T13)의 게이트전극은 Q2 노드에, 드레인전극은 QB2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제14 TFT(T14)는 제3 노드(N3)의 전압에 따라 QB2 노드를 우수 프레임 교류 구동전압(VDD_E)으로 충전한다. 제14 TFT(T14)의 게이트전극은 제3 노드(N3)에, 드레인전극은 우수 프레임 교류 구동전압(VDD_E)의 입력단에, 소스전극은 QB2 노드에 접속된다. 제15 TFT(T15)는 제2 노드(N2)의 전압에 따라 QB2 노드를 저전위 전압(VSS)으로 방전한다. 제15 TFT(T15)의 게이트전극은 제2 노드(N2)에, 드레인전극은 QB2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제16 TFT(T16)는 Q1 노드의 전압에 따라 제3 노드(N3)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제16 TFT(T16)의 게이트전극은 Q1 노드에, 드레인전극은 제3 노드(N3)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.
제3 더미 스테이지(DST(3))의 출력부(40)는 제4 더미펄스(Dout(4))를 발생하는 제1 출력부와, 제5 더미펄스(Dout(5))를 발생하는 제2 출력부를 포함한다. 제2 더미 스테이지(DST(2))의 출력부(40)는 제2 더미펄스(Dout(2))를 발생하는 제1 출력부와, 제3 더미펄스(Dout(3))를 발생하는 제2 출력부를 포함한다. 제k 스테이지(ST(k))의 출력부(40)는 제2k-1 스캔펄스(Vout(2k-1))를 발생하는 제1 출력부와, 제2k 스캔펄스(Vout(2k))를 발생하는 제2 출력부를 포함한다.
제1 출력부는 Q1 노드의 전압에 따라 턴-온 되어 제1 출력노드(NO1)를 게이트 쉬프트 클럭(CLK A)으로 충전시키는 제1 풀업 TFT(TU1), QB1 노드의 전압에 따라 턴-온 되어 제1 출력노드(NO1)를 저전위 전압(VSS)으로 방전하는 제1-1 풀다운 TFT(TD11), 및 QB2 노드의 전압에 따라 턴-온 되어 제1 출력노드(NO1)를 저전위 전압(VSS)으로 방전하는 제1-2 풀다운 TFT(TD12)를 포함한다.
제1 풀업 TFT(TU1)는 Q1 노드의 부트스트래핑으로 인해 턴-온 됨으로써, 게이트 쉬프트 클럭(CLK A)으로 제1 출력 노드(NO1)를 충전하여 제1 출력부의 출력을 발생시킨다. 제1 풀업 TFT(TU1)의 게이트전극은 Q1 노드에, 드레인전극은 게이트 쉬프트 클럭(CLK A)의 입력단에, 소스전극은 제1 출력 노드(NO1)에 접속된다. 제1-1 및 제1-2 풀다운 TFT(TD11,TD12)는 더미펄스, 또는 제2k-1 스캔펄스(Vout(2k-1))가 폴링 유지되도록 각각 QB1 노드 및 QB2 노드의 전압에 따라 제1 출력 노드(NO1)를 저전위 전압(VSS)으로 방전시킨다. 제1-1 풀다운 TFT(TD11)의 게이트전극은 QB1 노드에, 드레인전극은 제1 출력 노드(NO1)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 제1-2 풀다운 TFT(TD12)의 게이트전극은 QB2 노드에, 드레인전극은 제1 출력 노드(NO1)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다.
제3 더미 스테이지(DST(3))의 제4 더미펄스(Dout(4))는 제n-1 스테이지(ST(n-1))의 제4 입력단자(VNT2)에 캐리신호로 공급된다. 제2 더미 스테이지(DST(2))의 제2 더미펄스(Dout(2))는 제1 스테이지(ST(1))의 제2 입력단자(VST2)에 캐리신호로 공급된다. 제k 스테이지(ST(k))의 제2k-1 스캔펄스(Vout(2k-1))는 제k-2 스테이지(ST(k-2))의 제4 입력단자(VNT2)와, 제k+1 스테이지(ST(k+1))의 제2 입력단자(VST2)에 캐리신호로 공급된다. 또한, 제k 스테이지(ST(k))로부터 발생한 제2k-1 스캔펄스(Vout(2k-1))는 제1 출력채널(CH1)을 통해 해당 스캔라인에 공급된다.
제2 출력부는 Q2 노드의 전압에 따라 턴-온 되어 제2 출력노드(NO2)를 게이트 쉬프트 클럭(CLK B)으로 충전시키는 제2 풀업 TFT(TU2), QB1 노드의 전압에 따라 턴-온 되어 제2 출력노드(NO2)를 저전위 전압(VSS)으로 방전하는 제2-1 풀다운 TFT(TD21), 및 QB2 노드의 전압에 따라 턴-온 되어 제2 출력노드(NO2)를 저전위 전압(VSS)으로 방전하는 제2-2 풀다운 TFT(TD22)를 포함한다.
제2 풀업 TFT(TU2)는 Q2 노드의 부트스트래핑으로 인해 턴-온 됨으로써, 게이트 쉬프트 클럭(CLK B)으로 제2 출력 노드(NO2)를 충전하여 더미펄스 또는 제2k 스캔펄스(Vout(2k))를 라이징시킨다. 제2 풀업 TFT(TU2)의 게이트전극은 Q2 노드에, 드레인전극은 게이트 쉬프트 클럭(CLK B)의 입력단에, 소스전극은 제2 출력 노드(NO2)에 각각 접속된다. 제2-1 및 제2-2 풀다운 TFT(TD21, TD22)는 더미펄스 또는 제2k 스캔펄스(Vout(2k))가 폴링 유지되도록 각각 QB1 노드 및 QB2 노드의 전압에 따라 제2 출력 노드(NO2)를 방전시킨다. 제2-1 풀다운 TFT(TD21)의 게이트전극은 QB1 노드에, 드레인전극은 제2 출력 노드(NO2)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 제2-2 풀다운 TFT(TD22)의 게이트전극은 QB2 노드에, 드레인전극은 제2 출력 노드(NO2)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다.
제3 더미 스테이지(DST(3))의 제5 더미펄스(Dout(5))는 제n-1 스테이지(ST(n-1))의 제3 입력단자(VNT1)에 캐리신호로 공급된다. 제2 더미 스테이지(DST(2))의 제3 더미펄스(Dout(3))는 캐리신호로서, 제2 스테이지(ST(2))의 제1 입력단자(VST1)에 캐리신호로 공급된다. 제k 스테이지(ST(k))의 제2k 스캔펄스(Vout(2k))는 제k-1 스테이지(ST(k-1))의 제3 입력단자(VNT1)와, 제k+2 스테이지(ST(k+2))의 제1 입력단자(VST1)에 캐리신호로 공급된다. 또한, 제k 스테이지(ST(k))로부터 발생한 제2k 스캔펄스(Vout(2k))는 제2 출력채널(CH2)을 통해 해당 스캔라인에 공급된다.
도 3은 순방향 쉬프트 동작시, 제3 더미 스테이지(DST(3))의 입력 및 출력 신호를 보여 준다. 제3 더미 스테이지(DST(3))의 순방향 쉬프트 동작을 도 2 및 도 3을 결부하여 단계적으로 설명하면 다음과 같다.
도 2 및 도 3을 참조하면, 순방향 쉬프트 모드에서 순방향 게이트 스타트 펄스(VST)가 발생되고, 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)은 제1 게이트 쉬프트 클럭(CLK1)으로부터 제6 게이트 쉬프트 클럭(CLK6)까지 순차적으로 지연되는 순환 클럭으로 발생된다. 순방향 쉬프트 모드에서, 순방향 구동전압(VDD_F)은 게이트 하이 전압(VGH) 레벨로 입력되고, 역방향 구동전압(VDD_R)은 게이트 로우 전압(VGL) 레벨로 입력된다. 순방향 쉬프트 모드에서, 제3 더미 스테이지(DST(3))에 입력되는 "CLK A"는 "CLK 1"으로, "CLK B"는 "CLK 2"로 가정한다.
먼저, 순방향 쉬프트 모드에서 제3 더미 스테이지(DST(3))가 기수 프레임(Odd Frame)에서 동작하는 것을 설명한다. 여기서, 기수 프레임(Odd Frame)은 기수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 기수 번째에 배치된 프레임군을 포함할 수 있다. 기수 프레임에서, 기수 프레임 교류 구동전압(VDD_O)은 게이트 하이 전압(VGH) 레벨로 입력되고, 우수 프레임 교류 구동전압(VDD_E)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, 기수 프레임에서, QB2 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB2 노드에 게이트전극이 연결된 TFT들(T1, T10, TD12, TD22)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다. 도 3에서 "VQ1"은 Q1 노드의 전위를, "VQ2"는 Q2 노드의 전위를, "VQB1"은 QB1 노드의 전위를, "VQB2"은 QB2 노드의 전위를 각각 나타낸다.
T1 시간에, 제1 입력단자(VST1)를 통해 제2n-2 캐리신호(Vout(2n-2)가 스타트 신호로서 입력된다. 제2n-2 캐리신호(Vout(2n-2)에 응답하여 제1 및 제3 순방향 TFT(TF1,TF3)가 턴-온 된다. 그 결과, Q1 노드는 게이트 하이 전압(VGH)으로 충전되고, QB1 노드는 게이트 로우 전압(VGL)으로 방전된다.
T2 시간에, 제2 입력단자(VST2)를 통해 제2n-1 캐리신호(Vout(2n-1))가 스타트 신호로서 입력된다. 제2n-1 캐리신호(Vout(2n-1))에 응답하여 제2 순방향 TFT(TF2)가 턴-온 된다. 그 결과, Q2 노드는 게이트 하이 전압(VGH)으로 충전된다. Q1 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T3 시간에, Q1 노드는 게이트 하이 전압(VGH)을 유지하고, Q2 노드는 게이트 하이 전압(VGH)을 유지한다. QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T4 시간에, 제1 풀업 TFT(TU1)의 드레인전극에는 제1 게이트 쉬프트 클럭(CLK1)이 인가된다. Q1 노드의 전압은 제1 풀업 TFT(TU1)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제1 풀업 TFT(TU1)를 턴-온 시킨다. 따라서, T4 시간에 제1 출력 노드(NO1)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제4 더미펄스(Dout(4))를 라이징시킨다. Q2 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T5 시간에, 제2 풀업 TFT(TU2)의 드레인전극에는 제2 게이트 쉬프트 클럭(CLK2)이 인가된다. Q2 노드의 전압은 제2 풀업 TFT(TU2)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제2 풀업 TFT(TU2)를 턴-온 시킨다. 따라서, T5 시간에 제2 출력 노드(NO2)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제5 더미펄스(Dout(5)를 라이징시킨다. Q1 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T6 및 T7시간에, Q1 노드는 게이트 하이 전압(VGH)을 유지하고, Q2 노드는 게이트 하이 전압(VGH)을 유지한다. QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T8 시간에, 초기화 단자(VRST)를 통해 초기화 펄스(RST)가 초기화 신호로서 입력된다. 초기화 펄스(RST)에 응답하여 제1 초기화 TFT(Trt1)가 턴-온된다. 그 결과, Q1 노드는 게이트 로우 전압(VGL)으로 방전된다. Q1 노드의 방전으로 인해 제1 풀업 TFT(TU1)가 턴-오프 된다. 따라서, 제4 더미펄스(Dout(4))는 게이트 로우 전압(VGL)으로 폴링된다.
또한, 초기화 펄스(RST)에 응답하여 제2 초기화 TFT(Trt2)가 턴-온된다. 그 결과, Q2 노드는 게이트 로우 전압(VGL)으로 방전된다. Q2 노드의 방전으로 인해 제2 풀업 TFT(TU2)가 턴-오프 된다. 따라서, 제5 더미펄스(Dout(5))는 게이트 로우 전압(VGL)으로 폴링된다.
Q1 및 Q2 노드의 방전으로 인해, 제4 TFT(T4), 제5 TFT(T5), 제8 TFT(T8), 제12 TFT(T12), 제13 TFT(T13), 및 제14 TFT(T14)가 턴-오프 되기 때문에, QB1 노드는 제6 TFT(T6)를 통해 인가되는 게이트 하이 전압(VGH) 레벨의 기수 프레임 교류 구동전압(VDD_O)으로 충전된다. QB1 노드의 충전으로 인해 제1 및 제2 풀다운 TFT(TD11,TD21)가 턴-온 된다. 이에 따라, 제1 출력노드(NO1)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제4 더미펄스(Dout(4))를 게이트 로우 전압(VGL)으로 유지시킨다. 제2 출력노드(NO2)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제5 더미펄스(Dout(5))를 게이트 로우 전압(VGL)로 유지시킨다.
다음으로, 순방향 쉬프트 모드에서 제3 더미 스테이지(DST(3))가 우수 프레임(Even Frame)에서 동작하는 것을 설명한다. 여기서, 우수 프레임(Even Frame)은 우수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 우수 번째에 배치된 프레임군을 포함할 수 있다. 우수 프레임에서, 우수 프레임 교류 구동전압(VDD_E)은 게이트 하이 전압(VGH) 레벨로 입력되고, 홀수 프레임 교류 구동전압(VDD_O)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB1 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB1 노드에 게이트전극이 연결된 TFT들(T2, T9, TD11, TD21)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다.
우수 프레임(Even Frame)에서의 동작은, QB2 노드에 의해 출력 노드들(NO1, NO2)의 전압이 제어된다는 것이 기수 프레임에서의 동작과 다를 뿐, 제4 더미펄스(Dout(4)) 및 제5 더미펄스(Dout(5))의 발생 타이밍은 실질적으로 기수 프레임에서와 동일하다. 따라서, 우수 프레임(Even Frame)에서의 자세한 동작 설명은 생략하기로 한다.
또한, 순방향 쉬프트 모드에서, 제2 더미 스테이지(DST(2))는 제1 및 제2 입력단자(VST1, VST2)에 스타트 신호로서 순방향 게이트 스타트 펄스(VST)가 입력된다는 것이 다를 뿐, 제2 및 제3 더미펄스(DST(2), DST(3))의 출력은 제3 더미 스테이지(DST(3))에서 설명한 바와 같다.
나아가, 순방향 쉬프트 모드에서, 제k 스테이지(ST(k))는 제3 입력단자(VNT3)에 리셋신호로서 제2k+2 캐리신호(Vout(2k+2))가 입력되고, 제4 입력단자(VNT4)에 리셋신호로서 제2k+3 캐리신호(Vout(2k+3))가 입력되는 것이 제3 더미 스테이지(DST(3))와 다르다. 또한, 제k 스테이지(ST(k))는 초기화 단자(VRST)에 초기화 신호로서 게이트 스타트 펄스(VST)가 입력되는 것이 제3 더미 스테이지(DST(3))와 다르다. 제k 스테이지(ST(k))는 입력되는 신호의 차이로 인해 제3 더미 스테이지(DST(3))의 동작과 약간 차이가 있지만, 스캔펄스의 출력은 제3 더미 스테이지(DST(3))에서 설명한 바와 같다.
도 4는 역방향 쉬프트 동작시, 제2 더미 스테이지(DST(2))의 입력 및 출력 신호를 보여 준다. 제2 더미 스테이지(DST(2))의 역방향 쉬프트 동작을 도 2 및 도 4를 결부하여 단계적으로 설명하면 다음과 같다.
도 2 및 도 4를 참조하면, 역방향 쉬프트 모드에서 역방향 게이트 스타트 펄스(VST)가 발생되고, 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)은 제6 게이트 쉬프트 클럭(CLK6)으로부터 제1 게이트 쉬프트 클럭(CLK1)까지 순차적으로 지연되는 순환 클럭으로 발생된다. 역방향 쉬프트 모드에서, 역방향 구동전압(VDD_R)은 게이트 하이 전압(VGH) 레벨로 입력되고, 순방향 구동전압(VDD_F)은 게이트 로우 전압(VGL) 레벨로 입력된다. 역방향 쉬프트 모드에서, 제2 더미 스테이지(DST(2))에 입력되는 "CLK A"는 "CLK 5"으로, "CLK B"는 "CLK 6"로 가정한다.
먼저, 역방향 쉬프트 모드에서 제2 더미 스테이지(DST(2))가 기수 프레임(Odd Frame)에서 동작하는 것을 설명한다. 여기서, 기수 프레임(Odd Frame)은 기수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 기수 번째에 배치된 프레임군을 포함할 수 있다. 기수 프레임에서, 기수 프레임 교류 구동전압(VDD_O)은 게이트 하이 전압(VGH) 레벨로 입력되고, 우수 프레임 교류 구동전압(VDD_E)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, 기수 프레임에서, QB2 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB2 노드에 게이트전극이 연결된 TFT들(T1, T10, TD12, TD22)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다. 도 3에서 "VQ1"은 Q1 노드의 전위를, "VQ2"는 Q2 노드의 전위를, "VQB1"은 QB1 노드의 전위를, "VQB2"은 QB2 노드의 전위를 각각 나타낸다.
T1 시간에, 제4 입력단자(VNT2)를 통해 제3 캐리신호(Vout(3))가 스타트 신호로서 입력된다. 제3 캐리신호(Vout(3))에 응답하여 제2 및 제3 역방향 TFT(TR2, TR3)가 턴-온 된다. 그 결과, Q2 노드는 게이트 하이 전압(VGH)으로 충전되고, QB1 노드는 게이트 로우 전압(VGL)으로 방전된다.
T2 시간에, 제3 입력단자(VST3)를 통해 제2 캐리신호(Vout(2))가 스타트 신호로서 입력된다. 제2 캐리신호(Vout(2))에 응답하여 제1 역방향 TFT(TR1)가 턴-온 된다. 그 결과, Q1 노드는 게이트 하이 전압(VGH)으로 충전된다. Q1 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T3 시간에, Q1 노드는 게이트 하이 전압(VGH)을 유지하고, Q2 노드는 게이트 하이 전압(VGH)을 유지한다. QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T4 시간에, 제2 풀업 TFT(TU2)의 드레인전극에는 제6 게이트 쉬프트 클럭(CLK6)이 인가된다. Q2 노드의 전압은 제2 풀업 TFT(TU2)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제2 풀업 TFT(TU2)를 턴-온 시킨다. 따라서, T4 시간에 제2 출력 노드(NO2)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제3 더미펄스(Dout(3))를 라이징시킨다. Q1 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T5 시간에, 제1 풀업 TFT(TU1)의 드레인전극에는 제5 게이트 쉬프트 클럭(CLK5)이 인가된다. Q1 노드의 전압은 제1 풀업 TFT(TU1)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제1 풀업 TFT(TU1)를 턴-온 시킨다. 따라서, T5 시간에 제1 출력 노드(NO1)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제2 더미펄스(Dout(2)를 라이징시킨다. Q2 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T6 및 T7시간에, Q1 노드는 게이트 하이 전압(VGH)을 유지하고, Q2 노드는 게이트 하이 전압(VGH)을 유지한다. QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T8 시간에, 초기화 단자(VRST)를 통해 초기화 펄스(RST)가 초기화 신호로서 입력된다. 초기화 펄스(RST)에 응답하여 제2 초기화 TFT(Trt2)가 턴-온된다. 그 결과, Q2 노드는 게이트 로우 전압(VGL)으로 방전된다. Q2 노드의 방전으로 인해 제2 풀업 TFT(TU2)가 턴-오프 된다. 따라서, 제3 더미펄스(Dout(3))는 게이트 로우 전압(VGL)으로 폴링된다.
또한, 초기화 펄스(RST)에 응답하여 제1 초기화 TFT(Trt1)가 턴-온된다. 그 결과, Q1 노드는 게이트 로우 전압(VGL)으로 방전된다. Q1 노드의 방전으로 인해 제1 풀업 TFT(TU1)가 턴-오프 된다. 따라서, 제2 더미펄스(Dout(2))는 게이트 로우 전압(VGL)으로 폴링된다.
Q1 및 Q2 노드의 방전으로 인해, 제4 TFT(T4), 제5 TFT(T5), 제8 TFT(T8), 제12 TFT(T12), 제13 TFT(T13), 및 제14 TFT(T14)가 턴-오프 되기 때문에, QB1 노드는 제6 TFT(T6)를 통해 인가되는 게이트 하이 전압(VGH) 레벨의 기수 프레임 교류 구동전압(VDD_O)으로 충전된다. QB1 노드의 충전으로 인해 제1 및 제2 풀다운 TFT(TD11, TD21)가 턴-온 된다. 이에 따라, 제2 출력노드(NO2)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제3 더미펄스(Dout(3))를 게이트 로우 전압(VGL)으로 유지시킨다. 제1 출력노드(NO1)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제2 더미펄스(Dout(2))를 게이트 로우 전압(VGL)으로 유지시킨다.
다음으로, 역방향 쉬프트 모드에서 제2 더미 스테이지(DST(2))가 우수 프레임(Even Frame)에서 동작하는 것을 설명한다. 여기서, 우수 프레임(Even Frame)은 우수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 우수 번째에 배치된 프레임군을 포함할 수 있다. 우수 프레임에서, 우수 프레임 교류 구동전압(VDD_E)은 게이트 하이 전압(VGH) 레벨로 입력되고, 홀수 프레임 교류 구동전압(VDD_O)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB1 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB1 노드에 게이트전극이 연결된 TFT들(T2, T9, TD11, TD21)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다.
우수 프레임(Even Frame)에서의 동작은, QB2 노드에 의해 출력 노드들(NO1, NO2)의 전압이 제어된다는 것이 기수 프레임에서의 동작과 다를 뿐, 제2 더미펄스(Dout(2)) 및 제3 더미펄스(Dout(3))의 발생 타이밍은 실질적으로 기수 프레임에서와 동일하다. 따라서, 우수 프레임(Even Frame)에서의 자세한 동작 설명은 생략하기로 한다.
또한, 역방향 쉬프트 모드에서, 제3 더미 스테이지(DST(3))는 제3 및 제4 입력단자(VNT1, VNT2)에 스타트 신호로서 게이트 스타트 펄스(VST)가 입력된다는 것이 다를 뿐, 제4 및 제5 더미펄스(DST(4), DST(5)))의 출력은 제2 더미 스테이지(DST(2))에서 설명한 바와 같다.
나아가, 역방향 쉬프트 모드에서, 제k 스테이지(ST(k))는 제1 입력단자(VST1)에 리셋신호로서 제2k-4 캐리신호(Vout(2k-4))가 입력되고, 제2 입력단자(VST2)에 리셋신호로서 제2k-3 캐리신호(Vout(2k-3))가 입력되는 것이 제2 더미 스테이지(DST(2))와 다르다. 또한, 제k 스테이지(ST(k))는 초기화 단자(VRST)에 초기화 신호로서 게이트 스타트 펄스(VST)가 입력되는 것이 제2 더미 스테이지(DST(2))와 다르다. 제k 스테이지(ST(k))는 입력되는 신호의 차이로 인해 제2 더미 스테이지(DST(2))의 동작과 약간 차이가 있지만, 스캔펄스의 출력방법은 제2 더미 스테이지(DST(2))에서 설명한 바와 같다.
도 5는 제4 더미 스테이지(DST(4))의 회로 구성을 보여주는 회로도이다. 제1 더미 스테이지(DST(1))의 회로 구성은 도 5와 실질적으로 동일하다. 도 5를 참조하면, 제4 더미 스테이지(DST(4))의 클럭 단자에는 6상 클럭들 중 1 개의 게이트 쉬프트 클럭(CLK A, CLK B)이 입력된다.
제4 더미 스테이지(DST(4))는 초기화 단자(VRST)에 입력되는 초기화신호에 응답하여 Q 노드를 초기화시키는 초기화부(10), 제1 입력단자(VST1)를 통해 입력되는 신호와 제2 입력단자(VNT1)를 통해 입력되는 신호들에 응답하여 스캔 방향을 전환하기 위한 스캔방향 제어부(20), Q 노드와 QB1 및 QB2 노드의 충방전을 제어하는 노드 제어부(30), 및 노드들(Q, QB1, QB2)의 전압에 따라 더미펄스(Dout(6))를 출력하는 출력부(40)를 구비한다.
초기화부(10)는 초기화 TFT(Trt)를 포함한다. 초기화 TFT(Trt)는 초기화 단자(VRST)에 입력되는 초기화 신호에 응답하여 Q 노드를 저전위 전압(VSS)으로 초기화시킨다. 저전위 전압(VSS)은 기저전압(GND) 또는 게이트 로우 전압(VGL)으로 설정될 수 있다. 초기화 TFT(Trt)의 게이트전극은 초기화 단자(VRST)에, 드레인전극은 Q 노드에, 소스전극은 저전위 전압(VSS)의 입력단자에 접속된다.
스캔방향 제어부(20)는 제1 및 제2 순방향 TFT(TF1, TF2)와 제1 및 제2 역방향 TFT(TR1, TR2)를 포함한다. 제1 순방향 TFT(TF1)는 제1 입력단자(VST1)를 통해 입력되는 스타트 신호에 응답하여 순방향 구동전압(VDD_F)을 Q 노드에 인가한다. 제4 더미 스테이지(DST(4))의 제1 순방향 TFT(TF1)에는 제2n 캐리신호(Vout(2n))가 스타트 신호로 입력된다. 제2 더미 스테이지(DST(2))의 제1 순방향 TFT(TF1)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제1 순방향 TFT(TF1)의 게이트전극은 제1 입력단자(VST1)에, 드레인전극은 순방향 구동전압(VDD_F)의 입력단자에, 소스전극은 Q 노드에 접속된다.
제1 역방향 TFT(TR1)는 제2 입력단자(VNT1)를 통해 입력되는 스타트 신호에 응답하여 역방향 구동전압(VDD_R)을 Q 노드에 인가한다. 제4 더미 스테이지(DST(4))의 제1 역방향 TFT(TR1)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제1 더미 스테이지(DST(1))의 제1 역방향 TFT(TR1)에는 제1 캐리신호(Vout(1))가 스타트 신호로 입력된다. 제1 역방향 TFT(TR1)의 게이트전극은 제2 입력단자(VNT1)에, 드레인전극은 역방향 구동전압(VDD_R)의 입력단자에, 소스전극은 Q1 노드에 접속된다.
제2 순방향 TFT(TF2)는 제1 입력단자(VST1)를 통해 입력되는 스타트 신호에 응답하여 순방향 구동전압(VDD_F)을 제2 노드(N2)에 인가한다. 제4 더미 스테이지(DST(4))의 제2 순방향 TFT(TF2)에는 제2n 캐리신호(Vout(2n))가 스타트 신호로 입력된다. 제1 더미 스테이지(DST(1))의 제2 순방향 TFT(TF2)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제2 순방향 TFT(TF2)의 게이트전극은 제1 입력단자(VST1)에, 드레인전극은 순방향 구동전압(VDD_F)의 입력단자에, 소스전극은 제2 노드(N2)에 접속된다.
제2 역방향 TFT(TR2)는 제2 입력단자(VNT1)를 통해 입력되는 스타트 신호에 응답하여 역방향 구동전압(VDD_R)을 제2 노드(N2)에 인가한다. 제4 더미 스테이지(DST(4))의 제2 역방향 TFT(TR2)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제1 더미 스테이지(DST(1))의 제2 역방향 TFT(TR2)에는 제1 캐리신호(Vout(1))가 스타트 신호로 입력된다. 제2 역방향 TFT(TR2)의 게이트전극은 제2 입력단자(VNT1)에, 드레인전극은 역방향 구동전압(VDD_R)의 입력단자에, 소스전극은 제2 노드(N2)에 접속된다.
노드 제어부(30)는 Q 노드를 제어하기 위한 제1 및 제2 TFT(T1, T2)와, QB1 노드를 제어하기 위한 제3 내지 제7 TFT(T3 내지 T7)와, QB2 노드를 제어하기 위한 제8 내지 제12 TFT(T8 내지 T12)를 포함한다. 제7 TFT(T7)와 제12 TFT(T12)는 각각 QB1 및 QB2 노드를 방전시키기 위한 방전 TFT로 기능한다. QB1 노드와 QB2 노드는 소정 기간(예컨대, 프레임 기간)을 주기로 교대로 활성화되기 때문에, 제7 TFT(T7)와 제12 TFT(T12)의 동작 열화는 절반 이하로 줄어든다.
제1 TFT(T1)는 QB2 노드의 전압에 따라 Q 노드를 저전위 전압(VSS)으로 방전시킨다. 제1 TFT(T1)의 게이트전극은 QB2 노드에, 드레인전극은 Q 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제2 TFT(T2)는 QB1 노드의 전압에 따라 Q 노드를 저전위 전압(VSS)으로 방전시킨다. 제2 TFT(T2)의 게이트전극은 QB1 노드에, 드레인전극은 Q 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.
제3 TFT(T3)는 다이오드-연결되어 기수 프레임 교류 구동전압(VDD_O)을 제1 노드(N1)에 인가한다. 제3 TFT(T3)의 게이트전극과 드레인전극은 기수 프레임 교류 구동전압(VDD_O)의 입력단에, 소스전극은 제1 노드(N1)에 접속된다. 제4 TFT(T4)는 Q 노드의 전압에 따라 제1 노드(N1)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제4 TFT(T4)의 게이트전극은 Q 노드에, 드레인전극은 제1 노드(N1)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제5 TFT(T5)는 Q 노드의 전압에 따라 QB1 노드를 저전위 전압(VSS)으로 방전한다. 제5 TFT(T5)의 게이트전극은 Q 노드에, 드레인전극은 QB1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제6 TFT(T6)는 제1 노드(N1)의 전압에 따라 QB1 노드를 기수 프레임 교류 구동전압(VDD_O)으로 충전한다. 제6 TFT(T6)의 게이트전극은 제1 노드(N1)에, 드레인전극은 기수 프레임 교류 구동전압(VDD_O)의 입력단에, 소스전극은 QB1 노드에 접속된다. 제7 TFT(T7)는 제2 노드(N2)의 전압에 따라 QB1 노드를 저전위 전압(VSS)으로 방전한다. 제7 TFT(T7)의 게이트전극은 제2 노드(N2)에, 드레인전극은 QB1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.
제8 TFT(T8)의 게이트전극과 드레인전극은 우수 프레임 교류 구동전압(VDD_E)의 입력단에, 소스전극은 제3 노드(N3)에 접속된다. 제9 TFT(T9)는 Q 노드의 전압에 따라 제3 노드(N3)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제9 TFT(T9)의 게이트전극은 Q 노드에, 드레인전극은 제3 노드(N3)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제10 TFT(T10)는 Q 노드의 전압에 따라 QB2 노드를 저전위 전압(VSS)으로 방전한다. 제10 TFT(T10)의 게이트전극은 Q 노드에, 드레인전극은 QB2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제11 TFT(T11)는 제3 노드(N3)의 전압에 따라 QB2 노드를 우수 프레임 교류 구동전압(VDD_E)으로 충전한다. 제11 TFT(T11)의 게이트전극은 제3 노드(N3)에, 드레인전극은 우수 프레임 교류 구동전압(VDD_E)의 입력단에, 소스전극은 QB2 노드에 접속된다. 제12 TFT(T12)는 제2 노드(N2)의 전압에 따라 QB2 노드를 저전위 전압(VSS)으로 방전한다. 제12 TFT(T12)의 게이트전극은 제2 노드(N2)에, 드레인전극은 QB2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.
제4 더미 스테이지(DST(4))의 출력부(40)는 제6 더미펄스(Dout(6))를 발생하는 출력부를 포함한다. 제1 더미 스테이지(DST(1))의 출력부(40)는 제1 더미펄스(Dout(1))를 발생하는 출력부를 포함한다.
출력부는 Q 노드의 전압에 따라 턴-온 되어 출력노드(NO)를 게이트 쉬프트 클럭(CLK A)로 충전시키는 풀업 TFT(TU), QB1 노드의 전압에 따라 턴-온 되어 출력노드(NO)를 저전위 전압(VSS)으로 방전하는 제1 풀다운 TFT(TD1), 및 QB2 노드의 전압에 따라 턴-온 되어 출력노드(NO)를 저전위 전압(VSS)으로 방전하는 제2 풀다운 TFT(TD2)를 포함한다.
풀업 TFT(TU)는 Q 노드의 부트스트래핑으로 인해 턴-온 됨으로써, 게이트 쉬프트 클럭(CLK A)으로 출력 노드(NO)를 충전하여 출력부의 출력을 발생시킨다. 풀업 TFT(TU)의 게이트전극은 Q 노드에, 드레인전극은 게이트 쉬프트 클럭(CLK A)의 입력단에, 소스전극은 출력 노드(NO)에 접속된다. 제1 및 제2 풀다운 TFT(TD1, TD2)는 제6 더미펄스(DST(6))가 폴링 유지되도록 각각 QB1 노드 및 QB2 노드의 전압에 따라 출력 노드(NO)를 저전위 전압(VSS)으로 방전시킨다. 제1 풀다운 TFT(TD1)의 게이트전극은 QB1 노드에, 드레인전극은 출력 노드(NO)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 제2 풀다운 TFT(TD2)의 게이트전극은 QB2 노드에, 드레인전극은 출력 노드(NO)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다.
제4 더미 스테이지(DST(4))의 제6 더미펄스(Dout(6))는 제n 스테이지(ST(n))의 제4 입력단자(VNT2)에 캐리신호로 공급된다. 제1 더미 스테이지(DST(1))의 제1 더미펄스(Dout(1))는 제1 스테이지(ST(1))의 제1 입력단자(VST1)에 캐리신호로 공급된다.
도 6은 순방향 쉬프트 동작시, 제4 더미 스테이지(DST(4))의 입력 및 출력 신호를 보여주는 파형도이다. 제4 더미 스테이지(DST(4))의 순방향 쉬프트 동작을 도 5 및 도 6을 결부하여 단계적으로 설명하면 다음과 같다.
도 5 및 도 6을 참조하면, 순방향 쉬프트 모드에서 순방향 게이트 스타트 펄스(VST)가 발생되고, 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)은 제1 게이트 쉬프트 클럭(CLK1)으로부터 제6 게이트 쉬프트 클럭(CLK6)까지 순차적으로 지연되는 순환 클럭으로 발생된다. 순방향 쉬프트 모드에서, 순방향 구동전압(VDD_F)은 게이트 하이 전압(VGH) 레벨로 입력되고, 역방향 구동전압(VDD_R)은 게이트 로우 전압(VGL) 레벨로 입력된다. 순방향 쉬프트 모드에서, 제4 더미 스테이지(DST(4))에 입력되는 "CLK A"는 "CLK 3"으로 가정한다.
먼저, 순방향 쉬프트 모드에서 제4 더미 스테이지(DST(4))가 기수 프레임(Odd Frame)에서 동작하는 것을 설명한다. 여기서, 기수 프레임(Odd Frame)은 기수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 기수 번째에 배치된 프레임군을 포함할 수 있다. 기수 프레임에서, 기수 프레임 교류 구동전압(VDD_O)은 게이트 하이 전압(VGH) 레벨로 입력되고, 우수 프레임 교류 구동전압(VDD_E)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, 기수 프레임에서, QB2 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB2 노드에 게이트전극이 연결된 TFT들(T1, TD2)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다. 도 3에서 "VQ1"은 Q1 노드의 전위를, "VQB1"은 QB1 노드의 전위를, "VQB2"은 QB2 노드의 전위를 각각 나타낸다.
T1 시간에, 제1 입력단자(VST1)를 통해 제2n 캐리신호(Vout(2n)가 스타트 신호로서 입력된다. 제2n 캐리신호(Vout(2n)에 응답하여 제1 및 제3 순방향 TFT(TF1,TF3)가 턴-온 된다. 그 결과, Q 노드는 게이트 하이 전압(VGH)으로 충전되고, QB1 노드는 게이트 로우 전압(VGL)으로 방전된다.
T2 및 T3 시간에, Q 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T4 시간에, 풀업 TFT(TU)의 드레인전극에는 제3 게이트 쉬프트 클럭(CLK3)이 인가된다. Q 노드의 전압은 풀업 TFT(TU)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 풀업 TFT(TU)를 턴-온 시킨다. 따라서, T4 시간에 출력 노드(NO)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제6 더미펄스(Dout(6))를 라이징시킨다. QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T5 시간에, 풀업 TFT(TU)의 드레인전극에 제3 게이트 쉬프트 클럭(CLK3)이 더이상 인가되지 않으므로, Q 노드의 전압은 게이트 하이 전압을 유지하고, 풀업 TFT(TU)는 턴-오프 된다. 따라서, 제6 더미펄스(Dout(6))는 게이트 로우 전압(VGL)으로 폴링된다. QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T6 시간에, 초기화 단자(VRST)를 통해 초기화 펄스(RST)가 초기화 신호로서 입력된다. 초기화 펄스(RST)에 응답하여 초기화 TFT(Trt)가 턴-온된다. 그 결과, Q 노드는 게이트 로우 전압(VGL)으로 방전된다.
Q 노드의 방전으로 인해, 제4 TFT(T4), 제5 TFT(T5), 제9 TFT(T9), 및 제10 TFT(T10)가 턴-오프 되기 때문에, QB1 노드는 제6 TFT(T6)를 통해 인가되는 게이트 하이 전압(VGH) 레벨의 기수 프레임 교류 구동전압(VDD_O)으로 충전된다. QB1 노드의 충전으로 인해 제1 풀다운 TFT(TD1)가 턴-온 된다. 이에 따라, 출력노드(NO)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제6 더미펄스(Dout(6))를 게이트 로우 전압(VGL)으로 유지시킨다.
다음으로, 순방향 쉬프트 모드에서 제4 더미 스테이지(DST(4))가 우수 프레임(Even Frame)에서 동작하는 것을 설명한다. 여기서, 우수 프레임(Even Frame)은 우수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 우수 번째에 배치된 프레임군을 포함할 수 있다. 우수 프레임에서, 우수 프레임 교류 구동전압(VDD_E)은 게이트 하이 전압(VGH) 레벨로 입력되고, 홀수 프레임 교류 구동전압(VDD_O)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB1 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB1 노드에 게이트전극이 연결된 TFT들(T2, TD2)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다.
우수 프레임(Even Frame)에서의 동작은, QB2 노드에 의해 출력 노드들(NO)의 전압이 제어된다는 것이 기수 프레임에서의 동작과 다를 뿐, 제6 더미펄스(Dout(6))의 발생 타이밍은 실질적으로 기수 프레임에서와 동일하다. 따라서, 우수 프레임(Even Frame)에서의 자세한 동작 설명은 생략하기로 한다.
또한, 순방향 쉬프트 모드에서, 제1 더미 스테이지(DST(1))는 제1 입력단자(VST1)에 스타트 신호로서 게이트 스타트 펄스(VST)가 입력된다는 것이 다를 뿐, 제1 더미펄스(DST(1))의 출력은 제4 더미 스테이지(DST(4))에서 설명한 바와 같다.
도 7은 역방향 쉬프트 동작시, 제1 더미 스테이지(DST(1))의 입력 및 출력 신호를 보여주는 파형도이다. 제1 더미 스테이지(DST(1))의 역방향 쉬프트 동작을 도 5 및 도 7을 결부하여 단계적으로 설명하면 다음과 같다.
도 5 및 도 7을 참조하면, 역방향 쉬프트 모드에서 역방향 게이트 스타트 펄스(VST)가 발생되고, 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)은 제6 게이트 쉬프트 클럭(CLK6)으로부터 제1 게이트 쉬프트 클럭(CLK1)까지 순차적으로 지연되는 순환 클럭으로 발생된다. 역방향 쉬프트 모드에서, 역방향 구동전압(VDD_R)은 게이트 하이 전압(VGH) 레벨로 입력되고, 순방향 구동전압(VDD_F)은 게이트 로우 전압(VGL) 레벨로 입력된다. 역방향 쉬프트 모드에서, 제1 더미 스테이지(DST(1))에 입력되는 "CLK A"는 "CLK 3"으로 가정한다.
먼저, 역방향 쉬프트 모드에서 제1 더미 스테이지(DST(1))가 기수 프레임(Odd Frame)에서 동작하는 것을 설명한다. 여기서, 기수 프레임(Odd Frame)은 기수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 기수 번째에 배치된 프레임군을 포함할 수 있다. 기수 프레임에서, 기수 프레임 교류 구동전압(VDD_O)은 게이트 하이 전압(VGH) 레벨로 입력되고, 우수 프레임 교류 구동전압(VDD_E)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, 기수 프레임에서, QB2 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB2 노드에 게이트전극이 연결된 TFT들(T1, TD1)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다. 도 3에서 "VQ"는 Q 노드의 전위를, "VQB1"은 QB1 노드의 전위를, "VQB2"은 QB2 노드의 전위를 각각 나타낸다.
T1 시간에, 제2 입력단자(VNT1)를 통해 제1 캐리신호(Vout(1))가 스타트 신호로서 입력된다. 제1 캐리신호(Vout(1)에 응답하여 제2 및 제3 역방향 TFT(TR2, TR3)가 턴-온 된다. 그 결과, Q 노드는 게이트 하이 전압(VGH)으로 충전되고, QB1 노드는 게이트 로우 전압(VGL)으로 방전된다.
T2 및 T3 시간에, Q 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T4 시간에, 풀업 TFT(TU)의 드레인전극에는 제3 게이트 쉬프트 클럭(CLK3)이 인가된다. Q 노드의 전압은 풀업 TFT(TU)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 풀업 TFT(TU)를 턴-온 시킨다. 따라서, T4 시간에 출력 노드(NO)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제6 더미펄스(Dout(6))를 라이징시킨다. QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T5 시간에, 풀업 TFT(TU)의 드레인전극에 제3 게이트 쉬프트 클럭(CLK3)이 더이상 인가되지 않으므로, Q 노드의 전압은 게이트 하이 전압을 유지하고, 풀업 TFT(TU)는 턴-오프 된다. 따라서, 제6 더미펄스(Dout(6))는 게이트 로우 전압(VGL)으로 폴링된다. QB1 노드는 게이트 로우 전압(VGL)을 유지한다.
T6 시간에, 초기화 단자(VRST)를 통해 초기화 펄스(RST)가 초기화 신호로서 입력된다. 초기화 펄스(RST)에 응답하여 초기화 TFT(Trt)가 턴-온된다. 그 결과, Q 노드는 게이트 로우 전압(VGL)으로 방전된다.
Q 노드의 방전으로 인해, 제4 TFT(T4), 제5 TFT(T5), 제9 TFT(T9), 및 제10 TFT(T10)가 턴-오프 되기 때문에, QB1 노드는 제6 TFT(T6)를 통해 인가되는 게이트 하이 전압(VGH) 레벨의 기수 프레임 교류 구동전압(VDD_O)으로 충전된다. QB1 노드의 충전으로 인해 제1 풀다운 TFT(TD1)가 턴-온 된다. 이에 따라, 출력노드(NO)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제6 더미펄스(Dout(6))를 게이트 로우 전압(VGL)으로 유지시킨다.
다음으로, 역방향 쉬프트 모드에서 제1 더미 스테이지(DST(1))가 우수 프레임(Even Frame)에서 동작하는 것을 설명한다. 여기서, 우수 프레임(Even Frame)은 우수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 우수 번째에 배치된 프레임군을 포함할 수 있다. 우수 프레임에서, 우수 프레임 교류 구동전압(VDD_E)은 게이트 하이 전압(VGH) 레벨로 입력되고, 홀수 프레임 교류 구동전압(VDD_O)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB1 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB1 노드에 게이트전극이 연결된 TFT들(T2, TD2)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다.
우수 프레임(Even Frame)에서의 동작은, QB2 노드에 의해 출력 노드(NO)의 전압이 제어된다는 것이 기수 프레임에서의 동작과 다를 뿐, 제1 더미펄스(Dout(1))의 발생 타이밍은 실질적으로 기수 프레임에서와 동일하다. 따라서, 우수 프레임(Even Frame)에서의 자세한 동작 설명은 생략하기로 한다.
또한, 역방향 쉬프트 모드에서, 제4 더미 스테이지(DST(4))는 제2 입력단자(VNT1)에 스타트 신호로서 게이트 스타트 펄스(VST)가 입력된다는 것이 다를 뿐, 제6 더미펄스(DST(6)))의 출력은 제1 더미 스테이지(DST(1))에서 설명한 바와 같다.
도 8a 및 도 8b는 순방향 쉬프트 동작시, 제4 더미 스테이지(DST(4))의 시뮬레이션 결과를 보여주는 파형도이다. 도 8a에서는 종래 기술과 같이 더미 스테이지들(DST(1)~DST(4)))에 초기화 신호가 입력되지 않지만, 도 8b에서는 본 발명과 같이 더미 스테이지들(DST(1)~DST(4)))에 초기화 신호가 입력된다.
도 8a를 참조하면, Q 노드의 전압이 게이트 하이 전압(VGH)에서 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승하면서, 제6 더미출력(Dout(6))이 발생한다. 하지만, 초기화 펄스(RST)는 발생하지 않으므로, 제6 더미출력(Dout(6))이 발생된 후에도 Q 노드의 전압은 게이트 하이 전압(VGH)을 계속 유지하고, 게이트 로우 전압(VGL) 레벨로 하강하지 않는다. 결국, 제4 더미 스테이지(DST(4))는 Q 노드의 플로팅으로 인해 Q 노드에 연결된 트랜지스터들이 계속 턴-온 상태를 유지하게 되는 문제가 발생한다. 따라서, Q 노드에 연결된 트랜지스터들은 열화가 빠르게 진행되고, 이러한 트랜지스터들의 열화에 의해 게이트 쉬프트 레지스터의 출력이 불안정해진다.
도 8b를 참조하면, Q 노드의 전압이 게이트 하이 전압(VGH)에서 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승하면서, 제6 더미출력(Dout(6))이 발생한다. 하지만, 초기화 펄스(RST)가 제6 더미출력(Dout(6))의 출력 이후에 발생하므로, 제6 더미출력(Dout(6))이 발생된 후에 게이트 로우 전압(VGL) 레벨로 하강한다. 따라서, Q 노드에 연결된 트랜지스터들은 턴-오프되고, 이로 인해 트랜지스터들의 열화는 감소하게 되고, 게이트 쉬프트 레지스터의 출력은 안정화된다.
도 8a 및 도 8b에서 순방향 쉬프트 동작시, 제4 더미 스테이지(DST(4))에 대한 시뮬레이션 결과를 설명하였지만, 제1 내지 제3 더미 스테이지(DST(1)~DST(3))의 경우에도 비슷한 결과가 도출된다. 또한, 역방향 쉬프트 동작시, 더미 스테이지들(DST(1)~DST(4))의 시뮬레이션 결과는 도 8a 및 도 8b를 결부하여 설명한 바와 같다.
도 9는 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다. 도 10은 도 9에 도시된 레벨 쉬프트의 입력 및 출력 신호를 보여 주는 파형도이다. 도 9를 참조하면, 본 발명의 표시장치는 표시패널(100), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(110) 등을 구비한다.
표시패널(100)은 서로 교차되는 데이터라인들 및 스캔라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다.
데이터 구동회로는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.
스캔 구동회로는 타이밍 콘트롤러(110)와 표시패널(100)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(150), 및 게이트 쉬프트 레지스터(130)를 구비한다.
레벨 쉬프터(150)는 도 10과 같이 타이밍 콘트롤러(110)로부터 입력되는 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다.
게이트 쉬프트 레지스터(130)는 전술한 바와 같이 게이트 스타트 펄스(VST)를 게이트 쉬프트 클럭(CLK1~CLK6)에 맞추어 쉬프트시켜 순차적으로 캐리신호(Cout)와 스캔펄스(Gout)를 출력하는 스테이지들로 구성된다.
스캔 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성되거나 TAB 방식으로 표시패널(100)의 게이트라인들과 타이밍 콘트롤러(110) 사이에 연결될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 PCB(140) 상에 실장되고, 게이트 쉬프트 레지스터(130)는 표시패널(100)의 하부기판 상에 형성될 수 있다.
타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(120)로 전송한다.
타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 게이트 스타트 펄스(VST), 게이트 쉬프트 클럭(CLK1~CLK6), 도시하지 않은 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(VST)는 순방향 게이트 스타트 펄스(VST)와 역방향 게이트 스타트 펄스(VST)를 포함한다. 게이트 스타트 펄스(VST)는 게이트 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(CLK1~CLK6)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 게이트 쉬프트 레지스터(130)에 입력되며, 게이트 스타트 펄스(VST)를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호(GOE)는 게이트 쉬프트 레지스터(130)의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(110)과 소스 드라이브 IC들(120) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
상술한 바와 같이, 본 발명에 따른 게이트 쉬프트 레지스터와 이를 이용한 표시장치는 게이트 쉬프트 레지스터의 더미 스테이지들이 더미 펄스들을 출력한 후에 바로 Q 노드를 방전시킬 수 있는 리셋신호를 더미 스테이지들의 리셋단자에 입력함으로써, 더미 스테이지들의 Q 노드의 플로팅을 방지하여 Q 노드에 연결된 트랜지스터들의 열화를 방지하고, 나아가 게이트 쉬프트 레지스터의 출력을 안정화시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 타이밍 콘트롤러
120 : 소스 드라이브 IC 130 : 게이트 쉬프트 레지스터
140 : PCB 150 : 레벨 쉬프터

Claims (19)

  1. 순차적으로 위상이 지연되는 제m(m은 자연수) 내지 제m+5 게이트 쉬프트 클럭들 중 어느 하나를 입력받는 제1 클럭 단자, 상기 제1 클럭 단자에 입력된 게이트 쉬프트 클럭 다음에 발생되는 게이트 쉬프트 클럭을 입력받는 제2 클럭 단자, 스타트 신호들을 입력받는 제1 및 제2 입력단자, 및 리셋신호들을 입력받는 제3 및 제4 입력단자를 포함하고, 각각 제1 및 제2 스캔펄스를 순차적으로 출력하는 n(n은 자연수)개의 스테이지들을 포함하는 게이트 쉬프트 레지스터에 있어서,
    게이트 스타트 펄스를 스타트 신호로 입력받아 Q 노드를 충전한 후 제m 게이트 쉬프트 클럭에 동기되는 제1 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제1 스테이지의 제1 스캔펄스를 리셋신호로 입력받아 상기 Q 노드를 방전하는 제1 더미 스테이지;
    상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+1 게이트 쉬프트 클럭에 동기되는 제2 더미펄스를 출력하고, 상기 제1 스테이지의 제2 스캔펄스를 상기 리셋신호로 입력받아 상기 Q1 노드를 방전하며, 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+2 게이트 쉬프트 클럭에 동기되는 제3 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제2 스테이지의 제1 스캔펄스를 상기 리셋신호로 입력받아 상기 Q2 노드를 방전하는 제2 더미 스테이지;
    제n-1 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+3 게이트 쉬프트 클럭에 동기되는 제4 더미펄스를 출력하고, 상기 초기화 펄스를 초기화 신호로 입력받아 상기 Q1 노드를 방전하며, 상기 제n 스테이지의 제1 스캔펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+4 게이트 쉬프트 클럭에 동기되는 제5 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q2 노드를 방전하는 제3 더미 스테이지; 및
    제n 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 상기 Q 노드를 충전한 후 제m+5 게이트 쉬프트 클럭에 동기되는 제6 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q 노드를 방전하는 제4 더미 스테이지를 포함하고,
    상기 n개의 스테이지들은 제1 내지 제2n 스캔펄스를 출력하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 n 개의 스테이지들 중 제k(k는 n보다 작은 자연수) 스테이지는,
    제k-2 스테이지의 제2 스캔펄스를 제1 입력단자에 입력받아 Q1 노드를 충전한 후 상기 제1 클럭 단자에 입력된 게이트 쉬프트 클럭과 동기되는 제1 스캔펄스를 출력하고, 제k-1 스테이지의 제1 스캔펄스를 제2 입력단자에 입력받아 Q2 노드를 충전한 후 상기 제2 클럭 단자에 입력된 게이트 쉬프트 클럭과 동기되는 제2 스캔펄스를 출력하며, 제k+1 스테이지의 제2 스캔펄스를 제3 입력단자에 입력받아 상기 Q1 노드를 방전하고, 상기 제k+2 스테이지의 제1 스캔펄스를 제4 입력단자에 입력받아 상기 Q2 노드를 방전하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 제1 더미펄스는 상기 제1 스테이지의 제1 입력단자에 입력되고,
    상기 제2 더미펄스는 상기 제1 스테이지의 제2 입력단자에 입력되며,
    상기 제3 더미펄스는 상기 제2 스테이지의 제1 입력단자에 입력되고,
    상기 제4 더미펄스는 상기 제n-1 스테이지의 제4 입력단자에 입력되며,
    상기 제5 더미펄스는 상기 제n 스테이지의 제3 입력단자에 입력되고,
    상기 제6 더미펄스는 상기 제n 스테이지의 제4 입력단자에 입력되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  4. 제 1 항에 있어서,
    상기 제m 내지 제m+5 게이트 쉬프트 클럭들은 1 수평기간의 펄스폭을 가지고 1 수평기간씩 위상이 쉬프트되는 6상 순환 클럭으로 발생되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    순방향 쉬프트 동작시, 상기 제m 게이트 쉬프트 클럭부터 상기 제m+5 게이트 쉬프트 클럭 순으로 위상이 쉬프트되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  6. 제 4 항에 있어서,
    역방향 쉬프트 동작시, 상기 제m+5 게이트 쉬프트 클럭부터 상기 제m 게이트 쉬프트 클럭 순으로 위상이 쉬프트되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  7. 제 1 항에 있어서,
    상기 제1 더미 스테이지는,
    순방향 쉬프트 모드에서 상기 게이트 스타트 펄스에 응답하여 상기 Q 노드를 충전시키고, 역방향 쉬프트 모드에서 상기 제1 스테이지의 제1 스캔펄스에 응답하여 상기 Q 노드를 충전시키는 스캔방향 제어부;
    쉬프트 방향 전환신호에 따라 상기 QB1 노드 또는 QB2 노드를 저전위 전압으로 방전시키는 방전 TFT를 포함하고, 상기 Q 노드, QB1 노드 및 QB2 노드를 충방전 제어하는 노드 제어부; 및
    상기 Q 노드, QB1 노드 및 QB2 노드의 전압에 따라 출력노드를 통해 제1 더미펄스를 출력하는 출력부를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 QB1 노드는 기수 프레임에서 상기 Q 노드와 반대로 충방전되고, 우수 프레임에서 방전 상태를 유지하며;
    상기 QB2 노드는 상기 우수 프레임에서 상기 Q 노드와 반대로 충방전되고, 상기 기수 프레임에서 방전 상태를 유지하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  9. 제 7 항에 있어서,
    상기 스캔방향 제어부는,
    상기 게이트 스타트 펄스에 응답하여 순방향 구동전압을 상기 Q 노드에 인가하는 제1 순방향 TFT;
    상기 게이트 스타트 펄스에 응답하여 상기 순방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제2 순방향 TFT;
    상기 제1 스테이지의 제1 스캔펄스에 응답하여 역방향 구동전압을 상기 Q 노드에 인가하는 제1 역방향 TFT;
    상기 제1 스테이지의 제1 스캔펄스에 응답하여 상기 역방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제2 역방향 TFT를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  10. 제 1 항에 있어서,
    상기 제2 더미 스테이지는,
    순방향 쉬프트 모드에서 상기 게이트 스타트 펄스에 응답하여 상기 Q1 및 Q2 노드를 충전시키고, 역방향 쉬프트 모드에서 상기 제1 스테이지의 제2 스캔펄스에 응답하여 상기 Q1 노드를 충전시키고, 상기 제2 스테이지의 제1 스캔펄스에 응답하여 상기 Q2 노드를 충전시키는 스캔방향 제어부;
    쉬프트 방향 전환신호에 따라 상기 QB1 노드 또는 QB2 노드를 저전위 전압으로 방전시키는 방전 TFT를 포함하고, 상기 Q1 노드, Q2 노드, QB1 노드 및 QB2 노드를 충방전 제어하는 노드 제어부; 및
    상기 Q1 노드, Q2 노드, QB1 노드 및 QB2 노드의 전압에 따라 제1 출력노드를 통해 제2 더미펄스를 출력하고, 제2 출력노드를 통해 제3 더미펄스를 출력하는 출력부를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  11. 제 10 항에 있어서,
    기수 프레임에서 상기 Q1 및 Q2 노드 중 어느 하나가 충전되어 있는 경우 상기 QB1 노드는 방전되고, 상기 Q1 및 Q2 노드 모두가 방전되어 있는 경우 상기 QB1 노드는 충전되며, 우수 프레임에서 방전 상태를 유지하고,
    상기 우수 프레임에서 상기 Q1 및 Q2 노드 중 어느 하나가 충전되어 있는 경우 상기 QB2 노드는 방전되고, 상기 Q1 및 Q2 노드 모두가 방전되어 있는 경우 상기 QB2 노드는 충전되며, 상기 기수 프레임에서 방전 상태를 유지하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  12. 제 10 항에 있어서,
    상기 스캔방향 제어부는,
    상기 게이트 스타트 펄스에 응답하여 순방향 구동전압을 상기 Q1 노드에 인가하는 제1 순방향 TFT;
    상기 게이트 스타트 펄스에 응답하여 상기 순방향 구동전압을 상기 Q2 노드에 인가하는 제2 순방향 TFT;
    상기 게이트 스타트 펄스에 응답하여 상기 순방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제3 순방향 TFT;
    상기 제1 스테이지의 제2 스캔펄스에 응답하여 역방향 구동전압을 상기 Q1 노드에 인가하는 제1 역방향 TFT;
    상기 제2 스테이지의 제1 스캔펄스에 응답하여 상기 역방향 구동전압을 상기 Q2 노드에 인가하는 제2 역방향 TFT; 및
    상기 제2 스테이지의 제1 스캔펄스에 응답하여 상기 역방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제3 역방향 TFT를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  13. 제 1 항에 있어서,
    상기 제3 더미 스테이지는,
    순방향 쉬프트 모드에서 상기 제n-1 스테이지의 제2 스캔펄스에 응답하여 상기 Q1 노드를 충전시키고, 상기 제n 스테이지의 제1 스캔펄스에 응답하여 상기 Q2 노드를 충전시키며, 역방향 쉬프트 모드에서 상기 게이트 스타트 펄스에 응답하여 상기 Q1 및 Q2 노드를 충전시키는 스캔방향 제어부;
    쉬프트 방향 전환신호에 따라 상기 QB1 노드 또는 QB2 노드를 저전위 전압으로 방전시키는 방전 TFT를 포함하고, 상기 Q1 노드, Q2 노드, QB1 노드 및 QB2 노드를 충방전 제어하는 노드 제어부; 및
    상기 Q1 노드, Q2 노드, QB1 노드 및 QB2 노드의 전압에 따라 제1 출력노드를 통해 제4 더미펄스를 출력하고, 제2 출력노드를 통해 제5 더미펄스를 출력하는 출력부를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  14. 제 13 항에 있어서,
    기수 프레임에서 상기 Q1 및 Q2 노드 중 어느 하나가 충전되어 있는 경우 상기 QB1 노드는 방전되고, 상기 Q1 및 Q2 노드 모두가 방전되어 있는 경우 상기 QB1 노드는 충전되며, 우수 프레임에서 방전 상태를 유지하고,
    상기 우수 프레임에서 상기 Q1 및 Q2 노드 중 어느 하나가 충전되어 있는 경우 상기 QB2 노드는 방전되고, 상기 Q1 및 Q2 노드 모두가 방전되어 있는 경우 상기 QB2 노드는 충전되며, 상기 기수 프레임에서 방전 상태를 유지하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  15. 제 13 항에 있어서,
    상기 스캔방향 제어부는,
    상기 제n-1 스테이지의 제2 스캔펄스에 응답하여 순방향 구동전압을 상기 Q1 노드에 인가하는 제1 순방향 TFT;
    상기 제n 스테이지의 제1 스캔펄스에 응답하여 상기 순방향 구동전압을 상기 Q2 노드에 인가하는 제2 순방향 TFT;
    상기 제n-1 스테이지의 제2 스캔펄스에 응답하여 상기 순방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제3 순방향 TFT;
    상기 게이트 스타트 펄스에 응답하여 역방향 구동전압을 상기 Q1 노드에 인가하는 제1 역방향 TFT;
    상기 게이트 스타트 펄스에 응답하여 상기 역방향 구동전압을 상기 Q2 노드에 인가하는 제2 역방향 TFT; 및
    상기 게이트 스타트 펄스에 응답하여 상기 역방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제3 역방향 TFT를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  16. 제 1 항에 있어서,
    상기 제4 더미 스테이지는,
    순방향 쉬프트 모드에서 상기 제n 스테이지의 제2 스캔펄스에 응답하여 상기 Q 노드를 충전시키고, 역방향 쉬프트 모드에서 상기 게이트 스타트 펄스에 응답하여 상기 Q 노드를 충전시키는 스캔방향 제어부;
    쉬프트 방향 전환신호에 따라 상기 QB1 노드 또는 QB2 노드를 저전위 전압으로 방전시키는 방전 TFT를 포함하고, 상기 Q 노드, QB1 노드 및 QB2 노드를 충방전 제어하는 노드 제어부; 및
    상기 Q 노드, QB1 노드 및 QB2 노드의 전압에 따라 출력노드를 통해 제6 더미펄스를 출력하는 출력부를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  17. 제 16 항에 있어서,
    상기 QB1 노드는 기수 프레임에서 상기 Q 노드와 반대로 충방전되고, 우수 프레임에서 방전 상태를 유지하며;
    상기 QB2 노드는 상기 우수 프레임에서 상기 Q 노드와 반대로 충방전되고, 상기 기수 프레임에서 방전 상태를 유지하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  18. 제 16 항에 있어서,
    상기 스캔방향 제어부는,
    상기 n 스테이지의 제2 스캔펄스에 응답하여 순방향 구동전압을 상기 Q 노드에 인가하는 제1 순방향 TFT;
    상기 제n 스테이지의 제2 스캔펄스에 응답하여 상기 순방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제2 순방향 TFT;
    상기 게이트 스타트 펄스에 응답하여 역방향 구동전압을 상기 Q 노드에 인가하는 제1 역방향 TFT;
    상기 게이트 스타트 펄스에 응답하여 상기 역방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제2 역방향 TFT를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  19. 데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널;
    상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및
    상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로를 구비하고,
    상기 스캔 구동회로는,
    순차적으로 위상이 지연되는 제m(m은 자연수) 내지 제m+5 게이트 쉬프트 클럭들 중 어느 하나를 입력받는 제1 클럭 단자, 상기 제1 클럭 단자에 입력된 게이트 쉬프트 클럭 다음에 발생되는 게이트 쉬프트 클럭을 입력받는 제2 클럭 단자, 스타트 신호들을 입력받는 제1 및 제2 입력단자, 및 리셋신호들을 입력받는 제3 및 제4 입력단자를 포함하고, 각각 제1 및 제2 스캔펄스를 순차적으로 출력하는 n(n은 자연수)개의 스테이지들을 포함하는 게이트 쉬프트 레지스터를 구비하고,
    상기 게이트 쉬프트 레지스터는,
    게이트 스타트 펄스를 스타트 신호로 입력받아 Q 노드를 충전한 후 제m 게이트 쉬프트 클럭에 동기되는 제1 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제1 스테이지의 제1 스캔펄스를 리셋신호로 입력받아 상기 Q 노드를 방전하는 제1 더미 스테이지;
    상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+1 게이트 쉬프트 클럭에 동기되는 제2 더미펄스를 출력하고, 상기 제1 스테이지의 제2 스캔펄스를 상기 리셋신호로 입력받아 상기 Q1 노드를 방전하며, 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+2 게이트 쉬프트 클럭에 동기되는 제3 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제2 스테이지의 제1 스캔펄스를 상기 리셋신호로 입력받아 상기 Q2 노드를 방전하는 제2 더미 스테이지;
    제n-1 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+3 게이트 쉬프트 클럭에 동기되는 제4 더미펄스를 출력하고, 상기 초기화 펄스를 초기화 신호로 입력받아 상기 Q1 노드를 방전하며, 상기 제n 스테이지의 제1 스캔펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+4 게이트 쉬프트 클럭에 동기되는 제5 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q2 노드를 방전하는 제3 더미 스테이지; 및
    제n 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 상기 Q 노드를 충전한 후 제m+5 게이트 쉬프트 클럭에 동기되는 제6 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q 노드를 방전하는 제4 더미 스테이지를 더 포함하고,
    상기 n개의 스테이지들은 제1 내지 제2n 스캔펄스를 출력하는 것을 특징으로 하는 표시장치.
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Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140024994A (ko) * 2012-08-20 2014-03-04 엘지디스플레이 주식회사 유기 발광 표시장치의 게이트 구동회로
KR20140043203A (ko) * 2012-09-25 2014-04-08 엘지디스플레이 주식회사 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치
KR101407740B1 (ko) * 2012-10-19 2014-06-13 하이디스 테크놀로지 주식회사 쉬프트 레지스터 및 이를 이용한 게이트 구동회로
KR20140079106A (ko) * 2012-12-18 2014-06-26 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR20140139308A (ko) * 2013-05-27 2014-12-05 삼성디스플레이 주식회사 게이트 구동부 및 그것을 포함하는 표시 장치
KR20140141296A (ko) * 2013-05-31 2014-12-10 엘지디스플레이 주식회사 게이트 구동부 및 이를 포함하는 액정표시장치
KR20160044665A (ko) * 2014-10-15 2016-04-26 엘지디스플레이 주식회사 표시장치 및 이의 구동방법
CN105528985A (zh) * 2016-02-03 2016-04-27 京东方科技集团股份有限公司 移位寄存器单元、驱动方法和显示装置
KR20160047664A (ko) * 2014-10-22 2016-05-03 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR20160067315A (ko) * 2014-12-03 2016-06-14 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
WO2016108462A1 (en) * 2014-12-31 2016-07-07 LG Display Co.,Ltd. Flexible display device with gate-in-panel circuit
CN106057116A (zh) * 2016-06-20 2016-10-26 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN106205520A (zh) * 2016-07-08 2016-12-07 京东方科技集团股份有限公司 移位寄存器、栅线集成驱动电路、阵列基板及显示装置
KR20170032536A (ko) * 2015-09-14 2017-03-23 삼성디스플레이 주식회사 주사 구동부 및 이의 구동방법
KR20170034204A (ko) * 2015-09-18 2017-03-28 엘지디스플레이 주식회사 표시 장치
CN107886886A (zh) * 2016-09-30 2018-04-06 乐金显示有限公司 选通驱动器和具有该选通驱动器的显示装置
CN108717843A (zh) * 2018-02-26 2018-10-30 友达光电股份有限公司 显示装置及其栅极驱动器
KR20190009216A (ko) * 2017-07-18 2019-01-28 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 포함한 유기발광 표시장치
KR20190064082A (ko) * 2017-11-30 2019-06-10 엘지디스플레이 주식회사 게이트 구동 회로
CN109979409A (zh) * 2019-04-30 2019-07-05 深圳市华星光电半导体显示技术有限公司 一种复位电路及栅极芯片
KR20200082789A (ko) * 2018-12-31 2020-07-08 엘지디스플레이 주식회사 지연 트랜지스터를 포함하는 표시 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102619099B1 (ko) * 2018-05-31 2023-12-27 엘지디스플레이 주식회사 스캔 구동부를 포함하는 표시장치
KR20210104200A (ko) 2020-02-14 2021-08-25 삼성디스플레이 주식회사 주사 구동부 및 이를 포함하는 표시 장치
CN114974127B (zh) 2022-06-30 2024-06-14 武汉天马微电子有限公司 显示面板及其显示驱动电路和显示驱动方法

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140024994A (ko) * 2012-08-20 2014-03-04 엘지디스플레이 주식회사 유기 발광 표시장치의 게이트 구동회로
KR20140043203A (ko) * 2012-09-25 2014-04-08 엘지디스플레이 주식회사 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치
KR101407740B1 (ko) * 2012-10-19 2014-06-13 하이디스 테크놀로지 주식회사 쉬프트 레지스터 및 이를 이용한 게이트 구동회로
KR20140079106A (ko) * 2012-12-18 2014-06-26 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR20140139308A (ko) * 2013-05-27 2014-12-05 삼성디스플레이 주식회사 게이트 구동부 및 그것을 포함하는 표시 장치
KR20140141296A (ko) * 2013-05-31 2014-12-10 엘지디스플레이 주식회사 게이트 구동부 및 이를 포함하는 액정표시장치
KR20160044665A (ko) * 2014-10-15 2016-04-26 엘지디스플레이 주식회사 표시장치 및 이의 구동방법
KR20160047664A (ko) * 2014-10-22 2016-05-03 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR20160067315A (ko) * 2014-12-03 2016-06-14 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
WO2016108462A1 (en) * 2014-12-31 2016-07-07 LG Display Co.,Ltd. Flexible display device with gate-in-panel circuit
US10262580B2 (en) 2014-12-31 2019-04-16 Lg Display Co., Ltd. Flexible display device with gate-in-panel circuit
KR20170032536A (ko) * 2015-09-14 2017-03-23 삼성디스플레이 주식회사 주사 구동부 및 이의 구동방법
KR20170034204A (ko) * 2015-09-18 2017-03-28 엘지디스플레이 주식회사 표시 장치
CN105528985A (zh) * 2016-02-03 2016-04-27 京东方科技集团股份有限公司 移位寄存器单元、驱动方法和显示装置
US10002675B2 (en) 2016-02-03 2018-06-19 Boe Technology Group Co., Ltd. Shift register unit, gate driving circuit and driving method, and display apparatus
CN106057116A (zh) * 2016-06-20 2016-10-26 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN106057116B (zh) * 2016-06-20 2019-04-05 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN106205520A (zh) * 2016-07-08 2016-12-07 京东方科技集团股份有限公司 移位寄存器、栅线集成驱动电路、阵列基板及显示装置
CN107886886A (zh) * 2016-09-30 2018-04-06 乐金显示有限公司 选通驱动器和具有该选通驱动器的显示装置
CN107886886B (zh) * 2016-09-30 2021-03-02 乐金显示有限公司 选通驱动器和具有该选通驱动器的显示装置
KR20190009216A (ko) * 2017-07-18 2019-01-28 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 포함한 유기발광 표시장치
KR20190064082A (ko) * 2017-11-30 2019-06-10 엘지디스플레이 주식회사 게이트 구동 회로
CN108717843A (zh) * 2018-02-26 2018-10-30 友达光电股份有限公司 显示装置及其栅极驱动器
CN108717843B (zh) * 2018-02-26 2020-04-14 友达光电股份有限公司 显示装置及其栅极驱动器
KR20200082789A (ko) * 2018-12-31 2020-07-08 엘지디스플레이 주식회사 지연 트랜지스터를 포함하는 표시 장치
CN109979409A (zh) * 2019-04-30 2019-07-05 深圳市华星光电半导体显示技术有限公司 一种复位电路及栅极芯片

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KR101761414B1 (ko) 2017-07-26

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