KR102420236B1 - 표시장치 - Google Patents

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Abstract

본 발명의 표시장치는 표시패널 및 종속적으로 접속된 스테이지들의 Q 노드의 전압에 응답하여 게이트펄스를 생성하고 게이트펄스를 게이트라인에 순차적으로 출력하는 쉬프트레지스터를 포함한다. 쉬프트레지스터의 제n(n은 자연수) 스테이지는 풀업 트랜지스터, 스타트 제어부, 리셋 제어부 및 제1 리셋 출력단 제어부를 포함한다. 풀업 트랜지스터는 게이트전극이 Q 노드에 접속되고, 드레인전극이 제1 게이트클럭 입력라인에 연결되고, 소스전극이 게이트펄스 출력단에 연결된다. 스타트 제어부는 게이트전극에 입력되는 스타트신호에 응답하여 Q 노드를 충전한다. 리셋 제어부는 게이트전극이 리셋신호 출력단에 연결되고, 드레인전극이 Q 노드에 연결되며, 소스전극이 저전위전압 입력단에 연결된다. 제1 리셋 출력단 제어부는 제2 클럭신호 및 영상을 표시하지 않는 비표시 구간에 출력되는 제1 출력제어신호가 동기되는 타이밍에 리셋신호 출력단으로 리셋신호를 출력한다.

Description

표시장치{Display Device}
본 발명은 베젤을 줄일 수 있는 표시장치에 관한 것이다.
표시장치는 시각정보의 전달매체로서 각종 정보기기나 사무기기 등에 적용되고 있다. 가장 널리 보급된 표시장치인 음극선관(Cathode Ray Tube) 또는 브라운관은 무게와 부피가 큰 문제점이 있다. 이러한 음극선관의 한계를 극복할 수 있는 많은 종류의 평판표시소자(Flat Panel Display)가 개발되고 있다. 일반적인 평판표시장치는 데이터라인들과 스캔라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 게이트펄스가 순차적으로 공급된다. 게이트펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 게이트펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다.
게이트펄스를 생성하기 위한 게이트 구동부는 레벨 쉬프터 및 쉬프트레지스터를 포함하고, 쉬프트레지스터는 도 1에서와 같이, 표시패널의 일측에 게이트-인-패널(Gate-In-Panel;GIP) 형태로 구현되기도 한다. n 개의 게이트라인에 각각 게이트펄스를 인가하기 위해서, 쉬프트레지스터(GIP)는 n 개의 스테이지(...GIP[n-2], GIP[n-1], GIP[n]) 및 더미 스테이지들(Dummy GIP1, Dummy GIP2, Dummy GIP3)를 포함한다. 각 스테이지는 전단의 출력을 캐리신호로 이용하고, 후단의 출력을 이용하여 게이트펄스의 출력을 중지시킨다. 더미 스테이지들은 마지막 수 개의 스테이지가 출력하는 게이트펄스를 중지시킨다.
근래에는 표시패널의 해상도가 높아져서 하나의 게이트라인을 스캔하는 시간이 줄어들기 때문에, 도 2에서와 같이 하나의 표시패널을 상/하부로 구분하고 양 방향으로 동시에 스캔하는 더블 스캔 방법을 이용하기도 한다. 도 2와 같이, 더블 스캔 구동을 하는 표시패널은 패널의 중앙부에 위치한 게이트라인들이 한 프레임의 마지막 수평기간에 스캔된다. 더블 스캔 방식의 표시패널은 마지막 스캔펄스를 출력하는 스테이지들(GIP[n-2], GIP[n-1], GIP[n])이 표시패널 중앙에 위치하기 때문에 더미 스테이지를 배치할 공간이 협소하다. 따라서, 더블 스캔 방식의 표시패널은 별도의 리셋신호들(Vrst1, Vrst2, Vrst3)을 이용하여 마지막에 위치한 수 개의 스테이지의 출력을 중지시킨다.
리셋신호들(Vrst1, Vrst2, Vrst3)을 이용하여 스테이지들의 출력을 제어하기 위해서는 리셋신호들(Vrst1, Vrst2, Vrst3)을 인가하는 신호배선이 추가되어야 한다. 리셋신호(Vrst1, Vrst2, Vrst3)는 클럭의 위상에 비례하려 많이 필요하게 되는데, 근래에는 화소 구조 및 구동 방식에 따라 클럭의 위상이 증가하기 때문에 신호배선이 매우 많이 필요하고, 결국 베젤이 증가하는 단점이 있다.
본 발명은 고해상도의 표시패널에서 베젤을 줄일 수 있는 표시장치를 제공하기 위한 것이다.
본 발명의 표시장치는 표시패널 및 종속적으로 접속된 스테이지들의 Q 노드의 전압에 응답하여 게이트펄스를 생성하고 게이트펄스를 게이트라인에 순차적으로 출력하는 쉬프트레지스터를 포함한다. 쉬프트레지스터의 제n(n은 자연수) 스테이지는 풀업 트랜지스터, 스타트 제어부, 리셋 제어부 및 제1 리셋 출력단 제어부를 포함한다. 풀업 트랜지스터는 게이트전극이 Q 노드에 접속되고, 드레인전극이 제1 게이트클럭 입력라인에 연결되고, 소스전극이 게이트펄스 출력단에 연결된다. 스타트 제어부는 게이트전극에 입력되는 스타트신호에 응답하여 Q 노드를 충전한다. 리셋 제어부는 게이트전극이 리셋신호 출력단에 연결되고, 드레인전극이 Q 노드에 연결되며, 소스전극이 저전위전압 입력단에 연결된다. 제1 리셋 출력단 제어부는 제2 클럭신호 및 영상을 표시하지 않는 비표시 구간에 출력되는 제1 출력제어신호가 동기되는 타이밍에 리셋신호 출력단으로 리셋신호를 출력한다.
본 발명은 별도의 더미 스테이지를 필요로 하지 않으면서 스테이지들의 Q 노드를 방전시킬 수 있다. 또한, 본 발명은 별도의 리셋신호 배선을 요구하지 않기 때문에, 게이트클럭의 위상이 많아지더라도 베젤이 증가하지 않는다.
도 1 및 도 2는 종래 기술에 의한 쉬프트레지스터의 스테이지들 및 리셋신호배선을 나타내는 도면들.
도 3은 본 발명에 의한 표시장치를 나타내는 도면.
도 4는 화소의 일 실시 예를 나타내는 도면.
도 5는 본 발명에 의한 게이트펄스의 타이밍을 나타내는 도면.
도 6은 본 발명에 의한 쉬프트레지스터를 나타내는 도면.
도 7은 쉬프트레지스터들의 스테이지들과 클럭신호의 연결관계를 나타내는 도면.
도 8은 스테이지의 실시 예를 나타내는 도면.
도 9는 스테이지의 동작에 따른 주요 노드의 전압 변화를 나타내는 타이밍도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다. 본 발명의 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED) 등의 평판 표시소자로 구현될 수 있다.
도 3은 본 발명에 의한 표시장치를 나타내는 도면이고, 도 4는 화소 구조를 나타내는 도면이다.
도 3 및 도 4를 참조하면, 본 발명에 따른 액정표시장치는 액정표시패널(100), 타이밍 콘트롤러(110), 제1 및 제2 데이터구동부(121,122) 및 게이트 구동부(130,140)를 구비한다.
표시패널(100)은 기판들 사이에 형성되는 액정층을 포함한다. 표시패널(100)은 데이터라인들(DL)과 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들을 포함한다.
액정표시패널(100)은 제1 및 제2 패널블록(PB1,PB2)을 포함한다. 제1 패널블록(PB1)은 행 방향으로 배열되는 제1 내지 제n 게이트라인(GL1~GL[n])과, 열 방향으로 배열되는 제1_1 내지 제1_m 데이터라인(DL1_1~DL1_m)을 포함한다. 제2 패널블록(PB2)은 행 방향으로 배열되는 제(n+1) 내지 제2n 게이트라인(GL[n+1]~GL[2n])과, 열 방향으로 배열되는 제2_1 내지 제2_m 데이터라인(DL2_1~DL2_m)을 포함한다.
액정표시패널(100)의 TFT 어레이 기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터들 등을 포함한 화소 어레이가 형성된다. 액정셀들은 TFT를 통해 데이터전압이 공급되는 화소전극(1)과, 공통전압이 공급되는 공통전극(2) 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 데이터전압을 액정셀의 화소전극(1)에 공급한다. 액정표시패널(100)의 컬러필터 기판에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다.
타이밍 콘트롤러(20)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 도시하지 않은 외부 호스트 시스템으로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 외부 타이밍 신호를 입력받는다. 타이밍 콘트롤러(20)는 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#8) 각각에 직렬로 접속된다.
제1 및 제2 데이터구동부(121,122)는 타이밍 콘트롤러(110)로부터 비디오 데이터를 입력받고, 비디오 데이터를 아날로그 데이터전압으로 변환한다. 제1 데이터구동부(121)는 제1 내지 제4 소스 드라이브 IC들(SIC#1~SIC#4)을 포함하고, 제1 패널블록(PB1)에 형성되는 제1_1 내지 제1_m 데이터라인들(DL1_1~DL1_m)에 데이터전압을 공급한다. 제2 데이터구동부(122)는 제5 내지 제8 소스 드라이브 IC들(SIC#5~SIC#8)을 포함하고, 제2 패널블록(PB2)에 형성되는 제1_1 내지 제1_m 데이터라인들(DL2_1~DL2_m)에 데이터전압을 공급한다. 제1 내지 제8 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정표시패널(10)의 데이터라인들에 접속될 수 있다.
게이트 구동부(130,140)는 타이밍 콘트롤러의 제어 하에 게이트 라인들(GL)에 게이트 펄스를 순차적으로 공급한다. 게이트 구동부로부터 출력된 게이트 펄스는 데이터 전압에 동기된다. 게이트 구동부(130,140)는 타이밍 콘트롤러(110)와 표시패널(100)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(130), 및 쉬프트레지스터(140)를 구비한다. 레벨 쉬프터(130)는 타이밍 콘트롤러(110)로부터 입력되는 게이트 클럭들(CLK)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 쉬프트레지스터(140)는 게이트 스타트 펄스(VST)를 게이트 클럭(CLK)에 맞추어 쉬프트시켜 순차적으로 게이트펄스(Gout)를 출력하는 스테이지들로 구성된다. 쉬프트레지스터(140)는 제1 쉬프트레지스터(140-1) 및 제2 쉬프트레지스터(140-2)를 포함한다. 제1 쉬프트레지스터(140-1)는 제1 패널블록(PB1)에 배치되는 제1 내지 제n 게이트라인(GL1~GL[n])에 게이트펄스를 인가하고, 제2 쉬프트레지스터(140-2)는 제2 패널블록(PB2)에 배치되는 제(n+1) 내지 제2n 게이트라인(GL[n+1]~GL[2n])에 게이트펄스를 인가한다.
도 5는 쉬프트레지스터(140)가 출력하는 게이트펄스의 타이밍을 나타내는 도면이다.
도 5를 참조하면, 쉬프트레지스터(140)는 제1 및 제2 패널블록(PB1,PB2)을 더블-스캔 방식으로 구동하기 위해서, 동일한 타이밍에 한 쌍의 게이트펄스를 출력한다. 한 쌍의 게이트펄스는 제1 패널블록(PB1)과 제2 패널블록(PB2)에 각각 인가된다. 예컨대, 제1 내지 제4 수평기간(1H~4H) 동안에, 제1 쉬프트레지스터(140-1)는 제1 게이트펄스(Gout1)를 제1 게이트라인(GL1)에 인가하고, 제2 쉬프트레지스터(140-2)는 제2n 게이트펄스(Gout)를 제2n 게이트라인(GL2n)에 인가한다. 제1 쉬프트레지스터(140-1)는 제1 내지 제n 게이트펄스(Gout1~Gout[n])를 제1 패널블록(PB1)에 배치되는 제1 내지 제n 게이트라인(GL1~GLn)에 인가한다. 이와 동시에 제2 쉬프트레지스터(140-2)는 제2n 게이트펄스(Gout2n) 내지 제(n+1) 게이트펄스(Gout[n+1])를 순차적으로 제2n 게이트라인(GL2n) 부터 제(n+1) 게이트라인(GL[n+1])으로 인가한다. 도 5에 도시된 게이트펄스는 오버랩(overlap) 구동을 위해서 순차적으로 출력되는 게이트펄스 간에 중첩기간이 발생하는 실시 예를 나타내고 있다.
도 6은 제1 쉬프트레지스터의 스테이지들을 나타내는 도면이다.
도 6을 참조하면, 제1 쉬프트레지스터(140-1)는 종속적으로 접속된 다수의 스테이지(ST1~STn, n은 2 이상의 자연수)을 구비한다. 각 스테이지들(ST1~STn)은 출력단을 게이트펄스를 출력한다. 게이트펄스는 표시장치의 게이트라인들에 인가됨과 동시에, 후단 스테이지로 전달되는 캐리신호 역할을 겸할 수 있다.
이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제k(k는 1<k<n 인 자연수) 스테이지(STGk)을 기준으로, 전단 스테이지는 제1 스테이지(STG1) 내지 제k-1 스테이지(STG[k-1]) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k(1<k<n) 스테이지(STGk)을 기준으로, 후단 스테이지는 제k+1 스테이지(STG[k+1]) 내지 제n 스테이지 중 어느 하나를 지시한다.
도 7은 스테이지 및 그와 연결되는 신호배선들을 나타내는 도면이고, 도 8은 제(n-2) 스테이지(STG[n-2])의 구성을 나타내는 도면이다. 도 7 및 도 8은 8개의 위상을 갖는 게이트클럭을 바탕으로 설명되고 있지만, 게이트클럭의 위상은 이에 한정되지 않는다. 또한, 각 스테이지에 입력되는 게이트클럭은 위상 및 각 쉬프트레지스터에 포함되는 게이트라인의 개수에 따라 달라질 수 있다. 도 8에 도시된 쉬프트레지스터에서, 풀업 트랜지스터(Tpu)는 제1 게이트클럭을 입력받고, 제1 리셋 출력단 제어부(T1)는 제2 게이트클럭을 입력받는다. 제1 및 제2 게이트클럭은 게이트클럭의 위상이 다르다는 것을 의미하며, 각 게이트클럭의 위상 차이는 게이트클럭의 위상 개수 및 게이트클럭의 펄스 폭에 따라 달라질 수 있다. 도 7 및 도 8은 제1 게이트클럭으로 제6 게이트클럭을 이용하고, 제2 게이트클럭이 제2 게이트클럭을 이용하며, 각 게이트클럭은 8상이고 4 수평기간 동안 펄스 폭을 유지하는 실시 예를 중심으로 설명하기로 한다.
도 7 및 도 8을 참조하면, 본 발명에 의한 쉬프트레지스터의 스테이지는 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd), 노드 제어부(NCON) 스타트 제어부(Tvst), 리셋 제어부(Trst), 제1 및 제2 리셋 출력단 제어부(T1,T2)를 포함한다.
제(n-2) 스테이지(STG[n-2])는 풀업 트랜지스터(Pull-up transistor, Tpu), 풀다운 프랜지스터(Pull-down transistor, Tpd), 스타트 제어 트랜지스터(Tvst) 및 노드 제어회로(NCON)를 포함한다.
풀업 트랜지스터(Tpu)는 Q 노드(Q) 전압에 따라 제N 게이트 클럭(CLKN)을 출력한다. 풀다운 트랜지스터(Tpd)는 QB 노드(QB)가 충전될 때 게이트펄스 출력단(Nout)의 전압을 저전위 전압(VSS)으로 방전시킨다. 스타트 제어 트랜지스터(Tvst)는 이전단 스테이지의 출력를 입력받아 턴-온되어 Q 노드(Q)를 충전한다. 노드 제어회로(NCON)는 Q 노드(Q) 및 QB 노드(QB)의 전압을 제어한다. 노드 제어회로(NCON)의 세부 구성은 공지된 어떠한 구성을 이용하여도 무방하다.
리셋 제어부(Trst)는 리셋신호 출력단(Nrst)의 전위에 따라, Q 노드(Q)의 전압을 저전위전압(VGL)으로 방전한다. 이를 위해서 리셋 제어부(Trst)는 게이트전극이 리셋신호 출력단(Nrst)에 연결되고, 드레인전극이 Q 노드(Q)에 연결되며, 소스전극이 저전위전압(VGL) 라인에 연결되는 트랜지스터로 이루어질 수 있다.
제1 리셋 출력단 제어부(T1)는 제6 게이트클럭(CLK6) 및 제1 출력제어신호(D1)가 동기되는 타이밍에 리셋신호 출력단(Nrst)으로 리셋신호를 출력한다. 이를 위해서, 제1 리셋 출력단 제어부(T1)는 제2 게이트클럭(CLK2) 입력라인에 연결되는 드레인전극, 리셋신호 출력단에 연결되는 소스전극 및 제1 출력제어신호(D1) 입력단에 연결되는 게이트전극을 포함한다.
제2 리셋 출력단 제어부(T2)는 제2 출력제어신호(D2)가 입력되는 타이밍에 리셋신호 출력단(Nrst)의 전압을 방전한다. 제2 리셋 출력단 제어부(T2)는 리셋신호 출력단에 연결되는 드레인전극, 저전위전압 입력단에 연결되는 소스전극 및 제2 출력제어신호(D2) 입력단에 연결되는 게이트전극을 포함한다.
도 9는 스테이지들의 인가되는 게이트클럭들 및 이에 따른 Q 노드의 전압 변화를 나타내는 도면이다. 도 9는 풀업 트랜지스터(Tpu)의 드레인전극에 입력되는 제N 게이트클럭(CLK[N])이 제6 게이트클럭(CLK6), 제1 리셋 출력단 제어부(T1)의 드레인전극에 입력되는 제(N-4) 게이트클럭(CLK[N-4])이 제2 게이트클럭(CLK2)인 실시 예를 바탕으로 도시되었다.
도 7 내지 도 9를 참조하여, 스테이지의 동작을 살펴보면 다음과 같다.
제(n-4) 및 제(n-3) 수평기간([n-4]H, [n-3]H) 동안에, 제(n-2) 스테이지(STG[n-2])의 스타트 제어 트랜지스터(Tvst)는 스타트신호에 응답하여 턴-온됨으로써 고전위전압(VDD)으로 Q 노드(Q)를 프리챠징(precharging)한다.
제(n-2) 내지 제(n+1) 수평기간([n-2]H, [n+1]H) 동안에, 제(n-2) 스테이지(STG[n-2])의 풀업 트랜지스터(Tpu)는 제6 게이트 클럭(CLK6)을 입력받는다. Q 노드(Q[k])가 프리챠징 된 상태에서 인가되는 제6 게이트 클럭(CLK6)에 의해서 풀업 트랜지스터(Tpu)의 게이트전극인 Q 노드(Q)는 부트스트래핑(bootstrapping) 된다. Q 노드(Q)가 부트스트래핑되는 과정에서 풀업 트랜지스터(Tpu)의 게이트-소스 전위가 문턱전압(Vth)에 도달할 경우에 풀업 트랜지스터(Tpu)는 턴-온된다. 그 결과 제6 게이트 클럭(CLK6)의 하이레벨전압에 해당하는 제[n-2] 게이트펄스(Gout[n-2])가 출력된다.
이와 같은 방식으로, 제(n-1) 스테이지(STG[n-1]) 및 제n 스테이지(STG[n])는 게이트펄스를 출력한다. 제1 쉬프트레지스터(140-1)는 제n 스테이지(STG[n])가 출력하는 제n 게이트펄스(Gout[n])를 마지막으로 영상표시기간 동안의 동작을 완료한다.
영상을 표시하지 않는 비표시기간의 시작 시점에, 제1 출력제어신호(D1)는 고전위전압으로 인가된다. 비표시기간 동안, 제1 리셋 출력단 제어부(T1)는 고전위전압의 제1 출력제어신호(D1)에 의해서 턴-온되고, 제2 클럭신호(CLK2)의 전압에 대응하는 리셋신호(Vreset)를 리셋 출력단(Nrst)으로 출력한다.
리셋 제어부(Trst)는 리셋 출력단(Nrst)을 통해서 인가받는 리셋신호(Vreset)에 의해서 턴-온됨으로써, Q 노드(Q)의 전압을 저전위전압(VGL)으로 방전한다.
본 발명에서 리셋 신호(Vreset)는 게이트클럭의 타이밍을 이용한다. 즉, 도 9에 도시된 리셋신호(Vreset)는 제2 게이트클럭(CLK2)을 이용하고, 제2 게이트클럭(CLK2)은 제(n-6) 스테이지의 풀업 트랜지스터에 인가된다.
영상을 표시하는 표시 기간 동안, 제2 리셋 출력단 제어부(T2)는 제2 출력제어신호(D2)에 응답하여 턴-온되어, 리셋 출력단(Nrst)을 저전위전압(VGL)으로 유지한다. 즉, 제2 리셋 출력단 제어부(T2)는 영상표시기간 동안 리셋 제어부(Trst)가 턴-온 되는 것을 방지한다. 영상 표시 기간 동안에 원치 않게 리셋 제어부(Trst)가 턴-온 될 경우에는 Q 노드(Q)가 방전되어, 게이트펄스의 출력이 불안정할 수 있다. 제2 리셋 출력단 제어부(T2)는 이처럼 영상 표시 기간 동안에 리셋 제어부(Trst)의 동작을 억제하여, Q 노드(Q)가 방전되는 것을 방지한다.
상술한 바와 같이, 본 발명에 의한 스테이지는 Q 노드(Q)의 방전을 위해서 별도의 더미 스테이지를 필요로 하지 않는다. 즉, 고해상도의 표시패널을 제1 패널블록(PB1)과 제2 패널블록(PB2)으로 분할하여 더블 스캔 방식을 이용하더라도, 표시패널의 중앙 부분에서 마지막 게이트펄스를 출력하는 수 개의 스테이지의 Q 노드를 방전시키기 위한 더미 스테이지를 요구하지 않는다.
또한, 본 발명은 마지막으로 게이트펄스를 출력하는 수 개의 스테이지들에 별도의 리셋 신호를 인가하기 위한 신호 배선을 필요로 하지 않는다. 각 스테이지들마다 리셋 신호를 인가하기 위해서는 리셋 신호의 위상 수에 따른 신호 배선이 추가적으로 필요로 한다. 만약 클럭의 위상이 10개라고 하면, 마지막으로 게이트펄스를 출력하는 10개의 스테이지들에 각각 리셋 신호를 인가하기 위한 10 개의 신호 배선이 필요로 하다. 이에 반해서, 본 발명은 저전위전압 입력라인과 제1 및 제2 출력제어신호라인만을 추가한 상태에서 게이트클럭의 위상 수에 상관없이 모든 쉬프트레지스터의 스테이지들의 Q 노드를 방전시킬 수 있다. 그 결과 베젤을 줄일 수 있다.
상술한 실시 예에서 클럭신호와 제1 및 제2 출력신호의 전압레벨은 스테이지의 트랜지스터들이 N형 반도체로 구현된 것을 바탕으로 설정된 것이다. 따라서, 풀업 트랜지스터, 풀다운 트랜지스터, 스타트 제어 트랜지스터, 리셋 제어부, 제1 및 제2 트랜지스터들이 P형으로 형성될 경우에는 각 클럭신호, 출력제어신호들의 전압레벨은 반전될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 표시패널 110: 타이밍 콘트롤러
121, 122: 데이터 구동부 130: 레벨 쉬프터
140: 쉬프트레지스터 Trst: 리셋 제어부
T1: 제1 리셋 출력단 제어부 T2: 제2 리셋 출력단 제어부

Claims (6)

  1. 복수의 게이트라인이 배치되는 표시패널; 및
    종속적으로 접속된 스테이지들의 Q 노드의 전압에 응답하여, 게이트펄스를 생성하고, 상기 게이트펄스를 상기 게이트라인에 순차적으로 출력하는 쉬프트레지스터를 포함하고,
    상기 쉬프트레지스터의 제n(n은 자연수) 스테이지는
    게이트전극이 상기 Q 노드에 접속되고, 드레인전극이 제1 게이트클럭의 입력라인에 연결되고, 소스전극이 게이트펄스 출력단에 연결되는 풀업 트랜지스터;
    게이트전극에 입력되는 스타트신호에 응답하여, 상기 Q 노드를 충전하는 스타트 제어부;
    게이트전극이 리셋신호 출력단에 연결되고, 드레인전극이 상기 Q 노드에 연결되며, 소스전극이 저전위전압 입력단에 연결되는 리셋 제어부; 및
    제2 게이트클럭 및 영상을 표시하지 않는 비표시 구간에 출력되는 제1 출력제어신호가 동기되는 타이밍에 상기 리셋신호 출력단으로 리셋신호를 출력하는 제1 리셋 출력단 제어부를 포함하며,
    상기 제1 리셋 출력단 제어부는
    상기 제2 게이트클럭 입력라인에 연결되는 드레인전극;
    상기 리셋신호 출력단에 연결되는 소스전극; 및
    상기 제1 출력제어신호 입력단에 연결되는 게이트전극을 포함하는 제1 트랜지스터로 이루어지는 표시장치.
  2. 제 1 항에 있어서,
    상기 제2 게이트클럭은
    제1 내지 제(n-1) 스테이지의 풀업 트랜지스터의 드레인전극에 인가되는 표시장치.
  3. 제 1 항에 있어서,
    상기 제2 게이트클럭의 라이징 시점은 상기 제1 게이트클럭의 폴링 시점에서 일정 기간 경과한 이후에 도래하는 표시장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 쉬프트레지스터는
    영상을 표시하는 표시 구간에 출력되는 제2 출력제어신호가 동기되는 타이밍에 상기 리셋신호 출력단의 전압을 방전하는 제2 리셋 출력단 제어부를 더 포함하는 표시장치.
  6. 제 5 항에 있어서,
    상기 제2 리셋 출력단 제어부는
    상기 리셋신호 출력단에 연결되는 드레인전극;
    저전위전압 입력단에 연결되는 소스전극; 및
    상기 제2 출력제어신호 입력단에 연결되는 게이트전극을 포함하는 제2 트랜지스터로 이루어지는 표시장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102407980B1 (ko) * 2015-10-27 2022-06-14 엘지디스플레이 주식회사 쉬프트레지스터 및 이를 포함하는 표시장치
US10395612B2 (en) 2015-12-03 2019-08-27 Innolux Corporation Driver circuit
CN108206001B (zh) * 2018-01-02 2020-12-25 京东方科技集团股份有限公司 移位寄存器、驱动方法、栅极驱动装置及显示装置
CN108389539B (zh) * 2018-03-15 2020-06-16 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN108717844B (zh) * 2018-06-29 2020-08-04 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN108877713B (zh) * 2018-07-17 2020-06-12 惠科股份有限公司 显示装置及移位暂存电路
CN108877662B (zh) * 2018-09-13 2020-03-31 合肥鑫晟光电科技有限公司 栅极驱动电路及其控制方法、显示装置
KR20220092124A (ko) * 2020-12-24 2022-07-01 엘지디스플레이 주식회사 레벨 쉬프터 및 표시 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140035891A1 (en) * 2011-05-18 2014-02-06 Sharp Kabushiki Kaisha Scanning signal line drive circuit, display device having the same, and drive method for scanning signal line

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8514163B2 (en) * 2006-10-02 2013-08-20 Samsung Display Co., Ltd. Display apparatus including a gate driving part having a transferring stage and an output stage and method for driving the same
KR20100006063A (ko) * 2008-07-08 2010-01-18 삼성전자주식회사 게이트 드라이버 및 이를 갖는 표시장치
KR101472513B1 (ko) * 2008-07-08 2014-12-16 삼성디스플레이 주식회사 게이트 드라이버 및 이를 갖는 표시장치
KR102113986B1 (ko) * 2012-07-17 2020-05-25 삼성디스플레이 주식회사 게이트 드라이버 및 이를 포함하는 표시 장치
KR101395997B1 (ko) * 2012-07-31 2014-05-28 엘지디스플레이 주식회사 게이트 구동회로와 이를 이용한 표시장치
KR102028992B1 (ko) * 2013-06-27 2019-10-07 엘지디스플레이 주식회사 쉬프트 레지스터
KR102255866B1 (ko) * 2014-02-27 2021-05-26 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140035891A1 (en) * 2011-05-18 2014-02-06 Sharp Kabushiki Kaisha Scanning signal line drive circuit, display device having the same, and drive method for scanning signal line

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