CN106935172A - 显示装置 - Google Patents

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Abstract

一种显示装置，其包括显示面板和移位寄存器，移位寄存器响应于各相关连接的级的Q节点的电压，生成选通脉冲并且依次向选通线输出选通脉冲。第n(n为自然数)级移位寄存器包括上拉晶体管、启动控制器、复位控制器和第一复位输出端控制器。在上拉晶体管中，栅极被连接至Q节点，漏极被连接至第一选通时钟输入线以及源极被连接至选通脉冲输出端。启动控制器响应于向栅极输入的启动信号，对Q节点进行充电。在复位控制器中，栅极被连接至复位信号输出端，漏极被连接至Q节点以及源极被连接至低电位电压输入端。第一复位输出端控制器在第二时钟信号与在不显示图像的非显示时段中输出的第一输出控制信号同步时，向复位信号输出端输出复位信号。

Description

显示装置
技术领域
本公开涉及一种具有减小的边框的显示装置。
背景技术
显示装置已作为视觉信息的传输介质被应用于各种信息装置或办公机器。阴极射线管(CRT)或Braun管(最广泛传播使用的显示装置)在较大的重量和体积方面存在问题。已开发了可以克服CRT的限制的各种类型的平板显示器。在一般的平板显示器中，数据线和扫描线被设置成彼此垂直，并且像素按照矩阵形式被设置。想要显示的视频数据电压被提供给数据线，并且选通脉冲依次被提供给选通线。随着视频数据电压被提供给提供有选通脉冲的显示线的像素并且每条显示线通过选通脉冲依次被扫描，视频数据被显示。
用于产生选通脉冲的选通驱动器包括电平移位器和移位寄存器，并且该移位寄存器可以在如图1所例示的显示面板的一侧上按照面板内选通(GIP)的形式来实现。为了向n条选通线中的各条选通线施加选通脉冲，移位寄存器(或GIP)包括n个级(…GIP[n-2]、GIP[n-1]、GIP[n])以及虚拟级(虚拟GIP1、虚拟GIP2、虚拟GIP3)。各个级将来自于之前级的输出用作进位信号并且使用后续级的输出来停止输出选通脉冲。虚拟级停止由最后几级输出的选通脉冲。
近来，由于显示面板具有高分辨率，所以减少了用于扫描一条选通线的时间，并且因此，也使用用于将单个显示面板划分成上面部分和下面部分并且在两个方向上同时执行扫描的双扫描方法。如图2所例示，在执行双扫描驱动的显示面板中，位于面板的中央部分的选通线在一个帧的最后水平时段处被扫描。在基于双扫描方案的显示面板中，由于输出最后一个扫描脉冲的级(GIP[n-2]、GIP[n-1]、GIP[n])位于显示面板的中央，所以用于设置虚拟级的空间较窄。因此，在基于双扫描方案的显示面板中，使用单独的复位信号(Vrst1、Vrst2、Vrst3)停止位于最后位置处的几个级的输出。
发明内容
为了控制使用复位信号(Vrst1、Vrst2、Vrst3)的级的输出，应添加用于施加复位信号(Vrst1、Vrst2、Vrst3)的信号线。与时钟的相位成比例地需要大量的复位信号(Vrst1、Vrst2、Vrst3)，并且近来，由于时钟的相位根据像素结构和驱动方案而增大，所以需要大量的信号线，结果增大了边框。
本公开的显示装置包括显示面板和移位寄存器，所述移位寄存器响应于各个相关连接的级的Q节点的电压，生成选通脉冲并且依次向选通线输出所述选通脉冲。第n(n为自然数)级的所述移位寄存器包括上拉晶体管、启动控制器、复位控制器和第一复位输出端控制器。在所述上拉晶体管中，栅极被连接至所述Q节点，漏极被连接至第一选通时钟输入线，以及源极被连接至选通脉冲输出端。所述启动控制器响应于向栅极输入的启动信号，对所述Q节点进行充电。在所述复位控制器中，栅极被连接至复位信号输出端，漏极被连接至所述Q节点，以及源极被连接至低电位电压输入端。所述第一复位输出端控制器在第二时钟信号与在不显示图像的非显示时段中输出的第一输出控制信号同步时，向所述复位信号输出端输出复位信号。
附图说明
附图被包括以提供对本发明的进一步理解，并且被并入本说明书中且构成本说明书的一部分，附图例示了本发明的实施方式，并且与本描述一起用来解释本发明的原理。在附图中：
图1和图2是例示根据现有技术的移位寄存器的级和复位信号线的视图。
图3是例示根据本公开的实施方式的显示装置的视图。
图4是例示像素的示例的视图。
图5是例示选通脉冲的时序的视图。
图6是例示根据本公开的实施方式的移位寄存器的视图。
图7是例示移位寄存器的级与时钟信号之间的连接关系的视图。
图8是例示级的示例的视图。
图9是例示主要节点的电压根据级的操作而改变的时序图。
具体实施方式
在下文中，将参照附图详细地描述本公开的实施方式。相同的参考标号自始至终指代相同的元件。在描述本发明方面，如果对相关已知功能或构造的详细说明被认为不必要地转移本发明的要点，则将省略这种说明，但本领域技术人员应理解这种说明。根据本公开的实施方式的显示装置可以被实现为诸如液晶显示器(LCD)、场致发射显示器(FED)、等离子体显示面板(PDP)、有机发光显示装置等的平板显示装置。在下文描述的示例性实施方式中，将主要描述LCD装置，但本公开的显示装置不限于此。
图3是例示根据本公开的实施方式的显示装置的视图，以及图4是例示像素结构的视图。
参照图3和图4，根据本公开的实施方式的LCD装置包括液晶面板100、时序控制器110、第一数据驱动器121和第二数据驱动器122以及选通驱动器。
显示面板100包括被形成在基板之间的液晶层。显示面板100包括液晶单元，该液晶单元根据数据线DL与选通线GL彼此相交的结构而按照矩阵形式被设置。
液晶显示面板100包括第一面板块PB1和第二面板块PB2。第一面板块PB1包括被布置在行方向上的第一选通线GL1至第n选通线GL(n)以及被布置在列方向上的第(1_1)数据线DL1_1至第(1_m)数据线DL1_m。第二面板块包括被布置在行方向上的第(n+1)选通线至第2n选通线以及被布置在列方向上的第(2_1)数据线DL2_1至第(2_m)数据线DL2_m。
在液晶显示面板100的薄膜晶体管(TFT)阵列基板中，形成包括数据线DL、选通线GL、TFT和存储电容器的像素阵列。液晶单元由通过TFT提供数据电压的像素电极1与提供有公共电压的公共电极2之间的电场驱动。TFT的栅极被连接至选通线GL，并且其漏极被连接至数据线DL。TFT的源极被连接至液晶单元的像素电极。根据通过选通线GL提供的选通脉冲来接通TFT，以将来自数据线DL的数据电压提供给液晶单元的像素电极1。黑底、滤色器、公共电极等被形成在液晶显示面板100的滤色器基板上。
时序控制器110通过低电压差分信令(LVDS)接口、最小化传输差分信令(TMDS)接口等从外部主机系统(未示出)接收诸如垂直/水平同步信号Vsync和Hsync、外部数据使能信号DE、主时钟CLK等的外部时序信号。时序控制器110通过数据线对被串联连接至源驱动IC SIC#1至源驱动IC SIC#8中的每一个。
第一数据驱动器121和第二数据驱动器122从时序控制器110接收视频信号，并且将视频数据转换成模拟数据电压。第一数据驱动器121包括第一源驱动IC SIC#1至第四源驱动IC SIC#4，并且向被形成在第一面板块PB1中的第(1_1)数据线DL1_1至第(1_m)数据线DL1_m提供数据电压。第二驱动器122包括第五源驱动IC SIC#5至第八源驱动IC SIC#8，并且向被形成在第二面板块PB2中的第(2_1)数据线DL2_1至第(2_m)数据线DL2_m提供数据电压。源驱动IC SIC#1至源驱动IC SIC#8中的每一个可以通过玻璃上芯片(COG)工艺或卷带自动接合(TAB)工艺被连接至液晶显示面板100的数据线。
选通驱动器130/140在时序控制器的控制下依次向选通线GL提供选通脉冲。从选通驱动器输出的选通脉冲与数据电压同步。选通驱动器130/140包括被连接在时序控制器110与显示面板100的扫描线之间的电平移位器130和移位寄存器140。电平移位器130将从时序控制器110输入的选通时钟CLK的晶体管-晶体管逻辑(TTL)电平电压电平移位至选通高电压VGH和选通低电压VGL。移位寄存器140包括根据选通时钟CLK将选通起始脉冲VST进行移位以依次输出选通脉冲Gout的级。移位寄存器140包括第一移位寄存器140-1和第二移位寄存器140-2。第一移位寄存器140-1向被设置在第一面板块PB1中的第一选通线GL1至第n选通线GL(n)施加选通脉冲，以及第二移位寄存器140-2向被设置在第二面板块PB2中的第(n+1)选通线GL(n+1)至第2n选通线GL(2n)施加选通脉冲。
图5是例示由移位寄存器140输出的选通脉冲的时序的视图。
参照图5，为了按照双扫描方式驱动第一面板块PB1和第二面板块PB2，移位寄存器140以相同的时序输出一对选通脉冲。该对选通脉冲分别被施加到第一面板块PB1和第二面板块PB2。例如，在第一水平时段1H至第四水平时段4H期间，第一移位寄存器140-1向第一选通线GL1施加第一选通脉冲Gout1，并且第二移位寄存器向第2n选通线GL(2n)施加第2n选通脉冲Gout(2n)。第一移位寄存器向被设置在第一面板块PB1中的第一选通线GL1至第n选通线GL(n)施加第一选通脉冲Gout1至第n选通脉冲Gout(n)。同时，第二移位寄存器140-2依次向第2n选通线GL(2n)至第(n+1)选通线GL(n+1)施加第2n选通脉冲至第(n+1)选通脉冲Gout(n+1)。图5中例示的选通脉冲例示了在依次输出的选通脉冲之间出现交叠时段以用于交叠驱动的实施方式。
图6是例示第一移位寄存器的级的视图。
参照图6，第一移位寄存器140-1具有多个独立连接的级STG1至级STG(n)(n为2或更大的自然数)。级STG1至级STG(n)中的每个级向输出端输出选通脉冲。选通脉冲可以被施加到显示装置的选通线并且也可以用作被发送至后续级的进位信号。
在下面的描述中，“之前级”是指位于参考级之上的级。例如，针对第k(k为自然数，其中，1<k<n)级STGk，之前级表示第一级STG1至第(k-1)级STG(k-1)中的任何一级。“后续级”是指在参考级之下的级。例如，针对第k(1<k<n)级STGk，后续级表示第(k+1)级STG(k+1)至第n级中的任何一级。
图7是例示级和被连接至这些级的信号线的视图，以及图8是例示第(n-2)级STG(n-2)的配置的视图。图7和图8是基于具有8相位的选通时钟来进行描述的，但选通时钟的相位不限于此。而且，选通时钟的相位可以根据被包括在相位和各个移位寄存器中的选通线的数量而改变。在图8中所例示的移位寄存器中，上拉晶体管Tpu接收第一选通时钟，以及复位输出端控制器T1接收第二选通时钟。第一选通时钟和第二选通时钟表示其相位不同，并且各个选通时钟的相位差可以根据选通时钟的相位数以及选通时钟的脉冲宽度而改变。下面将参照图7和图8描述以下实施方式：在该实施方式中，第六选通时钟被用于第一选通时钟，第二选通时钟使用第二选通时钟，各个选通时钟具有8相位，并且在4个水平时段期间保持脉冲宽度。
参照图7和图8，根据本公开的实施方式的移位寄存器的级包括上拉晶体管Tpu、下拉晶体管Tpd、节点控制器、启动控制器、复位控制器Trst以及第一复位输出端控制器和第二复位输出端控制器。
第(n-2)级STG(n-2)包括上拉晶体管Tpu、下拉晶体管Tpd、启动控制晶体管Tvst以及节点控制电路NCON。
上拉晶体管Tpu根据Q节点Q的电压输出第N选通时钟CLKN。当对QB节点QB进行充电时，下拉晶体管Tpd将选通脉冲输出端Nout的电压放电至低电位电压VSS。一旦接收到来自之前级的输出，启动控制晶体管Tvst被接通，以对Q节点Q进行充电。节点控制电路NCON控制Q节点Q和QB节点QB的电压。节点控制电路NCON(k)的详细配置可以是任何的已知配置。
复位控制器Trst根据复位信号输出端Nrst的电位而将Q节点Q的电压放电至低电位电压VGL。为此，复位控制器Trst可以被配置为以下晶体管：在该晶体管中，栅极被连接至复位信号输出端Nrst，漏极被连接至Q节点Q，以及源极被连接至低电位电压VGL线。
第一复位输出端控制器T1在第二选通时钟CLK2与第一输出控制信号D1同步时向复位信号输出端Nrst输出复位信号。为此，第一复位输出端控制器T1包括被连接至第二选通时钟CLK2输入线的漏极、被连接至复位信号输出端的源极以及被连接至第一输出控制信号输入端的栅极。
第二复位输出端控制器T2在输入第二输出控制信号D2时对复位信号输出端Nrst的电压进行放电。第二复位输出端控制器T2包括被连接至复位信号输出端的漏极、被连接至低电位电压输入端的源极以及被连接至第二输出控制信号D2输入端的栅极。
图9是例示被施加到级的选通时钟以及Q节点的电压的变化的视图。图9例示了输入到上拉晶体管Tpu的漏极的第N选通时钟CLK(N)为第六选通时钟CLK6、输入到第一复位输出端控制器T1的漏极的第(N-4)选通时钟CLK(N-4)为第二选通时钟CLK2的实施方式。
将参照图7至图9描述级的操作。
在第(n-4)水平时段(n-4)H和第(n-3)水平时段(n-3)H期间，响应于启动信号，第(n-2)级STG(n-2)的启动控制晶体管Tvst被开启以用高电位电压VDD对Q节点Q进行预充电。
在第(n-2)水平时段(n-2)H至第(n+1)水平时段(n+1)H期间，第(n-2)级STG(n-2)的上拉晶体管Tpu接收第六选通时钟CLK6。Q节点Q(上拉晶体管Tpu的栅极)被在Q节点Q(k)被预充电的状态下施加的第六选通时钟CLK6自举。在Q节点Q被自举的过程期间，当上拉晶体管Tpu的栅极-源极电位达到阈值电压Vth时，上拉晶体管Tpu被接通。因此，输出与第六选通时钟CLK6的高电平电压对应的第(n-2)选通脉冲Gout(n-2)。
按照相同的方式，第(n-1)级STG(n-1)和第n级STG(n)输出选通脉冲。第一移位寄存器利用由第n级STG(n)输出为最终选通脉冲的第n选通脉冲Gout(n)来完成图像显示时段的操作。
在不显示图像的非显示时段的起始时间处，第一输出控制信号D1被施加为高电位电压。在非显示时段期间，第一复位输出端控制器T1通过具有高电位电压的第一输出控制信号D1而被接通，并且与第二时钟信号的电压对应的复位信号Vreset被输出至复位输出端Nrst。
复位控制器Trst通过经由复位输出端Nrst施加的复位信号Vreset而被接通，以将Q节点Q的电压释放为低电位电压VGL。
在本公开中，复位信号Vreset使用选通时钟的时序。即，图9中例示的复位信号Vreset使用第二选通时钟CLK2并且第二选通时钟CLK2被施加到第(n-6)级的上拉晶体管。
在显示图像的显示时段期间，响应于第二输出控制信号D2，第二复位输出端控制器T2被接通，以维持复位输出端Nrst处于低电位电压VGL。即，第二复位输出端控制器T2防止复位控制器Trst在图像显示时段期间被接通。在复位控制器Trst在图像显示时段期间无意被接通的情况下，可能会对Q节点Q进行放电，从而使选通脉冲的输出不稳定。第二复位输出端控制器T2抑制复位控制器Trst在图像显示时段期间的操作以防止Q节点Q被放电。
如上所述，根据本公开的级不需要额外的用于对Q节点Q进行放电的虚拟级。即，即使高分辨率显示面板被划分成第一面板块PB1和第二面板块PB2以采用双扫描方案，也不需要用于对在显示面板的中央部分处输出最后选通脉冲的若干个级的Q节点进行放电的虚拟级。
而且，在本公开中，不需要用于向最后输出选通脉冲的若干个级施加额外的复位信号的信号线。为了向各个级施加复位信号，另外还需要根据复位信号的相位数的信号线。如果时钟的相位为10，则需要用于向最后输出选通脉冲的10个级中的各个级施加复位信号的10条信号线。相反，在本公开中，在仅增加了低电位电压输入线以及第一输出控制信号线和第二输出控制信号线的状态下，不管选通时钟的相位数如何，都可以对所有移位寄存器的级的Q节点进行放电。因此，可以减小边框。
在上述实施方式中，基于被实现为N型半导体的晶体管，对时钟信号、第一输出信号和第二输出信号的电压电平进行了设置。因此，当上拉晶体管、下拉晶体管、启动控制晶体管、复位控制器、第一晶体管和第二晶体管被形成为P型时，各个时钟信号和输出控制信号的电压电平可以是相反的。
尽管已参照许多其示例性实施方式描述了实施方式，但应理解的是，本领域技术人员可以设计出将落入本公开的原理的范围内的许多其它修改和实施方式。更具体地，在本公开、附图和所附权利要求书的范围内，可以对主题组合布置的组成部分和/或布置进行各种变型和修改。除了对组成部分和/或布置进行变型和修改之外，替代使用也将对本领域技术人员是显而易见的。

Claims (15)

1.一种显示装置，该显示装置包括：
显示面板，在所述显示面板中设置有多条选通线；以及
移位寄存器，所述移位寄存器响应于各个相关连接的级的Q节点的电压，生成选通脉冲并且依次向所述多条选通线输出所述选通脉冲，
其中，第n个所述移位寄存器包括：
上拉晶体管，在所述上拉晶体管中，栅极被连接至所述Q节点，漏极被连接至第一选通时钟输入线，以及源极被连接至选通脉冲输出端；
启动控制器，所述启动控制器响应于向所述启动控制器的栅极输入的启动信号，对所述Q节点进行充电；
复位控制器，在所述复位控制器中，栅极被连接至复位信号输出端，漏极被连接至所述Q节点，以及源极被连接至低电位电压输入端；以及
第一复位输出端控制器，所述第一复位输出端控制器在第二选通时钟与在不显示图像的非显示时段中输出的第一输出控制信号同步时，向所述复位信号输出端输出复位信号，
其中，n为自然数。
2.根据权利要求1所述的显示装置，其中，第一选通时钟被施加至第一级至第(n-1)级的所述上拉晶体管的所述漏极。
3.根据权利要求1所述的显示装置，其中，所述第二选通时钟的上升时间出现在从第一选通时钟的下降时间起已经过了预定时段之后。
4.根据权利要求1所述的显示装置，其中，所述第一复位输出端控制器包括：
漏极，所述漏极被连接至第二时钟信号输入线；
源极，所述源极被连接至所述复位信号输出端；以及
栅极，所述栅极被连接至第一输出控制信号输入端。
5.根据权利要求1所述的显示装置，其中，所述移位寄存器还包括：
第二复位输出端控制器，所述第二复位输出端控制器在显示图像的显示时段中输出的第二输出控制信号被输入时，对所述复位信号输出端的电压进行放电。
6.根据权利要求5所述的显示装置，其中，所述第二复位输出端控制器包括：
漏极，所述漏极被连接至所述复位信号输出端；
源极，所述源极被连接至所述低电位电压输入端；以及
栅极，所述栅极被连接至第二输出控制信号输入端。
7.根据权利要求1所述的显示装置，其中，所述移位寄存器还包括：
下拉晶体管，所述下拉晶体管在QB节点被充电时，将所述选通脉冲输出端的电压放电至低电位电压。
8.根据权利要求7所述的显示装置，其中，所述下拉晶体管包括：
漏极，所述漏极被连接至所述选通脉冲输出端；
源极，所述源极被连接至所述低电位电压输入端；以及
栅极，所述栅极被连接至所述QB节点。
9.根据权利要求7所述的显示装置，其中，所述移位寄存器还包括：
节点控制电路，所述节点控制电路分别被连接至所述Q节点和所述QB节点，并且控制所述Q节点和所述QB节点的电压。
10.根据权利要求2所述的显示装置，其中，所述第二选通时钟在所述第一选通时钟结束之后被施加为高电位电压。
11.根据权利要求10所述的显示装置，其中，所述第一选通时钟和所述第二选通时钟分别占用4个水平时段，并且
其中，所述第二选通时钟被施加至第(n-4)级的上拉晶体管的漏极。
12.根据权利要求1所述的显示装置，其中，所述第一输出控制信号在显示时段期间保持低电压电平。
13.根据权利要求5所述的显示装置，其中，所述第二输出控制信号在所述非显示时段期间保持低电压电平。
14.根据权利要求1所述的显示装置，其中，所述显示面板包括：
第一面板块，所述第一面板块包括在行方向上布置的第一选通线至第n选通线；以及
第二面板块，所述第二面板块包括在所述行方向上布置的第(n+1)选通线至第2n选通线。
15.根据权利要求14所述的显示装置，该显示装置还包括：
第一数据驱动器，所述第一数据驱动器向在所述第一面板块中形成的数据线提供数据电压；以及
第二数据驱动器，所述第二数据驱动器向在所述第二面板块中形成的数据线提供数据电压。
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