KR20110123459A - 게이트 쉬프트 레지스터와 이를 이용한 표시장치 - Google Patents

게이트 쉬프트 레지스터와 이를 이용한 표시장치 Download PDF

Info

Publication number
KR20110123459A
KR20110123459A KR1020100042957A KR20100042957A KR20110123459A KR 20110123459 A KR20110123459 A KR 20110123459A KR 1020100042957 A KR1020100042957 A KR 1020100042957A KR 20100042957 A KR20100042957 A KR 20100042957A KR 20110123459 A KR20110123459 A KR 20110123459A
Authority
KR
South Korea
Prior art keywords
node
output
stage
tft
voltage
Prior art date
Application number
KR1020100042957A
Other languages
English (en)
Other versions
KR101679855B1 (ko
Inventor
신홍재
손미영
김병훈
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020100042957A priority Critical patent/KR101679855B1/ko
Publication of KR20110123459A publication Critical patent/KR20110123459A/ko
Application granted granted Critical
Publication of KR101679855B1 publication Critical patent/KR101679855B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

본 발명에 따른 게이트 쉬프트 레지스터는 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들 중 일부가 입력되고 종속적으로 접속된 다수의 스테이지들을 가지며, 상기 스테이지들 중 제k 스테이지는, 제k 스캔라인과 연결되어 제k 스캔펄스가 출력되는 제1 출력 노드; 상기 제k 스테이지의 전단에 배치된 제1 특정 스테이지의 리셋 단자와, 상기 제k 스테이지의 후단에 배치된 제2 특정 스테이지의 스타트 단자에 공통으로 입력될 제k 캐리신호가 출력되며, 상기 제k 스캔라인과 전기적으로 분리된 제2 출력 노드; 및 상기 제1 및 제2 출력 노드의 전위를 제어하는 제1 스위치회로를 구비한다.

Description

게이트 쉬프트 레지스터와 이를 이용한 표시장치{GATE SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다.
음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 평판 표시장치의 스캔 구동회로는 일반적으로, 게이트 쉬프트 레지스터를 이용하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다.
스캔 구동회로의 게이트 쉬프트 레지스터는 도 1과 같이 다수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들(STG1~STGn)을 구비한다. 스테이지들은 종속적(cascade)으로 접속되어 출력(Gout(1)~Gout(n))을 순차적으로 발생한다.
스테이지들(STG1~STGn) 각각은 풀업 트랜지스터(Pull-up transistor)를 제어하기 위한 Q 노드, 풀다운 트랜지스터(Pull-down transister)를 제어하기 위한 Q bar(QB) 노드를 포함한다. 또한, 스테이지들(STG1~STGn) 각각은 이전 스테이지로부터 입력된 캐리신호, 다음 스테이지로부터 입력된 캐리신호, 및 클럭신호(CLK)에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다.
쉬프트 레지스터의 스테이지들(STG1~STGn)의 출력(Gout(1)~Gout(n-1))은 표시장치의 스캔라인들에 인가되는 스캔펄스임과 동시에, 이전 스테이지와 다음 스테이지로 전달되는 캐리신호(Cout(1)~Cout(n-1)) 역할을 겸한다. 스캔펄스는 스캔라인들을 통해 액정셀들(Clc)에 인가된다. 따라서, 스테이지들(STG1~STGn)의 출력(Gout(1)~Gout(n-1))은 도 2와 같이 패널 로드(Rl) 영향으로 표시패널의 상부에서 하부로 갈수록 그 파형이 늘어지게 된다. 패널 로드(Rl)는 표시패널의 면적에 비례하므로, 대면적 패널일수록 스테이지들(STG1~STGn)의 출력 파형 늘어짐이 증가하게 되어 240Hz 이상의 고속 동작에 제한을 받게 된다. 특히, 동작 시간의 흐름에 따라 스위치 회로내의 TFT 특성이 열화되면 출력 신호의 라이징(rising) 및 폴링(falling) 특성은 악화되므로, 이 신호를 공유한 캐리신호에 의해 다음 스테이지에서의 출력 특성은 점점 더 나빠지게 되어 멀티 출력 또는 미 출력과 같은 비정상적 출력의 정도가 심화된다.
따라서, 본 발명의 목적은 대면적 패널 및 고속 구동에 적합한 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들 중 일부가 입력되고 종속적으로 접속된 다수의 스테이지들을 가지며, 상기 스테이지들 중 제k 스테이지는, 제k 스캔라인과 연결되어 제k 스캔펄스가 출력되는 제1 출력 노드; 상기 제k 스테이지의 전단에 배치된 제1 특정 스테이지의 리셋 단자와, 상기 제k 스테이지의 후단에 배치된 제2 특정 스테이지의 스타트 단자에 공통으로 입력될 제k 캐리신호가 출력되며, 상기 제k 스캔라인과 전기적으로 분리된 제2 출력 노드; 및 상기 제1 및 제2 출력 노드의 전위를 제어하는 제1 스위치회로를 구비한다.
상기 게이트 쉬프트 클럭들은 3 수평기간의 펄스폭을 가지고 1 수평기간씩 위상이 쉬프트되는 6상으로 발생되며; 서로 이웃한 클럭들은 2 수평기간씩 서로 중첩된다.
상기 제1 특정 스테이지는 제k-3 스테이지이고, 상기 제2 특정 스테이지는 제k+3 스테이지일 수 있다.
상기 제1 스위치회로는, Q 노드를 충방전시키기 위한 Q노드 제어부; QB1 노드를 충방전시키기 위한 QB1노드 제어부; 소정 기간을 주기로 상기 QB1 노드와 교번 구동되는 QB2 노드를 충방전시키기 위한 QB2노드 제어부; 상기 제1 출력 노드를 통해 상기 제k 스캔펄스를 출력하는 스캔펄스 출력부; 및 상기 제2 출력 노드를 통해 상기 제k 캐리신호를 출력하는 캐리신호 출력부를 구비한다.
상기 Q노드 제어부는 상기 제k-3 스테이지로부터 입력되는 제k-3 캐리신호에 응답하여 상기 Q 노드를 충전시키는 제1 TFT, 상기 제k+3 스테이지로부터 입력되는 제k+3 캐리신호에 응답하여 상기 Q 노드를 방전시키는 제2 TFT, 상기 QB1 노드의 전압에 따라 상기 Q 노드를 방전시키는 제31 TFT, 및 상기 QB2 노드의 전압에 따라 상기 Q 노드를 방전시키는 제32 TFT를 포함하고; 상기 QB1노드 제어부는 제1 노드를 충전시키기 위한 제41 TFT, 상기 Q 노드의 전압에 따라 상기 제1 노드를 방전시키기 위한 제51 TFT, 상기 Q 노드의 전압에 따라 상기 QB1 노드를 방전시키기 위한 제61 TFT, 상기 제1 노드의 전압에 따라 상기 QB1 노드를 오드 교류 구동전압으로 충전하는 제71 TFT, 및 상기 제k-3 캐리신호에 응답하여 상기 QB1 노드를 방전시키는 제81 TFT를 포함하고; 상기 QB2노드 제어부는 제2 노드를 충전시키기 위한 제42 TFT, 상기 Q 노드의 전압에 따라 상기 제2 노드를 방전시키기 위한 제52 TFT, 상기 Q 노드의 전압에 따라 상기 QB2 노드를 방전시키기 위한 제62 TFT, 상기 제2 노드의 전압에 따라 상기 QB2 노드를 이븐 교류 구동전압으로 충전하는 제72 TFT, 및 상기 제k-3 캐리신호에 응답하여 상기 QB2 노드를 방전시키는 제82 TFT를 포함하고; 상기 스캔펄스 출력부는 상기 Q 노드의 전압에 따라 상기 제1 출력노드를 게이트 하이 전압의 제j(j는 1 내지 6 중 어느 하나의 자연수) 게이트 쉬프트 클럭으로 충전시키는 제1 풀업 TFT, 상기 QB1 노드의 전압에 따라 상기 제1 출력노드를 게이트 로우 전압으로 방전하는 제1-1 풀다운 TFT, 및 상기 QB2 노드의 전압에 따라 상기 제1 출력노드를 상기 게이트 로우 전압으로 방전하는 제1-2 풀다운 TFT를 포함하고; 상기 캐리신호 출력부는 상기 Q 노드의 전압에 따라 상기 제2 출력노드를 게이트 하이 전압의 제j 게이트 쉬프트 클럭으로 충전시키는 제2 풀업 TFT, 상기 QB1 노드의 전압에 따라 상기 제2 출력노드를 게이트 로우 전압으로 방전하는 제2-1 풀다운 TFT, 및 상기 QB2 노드의 전압에 따라 상기 제2 출력노드를 상기 게이트 로우 전압으로 방전하는 제1-2 풀다운 TFT를 포함하며; 상기 오드 교류 구동전압과 이븐 교류 구동전압은 소정 기간을 주기로 상기 게이트 하이 전압과 게이트 로우 전압 사이에서 서로 상반되게 스윙된다.
이 게이트 쉬프트 레지스터는 상기 제k 스테이지와 함께 스테이지 쌍을 구성하고, 소정기간을 주기로 교번 구동되는 QB1 노드 및 QB2 노드를 상기 제k 스테이지와 공유하는 제k+1 스테이지를 더 가지며; 상기 제k+1 스테이지는, 제k+1 스캔라인과 연결되어 제k+1 스캔펄스가 출력되는 제1' 출력 노드; 상기 제k-2 스테이지의 리셋 단자와, 상기 제k+4 스테이지의 스타트 단자에 공통으로 입력될 제k+1 캐리신호가 출력되며, 상기 제k+1 스캔라인과 전기적으로 분리된 제2' 출력 노드; 및 상기 제1' 및 제2' 출력 노드의 전위를 제어하는 제2 스위치회로를 구비한다.
상기 제1 스위치회로는 Q1 노드를 충방전시키기 위한 Q1노드 제어부와, 상기 QB1 노드를 충방전시키기 위한 QB1노드 제어부와, 상기 제1 출력 노드를 통해 상기 제k 스캔펄스를 출력하는 제k 스캔펄스 출력부와, 상기 제2 출력 노드를 통해 상기 제k 캐리신호를 출력하는 제k 캐리신호 출력부를 구비하고; 상기 제2 스위치회로는 Q2 노드를 충방전시키기 위한 Q2노드 제어부와, 상기 QB2 노드를 충방전시키기 위한 QB2노드 제어부와, 상기 제1' 출력 노드를 통해 상기 제k+1 스캔펄스를 출력하는 제k+1 스캔펄스 출력부와, 상기 제2' 출력 노드를 통해 상기 제k+1 캐리신호를 출력하는 제k+1 캐리신호 출력부를 구비한다.
본 발명의 실시예에 따른 표시장치는 데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널; 상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및 상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로를 구비하고, 상기 스캔 구동회로는 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들 중 일부가 입력되고 종속적으로 접속된 다수의 스테이지들을 가지며, 상기 스테이지들 중 제k 스테이지는, 제k 스캔라인과 연결되어 제k 스캔펄스가 출력되는 제1 출력 노드; 상기 제k 스테이지의 전단에 배치된 제1 특정 스테이지의 리셋 단자와, 상기 제k 스테이지의 후단에 배치된 제2 특정 스테이지의 스타트 단자에 공통으로 입력될 제k 캐리신호가 출력되며, 상기 제k 스캔라인과 전기적으로 분리된 제2 출력 노드; 및 상기 제1 및 제2 출력 노드의 전위를 제어하는 제1 스위치회로를 포함한다.
본 발명에 따른 게이트 쉬프트 레지스터와 이를 이용한 표시장치는 캐리신호의 출력단과 스캔펄스의 출력단을 전기적으로 분리하여, 캐리신호가 패널 로드에 영향을 받지 않게 한다. 그 결과, 캐리신호와 스캔펄스의 딜레이(파형 늘어짐) 현상이 현저하게 줄어들어, 종래 대비 라이징 및 폴링 특성이 크게 개선된다. 이에 따라, 본 발명에 따른 게이트 쉬프트 레지스터와 이를 이용한 표시장치는 대면적 패널 및 240Hz 이상의 고속 구동에 적용시 멀티 출력 또는 미 출력과 같은 비정상적 출력을 사전에 방지할 수 있다.
도 1은 종래의 게이트 쉬프트 레지스터 구성을 개략적으로 보여 주는 도면.
도 2는 종래 방식에서 표시패널의 상부에서 하부로 갈수록 캐리신호와 스캔펄스의 왜곡이 심화되는 것을 보여주는 도면.
도 3은 본 발명의 실시예에 따른 게이트 쉬프트 레지스터 구성을 개략적으로 보여주는 도면.
도 4는 제k 스테이지의 회로 구성의 보여주는 도면.
도 5는 도 4의 입력 및 출력 신호들을 보여 주는 파형도.
도 6은 서로 연동하여 동작되는 제k 및 제k+1 스테이지를 포함한 스테이지 쌍을 보여주는 도면.
도 7은 도 6의 입력 및 출력 신호들을 보여 주는 파형도.
도 8은 본 발명에 따른 캐리신호와 스캔펄스의 파형을 보여주는 도면.
도 9는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도.
도 10은 도 9에 도시된 레벨 쉬프트의 입력 및 출력 신호를 보여 주는 파형도.
이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 3은 본 발명의 실시예에 따른 게이트 쉬프트 레지스터 구성을 개략적으로 보여 준다.
도 3을 참조하면, 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(STG1~STGn)을 구비한다.
스테이지들(STG1~STGn)에는 소정의 위상차만큼 쉬프트되고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 i(i는 양의 짝수)상 게이트 쉬프트 클럭들(CLK) 중에 일부 클럭이 입력된다. 게이트 쉬프트 클럭들(CLK)은 240Hz 이상의 고속 구동시 충분한 충전시간 확보를 위해 소정 구간씩 중첩되는 6상 이상으로 구현됨이 바람직하다. 이하에서 설명할 6상 게이트 쉬프트 클럭들(CLK)은 각각 3 수평기간의 펄스폭을 가지고 1 수평기간씩 쉬프트되며, 이웃한 클럭들은 2 수평기간씩 중첩된다. 스테이지들(STG1~STGn)에는 도 4 및 도 6과 같이 게이트 하이 전압(VGH) 레벨의 직류 구동전압이 공급됨과 아울러, 소정 기간을 주기로 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 서로 상반되게 스윙되는 교류 구동전압들(VDD_E,VDD_O)이 공급된다. 게이트 하이 전압(VGH)은 표시장치의 TFT 어레이에 형성된 TFT들의 문턱전압 이상의 전압으로 설정되고, 게이트 로우 전압(VGL)은 표시장치의 TFT 어레이에 형성된 TFT들의 문턱전압보다 작은 전압으로 설정된다. 게이트 하이 전압(VGH)은 대략 20~30V 정도로 설정될 수 있고, 게이트 로우 전압(VGL)은 대략 -5V 정도로 설정될 수 있다.
스테이지들(STG1~STGn) 각각은 캐리신호(Cout)와 스캔펄스(또는 게이트펄스, Gout)를 분리하여 출력한다. 이를 위해, 스테이지들(STG1~STGn)의 출력 노드들은 도 4 및 도 6과 같이 스캔펄스(Gout)가 출력되는 제1 출력 노드(NO1)와, 캐리신호(Cout)가 출력되는 제2 출력 노드(NO2)로 나뉘어진다. 제1 출력 노드(NO1)는 패널 로드(Rl) 즉, 스캔라인들에 연결되며, 제2 출력 노드(NO2)는 패널 로드(Rl)로부터 독립된다. 한편, 스테이지들(STG1~STGn)은 회로 구성을 간소화하기 위해, 도 6과 같이 서로 연동하여 동작하는 다수의 스테이지 쌍들을 포함할 수 있다. 스테이지 쌍들 각각에는 인접한 두 개의 스테이지들이 포함된다.
제k 스테이지(STG(k))의 스타트 단자에는 제k-3 스테이지(STG(k-3))로부터 출력되는 제k-3 캐리신호(Cout(k-3))가 입력된다. 제k 스테이지(STG(k))의 제1 리셋 단자에는 제k+3 스테이지(STG(k+3))로부터 출력되는 제k+3 캐리신호(Cout(k+3)가 입력된다. 제k 스테이지(STG(k))로부터 출력되는 제k 캐리신호(Cout(k))는 제k-3 스테이지(STG(k-3))의 제1 리셋단자와, 제k+3 스테이지(STG(k+3))의 스타트 단자로 전송된다. 한편, 제1 스테이지(STG(1))의 스타트 단자에는 게이트 스타트 펄스(VST)가 입력된다. 도 3에서 스테이지들(STG1~STGn)로 입력되는 리셋용 캐리신호들은 생략되었다.
도 4는 제k 스테이지(STG(k))의 회로 구성을 보여준다. 다른 스테이지들 각각의 회로 구성은 입력되는 게이트 쉬프트 클럭만 다를 뿐, 도 4와 실질적으로 동일하다.
도 4를 참조하면, 제k 스테이지(STG(k))의 클럭 단자에는 6상 클럭들 중 어느 하나 예컨대, 제4 게이트 쉬프트 클럭(CLK4)이 입력된다.
제k 스테이지(STG(k))는 제k 스캔라인과 연결되어 제k 스캔펄스(Gout(k))가 출력되는 제1 출력 노드(NO1)와, 제k-3 스테이지(STG(k-3)의 제1 리셋단자와 제k+3 스테이지(STG(k+3))의 스타트단자에 입력될 제k 캐리신호(Cout(k))가 출력되는 제2 출력 노드(NO2)와, 제1 및 제2 출력 노드(NO1,NO2)의 전위를 제어하는 스위치회로를 포함한다.
스위치회로는 Q 노드를 충방전시키기 위한 Q노드 제어부(10), QB1 노드를 충방전시키기 위한 QB1노드 제어부(20), QB2 노드를 충방전시키기 위한 QB2노드 제어부(30), 제1 출력 노드(NO1)를 통해 제k 스캔펄스(Gout(k))를 출력하는 스캔펄스 출력부(40), 및 제2 출력 노드(NO2)를 통해 제k 캐리신호(Cout(k))를 출력하는 캐리신호 출력부(50)를 구비한다.
Q노드 제어부(10)는 Q 노드를 충전시키기 위한 제1 TFT(T1)와 함께, Q 노드 방전시키기 위한 제2 TFT(T2), 제31 TFT(T31), 제32 TFT(T32) 및 리셋 TFT(Trt)를 포함한다. 제1 TFT(T1)는 제k-3 캐리신호(Cout(k-3))에 응답하여 Q 노드를 게이트 하이 전압(VGH)으로 충전시킨다. 제1 TFT(T1)의 게이트전극은 제k-3 캐리신호(Cout(k-3))가 입력되는 스타트 단자에, 드레인전극은 직류 구동전압(VDD)의 입력 단자에, 소스전극은 Q 노드에 각각 접속된다. 제2 TFT(T2)는 제k+3 캐리신호(Cout(k+3))에 응답하여 Q 노드를 저전위 전압(VSS)으로 방전시킨다. 저전위 전압(VSS)은 기저전압(GND) 또는 게이트 로우 전압(VGL)으로 설정될 수 있다. 제2 TFT(T2)의 게이트전극은 제k+3 캐리신호(Cout(k+3))가 입력되는 제1 리셋 단자에, 드레인전극은 Q 노드에, 소스전극은 저전위 전압(VSS)의 입력 단자에 각각 접속된다. 제31 TFT(T31)는 QB1 노드의 전압에 따라 Q 노드를 저전위 전압(VSS)으로 방전시킨다. 제31 TFT(T31)의 게이트전극은 QB1 노드에, 드레인전극은 Q 노드에, 소스전극은 저전위 전압(VSS)의 입력 단자에 각각 접속된다. 제32 TFT(T32)는 QB2 노드의 전압에 따라 Q 노드를 저전위 전압(VSS)으로 방전시킨다. 제32 TFT(T32)의 게이트전극은 QB2 노드에, 드레인전극은 Q 노드에, 소스전극은 저전위 전압(VSS)의 입력 단자에 각각 접속된다. 리셋 TFT(Trt)는 프레임 리셋신호(VRST)에 응답하여 Q 노드를 저전위 전압(VSS)으로 초기화시킨다. 프레임 리셋신호(VRST)는 프레임과 프레임 사이의 블랭크 구간마다 한 번씩 입력된다. 리셋 TFT(Trt)의 게이트전극은 프레임 리셋신호(VRST)가 입력되는 제2 리셋 단자에, 드레인전극은 Q 노드에, 소스전극은 저전위 전압(VSS)의 입력 단자에 각각 접속된다.
QB1노드 제어부(20)는 제1 노드(N1)를 충전시키기 위한 제41 TFT(T41), 제1 노드(N1)를 방전시키기 위한 제51 TFT(T51), QB1 노드를 방전시키기 위한 제61 TFT(T61)와 제81 TFT(T81), 및 QB1 노드를 충전시키기 위한 제71 TFT(T71)를 포함한다. 제41 TFT(T41)는 다이오드-콘넥션 되어 기수 프레임에서 제1 노드(N1)를 오드 교류 구동전압(VDD_O)으로 충전한다. 제41 TFT(T41)의 게이트전극 및 드레인전극은 오드 교류 구동전압(VDD_O)의 입력단에, 소스전극은 제1 노드(N1)에 각각 접속된다. 제51 TFT(T51)는 Q 노드의 전압에 따라 제1 노드(N1)를 저전위 전압(VSS)으로 방전한다. 제51 TFT(T51)의 게이트전극은 Q 노드에, 드레인전극은 제1 노드(N1)에, 소스전극은 저전위 전압(VSS)의 입력 단자에 각각 접속된다. 제61 TFT(T61)는 Q 노드의 전압에 따라 QB1 노드를 저전위 전압(VSS)으로 방전한다. 제61 TFT(T61)의 게이트전극은 Q 노드에, 드레인전극은 QB1 노드에, 소스전극은 저전위 전압(VSS)의 입력 단자에 각각 접속된다. 제71 TFT(T71)는 제1 노드(N1)의 전압에 따라 QB1 노드를 오드 교류 구동전압(VDD_O)으로 충전한다. 제71 TFT(T71)의 게이트전극은 제1 노드(N1)에, 드레인전극은 오드 교류 구동전압(VDD_O)의 입력 단자에, 소스전극은 QB1 노드에 각각 접속된다. 제81 TFT(T81)는 제k-3 캐리신호(Cout(k-3))에 응답하여 QB1 노드를 저전위 전압(VSS)으로 방전한다. 제81 TFT(T81)의 게이트전극은 제k-3 캐리신호(Cout(k-3))가 입력되는 스타트 단자에, 드레인전극은 QB1 노드에, 소스전극은 저전위 전압(VSS)의 입력 단자에 각각 접속된다.
QB2노드 제어부(30)는 제2 노드(N2)를 충전시키기 위한 제42 TFT(T42), 제2 노드(N2)를 방전시키기 위한 제52 TFT(T52), QB2 노드를 방전시키기 위한 제62 TFT(T62)와 제82 TFT(T82), 및 QB2 노드를 충전시키기 위한 제72 TFT(T72)를 포함한다. 제42 TFT(T42)는 다이오드-콘넥션 되어 우수 프레임에서 제2 노드(N2)를 이븐 교류 구동전압(VDD_E)으로 충전한다. 제42 TFT(T42)의 게이트전극 및 드레인전극은 이븐 교류 구동전압(VDD_E)의 입력단에, 소스전극은 제2 노드(N2)에 각각 접속된다. 제52 TFT(T52)는 Q 노드의 전압에 따라 제2 노드(N2)를 저전위 전압(VSS)으로 방전한다. 제52 TFT(T52)의 게이트전극은 Q 노드에, 드레인전극은 제2 노드(N2)에, 소스전극은 저전위 전압(VSS)의 입력 단자에 각각 접속된다. 제62 TFT(T62)는 Q 노드의 전압에 따라 QB2 노드를 저전위 전압(VSS)으로 방전한다. 제62 TFT(T62)의 게이트전극은 Q 노드에, 드레인전극은 QB2 노드에, 소스전극은 저전위 전압(VSS)의 입력 단자에 각각 접속된다. 제72 TFT(T72)는 제2 노드(N2)의 전압에 따라 QB2 노드를 이븐 교류 구동전압(VDD_E)으로 충전한다. 제72 TFT(T72)의 게이트전극은 제2 노드(N2)에, 드레인전극은 이븐 교류 구동전압(VDD_E)의 입력 단자에, 소스전극은 QB2 노드에 각각 접속된다. 제82 TFT(T82)는 제k-3 캐리신호(Cout(k-3))에 응답하여 QB2 노드를 저전위 전압(VSS)으로 방전한다. 제82 TFT(T82)의 게이트전극은 제k-3 캐리신호(Cout(k-3))가 입력되는 스타트 단자에, 드레인전극은 QB2 노드에, 소스전극은 저전위 전압(VSS)의 입력 단자에 각각 접속된다.
스캔펄스 출력부(40)는 Q 노드의 전압에 따라 턴-온 되어 제1 출력노드(NO1)를 제4 게이트 쉬프트 클럭(CLK4)으로 충전시키는 제1 풀업 TFT(TU1), QB1 노드의 전압에 따라 턴-온 되어 제1 출력노드(NO1)를 저전위 전압(VSS)으로 방전하는 제1-1 풀다운 TFT(TD11), 및 QB2 노드의 전압에 따라 턴-온 되어 제1 출력노드(NO1)를 저전위 전압(VSS)으로 방전하는 제1-2 풀다운 TFT(TD12)를 포함한다. 제1 풀업 TFT(TU1)는 Q 노드의 부트스트래핑으로 인해 턴-온 됨으로써, 제4 게이트 쉬프트 클럭(CLK4)으로 제1 출력 노드(NO1)를 충전하여 제k 스캔펄스(Gout(k))를 라이징시킨다. 제1 풀업 TFT(TU1)의 게이트전극은 Q 노드에, 드레인전극은 제4 게이트 쉬프트 클럭(CLK4)의 입력단에, 소스전극은 제1 출력 노드(NO1)에 각각 접속된다. 제1-1 및 제1-2 풀다운 TFT(TD11,TD12)는 제k 스캔펄스(Gout(k))가 폴링 유지되도록 제1 출력 노드(NO1)를 방전시킨다. 제1-1 풀다운 TFT(TD11)의 게이트전극은 QB1 노드에, 드레인전극은 제1 출력 노드(NO1)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 제1-2 풀다운 TFT(TD12)의 게이트전극은 QB2 노드에, 드레인전극은 제1 출력 노드(NO1)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다.
캐리신호 출력부(50)는 Q 노드의 전압에 따라 턴-온 되어 제2 출력노드(NO2)를 제4 게이트 쉬프트 클럭(CLK4)으로 충전시키는 제2 풀업 TFT(TU2), QB1 노드의 전압에 따라 턴-온 되어 제2 출력노드(NO2)를 저전위 전압(VSS)으로 방전하는 제2-1 풀다운 TFT(TD21), 및 QB2 노드의 전압에 따라 턴-온 되어 제2 출력노드(NO2)를 저전위 전압(VSS)으로 방전하는 제2-2 풀다운 TFT(TD22)를 포함한다. 제2 풀업 TFT(TU2)는 Q 노드의 부트스트래핑으로 인해 턴-온 됨으로써, 제4 게이트 쉬프트 클럭(CLK4)으로 제2 출력 노드(NO2)를 충전하여 제k 캐리신호(Cout(k))를 라이징시킨다. 제2 풀업 TFT(TU2)의 게이트전극은 Q 노드에, 드레인전극은 제4 게이트 쉬프트 클럭(CLK4)의 입력단에, 소스전극은 제2 출력 노드(NO2)에 각각 접속된다. 제2-1 및 제2-2 풀다운 TFT(TD21,TD22)는 제k 캐리신호(Cout(k))가 폴링 유지되도록 제2 출력 노드(NO2)를 방전시킨다. 제2-1 풀다운 TFT(TD21)의 게이트전극은 QB1 노드에, 드레인전극은 제2 출력 노드(NO2)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 제2-2 풀다운 TFT(TD22)의 게이트전극은 QB2 노드에, 드레인전극은 제2 출력 노드(NO2)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다.
이하, 제k 스테이지(STG(k))의 동작을 도 5의 파형도를 결부하여 단계적으로 설명한다.
먼저, 도 4 및 도 5를 참조하여 기수 프레임(Odd Frame)에서 제k 스테이지(STG(k))의 동작을 설명하면 다음과 같다. 여기서, 기수 프레임(Odd Frame)은 기수번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 기수번째에 배치된 프레임군을 포함할 수 있다. 기수 프레임에서, 오드 교류 구동전압(VDD_O)은 게이트 하이 전압(VGH) 레벨로 입력되고, 이븐 교류 구동전압(VDD_E)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB2 노드는 계속해서 저전위 전압 즉, 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB2 노드에 게이트전극이 연결된 TFT들(T32,TD12,TD22)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지) 된다. 도 5에서 "VQ"는 Q 노드의 전위를, "VQB1"은 QB1 노드의 전위를, "VQB2"은 QB2 노드의 전위를 각각 나타낸다.
T0 시간에 QB1 노드는 제41 및 제71 TFT(T41,T71)의 턴-온 으로 게이트 하이 전압(VGH)으로 충전되고, Q 노드는 제31 TFT(T31)의 턴-온 으로 게이트 로우 전압(VGL) 레벨로 방전된다.
T1 시간에 제k-3 스테이지(STG(k-3))로부터 제k-3 캐리신호(Cout(k-3))(CLK1에 동기)가 스타트 신호로서 제k 스테이지(STG(k))의 스타트 단자에 입력된다. 제k-3 캐리신호(Cout(k-3))에 응답하여 제1 TFT(T1) 및 제81 TFT(T81)가 턴-온 된다. QB1 노드는 제81 TFT(T81)의 턴-온 으로 게이트 로우 전압(VGL) 레벨로 방전되고, 그 결과 제31 TFT(T31)가 턴-오프 되어 Q 노드의 방전 경로를 차단한다. 이에 따라, Q 노드는 제1 TFT(T1)를 통해 게이트 하이 전압(VGH)으로 충전된다.
T2 시간에 제1 및 제2 풀업 TFT(TU1,TU2)의 드레인전극에는 제4 게이트 쉬프트 클럭(CLK4)이 인가된다. Q 노드의 전압은 풀업 TFT들(TU1,TU2)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 풀업 TFT들(TU1,TU2)을 턴-온 시킨다. 따라서, T2 시간에 제1 출력 노드(NO1)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제k 스캔펄스(Gout(k))를 라이징시키고, 제2 출력 노드(NO2)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제k 캐리신호(Cout(k))를 라이징시킨다. 제k 캐리신호(Cout(k))는 T2 시간에 제k-3 스테이지(STG(k-3))의 제1 리셋단자와 제k+3 스테이지(STG(k+3))의 스타트단자에 전송된다. 한편, Q 노드의 전압에 의해 턴-온 유지되는 제61 TFT(T61)에 의해, QB1 노드는 T2 시간에 방전 레벨(VGL)을 유지하여 제1-1 및 제2-1 풀다운 TFT(TD11,TD12)를 턴-오프 시킨다.
T3 시간에 제k+3 스테이지(STG(k+3))로부터 제k+3 캐리신호(Cout(k+3))(CLK1에 동기)가 리셋 신호로서 제k 스테이지(STG(k))의 제1 리셋 단자에 입력된다. 제k+3 캐리신호(Cout(k+3))에 응답하여 제2 TFT(T2)가 턴-온 되어 Q 노드를 게이트 로우 전압(VGL) 레벨로 방전시킨다. Q 노드의 방전으로 인해, 제51 및 제61 TFT(T51,T61)와 풀업 TFT들(TU1,TU2)이 턴-오프 된다. 그리고, 제51 및 제61 TFT(T51,T61)의 턴-오프로 인해, QB1 노드는 제71 TFT(T71)를 통해 인가되는 게이트 하이 전압(VGH) 레벨의 오드 교류 구동전압(VDD_O)으로 충전됨으로써, 풀다운 TFT들(TD11,TD12)을 턴-온 시킨다. 이에 따라, 제1 출력 노드(NO1)의 전압은 게이트 로우 전압(VGL)까지 하강하여 제k 스캔펄스(Gout(k))를 폴링 유지시키고, 제2 출력 노드(NO2)의 전압은 게이트 로우 전압(VGL)까지 하강하여 제k 캐리신호(Cout(k))를 폴링 유지시킨다.
다음으로, 도 4 및 도 5를 참조하여 우수 프레임(Even Frame)에서 제k 스테이지(STG(k))의 동작을 설명하면 다음과 같다. 여기서, 우수 프레임(Even Frame)은 우수번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 우수번째에 배치된 프레임군을 포함할 수 있다. 우수 프레임에서, 이븐 교류 구동전압(VDD_E)은 게이트 하이 전압(VGH) 레벨로 입력되고, 오드 교류 구동전압(VDD_O)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB1 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB1 노드에 게이트전극이 연결된 TFT들(T31,TD11,TD21)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지) 된다. 우수 프레임(Even Frame)에서의 동작은, QB2 노드에 의해 제2 출력 노드(NO2)의 전압이 제어된다는 것이 기수 프레임에서의 동작과 다를 뿐, 제k 스캔펄스(Gout(k))와 제k 캐리신호(Cout(k))의 발생 타이밍은 실질적으로 기수 프레임에서와 동일하다. 따라서, 우수 프레임(Even Frame)에서의 자세한 동작 설명은 생략하기로 한다.
도 6은 서로 연동하여 동작되는 스테이지 쌍의 회로 구성을 보여준다. 이 스테이지 쌍은 제k 스테이지(STG(k))와 제k+1 스테이지(STG(k+1))을 구비한다. 제k 스테이지(STG(k))와 제k+1 스테이지(STG(k+1))는 QB1 노드와 QB2 노드를 공유한다. 다른 스테이지 쌍들 각각의 회로 구성은 입력되는 게이트 쉬프트 클럭만 다를 뿐, 도 6과 실질적으로 동일하다.
도 6을 참조하면, 제k 스테이지(STG(k))의 클럭 단자에는 6상 클럭들 중 어느 하나 예컨대, 제4 게이트 쉬프트 클럭(CLK4)이 입력되고, 제k+1 스테이지(STG(k+1))의 클럭 단자에는 6상 클럭들 중 다른 하나 예컨대, 제5 게이트 쉬프트 클럭(CLK5)이 입력된다.
제k 스테이지(STG(k))는 제k 스캔라인과 연결되어 제k 스캔펄스(Gout(k))가 출력되는 제1 출력 노드(NO1)와, 제k-3 스테이지(STG(k-3)의 제1 리셋단자와 제k+3 스테이지(STG(k+3))의 스타트단자에 입력될 제k 캐리신호(Cout(k))가 출력되는 제2 출력 노드(NO2)와, 제1 및 제2 출력 노드(NO1,NO2)의 전위를 제어하는 제1 스위치회로를 포함한다. 제1 스위치회로는 Q1 노드를 충방전시키기 위한 Q1노드 제어부(10), QB1 노드를 충방전시키기 위한 QB1노드 제어부(20), 제1 출력 노드(NO1)를 통해 제k 스캔펄스(Gout(k))를 출력하는 제k 스캔펄스 출력부(40), 및 제2 출력 노드(NO2)를 통해 제k 캐리신호(Cout(k))를 출력하는 제k 캐리신호 출력부(50)를 구비한다.
그리고, 제k 스테이지(STG(k))와 QB1노드 및 QB2노드를 공유하는 제k+1 스테이지(STG(k+1))는, 제k+1 스캔라인과 연결되어 제k+1 스캔펄스(Gout(k+1))가 출력되는 제1' 출력 노드(NO1')와, 제k-2 스테이지(STG(k-2)의 제1 리셋단자와 제k+4 스테이지(STG(k+4))의 스타트단자에 입력될 제k+1 캐리신호(Cout(k+1))가 출력되는 제2' 출력 노드(NO2')와, 제1' 및 제2' 출력 노드(NO1',NO2')의 전위를 제어하는 제2 스위치회로를 포함한다. 제2 스위치회로는 Q2 노드를 충방전시키기 위한 Q2노드 제어부(10'), QB2 노드를 충방전시키기 위한 QB2노드 제어부(30), 제1' 출력 노드(NO1')를 통해 제k+1 스캔펄스(Gout(k+1))를 출력하는 제k+1 스캔펄스 출력부(40'), 및 제2 출력 노드(NO2)를 통해 제k+1 캐리신호(Cout(k+1))를 출력하는 제k+1 캐리신호 출력부(50')를 구비한다.
제k 스테이지(STG(k))의 QB2노드는 제k+1 스테이지(STG(k+1))의 QB2노드 제어부(30)에 의해 그 충방전이 제어된다. 제k+1 스테이지(STG(k+1))의 QB1노드는 제k 스테이지(STG(k))의 QB1노드 제어부(20)에 의해 그 충방전이 제어된다. 제k 스테이지(STG(k))의 QB1노드 제어부(20)는 도 4에 비해 제91 TFT(T91)을 더 구비한다. 제91 TFT(T91)는 제k+1 스테이지(STG(k+1))의 Q2 노드의 전압에 따라 제1 노드(N1)를 게이트 로우 전압(VGL)으로 방전한다. 제k+1 스테이지(STG(k+1))의 QB2노드 제어부(30)는 도 4에 비해 제92 TFT(T92)을 더 구비한다. 제92 TFT(T92)는 제k 스테이지(STG(k))의 Q1 노드의 전압에 따라 제2 노드(N2)를 게이트 로우 전압(VGL)으로 방전한다. 제91 TFT(T91) 및 제92 TFT(T92)에 의해, QB1 노드는 기수 프레임에서 Q1 노드 및 Q2 노드 중 적어도 어느 하나가 게이트 하이 전압(VGH) 이상으로 유지될 때 게이트 로우 전압(VGL)으로 방전되고, QB2 노드는 우수 프레임에서 Q1 노드 및 Q2 노드 중 적어도 어느 하나가 게이트 하이 전압(VGH) 이상으로 유지될 때 게이트 로우 전압(VGL)으로 방전된다.
제k 스테이지(STG(k))에서, 구성부들(10,40,50)은 도 4의 구성부들(10,40,50)과 실질적으로 동일한 접속 구성을 갖는다. 제k+1 스테이지(STG(k+1))에서, 구성부들(10',40',50')은 도 4의 구성부들(10,40,50)과 실질적으로 동일한 접속 구성을 갖는다.
이하, 제k 및 제k+1 스테이지(STG(k),STG(k+1))의 동작을 도 7의 파형도를 결부하여 단계적으로 설명한다.
먼저, 도 6 및 도 7을 참조하여 기수 프레임(Odd Frame)에서 스테이지들(STG(k),STG(k+1))의 동작을 설명하면 다음과 같다. 기수 프레임에서, 오드 교류 구동전압(VDD_O)은 게이트 하이 전압(VGH) 레벨로 입력되고, 이븐 교류 구동전압(VDD_E)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB2 노드는 계속해서 저전위 전압 즉, 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, 이븐 교류 구동전압(VDD_E)의 입력단, 제2 노드(N2), 및 QB2 노드 중 어느 하나에 게이트전극이 연결된 TFT들(T32,T32',T42,TD12,TD22,TD12',TD22')은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지) 된다. 도 7에서 "VQ1"는 Q1 노드의 전위를, "VQ2"는 Q2 노드의 전위를, "VQB1"은 QB1 노드의 전위를, "VQB2"은 QB2 노드의 전위를 각각 나타낸다.
T0 시간에 QB1 노드는 제41 및 제71 TFT(T41,T71)의 턴-온 으로 게이트 하이 전압(VGH)으로 충전되고, Q1 노드는 제31 TFT(T31)의 턴-온 으로 게이트 로우 전압(VGL) 레벨로 방전되며, Q2 노드는 제31' TFT(T31')의 턴-온 으로 게이트 로우 전압(VGL) 레벨로 방전된다.
T1 및 T2 시간에 제k-3 스테이지(STG(k-3))로부터 제k-3 캐리신호(Cout(k-3))(CLK1에 동기)가 스타트 신호로서 제k 스테이지(STG(k))의 스타트 단자에 입력된다. 제k-3 캐리신호(Cout(k-3))에 응답하여 제1 TFT(T1) 및 제81 TFT(T81)가 턴-온 된다. QB1 노드는 제81 TFT(T81)의 턴-온 으로 게이트 로우 전압(VGL) 레벨로 방전되고, 그 결과 제31 및 제31' TFT(T31,T31')가 턴-오프 되어 각각 Q1 노드의 방전 경로와 Q2 노드의 방전 경로를 차단한다. 이에 따라, Q1 노드는 제1 TFT(T1)를 통해 게이트 하이 전압(VGH)으로 충전된다.
T2 및 T3 시간에 제k-2 스테이지(STG(k-2))로부터 제k-2 캐리신호(Cout(k-2))(CLK2에 동기)가 스타트 신호로서 제k+1 스테이지(STG(k+1))의 스타트 단자에 입력된다. 제k-3 캐리신호(Cout(k-3))에 응답하여 제1' TFT(T1')가 턴-온 된다. T1 시간부터 Q2 노드의 방전 경로는 이미 차단되고 있으므로, Q2 노드는 제1' TFT(T1')를 통해 게이트 하이 전압(VGH)으로 충전된다.
T3 및 T4 시간에 제1 및 제2 풀업 TFT(TU1,TU2)의 드레인전극에는 제4 게이트 쉬프트 클럭(CLK4)이 인가된다. Q1 노드의 전압은 풀업 TFT들(TU1,TU2)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 풀업 TFT들(TU1,TU2)을 턴-온 시킨다. 따라서, T3 및 T4 시간에 제1 출력 노드(NO1)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제k 스캔펄스(Gout(k))를 라이징시키고, 제2 출력 노드(NO2)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제k 캐리신호(Cout(k))를 라이징시킨다. 제k 캐리신호(Cout(k))는 T3 및 T4 시간에 제k-3 스테이지(STG(k-3))의 제1 리셋단자와 제k+3 스테이지(STG(k+3))의 스타트단자에 전송된다.
T5 시간에 제k+3 스테이지(STG(k+3))로부터 제k+3 캐리신호(Cout(k+3))(CLK1에 동기)가 리셋 신호로서 제k 스테이지(STG(k))의 제1 리셋 단자에 입력된다. 제k+3 캐리신호(Cout(k+3))에 응답하여 제2 TFT(T2)가 턴-온 되어 Q1 노드를 게이트 로우 전압(VGL) 레벨로 방전시킨다. Q1 노드의 방전으로 인해, 제51 및 제61 TFT(T51,T61)와 풀업 TFT들(TU1,TU2)이 턴-오프 된다. 한편, 제51 및 제61 TFT(T51,T61)가 턴-오프 되더라도, QB1 노드는 제91 TFT(T91)에 의해 방전 레벨(VGL)을 유지한다. T5 시간에서 제k 스캔펄스(Gout(k)) 및 제k 캐리신호(Cout(k))는 게이트 로우 전압(VGL)으로 폴링된다.
T4 및 T5 시간에 제1' 및 제2' 풀업 TFT(TU1',TU2')의 드레인전극에는 제5 게이트 쉬프트 클럭(CLK5)이 인가된다. Q2 노드의 전압은 풀업 TFT들(TU1',TU2')의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 풀업 TFT들(TU1',TU2')을 턴-온 시킨다. 따라서, T4 및 T5 시간에 제1' 출력 노드(NO1')의 전압은 게이트 하이 전압(VGH)까지 상승하여 제k+1 스캔펄스(Gout(k+1))를 라이징시키고, 제2' 출력 노드(NO2')의 전압은 게이트 하이 전압(VGH)까지 상승하여 제k+1 캐리신호(Cout(k+1))를 라이징시킨다. 제k+1 캐리신호(Cout(k+1))는 T4 및 T5 시간에 제k-2 스테이지(STG(k-2))의 제1 리셋단자와 제k+4 스테이지(STG(k+4))의 스타트단자에 전송된다.
T6 시간에 제k+4 스테이지(STG(k+4))로부터 제k+4 캐리신호(Cout(k+4))(CLK2에 동기)가 리셋 신호로서 제k+1 스테이지(STG(k+1))의 제1 리셋 단자에 입력된다. 제k+4 캐리신호(Cout(k+4))에 응답하여 제2' TFT(T2')가 턴-온 되어 Q2 노드를 게이트 로우 전압(VGL) 레벨로 방전시킨다. Q2 노드의 방전으로 인해 제91 TFT(T91)는 턴-오프 되고, 그 결과 QB1 노드가 제71 TFT(T71)를 통해 인가되는 게이트 하이 전압(VGH) 레벨의 오드 교류 구동전압(VDD_O)으로 충전됨으로써, 풀다운 TFT들(TD11,TD12,TD11',TD12')을 턴-온 시킨다. 이에 따라, 제1' 출력 노드(NO1')의 전압은 게이트 로우 전압(VGL)까지 하강하여 제k+1 스캔펄스(Gout(k+1))를 폴링 유지시키고, 제2' 출력 노드(NO2')의 전압은 게이트 로우 전압(VGL)까지 하강하여 제k+1 캐리신호(Cout(k+1))를 폴링 유지시킨다. 또한, QB1 노드의 충전에 의해 제k 스캔펄스(Gout(k)) 및 제k 캐리신호(Cout(k))도 폴링 유지된다.
다음으로, 도 6 및 도 7을 참조하여 우수 프레임(Even Frame)에서 스테이지들(STG(k),STG(k+1))의 동작을 설명하면 다음과 같다. 여기서, 우수 프레임(Even Frame)은 우수번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 우수번째에 배치된 프레임군을 포함할 수 있다. 우수 프레임에서, 이븐 교류 구동전압(VDD_E)은 게이트 하이 전압(VGH) 레벨로 입력되고, 오드 교류 구동전압(VDD_O)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB1 노드는 계속해서 저전위 전압 즉, 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, 오드 교류 구동전압(VDD_O)의 입력단, 제1 노드(N1), 및 QB1 노드 중 어느 하나에 게이트전극이 연결된 TFT들(T31,T31',T41,TD11,TD21,TD11',TD21')은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지) 된다. 우수 프레임(Even Frame)에서의 동작은, QB2 노드에 의해 제2 및 제2' 출력 노드(NO2,NO2')의 전압이 제어된다는 것이 기수 프레임에서의 동작과 다를 뿐, 제k 및 제k+1 스캔펄스(Gout(k),Gout(k+1))와 제k 및 제k+1 캐리신호(Cout(k),Cout(k+1))의 발생 타이밍은 실질적으로 기수 프레임에서와 동일하다. 따라서, 우수 프레임(Even Frame)에서의 자세한 동작 설명은 생략하기로 한다.
도 8은 본 발명에 따른 캐리신호(Cout)의 파형과 스캔펄스(Gout)의 파형을 보여준다.
본 발명은 캐리신호(Cout)의 출력단과 스캔펄스(Gout)의 출력단을 전기적으로 분리하여, 다음단의 스타트신호로 입력되는 캐리신호(Cout)가 패널 로드에 영향을 받지 않게 한다. 이에 따라, 도 8 (A) 및 (B)의 시뮬레이션 결과 파형에서 쉽게 알 수 있듯이, 캐리신호(Cout)의 딜레이(파형 늘어짐) 현상이 현저하게 줄어들고, 그 결과 스캔펄스(Gout)도 종래 대비 라이징 및 폴링 특성이 크게 개선된다.
도 9는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여준다.
도 9를 참조하면, 본 발명의 표시장치는 표시패널(100), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(110) 등을 구비한다.
표시패널(100)은 서로 교차되는 데이터라인들 및 스캔라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다.
데이터 구동회로는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.
스캔 구동회로는 타이밍 콘트롤러(110)와 표시패널(100)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(150), 및 게이트 쉬프트 레지스터(130)를 구비한다.
레벨 쉬프터(150)는 도 10과 같이 타이밍 콘트롤러(110)로부터 입력되는 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다.
게이트 쉬프트 레지스터(130)는 전술한 바와 같이 게이트 스타트 펄스(VST)를 게이트 쉬프트 클럭(CLK1~CLK6)에 맞추어 쉬프트시켜 순차적으로 캐리신호(Cout)와 스캔펄스(Gout)를 출력하는 스테이지들로 구성된다.
스캔 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성되거나 TAB 방식으로 표시패널(100)의 게이트라인들과 타이밍 콘트롤러(110) 사이에 연결될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 PCB(140) 상에 실장되고, 게이트 쉬프트 레지스터(130)는 표시패널(100)의 하부기판 상에 형성될 수 있다.
타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(120)로 전송한다.
타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 게이트 스타트 펄스(VST), 게이트 쉬프트 클럭(CLK1~CLK6), 도시하지 않은 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(VST)는 게이트 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(CLK1~CLK6)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 게이트 쉬프트 레지스터(130)에 입력되며, 게이트 스타트 펄스(VST)를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호(GOE)는 게이트 쉬프트 레지스터(130)의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(110)과 소스 드라이브 IC들(120) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
상술한 바와 같이, 본 발명에 따른 게이트 쉬프트 레지스터와 이를 이용한 표시장치는 캐리신호의 출력단과 스캔펄스의 출력단을 전기적으로 분리하여, 캐리신호가 패널 로드에 영향을 받지 않게 한다. 그 결과, 캐리신호와 스캔펄스의 딜레이(파형 늘어짐) 현상이 현저하게 줄어들어, 종래 대비 라이징 및 폴링 특성이 크게 개선된다. 이에 따라, 본 발명에 따른 게이트 쉬프트 레지스터와 이를 이용한 표시장치는 대면적 패널 및 240Hz 이상의 고속 구동에 적용시 멀티 출력 또는 미 출력과 같은 비정상적 출력을 사전에 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 타이밍 콘트롤러
120 : 소스 드라이브 IC 130 : 게이트 쉬프트 레지스터
140 : PCB 150 : 레벨 쉬프터

Claims (12)

  1. 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들 중 일부가 입력되고 종속적으로 접속된 다수의 스테이지들을 가지며,
    상기 스테이지들 중 제k 스테이지는,
    제k 스캔라인과 연결되어 제k 스캔펄스가 출력되는 제1 출력 노드;
    상기 제k 스테이지의 전단에 배치된 제1 특정 스테이지의 리셋 단자와, 상기 제k 스테이지의 후단에 배치된 제2 특정 스테이지의 스타트 단자에 공통으로 입력될 제k 캐리신호가 출력되며, 상기 제k 스캔라인과 전기적으로 분리된 제2 출력 노드; 및
    상기 제1 및 제2 출력 노드의 전위를 제어하는 제1 스위치회로를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 게이트 쉬프트 클럭들은 3 수평기간의 펄스폭을 가지고 1 수평기간씩 위상이 쉬프트되는 6상으로 발생되며;
    서로 이웃한 클럭들은 2 수평기간씩 서로 중첩되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 제1 특정 스테이지는 제k-3 스테이지이고, 상기 제2 특정 스테이지는 제k+3 스테이지인 것을 특징으로 하는 게이트 쉬프트 레지스터.
  4. 제 3 항에 있어서,
    상기 제1 스위치회로는,
    Q 노드를 충방전시키기 위한 Q노드 제어부;
    QB1 노드를 충방전시키기 위한 QB1노드 제어부;
    소정 기간을 주기로 상기 QB1 노드와 교번 구동되는 QB2 노드를 충방전시키기 위한 QB2노드 제어부;
    상기 제1 출력 노드를 통해 상기 제k 스캔펄스를 출력하는 스캔펄스 출력부; 및
    상기 제2 출력 노드를 통해 상기 제k 캐리신호를 출력하는 캐리신호 출력부를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 Q노드 제어부는 상기 제k-3 스테이지로부터 입력되는 제k-3 캐리신호에 응답하여 상기 Q 노드를 충전시키는 제1 TFT, 상기 제k+3 스테이지로부터 입력되는 제k+3 캐리신호에 응답하여 상기 Q 노드를 방전시키는 제2 TFT, 상기 QB1 노드의 전압에 따라 상기 Q 노드를 방전시키는 제31 TFT, 및 상기 QB2 노드의 전압에 따라 상기 Q 노드를 방전시키는 제32 TFT를 포함하고;
    상기 QB1노드 제어부는 제1 노드를 충전시키기 위한 제41 TFT, 상기 Q 노드의 전압에 따라 상기 제1 노드를 방전시키기 위한 제51 TFT, 상기 Q 노드의 전압에 따라 상기 QB1 노드를 방전시키기 위한 제61 TFT, 상기 제1 노드의 전압에 따라 상기 QB1 노드를 오드 교류 구동전압으로 충전하는 제71 TFT, 및 상기 제k-3 캐리신호에 응답하여 상기 QB1 노드를 방전시키는 제81 TFT를 포함하고;
    상기 QB2노드 제어부는 제2 노드를 충전시키기 위한 제42 TFT, 상기 Q 노드의 전압에 따라 상기 제2 노드를 방전시키기 위한 제52 TFT, 상기 Q 노드의 전압에 따라 상기 QB2 노드를 방전시키기 위한 제62 TFT, 상기 제2 노드의 전압에 따라 상기 QB2 노드를 이븐 교류 구동전압으로 충전하는 제72 TFT, 및 상기 제k-3 캐리신호에 응답하여 상기 QB2 노드를 방전시키는 제82 TFT를 포함하고;
    상기 스캔펄스 출력부는 상기 Q 노드의 전압에 따라 상기 제1 출력노드를 게이트 하이 전압의 제j(j는 1 내지 6 중 어느 하나의 자연수) 게이트 쉬프트 클럭으로 충전시키는 제1 풀업 TFT, 상기 QB1 노드의 전압에 따라 상기 제1 출력노드를 게이트 로우 전압으로 방전하는 제1-1 풀다운 TFT, 및 상기 QB2 노드의 전압에 따라 상기 제1 출력노드를 상기 게이트 로우 전압으로 방전하는 제1-2 풀다운 TFT를 포함하고;
    상기 캐리신호 출력부는 상기 Q 노드의 전압에 따라 상기 제2 출력노드를 게이트 하이 전압의 제j 게이트 쉬프트 클럭으로 충전시키는 제2 풀업 TFT, 상기 QB1 노드의 전압에 따라 상기 제2 출력노드를 게이트 로우 전압으로 방전하는 제2-1 풀다운 TFT, 및 상기 QB2 노드의 전압에 따라 상기 제2 출력노드를 상기 게이트 로우 전압으로 방전하는 제1-2 풀다운 TFT를 포함하며;
    상기 오드 교류 구동전압과 이븐 교류 구동전압은 소정 기간을 주기로 상기 게이트 하이 전압과 게이트 로우 전압 사이에서 서로 상반되게 스윙되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  6. 제 3 항에 있어서,
    상기 제k 스테이지와 함께 스테이지 쌍을 구성하고, 소정기간을 주기로 교번 구동되는 QB1 노드 및 QB2 노드를 상기 제k 스테이지와 공유하는 제k+1 스테이지를 더 가지며;
    상기 제k+1 스테이지는,
    제k+1 스캔라인과 연결되어 제k+1 스캔펄스가 출력되는 제1' 출력 노드;
    상기 제k-2 스테이지의 리셋 단자와, 상기 제k+4 스테이지의 스타트 단자에 공통으로 입력될 제k+1 캐리신호가 출력되며, 상기 제k+1 스캔라인과 전기적으로 분리된 제2' 출력 노드; 및
    상기 제1' 및 제2' 출력 노드의 전위를 제어하는 제2 스위치회로를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  7. 제 6 항에 있어서,
    상기 제1 스위치회로는 Q1 노드를 충방전시키기 위한 Q1노드 제어부와, 상기 QB1 노드를 충방전시키기 위한 QB1노드 제어부와, 상기 제1 출력 노드를 통해 상기 제k 스캔펄스를 출력하는 제k 스캔펄스 출력부와, 상기 제2 출력 노드를 통해 상기 제k 캐리신호를 출력하는 제k 캐리신호 출력부를 구비하고;
    상기 제2 스위치회로는 Q2 노드를 충방전시키기 위한 Q2노드 제어부와, 상기 QB2 노드를 충방전시키기 위한 QB2노드 제어부와, 상기 제1' 출력 노드를 통해 상기 제k+1 스캔펄스를 출력하는 제k+1 스캔펄스 출력부와, 상기 제2' 출력 노드를 통해 상기 제k+1 캐리신호를 출력하는 제k+1 캐리신호 출력부를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  8. 데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널;
    상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및
    상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로를 구비하고,
    상기 스캔 구동회로는 순차적으로 지연되는 다수의 게이트 쉬프트 클럭들 중 일부가 입력되고 종속적으로 접속된 다수의 스테이지들을 가지며,
    상기 스테이지들 중 제k 스테이지는,
    제k 스캔라인과 연결되어 제k 스캔펄스가 출력되는 제1 출력 노드;
    상기 제k 스테이지의 전단에 배치된 제1 특정 스테이지의 리셋 단자와, 상기 제k 스테이지의 후단에 배치된 제2 특정 스테이지의 스타트 단자에 공통으로 입력될 제k 캐리신호가 출력되며, 상기 제k 스캔라인과 전기적으로 분리된 제2 출력 노드; 및
    상기 제1 및 제2 출력 노드의 전위를 제어하는 제1 스위치회로를 포함하는 것을 특징으로 하는 표시장치.
  9. 제 8 항에 있어서,
    상기 제1 특정 스테이지는 제k-3 스테이지이고, 상기 제2 특정 스테이지는 제k+3 스테이지인 것을 특징으로 하는 표시장치.
  10. 제 9 항에 있어서,
    상기 제1 스위치회로는,
    Q 노드를 충방전시키기 위한 Q노드 제어부;
    QB1 노드를 충방전시키기 위한 QB1노드 제어부;
    소정 기간을 주기로 상기 QB1 노드와 교번 구동되는 QB2 노드를 충방전시키기 위한 QB2노드 제어부;
    상기 제1 출력 노드를 통해 상기 제k 스캔펄스를 출력하는 스캔펄스 출력부; 및
    상기 제2 출력 노드를 통해 상기 제k 캐리신호를 출력하는 캐리신호 출력부를 구비하는 것을 특징으로 하는 표시장치.
  11. 제 9 항에 있어서,
    상기 제k 스테이지와 함께 스테이지 쌍을 구성하고, 소정기간을 주기로 교번 구동되는 QB1 노드 및 QB2 노드를 상기 제k 스테이지와 공유하는 제k+1 스테이지를 더 가지며;
    상기 제k+1 스테이지는,
    제k+1 스캔라인과 연결되어 제k+1 스캔펄스가 출력되는 제1' 출력 노드;
    상기 제k-2 스테이지의 리셋 단자와, 상기 제k+4 스테이지의 스타트 단자에 공통으로 입력될 제k+1 캐리신호가 출력되며, 상기 제k+1 스캔라인과 전기적으로 분리된 제2' 출력 노드; 및
    상기 제1' 및 제2' 출력 노드의 전위를 제어하는 제2 스위치회로를 구비하는 것을 특징으로 하는 표시장치.
  12. 제 11 항에 있어서,
    상기 제1 스위치회로는 Q1 노드를 충방전시키기 위한 Q1노드 제어부와, 상기 QB1 노드를 충방전시키기 위한 QB1노드 제어부와, 상기 제1 출력 노드를 통해 상기 제k 스캔펄스를 출력하는 제k 스캔펄스 출력부와, 상기 제2 출력 노드를 통해 상기 제k 캐리신호를 출력하는 제k 캐리신호 출력부를 구비하고;
    상기 제2 스위치회로는 Q2 노드를 충방전시키기 위한 Q2노드 제어부와, 상기 QB2 노드를 충방전시키기 위한 QB2노드 제어부와, 상기 제1' 출력 노드를 통해 상기 제k+1 스캔펄스를 출력하는 제k+1 스캔펄스 출력부와, 상기 제2' 출력 노드를 통해 상기 제k+1 캐리신호를 출력하는 제k+1 캐리신호 출력부를 구비하는 것을 특징으로 하는 표시장치.
KR1020100042957A 2010-05-07 2010-05-07 게이트 쉬프트 레지스터와 이를 이용한 표시장치 KR101679855B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100042957A KR101679855B1 (ko) 2010-05-07 2010-05-07 게이트 쉬프트 레지스터와 이를 이용한 표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100042957A KR101679855B1 (ko) 2010-05-07 2010-05-07 게이트 쉬프트 레지스터와 이를 이용한 표시장치

Publications (2)

Publication Number Publication Date
KR20110123459A true KR20110123459A (ko) 2011-11-15
KR101679855B1 KR101679855B1 (ko) 2016-12-07

Family

ID=45393621

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100042957A KR101679855B1 (ko) 2010-05-07 2010-05-07 게이트 쉬프트 레지스터와 이를 이용한 표시장치

Country Status (1)

Country Link
KR (1) KR101679855B1 (ko)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101382108B1 (ko) * 2012-06-15 2014-04-08 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
CN103714859A (zh) * 2012-09-28 2014-04-09 乐金显示有限公司 移位寄存器
KR20140068568A (ko) * 2012-11-28 2014-06-09 엘지디스플레이 주식회사 쉬프트 레지스터와 이의 구동방법
KR20140079106A (ko) * 2012-12-18 2014-06-26 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR20140111433A (ko) * 2013-03-11 2014-09-19 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR20140131137A (ko) * 2013-05-03 2014-11-12 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 이용한 평판표시장치
KR20150124925A (ko) * 2014-04-29 2015-11-06 엘지디스플레이 주식회사 산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치
WO2016018105A1 (ko) * 2014-07-31 2016-02-04 엘지디스플레이 주식회사 표시장치
KR20160017698A (ko) * 2014-07-31 2016-02-17 엘지디스플레이 주식회사 표시장치
KR20160039100A (ko) * 2014-09-30 2016-04-08 엘지디스플레이 주식회사 표시장치 및 이의 구동방법
KR20160044665A (ko) * 2014-10-15 2016-04-26 엘지디스플레이 주식회사 표시장치 및 이의 구동방법
KR20160047664A (ko) * 2014-10-22 2016-05-03 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR20160094475A (ko) * 2015-01-30 2016-08-10 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR20160147089A (ko) * 2015-06-11 2016-12-22 엘지디스플레이 주식회사 표시장치
KR20170091700A (ko) * 2014-12-31 2017-08-09 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Goa 회로 및 액정 디스플레이 디바이스
KR20180036894A (ko) * 2016-09-30 2018-04-10 엘지디스플레이 주식회사 터치센서 내장형 표시장치
US9978328B2 (en) 2015-02-24 2018-05-22 Samsung Display Co., Ltd. Scan driver which reduces a voltage ripple
US10078995B2 (en) 2015-04-02 2018-09-18 Samsung Display Co., Ltd. Gate driver and display device including the same
KR20190021881A (ko) * 2017-08-24 2019-03-06 엘지디스플레이 주식회사 게이트 구동 회로 및 이를 이용한 평판 표시 장치
CN110570815A (zh) * 2019-08-15 2019-12-13 深圳市华星光电技术有限公司 时脉控制装置及其驱动方法
JP2021028720A (ja) * 2012-02-29 2021-02-25 株式会社半導体エネルギー研究所 表示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060030697A (ko) * 2004-10-06 2006-04-11 엘지.필립스 엘시디 주식회사 오버랩 구동을 위한 액정표시장치용 쉬프트레지스터 및 그스테이지 회로
KR20080083379A (ko) * 2007-03-12 2008-09-18 엘지디스플레이 주식회사 쉬프트 레지스터
KR20090050358A (ko) * 2007-11-15 2009-05-20 엘지디스플레이 주식회사 쉬프트 레지스터
KR20090110483A (ko) * 2008-04-18 2009-10-22 엘지디스플레이 주식회사 쉬프트 레지스터

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060030697A (ko) * 2004-10-06 2006-04-11 엘지.필립스 엘시디 주식회사 오버랩 구동을 위한 액정표시장치용 쉬프트레지스터 및 그스테이지 회로
KR20080083379A (ko) * 2007-03-12 2008-09-18 엘지디스플레이 주식회사 쉬프트 레지스터
KR20090050358A (ko) * 2007-11-15 2009-05-20 엘지디스플레이 주식회사 쉬프트 레지스터
KR20090110483A (ko) * 2008-04-18 2009-10-22 엘지디스플레이 주식회사 쉬프트 레지스터

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021028720A (ja) * 2012-02-29 2021-02-25 株式会社半導体エネルギー研究所 表示装置
US11538542B2 (en) 2012-02-29 2022-12-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2022028845A (ja) * 2012-02-29 2022-02-16 株式会社半導体エネルギー研究所 ゲートドライバ、表示装置
JP2021179614A (ja) * 2012-02-29 2021-11-18 株式会社半導体エネルギー研究所 ゲートドライバ
US11600348B2 (en) 2012-02-29 2023-03-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101382108B1 (ko) * 2012-06-15 2014-04-08 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
CN103714859A (zh) * 2012-09-28 2014-04-09 乐金显示有限公司 移位寄存器
KR20140068568A (ko) * 2012-11-28 2014-06-09 엘지디스플레이 주식회사 쉬프트 레지스터와 이의 구동방법
KR20140079106A (ko) * 2012-12-18 2014-06-26 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR20140111433A (ko) * 2013-03-11 2014-09-19 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR20140131137A (ko) * 2013-05-03 2014-11-12 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 이용한 평판표시장치
KR20150124925A (ko) * 2014-04-29 2015-11-06 엘지디스플레이 주식회사 산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치
US11137854B2 (en) 2014-07-31 2021-10-05 Lg Display Co., Ltd. Display device with shift register comprising node control circuit for Q and QB node potentials and reset circuit
KR20160017698A (ko) * 2014-07-31 2016-02-17 엘지디스플레이 주식회사 표시장치
WO2016018105A1 (ko) * 2014-07-31 2016-02-04 엘지디스플레이 주식회사 표시장치
KR20160039100A (ko) * 2014-09-30 2016-04-08 엘지디스플레이 주식회사 표시장치 및 이의 구동방법
KR20160044665A (ko) * 2014-10-15 2016-04-26 엘지디스플레이 주식회사 표시장치 및 이의 구동방법
KR20160047664A (ko) * 2014-10-22 2016-05-03 엘지디스플레이 주식회사 유기발광다이오드 표시장치
JP2018507431A (ja) * 2014-12-31 2018-03-15 深▲セン▼市華星光電技術有限公司 Ｇｏａ回路及び液晶表示装置
KR20170091700A (ko) * 2014-12-31 2017-08-09 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Goa 회로 및 액정 디스플레이 디바이스
KR20160094475A (ko) * 2015-01-30 2016-08-10 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
US9978328B2 (en) 2015-02-24 2018-05-22 Samsung Display Co., Ltd. Scan driver which reduces a voltage ripple
US10078995B2 (en) 2015-04-02 2018-09-18 Samsung Display Co., Ltd. Gate driver and display device including the same
KR20160147089A (ko) * 2015-06-11 2016-12-22 엘지디스플레이 주식회사 표시장치
KR20180036894A (ko) * 2016-09-30 2018-04-10 엘지디스플레이 주식회사 터치센서 내장형 표시장치
KR20190021881A (ko) * 2017-08-24 2019-03-06 엘지디스플레이 주식회사 게이트 구동 회로 및 이를 이용한 평판 표시 장치
CN110570815A (zh) * 2019-08-15 2019-12-13 深圳市华星光电技术有限公司 时脉控制装置及其驱动方法

Also Published As

Publication number Publication date
KR101679855B1 (ko) 2016-12-07

Similar Documents

Publication Publication Date Title
KR101679855B1 (ko) 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR101761414B1 (ko) 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR101992158B1 (ko) 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR102003439B1 (ko) 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR101324410B1 (ko) 쉬프트 레지스터와 이를 이용한 표시장치
TWI445309B (zh) 閘極位移暫存器及具有該暫存器之顯示裝置
US9123310B2 (en) Liquid crystal display device for improving the characteristics of gate drive voltage
KR101542509B1 (ko) 게이트 구동 장치 및 이를 포함하는 액정 표시 장치
KR101678214B1 (ko) 쉬프트 레지스터와 이를 이용한 표시장치
KR102040648B1 (ko) 쉬프트 레지스터와 이를 이용한 표시장치
US10026354B2 (en) Gate in panel (GIP) driving circuit and display device using the same
KR101978782B1 (ko) 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR102420236B1 (ko) 표시장치
KR20120024214A (ko) 발광제어부와 이를 이용한 표시장치
KR20110077108A (ko) 쉬프트 레지스터와 이를 이용한 표시장치
KR20140133033A (ko) 스캔 구동부 및 이를 이용한 표시장치
KR20120044084A (ko) 게이트 쉬프트 레지스터와 이를 이용한 표시장치
KR20140043203A (ko) 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치
KR20140036729A (ko) 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치
KR102427396B1 (ko) 표시장치
KR101327858B1 (ko) 쉬프트 레지스터 및 이를 이용한 화상 표시장치
KR102581724B1 (ko) 표시장치
KR20140019920A (ko) 쉬프트 레지스터와 이를 이용한 표시장치
KR102200297B1 (ko) 표시장치
KR102534740B1 (ko) 게이트 구동회로와 이를 포함하는 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant