KR20190021881A - 게이트 구동 회로 및 이를 이용한 평판 표시 장치 - Google Patents
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Abstract
본 발명의 게이트 구동 회로의 n번째 스테이지는, 전단 스테이지에서 출력되는 캐리 펄스 및 후단 스테이지에서 출력되는 캐리 펄스에 의해 제 1 노드를 제어하는 제1노드 제어부; 상기 제 1 노드의 전압에 따라 제 2 노드를 제어하는 제 2 노드 제어부; 상기 제 2 노드의 전압을 반전하여 제 3 노드에 인가하는 인버터부; 복수개의 스캔 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 3 노드의 전압에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부; 그리고 복수개의 캐리 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 3 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부를 구비한 것이다.
Description
본 발명은 평판 표시 장치에 관한 것으로, 특히 블랙 다운 전압(Breakdown voltage)을 개선하는 게이트 구동 회로 및 이를 이용한 평판 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정을 이용한 액정 표시 장치(LCD: Liquid Crystal Display) 및 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치와 같은 여러 가지 표시 장치가 활용되고 있다.
이러한 표시 장치들은 영상을 표시하기 위해 복수개의 게이트 라인들 및 복수개의 데이터 라인들을 구비한 표시 패널과, 상기 표시 패널을 구동하기 위한 구동 회로로 구성된다.
상기 구동 회로는 상기 복수개의 게이트 라인들을 구동하는 게이트 구동회로와, 상기 복수개의 데이터 라인들을 구동하는 데이터 구동회로와, 상기 게이트 구동회로와 상기 데이터 구동회로에 영상 데이터 및 각종 제어신호를 공급하는 타이밍 컨트롤러 등으로 이루어진다.
상기와 같은 표시 장치들 중 액정 표시 장치의 표시 패널은, 유리 기판상에 박막트랜지스터 어레이가 형성되는 박막트랜지스터 어레이 기판과, 유리 기판상에 칼라 필터 어레이가 형성되는 칼라 필터 어레이 기판과, 상기 박막트랜지스터 어레이 기판과 상기 칼라 필터 어레이 기판 사이에 충진된 액정층을 구비한다.
상기 박막 트랜지스터 어레이 기판은, 제1방향으로 연장되는 복수개의 게이트 라인들(GL)과, 제1방향과 수직인 제2방향으로 연장되는 복수개의 데이터 라인들(DL)을 포함하며, 각 게이트 라인과 각 데이터 라인에 의하여 하나의 서브 화소 영역(Pixel; P)이 정의된다. 하나의 서브 화소 영역(P) 내에는 하나의 박막 트랜지스터와 화소 전극이 형성된다.
이러한 액정 표시 장치의 표시 패널은, 전기장 생성 전극 (화소 전극 및 공통 전극)에 전압을 인가하여 상기 액정층에 전기장을 생성하고, 상기 전기장에 의해 액정층의 액정 분자들의 배열 상태를 조절하여 입사광의 편광을 제어함으로써 영상을 표시한다.
또한, 상기와 같은 표시 장치들 중 OLED 표시 장치의 표시 패널은, 상기 복수개의 게이트 라인들과 복수개의 데이터 라인들이 교차하여 서브 화소가 정의되고, 각 서브 화소들은, 애노드 및 캐소드와 상기 애노드 및 캐소드 사이의 유기 발광층으로 구성된 OLED와, 상기 OLED를 독립적으로 구동하는 화소 회로를 구비한다.
상기 화소 회로는 다양하게 구성될 수 있으나, 적어도 하나의 스위칭 TFT, 커패시터 및 구동 TFT를 포함한다.
상기 적어도 하나의 스위칭 TFT는 스캔 펄스에 응답하여 데이터 전압을 상기 커패시터에 충전한다. 상기 구동 TFT는 상기 커패시터에 충전된 데이터 전압에 따라 OLED로 공급되는 전류량을 제어하여 OLED의 발광량을 조절한다.
이러한 표시 장치용 표시 패널은, 사용자에게 이미지를 제공하는 표시 영역(active area, AA)과 상기 표시영역(AA)의 주변 영역인 비표시 영역(non-active area, NA)으로 정의된다.
또한, 상기 표시 패널의 상기 복수개의 게이트 라인들과 복수개의 데이터 라인들의 각 화소를 구동하기 위한 스캔 펄스와 데이트 신호를 제공하기 위하여 상기 비표시 영역 또는 표시 패널 외부에 게이트 구동 회로 및 데이터 구동 회로가 구비된다.
상기 게이트 구동 회로는, 적어도 하나의 게이트 드라이브 IC로 구성될 수도 있지만, 상기 표시 패널의 상기 복수개의 신호 라인 (게이트 라인들 및 데이터 라인들)과 서브 화소를 형성하는 과정에서 상기 표시 패널의 비표시 영역상에 동시에 형성될 수 있다. 결과적으로 상기 게이트 구동 회로가 상기 표시 패널 내부에 포함되게 된다. 이를 게이트-인-패널(Gate-In-Panel; 이하 “GIP”라고도 함)이라 한다.
상기와 같은 게이트 구동 회로는 각 게이트 라인들에 스캔 펄스를 순차적으로 공급하기 위하여, 게이트 라인의 개수 이상의 복수개의 스테이지를 포함하여 구성되고, 구동 특성을 향상시키기 위하여 산화물 반도체 박막트랜지스터들을 이용한다.
도 1은 종래의 게이트 구동 회로의 n번째 스테이지(ST(n))의 구성 블록도이고, 도 2는 도 1의 인버터부(13)의 회로 구성도이며, 도 3은 종래의 n번째 스테이지(ST(n))의 파형도이다.
종래의 게이트 구동 회로의 n 번째 스테이지(ST(n))는, 도 1에 도시한 바와 같이, 전단 스테이지에서 출력되는 캐리 펄스(CR(n-3))와 후단 스테이지에서 출력되는 캐리 펄스(CR(n+3))에 의해 제 1 노드(Q)를 제어하는 Q노드 제어부(12)와, 상기 제 1 노드(Q)의 전압을 반전하여 제 2 노드(Qb)에 인가하는 인버터부(13)와, 복수개의 스캔 펄스 출력용 클럭 신호 중 하나의 클럭 신호(SCCLK(n))을 수신하여 상기 제 1 노드(Q) 및 제 2 노드(Qb)의 전압에 따라 스캔 펄스(SC(n))를 출력하는 스캔 펄스 출력부(15)와, 복수개의 캐리 펄스 출력용 클럭 신호 중 하나의 클럭 신호(CRCLK(n))을 수신하여 상기 제 1 노드(Q) 및 제 2 노드(Qb)의 전압에 따라 캐리 펄스(CR(n))를 출력하는 캐리 펄스 출력부(16)와, 상기 제 1 노드(Q), 상기 스캔 펄스 출력부(15) 및 캐리 펄스 출력부(16)의 리플(ripple) 발생 등을 방지하는 안정화부(14)와, 스타트 신호(VST)에 의해 상기 제 1 노드(Q)를 리셋시키는 제 1 노드 리셋부(11)를 구비하여 구성된다.
상기 인버터부(13)의 구체적인 회로적 구성은 도 2와 같다.
상기 인버터부(13)는 산화물 반도체 박막트랜지스터(Oxide TFT)를 기반 GIP 회로에서 N형 TFT로 구성된 2단 인버터(4개의 TFT)가 사용되고 있다.
즉, 상기 인버터부(13)는 제 1정전압단(GVDD)에 소오스 전극이 연결되고 공통 노드(N)에 게이트 전극이 연결되며 상기 제 2 노드(Qb)에 드레인 전극이 연결되는 제 1 트랜지스터(T1)와, 상기 제 1정전압단(GVDD)에 게이트 전극 및 소오스 전극이 공통으로 연결되고 상기 공통 노드(N)에 드레인 전극이 연결되는 제 2 트랜지스터(T2)와, 상기 제 1 노드(Q)에 게이트 전극이 연결되고 상기 공통 노드(N)에 소오스 전극이 연결되며 제 2 정전압단(GVSS2)에 드레인 전극이 연결되는 제 3 트랜지스터(T3)와, 상기 제 1 노드(Q)에 게이트 전극이 연결되고 상기 제 2 노드(Qb)에 소오스 전극이 연결되며 상기 제 2 정전압단(GVSS2)에 드레인 전극이 연결되는 제 4 트랜지스터(T4)를 구비하여 구성된다.
여기서, 상기 제 1 내지 제 4 트랜지스터(T1, T2, T3, T4)는 모두 N형 트랜지스터들이고, 산화물 박막트랜지스터(Oxide TFT)들이다.
상기와 같이 구성된 인버터부(13)는 상기 제 1 노드(Q)에 하이 전압이 인가되면, 상기 제 3 및 제 4 트랜지스터(T3, T4)가 턴-온 되어, 상기 제 2 트랜지스터(T2) 및 제 3 트랜지스터(T3)를 통해 상기 제 1정전압단(GVDD)에서 상기 제 2 정전압단(GVSS2)으로 전류가 흐르게 하고, 상기 제 2 정전압단(GVSS2 )으로부터 상기 제 2 노드(Qb)에 제 2 정전압(GVSS2)이 인가된다.
따라서, 상기 인버터부(13)는 상기 제 1 노드(Q)가 하이 논리 상태일 때 상기 제 2 노드(Qb)를 로우 논리 상태로 반전시킨다.
이와 같이 구성되는 종래 게이트 구동 회로의 n번째 스테이지(ST(n))의 동작을 설명하면 다음과 같다.
즉, 도 3에 도시한 바와 같이, (n-3)번째 전단 스테이지에서 출력되는 캐리 펄스(CR(n-3)에 의해 상기 제 1 노드(Q)는 하이 상태가 되고, 상기 제 1 노드(Q)가 하이 상태가 되면, 상기 인버터부(13)의 상기 제 3 및 제 4 트랜지스터(T3, T4)가 턴-온 되어 상기 제 2 노드(Qb)를 로우 상태로 반전시킨다.
이 때 상기 스캔 펄스 출력부(15) 및 캐리 펄스 출력부(16)에는 스캔 펄스 출력용 클럭 신호(SCCLK(n)) 및 캐리 펄스 출력용 클럭 신호(CRCLK(n))가 인가된다. 그리고, 도면에는 도시되지 않았지만 상기 스캔 펄스 출력부(15)에는 부트스트랩핑 커패시터(bootstrapping capacitor)가 내장되어 있으므로, 상기 스캔 펄스 출력용 클럭 신호(SCCLK(n))가 하이로 인가되면 상기 제 1노드(Q)는 부트스트랩핑(또는 커플링(Coupling))되어 더 높은 전위를 갖는다.
이와 같이 상기 제 1 노드(Q)가 브트스트랩핑된 상태에서, 상기 스캔 펄스 출력부(15) 및 캐리 펄스 출력부(16)는 입력된 스캔 펄스 출력용 클럭 신호(SCCLK(n)) 및 캐리 펄스 출력용 클럭 신호(CRCLK(n))를 각각 스캔 펄스(SC(n)) 및 캐리 펄스(CR(n)로 출력한다.
또한, 상기 (n+3) 번째 후단 스테이지에서 출력되는 캐리 펄스(CR(n+3)에 의해 상기 제 1 노드(Q)는 로우 상태가 되고, 상기 인버터부(13)의 상기 제 3 및 제 4 트랜지스터(T3, T4)가 턴-오프 되어 상기 제 2 노드(Qb)를 하이 상태로 반전시킨다.
상기에서, 상기 인버터부(13)가 상기 제 2 노드(Qb)를 로우 상태로 반전시킬 때, 상기 제 3 및 제 4 트랜지스터(T3, T4)에는 상기 제 1노드(Q)의 부트스트랩핑 (또는 커플링(Coupling))된 높은 전압이 인가된다.
그리고, 표시 패널이 대면적 고해상도일 경우, 짧은 데이터 저장(기록) 기간 및 라인들의 로드(Load) 증가로 인하여 산화물 반도체 TFT로 구성되는 게이트 구동 회로에 언더- 구동(Under-driving)이 요구된다.
즉, 일반적인 게이트 구동 회로의 구동은 상기 제 1정전압GVDD)으로 24V, 상기 제 2 정전압(GVSS2)으로 -6V가 사용되어 24V 내지 -6V로 스윙되지만, 상기 언더- 구동에서는 상기 제 2 정전압(GVSS2)으로 -12V가 사용된다.
따라서 상기 언더 구동을 위해 클럭 펄스의 스윙(swing)폭이 24V 내지 -12V로 커지게 되므로 상기 제 1 노드(Q)의 부트스트랩필(또는 커플링) 레벨이 증가하게 되고, 결국 상기 인버터부(13)의 상기 제 3 및 제 4 트랜지스터(T3, T4)에 언더 구동 시 더 높은 전압이 인가되므로 블랙 다운될 우려가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 블랙다운 전압(Breakdown voltage)을 개선할 수 있는 게이트 구동 회로 및 이를 이용한 평판 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동 회로의 n번째 스테이지는, 전단 스테이지에서 출력되는 캐리 펄스 및 후단 스테이지에서 출력되는 캐리 펄스에 의해 제 1 노드를 제어하는 제1노드 제어부와, 상기 제 1 노드의 전압에 따라 제 2 노드를 제어하는 제 2 노드 제어부와, 상기 제 2 노드의 전압을 반전하여 제 3 노드에 인가하는 인버터부와, 복수개의 스캔 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 3 노드의 전압에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부와, 복수개의 캐리 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 3 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부를 구비함에 그 특징이 있다.
여기서, 상기 제 2 노드 제어부는 상기 제 1 노드의 전압에 따라 턴-온/턴-오프되어 제 1 정전압을 상기 제 2 노드에 공급하는 트랜지스터를 구비함을 특징으로 한다.
상기 게이트 구동 회로는, 라인 선택 신호(LSP)에 따라 전단 스테이지에서 출력되는 캐리 펄스를 선택적으로 저장하는 저장부와, 해당 스테이지를 블랭크 구간에 실시간 보상용 신호(VRT)에 따라 제 1 노드(Q)를 충전하고 스타트 신호(VST) 신호에 따라 상기 제 1 노드(Q)를 방전하는 블랭크 구간 제 1 노드 제어부를 더 구비함을 특징으로 한다.
상기 게이트 구동 회로는, 라인 선택 신호(LSP)에 따라 전단 스테이지에서 출력되는 캐리 펄스를 선택적으로 저장하는 저장부와, 해당 스테이지를 블랭크 구간에 실시간 보상용 신호(VRT)에 따라 제 1 노드(Q) 및 제 2 노드를 충전하고, 스타트 신호(VST) 신호에 따라 상기 제 1 노드(Q)를 방전하는 블랭크 구간 제 1 노드 제어부를 더 구비함을 특징으로 한다.
상기 블랭크 구간 제 1 노드 제어부는, 상기 실시간 보상용 신호(VRT)에 따라 턴-온/턴 오프되어 상기 제 1 노드(Q)를 제 1 정전압으로 충전하는 제 1 트랜지스터와, 상기 실시간 보상용 신호(VRT)에 따라 턴-온/턴 오프되어 상기 제 2 노드(Qh)를 제 1 정전압으로 충전하는 제 2 트랜지스터를 구비함을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 평판 표시 장치는, 복수개의 게이트 및 데이터 라인들이 배치되어 매트릭스 형태로 복수개의 서브 픽셀들을 구비하여, 각 게이트 라인들에 공급되는 스캔 펄스에 응답하여 상기 복수개의 데이터 라인들에 데이터 전압을 공굽하여 영상을 표시하는 표시 패널과, 각 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동 회로와, 상기 데이터 전압을 상기 복수개의 데이터 라인들에 공급하는 데이터 구동 회로와, 외부로부터 입력되는 영상 데이터를 상기 표시 패널의 크기 및 해상도에 알맞게 정렬하여 상기 데이터 구동부에 공급하고, 외부로부터 입력되는 동기 신호들을 복수개의 게이트 제어신호들 및 복수개의 데이터 제어신호들을 상기 게이트 구동부 및 상기 데이터 구동부에 각각 공급하는 타이밍 컨트롤러를 구비하고, 상기 게이트 구동 회로의 n번째 스테이지는, 전단 스테이지에서 출력되는 캐리 펄스 및 후단 스테이지에서 출력되는 캐리 펄스에 의해 제 1 노드를 제어하는 제1노드 제어부와, 상기 제 1 노드의 전압에 따라 제 2 노드를 제어하는 제 2 노드 제어부와, 상기 제 2 노드의 전압을 반전하여 제 3 노드에 인가하는 인버터부와, 복수개의 스캔 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 3 노드의 전압에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부와, 복수개의 캐리 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 3 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부를 구비함에 그 특징이 있다.
상기와 같은 특징을 갖는 본 발명의 일 실시예에 따른 게이트 구동 회로 및 이를 이용한 평판 표시 장치에 있어서는 다음과 같은 효과가 있다.
첫째, 제 1 노드의 부트?랩핑된 전압이 인버터에 인가되지 않으므로 블랙다운 전압을 개선할 수 있다.
둘째, 블랭크 구간의 실시간 보상 구동 시, 제 1노드가 방전될 가능성이 있으나, 실시간 보상 신호에 의해 제 1 노드가 방전될 가능성을 방지하여 보다 안전하게 블랙다운 전압을 개선할 수 있다.
도 1은 종래의 게이트 구동 회로의 n번째 스테이지(ST(n))의 구성 블록도
도 2는 도 1의 인버터부(13)의 회로 구성도
도 3은 종래의 n번째 스테이지(ST(n))의 파형도
도 4는 본 발명에 따른 평판 표시 장치를 간략히 나타내는 구성도
도 5는 본 발명의 제 1 실시예에 따른 게이트 구동 회로의 (n)번째 스테이지(ST(n)) 구성 블록도
도 6은 본 발명의 제 1 실시예에 따른 (n)번째 스테이지(ST(n))의 파형도
도 7은 본 발명의 제 2 실시예에 따른 게이트 구동 회로의 (n)번째 스테이지(ST(n)) 구성 블록도
도 8은 본 발명의 제 2 실시예에 따른 (n)번째 스테이지(ST(n))의 파형도
도 9는 본 발명의 제 1 및 제 2 실시예에 따른 (n)번째 스테이지(ST(n))의 실시간 보상 구동 파형도
도 2는 도 1의 인버터부(13)의 회로 구성도
도 3은 종래의 n번째 스테이지(ST(n))의 파형도
도 4는 본 발명에 따른 평판 표시 장치를 간략히 나타내는 구성도
도 5는 본 발명의 제 1 실시예에 따른 게이트 구동 회로의 (n)번째 스테이지(ST(n)) 구성 블록도
도 6은 본 발명의 제 1 실시예에 따른 (n)번째 스테이지(ST(n))의 파형도
도 7은 본 발명의 제 2 실시예에 따른 게이트 구동 회로의 (n)번째 스테이지(ST(n)) 구성 블록도
도 8은 본 발명의 제 2 실시예에 따른 (n)번째 스테이지(ST(n))의 파형도
도 9는 본 발명의 제 1 및 제 2 실시예에 따른 (n)번째 스테이지(ST(n))의 실시간 보상 구동 파형도
상기와 같은 특징을 갖는 본 발명에 따른 게이트 구동 회로 및 이를 이용한 평판 표시 장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 평판 표시 장치를 간략히 나타내는 구성도이고, 도 5는 본 발명의 제 1 실시예에 따른 게이트 구동 회로의 (n) 번째 스테이지(ST(n)) 구성 블록도이다.
본 발명에 따른 평판 표시 장치는, 도 4에 도시한 바와 같이, 표시 패널(10), 게이트 구동 회로(20), 데이터 구동 회로(30) 및 타이밍 콘트롤러(40)를 포함하여 구성된다.
상기 표시 패널(10)은 기판상에 일정한 간격을 갖고 제 1 방향으로 배열되는 복수개의 게이트 라인들(GL1~CLn)과, 일정한 간격을 갖고 상기 복수개의 게이트 라인들(GL)에 수직한 방향인 제 2 방향으로 배열되는 복수개의 데이터 라인들(DL1~DLm)과, 상기 복수개의 게이트 라인들(GL1~CLn)과 복수개의 데이터 라인들(DL1~DLm)의 교차 영역에 배열되는 복수개의 서브 픽셀들(P)을 구비하여 구성된다. 상기 복수개의 서브 화소들(P)은 상기 각 게이트 라인들(GL1~CLn)로부터 공급되는 스캔 펄스에 응답하여 상기 복수개의 데이터 라인들(DL1~DLm)로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다.
상기 표시 패널(10)이 액정 표시 패널일 경우, 각 서브 화소들(P)은 해당 게이트 라인들(GL1~CLn)로부터 공급되는 스캔 펄스에 응답하여 해당 데이터 라인들(DL1~DLm)로부터 공급되는 영상 신호(데이터 전압)를 각 화소 전극에 제공하는 박막트랜지스터와, 상기 데이터 라인들(DL1~DLm)로부터 공급되는 영상 신호(데이터 전압)를 1 프레임 동안 저장하는 커패시터를 구비한다.
또한, 상기 표시 패널(10)이 OLED표시 패널일 경우, 각 서브 화소들(P)은 유기 발광 다이오드(OLED), 구동 트랜지스터, 커패시터 및 적어도 하나의 스위칭 트랜지스터를 구비하여 구성된다.
즉, 적어도 하나의 스위칭 트랜지스터는 해당 게이트 라인들(GL1~CLn)로부터 공급되는 스캔 펄스에 응답하여 해당 데이터 라인들(DL1~DLm)로부터 공급되는 데이터 전압을 상기 커패시터에 저장하고, 상기 구동 트랜지스터는 상기 커패시터에 저장된 상기 데이터 전압에 따라 상기 유기 발광 다이오드에 흐르는 전류를 제어하여 상기 유기 발광 다이오드가 발광하도록 한다.
상기 게이트 구동 회로(20)는 상기 타이밍 컨트롤러(40)로부터 제공된 복수개의 게이트 제어 신호들(GCS)에 따라 각 게이트 라인들(GL1~CLn)에 스캔 펄스 (게이트 구동 신호)를 순차적으로 공급하는 게이트 쉬프트 레지스터로 구성된다.
상기 게이트 구동 회로(20)는 상기 복수개의 게이트 라인들(GL1~CLn) 각각에 스캔 신호 (게이트 구동 신호, Vgout)를 순차적으로 공급하기 위하여, 복수개의 스테이지를 포함하여 구성된다.
상기 게이트 구동 회로(20)는 GIP(gate in panel)형 게이트 구동 회로인 경우, 상기 표시 패널(10)의 비표시 영역에 배치된다.
상기 게이트 구동 회로(20)가 복수개의 스테이지를 포함하고, 상기 복수개의 스테이지는 상기 복수개의 게이트 라인들과 일대일 대응되어, 하나의 스테이지가 하나의 게이트 라인에 스캔 신호를 공급한다. 물론 상기 게이트 구동 회로(20)는 실제로 상기 게이트 라인에 스캔 신호를 공급하지 않은 더미 스테이지를 구비할 수 있다.
상기 데이터 구동 회로(30)는 상기 타이밍 컨트롤러(40)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 아날로그 데이터 전압으로 변환하고, 변환된 아날로그 데이터 전압을 상기 복수개의 데이터 라인들 DL1~DLm)에 공급한다. 이러한 데이터 구동 회로(30)는 상기 타이밍 컨트롤러(40)로부터 제공된 복수개의 데이터 제어 신호들(DCS)에 따라 제어된다.
상기 타이밍 컨트롤러(40)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(10)의 크기 및 해상도에 알맞게 정렬하여 상기 데이터 구동 회로(30)에 공급한다. 또한, 상기 타이밍 컨트롤러(40)는 외부로부터 입력되는 동기 신호(SYNC)들, 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용하여 복수개의 게이트 제어신호들(GCS) 및 복수개의 데이터 제어신호들(DCS)를 생성하여 상기 게이트 구동 회로(20) 및 상기 데이터 구동 회로(30)에 각각 공급한다.
도 5는 본 발명의 제 1 실시예에 따른 게이트 구동 회로의 (n)번째 스테이지(ST(n))의 구성 블록도이다.
본 발명의 제 1 실시예에 따른 게이트 구동 회로의 (n) 번째 스테이지(ST(n))는, 도 5에 도시한 바와 같이, 트랜지스터(Ta, Tb, Tc) 및 커패시터(C1)를 구비하여 구성되고, 라인 선택 신호(LSP; Line select pulse)에 따라 세트 신호(SET)를 선택적으로 저장하는 저장부(21); 트랜지스터(T1b, T1c, T3nb, T3nc)를 구비하여 구성되고, 해당 스테이지를 블랭크(Blank) 구간에 실시간 보상용 신호(VRT; Vertical real time)에 따라 제 1 노드(Q)를 제 1 정전압(GVDD)으로 충전하고 스타트 신호(VST) 신호에 따라 상기 따라 제 1 노드(Q)를 제 2 정전압(GVSS2)으로 방전하는 블랭크 구간 제 1 노드(Q) 제어부(22); 트랜지스터(T1, T1a, T3n, T3na)를 구비하여 구성되고, 해당 스테이지를 구동 구간에 상기 세트 신호(SET)에 따라 제 1 노드(Q)를 상기 세트(SET) 전압으로 충전하고 리세트 신호(RESET)에 따라 상기 따라 제 1 노드(Q)를 제 2 정전압(GVSS2)으로 방전하는 제 1 노드(Q) 제어부(23); 트랜지스터(T3q)를 구비하여 상기 제 1 노드(Q)의 전압에 따라 제 2노드(Qh)를 상기 제 1정전압(GVDD)으로 충전하는 제 2 노드(Qh) 제어부(24); 트랜지스터(T4, T4l, T4q, T5q)를 구비하여 구성되어 상기 제 2 노드(Qh)의 전압에 따라 상기 제 2 노드(Qh)의 전압을 반전하여 제 3 노드(Qb)에 인가하는 인버터부(25); 풀업 트랜지스터(T6c) 및 풀다운 트랜지스터(T7c)를 구비하고, 복수개의 캐리 펄스 출력용 클럭 신호 중 하나의 클럭 신호(CRCLK(n))을 수신하여 상기 제 1 노드(Q) 및 상기 제 3 노드(Qb)의 전압에 따라 캐리 펄스(CR(n))를 출력하는 캐리 펄스 출력부(26); 풀업 트랜지스터(T6), 풀다운 트랜지스터(T7) 및 출력의 손실(Loss)을 방지하기 위한 부트스트랩핑 커패시터(C2)를 구비하고, 복수개의 스캔 펄스 출력용 클럭 신호 중 하나의 클럭 신호(SCCLK(n))을 수신하여 상기 제 1 노드(Q) 및 상기 제 3 노드(Qb)의 전압에 따라 스캔 펄스(SC(n))를 출력하는 스캔 펄스 출력부(27); 그리고, 트랜지스터(T3, T3a, T5, T5a, T5b)를 구비하여 구성되어, 상기 블랭크 구간에 상기 세트 신호(SET), 상기 실시간 보상용 신호(VRT; Vertical real time) 및 상기 저장부(21)의 신호(M)에 따라 상기 제 1 노드(Q), 상기 제 3 노드(Qb), 상기 캐리 펄스 출력부(26) 및 상기 스캔 펄스 출력부(27)의 리플(ripple) 발생 등을 방지하는 안정화부(28)를 구비하여 구성된다.
여기서, 상기 세트 신호(SET)는 전단 스테이지((n-3) 번째 스테이지)에서 출력되는 캐리 펄스(CR(n-3)이고, 상기 리세트 신호(RESET)는 후단 스테이지((n+3)번째 스테이지)에서 출력되는 캐리 펄스(CR(n+3)일 수 있다.
상기 제 2 노드(Qh) 제어부(24)의 트랜지스터(T3q)는 상기 제 1 노드(Q)의 전압에 따라 턴-온/턴-오프되어 제 1 정전압(GVDD)을 상기 제 2 노드(Qh)에 공급한다.
이와 같이 구성되는 본 발명의 제 1 실시예에 따른 게이트 구동 회로의 (n)번째 스테이지(ST(n))의 동작을 설명하면 다음과 같다.
도 6은 본 발명의 제 1 실시예에 따른 (n)번째 스테이지(ST(n))의 파형도이다.
상기 저장부(21)는 라인 선택 신호(LSP; Line select pulse)에 따라 세트 신호(SET; (n-3)번째 전단 스테이지에서 출력되는 캐리 펄스(CR(n-3))를 커패시터(C1)에 충전한다.
상기 블랭크 구간 제 1 노드(Q) 제어부(22)는 해당 스테이지를 블랭크(Blank) 구간에 실시간 보상용 신호(VRT; Vertical real time)에 따라 제 1 노드(Q)를 제 1 정전압(GVDD)으로 충전하고, 스타트 신호(VST)에 따라 상기 따라 제 1 노드(Q)를 제 2 정전압(GVSS2)으로 방전한다.
상기 라인 선택 신호(LSP), 상기 실시간 보상용 신호(VRT) 및 상기 스타트 신호(VST)의 타이밍과 상기 저장부(21) 및 상기 블랭크 구간 제 1 노드(Q) 제어부(22)의 동작은 도 9를 이용하여 후술한다.
상기 제 1 노드(Q) 제어부(23)는 해당 스테이지를 구동 구간에 상기 세트 신호(SET)에 따라 제 1 노드(Q)를 상기 세트(SET) 전압으로 충전하고 리세트 신호(RESET)에 따라 상기 제 1 노드(Q)를 제 2 정전압(GVSS2)으로 방전한다.
따라서, 상기 세트 신호(SET)가 하이 이면, 상기 트랜지스터(T1, T1a)가 턴 온 되어 상기 세트(SET) 전압을 상기 제 1 노드(Q)에 인가하므로, 상기 제 1 노드(Q)는 하이 상태가 된다.
그리고, 상기 캐리 펄스 출력부(26) 및 상기 스캔 펄스 출력부(27)에는 캐리 펄스 출력용 클럭 신호(CRCLK(n)) 및 스캔 펄스 출력용 클럭 신호(SCCLK(n))가 각각 인가되고, 상기 스캔 펄스 출력용 클럭 신호(SCCLK(n))가 하이로 인가되면 상기 스캔 펄스 출력부(27)의 부트스트랩핑 커패시터(C2)에 의해 상기 제 1노드(Q)는 부트스트랩핑(또는 커플링(Coupling))되어 더 높은 전위를 갖는다.
이와 같이 상기 제 1 노드(Q)가 브트스트랩핑된 상태에서, 상기 캐리 펄스 출력부(26) 및 상기 스캔 펄스 출력부(27)는 각각 입력된 캐리 펄스 출력용 클럭 신호(CRCLK(n)) 및 스캔 펄스 출력용 클럭 신호(SCCLK(n))를 캐리 펄스(CR(n) 및 스캔 펄스(SC(n))로 출력한다.
상기 세트 신호(SET)가 하이 상태로 입력되어 상기 제 1 노드(Q)가 하이 상태가 될 때, 상기 제 2 노드(Qh) 제어부(24)의 트랜지스터(T3q)가 턴 온 되어 상기 제 2 노드(Qh)를 상기 제 1 정전압(GVDD)으로 충전한다.
따라서, 상기 제 2 노드(Qh)가 상기 제 1 정전압(GVDD)으로 충전되면 상기 인버터부(25)의 트랜지스터(T4q, T5q)가 턴-온 되어 상기 제 3 노드(Qb)를 로우 상태로 반전시킨다.
그리고, 상기 리세트 신호(RESET)가 하이 상태로 입력되면, 상기 제 1 노드(Q) 제어부(23)의 트랜지스터(T3, T3na)가 턴 온 되어 상기 제 1 노드(Q)를 제 2 정전압(GVSS2)으로 방전한다. 따라서, 상기 제 1 노드(S) 및 제 2 노드(Qh)는 로우 상태가 되고 제 3 노드(Qb)는 하이 상태가 된다.
이와 같이 구동될 때 상기 안정화부(28)는 상기 세트 신호(SET), 상기 실시간 보상용 신호(VRT; Vertical real time) 및 상기 저장부(21)의 신호(M)에 따라 상기 제 3 노드(Qb)를 상기 제 2 정전압(GVSS2)로 방전하고, 더불어 상기 제 1 노드(Q), 상기 스캔 펄스 출력부(15) 및 상기 캐리 펄스 출력부(16)의 리플(ripple) 발생을 방지한다.
도 5 및 도 6에서 설명한 바와 같이, 본 발명의 제 1 실시예에 따른 게이트 구동 회로는, 별도의 제 2 노드(Qh)가 구비되고, 상기 제 1 노드(Q)의 전압에 따라 상기 제 2 노드(Qh)에 제 1 정전압(GVDD)이 충전되고, 상기 인버터부(25)의 트랜지스터(T4q, T5q)가 상기 제 2 노드(Qh)의 전압에 의해 제어된다.
따라서, 상기 인버터부(25)의 트랜지스터(T4q, T5q)는 상기 제 1노드(Q)의 부트스트랩핑(또는 커플링(Coupling)) 전압에 영향을 받지 않으므로, 게이트 구동 회로가 언더 구동을 위해 클럭 펄스의 스윙(swing)폭이 24V 내지 -12V로 커지게 되더라도 블랙 다운될 염려가 없다.
도 5 및 도 6에서 설명한 바와 같은 본 발명의 제 1 실시예에 따른 게이트 구동 회로에 있어서, 상기 저장부(21) 및 상기 블랭크 구간 제 1 노드(Q) 제어부(22) 없이 구동 가능하다.
그러나, 상기 저장부(21) 및 상기 블랭크 구간 제 1 노드(Q) 제어부(22)를 이용하여 실시간 보상 구동 할 때, 도 5 및 도 6에서 설명한 바와 같은 본 발명의 제 1 실시예에 따른 게이트 구동 회로에 있어서, 제 1 노드(Q)와 제 3 노드(Qb) 간 인버팅이 안되어 상기 제 1 노드(Q)가 방전될 수 있다.
즉, 도 5 및 도 6에서, 제 1 노드(Q) 및 제 2 노드(Qh)가 하이 상태이고, 제 3 노드(Qb)가 로우 상태로 인버팅될 때, 제 3 노드(Qb)의 하이 상태에서 로우 상태로 천이(transition) 시간이 증가된다. 이 때, 상기 제 1 노드(Q)의 리플을 방지하기 위한 안정화부(28)의 트랜지스터(T3, T3a)가 완전하게 턴-오프 되지 않아서 상기 제 1 노드(Q) 및 제 2 노드(Qh)가 방전되는 현상이 발생할 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 게이트 구동 회로는 상기와 같은 현상을 방지할 수 있도록 할 수 있다.
도 7는 본 발명의 제 2 실시예에 따른 게이트 구동 회로의 (n)번째 스테이지(ST(n))의 구성 블록도로서, 본 발명의 제 1 실시예에 따른 게이트 구동 회로의 (n)번째 스테이지(ST(n))의 구성에서, 상기 블랭크 구간 제 1 노드(Q) 제어부(22)에 해당 스테이지를 블랭크(Blank) 구간에 실시간 보상용 신호(VRT; Vertical real time)에 따라 상기 제 2 노드(Qh)를 제 1 정전압(GVDD)으로 충전하는 트랜지스터(T1d)를 더 추가할 수 있다.
즉, 본 발명의 제 2 실시예에 따른 게이트 구동 회로의 (n)번째 스테이지(ST(n))의 상기 블랭크 구간 제 1 노드(Q) 제어부(22)는, 상기 저장부(21)에 저장된 세트 신호(SET; (n-3)번째 전단 스테이지에서 출력되는 캐리 펄스(CR(n-3))에 따라 턴-온/오프되는 트랜지스터(T1b)와, 상기 실시간 보상용 신호(VRT)에 따라 턴-온/턴 오프되어 상기 트랜지스터(T1b)를 통해 상기 제 1 노드(Q)를 제 1 정전압으로 충전하는 트랜지스터(T1c)와, 상기 실시간 보상용 신호(VRT)에 따라 턴-온/턴 오프되어 상기 트랜지스터(T1b)를 통해 상기 제 2 노드(Q)를 제 1 정전압으로 충전하는 트랜지스터(T1d)와, 스타트 신호(VST) 신호에 따라 상기 제 1 노드(Q)를 방전하는 2개의 트랜지스터(T3nb, T3nc)를 구비한다.
나머지 구성은 도 5에서 설명한 본 발명의 제 1 실시예에 따른 게이트 구동 회로와 같으므로 생략한다.
도 8은 본 발명의 제 2 실시예에 따른 (n)번째 스테이지(ST(n))의 파형도이다.
실시간 보상 구동 시 (VRT 보상 구간), 초기에 상기 실시간 보상용 신호(VRT)에 의해 상기 제 2 노드(Qh)를 제 1 정전압(GVDD)으로 충전하므로, 제 3 노드(Qb)의 하이 상태에서 로우 상태로 천이(transition) 시간이 증가됨을 방지하고, 더불어 안정화부(28)의 트랜지스터(T3, T3a)가 완전하게 턴-온 되어 상기 제 1 노드(Q) 및 제 2 노드(Qh)가 방전되는 현상을 방지할 수 있다.
도 9는 본 발명의 제 1 및 제 2 실시예에 따른 (n)번째 스테이지(ST(n))의 실시간 보상 구동 파형도이다.
도 9도에서, 상기 세트 신호(SET)는 전단 스테이지((n-3) 번째 스테이지)에서 출력되는 캐리 펄스(CR(n-3)이고, 상기 리세트 신호(RESET)는 후단 스테이지((n+3)번째 스테이지)에서 출력되는 캐리 펄스(CR(n+3)임을 예로 설명한다.
먼저, 기본 구동 구간은 도 6 및 도 8에서 설명한 바와 같다.
먼저, 기본 구동 기간 이전에, 상기 스타트 신호(VST)가 하이 상태로 공급되므로 상기 스타트 신호(VST)에 의해 트랜지스터(T3n, T3na)가 턴-온 되어 상기 제 1 노드(Q)를 제 2 정전압(GVSS2)으로 방전한다. 즉, 제 1 노드(Q)를 초기화 시킨다.
그리고, 제 1 구간(a)에 상기 세트 신호(SET, CR(n-3) 및 라인 선택 펄스(LSP)가 동시에 하이 상태로 입력되고, 상기 실시간 보상요 신호(VRT)는 로우 상태를 유지한다.
그러면, 상기 저장부(21)는 상기 라인 선택 신호(LSP)에 따라 트랜지스터(Ta, Tb)가 턴-온 되어 상기 세트 신호(SET, CR(n-3)를 커패시터(C1)에 충전한다. 따라서, 커패시터(C1)의 노드(M)는 하이 상태를 유지한다.
그리고, 기본 구동 구간에는 상기 실시간 보상용 신호(VRT)가 로우 상태를 유지하므로, 상기 블랭크 구간 제 1 노드(Q) 제어부(22)는 제 1 노드(Q)를 제 1 정전압(GVDD)으로 충전하지 않는다.
상기 제 1 노드(Q) 제어부(23)는 상기 세트 신호(SET, CR(n-3))에 따라 트랜지스터(T1, T1a)가 턴 온 되어 상기 세트 신호(SET, CR(n-3)) 전압을 상기 제 1 노드(Q)에 인가하므로, 상기 제 1 노드(Q)는 하이 상태가 된다.
상기 제 2 노드(Qh) 제어부(24)는 상기 제 1 노드(Q)가 하이 상태가 되면, 트랜지스터(T3q)가 턴-온 되어 상기 제 2 노드(Qh)를 상기 제 1 정전압(GVDD)으로 충전하고, 상기 인버터부(25)는 상기 제 2 노드(Qh)의 전압에 따라 상기 인버터부(25)의 트랜지스터(T4q, T5q)가 턴-온 되어 상기 제 3 노드(Qb)를 로우 상태로 반전시킨다.
상기 기본 구동 기간의 제 2 구간(b)에, 상기 캐리 펄스 출력부(26) 및 상기 스캔 펄스 출력부(27)에는 캐리 펄스 출력용 클럭 신호(CRCLK(n)) 및 스캔 펄스 출력용 클럭 신호(SCCLK(n))가 각각 하이 상태로 인가되어 상기 스캔 펄스 출력부(27)의 부트스트랩핑 커패시터(C2)에 의해 상기 제 1노드(Q)는 부트스트랩핑되어 더 높은 전위를 갖는다.
이와 같이 상기 제 1 노드(Q)가 브트스트랩핑된 상태에서, 상기 캐리 펄스 출력부(26) 및 상기 스캔 펄스 출력부(27)는 각각 입력된 캐리 펄스 출력용 클럭 신호(CRCLK(n)) 및 스캔 펄스 출력용 클럭 신호(SCCLK(n))를 캐리 펄스(CR(n) 및 스캔 펄스(SC(n))로 출력한다.
그리고, 상기 기본 구동 구간의 제 3 구간(c)에, 상기 리세트 신호(RESET, CR(n+3))가 하이 상태로 입력되고, 상기 제 1 노드(Q) 제어부(23)의 트랜지스터(T3, T3na)가 턴 온 되어 상기 제 1 노드(Q)를 제 2 정전압(GVSS2)으로 방전한다. 따라서, 상기 제 1 노드(S) 및 제 2 노드(Qh)는 로우 상태가 되고 제 3 노드(Qb)는 하이 상태가 된다.
다음은 실시간 보상 구간의 동작에 대하여 설명하면 다음과 같다.
실시간 보상 구간의 제 1 구간(d)에, 상기 세트 신호(SET, CR(n-3) 및 라인 선택 펄스(LSP)가 모두 로우 상태를 유지하고, 상기 실시간 보상용 신호(VRT)만 하이 상태를 갖는다.
따라서, 상기 실시간 보상용 신호(VRT)가 하이 상태이고, 상기 저장부(21)의 노드(M)도 하이 상태이므로, 상기 블랭크 구간 제 1 노드(Q) 제어부(22)의 트랜지스터(T1b, T1c, T1d)가 모두 턴-온 되어 상기 제 1 노드(Q)를 제 1 정전압(GVDD)으로 충전한다.
상기 제 2 노드(Qh) 제어부(24)는 상기 제 1 노드(Q)가 하이 상태가 되면, 트랜지스터(T3q)가 턴-온 되어 상기 제 2 노드(Qh)를 상기 제 1 정전압(GVDD)으로 충전하고, 상기 인버터부(25)는 상기 제 2 노드(Qh)의 전압에 따라 상기 인버터부(25)의 트랜지스터(T4q, T5q)가 턴-온 되어 상기 제 3 노드(Qb)를 로우 상태로 반전시킨다.
그리고, 실시간 보상 구간의 제 2 구간(e)에, 상기 캐리 펄스 출력부(26) 및 상기 스캔 펄스 출력부(27)에는 캐리 펄스 출력용 클럭 신호(CRCLK(n)) 및 스캔 펄스 출력용 클럭 신호(SCCLK(n))가 각각 하이 상태로 인가되어 상기 스캔 펄스 출력부(27)의 부트스트랩핑 커패시터(C2)에 의해 상기 제 1노드(Q)는 부트스트랩핑되어 더 높은 전위를 갖는다.
이와 같이 상기 제 1 노드(Q)가 브트스트랩핑된 상태에서, 상기 캐리 펄스 출력부(26) 및 상기 스캔 펄스 출력부(27)는 각각 입력된 캐리 펄스 출력용 클럭 신호(CRCLK(n)) 및 스캔 펄스 출력용 클럭 신호(SCCLK(n))를 캐리 펄스(CR(n) 및 스캔 펄스(SC(n))로 출력한다.
그리고, 상기 실시간 보상 구간의 제 3 구간(f)에, 상기 스타트 신호(VST)가 하이 상태로 공급되므로 상기 블랭크 구간 제 1 노드(Q) 제어부(22)의 트랜지스터(T3nb, T3nc)가 모두 턴-온 되어 상기 제 1 노드(Q)를 제 2 정전압(GVDD)으로 방전한다. 따라서, 상기 제 1 노드(S) 및 제 2 노드(Qh)는 로우 상태가 되고 제 3 노드(Qb)는 하이 상태가 된다.
도 9에서 설명한 바와 같이, 실시간 보상 구동 시 (VRT 보상 구간), 초기에 상기 실시간 보상용 신호(VRT)에 의해 상기 제 2 노드(Qh)를 제 1 정전압(GVDD)으로 충전하므로, 제 3 노드(Qb)의 하이 상태에서 로우 상태로 천이(transition) 시간이 증가됨을 방지하고, 더불어 안정화부(28)의 트랜지스터(T3, T3a)가 완전하게 턴-온 되어 상기 제 1 노드(Q) 및 제 2 노드(Qh)가 방전되는 현상을 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21: 저장부
22: 블랭크 구간 제 1 노드(Q) 제어부
23: 제 1 노드(Q) 제어부 24: 제 2 노드(Qh) 제어부
25: 인버터부 27: 캐리 펄스 출력부
27: 스캔 펄스 출력부 28: 안정화부
23: 제 1 노드(Q) 제어부 24: 제 2 노드(Qh) 제어부
25: 인버터부 27: 캐리 펄스 출력부
27: 스캔 펄스 출력부 28: 안정화부
Claims (10)
- 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 스테이지를 포함하고,
n번째 스테이지는,
전단 스테이지에서 출력되는 캐리 펄스 및 후단 스테이지에서 출력되는 캐리 펄스에 의해 제 1 노드를 제어하는 제1노드 제어부;
상기 제 1 노드의 전압에 따라 제 2 노드를 제어하는 제 2 노드 제어부;
상기 제 2 노드의 전압을 반전하여 제 3 노드에 인가하는 인버터부;
복수개의 스캔 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 3 노드의 전압에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부; 그리고
복수개의 캐리 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 3 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부를 구비하는 게이트 구동 회로. - 제 1항에 있어서,
상기 제 2 노드 제어부는 상기 제 1 노드의 전압에 따라 턴-온/턴-오프되어 제 1 정전압을 상기 제 2 노드에 공급하는 트랜지스터를 구비하는 게이트 구동 회로. - 제 1 항에 있어서,
라인 선택 신호(LSP)에 따라 전단 스테이지에서 출력되는 캐리 펄스를 선택적으로 저장하는 저장부; 및
해당 스테이지를 블랭크 구간에 실시간 보상용 신호(VRT)에 따라 제 1 노드(Q)를 충전하고 스타트 신호(VST) 신호에 따라 상기 제 1 노드(Q)를 방전하는 블랭크 구간 제 1 노드 제어부를 더 구비하는 게이트 구동 회로. - 제 1 항에 있어서,
라인 선택 신호(LSP)에 따라 전단 스테이지에서 출력되는 캐리 펄스를 선택적으로 저장하는 저장부; 및
해당 스테이지를 블랭크 구간에 실시간 보상용 신호(VRT)에 따라 제 1 노드(Q) 및 제 2 노드를 충전하고, 스타트 신호(VST) 신호에 따라 상기 제 1 노드(Q)를 방전하는 블랭크 구간 제 1 노드 제어부를 더 구비하는 게이트 구동 회로. - 제 4 항에 있어서,
상기 블랭크 구간 제 1 노드 제어부는,
상기 실시간 보상용 신호(VRT)에 따라 턴-온/턴 오프되어 상기 제 1 노드(Q)를 제 1 정전압으로 충전하는 제 1 트랜지스터와,
상기 실시간 보상용 신호(VRT)에 따라 턴-온/턴 오프되어 상기 제 2 노드(Qh)를 제 1 정전압으로 충전하는 제 2 트랜지스터를 구비하는 게이트 구동 회로. - 복수개의 게이트 및 데이터 라인들이 배치되어 매트릭스 형태로 복수개의 서브 픽셀들을 구비하여, 각 게이트 라인들에 공급되는 스캔 펄스에 응답하여 상기 복수개의 데이터 라인들에 데이터 전압을 공굽하여 영상을 표시하는 표시 패널;
각 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동 회로;
상기 데이터 전압을 상기 복수개의 데이터 라인들에 공급하는 데이터 구동 회로; 그리고
외부로부터 입력되는 영상 데이터를 상기 표시 패널의 크기 및 해상도에 알맞게 정렬하여 상기 데이터 구동부에 공급하고, 외부로부터 입력되는 동기 신호들을 복수개의 게이트 제어신호들 및 복수개의 데이터 제어신호들을 상기 게이트 구동부 및 상기 데이터 구동부에 각각 공급하는 타이밍 컨트롤러를 구비하고,
상기 게이트 구동 회로는 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 스테이지를 포함하고,
n번째 스테이지는,
복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 스테이지를 포함하고,
n번째 스테이지는,
전단 스테이지에서 출력되는 캐리 펄스 및 후단 스테이지에서 출력되는 캐리 펄스에 의해 제 1 노드를 제어하는 제1노드 제어부;
상기 제 1 노드의 전압에 따라 제 2 노드를 제어하는 제 2 노드 제어부;
상기 제 2 노드의 전압을 반전하여 제 3 노드에 인가하는 인버터부;
복수개의 스캔 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 3 노드의 전압에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부; 그리고
복수개의 캐리 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 3 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부를 구비하는 평판 표시 장치. - 제 6항에 있어서,
상기 제 2 노드 제어부는 상기 제 1 노드의 전압에 따라 턴-온/턴-오프되어 제 1 정전압을 상기 제 2 노드에 공급하는 트랜지스터를 구비하는 평판 표시 장치. - 제 6 항에 있어서,
라인 선택 신호(LSP)에 따라 전단 스테이지에서 출력되는 캐리 펄스를 선택적으로 저장하는 저장부; 및
해당 스테이지를 블랭크 구간에 실시간 보상용 신호(VRT)에 따라 제 1 노드(Q)를 충전하고 스타트 신호(VST) 신호에 따라 상기 제 1 노드(Q)를 방전하는 블랭크 구간 제 1 노드 제어부를 더 구비하는 평판 표시 장치. - 제 6 항에 있어서,
라인 선택 신호(LSP)에 따라 전단 스테이지에서 출력되는 캐리 펄스를 선택적으로 저장하는 저장부; 및
해당 스테이지를 블랭크 구간에 실시간 보상용 신호(VRT)에 따라 제 1 노드(Q) 및 제 2 노드를 충전하고, 스타트 신호(VST) 신호에 따라 상기 제 1 노드(Q)를 방전하는 블랭크 구간 제 1 노드 제어부를 더 구비하는 평판 표시 장치. - 제 9 항에 있어서,
상기 블랭크 구간 제 1 노드 제어부는,
상기 실시간 보상용 신호(VRT)에 따라 턴-온/턴 오프되어 상기 제 1 노드(Q)를 제 1 정전압으로 충전하는 제 1 트랜지스터와,
상기 실시간 보상용 신호(VRT)에 따라 턴-온/턴 오프되어 상기 제 2 노드(Qh)를 제 1 정전압으로 충전하는 제 2 트랜지스터를 구비하는 평판 표시 장치.
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|---|---|---|---|
| KR1020170107256A KR102416886B1 (ko) | 2017-08-24 | 2017-08-24 | 게이트 구동 회로 및 이를 이용한 평판 표시 장치 |
Applications Claiming Priority (1)
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| KR1020170107256A KR102416886B1 (ko) | 2017-08-24 | 2017-08-24 | 게이트 구동 회로 및 이를 이용한 평판 표시 장치 |
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ID=65761145
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2017
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