KR20140079106A - 게이트 쉬프트 레지스터와 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명에 따른 게이트 쉬프트 레지스터는 순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받아 게이트 출력신호를 2개씩 발생하는 다수의 스테이지들을 포함하고; 서로 종속적으로 접속된 상기 스테이지들 각각은, 제1 스타트 신호에 따라 하이레벨로 충전되고 리셋 신호에 따라 로우레벨로 방전되는 제1 Q 노드; 제2 스타트 신호에 따라 하이레벨로 충전되고 상기 리셋 신호에 따라 로우레벨로 방전되는 제2 Q 노드; 상기 제1 스타트 신호에 따라 로우레벨로 방전되고 상기 리셋 신호에 따라 하이레벨로 충전되는 Q-Bar 노드; 상기 제1 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N 번째 클럭의 입력단과 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀업 스위치; 상기 제2 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N+1 번째 클럭의 입력단과 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀업 스위치; 상기 Q-Bar 노드의 전위에 따라 저전위 전압의 입력단과 상기 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀다운 스위치; 및 상기 Q-Bar 노드의 전위에 따라 상기 저전위 전압의 입력단과 상기 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀다운 스위치를 구비하고; 상기 리셋 신호는 상기 게이트 쉬프트 클럭들 중 N+3 번째 클럭으로 선택된다.

Description

게이트 쉬프트 레지스터와 이를 이용한 표시장치{GATE SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다.
음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 평판 표시장치의 스캔 구동회로는 일반적으로, 게이트 쉬프트 레지스터를 이용하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다.
스캔 구동회로의 게이트 쉬프트 레지스터는 다수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들을 구비한다. 스테이지들은 종속적(cascade)으로 접속되어 출력을 순차적으로 발생한다.
스테이지들 각각은 풀업 트랜지스터(Pull-up transistor)를 제어하기 위한 Q 노드, 풀다운 트랜지스터(Pull-down transister)를 제어하기 위한 Q bar(QB) 노드를 포함한다. 또한, 스테이지들 각각은 전단 스테이지로부터 입력된 스타트신호, 후단 스테이지로부터 입력된 리셋신호, 및 클럭신호에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다.
이러한 스캔 구동회로를 포함한 표시장치는 급속히 대형화되고 있으며, 고 해상도 및 고 기능(high performance)이 요구되고 있다. 또한, 표시장치는 화상이 표시되지 않는 테두리 영역의 면적을 최소화하려는 최근의 추세에 따라 베젤(Bezel) 폭을 줄이는 방향으로 기술 개발이 이뤄지고 있다. 표시장치가 고해상도화 및 고기능화될수록 스캔 구동회로의 설계면적이 늘어나 네로우 베젤(narrow bezel)을 구현하기 어렵다. 따라서, 스캔 구동회로의 설계를 변경하여 설계 면적을 최소화하는 것이 기술적 이슈로 대두되고 있다.
따라서, 본 발명의 목적은 스캔 구동회로의 설계 면적을 줄일 수 있도록 한 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공하는 데 있다.
본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 게이트 쉬프트 레지스터는 순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받아 게이트 출력신호를 2개씩 발생하는 다수의 스테이지들을 포함하고; 서로 종속적으로 접속된 상기 스테이지들 각각은, 제1 스타트 신호에 따라 하이레벨로 충전되고 리셋 신호에 따라 로우레벨로 방전되는 제1 Q 노드; 제2 스타트 신호에 따라 하이레벨로 충전되고 상기 리셋 신호에 따라 로우레벨로 방전되는 제2 Q 노드; 상기 제1 스타트 신호에 따라 로우레벨로 방전되고 상기 리셋 신호에 따라 하이레벨로 충전되는 Q-Bar 노드; 상기 제1 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N 번째 클럭의 입력단과 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀업 스위치; 상기 제2 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N+1 번째 클럭의 입력단과 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀업 스위치; 상기 Q-Bar 노드의 전위에 따라 저전위 전압의 입력단과 상기 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀다운 스위치; 및 상기 Q-Bar 노드의 전위에 따라 상기 저전위 전압의 입력단과 상기 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀다운 스위치를 구비하고; 상기 리셋 신호는 상기 게이트 쉬프트 클럭들 중 N+3 번째 클럭으로 선택된다.
본 발명의 일 실시예에 따른 게이트 쉬프트 레지스터는 순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받아 게이트 출력신호를 2개씩 발생하는 다수의 스테이지들을 포함하고; 서로 종속적으로 접속된 상기 스테이지들 각각은, 제1 스타트 신호에 따라 하이레벨로 충전되고 리셋 신호에 따라 로우레벨로 방전되는 제1 Q 노드; 제2 스타트 신호에 따라 하이레벨로 충전되고 상기 리셋 신호에 따라 로우레벨로 방전되는 제2 Q 노드; 상기 제1 스타트 신호에 따라 로우레벨로 방전되고 상기 리셋 신호에 따라 하이레벨로 충전되는 Q-Bar 노드; 상기 제1 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N 번째 클럭의 입력단과 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀업 스위치; 상기 제2 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N+1 번째 클럭의 입력단과 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀업 스위치; 상기 Q-Bar 노드의 전위에 따라 저전위 전압의 입력단과 상기 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀다운 스위치; 및 상기 Q-Bar 노드의 전위에 따라 상기 저전위 전압의 입력단과 상기 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀다운 스위치를 구비하고; 상기 제1 스타트 신호와 상기 제2 스타트 신호는 동일한 신호로 선택된다.
또한, 본 발명의 일 실시예에 따른 표시장치는 표시패널; 및 순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받아 게이트 출력신호를 2개씩 발생하여 상기 표시패널의 게이트라인들에 공급하는 다수의 스테이지들을 포함한 게이트 쉬프트 레지스터를 포함하고; 서로 종속적으로 접속된 상기 스테이지들 각각은, 제1 스타트 신호에 따라 하이레벨로 충전되고 리셋 신호에 따라 로우레벨로 방전되는 제1 Q 노드; 제2 스타트 신호에 따라 하이레벨로 충전되고 상기 리셋 신호에 따라 로우레벨로 방전되는 제2 Q 노드; 상기 제1 스타트 신호에 따라 로우레벨로 방전되고 상기 리셋 신호에 따라 하이레벨로 충전되는 Q-Bar 노드; 상기 제1 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N 번째 클럭의 입력단과 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀업 스위치; 상기 제2 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N+1 번째 클럭의 입력단과 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀업 스위치; 상기 Q-Bar 노드의 전위에 따라 저전위 전압의 입력단과 상기 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀다운 스위치; 및 상기 Q-Bar 노드의 전위에 따라 상기 저전위 전압의 입력단과 상기 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀다운 스위치를 구비하고; 상기 리셋 신호는 상기 게이트 쉬프트 클럭들 중 N+3 번째 클럭으로 선택된다.
본 발명의 일 실시예에 따른 표시장치는 표시패널; 및 순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받아 게이트 출력신호를 2개씩 발생하여 상기 표시패널의 게이트라인들에 공급하는 다수의 스테이지들을 포함한 게이트 쉬프트 레지스터를 포함하고; 서로 종속적으로 접속된 상기 스테이지들 각각은, 제1 스타트 신호에 따라 하이레벨로 충전되고 리셋 신호에 따라 로우레벨로 방전되는 제1 Q 노드; 제2 스타트 신호에 따라 하이레벨로 충전되고 상기 리셋 신호에 따라 로우레벨로 방전되는 제2 Q 노드; 상기 제1 스타트 신호에 따라 로우레벨로 방전되고 상기 리셋 신호에 따라 하이레벨로 충전되는 Q-Bar 노드; 상기 제1 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N 번째 클럭의 입력단과 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀업 스위치; 상기 제2 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N+1 번째 클럭의 입력단과 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀업 스위치; 상기 Q-Bar 노드의 전위에 따라 저전위 전압의 입력단과 상기 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀다운 스위치; 및 상기 Q-Bar 노드의 전위에 따라 상기 저전위 전압의 입력단과 상기 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀다운 스위치를 구비하고; 상기 제1 스타트 신호와 상기 제2 스타트 신호는 동일한 신호로 선택된다.
본 발명에 따른 게이트 쉬프트 레지스터와 이를 이용한 표시장치는, 게이트 쉬프트 레지스터에서 리셋 신호 및/또는 스타트 신호를 공급하는 배선수를 줄임으로써 스캔 구동회로의 설계 면적을 최소화하여 네로우 베젤을 효과적으로 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 게이트 쉬프트 레지스터 구성을 개략적으로 보여 주는 블록도.
도 2는 도 1에 도시된 스테이지들 중 제3a-2 스테이지의 구성을 보여주는 회로도.
도 3은 도 2에 도시된 제3a-2 스테이지의 동작 파형을 보여주는 도면.
도 4는 본 발명의 다른 실시예에 따른 게이트 쉬프트 레지스터 구성을 개략적으로 보여 주는 블록도.
도 5는 도 4에 도시된 스테이지들 중 제3a-2 스테이지의 구성을 보여주는 회로도.
도 6은 도 5에 도시된 제3a-2 스테이지의 동작 파형을 보여주는 도면.
도 7은 본 발명의 또 다른 실시예에 따른 게이트 쉬프트 레지스터 구성을 개략적으로 보여 주는 블록도.
도 8은 도 7에 도시된 스테이지들 중 제3a-2 스테이지의 구성을 보여주는 회로도.
도 9는 도 8에 도시된 제3a-2 스테이지의 동작 파형을 보여주는 도면.
도 10은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도.
이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 1은 본 발명의 일 실시예에 따른 게이트 쉬프트 레지스터 구성을 개략적으로 보여 준다. 본 발명의 일 실시예에서는 각 스테이지의 2개의 리셋 단자들에 동일한 리셋 신호를 공급하여 리셋 신호를 공급하기 위한 신호 배선수를 줄인다. 특히, 본 발명의 일 실시예에서는 게이트 쉬프트 클럭들 중 어느 하나를 리셋 신호로 이용하는 특징이 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(STG1~STGn)을 구비한다.
각 스테이지들(STG1~STGn)은 2개의 출력 채널을 구비하여 2개의 게이트 출력신호들을 생성한다. 게이트 출력신호는 표시장치의 스캔라인들에 스캔펄스로 인가됨과 동시에, 후단 스테이지에 스타트신호로 전달된다. 이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것으로, 예컨대 제k(1<k<n) 스테이지(STGk)에서 전단 스테이지는 제k-1 스테이지(STGk-1)를 지시한다. 그리고, "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것으로, 예컨대 제k 스테이지(STGk)에서 후단 스테이지는 제k+1 스테이지(STGk+1)를 지시한다.
각 스테이지들(STG1~STGn)은 매 프레임마다 제1 및 제2 스타트단자(VST1,VST2)에 인가되는 스타트신호에 따라 동작이 시작된다. 각 스테이지들(STG2~STGn)의 제1 스타트단자(VST1)에는 전단 스테이지(STG1~STGn-1)의 기수번째 게이트출력신호(Vout11~Vout(n-1)1)가 스타트신호로 입력되고, 각 스테이지들(STG2~STGn)의 제2 스타트단자(VST2)에는 전단 스테이지(STG1~STGn-1)의 우수번째 게이트출력신호(V12~V(n-1)2)가 스타트신호로 입력된다. 한편, 제1 스테이지(STG1)의 제1 및 제2 스타트단자(VST1,VST2)에는 각각 외부(타이밍 콘트롤러)로부터 제1 및 제2 게이트 스타트 펄스(Vst1,Vst2)가 스타트신호로 인가된다.
각 스테이지들(STG1~STGn)은 매 프레임마다 제1 및 제2 리셋단자(RST1,RST2)에 공통으로 인가되는 리셋신호에 따라 동작이 리셋된다. 각 스테이지들(STG1~STGn)에 인가되는 리셋신호는 1개씩이다. 특히, 리셋신호는 게이트 쉬프트 클럭들 중 어느 하나로 선택되기 때문에, 각 스테이지들(STG1~STGn)을 리셋시키기 위한 배선수를 줄이는데 효과적이다. 각 스테이지들(STG1~STGn)에는 소정 시간만큼 중첩되고 순차적으로 지연되는 i(i는 양의 짝수) 상 게이트 쉬프트 클럭들 중에 2 개의 게이트 쉬프트 클럭들이 순차적으로 입력된다. 게이트 쉬프트 클럭들은 240Hz 이상의 고속 구동시 충분한 충전시간 확보를 위해 6상 이상으로 구현됨이 바람직하다. 각 스테이지들(STG1~STGn)은 상기 입력되는 2 개의 게이트 쉬프트 클럭들 중 첫번째 클럭(CLK1,CLK3,CLK5)에 응답하여 제1 게이트 출력신호(Vouta1, a는 양의 정수)를 발생하고, 상기 2 개의 게이트 쉬프트 클럭들 중 두번째 클럭(CLK2,CLK4,CLK6)에 응답하여 제2 게이트 출력신호(Vouta2, a는 양의 정수)를 발생한다. 각 스테이지들(STG1~STGn)에서, 상기 첫번째 클럭(CLK1,CLK3,CLK5)을 N번째 클럭으로 그리고, 상기 두번째 클럭(CLK2,CLK4,CLK6)을 N+1번째 클럭으로 가정하면, N+3번째 클럭(CLK4,CLK6,CLK2)이 상기 리셋신호로 선택된다.
6상 게이트 쉬프트 클럭들(CLK1~CLK6)은 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙한다. 스테이지들(STG1~STGn)에는 180도의 위상차를 갖고 서로 반대로 스윙되는 교류 구동전압들(VDDE,VDDO)과, 고전위 전압(VDD), 및 저전위 전압(VSS)이 공급된다.
도 2는 도 1에 도시된 스테이지들(STG1~STGn) 중 제3a-2(a은 양의 정수) 스테이지(STG(3a-2))의 구성을 보여준다. 그리고, 도 3은 도 2에 도시된 제3a-2 스테이지(STG(3a-2))의 동작 파형을 보여준다. 아래의 설명에서, '하이레벨'은 스위치들을 턴 온 시킬 수 있는 전압 레벨을 지시하고, '로우레벨'은 스위치들을 턴 오프 시킬 수 있는 전압 레벨을 지시한다. 이하의 설명에서, 스테이지들(STG1~STGn) 각각은 2개의 Q 노드들(QO,QE)와 2개의 Q-Bar 노드들(QBO,QBE)을 가진다.
도 2를 참조하면, 제3a-2(a은 양의 정수) 스테이지(STG(3a-2))는, 제1 게이트 출력신호(Vouta1)가 출력되는 제1 출력노드(NO1), QO 노드의 전위에 따라 N번째 클럭(CLK1)의 입력단과 제1 출력노드(NO1) 사이의 전류 흐름을 스위칭하는 T6O, QBO 노드의 전위에 따라 저전위 전압(VSS)의 입력단과 제1 출력노드(NO1) 사이의 전류 흐름을 스위칭하는 T80, QBE 노드의 전위에 따라 저전위 전압(VSS)의 입력단과 제1 출력노드(NO1) 사이의 전류 흐름을 스위칭하는 T10O, 제2 게이트 출력신호(Vouta2)가 출력되는 제2 출력노드(NO2), QE 노드의 전위에 따라 N+1번째 클럭(CLK2)의 입력단과 제2 출력노드(NO2) 사이의 전류 흐름을 스위칭하는 T6E, QBE 노드의 전위에 따라 저전위 전압(VSS)의 입력단과 제2 출력노드(NO2) 사이의 전류 흐름을 스위칭하는 T8E, QBO 노드의 전위에 따라 저전위 전압(VSS)의 입력단과 제2 출력노드(NO2) 사이의 전류 흐름을 스위칭하는 T10E를 포함한다.
T6O과 T6E는 풀업 스위치이고, T80, T10O, T8E 및 T10E는 풀다운 스위치이다. 교류 구동전압들(VDDE,VDDO)은 서로 반대의 전압 레벨을 가지며, 일정 주기마다 반전된다. VDDO가 하이레벨로 입력될 때 VDDE는 로우레벨로 입력되며, 반대로 VDDO가 로우레벨로 입력될 때 VDDE는 하이레벨로 입력된다. VDDO는 QBO 노드에 인가되며, VDDE는 QBE 노드에 인가된다. T80과 T10O, 그리고 T8E와 T10E는 교류 구동전압들(VDDE,VDDO)에 따라 선택적으로 동작되어 열화를 방지한다. VDDO가 하이레벨로 입력되는 기간에서, QBO 노드의 전위에 따라 스위칭되는 T80과 T10E는 풀다운 스위치로 기능하고, T100과 T8E는 동작을 중지한다. VDDE가 하이레벨로 입력되는 기간에서, QBE 노드의 전위에 따라 스위칭되는 T8E과 T10O는 풀다운 스위치로 기능하고, T10E과 T8O는 동작을 중지한다.
QO 노드는 제1 스타트신호(Vst1, 또는 전단 스테이지의 기수번째 게이트 출력신호)에 따라 하이레벨로 충전된 후, N+3번째 클럭(CLK4)으로 선택되는 리셋 신호에 따라 로우레벨로 방전된다. QO 노드는 N번째 클럭(CLK1)이 입력될 때 하이레벨보다 높은 전위로 부스팅되고, 이때 제1 게이트 출력신호(Vouta1)가 하이레벨로 출력된다. QE 노드는 제2 스타트신호(Vst2, 또는 전단 스테이지의 우수번째 게이트 출력신호)에 따라 하이레벨로 충전된 후, N+3번째 클럭(CLK4)으로 선택되는 리셋 신호에 따라 로우레벨로 방전된다. QE 노드는 N+1번째 클럭(CLK2)이 입력될 때 하이레벨보다 높은 전위로 부스팅되고, 이때 제2 게이트 출력신호(Vouta2)가 하이레벨로 출력된다. QBO 노드(또는, QBE 노드)는 제1 스타트신호에 따라 로우레벨로 방전된 후, 리셋 신호(CLK4)에 따라 하이레벨로 충전된다.
QO노드와 QE 노드는 다수의 스위치들의 스위칭 작용에 따라 그 전위가 제어된다. QO노드의 전위를 제어하는 스위치들에는, T5O, T7O, T9O, T110가 있다. T5O는 제1 스타트 신호에 따라 고전위 전압(VDD)의 입력단과 QO노드 사이의 전류 흐름을 스위칭한다. T7O는 QBO노드의 전위에 따라 QO노드와 저전위 전압(VSS)의 입력단 사이의 전류 흐름을 스위칭한다. T9O는 QBE 노드의 전위에 따라 QO노드와 저전위 전압(VSS)의 입력단 사이의 전류 흐름을 스위칭한다. T11O는 리셋 신호에 따라 QO노드와 저전위 전압(VSS)의 입력단 사이의 전류 흐름을 스위칭한다.
그리고, QE노드의 전위를 제어하는 스위치들에는, T5E, T7E, T9E, T11E가 있다. T5E는 제2 스타트 신호에 따라 고전위 전압(VDD)의 입력단과 QE노드 사이의 전류 흐름을 스위칭한다. T7E는 QBE노드의 전위에 따라 QE노드와 저전위 전압(VSS)의 입력단 사이의 전류 흐름을 스위칭한다. T9E는 QBO 노드의 전위에 따라 QE노드와 저전위 전압(VSS)의 입력단 사이의 전류 흐름을 스위칭한다. T11E는 리셋 신호에 따라 QE노드와 저전위 전압(VSS)의 입력단 사이의 전류 흐름을 스위칭한다.
QBO노드와 QBE 노드는 다수의 스위치들의 스위칭 작용에 따라 그 전위가 제어된다. QBO노드의 전위를 제어하는 스위치들에는, T1O, T3O, T4O, T130가 있다. T1O은 VDDO를 QBO노드에 인가한다. T3O은 리셋 신호에 따라 VDDO의 입력단과 QBO노드 사이의 전류 흐름을 스위칭한다. T4O은 QO 노드의 전위에 따라 QBO 노드와 저전위 전압(VSS)의 입력단 사이의 전류 흐름을 스위칭한다. T130은 제1 스타트 신호에 따라 QBO 노드와 저전위 전압(VSS)의 입력단 사이의 전류 흐름을 스위칭한다.
그리고, QBE노드의 전위를 제어하는 스위치들에는, T1E, T3E, T4E, T13E가 있다. T1E은 VDDE를 QBE노드에 인가한다. T3E은 리셋 신호에 따라 VDDE의 입력단과 QBE노드 사이의 전류 흐름을 스위칭한다. T4E은 QE 노드의 전위에 따라 QBE 노드와 저전위 전압(VSS)의 입력단 사이의 전류 흐름을 스위칭한다. T13E은 제1 스타트 신호에 따라 QBE 노드와 저전위 전압(VSS)의 입력단 사이의 전류 흐름을 스위칭한다.
도 3을 참조하여 제3a-2 스테이지(STG(3a-2))의 동작을 살펴보면 다음과 같다. 제1 스타트 신호가 입력될 때 QO 노드가 하이레벨로 충전됨과 동시에 QBO 노드(또는, QBE 노드)가 로우레벨로 방전되고, 이어서 제2 스타트 신호가 입력될 때 QE 노드가 하이레벨로 충전된다. QO 노드가 하이레벨로 유지되어 있을 때 N번째 클럭(CLK1)이 입력되면, QO 노드의 전위는 하이레벨보다 높은 레벨로 부스팅되고, 이때 제1 게이트 출력신호(Vouta1)가 하이레벨로 출력된다. QO 노드의 전위는 N번째 클럭(CLK1)이 오프될 때 하이레벨로 낮아진 후 유지된다. 또한, QE 노드가 하이레벨로 유지되어 있을 때 N+1번째 클럭(CLK2)이 입력되면, QE 노드의 전위는 하이레벨보다 높은 레벨로 부스팅되고, 이때 제2 게이트 출력신호(Vouta2)가 하이레벨로 출력된다. QE 노드의 전위는 N+1번째 클럭(CLK2)이 오프될 때 하이레벨로 낮아진 후 유지된다. QO 노드의 전위와 QE 노드의 전위는 N+3번째 클럭(CLK4)으로 선택되는 리셋 신호가 입력될 때 하이레벨에서 로우레벨로 방전된다. 그리고 N+3번째 클럭(CLK4)으로 선택되는 리셋 신호가 입력될 때 QBO 노드(또는, QBE 노드)가 로우레벨에서 하이레벨로 충전된다.
도 4는 본 발명의 다른 실시예에 따른 게이트 쉬프트 레지스터 구성을 개략적으로 보여 준다. 도 4는 도 1과 비교하여 스타트 단자에 입력되는 스타트 신호와 리셋 단자에 입력되는 리셋 신호만 다를 뿐 나머지는 실질적으로 동일하다.
본 발명의 다른 실시예에서는 각 스테이지의 2개의 리셋 단자들에 동일한 리셋 신호를 공급하여 리셋 신호를 공급하기 위한 신호 배선수를 줄임과 아울러, 각 스테이지의 2개의 스타트 단자들에 동일한 스타트 신호를 공급하여 스타트 신호를 공급하기 위한 신호 배선수를 줄인다. 특히, 본 발명의 다른 실시예에서는 전단 스테이지의 기수번째 게이트 출력신호를 스타트 신호로 이용하고, 후단 스테이지의 우수번째 게이트 출력신호를 리셋 신호로 이용하는 특징이 있다. 이하에서는 도 1과 비교하여 차이점 위주로 설명한다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(STG1~STGn)을 구비한다.
각 스테이지들(STG1~STGn)은 2개의 출력 채널을 구비하여 2개의 게이트 출력신호들을 생성한다. 게이트 출력신호는 표시장치의 스캔라인들에 스캔펄스로 인가됨과 동시에, 후단 스테이지에 스타트신호로 전달된다.
각 스테이지들(STG1~STGn)은 매 프레임마다 제1 및 제2 스타트단자(VST1,VST2)에 인가되는 스타트신호에 따라 동작이 시작된다. 각 스테이지들(STG2~STGn)의 제1 및 제2 스타트단자(VST1,VST2)에는 전단 스테이지(STG1~STGn-1)의 기수번째 게이트출력신호(Vout11~Vout(n-1)1)가 스타트신호로서 공통으로 입력된다. 한편, 제1 스테이지(STG1)의 제1 및 제2 스타트단자(VST1,VST2)에는 각각 외부(타이밍 콘트롤러)로부터 게이트 스타트 펄스(Vst)가 스타트신호로 인가된다. 이 실시예에서는 각 스테이지들의 제1 및 제2 스타트단자(VST1,VST2)가 1개의 스타트신호를 공통으로 입력받기 때문에, 스타트신호를 공급하는 배선수를 줄이는 데 효과적이다.
각 스테이지들(STG1~STGn)은 매 프레임마다 제1 및 제2 리셋단자(RST1,RST2)에 인가되는 리셋신호에 따라 동작이 리셋된다. 각 스테이지들(STG1~STGn)에 인가되는 리셋신호는 1개씩이다. 리셋신호는 후단 스테이지(STG2~더미 스테이지)의 우수번째 게이트출력신호(Vout21~더미 신호)으로 선택되기 때문에 리셋신호를 공급하는 배선수를 줄이는 데 효과적이다. 각 스테이지들(STG1~STGn)은 입력되는 2 개의 게이트 쉬프트 클럭들 중 첫번째 클럭(CLK1,CLK3,CLK5)에 응답하여 제1 게이트 출력신호(Vouta1, a는 양의 정수)를 발생하고, 상기 2 개의 게이트 쉬프트 클럭들 중 두번째 클럭(CLK2,CLK4,CLK6)에 응답하여 제2 게이트 출력신호(Vouta2, a는 양의 정수)를 발생한다.
도 5는 도 4에 도시된 스테이지들(STG1~STGn) 중 제3a-2(a은 양의 정수) 스테이지(STG(3a-2))의 구성을 보여준다. 그리고, 도 6은 도 5에 도시된 제3a-2 스테이지(STG(3a-2))의 동작 파형을 보여준다.
도 5의 제3a-2 스테이지(STG(3a-2))는 도 2와 비교하여, 제1 및 제2 스타트 단자(VST1,VST2)에 공통으로 입력되는 1개의 스타트신호(Vst, 또는 전단 스테이지의 기수번째 게이트 출력신호)에 따라 T50과 T5E가 동시에 제어되는 것과, 제1 및 제2 리셋 단자(RST1,RST2)에 공통으로 입력되는 1개의 리셋신호가 후단 스테이지의 우수번째 게이트 출력신호로 선택되는 것만 다를 뿐, 나머지 구성은 도 2와 실질적으로 동일하다.
도 6의 제3a-2 스테이지(STG(3a-2))의 동작은 도 3과 비교하여, QO 노드와 QE 노드가 1개의 스타트신호(Vst, 또는 전단 스테이지의 게이트 출력신호)에 응답하여 동시에 하이레벨로 충전되는 것과, 후단 스테이지의 게이트 출력신호로 선택되는 리셋 신호에 따라 QO 노드와 QE 노드가 로우레벨로 방전되고 QBO 노드(또는, QBE 노드)가 하이레벨로 충전된다는 것만 다를 뿐 나머지 동작은 도 3과 실질적으로 동일하다.
도 7은 본 발명의 또 다른 실시예에 따른 게이트 쉬프트 레지스터 구성을 개략적으로 보여 준다. 도 7은 도 1과 도 4를 조합한 것이다. 본 발명의 또 다른 실시예에서는 각 스테이지의 2개의 리셋 단자들에 동일한 리셋 신호를 공급하여 리셋 신호를 공급하기 위한 신호 배선수를 줄임과 아울러, 각 스테이지의 2개의 스타트 단자들에 동일한 스타트 신호를 공급하여 스타트 신호를 공급하기 위한 신호 배선수를 줄인다. 특히, 본 발명의 다른 실시예에서는 전단 스테이지의 기수번째 게이트 출력신호를 스타트 신호로 이용하고, 다수의 게이트 쉬프트 클럭들 중 어느 하나를 리셋 신호로 이용하는 특징이 있다. 이하에서는 도 1 및 도 4와 비교하여 차이점 위주로 설명한다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(STG1~STGn)을 구비한다.
각 스테이지들(STG1~STGn)은 2개의 출력 채널을 구비하여 2개의 게이트 출력신호들을 생성한다. 게이트 출력신호는 표시장치의 스캔라인들에 스캔펄스로 인가됨과 동시에, 후단 스테이지에 스타트신호로 전달된다.
각 스테이지들(STG1~STGn)은 매 프레임마다 제1 및 제2 스타트단자(VST1,VST2)에 인가되는 스타트신호에 따라 동작이 시작된다. 각 스테이지들(STG2~STGn)의 제1 및 제2 스타트단자(VST1,VST2)에는 도 4에서와 같이 전단 스테이지(STG1~STGn-1)의 기수번째 게이트출력신호(Vout11~Vout(n-1)1)가 스타트신호로서 공통으로 입력된다. 한편, 제1 스테이지(STG1)의 제1 및 제2 스타트단자(VST1,VST2)에는 각각 외부(타이밍 콘트롤러)로부터 게이트 스타트 펄스(Vst)가 스타트신호로 인가된다. 이 실시예에서는 각 스테이지들의 제1 및 제2 스타트단자(VST1,VST2)가 1개의 스타트신호를 공통으로 입력받기 때문에, 스타트신호를 공급하는 배선수를 줄이는 데 효과적이다.
각 스테이지들(STG1~STGn)은 매 프레임마다 제1 및 제2 리셋단자(RST1,RST2)에 공통으로 인가되는 리셋신호에 따라 동작이 리셋된다. 각 스테이지들(STG1~STGn)에 인가되는 리셋신호는 1개씩이다. 특히, 리셋신호는 도 1에서와 같이 게이트 쉬프트 클럭들 중 어느 하나로 선택되기 때문에, 각 스테이지들(STG1~STGn)을 리셋시키기 위한 배선수를 줄이는데 효과적이다. 각 스테이지들(STG1~STGn)에는 소정 시간만큼 중첩되고 순차적으로 지연되는 i(i는 양의 짝수) 상 게이트 쉬프트 클럭들 중에 2 개의 게이트 쉬프트 클럭들이 순차적으로 입력된다. 게이트 쉬프트 클럭들은 240Hz 이상의 고속 구동시 충분한 충전시간 확보를 위해 6상 이상으로 구현됨이 바람직하다. 각 스테이지들(STG1~STGn)은 상기 입력되는 2 개의 게이트 쉬프트 클럭들 중 첫번째 클럭(CLK1,CLK3,CLK5)에 응답하여 제1 게이트 출력신호(Vouta1, a는 양의 정수)를 발생하고, 상기 2 개의 게이트 쉬프트 클럭들 중 두번째 클럭(CLK2,CLK4,CLK6)에 응답하여 제2 게이트 출력신호(Vouta2, a는 양의 정수)를 발생한다. 각 스테이지들(STG1~STGn)에서, 상기 첫번째 클럭(CLK1,CLK3,CLK5)을 N번째 클럭으로 그리고, 상기 두번째 클럭(CLK2,CLK4,CLK6)을 N+1번째 클럭으로 가정하면, N+3번째 클럭(CLK4,CLK6,CLK2)이 상기 리셋신호로 선택된다.
도 8은 도 7에 도시된 스테이지들(STG1~STGn) 중 제3a-2(a은 양의 정수) 스테이지(STG(3a-2))의 구성을 보여준다. 그리고, 도 9는 도 8에 도시된 제3a-2 스테이지(STG(3a-2))의 동작 파형을 보여준다.
도 8의 제3a-2 스테이지(STG(3a-2))는 도 2의 구성과 도 5의 구성을 조합한 것이다. 도 8의 제3a-2 스테이지(STG(3a-2))는, 제1 및 제2 스타트 단자(VST1,VST2)에 공통으로 입력되는 1개의 스타트신호(Vst, 또는 전단 스테이지의 기수번째 게이트 출력신호)에 따라 T50과 T5E가 동시에 제어되고, 제1 및 제2 리셋 단자(RST1,RST2)에 공통으로 입력되는 1개의 리셋신호가 N+3번째 클럭(CLK4)로 선택된다. 그 외 나머지 구성은 도 2 및 도 5에서 설명한 것과 실질적으로 동일하다.
도 9의 제3a-2 스테이지(STG(3a-2))의 동작은 QO 노드와 QE 노드가 1개의 스타트신호(Vst, 또는 전단 스테이지의 게이트 출력신호)에 응답하여 동시에 하이레벨로 충전되는 것과, N+3번째 클럭(CLK4)로 선택되는 리셋 신호에 따라 QO 노드와 QE 노드가 로우레벨로 방전되고 QBO 노드(또는, QBE 노드)가 하이레벨로 충전된다는 특징이 있다. 그 외 나머지 동작은 도 3 및 도 6에서 설명한 것과 실질적으로 동일하다.
도 10은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여준다.
도 10을 참조하면, 본 발명의 표시장치는 표시패널(100), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(110) 등을 구비한다.
표시패널(100)은 서로 교차되는 데이터라인들 및 스캔라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다.
데이터 구동회로는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.
스캔 구동회로는 타이밍 콘트롤러(110)와 표시패널(100)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(150), 및 게이트 쉬프트 레지스터(130)를 구비한다.
레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 표시패널에 형성된 TFT를 스위칭시킬 수 있는 게이트 하이 전압과 게이트 로우 전압으로 레벨 쉬프팅한다.
게이트 쉬프트 레지스터(130)는 전술한 바와 같이 스타트 신호를 게이트 쉬프트 클럭(CLK1~CLK6)에 맞추어 쉬프트시켜 순차적으로 게이트 출력신호를 생성하는 스테이지들로 구성된다. 각 스테이지마다 2개의 게이트 출력신호를 생성하여 출력한다.
스캔 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 PCB(140) 상에 실장되고, 게이트 쉬프트 레지스터(130)는 표시패널(100)의 하부기판 상에 형성될 수 있다. 게이트 쉬프트 레지스터(130)는 표시패널(100)에서 화상이 표시되지 않는 영역(즉, 베젤 영역(BZ))에 형성된다. 도 1 내지 도 9에서 설명한 방법으로 게이트 쉬프트 레지스터(130)에서 리셋 신호 및/또는 스타트 신호를 공급하는 배선수를 줄이면, 그만큼 게이트 쉬프트 레지스터(130)의 형성 면적이 줄어들기 때문에 베젤 영역(BZ)을 줄이는 데 매우 효과적이다.
타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(120)로 전송한다.
타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 게이트 스타트 펄스, 게이트 쉬프트 클럭(CLK1~CLK6), 도시하지 않은 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스는 순방향 게이트 스타트 펄스와 역방향 게이트 스타트 펄스를 포함한다. 게이트 스타트 펄스는 게이트 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(CLK1~CLK6)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 게이트 쉬프트 레지스터(130)에 입력되며, 스타트 신호를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호(GOE)는 게이트 쉬프트 레지스터(130)의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(110)과 소스 드라이브 IC들(120) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
상술한 바와 같이, 본 발명에 따른 게이트 쉬프트 레지스터와 이를 이용한 표시장치는, 게이트 쉬프트 레지스터에서 리셋 신호 및/또는 스타트 신호를 공급하는 배선수를 줄임으로써 스캔 구동회로의 설계 면적을 최소화하여 네로우 베젤을 효과적으로 구현할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 타이밍 콘트롤러
120 : 소스 드라이브 IC 130 : 게이트 쉬프트 레지스터
140 : PCB 150 : 레벨 쉬프터

Claims (12)

  1. 순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받아 게이트 출력신호를 2개씩 발생하는 다수의 스테이지들을 포함하고;
    서로 종속적으로 접속된 상기 스테이지들 각각은,
    제1 스타트 신호에 따라 하이레벨로 충전되고 리셋 신호에 따라 로우레벨로 방전되는 제1 Q 노드;
    제2 스타트 신호에 따라 하이레벨로 충전되고 상기 리셋 신호에 따라 로우레벨로 방전되는 제2 Q 노드;
    상기 제1 스타트 신호에 따라 로우레벨로 방전되고 상기 리셋 신호에 따라 하이레벨로 충전되는 Q-Bar 노드;
    상기 제1 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N 번째 클럭의 입력단과 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀업 스위치;
    상기 제2 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N+1 번째 클럭의 입력단과 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀업 스위치;
    상기 Q-Bar 노드의 전위에 따라 저전위 전압의 입력단과 상기 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀다운 스위치; 및
    상기 Q-Bar 노드의 전위에 따라 상기 저전위 전압의 입력단과 상기 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀다운 스위치를 구비하고;
    상기 리셋 신호는 상기 게이트 쉬프트 클럭들 중 N+3 번째 클럭으로 선택되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제1 스타트 신호와 상기 제2 스타트 신호는 동일한 신호로 선택되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 제1 스타트 신호와 상기 제2 스타트 신호는 전단 스테이지의 기수번째 게이트 출력신호로 선택되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  4. 순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받아 게이트 출력신호를 2개씩 발생하는 다수의 스테이지들을 포함하고;
    서로 종속적으로 접속된 상기 스테이지들 각각은,
    제1 스타트 신호에 따라 하이레벨로 충전되고 리셋 신호에 따라 로우레벨로 방전되는 제1 Q 노드;
    제2 스타트 신호에 따라 하이레벨로 충전되고 상기 리셋 신호에 따라 로우레벨로 방전되는 제2 Q 노드;
    상기 제1 스타트 신호에 따라 로우레벨로 방전되고 상기 리셋 신호에 따라 하이레벨로 충전되는 Q-Bar 노드;
    상기 제1 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N 번째 클럭의 입력단과 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀업 스위치;
    상기 제2 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N+1 번째 클럭의 입력단과 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀업 스위치;
    상기 Q-Bar 노드의 전위에 따라 저전위 전압의 입력단과 상기 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀다운 스위치; 및
    상기 Q-Bar 노드의 전위에 따라 상기 저전위 전압의 입력단과 상기 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀다운 스위치를 구비하고;
    상기 제1 스타트 신호와 상기 제2 스타트 신호는 동일한 신호로 선택되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 제1 스타트 신호와 상기 제2 스타트 신호는 전단 스테이지의 기수번째 게이트 출력신호로 선택되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  6. 제 4 항에 있어서,
    상기 리셋 신호는 후단 스테이지의 우수번째 게이트 출력신호로 선택되는 것을 특징으로 하는 게이트 쉬프트 레지스터.
  7. 표시패널; 및
    순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받아 게이트 출력신호를 2개씩 발생하여 상기 표시패널의 게이트라인들에 공급하는 다수의 스테이지들을 포함한 게이트 쉬프트 레지스터를 포함하고;
    서로 종속적으로 접속된 상기 스테이지들 각각은,
    제1 스타트 신호에 따라 하이레벨로 충전되고 리셋 신호에 따라 로우레벨로 방전되는 제1 Q 노드;
    제2 스타트 신호에 따라 하이레벨로 충전되고 상기 리셋 신호에 따라 로우레벨로 방전되는 제2 Q 노드;
    상기 제1 스타트 신호에 따라 로우레벨로 방전되고 상기 리셋 신호에 따라 하이레벨로 충전되는 Q-Bar 노드;
    상기 제1 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N 번째 클럭의 입력단과 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀업 스위치;
    상기 제2 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N+1 번째 클럭의 입력단과 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀업 스위치;
    상기 Q-Bar 노드의 전위에 따라 저전위 전압의 입력단과 상기 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀다운 스위치; 및
    상기 Q-Bar 노드의 전위에 따라 상기 저전위 전압의 입력단과 상기 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀다운 스위치를 구비하고;
    상기 리셋 신호는 상기 게이트 쉬프트 클럭들 중 N+3 번째 클럭으로 선택되는 것을 특징으로 하는 표시장치.
  8. 제 7 항에 있어서,
    상기 제1 스타트 신호와 상기 제2 스타트 신호는 동일한 신호로 선택되는 것을 특징으로 하는 표시장치.
  9. 제 8 항에 있어서,
    상기 제1 스타트 신호와 상기 제2 스타트 신호는 전단 스테이지의 기수번째 게이트 출력신호로 선택되는 것을 특징으로 하는 표시장치.
  10. 표시패널; 및
    순차적으로 위상이 쉬프트되는 다수의 게이트 쉬프트 클럭들을 입력받아 게이트 출력신호를 2개씩 발생하여 상기 표시패널의 게이트라인들에 공급하는 다수의 스테이지들을 포함한 게이트 쉬프트 레지스터를 포함하고;
    서로 종속적으로 접속된 상기 스테이지들 각각은,
    제1 스타트 신호에 따라 하이레벨로 충전되고 리셋 신호에 따라 로우레벨로 방전되는 제1 Q 노드;
    제2 스타트 신호에 따라 하이레벨로 충전되고 상기 리셋 신호에 따라 로우레벨로 방전되는 제2 Q 노드;
    상기 제1 스타트 신호에 따라 로우레벨로 방전되고 상기 리셋 신호에 따라 하이레벨로 충전되는 Q-Bar 노드;
    상기 제1 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N 번째 클럭의 입력단과 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀업 스위치;
    상기 제2 Q 노드의 전위에 따라 상기 게이트 쉬프트 클럭들 중 N+1 번째 클럭의 입력단과 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀업 스위치;
    상기 Q-Bar 노드의 전위에 따라 저전위 전압의 입력단과 상기 제1 출력 노드 사이의 전류 흐름을 스위칭하는 제1 풀다운 스위치; 및
    상기 Q-Bar 노드의 전위에 따라 상기 저전위 전압의 입력단과 상기 제2 출력 노드 사이의 전류 흐름을 스위칭하는 제2 풀다운 스위치를 구비하고;
    상기 제1 스타트 신호와 상기 제2 스타트 신호는 동일한 신호로 선택되는 것을 특징으로 하는 표시장치.
  11. 제 10 항에 있어서,
    상기 제1 스타트 신호와 상기 제2 스타트 신호는 전단 스테이지의 기수번째 게이트 출력신호로 선택되는 것을 특징으로 하는 표시장치.
  12. 제 11 항에 있어서,
    상기 리셋 신호는 후단 스테이지의 우수번째 게이트 출력신호로 선택되는 것을 특징으로 하는 표시장치.
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