KR20160044665A - 표시장치 및 이의 구동방법 - Google Patents

표시장치 및 이의 구동방법 Download PDF

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Abstract

본 발명의 표시장치는 게이트라인을 포함하는 표시패널 및 게이트라인에 제공되는 게이트펄스를 출력하는 쉬프트레지스터를 포함한다. 쉬프트 레지스터는 노드 제어회로, 제1 출력부 및 제2 출력부를 포함한다. 노드 제어회로는 Q 노드 및 QB 노드를 포함한다. 제1 출력부는 제1 저전위전압에서 하이레벨전압 사이를 스윙하는 기수 게이트클럭을 제공받아서, Q 노드 및 QB 노드의 전위에 응답하여 기수 게이트펄스를 생성한다. 제2 출력부는 제1 저전위전압 보다 낮은 전압레벨인 제2 저전위전압에서 하이레벨전압 사이를 스윙하는 우수 게이트클럭을 제공받아서, Q 노드 및 QB 노드의 전위에 응답하여 우수 게이트펄스를 생성하는 제2 출력부를 포함한다.

Description

표시장치 및 이의 구동방법{Display Device and Driving Method therof}
본 발명은 표시장치 및 이의 구동방법에 관한 것이다.
표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 게이트펄스가 순차적으로 공급된다. 게이트펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 게이트펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다.
평판표시장치의 게이트라인들에 게이트펄스를 공급하기 위한 게이트 구동회로는 통상 다수의 게이트 집적회로(Integrated Circuit, 이하 "IC"라 함)를 포함한다. 게이트 드라이브 IC 각각은 게이트펄스를 순차적으로 출력하여야 하기 때문에 기본적으로 쉬프트 레지스터를 포함하며, 표시패널의 구동특성에 따라 쉬프트 레지스터의 출력 전압을 조정하기 위한 회로들과 출력 버퍼들을 포함할 수 있다.
표시장치에서 스캔신호인 게이트펄스를 생성하는 게이트 구동부는 표시패널에서 비표시영역인 베젤 영역에 박막 트랜지스터들의 조합으로 이루어지는 게이트-인-패널(Gate Ii Paiel, 이하 GIP) 형태로 구현되기도 한다. GIP 형태의 게이트 구동부는 게이트라인의 개수에 대응하는 스테이지를 구비하여, 각 스테이지는 일대일로 대응하는 게이트라인에 게이트펄스를 출력한다. 따라서 게이트라인의 개수 만큼 스테이지가 필요하기 때문에 GIP 구조를 이용하여 베젤 영역이 증가한다.
상술한 문제점을 해결하기 위해서 본 발명은 베젤 영역을 감소시킬 수 있는 표시장치를 제공하기 위한 것이다.
상술한 과제 해결 수단으로 본 발명의 표시장치는 게이트라인을 포함하는 표시패널 및 게이트라인에 제공되는 게이트펄스를 출력하는 쉬프트레지스터를 포함한다. 쉬프트 레지스터는 노드 제어회로, 제1 출력부 및 제2 출력부를 포함한다. 노드 제어회로는 Q 노드 및 QB 노드를 포함한다. 제1 출력부는 제1 저전위전압에서 하이레벨전압 사이를 스윙하는 기수 게이트클럭을 제공받아서, Q 노드 및 QB 노드의 전위에 응답하여 기수 게이트펄스를 생성한다. 제2 출력부는 제1 저전위전압 보다 낮은 전압레벨인 제2 저전위전압에서 하이레벨전압 사이를 스윙하는 우수 게이트클럭을 제공받아서, Q 노드 및 QB 노드의 전위에 응답하여 우수 게이트펄스를 생성하는 제2 출력부를 포함한다.
본 발명의 표시장치는 쉬프트 레지스터의 스테이지들이 각각 한 쌍의 게이트펄스를 출력하기 때문에 스테이지의 개수를 줄일 수 있다. 특히, 본 발명은 스테이지에 입력되는 기수 게이트클럭 및 우수 게이트클럭의 저전위전압을 다르게 하여 우수 게이트클럭이 폴링되는 시점이 지연되는 것을 방지할 수 있다. 이에 따라서 본 발명은 우수 게이트클럭의 폴링되는 시점이 지연될 때 발생하는 수평 딤 현상을 개선할 수 있다.
도 1은 본 발명에 의한 표시장치의 구성을 나타내는 도면.
도 2는 실시 예에 의한 쉬프트 레지스터를 나타내는 도면.
도 3은 실시 예에 의한 쉬프트 레지스터의 스테이지를 나타내는 도면.
도 4는 출력부의 실시 예들을 나타내는 도면.
도 5는 스테이지의 입력 및 출력 신호를 나타내는 파형도.
도 6은 수평 딤 현상이 발생하는 원인을 설명하기 위한 도면.
도 7은 제2 실시 예에 의한 스테이지의 입력 신호를 나타내는 도면.
도 8은 제2 실시 예에 표시장치를 나타내는 도면.
이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 1은 본 발명의 실시 예에 의한 표시장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 데이터 구동회로 및 게이트 구동회로(130,140)를 구비한다.
표시패널(100)은 서브 픽셀들이 형성되는 표시영역(100A)과 표시영역(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시영역(100A)은 복수 개의 화소(P)를 포함하고, 각각의 화소(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 화소(P)들은 수평라인들 각각에 복수 개가 매트릭스 형태로 배치된다. 각각의 화소(P)들은 서로 직교하는 데이터라인(DL) 및 게이트라인(GL)이 교차하는 영역에 형성된다. 게이트라인(GL)은 제1 내지 제m(m은 자연수) 기수 게이트라인(GL_O1~GL_Om) 및 제1 내지 제m 우수 게이트라인(GL_E1~GL_Em)을 포함한다. 제i(i는 m 과 같거나 작은 자연수) 기수 게이트라인(GL_Oi) 및 제i 우수 게이트라인(GL_Ei)은 인접하여 배열된다.
각 화소(P)는 게이트라인(GL)과 데이터라인(DL)에 연결된 스위칭 소자(SW)를 통해 공급된 스캔신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)를 포함한다. 픽셀회로(PC) 및 스위칭 소자(SW)는 표시패널의 종류에 따라서 다른 형태로 구현될 수 있다.
타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 게이트 스타트 펄스(VST), 기수 및 우수 게이트클럭(CLK_O,CLK_E), 후단신호(NEXT) 등을 포함한다. 게이트 스타트 펄스(VST)는 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 기수 및 우수 게이트클럭(CLK_O,CLK_E)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 쉬프트 레지스터(130)에 입력된다. 후단신호(NEXT)는 쉬프트 레지스터(140)가 한 쌍의 기수 게이트펄스(Gout_O) 및 우수 게이트펄스(Gout_E)를 출력한 이후에 쉬프트 레지스터(140)의 각 노드를 초기화한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다.
데이터 구동회로는 다수의 소스 드라이브 IC(120)들을 포함한다. 각 소스 드라이브 IC(120)는 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력받는다. 소스 드라이브 IC(120)는 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 게이트펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다.
게이트 구동회로는 타이밍 콘트롤러(110)와 표시패널(100)의 게이트라인들 사이에 접속된 레벨 쉬프터(level shiftet)(130) 및 쉬프트 레지스터(140)를 구비한다.
레벨 쉬프터(130)는 타이밍 콘트롤러(110)로부터 입력되는 기수 및 우수 게이트클럭들(CLK_O,CLK_E)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다.
쉬프트 레지스터(140)는 스타트펄스(VST)를 기수 및 우수 게이트클럭들(CLK_0,CLK_E)에 맞추어 쉬프트시켜 순차적으로 캐리신호와 게이트펄스(Gout)를 출력하는 스테이지들로 구성된다.
게이트 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판에 형성될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 PCB(140)에 실장되고, 쉬프트 레지스터(130)는 표시패널(100)의 하부기판에 형성될 수 있다.
도 2는 본 발명에 의한 쉬프트레지스터(140)를 나타내는 도면이다.
도 2를 참조하면, 본 발명에 의한 게이트 쉬프트레지스터(140)는 종속적으로 접속된 제1 내지 제m 스테이지들(ST1~STm)을 구비한다. 제i 스테이지(STi)는 제i 기수 게이트펄스(Gout_Oi) 및 제i 우수 게이트펄스(Gout_Ei)를 출력한다. 이처럼 본 발명의 쉬프트 레지스터(140)는 각각의 스테이지들이 한 쌍의 게이트펄스를 출력하기 때문에 전체 게이트라인(GL)의 개수에 대비하여 절반의 스테이지만을 이용한다. 쉬프트 레지스터(140)는 도 1에서 보는 것처럼 표시패널(100)에서 표시영역(100A)의 외부에 형성될 수 있다. 즉, 표시패널(100)에서 소위 베젤 영역에 형성되는 쉬프트 레지스터(140)의 개수를 절반으로 줄일 수 있기 때문에 베젤 영역을 줄일 수 있다.
게이트펄스는 표시장치의 게이트라인들에 인가됨과 동시에, 전단 스테이지와 후단 스테이지로 전달되는 캐리신호로 이용될 수 있다.
이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제i 스테이지(STi)을 기준으로, 전단 스테이지는 제1 스테이지(ST1) 내지 제(i-1) 스테이지(ST[i-1)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제i 스테이지(STi)을 기준으로, 후단 스테이지는 제(i+1) 스테이지(ST[i+1]) 내지 제m 스테이지 중 어느 하나를 지시한다.
도 3은 도 2에 i(i는 2<i<n인 자연수)스테이지의 구성을 나타내는 블록도이고, 도 4는 도 3에 도시된 출력부(133)의 실시 예를 나타내는 도면이다.
도 3 및 도 4를 참조하면, 제i 스테이지(STi)는 노드 제어회로(NCON) 및 출력부(133)를 포함한다.
노드 제어회로(NCON)는 게이트 타이밍 제어신호를 입력받아서 Q노드(Q) 및 QB노드(QB)를 제어한다. Q노드(Q)의 전위는 출력부(133)의 풀업 트랜지스터(Tpu_O,Tpu_E)를 동작을 제어하고, QB노드(QB)의 전위는 출력부(133)의 풀다운 트랜지스터(Tpd_O,Tpd_E)의 전위를 제어한다. 노드 제어회로(NCON)는 Q노드(Q) 및 QB노드(QB)를 제어하기 위해서 스타트펄스(VST), 후단신호(NEXT), 고전위전압(VDD)을 제공받는다. 스타트펄스(VST)는 스테이지(ST)의 동작 개시를 제어하고, 후단신호(NEXT)는 스테이지(ST)의 동작 종료를 제어한다. 노드 제어회로(NCON)는 스타트펄스(VST) 및 후단신호(NEXT)의 제어에 의해서 Q노드(Q) 및 QB노드(QB)의 전위를 제어하여, 출력부(133)에 입력되는 기수 게이트클럭(CLK_O) 및 우수 게이트클럭(CLK_E)을 각각 기수 게이트펄스(Gout_O) 및 우수 게이트펄스(Gout_E)로 출력한다. 노드 제어회로(NCON)는 저전위전압(VSS)을 이용하여 각 노드를 초기화할 수 있다. 이때 저전위전압(VSS)은 게이트로우전압을 이용할 수 있고, 또는 회로 내의 쇼트(short) 현상 등을 개선하기 위해서 게이트로우전압 보다 낮은 전압을 이용할 수도 있다.
출력부(133)는 제1 및 제2 출력부(135,137)를 포함한다. 제1 출력부(135)는 기수 게이트펄스(Gout_O)를 출력하고, 제2 출력부(137)는 우수 게이트펄스(Gout_E)를 출력한다.
제1 출력부(135)는 제1 풀업 트랜지스터(Tpu_O) 및 제1 풀다운 트랜지스터(Tpd_O)를 포함한다. 제1 풀업 트랜지스터(Tpu_O)의 게이트전극은 Q 노드(Q)에 연결되고 제1 전극은 기수 게이트클럭(CLK_O)에 연결되며 제2 전극은 기수 출력단(no_O)에 연결된다. 제1 풀다운 트랜지스터(Tpd_O)의 게이트전극은 QB 노드(QB)에 연결되고 제1 전극은 기수 출력단(no_O)에 연결되며 제2 전극은 저전위전압원(VSS)에 연결된다.
제1 풀업 트랜지스터(Tpu_O)는 Q노드(Q)의 하이레벨전압에 응답하여 제1 전극을 통해서 제공받는 기수 게이트클럭(CLK_O)을 기수 게이트펄스(Gout)로 출력한다. 제1 풀다운 트랜지스터(Tpd_O)는 QB노드(QB)의 하이레벨전압에 응답하여 기수 출력단(no_O)의 전압을 저전위전압(VSS)으로 방전한다.
제2 출력부(137)는 제2 풀업 트랜지스터(Tpu_E) 및 제2 풀다운 트랜지스터(Tpd_E)를 포함한다. 제2 풀업 트랜지스터(Tpu_E)의 게이트전극은 Q 노드(Q)에 연결되고 제1 전극은 우수 게이트클럭(CLK_E)에 연결되며 제2 전극은 저전위전압원(VSS)에 연결된다. 제2 풀다운 트랜지스터(Tpd_E)의 게이트전극은 QB 노드(QB)에 연결되고 제1 전극은 우수 출력단(no_E)에 연결되며 제2 전극은 저전위전압원(VSS)에 연결된다.
제2 풀업 트랜지스터(Tpu_E)는 Q노드(Q)의 하이레벨전압에 응답하여 제1 전극을 통해서 제공받는 우수 게이트클럭(CLK_E)을 우수 게이트펄스(Gout_E)로 출력한다. 제2 풀다운 트랜지스터(Tpd_E)는 QB노드(QB)의 하이레벨전압에 응답하여 우수 출력단(no_E)의 전압을 저전위전압(VSS)으로 방전한다.
도 5는 본 발명의 쉬프트레지스터를 구동하기 위한 파형 및 이에 따른 노드제어회로의 출력 파형을 나타내는 도면이다. 도 5를 참조하여 본 발명의 구동방법을 살펴보면 다음과 같다.
제1 기간(t1) 동안, 노드 제어회로(NCON)는 스타트펄스(VST)를 입력받아서 Q 노드(Q)를 충전한다.
제2 기간(t2) 동안, 제1 출력부(135)의 제1 풀업 트랜지스터(Tpu_O)는 기수 게이트클럭(CLK_O)을 입력받고, 제2 출력부(137)의 제2 풀업 트랜지스터(Tpu_E)는 우수 게이트클럭(CLK_O)을 입력받는다. 제2 기간(t2)은 기수 게이트펄스(Gout_O)의 출력 기간에 대응되기 때문에 1 수평주기(Horizontal Time) 이상으로 설정되고, 예컨대 게이트펄스의 오버랩(overlap) 구동을 위해서 2 수평주기 이상의 기간으로 설정될 수 있다. 기수 게이트클럭(CLK_O)은 제1 저전위전압(VSS1)과 하이레벨전압 간을 스윙한다. 제1 저전위전압(VSS1)은 게이트로우전압(VGL)을 이용할 수 있고, 하이레벨전압은 게이트하이전압(VGH)을 이용할 수 있다. 우수 게이트클럭(CLK_E)은 제2 저전위전압(VSS2)과 하이레벨전압 간을 스윙한다. 제2 저전위전압(VSS2)은 제1 저전위전압(VSS1) 보다 낮은 전압을 이용하고, 하이레벨전압은 게이트하이전압(VGH)을 이용할 수 있다.
제1 풀업 트랜지스터(Tpu_O)의 제1 전극은 기수 게이트클럭(CLK_O)에 의해서 전압레벨이 높아지고, 제1 풀업 트랜지스터(Tpu_O)의 게이트전극은 제1 전극의 전압레벨이 높아지는 것에 따라서 부트 스트랩핑(bootstrapping)된다. 이처럼 제1 풀업 트랜지스터(Tpu_O)의 게이트전극이 부트 스트랩핑되는 과정에서 게이트-소스 전위가 문턱전압(Vth)에 도달할 때 제1 풀업 트랜지스터(Tpu_O)는 턴-온된다. 제1 풀업 트랜지스터(Tpu_O)는 턴-온 됨에 따라서, 제1 전극을 통해서 제공받는 기수 게이트클럭(CLK_O)을 기수 게이트펄스(Gout_O)로 출력한다.
제2 풀업 트랜지스터(Tpu_E)의 제1 전극은 우수 게이트클럭(CLK_E)에 의해서 전압레벨이 높아지고, 제2 풀업 트랜지스터(Tpu_E)의 게이트전극은 제1 전극의 전압레벨이 높아지는 것에 따라서 부트 스트랩핑된다. 이처럼 제2 풀업 트랜지스터(Tpu_E)의 게이트전극이 부트 스트랩핑되는 과정에서 게이트-소스 전위가 문턱전압(Vth)에 도달할 때 제2 풀업 트랜지스터(Tpu_E)는 턴-온된다. 제2 풀업 트랜지스터(Tpu_E)는 턴-온 됨에 따라서, 제1 전극을 통해서 제공받는 우수 게이트클럭(CLK_E)을 우수 게이트펄스(Gout_E)로 출력한다.
제2 기간(t2)의 종료 시점에 기수 게이트클럭(CLK_O)은 저전위로 반전되고, 이에 따라서 제1 출력부(135)는 기수 게이트펄스(Gout_O)를 출력하지 않는다. 제1 풀업 트랜지스터(Tpu_O)가 기수 출력단(no_O)의 전위를 방전함에 따라서 부트 스트랩핑 된 게이트전극의 전위는 감소한다. 이에 따라서 제1 풀업 트랜지스터(Tpu_O)의 게이트전극에 연결되는 Q 노드(Q)의 전위 또한 'V1'에서 'V2'로 감소한다.
제3 기간(t3) 동안에 우수 게이트클럭(CLK_E)은 하이레벨 전압을 유지하여 제2 기간(t2)에 이어서 우수 게이트펄스(Gout_E)를 출력한다. 제3 기간은 우수 게이트펄스(Gout_E)를 이용하여 우수 게이트라인(GL_E)을 스캔하기 위한 기간이기 때문에 1 수평주기로 설정될 수 있다.
제3 기간(t3) 종료 시점에 우수 게이트클럭(CLK_E)은 저전위로 반전되고, 제2 출력부(137)는 우수 게이트펄스(Gout_E)를 출력하지 않는다. 그리고 제2 풀업 트랜지스터(Tpu_E)가 우수 출력단(no_E)의 전위를 방전함에 따라서 게이트전극의 전위는 감소한다. 제2 풀업 트랜지스터(Tpu_E)의 게이트전위가 감소함에 따라서, 제2 풀업 트랜지스터(Tpu_E)의 게이트전극에 연결되는 Q 노드(Q)의 전위 또한 'V2'에서 'V3'로 감소한다.
제3 기간(t3)이 종료되어 우수 게이트펄스(Gout_E)가 완전히 방전되도록 소정의 과도기 경과 후에, 제4 기간(t4) 동안에 후단신호(NEXT)는 노드 제어회로(NCON)에 제공되어 Q 노드(Q) 및 QB 노드(QB)를 초기화한다.
기수 게이트클럭(CLK_O) 및 우수 게이트클럭(CLK_E)의 전압레벨이 하이레벨에서 로우레벨로 반전되는 타이밍은 게이트펄스의 폴링(falling) 시점을 결정한다. 즉, 기수 게이트클럭(CLK_O) 및 우수 게이트클럭(CLK_E)의 전압레벨이 하이레벨에서 로우레벨로 반전되는 동작이 늦어질수록 게이트펄스의 폴링 시점이 지연된다. 게이트클럭의 전압레벨이 반전되는 타이밍은 풀업 트랜지스터의 게이트-소스 전위에 반비례한다. 다시 말해서, 풀업 트랜지스터의 게이트-소스 전위차가 클수록 게이트클럭은 더 빠르게 하이레벨에서 로우레벨로 반전된다. 즉, 제1 및 제2 풀업 트랜지스터의 게이트-소스 전위가 클수록 기수 및 우수 게이트펄스(Gout_O, Gout_E)의 폴링 시점이 빨라진다.
본 발명의 쉬프트 레지스터(140)는 우수 게이트클럭(CLK_E)의 제2 저전위전압(VSS2)을 기수 게이트클럭(CLK_O)의 제1 저전위전압(VSS1) 보다 낮은 전압으로 이용한다. 따라서 쉬프트 레지스터(140)는 우수 게이트클럭(CLK_E)의 폴링 시점을 빠르게 할 수 있기 때문에, 우수 게이트클럭(CLK_E)의 폴링 시점이 기수 게이트클럭(CLK_O)의 폴링 시점보다 지연되는 것을 방지한다.
본 발명의 쉬프트 레지스터(140)가 기수 게이트펄스(Gout_O)의 폴링 시점 및 우수 게이트펄스(Gout_E)의 폴링 시점을 동기시키는 방법을 살펴보면 다음과 같다.
기수 게이트클럭(CLK_O)은 제2 기간(t2)의 종료 시점에 하이레벨 전압에서 로우레벨 전압으로 반전된다. 이때, Q 노드(Q)의 전위는 제1 전압레벨(V1)에 해당한다. 즉, 기수 게이트클럭(CLK_O)이 폴링되는 순간의 제1 풀업 트랜지스터(Tpu_O)의 게이트전극의 전위는 제1 전압레벨(V1)이고, 소스전극인 제2 전극의 전위는 기수 게이트클럭(CLK_O)의 하이레벨 전위에 해당한다. 그리고 제1 풀업 트랜지스터(Tpu_O)의 제2 전극의 전압은 기수 게이트클럭(CLK_O)의 전압레벨이 반전됨에 따라서 제1 저전위전압(VSS1)이 된다.
이에 반해서, 우수 게이트클럭(CLK_E)은 제3 기간(t3)의 종료 시점에 하이레벨 전압에서 로우레벨 전압으로 반전된다. 이때, Q 노드(Q)의 전위는 제2 전압레벨(V2)에 해당한다. 즉, 우수 게이트클럭(CLK_E)이 폴링되는 순간의 제2 풀업 트랜지스터(Tpu_E)의 게이트전극의 전위는 우수 게이트클럭(CLK_E)의 하이레벨 전위에 해당한다. 그리고 제2 풀업 트랜지스터(Tpu_E)의 제2 전극의 전압은 우수 게이트클럭(CLK_E)의 전압레벨이 반전됨에 따라서 제2 저전위전압(VSS2)이 된다.
이처럼 우수 게이트클럭(CLK_E)이 폴링되는 순간 제2 풀업 트랜지스터(Tpu_E)의 게이트전극 전압은 기수 게이트클럭(CLK_O)이 폴링되는 순간 제1 풀업 트랜지스터(Tpu_O)의 게이트전극 전압의 크기보다 전압레벨이 낮아진다. 본 발명은 제2 풀업 트랜지스터(Tpu_O)의 게이트전극 전압레벨이 낮아져서 게이트전극과 소스전극의 전위차이가 작아지는 것을 보상하기 위해서, 우수 게이트클럭(CLK_E)의 제2 저전위전압(VSS2)의 전압레벨을 제1 저전위전압(VSS1)의 전압레벨 보다 낮춘다. 이때 제2 저전위전압(VSS)의 전압레벨은 제1 저전위전압(VSS1)과 제2 저전위전압(VSS2)의 차이가 제1 전압레벨(VSS1)과 제2 전압레벨(VSS2)의 차이에 대응하도록 설정된다.
이처럼 본 발명은 제2 풀업 트랜지스터(Tpu_O)의 게이트-소스전극 간의 전압레벨이 낮아지는 것을 보상함으로써, 우수 게이트클럭(CLK_E)의 폴링 시점이 지연되는 것을 방지한다.
본 발명의 쉬프트 레지스터(140)는 기수 게이트클럭(CLK_O)과 우수 게이트클럭(CLK_E)의 폴링 시점이 달라지는 것을 방지하여 인접하는 수평라인 간의 수평 딤 현상이 발생하는 것을 개선할 수 있다. 이를 살펴보면 다음과 같다.
도 6에서와 같이, 화소(P)에 제공되는 데이터전압(Vdata)이 포화(saturation)될 때까지는 일정한 시간이 소요된다. 데이터전압(Vdata)이 포화되기 이전에 기수 게이트펄스(Gout_O) 및 우수 게이트펄스(Gout_E)가 폴링되면, 각각의 게이트펄스에 의한 데이터 충전 시간이 달라진다. 예컨대, 도면에서와 같이, 기수 게이트펄스(Gout_O) 및 우수 게이트펄스(Gout_E)의 폴링 시점이 '△tf' 만큼 차이난다면, 기수 게이트펄스(Gout_O)를 제공받는 화소와 우수 게이트펄스(Gout_E)를 제공받는 화소들은 '△V1'에 해당하는 만큼 데이터전압 충전량이 달라진다. 결국, 기수 수평라인의 화소들과 우수 수평라인의 화소들 간에는 '△V1'의 전압 차이만큼의 휘도 차이를 나타낸다. 이러한 휘도 차이는 결국 인접하는 수평라인 간에 수평-딤 현상을 야기한다.
하지만, 본 발명에 의한 쉬프트 레지스터(140)는 우수 게이트펄스(Gout_E)의 폴링 시점이 지연되는 것을 방지할 수 있기 때문에, 기수 게이트펄스(Gout_O) 및 우수 게이트펄스(Gout_E) 간의 폴링 시점이 달라지는 것을 방지할 수 있다. 따라서 기수 게이트펄스(Gout_O) 및 우수 게이트펄스(Gout_E) 간의 폴링 시점 차이로 인해서 수평 딤 현상이 발생하는 것을 방지할 수 있다.
도 7은 제2 실시 예에 의한 게이트클럭의 파형을 나타내는 도면들이다. 제2 실시 예에서 전술한 실시 예와 실질적으로 동일한 구성에 대해서는 자세한 설명을 생략하기로 한다.
도 7을 참조하면, 기수 게이트클럭(CLK_O)은 제1 저전위전압(VSS)과 게이트하이전압(VGH) 사이를 스윙한다. 그리고 제1 우수 게이트클럭(CLK_E)은 제2 저전위전압(VSS2)과 게이트하이전압(VGH) 사이를 스윙하고, 제2 우수 게이트클럭(CLK_E)은 제3 저전위전압(VSS3)과 게이트하이전압(VGH) 사이를 스윙한다. 제3 저전위전압(VSS3)은 제2 저전위전압(VSS2)의 전압레벨 보다 낮은 전압레벨로 설정된다.
제1 우수 게이트클럭(CLK_1E)은 제1 패널블록(PB1)에 제공되고, 제2 우수 게이트클럭(CLK_2E)은 제2 패널블록(PB2)에 제공된다. 제1 패널블록(PB1)은 소스 드라이브 IC(120)와 가까운 위치에 있는 수평라인 그룹이고, 제2 패널블록(PB2)은 소스 드라이브 IC(120)로부터 멀리 위치한 수평라인 그룹이다. 제1 및 제2 패널블록(PB1,PB2) 각각에 포함되는 수평라인의 개수는 동일하지 않아도 무방하다.
우수 게이트클럭(CLK_E)은 패널 하단부로 갈수록 패널 부하(load)로 인하여 딜레이 현상이 발생한다. 따라서 패널 하단부로 갈수록 우수 게이트클럭(CLK_E)의 폴링 시점이 지연되는 정도가 심해진다.
제2 실시 예는 제1 패널블록(PB1)에 제공되는 제1 우수 게이트클럭(CLK_1E)의 제2 저전위전압(VSS2) 보다 제2 패널블록(PB2)에 제공되는 제2 우수 게이트클럭(CLK_2E)의 제3 저전위전압(VSS3)을 낮게 설정하여, 패널 하단부로 갈수록 폴링 시점 편차가 크게 발생하는 것을 개선한다.
도 7 및 도 8을 통해 설명되는 제2 실시 예에서, 패널블록의 개수 및 각 우수 게이트클럭(CLK_E)의 저전위전압은 다양하게 변경될 수 있음은 물론이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130: 레벨 쉬프터
140: 쉬프트 레지스터

Claims (8)

  1. 게이트라인을 포함하는 표시패널; 및
    상기 게이트라인에 제공되는 게이트펄스를 출력하는 쉬프트레지스터를 포함하고,
    상기 쉬프트레지스터는
    Q 노드 및 QB 노드를 포함하는 노드 제어회로;
    제1 저전위전압에서 하이레벨전압 사이를 스윙하는 기수 게이트클럭을 제공받아서, 상기 Q 노드 및 QB 노드의 전위에 응답하여 기수 게이트펄스를 생성하는 제1 출력부; 및
    상기 제1 저전위전압 보다 낮은 전압레벨인 제2 저전위전압에서 상기 하이레벨전압 사이를 스윙하는 우수 게이트클럭을 제공받아서, 상기 Q 노드 및 QB 노드의 전위에 응답하여 우수 게이트펄스를 생성하는 제2 출력부를 포함하는 표시장치.
  2. 제 1 항에 있어서,
    상기 제1 출력부는
    게이트전극이 상기 Q노드에 연결되고 제1 전극이 상기 기수 클럭을 제공받고 제2 전극이 기수 출력단에 연결되는 기수 풀업 트랜지스터; 및
    게이트전극이 상기 QB 노드에 연결되고 제1 전극이 저전위전압원에 연결되며 제2 전극이 상기 기수 출력단에 연결되는 기수 풀다운 트랜지스터를 포함하고,
    상기 제2 출력부는
    게이트전극이 상기 Q노드에 연결되고 제1 전극이 상기 우수 클럭을 제공받고 제2 전극이 기수 출력단에 연결되는 우수 풀업 트랜지스터; 및
    게이트전극이 상기 QB 노드에 연결되고 제1 전극이 저전위전압원에 연결되며 제2 전극이 상기 우수 출력단에 연결되는 우수 풀다운 트랜지스터를 포함하는 표시장치.
  3. 제 1 항에 있어서,
    상기 노드 제어회로는
    고전위전압을 이용하여 상기 Q 노드 및 QB 노드를 충전하며,
    상기 제2 저전위전압을 이용하여 상기 Q 노드 및 QB 노드를 방전하는 표시장치.
  4. 제 1 항에 있어서,
    상기 기수 게이트클럭은 게이트로우전압에서 게이트하이전압 사이를 스윙하며,
    상기 우수 게이트클럭은 상기 제2 저전위전압에서 게이트하이전압 사이를 스윙하는 표시장치.
  5. 제 1 항에 있어서,
    상기 게이트라인은 제1 내지 제m(m은 자연수) 기수 게이트라인 및 제1 내지 제m 우수 게이트라인을 포함하고, 상기 쉬프트 레지스터는 제1 내지 제m 쉬프트 레지스터를 포함하며,
    제(i+1)(i는 m이하의 자연수) 쉬프트 레지스터의 제2 출력부에 입력되는 상기 우수 게이트클럭은 상기 제2 저전위전압에서 상기 하이레벨전압 사이를 스윙하고,
    제1 내지 제i 쉬프트 레지스터 중에서 적어도 어느 하나의 쉬프트 레지스터의 제2 출력부에 입력되는 상기 우수 게이트클럭은 상기 제2 저전위전압의 전압레벨 보다 낮은 제3 저전위전압에서 상기 하이레벨전압 사이를 스윙하는 표시장치.
  6. 제 5 항에 있어서,
    상기 제1 내지 제i 쉬프트 레지스터의 제2 출력부에 입력되는 상기 우수 게이트클럭은 상기 제2 저전위전압에서 상기 하이레벨전압 사이를 스윙하고,
    상기 제(i+1) 내지 제m 쉬프트 레지스터의 제2 출력부에 입력되는 상기 우수 게이트클럭은 상기 제3 저전위전압에서 상기 하이레벨전압 사이를 스윙하는 표시장치.
  7. 쉬프트 레지스터의 Q 노드를 프리충전하는 제1 단계;
    상기 쉬프트 레지스터의 제1 출력부에 하이레벨전압의 기수 게이트클럭을 입력하여 기수 게이트펄스를 출력하는 제2 단계;
    상기 쉬프트 레지스터의 제2 출력부에 하이레벨전압의 우수 게이트클럭을 입력하여 우수 게이트펄스를 출력하는 제3 단계;
    상기 하이레벨전압의 기수 게이트클럭을 제1 저전위전압으로 방전하는 제4 단계; 및
    상기 하이레벨전압의 우수 게이트클럭을 상기 제2 저전위전압 보다 낮은 전압레벨의 제2 저전위전압으로 방전하는 제5 단계를 포함하는 표시장치의 구동방법.
  8. 제 7 항에 있어서,
    상기 제2 단계에서 상기 Q 노드는 제1 전압레벨로 부트스트래핑되고,
    상기 제4 단계에서 상기 Q 노드는 제2 전압레벨로 감소될 때,
    상기 제5 단계는
    상기 제2 저전위전압과 상기 제3 저전위전압의 전압 차이가 상기 제1 전압레벨과 상기 제2 전압레벨의 전압 차이에 대응하도록 상기 제3 저전위전압레벨을 설정하여 수행되는 표시장치의 구동방법.
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