KR20140072662A - 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치 - Google Patents

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Abstract

본 발명은 면적이 감소된 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치를 제공하는 것으로, 본 발명에 따른 쉬프트 레지스터는 표시 패널에 형성된 복수의 게이트 라인 각각에 게이트 온 전압 펄스를 공급하는 복수의 스테이지를 포함하며, 상기 복수의 스테이지 각각은 제 1 노드의 전압에 따라 복수의 클럭 신호 중 어느 한 클럭 신호를 출력 노드에 공급하는 풀-업 트랜지스터; 제 2 노드의 전압에 따라 상기 출력 노드에 게이트 오프 전압을 공급하는 풀-다운 트랜지스터; 게이트 스타트 신호에 기초하여 상기 제 1 및 제 2 노드 각각의 전압을 제어하는 노드 제어부; 및 상기 출력 노드와 인접한 적어도 2개의 게이트 라인에 접속되어 상기 출력 노드에 공급되는 상기 클럭 신호를 이용하여 상기 인접한 적어도 2개의 게이트 라인에 각기 다른 펄스 폭을 가지는 게이트 온 전압 펄스를 차례로 공급하는 스위칭부를 포함하여 구성될 수 있다.

Description

쉬프트 레지스터 및 이를 포함하는 평판 표시 장치{SHIFT REGISTER AND FLAT PANEL DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치에 관한 것이다.
최근, 표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치, 플라즈마 표시 장치, 유기 발광 표시 장치 등의 평판 표시 장치가 상용화되고 있다. 이러한, 평판 표시 장치 중에서 액정 표시 장치와 유기 발광 표시 장치는 박형화, 경량화, 저 소비전력화 등의 우수한 특성으로 인하여 노트북 컴퓨터, 텔레비전, 테블릿 컴퓨터, 모니터, 스마트 폰, 휴대용 디스플레이 기기, 휴대용 정보 기기 등의 표시 장치로 널리 사용되고 있다.
상기 액정 표시 장치와 유기 발광 표시 장치는 데이터 라인과 게이트 라인에 접속되는 박막 트랜지스터를 갖는 복수의 화소를 포함하는 표시 패널, 데이터 라인에 데이터 전압을공급하는 데이터 구동부, 및 게이트 라인에 게이트 신호를 순차적으로 공급하기 위한 쉬프트 레지스터로 이루어진 게이트 구동부를 포함한다.
통상적으로 상기 데이터 및 게이트 구동부는 집적 회로로 구현되고, 상기 데이터 및 게이트 집적 회로 각각은 테이프 캐리어 패키지(Tape Carrier Package) 또는 칩 온 필름(Chip On Film) 등과 같은 연성 회로 필름에 실장되어 표시 패널에 부착된다.
최근에는, 표시 장치는 회로 부품의 구성을 단순화 및 제조 원가를 절감하고, 베젤 폭을 감소시키기 위하여, 상기 게이트 구동부를 구성하는 쉬프트 레지스터가 각 화소의 박막 트랜지스터의 제조 공정과 함께 표시 패널에 내장되는 GIP(Gate In Panel) 구조를 가지는 표시 장치가 개발되고 있다.
도 1은 종래의 GIP 구조를 가지는 표시 장치의 표시 패널에 내장된 쉬프트 레지스터를 설명하기 위한 도면이다.
도 1을 참조하면, 종래의 쉬프트 레지스터는 제 1 및 제 2 클럭 신호(CLK1, CLK2)가 공급되는 제 1 및 제 2 클럭 신호 공급 라인에 선택적으로 접속되고, 게이트 스타트 신호(Vst)에 따라 종속적으로 구동되는 n개의 스테이지(ST1 내지 STn)를 포함한다.
상기 게이트 스타트 신호(Vst)는 제 1 스테이지(ST1)에 공급된다. 또한, 제 2 내지 제 n 스테이지(ST2 내지 STn) 각각은 이전 단 스테이지(ST1 내지 STn-1)의 출력 신호를 게이트 스타트 신호(Vst)로 공급받게 된다.
상기 n개의 스테이지(ST1 내지 STn) 각각은 제 1 노드의 전압에 따라 스위칭되어 제 1 및 제 2 클럭 신호(CLK1, CLK2) 중 어느 한 클럭 신호만을 공급받아 게이트 온 전압 펄스로서 게이트 라인(GL)에 공급되는 풀-업 트랜지스터, 제 1 노드의 전압에 따라 스위칭되어 상기 게이트 라인(GL)에 게이트 오프 전압(Voff)을 공급하는 풀-다운 트랜지스터, 및 복수의 노드 제어용 트랜지스터로 이루어져 상기 제 1 및 제 2 노드 각각의 전압을 제어하는 노드 제어부를 포함한다. 이러한, 상기 n개의 스테이지(ST1 내지 STn) 각각은 상기 게이트 스타트 신호(Vst)에 따른 상기 노드 제어부의 제어에 따른 제 1 노드의 전압에 따라 턴-온되는 풀-업 트랜지스터를 통해 제 1 또는 제 2 클럭 신호(CLK1, CLK2)에 대응되는 게이트 온 전압의 게이트 온 전압 펄스를 출력하여 해당 게이트 라인(GL)에 공급한 후, 상기 노드 제어부의 제어에 따른 제 2 노드의 전압에 따라 턴-온되는 풀-다운 트랜지스터를 통해 해당 게이트 라인(GL)에 게이트 오프 전압(Voff)을 공급한다.
이와 같은, 전술한 상기 쉬프트 레지스터에서, 상기 풀-업 트랜지스터는 게이트 온 전압 펄스를 게이트 라인에 안정적으로 공급하기 위해 다른 트랜지스터들보다 상대적으로 큰 면적을 가지도록 형성되고, 이로 인해 각 스테이지의 면적이 증가한다.
또한, 상기 쉬프트 레지스터로 이루어진 게이트 구동부가 내장된 표시 장치는 하나의 게이트 라인을 구동하기 위해 하나의 스테이지가 필요하기 때문에 게이트 구동부가 차지하는 면적이 증가하고, 이로 인해 베젤 폭(bezel width)이 증가하게 된다.
본 발명은 전술한 문제점을 해결하고자 안출된 것으로, 면적이 감소된 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치를 제공하는 것을 기술적 과제로 한다.
또한, 쉬프트 레지스터의 면적 감소를 통해 베젤 폭이 감소된 평판 표시 장치를 제공하는 것을 또 다른 기술적 과제로 한다.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터는 표시 패널에 형성된 복수의 게이트 라인 각각에 게이트 온 전압 펄스를 공급하는 복수의 스테이지를 포함하며, 상기 복수의 스테이지 각각은 제 1 노드의 전압에 따라 복수의 클럭 신호 중 어느 한 클럭 신호를 출력 노드에 공급하는 풀-업 트랜지스터; 제 2 노드의 전압에 따라 상기 출력 노드에 게이트 오프 전압을 공급하는 풀-다운 트랜지스터; 게이트 스타트 신호에 기초하여 상기 제 1 및 제 2 노드 각각의 전압을 제어하는 노드 제어부; 및 상기 출력 노드와 인접한 적어도 2개의 게이트 라인에 접속되어 상기 출력 노드에 공급되는 상기 클럭 신호를 이용하여 상기 인접한 적어도 2개의 게이트 라인에 각기 다른 펄스 폭을 가지는 게이트 온 전압 펄스를 차례로 공급하는 스위칭부를 포함하여 구성될 수 있다.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 평판 표시 장치는 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 화소 영역마다 형성된 복수의 화소로 이루어지는 표시 영역과 상기 표시 영역의 주변으로 정의되는 비표시 영역을 포함하는 표시 패널; 입력되는 화소 데이터를 데이터 신호를 변환하여 상기 복수의 데이터 라인에 공급하는 복수의 데이터 구동부; 상기 복수의 게이트 라인에 연결되도록 상기 표시 패널의 비표시 영역에 형성되고, 게이트 스타트 신호와 복수의 클럭 신호를 기반으로 게이트 온 전압 펄스를 생성하여 상기 복수의 게이트 라인 각각에 공급하는 게이트 구동부; 및 입력되는 영상 데이터를 상기 화소 데이터로 변환하여 상기 데이터 구동부에 공급하고, 상기 게이트 스타트 신호와 상기 복수의 클럭 신호를 포함하는 게이트 제어 신호를 상기 게이트 구동부에 공급하는 타이밍 제어부를 포함하며, 상기 게이트 구동부는 상기 쉬프트 레지스터를 포함하여 구성될 수 있다.
상기 과제의 해결 수단에 의하면, 본 발명에 따른 쉬프트 레지스터는 하나의 스테이지를 이용하여 인접한 적어도 2개의 게이트 라인 각각에 게이트 온 전압 펄스를 공급함으로써 스테이지의 면적 감소로 인해 전체적으로 면적이 감소될 수 있다.
또한, 본 발명에 따른 쉬프트 레지스터를 포함하는 평판 표시 장치는 표시 패널의 비표시 영역에 내장되는 쉬프트 레지스터의 면적 감소로 인해 베젤 폭이 감소될 수 있다.
도 1은 종래의 GIP 구조를 가지는 표시 장치의 표시 패널에 내장된 쉬프트 레지스터를 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 쉬프트 레지스터를 설명하기 위한 도면이다.
도 3은 도 2에 도시된 상하로 인접한 제 i-1 및 제 i 스테이지 각각의 구성을 나타내는 회로도이다.
도 4는 도 3에 도시된 제 i 스테이지의 구동 파형을 나타내는 파형도이다.
도 5는 도 3에 도시된 제 i 스테이지에 대한 동작 시뮬레이션 파형도이다.
도 6은 본 발명의 실시 예에 따른 쉬프트 레지스터의 제 1 변형 예를 설명하기 위한 각 스테이지의 구조를 나타내는 도면이다.
도 7은 본 발명의 실시 예에 따른 쉬프트 레지스터의 제 2 변형 예를 설명하기 위한 각 스테이지의 구조를 나타내는 도면이다.
도 8은 도 7에 도시된 제 2 변형 실시 예에 따른 쉬프트 레지스터에 있어서, 인접한 2개의 스테이지의 공유 구조를 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 쉬프트 레지스터에 있어서, 제 i 스테이지의 스위칭부를 나타내는 도면이다.
도 10은 도 9에 도시된 제 i 스테이지의 입출력 파형도이다.
도 11은 본 발명의 실시 예에 따른 평판 표시 장치를 개략적으로 나타내는 평면도이다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
한편, 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제 1", "제 2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다.
"포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
이하에서는 본 발명에 따른 쉬프트 레지스터 및 이를 포함하는 표시 장치의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 실시 예에 따른 쉬프트 레지스터를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 쉬프트 레지스터(10)는 제 1 및 제 2 클럭 신호(CLK1, CLK2)가 공급되는 제 1 및 제 2 클럭 신호 라인에 선택적으로 접속되고, 게이트 스타트 신호(Vst)에 따라 종속적으로 구동되는 더미 스테이지(ST0)와 제 1 내지 제 m 스테이지(ST1 내지 STm)를 포함한다. 이러한 구성을 가지는 상기 쉬프트 레지스터(10)는 표시 장치의 표시 패널(미도시)에 내장되어 표시 패널에 형성된 n(단, n은 2m)개의 게이트 라인 각각에 게이트 온 전압 펄스를 공급한다.
상기 게이트 스타트 신호(Vst)는 상기 표시 패널의 구동시 한 프레임의 시작을 알리는 신호로서 게이트 온 전압 레벨과 게이트 오프 전압 레벨을 갖는다. 이때, 상기 게이트 온 전압 레벨의 게이트 스타트 신호(Vst)는 표시 패널의 2 수평 기간에 대응되는 펄스 폭을 갖는다.
상기 게이트 스타트 신호(Vst)는 더미 스테이지(ST0)에 공급되고, 더미 스테이지(ST0)의 출력 신호는 제 1 스테이지(ST1)의 게이트 스타트 신호(Vst)로 공급된다. 그리고, 제 2 내지 제 n 스테이지(ST2 내지 STn) 각각은 이전 단 스테이지(ST1 내지 STn-1)의 출력 신호를 게이트 스타트 신호(Vst)로 공급받게 된다.
상기 제 1 클럭 신호(CLK1) 라인에는 표시 패널의 2 수평 기간에 대응되는 펄스 폭을 가지는 게이트 온 전압(Von) 레벨과 게이트 오프 전압(Voff) 레벨이 교대로 반복되는 제 1 클럭 신호(CLK1)가 공급된다. 그리고, 상기 제 2 클럭 신호(CLK2) 라인에는 상기 제 1 클럭 신호(CLK1)의 위상이 반전된 제 2 클럭 신호(CLK2)가 공급된다.
상기 더미 스테이지(ST0)는 상기 게이트 스타트 신호(Vst)에 기초한 제 1 노드의 전압에 따라 스위칭되어 제 1 클럭 신호(CLK1)를 출력 노드에 공급하는 풀-업 트랜지스터(미도시), 상기 게이트 스타트 신호(Vst)에 기초한 제 2 노드의 전압에 따라 스위칭되어 게이트 오프 전압(Voff)을 상기 출력 노드에 공급하는 풀-다운 트랜지스터(미도시), 복수의 노드 제어용 트랜지스터로 이루어져 상기 제 1 및 제 2 노드 각각의 전압을 제어하는 노드 제어부(미도시)를 포함한다. 이러한 상기 더미 스테이지(ST0)의 출력 노드에 공급되는 제 1 클럭 신호(CLK1)는 게이트 스타트 신호(Vst)로서 제 1 스테이지(ST1)에 공급된다.
상기 제 1 내지 제 m 스테이지(ST1 내지 STn) 각각은 이전 단 스테이지(ST1 내지 STn-1)의 출력 신호인 게이트 스타트 신호(Vst)와 제 1 및 제 2 노드 각각의 전압에 따라 제 1 및 제 2 클럭 신호(CLK1, CLK2) 중 어느 한 클럭 신호를 이용하여 인접한 2개의 게이트 라인에 각기 다른 펄스 폭을 가지는 게이트 온 전압 펄스를 차례로 공급한다. 이때, 상기 제 1 내지 제 m 스테이지(ST1 내지 STn) 각각에 접속된 2개의 게이트 라인 중 기수번째 게이트 라인에는 클럭 신호의 펄스 폭보다 좁은 펄스 폭을 가지는 게이트 온 전압 펄스가 공급되고, 우수번째 게이트 라인에는 클럭 신호의 펄스 폭과 동일한 펄스 폭을 가지는 게이트 온 전압 펄스가 공급된다.
도 3은 도 2에 도시된 상하로 인접한 제 i-1 및 제 i 스테이지 각각의 구성을 나타내는 회로도이다.
도 3에 도시된 제 i 스테이지(STi)를 예로 들어 제 1 내지 제 m 스테이지(ST1 내지 STn) 각각의 구성을 설명하면 다음과 같다.
상기 제 i 스테이지(STi)는 하나의 제 1 클럭 신호(CLK1)를 이용하여 제 2i-1 및 제 2i 게이트 라인(GL2i-1, GL2i) 각각에 각기 다른 게이트 온 전압 펄스를 차례로 공급한다. 이하에서는, 상기 제 2i-1 게이트 라인(GL2i-1)에 공급되는 게이트 온 전압 펄스를 제 2i-1 게이트 온 전압 펄스라 하고, 상기 제 2i 게이트 라인(GL2i)에 공급되는 게이트 온 전압 펄스를 제 2i 게이트 온 전압 펄스라고 정의하기로 한다.
상기 제 i 스테이지(STi)는 풀-업 트랜지스터(Tu), 풀-다운 트랜지스터(Td), 노드 제어부(12), 및 스위칭부(14)를 포함하여 구성된다.
상기 풀-업 트랜지스터(Tu)는 제 1 노드(Q)에 접속된 게이트 단자, 제 1 클럭 신호(CLK1) 라인에 접속된 제 1 단자, 및 출력 노드(No)에 접속된 제 2 단자를 포함한다. 이러한, 상기 풀-업 트랜지스터(Tu)는 게이트 단자에 접속된 상기 제 1 노드(Q)의 전압에 따라 턴-온되어 제 1 클럭 신호(CLK1) 라인으로부터 공급되는 제 1 클럭 신호(CLK1)를 상기 출력 노드(No)에 공급한다.
상기 풀-다운 트랜지스터(Td)는 제 2 노드(QB)에 접속된 게이트 단자, 상기 출력 노드(No)에 접속된 제 1 단자, 게이트 오프 전압(Voff) 라인에 접속된 제 2 단자를 포함한다. 이러한, 상기 풀-다운 트랜지스터(Td)는 게이트 단자에 접속된 상기 제 2 노드(QB) 상의 전압에 따라 턴-온되어 게이트 오프 전압(Voff) 라인으로부터 공급되는 게이트 오프 전압(Voff)을 상기 출력 노드(No)에 공급한다.
상기 노드 제어부(12)는 제 i-1 스테이지(STi-1)의 출력 신호인 게이트 스타트 신호(Vst)를 기반으로 상기 제 1 및 제 2 노드(Q, QB) 각각의 전압을 제어하기 위한 복수의 노드 제어용 트랜지스터를 포함하여 구성된다.
상기 노드 제어부(12)는 제 i-1 스테이지(STi-1)로부터 게이트 온 전압 레벨의 게이트 스타트 신호(Vst)가 공급되면, 복수의 노드 제어용 트랜지스터 각각의 스위칭에 따라 상기 게이트 스타트 신호(Vst)의 게이트 온 전압을 상기 제 1 노드(Q)에 충전하여 상기 풀-업 트랜지스터(Tu)를 턴-온시킴과 동시에 상기 제 2 노드(QB)의 전압을 상기 게이트 오프 전압(Voff) 라인으로 방전시켜 상기 풀-다운 트랜지스터(Td)를 턴-오프시킨다.
그리고, 상기 노드 제어부(12)는 상기 턴-온된 풀-업 트랜지스터(Tu)를 통해 게이트 온 전압 레벨의 제 1 클럭 신호(CLK1)가 상기 출력 노드(No)에 공급된 이후에, 다음 단 스테이지(STi+1)의 출력 신호를 입력받아 상기 제 1 노드(Q)의 전압을 상기 게이트 오프 전압(Voff) 라인으로 방전시켜 상기 풀-업 트랜지스터(Tu)를 턴-오프시킴과 동시에 상기 제 2 노드(QB)에 구동 전압을 공급하여 상기 풀-다운 트랜지스터(Td)를 턴-온시킴으로써 턴-온된 상기 풀-다운 트랜지스터(Td)를 통해 게이트 오프 전압(Voff)이 상기 출력 노드(No)에 공급되도록 한다.
이와 같은, 상기 제 i 스테이지(STi)의 노드 제어부(12)는 이전 단 스테이지(STi-1)의 출력 신호와 다음 단 스테이지(STi+1)의 출력 신호에 따라 제 1 노드(Q)의 전압을 제어하되, 인접한 2개의 스테이지(STi-1, STi)의 제 1 노드(Q) 각각의 전압이 1 수평 기간 동안 중첩되도록 제어한다.
상기 스위칭부(14)는 상기 출력 노드(No)와 인접한 상기 제 2i-1 및 제 2i 게이트 라인(GL2i-1, GL2i)에 접속되어 제 i-1 스테이지(STi-1)의 제 1 및 제 2 노드(Q, QB) 각각의 전압에 따라 스위칭되고, 상기 출력 노드(No)에 공급되는 상기 제 1 클럭 신호(CLK1)를 이용하여 상기 제 2i-1 및 제 2i 게이트 라인(GL2i-1, GL2i)에 각기 다른 펄스 폭을 가지는 제 2i-1 및 제 2i 게이트 온 전압 펄스(GP2i-1, GP2i)를 각각 공급한다. 즉, 상기 스위칭부(14)는 제 i-1 스테이지(STi-1)의 제 1 및 제 2 노드(Q, QB) 각각의 전압에 따라 스위칭되어 상기 제 1 클럭 신호(CLK1)의 폴링(falling) 시점을 조절하여 상기 제 2i-1 게이트 라인(GL2i-1)에 제 2i-1 게이트 온 전압 펄스(GP2i-1)를 공급함과 동시에 상기 제 1 클럭 신호(CLK1)를 제 2i 게이트 온 전압 펄스(GP2i)로서 상기 제 2i 게이트 라인(GL2i)으로 바이패스시킨다. 이를 위해, 상기 스위칭부(14)는 바이패스 라인(bypass line; BPL), 제 1 및 제 2 스위칭 트랜지스터(SW1, SW2)로 이루어지는 스위칭 회로를 포함한다.
상기 바이패스 라인(BPL)은 상기 출력 노드(No)에 연결됨과 동시에 상기 제 2i 게이트 라인(GL2i)에 연결된다. 이러한, 상기 바이패스 라인(BPL)은 상기 턴-온된 풀-업 트랜지스터(Tu)와 상기 출력 노드(No)를 통해 공급되는 게이트 온 전압 레벨의 제 1 클럭 신호(CLK1)를 제 2i 게이트 온 전압 펄스(GP2i)로서 상기 제 2i 게이트 라인(GL2i)으로 바이패스시킨다. 이에 따라, 상기 제 2i 게이트 온 전압 펄스(GP2i)는 상기 제 1 클럭 신호(CLK1)의 펄스 폭과 동일한 제 1 펄스 폭을 가지게 된다. 예를 들어, 상기 제 2i 게이트 온 전압 펄스(GP2i)는 표시 패널의 2 수평 기간에 대응되는 상기 제 1 펄스 폭을 가질 수 있다.
또한, 상기 바이패스 라인(BPL)은 상기 턴-온된 풀-다운 트랜지스터(Td)와 상기 출력 노드(No)를 통해 공급되는 게이트 오프 전압(Voff)을 상기 제 2i 게이트 라인(GL2i)으로 바이패스시킴으로써 상기 제 2i 게이트 온 전압 펄스(GP2i)가 공급된 이후에 상기 제 2i 게이트 라인(GL2i)을 게이트 오프 전압(Voff 레벨로 유지시킨다.
상기 제 1 스위칭 트랜지스터(SW1)는 제 i-1 스테이지(STi-1)의 제 1 노드(Q)에 접속된 게이트 단자, 상기 출력 노드(No)에 접속된 제 1 단자, 및 상기 제 2i-1 게이트 라인(GL2i-1)에 접속된 제 2 단자를 포함한다. 이러한, 상기 제 1 스위칭 트랜지스터(SW1)는 제 i-1 스테이지(STi-1)의 제 1 노드(Q)에 게이트 온 전압 또는 그 이상의 전압이 충전되는 구간 동안 턴-온됨으로써 상기 턴-온된 풀-업 트랜지스터(Tu)와 상기 출력 노드(No)를 통해 공급되는 게이트 온 전압 레벨의 제 1 클럭 신호(CLK1)를 제 2i-1 게이트 온 전압 펄스(GP2i-1)로서 상기 제 2i-1 게이트 라인(GL2i-1)에 공급한다. 반면에, 상기 제 1 스위칭 트랜지스터(SW1)는 제 i-1 스테이지(STi-1)의 제 1 노드(Q) 상의 전압이 게이트 오프 전압(Voff) 레벨로 유지되는 구간 동안 턴-오프됨으로써 상기 출력 노드(No)로부터 상기 제 2i-1 게이트 라인(GL2i-1)에 공급되는 상기 제 2i-1 게이트 온 전압 펄스(GP2i-1)를 차단한다. 이에 따라, 상기 제 2i-1 게이트 온 전압 펄스(GP2i-1)는 상기 제 1 클럭 신호(CLK1)의 펄스 폭보다 좁은 제 2 펄스 폭을 가지게 된다. 예를 들어, 상기 제 2i-1 게이트 온 전압 펄스(GP2i-1)는 표시 패널의 1 수평 기간의 절반(1H/2)에 대응되는 상기 제 2 펄스 폭을 가질 수 있다.
상기 제 2 스위칭 트랜지스터(SW2)는 제 i-1 스테이지(STi-1)의 제 2 노드(QB)에 접속된 게이트 단자, 상기 게이트 오프 전압(Voff) 라인에 접속된 제 1 단자, 및 상기 제 1 스위칭 트랜지스터(SW1)의 제 2 단자와 상기 제 2i-1 게이트 라인(GL2i-1)에 공통적으로 접속된 제 2 단자를 포함한다. 이러한, 상기 제 2 스위칭 트랜지스터(SW2)는 제 i-1 스테이지(STi-1)의 제 2 노드(QB) 상에 상기 구동 전압이 충전되는 구간 동안 상기 제 1 스위칭 트랜지스터(SW1)의 턴-오프와 동시에 턴-온됨으로써 상기 게이트 오프 전압(Voff) 라인으로부터 공급되는 상기 게이트 오프 전압(Voff)을 상기 제 2i-1 게이트 라인(GL2i-1)에 공급한다. 반면에, 상기 제 2 스위칭 트랜지스터(SW2)는 제 i-1 스테이지(STi-1)의 제 2 노드(QB) 상의 전압이 상기 게이트 오프 전압(Voff) 레벨로 유지되는 구간 동안 상기 제 1 스위칭 트랜지스터(SW1)의 턴-온과 동시에 턴-오프됨으로써 상기 게이트 오프 전압(Voff) 라인으로부터 상기 제 2i-1 게이트 라인(GL2i-1)에 공급되는 상기 게이트 오프 전압(Voff)을 차단한다.
이와 같은, 상기 스위칭부(14)는 상기 턴-온된 풀-업 트랜지스터(Tu)와 상기 출력 노드(No)를 통해 공급되는 제 1 클럭 신호(CLK1)를 제 2i 게이트 온 전압 펄스(GP2i)로서 바이패스시켜 제 2i 게이트 라인(GL2i)에 공급함과 동시에 제 i-1 스테이지(STi-1)의 제 1 및 제 2 노드(Q, QB) 각각의 전압에 기초하여 제 1 클럭 신호(CLK1)의 일부를 제 2i-1 게이트 온 전압 펄스(GP2i-1)로서 상기 제 2i-1 게이트 라인(GL2i-1)에 공급한다. 이에 따라, 상기 제 i 스테이지(STi)에 접속된 상기 제 2i-1 및 제 2i 게이트 라인(GL2i-1, GL2i) 중 상기 제 2i-1 게이트 라인(GL2i-1)에는 상기 제 2 펄스 폭을 가지는 제 2i-1 게이트 온 전압 펄스(GP2i-1)가 공급되고, 이와 동시에 상기 제 2i 게이트 라인(GL2i)에는 상기 제 1 펄스 폭을 가지면서 상기 제 2i-1 게이트 온 전압 펄스(GP2i-1)와 중첩되는 상기 제 2i 게이트 온 전압 펄스(GP2i)가 공급된다.
전술한 상기 풀-업 트랜지스터(Tu), 상기 풀-다운 트랜지스터(Td), 상기 노드 제어부(12)의 노드 제어용 트랜지스터, 및 상기 스위칭부(14)의 제 1 및 제 2 스위칭 트랜지스터(SW1, SW2) 각각은 표시 패널의 박막 트랜지스터 제조 공정과 함께 형성되는 a-Si TFT, poly-Si TFT, Oxide TFT, Organic TFT 등이 될 수 있다.
한편, 전술한 제 1 내지 제 m 스테이지(ST1 내지 STn) 각각의 스위칭부(14)에서, 제 2 스위칭 트랜지스터(SW2)의 게이트 단자가 이전 단 스테이지(ST0 내지 STn-1)의 제 2 노드(QB)에 접속되는 것으로 설명하였지만, 이에 한정되지 않고, 자기 스테이지(ST1 내지 STn)의 제 2 노드(QB)에 접속될 수도 있다. 즉, 상기 스위칭부(14)의 제 1 스위칭 트랜지스터(SW1)는 이전 단 스테이지(ST0 내지 STn-1)의 제 1 노드(Q) 전압에 따라 스위칭되는 반면에 제 2 스위칭 트랜지스터(SW2)는 자기 스테이지(ST1 내지 STn)의 제 2 노드(QB) 전압에 따라 스위칭될 수 있다. 이 경우에도 상기 스위칭부(14)는 전술한 바와 동일하게 동작한다.
도 4는 도 3에 도시된 제 i 스테이지의 구동 파형을 나타내는 파형도로서, 도 3 및 도 4를 참조하여 제 i 스테이지(STi)의 동작을 설명하면 다음과 같다.
먼저, t0 기간에 있어서, 제 i-1 스테이지(STi-1)에서는 제 i-2 스테이지(STi-2)의 출력 신호인 게이트 스타트 신호(Vst)와 게이트 온 전압 레벨의 제 2 클럭 신호(CLK2)에 기초한 노드 제어부(12)의 제어에 따라 제 1 및 제 2 노드(Q, QB) 각각의 전압과 제 i-2 스테이지(STi-2)의 제 1 및 제 2 노드(Q, QB) 각각의 전압에 의해 제 2i-3 및 제 2i-2 게이트 라인(GL2i-3, GL2i-2) 각각에 제 2i-3 및 제 2i-2 게이트 온 전압 펄스(GP2i-3, GP2i-2)를 차례로 공급한다. 이때, 상기 제 i 스테이지(STi)에서는 상기 제 i-1 스테이지(STi-1)로부터 제 2i-2 게이트 라인(GL2i-2)에 공급되는 제 2i-2 게이트 온 전압 펄스(GP2i-2)인 게이트 스타트 신호(Vst)에 기초한 노드 제어부(12)의 제어에 따라 제 1 노드(Q)의 전압(VQ_STi)이 게이트 온 전압 레벨(Von)로 변화되고, 제 2 노드(QB)의 전압(VQB_STi)이 게이트 오프 전압(Voff)으로 변화된다.
다음, t1 기간에 있어서, 상기 제 i 스테이지(STi)의 풀-업 트랜지스터(Tu)에는 게이트 온 전압 레벨의 제 1 클럭 신호(CLK1)가 공급된다. 이에 따라, 상기 t0 기간에 상기 제 i-1 스테이지(STi-1)의 출력 신호로 충전된 상기 제 i 스테이지(STi)의 제 1 노드(Q) 상의 전압(VQ_STi)은 상기 게이트 온 전압 레벨의 제 1 클럭 신호(CLK1)와 상기 풀-업 트랜지스터(Tu)의 기생 커패시터에 의한 부스트래핑(bootstrapping)에 의해 더욱 높은 전압 레벨로 상승되고, 이로 인해 상기 풀-업 트랜지스터(Tu)가 완전한 턴-온 상태가 되므로 상기 게이트 온 전압 레벨의 제 1 클럭 신호(CLK1)가 손실 없이 빠르게 출력 노드(No)로 공급된다. 이와 동시에, 상기 제 i 스테이지(STi)의 상기 스위칭부(14)는 바이패스 라인(BPL)을 통해 상기 출력 노드(No)로부터 공급되는 상기 게이트 온 전압 레벨의 제 1 클럭 신호(CLK1)를 제 2i 게이트 온 전압 펄스(GP2i)로서 제 2i 게이트 라인(GL2i)으로 바이패스시키고, 이와 동시에 상기 제 i-1 스테이지(STi-1)의 제 1 노드(Q)로부터 공급되는 제 1 노드 전압(VQ_STi-1)에 따라 제 1 스위칭 트랜지스터(SW1)를 턴-온시켜 상기 출력 노드(No)로부터 공급되는 상기 게이트 온 전압 레벨의 제 1 클럭 신호(CLK1)를 제 2i-1 게이트 온 전압 펄스(GP2i-1)로서 제 2i-1 게이트 라인(GL2i-1)에 공급한다.
상기 t1 기간 동안, 상기 제 i-1 스테이지(STi-1)의 노드 제어부(12)는 상기 제 i 스테이지(STi)의 제 2i-1 게이트 온 전압 펄스(GP2i-1)를 입력받아 제 1 노드(Q) 전압(VQ_STi-1)을 게이트 온 전압(Von) 레벨로 변화시키고, 제 2 노드(QB) 전압(VQB_STi-1)을 구동 전압(Vdd)으로 변화시킨다.
따라서, 상기 t1 기간 동안, 상기 제 2i-1 및 제 2i 게이트 라인(GL2i-1, GL2i)에는 서로 중첩되는 게이트 온 전압 레벨의 상기 제 2i-1 및 제 2i 게이트 온 전압 펄스(GP2i-1, GP2i)가 동시에 공급된다.
다음, t2 기간 동안, 상기 제 i-1 스테이지(STi-1)에서는 상기 제 1 노드(Q)에 충전된 전압(VQ_STi-1)이 게이트 오프 전압(Voff) 레벨로 유지됨과 동시에 상기 제 2 노드(QB) 상의 전압이 구동 전압(Vdd) 레벨로 유지된다. 이와 동시에, 상기 제 i 스테이지(STi)에 공급되는 제 1 클럭 신호(CLK1)가 게이트 온 전압 레벨로 유지된다. 이에 따라, 상기 제 i 스테이지(STi)의 출력 노드(No)에는 상기 t1 기간과 동일하게, 상기 턴-온된 풀-업 트랜지스터(Tu)를 통해 상기 게이트 온 전압 레벨의 제 1 클럭 신호(CLK1)가 계속 공급된다. 이에 따라 상기 제 i 스테이지(STi)의 상기 스위칭부(14)는 바이패스 라인(BPL)을 통해 상기 출력 노드(No)로부터 공급되는 상기 게이트 온 전압 레벨의 제 2 클럭 신호(CLK2)를 제 2i 게이트 라인(GL2i)으로 계속 바이패스시킨다. 이와 동시에, 상기 제 i 스테이지(STi)의 상기 스위칭부(14)는 상기 제 i-1 스테이지(STi-1)의 제 1 노드(Q)로부터 공급되는 제 1 노드 전압(VQ_STi-1)에 따라 제 1 스위칭 트랜지스터(SW1)를 턴-오프시켜 상기 출력 노드(No)로부터 제 2i-1 게이트 라인(GL2i-1)에 공급되는 상기 게이트 온 전압 레벨의 제 2 클럭 신호(CLK2)를 차단함과 동시에 상기 제 i-1 스테이지(STi-1)의 제 2 노드(QB)로부터 공급되는 제 2 노드 전압(VQB_STi-1)에 따라 제 2 스위칭 트랜지스터(SW2)를 턴-온시켜 게이트 오프 전압(Voff) 라인으로부터 공급되는 게이트 오프 전압(Voff)을 제 2i-1 게이트 라인(GL2i-1)에 공급한다. 따라서, 상기 t2 기간 동안, 상기 제 2i-1 게이트 라인(GL2i-1)에는 상기 게이트 오프 전압(Voff)이 공급되는 반면에 상기 제 2i 게이트 라인(GL2i)에는 게이트 온 전압 레벨의 상기 제 2i 게이트 온 전압 펄스(GP2i)가 계속 공급된다.
다음, t3 기간에 있어서, 상기 제 i 스테이지(STi)의 제 1 노드(Q) 전압(VQ_STi)은 게이트 온 전압(Von) 레벨로 변화되고, 상기 제 i 스테이지(STi)의 제 2 노드(QB)는 게이트 오프 전압(Voff) 레벨을 유지하며, 상기 제 i 스테이지(STi)의 풀-업 트랜지스터(Tu)에 공급되는 제 1 클럭 신호(CLK1)가 게이트 오프 전압(Voff) 레벨로 변화된다. 이에 따라, 상기 제 i 스테이지(STi)의 출력 노드(No)에는 상기 턴-온된 풀-업 트랜지스터(Tu)를 통해 상기 게이트 오프 전압 레벨의 제 1 클럭 신호(CLK1)가 새로이 공급되고, 이로 인해 제 2i 게이트 라인(GL2i)에는 스위칭부(14)의 바이패스 라인(BPL)을 통해 상기 게이트 오프 전압 레벨의 제 1 클럭 신호(CLK1)가 공급된다.
다음, 상기 t3 기간 이후인 t4 기간에 있어서, 상기 제 i 스테이지(STi)에서는 상기 제 1 노드(Q)에 충전된 전압(VQ_STi)이 게이트 오프 전압(Voff) 라인으로 방전됨과 동시에 상기 제 2 노드(QB)에 구동 전압(Vdd)이 공급된다. 이에 따라, 상기 제 i 스테이지(STi)에서는 제 1 노드(Q)의 방전에 의해 상기 풀-업 트랜지스터(Tu)가 턴-오프됨과 동시에 제 2 노드(QB)에 공급되는 구동 전압(Vdd)에 의해 상기 풀-다운 트랜지스터(Td)가 턴-온됨으로써 상기 출력 노드(No)에는 게이트 오프 전압(Voff) 라인으로부터 게이트 오프 전압(Voff)이 공급되고, 상기 게이트 오프 전압(Off)은 스위칭부(14)의 바이패스 라인(BPL)을 통해 상기 제 2i 게이트 라인(GL2i)에 공급된다. 이와 동시에, 상기 스위칭부(14)의 제 2 스위칭 트랜지스터(SW2)가 상기 제 i-1 스테이지(STi-1)의 제 2 노드(QB)에 공급되는 구동 전압(Vdd)에 의해 턴-온 상태를 유지하므로 상기 제 2i-1 게이트 라인(GL2i-1)에는 게이트 오프 전압(Voff)이 계속 공급되게 된다.
이상과 같은, 본 발명의 실시 예에 따른 쉬프트 레지스터(10)는 하나의 스테이지(ST1 내지 STn)를 이용하여 인접한 2개의 게이트 라인 각각에 게이트 온 전압 펄스를 차례로 공급함으로써 각 스테이지(ST1 내지 STn)가 차지하는 면적이 감소된다. 즉, 본 발명의 실시 예에 따른 쉬프트 레지스터(10)는 종래의 2개의 스테이지 영역에 하나의 스테이지를 형성하므로 각 스테이지의 폭 및 면적이 감소될 수 있다.
도 5는 도 3에 도시된 제 i 스테이지에 대한 동작 시뮬레이션 파형도로서, 시간에 따른 제 i-1 및 제 i 스테이지 각각의 제 1 노드 전압(VQ_STi-1, VQ_STi), 제 2i-1 및 제 2i 게이트 온 전압 펄스(GP2i-1, GP2i)를 나타낸다.
도 5에서 알 수 있듯이, 상기 제 i 스테이지(STi)는 제 i-1 스테이지(STi-1)의 제 1 노드 전압(VQ_STi-1)에 동기되어 각기 다른 펄스 폭을 가지는 제 2i-1 및 제 2i 게이트 온 전압 펄스(GP2i-1, GP2i)를 차례로 생성하는 것을 알 수 있다.
도 6은 본 발명의 실시 예에 따른 쉬프트 레지스터의 제 1 변형 예를 설명하기 위한 각 스테이지의 구조를 나타내는 도면으로서, 이는 인접한 2개의 스테이지의 제 2 노드(QB)가 서로 공유되도록 구성한 것이다. 이하에서는, 상기 제 2 노드(QB)의 공유 구조에 대해서만 설명하기로 한다.
인접한 2개의 스테이지(STi-1, STi)는 인접한 2개의 스테이지(STi-1, STi)마다 형성된 공유 배선(SL)을 통해 제 2 노드(QB)를 서로 공유한다. 이에 따라, 인접한 2개의 스테이지(STi-1, STi) 중 어느 한 스테이지의 노드 제어부(14)는 제 2 노드(QB)의 전압을 제어하기 위한 복수의 노드 제어용 트랜지스터를 구비하지만, 인접한 2개의 스테이지(STi-1, STi) 중 나머지 한 스테이지의 노드 제어부(14)는 제 2 노드(QB)의 전압을 제어하기 위한 복수의 노드 제어용 트랜지스터를 구비하지 않는다.
따라서, 제 1 변형 실시 예에 따른 쉬프트 레지스터는 인접한 2개의 스테이지(STi-1, STi)의 제 2 노드(QB)를 서로 공유함으로써 인접한 2개의 스테이지(STi-1, STi) 중 어느 하나의 면적이 감소됨으로써 전체적으로 면적이 감소될 수 있다.
도 7은 본 발명의 실시 예에 따른 쉬프트 레지스터의 제 2 변형 예를 설명하기 위한 각 스테이지의 구조를 나타내는 도면으로서, 이는 전술한 풀-다운 트랜지스터의 지속적인 스위칭에 따른 열화를 방지하기 위해 풀-다운 트랜지스터 및 스위칭부의 구성을 변경한 것이다. 이하에서는, 상이한 구성에 대해서만 설명하기로 한다.
제 1 내지 제 m 스테이지(ST1 내지 STn) 각각의 풀-다운 트랜지스터는 제 1 및 제 2 풀-다운 트랜지스터(Td_o, Td_e)로 구성된다.
상기 제 1 풀-다운 트랜지스터(Td_o)는 기수용 제 2 노드(QB_o)에 접속된 게이트 단자, 상기 출력 노드(No)에 접속된 제 1 단자, 게이트 오프 전압(Voff) 라인에 접속된 제 2 단자를 포함한다. 이러한, 상기 제 1 풀-다운 트랜지스터(Td_o)는 상기 노드 제어부(12)의 제어에 따라 구동 전압이 상기 기수용 제 2 노드(QB_o)에 공급되는 표시 패널의 기수번째 프레임 동안 턴-온되어 상기 출력 노드(No)에 게이트 오프 전압(Voff)을 공급하고, 상기 노드 제어부(12)의 제어에 따라 게이트 오프 전압(Voff)이 상기 기수용 제 2 노드(QB_o)에 공급되는 표시 패널의 우수번째 프레임 동안에는 턴-오프 상태를 유지한다.
상기 제 2 풀-다운 트랜지스터(Td_e)는 우수용 제 2 노드(QB_e)에 접속된 게이트 단자, 상기 출력 노드(No)에 접속된 제 1 단자, 게이트 오프 전압(Voff) 라인에 접속된 제 2 단자를 포함한다. 이러한, 상기 제 2 풀-다운 트랜지스터(Td_e)는 상기 노드 제어부(12)의 제어에 따라 구동 전압이 상기 우수용 제 2 노드(QB_e)에 공급되는 표시 패널의 기수번째 프레임 동안 턴-온되어 상기 출력 노드(No)에 게이트 오프 전압(Voff)을 공급하고, 상기 노드 제어부(12)의 제어에 따라 게이트 오프 전압(Voff)이 상기 우수용 제 2 노드(QB_e)에 공급되는 표시 패널의 기수번째 프레임 동안에는 턴-오프 상태를 유지한다.
이와 같은, 상기 제 1 및 제 2 풀-다운 트랜지스터(Td_o, Td_e) 각각은 상기 노드 제어부(12)의 제어에 따른 기수용 제 2 노드(QB_o) 및 우수용 제 2 노드(QB_e) 각각의 전압에 의해 표시 패널의 프레임 단위로 교번적으로 턴-온되어 상기 출력 노드(No)에 게이트 오프 전압(Voff)을 공급한다.
상기 스위칭부(14)는 제 1 내지 제 3 스위칭 트랜지스터(SW1, SW2, SW3)를 포함하는 것으로, 이는 상기 제 3 스위칭 트랜지스터(SW3)가 추가되고 상기 제 2 스위칭 트랜지스터(SW2)의 접속 구조가 변경되는 것을 제외하고는, 도 3과 동일하므로 동일한 구성에 대한 설명은 생략하기로 한다.
먼저, 상기 제 2 스위칭 트랜지스터(SW2)는 전단 스테이지(STi-1) 또는 자기 스테이지(STi)의 기수용 제 2 노드(QB_O) 상의 전압에 따라 스위칭됨으로써 게이트 오프 전압(Voff)을 상기 제 2i-1 게이트 라인(GL2i-1)에 공급한다.
상기 제 3 스위칭 트랜지스터(SW3)는 전단 스테이지(STi-1) 또는 자기 스테이지(STi)의 우수용 제 2 노드(QB_e) 상의 전압에 따라 스위칭됨으로써 게이트 오프 전압(Voff)을 상기 제 2i-1 게이트 라인(GL2i-1)에 공급한다.
상기 제 2 및 제 3 스위칭 트랜지스터(SW2, SW3)는 전단 스테이지(STi-1) 또는 자기 스테이지(STi)의 기수용 제 2 노드(QB_O)와 우수용 제 2 노드(QB_e) 상의 전압에 따라 교대로 턴-온됨으로써, 전술한 도 3과 같이, 상기 제 2 펄스 폭을 가지는 게이트 온 전압 펄스(GP2i-1)가 제 2i-1 게이트 라인(GL2i-1)에 공급된 이후에 게이트 오프 전압(Voff)을 상기 제 2i-1 게이트 라인(GL2i-1)에 교대로 공급한다.
이상과 같은, 제 2 변형 실시 예에 따른 쉬프트 레지스터는, 전술한 도 3과 동일한 효과를 제공하면서 풀-다운 트랜지스터(Td_o, Td_e)의 열화를 최소화할 수 있다.
도 8은 도 7에 도시된 제 2 변형 실시 예에 따른 쉬프트 레지스터에 있어서, 인접한 2개의 스테이지의 공유 구조를 설명하기 위한 도면으로서, 이는 인접한 2개의 스테이지의 기수용 제 2 노드(QB_O)와 우수용 제 2 노드(QB_e)가 서로 공유되도록 구성한 것이다. 이하에서는, 상기 제 2 노드(QB)의 공유 구조에 대해서만 설명하기로 한다.
인접한 2개의 스테이지(STi-1, STi)는 인접한 2개의 스테이지(STi-1, STi)마다 형성된 제 1 및 제 2 공유 배선(SL1, SL2) 각각을 통해 기수용 제 2 노드(QB_O)와 우수용 제 2 노드(QB_e) 각각을 서로 공유한다. 이에 따라, 인접한 2개의 스테이지(STi-1, STi) 중 어느 한 스테이지의 노드 제어부(14)는 기수용 제 2 노드(QB_O)와 우수용 제 2 노드(QB_e) 각각의 전압을 제어하기 위한 복수의 노드 제어용 트랜지스터를 구비하지만, 인접한 2개의 스테이지(STi-1, STi) 중 나머지 한 스테이지의 노드 제어부(14)는 기수용 제 2 노드(QB_O)와 우수용 제 2 노드(QB_e) 각각의 전압을 제어하기 위한 복수의 노드 제어용 트랜지스터를 구비하지 않는다.
따라서, 상기 제 2 변형 실시 예에 따른 쉬프트 레지스터는 인접한 2개의 스테이지(STi-1, STi)의 기수용 제 2 노드(QB_O)와 우수용 제 2 노드(QB_e)를 서로 공유함으로써 인접한 2개의 스테이지(STi-1, STi) 중 어느 하나의 면적이 감소됨으로써 전체적으로 면적이 감소될 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 쉬프트 레지스터에 있어서, 제 i 스테이지의 스위칭부를 나타내는 도면이고, 도 10은 도 9에 도시된 제 i 스테이지의 입출력 파형도로서, 이는 인접한 3개의 게이트 라인 각각에 각기 다른 펄스 폭을 가지는 게이트 온 전압 펄스를 차례로 공급하도록 구성한 것이다. 이하에서는, 도 9 및 도 10을 참조하여 상이한 구성에 대해서만 설명하기로 한다.
상기 제 i 스테이지(STi)의 스위칭부(14)는 바이패스 라인(BPL), 제 1 및 제 2 스위칭 회로(14a, 14b)를 포함한다.
상기 바이패스 라인(BPL)은 출력 노드(No)와 제 3i 게이트 라인(GL3i)에 연결됨으로써, 전술한 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td)(Td_o, Td_e)의 스위칭에 따라 상기 출력 노드(No)에 공급되는 게이트 온 전압 레벨의 제 1 클럭 신호(CLK1)를 제 3i 게이트 온 전압 펄스(GP3i)로서 제 3i 게이트 라인(GL3i)으로 바이패스시킨다. 이때, 상기 게이트 온 전압 레벨의 제 1 클럭 신호(CLK1)는 표시 패널의 3 수평 기간에 대응되는 펄스 폭을 갖는다.
상기 제 1 스위칭 회로(14a)는, 전술한 바와 같이, 제 1 및 제 2 스위칭 트랜지스터(SW1, SW2)로 구성되어 전전 단 스테이지(STi-2)의 제 1 및 제 2 노드(Q, QB) 각각의 전압에 따라 상기 출력 노드(No)으로부터 공급되는 게이트 온 전압 레벨의 제 1 클럭 신호(CLK1) 일부를 제 3i-2 게이트 온 전압 펄스(GP3i-2)로서 제 3i-2 게이트 라인(GL3i-2)에 공급한다. 이때, 상기 제 3i-2 게이트 온 전압 펄스(GP3i-2)는 1 수평 기간에 대응되는 펄스 폭을 갖는다.
상기 제 2 스위칭 회로(14b)는, 전술한 바와 같이, 제 1 및 제 2 스위칭 트랜지스터(SW1, SW2)로 구성되어 이전 단 스테이지(STi-1)의 제 1 및 제 2 노드(Q, QB) 각각의 전압에 따라 상기 출력 노드(No)으로부터 공급되는 게이트 온 전압 레벨의 제 1 클럭 신호(CLK1) 일부를 제 3i-1 게이트 온 전압 펄스(GP3i-1)로서 제 3i-1 게이트 라인(GL3i-1)에 공급한다. 이때, 상기 제 3i-1 게이트 온 전압 펄스(GP3i-1)는 2 수평 기간에 대응되는 펄스 폭을 갖는다.
이와 같은, 본 발명의 다른 실시 예에 따른 쉬프트 레지스터의 제 i 스테이지(STi)는 전전 단 스테이지(STi-2)와 이전 단 스테이지(STi-1) 각각의 제 1 및 제 2 노드(Q, QB) 각각의 전압에 기초한 스위칭부(14)의 스위칭에 따라 상기 출력 노드(No)으로부터 공급되는 제 1 클럭 신호(CLK1)의 폴링(falling) 시점을 조절하여 각기 다른 펄스 폭을 가지는 3개의 게이트 온 전압 펄스를 인접한 3개의 게이트 라인(GL3i-2, GL3i-1, GL3i)에 차례로 공급한다. 따라서, 본 발명의 다른 실시 예에 따른 쉬프트 레지스터는 하나의 스테이지(ST1 내지 STn)를 이용하여 인접한 3개의 게이트 라인 각각에 게이트 온 전압 펄스를 차례로 공급하기 때문에 각 스테이지(ST1 내지 STn)가 차지하는 면적이 감소된다. 즉, 본 발명의 다른 실시 예에 따른 쉬프트 레지스터는 종래의 3개의 스테이지 영역에 하나의 스테이지를 형성하므로 각 스테이지의 폭 및 면적이 더욱 감소될 수 있다.
한편, 전술한 도 2 내지 도 10에 대한 설명에서는, 하나의 스테이지(ST1 내지 STn)를 이용하여 인접한 2개 또는 3개의 게이트 라인 각각에 게이트 온 전압 펄스를 차례로 공급하는 것으로 도시하고 설명하였지만, 이에 한정되지 않고, 전술한 스위칭부의 개수를 변경하여 하나의 스테이지(ST1 내지 STn)를 이용하여 인접한 적어도 4개의 게이트 라인 각각에 게이트 온 전압 펄스를 차례로 공급할 수도 있다.
다른 한편, 전술한 쉬프트 레지스터는 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 이용하는 것으로 설명하였지만, 이에 한정되지 않고, 적어도 4개 이상의 클럭 신호를 이용할 수 있다. 여기서, 전술한 쉬프트 레지스터가 하나의 스테이지(ST1 내지 STn)를 이용하여 인접한 2개의 게이트 라인 각각에 게이트 온 전압 펄스를 차례로 공급하기 위해 4개의 클럭 신호를 이용할 경우, 전술한 쉬프트 레지스터는 2개의 클럭 신호 라인을 생략할 수 있고, 이로 인해 면적이 감소될 수 있다.
도 11은 본 발명의 실시 예에 따른 평판 표시 장치를 개략적으로 나타내는 평면도이다.
도 11을 참조하면, 본 발명의 실시 예에 따른 평판 표시 장치는 표시 패널(100), 복수의 데이터 구동부(200), 게이트 구동부(300), 인쇄 회로 기판(400), 및 타이밍 제어부(500)를 포함하여 구성된다.
상기 표시 패널(100)은 대향 합착된 제 1 및 제 2 기판을 포함한다.
상기 제 1 기판은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)의 교차에 의해 정의되는 화소 영역에 형성된 복수의 화소(P)를 가지는 표시 영역(AA), 및 표시 영역(AA)의 주변에 마련된 비표시 영역(IA)을 포함한다.
상기 복수의 화소(P) 각각은 인접한 게이트 라인(GL)으로부터 공급되는 게이트 온 전압 펄스와 인접한 데이터 라인(DL)으로부터 공급되는 데이터 전압에 따라 영상을 표시하는 화소셀을 포함한다. 이때, 상기 화소셀은 적어도 하나의 박막 트랜지스터와 적어도 하나의 커패시터를 포함하여 구성되는 것으로, 상기 데이터 전압에 따라 액정의 광투과율을 제어하여 영상을 표시하는 액정셀이거나, 상기 데이터 전압에 따른 전류에 비례하여 발광하여 영상을 표시하는 발광셀이 될 수 있다.
상기 제 2 기판은 상기 비표시 영역(IA)의 일부를 제외한 나머지 제 1 기판 전체를 덮는다. 이때, 상기 각 화소(P)가 액정셀로 이루어질 경우에는 상기 제 2 기판에는 각 화소(P)에 중첩되는 컬러 필터층이 형성될 수 있다.
상기 복수의 데이터 구동부(200)는 표시 패널(100)의 제 1 기판에 부착되어 상기 복수의 데이터 라인(DL)에 데이터 전압을공급한다. 이를 위해, 상기 복수의 데이터 구동부(200) 각각은 데이터 연성 회로 필름(210), 및 데이터 구동 집적 회로(220)를 포함한다.
상기 데이터 연성 회로 필름(210)은 상기 데이터 라인(DL)에 연결되도록 상기 제 1 기판의 상측 비표시 영역에 형성된 데이터 패드부에 부착된다. 이러한, 상기 데이터 연성 회로 필름(210) 각각은 TCP(Tape Carrier Package) 또는 COF(Chip On Flexible Board 또는 Chip On Film)로 이루어져 TAB(Tape Automated Bonding) 공정에 의해 데이터 패드부에 부착될 수 있다.
상기 데이터 구동 집적 회로(220)는 상기 데이터 연성 회로 필름(210)에 실장된다. 이러한, 상기 데이터 구동 집적 회로(220)는 데이터 연성 회로 필름(210)을 통해 외부의 인쇄 회로 기판(400)으로부터 입력되는 화소 데이터와 데이터 제어 신호 및 복수의 기준 감마 전압을 이용하여 화소 데이터를 아날로그 형태의 데이터 전압으로 변환하고, 변환된 데이터 전압을상기 데이터 연성 회로 필름(210)과 상기 데이터 패드부를 통해 해당 데이터 라인(DL)에 공급한다.
상기 게이트 구동부(300)는 상기 화소의 박막 트랜지스터의 제조 공정과 함께 상기 제 1 기판의 좌측 및 우측 비표시 영역에 각각 형성되어 복수의 게이트 라인(GL) 각각의 양측에 게이트 온 전압 펄스를 공급한다. 이때, 상기 게이트 온 전압 펄스는 각 게이트 라인(GL)의 양측에서 동시에 공급될 수 있다. 이러한 상기 게이트 구동부(300)는, 전술한 도 2, 도 6 내지 도 9 중 어느 한 도면에 도시된 복수의 스테이지(ST1 내지 STm)를 포함하는 쉬프트 레지스터(10)로 구성될 수 있다. 따라서, 상기 게이트 구동부(300)에 대한 설명은 생략하기로 한다.
상기 인쇄 회로 기판(400)은 복수의 데이터 구동부(200) 각각의 데이터 연성 회로 필름(210)에 공통적으로 부착된다. 이러한 상기 인쇄 회로 기판(400)에는 타이밍 제어부(500), 유저 커넥터(미도시), 기준 감마 전압과 공통 전압 및 각종 전원 전압을 생성하는 전원 생성부(미도시) 등이 실장된다.
상기 타이밍 제어부(500)는 유저 커넥터를 통해 입력되는 영상 데이터를 표시 패널(100)의 구동에 알맞도록 정렬하여 화소 데이터를 생성함과 아울러 유저 커넥터(미도시)를 통해 입력되는 타이밍 동기 신호를 기반으로 데이터 제어 신호를 생성한다. 상기 화소 데이터 및 데이터 제어 신호는 상기 인쇄 회로 기판(400)과 데이터 연성 회로 필름(210)을 통해 각 데이터 구동 집적 회로(220)에 공급된다.
또한, 타이밍 제어부(500)는, 도 4에 도시된 바와 같이, 상기 타이밍 동기 신호를 기반으로 전술한 게이트 스타트 신호(Vst), 및 적어도 2개의 클럭 신호를 포함하는 게이트 제어 신호를 생성한다. 상기 게이트 제어 신호는 상기 인쇄 회로 기판(400)과 첫 번째 및 마지막 데이터 연성 회로 필름(220)과 제 1 기판의 상측 양 모서리 부분을 통해 상기 게이트 구동부(300)에 공급된다.
한편, 상기 타이밍 제어부(500)는 상기 인쇄 회로 기판(400)에 실장되지 않고, 상기 인쇄 회로 기판(400)에 연결되는 별도의 제어 보드(미도시)에 실장될 수 있다. 그리고, 상기 게이트 구동부(300)는 좌측 및 우측 비표시 영역 중 어느 한 측의 비표시 영역에만 형성될 수도 있다.
이와 같은, 본 발명의 실시 예에 따른 평판 표시 장치는 표시 패널(100)의 비표시 영역에 내장된 쉬프트 레지스터를 포함하여 구성됨으로써, 전술한 바와 같이, 상기 쉬프트 레지스터의 각 스테이지를 통해 인접한 2개 또는 3개의 게이트 라인 각각에 게이트 온 전압 펄스를 차례로 공급하게 된다. 따라서, 본 발명의 실시 예에 따른 평판 표시 장치는 쉬프트 레지스터의 면적 감소로 인해 베젤 폭이 감소될 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10: 쉬프트 레지스터 12: 노드 제어부
14: 스위칭부 100: 표시 패널
200: 데이터 구동부 300: 게이트 구동부
400: 인쇄 회로 기판 500: 타이밍 제어부

Claims (10)

  1. 표시 패널에 형성된 복수의 게이트 라인 각각에 게이트 온 전압 펄스를 공급하는 복수의 스테이지를 포함하며,
    상기 복수의 스테이지 각각은,
    제 1 노드의 전압에 따라 복수의 클럭 신호 중 어느 한 클럭 신호를 출력 노드에 공급하는 풀-업 트랜지스터;
    제 2 노드의 전압에 따라 상기 출력 노드에 게이트 오프 전압을 공급하는 풀-다운 트랜지스터;
    게이트 스타트 신호에 기초하여 상기 제 1 및 제 2 노드 각각의 전압을 제어하는 노드 제어부; 및
    상기 출력 노드와 인접한 적어도 2개의 게이트 라인에 접속되어 상기 출력 노드에 공급되는 상기 클럭 신호를 이용하여 상기 인접한 적어도 2개의 게이트 라인에 각기 다른 펄스 폭을 가지는 게이트 온 전압 펄스를 차례로 공급하는 스위칭부를 포함하여 구성되는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 스위칭부는 이전 단 스테이지의 제 1 및 제 2 노드 각각의 전압에 따라 스위칭되어 상기 클럭 신호의 폴링(falling) 시점을 조절하여 상기 인접한 2개의 게이트 라인 중 제 1 게이트 라인에 제 1 게이트 온 전압 펄스를 공급함과 동시에 상기 클럭 신호를 상기 인접한 2개의 게이트 라인 중 제 2 게이트 라인으로 바이패스시키는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 제 1 게이트 온 전압 펄스는 상기 클럭 신호보다 좁은 펄스 폭을 가지며,
    상기 제 2 게이트 온 전압 펄스는 상기 제 1 게이트 온 전압 펄스와 중첩되도록 상기 클럭 신호와 동일한 펄스 폭을 가지는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 2 항에 있어서,
    상기 스위칭부는,
    상기 이전 단 스테이지의 제 1 노드의 전압에 따라 스위칭되어 상기 출력 노드로부터 공급되는 상기 클럭 신호를 상기 제 1 게이트 라인에 공급하는 제 1 스위칭 트랜지스터;
    상기 이전 단 스테이지의 제 2 노드의 전압에 따라 스위칭되어 상기 제 1 게이트 라인에 게이트 오프 전압을 공급하는 제 2 스위칭 트랜지스터; 및
    상기 출력 노드와 상기 제 2 게이트 라인에 접속되어 상기 출력 노드로부터 공급되는 상기 클럭 신호를 상기 제 2 게이트 라인으로 바이패스시키는 바이패스 라인을 포함하여 구성되는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    상기 제 1 게이트 온 전압 펄스는 상기 제 1 및 제 2 스위칭 트랜지스터의 스위칭에 따라 상기 클럭 신호보다 좁은 펄스 폭을 가지는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 2 항에 있어서,
    인접한 2개의 스테이지마다 형성되어 상기 인접한 2개의 스테이지 각각의 제 2 노드를 공유시키는 공유 라인을 더 포함하여 구성되는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 2 항에 있어서,
    상기 제 2 노드는 기수용 제 2 노드와 우수용 제 2 노드로 이루어지고,
    상기 풀-다운 트랜지스터는 상기 기수용 제 2 노드의 전압에 따라 상기 출력 노드에 게이트 오프 전압을 공급하는 제 1 풀-다운 트랜지스터, 및 상기 우수용 제 2 노드의 전압에 따라 상기 출력 노드에 게이트 오프 전압을 공급하는 제 2 풀-다운 트랜지스터로 이루어지며,
    상기 노드 제어부는 상기 제 1 및 제 2 풀-다운 트랜지스터가 교대로 턴-온되도록 상기 기수용 제 2 노드와 상기 우수용 제 2 노드 각각의 전압을 교대로 제어하는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    상기 스위칭부는,
    상기 이전 단 스테이지의 제 1 노드의 전압에 따라 스위칭되어 상기 출력 노드로부터 공급되는 상기 클럭 신호를 상기 제 1 게이트 라인에 공급하는 제 1 스위칭 트랜지스터;
    상기 이전 단 스테이지의 기수용 제 2 노드의 전압에 따라 스위칭되어 상기 제 1 게이트 라인에 게이트 오프 전압을 공급하는 제 2 스위칭 트랜지스터;
    상기 이전 단 스테이지의 우수용 제 2 노드의 전압에 따라 스위칭되어 상기 제 1 게이트 라인에 게이트 오프 전압을 공급하는 제 3 스위칭 트랜지스터; 및
    상기 출력 노드와 상기 제 2 게이트 라인에 접속되어 상기 출력 노드로부터 공급되는 상기 클럭 신호를 상기 제 2 게이트 라인으로 바이패스시키는 바이패스 라인을 포함하여 구성되는 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 7 항에 있어서,
    인접한 2개의 스테이지마다 형성되어 상기 인접한 2개의 스테이지 각각의 기수용 제 2 노드와 우수용 제 2 노드 각각을 서로 공유시키는 제 1 및 제 2 공유 라인을 더 포함하여 구성되는 것을 특징으로 하는 쉬프트 레지스터.
  10. 복수의 게이트 라인과 복수의 데이터 라인의 교차에 의해 정의되는 화소 영역마다 형성된 복수의 화소로 이루어지는 표시 영역과 상기 표시 영역의 주변으로 정의되는 비표시 영역을 포함하는 표시 패널;
    입력되는 화소 데이터를 데이터 신호를 변환하여 상기 복수의 데이터 라인에 공급하는 복수의 데이터 구동부;
    상기 복수의 게이트 라인에 연결되도록 상기 표시 패널의 비표시 영역에 형성되고, 게이트 스타트 신호와 복수의 클럭 신호를 기반으로 게이트 온 전압 펄스를 생성하여 상기 복수의 게이트 라인 각각에 공급하는 게이트 구동부; 및
    입력되는 영상 데이터를 상기 화소 데이터로 변환하여 상기 데이터 구동부에 공급하고, 상기 게이트 스타트 신호와 상기 복수의 클럭 신호를 포함하는 게이트 제어 신호를 상기 게이트 구동부에 공급하는 타이밍 제어부를 포함하며,
    상기 게이트 구동부는 청구항 제 1 항 내지 청구항 제 9 항 중 어느 한 항에 기재된 쉬프트 레지스터를 포함하여 구성되는 것을 특징으로 하는 평판 표시 장치.
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