KR20150076027A - 표시장치와 그의 게이트 쉬프트 레지스터 초기화방법 - Google Patents

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Abstract

본 발명에 따른 표시장치는 표시패널; 스타트펄스, 초기화펄스, 및 N(N은 2이상의 정수)상 쉬프트 클럭들을 소정 전압으로 레벨 쉬프팅하는 레벨 쉬프터; 및 상기 표시패널의 스캔라인들에 각각 접속되는 다수의 스테이지들을 포함하며, 상기 스타트펄스에 따라 정해지는 구동 기간 내에서 상기 스타트펄스를 상기 쉬프트 클럭들에 따라 쉬프트시켜 순차적으로 스캔펄스를 출력하는 게이트 쉬프트 레지스터를 구비하고; 상기 구동 기간에 앞선 초기화 기간 내에서 상기 스테이지들은 상기 초기화펄스와 상기 쉬프트 클럭들에 의해 동시에 리셋되고; 상기 초기화 기간은, 상기 초기화펄스가 턴 온 레벨로 유지되는 메인 초기화 기간과, 상기 초기화펄스가 턴 오프 레벨로 유지되는 보조 초기화 기간으로 이루어지며; 상기 쉬프트 클럭들은, 상기 메인 초기화 기간 내에서 상기 초기화펄스보다 소정 시간 만큼 늦게 동시에 턴 온 레벨로 입력된다.

Description

표시장치와 그의 게이트 쉬프트 레지스터 초기화방법{DISPLAY DEVICE AND GATE SHIFT RESGISTER INITIALTING METHOD OF THE SAME}
본 발명은 표시장치와 그의 게이트 쉬프트 레지스터 초기화방법에 관한 것이다.
근래, 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 평판 표시장치의 스캔 구동회로는 일반적으로, 게이트 쉬프트 레지스터를 이용하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다.
스캔 구동회로의 게이트 쉬프트 레지스터는 다수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들을 구비한다. 스테이지들은 종속적(cascade)으로 접속되어 출력을 순차적으로 발생한다.
스테이지들 각각은 풀업 TFT(Pull-up Thin Film Transistor)를 제어하기 위한 Q 노드, 풀다운 TFT(Pull-down Thin Film Transistor)를 제어하기 위한 Q bar(QB) 노드를 포함한다. 또한, 스테이지들 각각은 스타트펄스 및 쉬프트 클럭에 응답하여 Q 노드의 전위와 QB 노드의 전위를 제어하는 스위치 회로를 포함한다.
제k(k는 양의 정수) 스테이지에서, Q 노드의 전위가 턴 온 레벨로, 그리고 QB 노드의 전위가 턴 오프 레벨로 세팅된 상태에서 풀업 TFT를 통해 특정 위상의 쉬프트 클럭이 입력되면, 상기 특정 위상의 쉬프트 클럭이 제k 스테이지의 스캔펄스로 출력된다. 이 스캔펄스는 제k 스테이지에 연결된 스캔라인에 공급됨과 동시에, 제k+1 스테이지에 스타트펄스로서 인가된다.
스테이지들의 출력단들 각각은 스캔라인들에 일 대 일로 연결된다. 각 스테이지로부터 출력되는 스캔펄스는 한 프레임에 한 번씩 발생되어 해당 스캔라인에 공급된다. 이를 위해, 스테이지들 각각의 Q 노드 전위는 턴 오프 레벨로 초기화된 상태에서 스캔펄스의 출력 타이밍에 동기하여 턴 온 레벨로 셋되고, 상기 스캔펄스의 출력 종료 타이밍에 동기하여 다시 턴 오프 레벨로 리셋되어야 한다. 반면, 스테이지들 각각의 QB 노드 전위는 턴 온 레벨로 초기화된 상태에서 스캔펄스의 출력 타이밍에 동기하여 턴 오프 레벨로 셋되고, 상기 스캔펄스의 출력 타이밍에 동기하여 다시 턴 온 레벨로 리셋되어야 한다.
그런데, 스테이지들 각각에서, 기생 용량 등의 여러 영향에 의해 Q 노드 및 QB 노드의 전위가 제대로 리셋되지 못하는 경우가 발생될 수 있다. 이러한 현상은 표시장치가 장 시간 간격으로 간헐적 구동되는 경우에 많이 나타나며, 특히 로드 전류가 큰 대면적, 및 고해상도 패널에서도 두드러진다.
Q 노드 및 QB 노드의 전위가 제대로 리셋되지 않은 상태에서 구동 전원이 인가되면, 구동 초기의 수 프레임 동안, 서로 다른 스테이지들의 풀업 TFT들이 동시에 턴 온 되어 다수의 스캔펄스가 출력되는 소위, 멀티 출력 현상이 발생된다. 멀티 출력 현상은 표시 품위를 저하시킨다. 또한, 다수의 풀업 TFT들이 동시에 턴 온 되면, 과 전류를 야기하여 표시장치 내의 모듈 전원부의 동작을 마비시킬 수도 있다.
따라서, 본 발명의 목적은 게이트 쉬프트 레지스터의 초기 동작을 안정화시켜 표시 품위를 높일 수 있도록 한 표시장치와 그의 게이트 쉬프트 레지스터 초기화방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 해결 수단은 표시패널; 스타트펄스, 초기화펄스, 및 N(N은 2이상의 정수)상 쉬프트 클럭들을 소정 전압으로 레벨 쉬프팅하는 레벨 쉬프터; 및 상기 표시패널의 스캔라인들에 각각 접속되는 다수의 스테이지들을 포함하며, 상기 스타트펄스에 따라 정해지는 구동 기간 내에서 상기 스타트펄스를 상기 쉬프트 클럭들에 따라 쉬프트시켜 순차적으로 스캔펄스를 출력하는 게이트 쉬프트 레지스터를 구비하고; 상기 구동 기간에 앞선 초기화 기간 내에서 상기 스테이지들은 상기 초기화펄스와 상기 쉬프트 클럭들에 의해 동시에 리셋되고; 상기 초기화 기간은, 상기 초기화펄스가 턴 온 레벨로 유지되는 메인 초기화 기간과, 상기 초기화펄스가 턴 오프 레벨로 유지되는 보조 초기화 기간으로 이루어지며; 상기 쉬프트 클럭들은, 상기 메인 초기화 기간 내에서 상기 초기화펄스보다 소정 시간 만큼 늦게 동시에 턴 온 레벨로 입력된다.
턴 온 레벨을 갖는 상기 초기화펄스의 온 펄스폭은, 턴 온 레벨을 갖는 쉬프트 클럭들의 온 펄스폭에 비해 넓다.
상기 보조 초기화 기간 내에서, 상기 쉬프트 클럭들은 서로 간에 소정의 위상차를 두고 순차적으로 턴 온 레벨로 입력된다.
상기 스테이지들 각각은, 상기 쉬프트 클럭들 중 스캔펄스로 출력되는 출력 클럭의 입력단과 출력노드 사이에 접속되어 Q 노드의 전위에 따라 스위칭되는 풀업 TFT T6; 고전위 전압의 입력단과 상기 출력노드 사이에 접속되어 QB 노드의 전위에 따라 스위칭되는 풀다운 TFT T7; 및 저전위 전압의 입력단과 상기 Q 노드 사이에 접속되어 상기 스타트펄스에 따라 스위칭되어 상기 Q 노드를 셋 시키는 스위치 TFT T1; 상기 초기화 기간에서, 상기 출력 클럭을 제외한 일부 쉬프트 클럭과 상기 초기화펄스에 응답하여, 상기 Q 노드의 전위를 턴 오프 레벨로 리셋시킴과 동시에 상기 QB 노드의 전위를 턴 온 레벨로 리셋시키는 리셋 구동용 스위치회로를 포함한다.
상기 리셋 구동용 스위치회로는, 상기 초기화펄스에 따라 턴 온 되어 상기 Q 노드의 전위를 턴 오프 레벨로 리셋 시키는 스위치 TFT Tqrst; 상기 일부 쉬프트 클럭에 따라 턴 온 되어 상기 QB 노드의 전위를 턴 온 레벨로 리셋 시키는 스위치 TFT T4; 및 상기 QB 노드의 전위에 따라 턴 온 되어 상기 Q 노드의 전위를 턴 오프 레벨로 리셋 시키는 스위치 TFT T3를 포함한다.
또한, 본 발명에 따라 표시패널의 스캔라인들에 각각 접속되는 다수의 스테이지들을 포함하여 정해진 구동 기간 내에서 스캔펄스를 순차적으로 발생하는 표시장치의 게이트 쉬프트 레지스터 초기화방법은, 스타트펄스, 초기화펄스, 및 N(N은 2이상의 정수)상 쉬프트 클럭들을 포함한 제어신호를 출력하는 단계; 및 상기 구동 기간에 앞선 초기화 기간 내에서 상기 초기화펄스와 상기 쉬프트 클럭들을 기반으로 상기 스테이지들을 동시에 리셋시키는 단계를 포함하고; 상기 초기화 기간은, 상기 초기화펄스가 턴 온 레벨로 유지되는 메인 초기화 기간과, 상기 초기화펄스가 턴 오프 레벨로 유지되는 보조 초기화 기간으로 이루어지며; 상기 쉬프트 클럭들은, 상기 메인 초기화 기간 내에서 상기 초기화펄스보다 소정 시간 만큼 늦게 동시에 턴 온 레벨로 입력된다.
본 발명은 구동 기간에 앞선 초기화 기간에서, 초기화펄스와 쉬프트 클럭들을 턴 온 레벨로 입력하여 스테이지들을 동시에 리셋시킴으로써, 게이트 쉬프트 레지스터의 초기 동작을 안정화시킨다. 더욱이, 본 발명은 초기화 과정에서 초기화펄스와 쉬프트 클럭들 간의 부하 차이를 감안하여, 메인 초기화 기간 동안 초기화펄스가 턴 온 레벨로 입력되어 있는 상태에서 소정 시간 만큼 늦게 쉬프트 클럭들을 턴 온 레벨로 입력함으로써, 초기화 동작의 신뢰성을 높인다.
나아가, 본 발명은 메인 초기화 기간에 이은 보조 초기화 기간 동안 순차 입력되는 쉬프트 클럭들을 통해 스테이지들을 반복해서 추가 초기화함으로써, 초기화 동작의 신뢰성을 더욱 높인다.
도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여주는 블록도.
도 2는 게이트 쉬프트 레지스터의 일 구성을 보여주는 도면.
도 3은 게이트 쉬프트 레지스터에 입력되는 제어신호들의 일 예를 보여주는도면.
도 4 및 도 5는 게이트 쉬프트 레지스터를 구성하는 스테이지들 각각의 일 등가회로를 보여주는 도면.
도 6a 내지 도 6c는 메인 초기화 기간에서 스테이지들의 1차 초기화 동작을 설명하기 위한 도면들.
도 7a 내지 도 10c는 보조 초기화 기간에서 스테이지들의 2차 초기화 동작을 설명하기 위한 도면들.
이하, 도 1 내지 도 10c을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여준다.
도 1을 참조하면, 본 발명의 표시장치는 표시패널(10), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(11) 등을 구비한다.
본 발명의 실시예에 따른 표시장치는 스캔펄스(또는 게이트 펄스)를 스캔라인(또는 스캔라인)들에 순차적으로 공급하여 라인 순차 스캐닝으로 픽셀들에 디지털 비디오 데이터를 기입하는 모든 표시장치를 대상으로 한다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광다이오드 표시장치(Organic Light Emitting Diode, OLED), 전계 방출 표시장치(Field Emission Display, FED), 전기영동 표시장치(Electrophoresis, EPD) 등으로 구현될 수 있다. 본 발명은 아래의 실시예에서 표시장치가 액정표시장치로 구현된 것을 중심으로 예시하였지만, 본 발명의 표시장치는 액정표시소자에 한정되지 않는 것에 주의하여야 한다. 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 및 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.
표시패널(10)은 두 장의 기판 사이에 액정층이 형성된다. 표시패널(10)의 하부 기판에는 데이터라인들, 데이터라인들과 교차되는 스캔라인들, 데이터라인들과 스캔라인들의 교차부마다 형성된 TFT(Thin Film Transistor), TFT에 접속되어 화소전극과 공통전극 사이의 전계에 의해 구동되는 액정셀들, 및 스토리지 커패시터(storage capacitor) 등을 포함한 TFT 어레이가 형성된다. 표시패널(10)의 상부 기판상에는 블랙매트릭스와 컬러필터를 포함한 컬러필터 어레이가 형성된다. 컬러필터 어레이와 TFT 어레이는 픽셀 어레이를 구성하며, 이러한 픽셀 어레이에서 표시 화상이 구현된다.
본 발명의 실시예에 따른 액정표시장치는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등의 액정모드로도 구현될 수 있다. 공통전극은 TN 모드와 VA 모드와 같은 수직전계 구동방식에서 상부 기판상에 형성되며, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서 화소 전극과 함께 하부 기판상에 형성될 수 있다. 표시패널(10)의 상부 기판과 하부 기판상에는 광축이 직교하는 편광판이 부착되고, 액정층과 접하는 계면에 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
데이터 구동회로는 다수의 소스 드라이브 IC(12)들을 포함한다. 소스 드라이브 IC(12)들은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터(DATA)를 입력 받는다. 소스 드라이브 IC(12)들 각각은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터(DATA)를 감마보상전압으로 변환하여 데이터 전압을 발생하고, 그 데이터 전압을 게이트 펄스에 동기되도록 표시패널(10)의 데이터 라인들에 공급한다. 소스 드라이브 IC(12)들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터 라인들에 접속될 수 있다.
스캔 구동회로는 타이밍 콘트롤러(11)와 표시패널(10)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(13), 및 게이트 쉬프트 레지스터(14)를 구비한다.
레벨 쉬프터(13)는 타이밍 콘트롤러(11)로부터 스타트펄스(Vst), 초기화펄스(QRST), N상(N은 2이상의 정수) 쉬프트 클럭들(CLKs)을 포함한 제어신호를 입력받는다. 레벨 쉬프터(13)는 제어신호의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 쉬프트 레지스터(14)의 TFT를 스위칭시킬 수 있는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 레벨 쉬프터(13)는 레벨 쉬프팅 된 스타트펄스(Vst), 초기화펄스(QRST), N상 쉬프트 클럭들(CLKs)을 게이트 쉬프트 레지스터(14)에 공급한다.
게이트 쉬프트 레지스터(14)는 스타트펄스(Vst)에 따라 정해지는 구동 기간 내에서 스타트펄스(Vst)를 N상 쉬프트 클럭들(CLKs)에 따라 쉬프트시켜 순차적으로 스캔펄스를 출력하는 스테이지들로 구성된다. 특히 스테이지들은 상기 구동 기간에 앞선 초기화 기간 내에서 초기화펄스(Vst)와 N상 쉬프트 클럭들(CLKs)에 의해 동시에 리셋되는 특징이 있다. 게이트 쉬프트 레지스터(14)의 상세 구성 및 초기화 동작 등에 대해서는 도 2 내지 도 10c를 참조로 후술한다.
게이트 쉬프트 레지스터(14)는 GIP(Gate In Panel) 방식으로 표시패널(10)의 하부 기판 상에 직접 형성될 수 있다. GIP 방식에서, 레벨 쉬프터(13)는 PCB(15) 상에 실장될 수 있다. 게이트 쉬프트 레지스터(14)는 표시패널(10)에서 픽셀 어레이 바깥의 비 표시영역(즉, 베젤 영역)에 형성되며, 픽셀 어레이와 동일한 공정으로 형성될 수 있다.
타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(DATA)를 입력 받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(DATA)을 소스 드라이브 IC들(12)로 전송한다.
타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(12)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 초기화펄스(QRST), 스타트펄스(Vst), N상 쉬프트 클럭(CLKs), 도시하지 않은 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다.
초기화펄스(QRST)는 레벨 쉬프터(13)를 통해 레벨 쉬프팅된 후에 게이트 쉬프트 레지스터(14)에 입력되어, 초기화 기간에서 게이트 쉬프트 레지스터(14)의 모든 스테이지들을 동시에 리셋시키기 위한 리셋 신호로 이용된다. 초기화펄스(QRST)는, 안정적인 초기화를 위해 쉬프트 클럭(CLKs)들에 비해 훨씬 넓은 펄스폭으로 입력되는 특징이 있다. 스타트펄스(Vst)는 레벨 쉬프터(13)를 통해 레벨 쉬프팅된 후에 게이트 쉬프트 레지스터(14)에 입력되어 쉬프트 스타트 타이밍을 제어한다. N상 쉬프트 클럭(CLKs)은 레벨 쉬프터(13)를 통해 레벨 쉬프팅된 후에 게이트 쉬프트 레지스터(14)에 입력되며, 스타트펄스(Vst)를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호(GOE)는 게이트 쉬프트 레지스터(14)의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트펄스(SSP)는 소스 드라이브 IC들(12)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(12) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(11)과 소스 드라이브 IC들(12) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
도 2는 게이트 쉬프트 레지스터(14)의 일 구성을 보여준다. 도 3은 게이트 쉬프트 레지스터(14)에 입력되는 제어신호들의 일 예를 보여준다. 도 4 및 도 5는 게이트 쉬프트 레지스터(14)를 구성하는 스테이지들 각각의 일 등가회로를 보여준다.
도 2 및 도 3을 참조하면, 게이트 쉬프트 레지스터(14)는 종속적으로 접속된 다수의 스테이지들 (STG1 내지 STGn)을 구비한다. 스테이지들(STG1 내지 STGn)의 출력단들 각각은 스캔라인들에 일 대 일로 연결된다.
스테이지들(STG1 내지 STGn)은 스타트펄스(Vst)와 N상 쉬프트 클럭(CLKs)에 따라 게이트 출력신호(Vg1~Vgn)를 생성한다. 게이트 출력신호(Vg1~Vgn)는 N상 쉬프트 클럭(CLKs)에 따라 순차적으로 위상이 쉬프트된다. 여기서, N상 쉬프트 클럭(CLKs)은 2상 이상의 쉬프트 클럭으로 선택가능하다. 본 발명에서는 N상 쉬프트 클럭(CLKs)을 4상 쉬프트 클럭(CLK1~CLK4)로 설명하나, 본 발명의 기술적 사상은 그에 한정되지 않음에 주의하여야 한다. 스타트펄스(Vst)는 최상단 스테이지에 인가되어 게이트 출력신호(Vg1~Vgn)의 쉬프트 스타트 타이밍을 제어하는 것으로, 게이트 출력신호(Vg1~Vgn)가 정상적으로 출력되는 구동 기간(DP)을 정의한다. 각 게이트 출력신호(Vg1~Vgn)는 현재단 스테이지가 연결된 스캔라인에 스캔펄스로 인가됨과 동시에, 다음단 스테이지의 스타트 타이밍을 제어하는 캐리신호로 이용된다. 따라서, 최상단 스테이지의 아래에 위치하는 나머지 스테이지들은 이웃한 상부 스테이지의 게이트 출력신호에 따라 셋 되어 동작을 시작한다.
여기서, 스테이지가 "셋" 된다는 것은, 스테이지의 Q 노드 및 QB 노드의 전위가 스캔펄스의 출력을 허여하는 조건으로 변경됨을 의미한다. 스캔펄스의 출력을 허여하는 조건은, Q 노드의 전위가 턴 온 레벨로, 그리고 QB 노드의 전위가 턴 오프 레벨로 되는 것이다.
스테이지들(STG1 내지 STGn)은 초기화펄스(QRST)를 입력받으며, 구동 기간(DP)에 앞선 초기화 기간(IP) 내에서 초기화펄스(QRST)와 쉬프트 클럭들(CLK1~CLK4)에 의해 동시에 리셋된다.
여기서, 스테이지가 "리셋" 된다는 것은, 스테이지의 Q 노드 및 QB 노드의 전위가 스캔펄스의 출력을 차단하는 조건으로 변경됨을 의미한다. 스캔펄스의 출력을 차단하는 조건은, Q 노드의 전위가 턴 오프 레벨로, 그리고 QB 노드의 전위가 턴 온 레벨로 되는 것이다.
초기화펄스(QRST)는 초기화 기간(IP)을 정의한다. 초기화 기간(IP)은 초기화펄스(QRST)가 턴 온 레벨로 입력된 직후부터 스타트펄스(Vst)가 턴 온 레벨로 입력될때가지로 정해진다.
이러한 초기화 기간(IP)은 초기화펄스(QRST)가 턴 온 레벨로 유지되는 메인 초기화 기간(MIP)과, 초기화펄스(QRST)가 턴 오프 레벨로 유지되는 보조 초기화 기간(SIP)으로 이루어진다. 초기화 동작의 신뢰성을 제고하기 위해, 쉬프트 클럭들(CLK1~CLK4)은, 메인 초기화 기간(MIP) 내에서 초기화펄스(QRST)보다 소정 시간(TD) 만큼 늦게 동시에 턴 온 레벨로 입력된다. 그리고, 턴 온 레벨을 갖는 초기화펄스(QRST)의 온 펄스폭(PW1)은, 턴 온 레벨을 갖는 쉬프트 클럭들(CLK1~CLK4)의 온 펄스폭(PW2)에 비해 넓은 특징이 있다. 초기화펄스(QRST)는 모든 스테이지들(STG1~STGn)을 동시에 초기화하기 위한 것이므로, 인가 과정에서 큰 부하를 받는다. 따라서, 안정적인 초기화를 위해 초기화펄스(QRST)의 온 펄스폭(PW1)은 쉬프트 클럭들(CLK1~CLK4)의 그것(PW2)에 비해 3배 ~ 250배 넓을 수 있다.
또한, 초기화펄스(QRST)와 쉬프트 클럭들(CLK1~CLK4) 간의 부하 차이를 감안하여, 초기화펄스(QRST)는 쉬프트 클럭들(CLK1~CLK4)에 비해 소정 기간(TD) 만큼 먼저 턴 온 레벨로 입력되어야 한다. 여기서, 소정 기간(TD)은 부하 차이에 따라 적절히 선택될 수 있다. 도 3에서는, 쉬프트 클럭들(CLK1~CLK4)이 메인 초기화 기간(MIP)의 종단부에 동기되는 것만이 도시되어 있으나, 본 발명은 기술적 사상은 이에 한정되지 않는다. 쉬프트 클럭들(CLK1~CLK4)은 메인 초기화 기간(MIP) 내에서 초기화펄스(QRST)보다 늦게 턴 온 레벨로 입력되면 충분하다.
한편, 초기화 동작의 신뢰성을 더욱 높이기 위해, 보조 초기화 기간(SIP)에서, 쉬프트 클럭들(CLK1~CLK4)은 서로 간에 소정의 위사차를 두고 순차적으로 턴 온 레벨로 입력된다. 스테이지들(STG1~STGn)은, 메인 초기화 기간(MIP)에서 동시에 1차 초기화된 이후, 보조 초기화 기간(SIP)에서 순차적으로 2차 초기화된다.
제1 스테이지(STG1)를 일 예로 하여 스테이지들(STG1 내지 STGn) 각각의 회로 구성을 살펴보면 도 4 및 도 5와 같다. 본 발명의 실시예에서는 각 스테이지를 구성하는 TFT들을 P 타입으로 예시하고 있으나, 본 발명의 기술적 사상은 이에 한정되지 않고 N 타입 TFT로 구성된 스테이지에도 당연히 적용 가능하다. P 타입 TFT로 이루어진 스테이지에서는, 저전위 전압(VGL)이 턴 온용 구동전압이 되고, 고전위 전압(VGH)이 턴 오프용 구동전압이 된다.
도 4를 참조하면, 제1 스테이지(STG1)는 Q 노드의 전위에 따라 스위칭되는 풀업 TFT T6, QB 노드의 전위에 따라 스위칭되는 풀다운 TFT T7, Q 노드와 QB 노드를 리셋 시키기 위한 리셋 구동용 스위치회로(40), 및 Q 노드와 QB 노드를 셋 시키기 위한 셋 구동용 스위치회로(50)를 포함한다.
풀업 TFT T6는 쉬프트 클럭들(CLK1~CLK4) 중 스캔펄스로 출력되는 출력 클럭(CLK1, 스테이지에 따라 바뀜)의 입력단과 출력노드(No) 사이에 접속되어 Q 노드의 전위에 따라 스위칭된다. 풀업 TFT T6의 제어전극은 Q 노드에, 제1 전극은 출력 클럭(CLK1) 입력단에, 그리고 제2 전극은 출력 노드(No)에 각각 접속된다. 풀업 TFT T6의 제어전극과 출력 노드(No) 사이에는 부스트용 커패시터(C)가 접속된다. Q 노드 및 QB 노드가 셋 된 상태에서 출력 클럭(CLK1)이 입력될 때, 부스트용 커패시터(C)는 출력 클럭(CLK1)에 동기하여 풀업 TFT T6의 제어전극을 부스트 스트랩핑(boost strapping) 시킴으로써 풀업 TFT T6를 효과적으로 턴 온 시킨다.
풀다운 TFT T7는 고전위 전압(VGH)의 입력단과 출력 노드(No) 사이에 접속되어 QB 노드의 전위에 따라 스위칭된다. 풀다운 TFT T7는의 제어전극은 QB 노드에, 제1 전극은 출력 노드(No)에, 그리고 제2 전극은 고전위 전압(VGH)의 입력단에 각각 접속된다.
리셋 구동용 스위치회로(40)는 Q 노드와 QB 노드를 리셋 시키는 기능을 한다. 리셋 구동용 스위치회로(40)는 출력 클럭(CLK1)을 제외한 일부 쉬프트 클럭(CLK3)과 초기화펄스(QRST)에 응답하여, Q 노드의 전위를 턴 오프 레벨로 리셋시킴과 동시에 QB 노드의 전위를 턴 온 레벨로 리셋시킨다. 여기서, 일부 쉬프트 클럭(CLK3)은 출력 클럭(CLK1)을 제외한 나머지 쉬프트 클럭들(CLK2~CLK4) 중에서 출력 클럭(CLK1)과 비 중첩되는 것들 중 어느 하나로 선택될 수 있다.
리셋 구동용 스위치회로(40)는 스위치 TFT Tqrst, 스위치 TFT T4, 및 스위치 TFT T3를 포함할 수 있다.
스위치 TFT Tqrst는 초기화펄스(QRST)에 따라 턴 온 되어 Q 노드의 전위를 턴 오프 레벨로 리셋 시킨다. 스위치 TFT Tqrst의 제어전극은 초기화펄스(QRST)의 입력단에, 제1 전극은 Q 노드에, 그리고 제2 전극은 고전위 전압(VGH)의 입력단에 각각 접속된다. 스위치 TFT T4는 일부 쉬프트 클럭(CLK3)에 따라 턴 온 되어 QB 노드의 전위를 턴 온 레벨로 리셋 시킨다. 스위치 TFT T4의 제어전극은 일부 쉬프트 클럭(CLK3)의 입력단에, 제1 전극은 저전위 전압(VGL)의 입력단에, 그리고 제2 전극은 QB 노드에 각각 접속된다. 스위치 TFT T3는 QB 노드의 전위에 따라 턴 온 되어 Q 노드의 전위를 턴 오프 레벨로 리셋 시킨다. 스위치 TFT T3의 제어전극은 QB 노드에, 제1 전극은 Q 노드에, 그리고 제2 전극은 고전위 전압(VGH)의 입력단에 각각 접속된다.
셋 구동용 스위치회로(50)는 스타트펄스(Vst)에 응답하여, Q 노드의 전위를 턴 온 레벨로 셋 시킴과 동시에 QB 노드의 전위를 턴 오프 레벨로 셋시킨다. 이러한 셋 구동용 스위치회로(50)는 도 4와 같이 스위치 TFT T1으로 구현될 수 있다. 스위치 TFT T1의 제어전극은 스타트펄스(Vst)의 입력단에, 제1 전극은 저전위 전압(VGL)의 입력단에, 그리고 제2 전극은 Q 노드에 각각 접속된다.
셋 구동용 스위치회로(50)는 도 5와 같이 스위치 TFT T2, 스위치 TFT T5, 및 스위치 TFT T8를 더 포함하여 구현될 수도 있다. 스위치 TFT T2의 제어전극은 쉬프트 클럭(CLK4)의 입력단에, 제1 전극은 스위치 TFT T1의 제2 전극에, 그리고 제2 전극은 Q 노드에 각각 접속된다. 스위치 TFT T5의 제어전극은 스타트펄스(Vst)의 입력단에, 제1 전극은 QB 노드에, 그리고 제2 전극은 고전위 전압(VGH)의 입력단에 각각 접속된다. 스위치 TFT T8의 제어전극은 Q 노드에, 제1 전극은 QB 노드에, 그리고 제2 전극은 고전위 전압(VGH)의 입력단에 각각 접속된다.
도 6a 내지 도 6c는 메인 초기화 기간에서 스테이지들의 1차 초기화 동작을 설명하기 위한 도면들이다.
메인 초기화 기간에서 초기화펄스(QRST)가 먼저 턴 온 레벨로 입력되고, 이어서 쉬프트 클럭들(CLK1~CLK4)이 동시에 턴 온 레벨로 입력된다. 스테이지들(STG)은 메인 초기화 기간에서 동시에 리셋되며, 그 결과 스테이지들(STG) 각각의 Q 노드는 턴 오프 레벨의 고전위 전압(VGH)으로, QB 노드는 턴 온 레벨의 저전위 전압(VGL)으로, 그리고 출력 노드는 턴 오프 레벨의 고전위 전압(VGH)으로 1차 초기화된다.
도 7a 내지 도 10c는 보조 초기화 기간에서 스테이지들의 2차 초기화 동작을 설명하기 위한 도면들이다.
도 7a 내지 도 7c는 제1 보조 초기화 기간에서 일부 스테이지들의 2차 초기화 동작을 보여준다.
제1 보조 초기화 기간에서 쉬프트 클럭(CLK4)이 턴 온 레벨로 입력되며, 이러한 쉬프트 클럭(CLK4)에 따라 다수의 제4k+2(k는 0을 포함한 양의 정수) 스테이지들(STG2,STG6,...)이 동시에 리셋되며, 그 결과 제4k+2 스테이지들(STG2,STG6,...) 각각의 Q 노드는 턴 오프 레벨의 고전위 전압(VGH)으로, QB 노드는 턴 온 레벨의 저전위 전압(VGL)으로, 그리고 출력 노드는 턴 오프 레벨의 고전위 전압(VGH)으로 2차 초기화된다. 한편, 제4k+1, 제4k+3, 및 제4k+4 스테이지들은 상기 1차 초기화된 상태를 유지한다.
도 7a 내지 도 10c는 보조 초기화 기간에서 스테이지들의 2차 초기화 동작을 설명하기 위한 도면들이다.
도 8a 내지 도 8c는 제2 보조 초기화 기간에서 일부 스테이지들의 2차 초기화 동작을 보여준다.
제2 보조 초기화 기간에서 쉬프트 클럭(CLK1)이 턴 온 레벨로 입력되며, 이러한 쉬프트 클럭(CLK1)에 따라 다수의 제4k+3 스테이지들(STG3,STG7,...)이 동시에 리셋되며, 그 결과 제4k+3 스테이지들(STG3,STG7,...) 각각의 Q 노드는 턴 오프 레벨의 고전위 전압(VGH)으로, QB 노드는 턴 온 레벨의 저전위 전압(VGL)으로, 그리고 출력 노드는 턴 오프 레벨의 고전위 전압(VGH)으로 2차 초기화된다. 한편, 제4k+1 및 제4k+4 스테이지들은 상기 1차 초기화된 상태를 유지하고, 제4k+2 스테이지들은 상기 2차 초기화된 상태를 유지한다.
도 9a 내지 도 9c는 제3 보조 초기화 기간에서 일부 스테이지들의 2차 초기화 동작을 보여준다.
제3 보조 초기화 기간에서 쉬프트 클럭(CLK2)이 턴 온 레벨로 입력되며, 이러한 쉬프트 클럭(CLK2)에 따라 다수의 제4k+4 스테이지들(STG4,STG8,...)이 동시에 리셋되며, 그 결과 제4k+4 스테이지들(STG4,STG8,...) 각각의 Q 노드는 턴 오프 레벨의 고전위 전압(VGH)으로, QB 노드는 턴 온 레벨의 저전위 전압(VGL)으로, 그리고 출력 노드는 턴 오프 레벨의 고전위 전압(VGH)으로 2차 초기화된다. 한편, 제4k+1 스테이지들은 상기 1차 초기화된 상태를 유지하고, 제4k+2 및 제4k+3 스테이지들은 상기 2차 초기화된 상태를 유지한다.
도 10a 내지 도 10c는 제4 보조 초기화 기간에서 일부 스테이지들의 2차 초기화 동작을 보여준다.
제4 보조 초기화 기간에서 쉬프트 클럭(CLK3)이 턴 온 레벨로 입력되며, 이러한 쉬프트 클럭(CLK3)에 따라 다수의 제4k+1 스테이지들(STG1,STG5,...)이 동시에 리셋되며, 그 결과 제4k+1 스테이지들(STG1,STG5,...) 각각의 Q 노드는 턴 오프 레벨의 고전위 전압(VGH)으로, QB 노드는 턴 온 레벨의 저전위 전압(VGL)으로, 그리고 출력 노드는 턴 오프 레벨의 고전위 전압(VGH)으로 2차 초기화된다. 한편, 제4k+2 내지 제4k+4 스테이지들은 상기 2차 초기화된 상태를 유지한다.
본 발명은 이와 같은 방법으로 보조 초기화 기간에서 초기화 동작을 다수회 더 반복할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 11: 타이밍 콘트롤러
12: 소스 드라이브 IC 13: 레벨 쉬프터
14: 게이트 쉬프트 레지스터 15: 인쇄회로보드

Claims (8)

  1. 표시패널;
    스타트펄스, 초기화펄스, 및 N(N은 2이상의 정수)상 쉬프트 클럭들을 소정 전압으로 레벨 쉬프팅하는 레벨 쉬프터; 및
    상기 표시패널의 스캔라인들에 각각 접속되는 다수의 스테이지들을 포함하며, 상기 스타트펄스에 따라 정해지는 구동 기간 내에서 상기 스타트펄스를 상기 쉬프트 클럭들에 따라 쉬프트시켜 순차적으로 스캔펄스를 출력하는 게이트 쉬프트 레지스터를 구비하고;
    상기 구동 기간에 앞선 초기화 기간 내에서 상기 스테이지들은 상기 초기화펄스와 상기 쉬프트 클럭들에 의해 동시에 리셋되고;
    상기 초기화 기간은, 상기 초기화펄스가 턴 온 레벨로 유지되는 메인 초기화 기간과, 상기 초기화펄스가 턴 오프 레벨로 유지되는 보조 초기화 기간으로 이루어지며;
    상기 쉬프트 클럭들은, 상기 메인 초기화 기간 내에서 상기 초기화펄스보다 소정 시간 만큼 늦게 동시에 턴 온 레벨로 입력되는 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    턴 온 레벨을 갖는 상기 초기화펄스의 온 펄스폭은, 턴 온 레벨을 갖는 쉬프트 클럭들의 온 펄스폭에 비해 넓은 것을 특징으로 하는 표시장치.
  3. 제 1 항에 있어서,
    상기 보조 초기화 기간 내에서, 상기 쉬프트 클럭들은 서로 간에 소정의 위상차를 두고 순차적으로 턴 온 레벨로 입력되는 것을 특징으로 하는 표시장치.
  4. 제 1 항에 있어서,
    상기 스테이지들 각각은,
    상기 쉬프트 클럭들 중 스캔펄스로 출력되는 출력 클럭의 입력단과 출력노드 사이에 접속되어 Q 노드의 전위에 따라 스위칭되는 풀업 TFT T6;
    고전위 전압의 입력단과 상기 출력노드 사이에 접속되어 QB 노드의 전위에 따라 스위칭되는 풀다운 TFT T7; 및
    저전위 전압의 입력단과 상기 Q 노드 사이에 접속되어 상기 스타트펄스에 따라 스위칭되어 상기 Q 노드를 셋 시키는 스위치 TFT T1;
    상기 초기화 기간에서, 상기 출력 클럭을 제외한 일부 쉬프트 클럭과 상기 초기화펄스에 응답하여, 상기 Q 노드의 전위를 턴 오프 레벨로 리셋시킴과 동시에 상기 QB 노드의 전위를 턴 온 레벨로 리셋시키는 리셋 구동용 스위치회로를 포함하는 것을 특징으로 하는 표시장치.
  5. 제 4 항에 있어서,
    상기 리셋 구동용 스위치회로는,
    상기 초기화펄스에 따라 턴 온 되어 상기 Q 노드의 전위를 턴 오프 레벨로 리셋 시키는 스위치 TFT Tqrst;
    상기 일부 쉬프트 클럭에 따라 턴 온 되어 상기 QB 노드의 전위를 턴 온 레벨로 리셋 시키는 스위치 TFT T4; 및
    상기 QB 노드의 전위에 따라 턴 온 되어 상기 Q 노드의 전위를 턴 오프 레벨로 리셋 시키는 스위치 TFT T3를 포함하는 것을 특징으로 하는 표시장치.
  6. 표시패널의 스캔라인들에 각각 접속되는 다수의 스테이지들을 포함하여 정해진 구동 기간 내에서 스캔펄스를 순차적으로 발생하는 표시장치의 게이트 쉬프트 레지스터 초기화방법에 있어서,
    스타트펄스, 초기화펄스, 및 N(N은 2이상의 정수)상 쉬프트 클럭들을 포함한 제어신호를 출력하는 단계; 및
    상기 구동 기간에 앞선 초기화 기간 내에서 상기 초기화펄스와 상기 쉬프트 클럭들을 기반으로 상기 스테이지들을 동시에 리셋시키는 단계를 포함하고;
    상기 초기화 기간은, 상기 초기화펄스가 턴 온 레벨로 유지되는 메인 초기화 기간과, 상기 초기화펄스가 턴 오프 레벨로 유지되는 보조 초기화 기간으로 이루어지며;
    상기 쉬프트 클럭들은, 상기 메인 초기화 기간 내에서 상기 초기화펄스보다 소정 시간 만큼 늦게 동시에 턴 온 레벨로 입력되는 것을 특징으로 하는 표시장치의 게이트 쉬프트 레지스터 초기화방법.
  7. 제 6 항에 있어서,
    턴 온 레벨을 갖는 상기 초기화펄스의 온 펄스폭은, 턴 온 레벨을 갖는 쉬프트 클럭들의 온 펄스폭에 비해 넓은 것을 특징으로 하는 표시장치의 게이트출력 초기화방법.
  8. 제 6 항에 있어서,
    상기 보조 초기화 기간 내에서, 상기 쉬프트 클럭들은 서로 간에 소정의 위상차를 두고 순차적으로 턴 온 레벨로 입력되는 것을 특징으로 하는 표시장치의 게이트 쉬프트 레지스터 초기화방법.
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