KR20160005290A

KR20160005290A - 표시장치

Info

Publication number: KR20160005290A
Application number: KR1020140083973A
Authority: KR
Inventors: 유욱상
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-07-04
Filing date: 2014-07-04
Publication date: 2016-01-14
Also published as: KR102200297B1

Abstract

본 발명의 표시장치는 게이트라인을 포함하는 표시패널, 게이트 스타트 펄스 및 게이트 쉬프트 클럭들에 대응하여 게이트펄스를 쉬프트하여 상기 게이트라인에 제공하는 쉬프트 레지스터 및 상기 게이트 스타트 펄스 및 상기 클럭신호들의 타이밍을 제어하는 타이밍 콘트롤러를 포함하고, 상기 타이밍 콘트롤러는 수직 블랭크 기간에 상기 게이트 스타트 펄스를 상기 쉬프트 레지스터로 출력한다.

Description

표시장치{Display Device}

본 발명은 표시장치에 관한 것이다.

표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 게이트펄스가 순차적으로 공급된다. 게이트펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 게이트펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다.

평판표시장치의 게이트라인들에 게이트펄스를 공급하기 위한 게이트 구동부는 통상 다수의 게이트 집적회로(Integrated Circuit, 이하 "IC"라 함)를 포함한다. 게이트 드라이브 IC 각각은 게이트펄스를 순차적으로 출력하여야 하기 때문에 기본적으로 쉬프트 레지스터를 포함하며, 표시패널의 구동특성에 따라 쉬프트 레지스터의 출력 전압을 조정하기 위한 회로들과 출력 버퍼들을 포함할 수 있다.

표시패널의 해상도가 늘어나고 표시패널의 크기가 커지면서, 게이트펄스에 의한 스캔 구간을 확보하는 것이 중요시되고 있다. 또한, 스캔 구간을 확보하면서도 부수적인 문제점을 개선하기 위한 방안이 모색되어야 한다.

상술한 문제점을 해결하기 위해서 본 발명에 의한 표시장치는 스캔 구간을 확보하면서도, 그로 인해 유도될 수 있는 부작용을 개선할 수 있는 표시장치를 제공하기 위한 것이다.

상술한 과제 해결 수단으로 본 발명의 표시장치는 게이트라인을 포함하는 표시패널, 게이트 스타트 펄스 및 게이트 쉬프트 클럭들에 대응하여 게이트펄스를 쉬프트하여 상기 게이트라인에 제공하는 쉬프트 레지스터 및 상기 게이트 스타트 펄스 및 상기 클럭신호들의 타이밍을 제어하는 타이밍 콘트롤러를 포함하고, 상기 타이밍 콘트롤러는 수직 블랭크 기간에 상기 게이트 스타트 펄스를 상기 쉬프트 레지스터로 출력한다.

본 발명은 게이트펄스의 폭을 1수평주기 보다 길게 하여 게이트펄스를 안정적으로 제공할 수 있다. 또한 게이트 스타트 펄스를 수직 블랭크 기간에 쉬프트 레지스터에 제공하고, 이를 바탕으로 게이트펄스를 출력하기 때문에 게이트펄스의 출력 타이밍을 빠르게 할 수 있다. 즉, 프레임의 시작 이후부터 게이트펄스의 출력까지의 기간을 줄임으로써, 프레임의 시작 구간에서 데이터를 저장하기 위한 라인 메모리의 개수를 줄일 수 있다.

도 1은 표시장치의 구성을 나타내는 도면.
도 2는 표시패널의 더미라인 및 게이트라인의 개략적으로 나타내는 도면.
도 3은 실시 예에 의한 쉬프트 레지스터를 나타내는 도면.
도 4는 실시 예에 의한 쉬프트 레지스터의 스테이지를 나타내는 도면ㄷ.
도 5는 스테이지의 입력 및 출력 신호를 나타내는 파형도.
도 6은 수직 블랭크 기간 동안에, Q노드에서의 전압레벨을 나타내는 도면.

이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 데이터 구동회로(120), 레벨 쉬프터(150), 쉬프트 레지스터(130) 및 타이밍 콘트롤러(110) 등을 구비한다.

표시패널(100)은 서로 교차되는 데이터라인들 및 스캔라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 등을 이용할 수 있다. 특히, 표시패널(100)은 도 2에서 보는 바와 같이, n 개의 게이트라인(G1~Gn) 이외에, 제1 내지 제6 더미라인(dummy1~dummy6)을 포함한다. 제1 내지 제6 더미라인(dummy1~dummy6)은 게이트라인(G1~Gn)들을 오버랩 구동하기 위한 것으로, 화소들과는 연결되지 않는다. 제1 내지 제3 더미라인(dummy1~dummy3)은 제1 게이트라인(G1) 이전 수평라인에 형성되며, 제4 내지 제6 더미라인(dummy4~dummy6)은 제n 게이트라인(Gn) 이후의 수평라인에 형성된다.

데이터 구동회로는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.

스캔 구동회로는 타이밍 콘트롤러(110)와 표시패널(100)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(150), 및 게이트 쉬프트 레지스터(130)를 구비한다.

레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 6 상 게이트쉬프트클럭들(CLK1~CLK6)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다.

게이트 쉬프트 레지스터(130)는 게이트 스타트 펄스(VST)를 게이트쉬프트클럭(CLK1~CLK6)에 맞추어 쉬프트시켜 순차적으로 캐리신호(Cout)와 스캔펄스(Gout)를 출력하는 스테이지들로 구성된다.

스캔 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성되거나 TAB 방식으로 표시패널(100)의 게이트라인들과 타이밍 콘트롤러(110) 사이에 연결될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 PCB(140) 상에 실장되고, 게이트 쉬프트 레지스터(130)는 표시패널(100)의 하부기판 상에 형성될 수 있다.

타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(120)로 전송한다.

타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.

스캔 타이밍 제어신호는 게이트 스타트 펄스(VST) 및 게이트쉬프트클럭(CLK1~CLK6) 등을 포함한다. 게이트 스타트 펄스(VST)는 게이트 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 본 발명에 의한 게이트 스타트 펄스(VST)는 수직 블랭크 기간에 제공된다. 게이트 스타트 펄스(VST)는 쉬프트 레지스터(130)의 제1 더미 스테이지(DST1)의 Q노드(Q)를 충전시킨다. 즉, 본 발명은 프레임의 시작 이전에 수직 블랭크 기간에 제1 더미 스테이지(DST1)의 Q노드(Q)를 충전시킨다.

게이트쉬프트클럭(CLK1~CLK6)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 게이트 쉬프트 레지스터(130)에 입력되며, 게이트 스타트 펄스(VST)를 쉬프트시키기 위한 클럭신호로 이용된다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다.

도 3은 본 발명에 의한 게이트 쉬프트 레지스터(130)를 나타내는 도면이다.

도 3을 참조하면, 본 발명에 의한 게이트 쉬프트 레지스터(130)는 제1 내지 제6 더미 스테이지(DST1~DST6)와 종속적으로 접속된 다수의 스테이지(ST1~STn, n은 2 이상의 자연수)을 구비한다. 제1 스테이지(ST1) 이전단에 형성되는 제1 내지 제3 더미 스테이지(DST1~DST3)은 제1 내지 제3 더미펄스(dummy1~dummy3)를 출력하기 위한 것이다. 제n 스테이지(STn) 이후단에 형성되는 제4 내지 제6 더미 스테이지(미도시)는 제4 내지 제6 더미펄스를 출력한다.

그리고 스테이지들(ST1~STn)은 각각은 제1 내지 제n 게이트펄스(Gout1~Goutn)를 출력한다. 게이트펄스는 표시장치의 스캔라인들에 인가됨과 동시에, 전단 스테이지와 후단 스테이지로 전달되는 캐리신호 역할을 겸한다. 더미펄스는 표시장치의 스캔라인들에는 인가되지 않고, 전단 스테이지와 후단 스테이지로 전달되는 캐리신호 역할만 한다.

이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제k(k는 1<k<n 인 자연수) 스테이지(STk)을 기준으로, 전단 스테이지는 제1 스테이지(ST1) 내지 제k-1 스테이지(ST(k-1)), 제1 내지 제3 더미 스테이지(DST1~DST3) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k(1<k<n) 스테이지(STk)을 기준으로, 후단 스테이지는 제k+1 스테이지(ST(k+1)) 내지 제n 스테이지 중 어느 하나를 지시한다.

제1 내지 제3 더미 스테이지들(DST1~DST3)은 제1 스테이지(ST1)의 전단 스테이지이고, 후단 스테이지에 입력될 캐리신호를 출력한다.

게이트 쉬프트 레지스터(130)는 스캔펄스(Gout(1)~Gout(n))를 순차적으로 출력한다. 이를 위하여, 제1 더미 스테이지(DST1) 및 제n 스테이지(DSTn)에는 순차적으로 지연되는 i 상 게이트쉬프트클럭들 중에 1 개의 게이트쉬프트클럭이 입력된다. 그리고 제1 내지 제n 스테이지들(ST1~STn)과 제2 더미 스테이지(DST(2))에는 순차적으로 지연되는 i(i는 양의 짝수) 상 게이트쉬프트클럭들 중에 2 개의 게이트쉬프트클럭들이 입력된다.

게이트쉬프트클럭들은 240Hz 이상의 고속 구동시 충분한 충전시간 확보를 위해 6 상 이상으로 구현될 수 있다. 이하에서 설명할 6상 게이트쉬프트클럭들(CLK1~CLK6)은 각각 1 수평기간보다 큰 펄스 폭을 가지고, 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다.

도 4는 도 3에 i(i는 2<i<n인 자연수)스테이지의 회로 구성의 실시 예를 나타내는 도면이다.

도 4를 참조하면, 제i 스테이지(DSTi)는 풀업 트랜지스터(Pull-up transistor, T1), 풀다운 프랜지스터(Pull-down transistor, T2) 및 노드 제어회로(NCON)를 포함한다.

풀업 트랜지스터(T1)는 Q 노드 전압에 따라 제i(n 이하의 자연수) 클럭신호(CLKi)의 게이트 하이 전압(VGH)을 출력한다. 풀다운 트랜지스터(T2)는 QB 노드 전압에 따라 출력 전압을 저전위 전압(VSS)까지 방전시킨다.

노드 제어회로(NCON)는 Q 노드와 QB 노드를 제어하는 노드 제어회로(NCON)를 포함한다. 노드 제어회로(NCON)는 스타트펄스(VST) 또는 이전 스테이지의 출력 전압으로 Q노드와 QB 노드를 충/방전시켜 풀업 트랜지스터(T1)와 풀다운 트랜지스터(T2)의 게이트전압을 제어한다. 노드제어회로(NCON)는 제i-1 클럭신호(CLKi-1)에 응답하여 스타트펄스(VST) 또는 이전 스테이지의 출력 전압으로 Q노드를 충전시킨 후에 제i 클럭신호(CLKi)에 응답하여 풀업 트랜지스터(T1)의 게이트전압을 충분히 상승시켜 풀업 트랜지스터(T1)를 통해 출력 전압을 상승시킨다. 노드 제어회로(NCON)는 제i+1 클럭신호(CLKi+1)에 응답하여 QB 노드를 충전시켜 풀다운 트랜지스터(T2)를 통해 출력 전압을 방전시킬 수 있다.

도 4는 스테이지(ST1~STn) 및 더미 스테이지들(DST1~DST3)의 입력 및 출력 신호를 보여 준다. 스테이지(ST1~STn) 및 더미 스테이지들(DST1~DST3)의 쉬프트 동작을 도 4 및 도 5를 결부하여 단계적으로 설명하면 다음과 같다.

수직 블랭크 기간 동안에, 타이밍 콘트롤러(110)는 이전 프레임인 (k-1) 프레임의 데이터 인에이블 신호(DE)를 입력받은 이후에 게이트 스타트 펄스(VST)를 출력한다. 제1 더미 스테이지(DST1) 노드 제어회로(NCON)의 Q노드(Q)는 로직 하이(H)에 해당하는 게이트 스타트 펄스(VST)의 전위에 대응하여 충전된다. 그리고 노드 제어회로(NCON)의 Q노드(Q)가 충전된다고 할지라도, 수직 블랭크 기간에는 클럭 신호가 출력되지 않기 때문에 Q노드(Q)는 부트스트랩핑(bootstrapping)되지 않는다. 결국 수직 블랭크 기간 동안에 노드 제어회로(NCON)의 Q노드(Q)는 프리 챠징(precharging)되지만, 제1 더미 스테이지(DST1)는 게이트펄스를 출력하지 않는다.

수직 블랭크 기간에 이어서 제k 프레임기간의 데이터 인에이블 신호(DE)가 인가될 때에, 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 6 상 게이트쉬프트클럭들(CLK1~CLK6)의 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅하여, 제1 내지 제6 게이트쉬프트클럭(CLK1~CLK6)까지 순차적으로 지연되는 순환 클럭을 생성한다. 제1 내지 제6 게이트쉬프트클럭(CLK1~CLK6)은 각각 2수평기간(2H) 이상의 폭으로 설정될 수 있다. 일례로 도면에서와 같이, 제1 내지 제6 게이트쉬프트클럭(CLK1~CLK6)은 3수평기간(3H)으로 설정될 수 있다.

먼저 제1 내지 제3 수평기간(T1~T3) 동안에, 쉬프트 레지스터(130)의 제1 더미스테이지(DST1)의 노드 제어회로(NCON)는 게이트 스타트 펄스(VST)의 출력전압으로 Q노드(Q)를 충전한다. 그리고 제1 더미스테이지(DST1)의 풀업 트랜지스터(T1)는 드레인전극을 통해서 제4 게이트쉬프트클럭(CLK4)을 제공받는다. Q노드(Q)의 전압은 제4 게이트쉬프트클럭(CLK4)에 응답하여 게이트 하이 전압(VGH)보다 높은 전압레벨로 상승하고, 이에 따라서 풀업 트랜지스터(T1)는 턴-온된다. 따라서 제1 더미스테이지(DST1)는 풀업 트랜지스터(T1)를 통해서 제1 더미펄스(Dout1)를 출력한다.

제1 내지 제3 수평기간(T1~T3)의 종료 시점에, 노드 제어회로(NCON)는 제1 게이트쉬프트클럭(CLK1)에 응답하여 QB노드(QB)를 충분히 충전시켜 풀다운 트랜지스터(T2)를 경유하여 출력 전압을 방전한다.

이와 유사하게, 제2 내지 제4 수평기간(T2~T4) 동안에, 제2 더미스테이지(DST2)의 노드제어회로(NCON)는 제1 더미스테이지(DST1)에서 출력하는 제1 더미펄스(Dout1)를 캐리신호로 제공받아서 Q노드(Q)를 충전한다. 제2 더미스테이지(DST2)의 풀업 트랜지스터(T1)는 드레인전극을 통해서 제5 게이트쉬프트클럭(CLK5)을 제공받아서 Q노드(Q)를 충분히 충전한다. 그리고 제4 더미스테이지(DST4)는 풀업 트랜지스터(T1)를 통해서 제2 더미펄스(Dout2)를 출력한다.

이러한 방법으로 제3 내지 제5 수평기간(T3~T5) 동안에, 쉬프트 레지스터(130)는 제6 게이트쉬프트클럭(CLK6)에 응답하여 제3 더미펄스(Dout3)를 출력한다.

그리고 제4 내지 제6 수평기간(T4~T6) 동안에, 제1 스테이지(DST1)는 제3 더미펄스(Dout3)를 캐리신호로 제공받아서 Q노드(Q)를 충전시키고, 제1 게이트쉬프트클럭(CLK1)에 응답하여 Q노드(Q)가 턴-온될 때 제1 게이트펄스(Gout1)를 출력한다.

이와 마찬가지로, 제5 내지 제7 수평기간(T5~T7) 동안에, 제2 스테이지(DST2)는 제2 게이트쉬프트클럭(CLK)에 응답하여 제2 게이트펄스(Gout2)를 출력한다. 제6 내지 제8 수평기간(T6~T8) 동안에 제3 스테이지(ST3)는 제3 게이트쉬프트클럭(CLK3)에 응답하여 제3 게이트펄스(Gout3)를 출력한다.

이와 같이, 본 발명의 실시 예에 의한 표시장치는 1수평기간(1H) 보다 긴 게이트펄스 예컨대 3수평기간(3H)의 길이를 갖는 게이트펄스를 이용하여 수평라인을 스캔하기 때문에, 스캔 타이밍의 마진을 넓혀서 스캔 동작을 안정적으로 할 수 있다.

특히, 본 발명의 실시 예에 의한 표시장치는 수직블랭크 기간 동안에 게이트 스타트 펄스(VST)를 쉬프트 레지스터(130)에 제공하여, 수직블랭크 기간 동안에 더미라인을 프리 챠지할 수 있다. 즉, 첫 번째 데이터 인에이블 신호(DE)가 입력되는 제1 수평기간(T1)에 더미라인을 프리챠지 할 수 있기 때문에, 데이터 인에이블 신호(DE)의 입력시점과 제1 게이트펄스(Gout1)의 출력시점 간의 폭을 줄일 수 있다. 이에 따라서, 본 발명의 실시 예에 의한 표시장치는 데이터 인에이블 신호(DE)가 입력된 이후에 제1 게이트펄스(Gout1)가 출력되기 이전까지의 데이터를 저장하기 위한 라인 메모리의 개수를 줄일 수 있다.

예컨대, 수직 블랭크 기간이 종료된 이후에 게이트 스타트 펄스(VST)를 쉬프트 레지스터(130)에 제공하여 프리챠지를 수행하면, 쉬프트 레지스터(130)의 프리챠지는 데이터 인에이블 신호(DE)의 입력시점과 동시에 수행된다. 따라서 프레임의 시작부터 제1 게이트펄스(Gout1)의 출력까지의 기간은 게이트 스타트 펄스(VST)의 수평주기와 복수의 더미펄스를 출력하기 위한 수평주기 및 제1 게이트펄스(Gout1)의 수평주기를 합한 기간 이후가 된다. 만약 게이트 스타트 펄스(VST) 및 게이트펄스가 3수평주기(3H)의 폭을 갖고, 3개의 더미라인을 사용한다면, 제1 게이트펄스(Gout1)의 출력 타이밍은 프레임 시작부터 8수평주기(8H) 이후가 된다. 결국, 데이터 인에이블 신호(DE)와 동시에 게이트 스타트 펄스(VST)를 쉬프트 레지스터(130)에 인가하는 방법을 이용하면, 8수평주기(8H)의 데이터를 저장하기 위한 라인 메모리가 필요하다.

반면에, 본 발명은 쉬프트 레지스터(130)의 프리챠지를 데이터 인에이블 신호(DE)가 입력되기 이전의 수직 블랭크 기간에 수행한다. 따라서, 제1 게이트펄스(Gout1)의 출력 타이밍은 더미펄스를 출력하기 위한 시간 및 제1 게이트펄스(Gout1)의 수평주기를 합한 기간이 이후가 된다. 만약 게이트 스타트 펄스(VST) 및 게이트펄스가 3수평주기(3H)의 폭을 갖고, 3개의 더미라인을 사용한다면, 제1 게이트펄스(Gout1)의 출력 타이밍은 프레임 시작부터 5수평주기(5H) 이후가 된다. 즉, 수직 블랭크 기간에 게이트 스타트 펄스(VST)를 쉬프트 레지스터(130)에 인가하는 본 발명의 표시장치에 의하면, 5수평주기(5H)의 데이터를 저장하기 위한 라인 메모리가 필요하다.

도 6은 수직 블랭크 기간 동안의 Q노드(Q)의 전압레벨을 나타내는 도면이다. 도 6에서 제1 그래프(①)는 본 발명의 실시 예에 의한 것을 나타내고, 제2 그래프(②)는 게이트 스타트 펄스(VST)를 데이터 인에이블 신호(DE)의 입력시간에 제공하였을 때에 해당하는 비교예이다.

도 6에서와 같이, 본 발명의 실시 예에 의하면, 수직 블랭크 기간 동안에 게이트 스타트 펄스(VST)를 제공하기 때문에, 제1 그래프(①)의 프리챠지 구간(w1)은 제2 그래프(②)의 프리챠지 구간(w2)에 비하여 매우 길다. 즉, 본 발명의 실시 예는 데이터 인에이블 신호(DE)의 입력과 동시에 게이트 스타트 펄스(VST)를 입력하는 비교 예에 비해서 프리챠지 구간을 길게 확보할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동부 130, 140: 게이트 구동부

Claims

게이트라인을 포함하는 표시패널;
게이트 스타트 펄스 및 게이트 쉬프트 클럭들에 대응하여 게이트펄스를 쉬프트하여 상기 게이트라인에 제공하는 쉬프트 레지스터; 및
상기 게이트 스타트 펄스 및 상기 클럭신호들의 타이밍을 제어하는 타이밍 콘트롤러;를 포함하고,
상기 타이밍 콘트롤러는 수직 블랭크 기간에 상기 게이트 스타트 펄스를 상기 쉬프트 레지스터로 출력하는 표시장치.
제 1 항에 있어서,
상기 타이밍 콘트롤러는 1수평주기보다 긴 폭을 갖는 상기 게이트 쉬프트 클럭을 출력하는 표시장치.
제 1 항에 있어서,
상기 표시패널은 하나 이상의 더미라인을 더 포함하고,
상기 게이트 쉬프트 레지스터는 상기 더미라인에 더미펄스를 제공하는 표시장치.
제 1 항에 있어서,
상기 쉬프트 레지스터는
게이트 스타트 펄스 또는 이전단 스테이지의 출력에 대응하여, Q노드 및 QB노드를 제어하는 노드 제어회로;
상기 Q노드 전압에 따라서 게이트 쉬프트 클럭의 게이트 하이전압을 출력하는 풀업 트랜지스터; 및
상기 QB노드 전압에 따라서 출력전압을 저전위 전압까지 방전시키는 풀다운 트랜지스터;를 포함하는 표시장치.