CN107886886B - 选通驱动器和具有该选通驱动器的显示装置 - Google Patents

选通驱动器和具有该选通驱动器的显示装置 Download PDF

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Abstract

本公开涉及选通驱动器和具有该选通驱动器的显示装置。一种显示装置包括：像素阵列、定时控制器、Q节点控制信号输入线和移位寄存器。在所述像素阵列中，限定有数据线和选通线并且像素被布置成矩阵。所述定时控制器输出起始信号和第一复位信号。所述Q节点控制信号输入线接收所述起始信号和所述第一复位信号。所述移位寄存器包括级联连接的多个级，并且依次提供施加至所述选通线的虚拟选通脉冲或选通脉冲。

Description

选通驱动器和具有该选通驱动器的显示装置
技术领域
本发明涉及一种能够使显示面板周围的边框减小的选通驱动器以及具有该选通驱动器的显示装置。
背景技术
在显示装置中，数据线和选通线被布置为以直角交叉，并且像素被布置成矩阵。将要显示的视频数据电压被施加至数据线，并且选通脉冲被依次提供给选通线。向被提供选通脉冲的显示线上的像素提供视频数据电压，并且随着所有显示线被选通脉冲依次扫描，视频数据被显示。
用于将选通脉冲提供给显示装置上的选通线的选通驱动器通常包括多个选通集成电路(在下文中，称为“IC”)。因为每个选通驱动IC必须依次输出选通脉冲，所以每个选通驱动IC基本上包括移位寄存器，并且可包括用于根据显示面板的驱动特性来调整移位寄存器的输出电压的电路和输出缓冲器。
在显示装置中，生成选通脉冲(即，扫描信号)的选通驱动器可在显示面板的不显示图像的边框区域中以由薄膜晶体管的组合组成的面板中选通(在下文中，称为“GIP”)的形式来实现。GIP型选通驱动器具有与选通线的数目对应的多个级，并且所述多个级在一对一的基础上将选通脉冲输出到对应的选通线。
GIP型移位寄存器可降低驱动电路的制造成本，这是因为它可代替选通驱动IC。然而，GIP电路的不断增加的复杂性经常会增加施加至GIP电路的驱动信号的数目。向GIP施加更多的驱动信号需要更多的信号线来施加这些驱动信号中的每一个。这导致显示面板周围的边框的尺寸增加。
发明内容
本发明的示例性实施方式提供了一种显示装置，该显示装置包括：像素阵列、定时控制器、Q节点控制信号输入线和移位寄存器。在所述像素阵列中，限定有数据线和选通线并且像素被布置成矩阵。所述定时控制器输出起始信号和第一复位信号。所述Q节点控制信号输入线接收所述起始信号和所述第一复位信号。所述移位寄存器包括级联连接的多个级，并且依次提供施加至所述选通线的虚拟选通脉冲或选通脉冲。所述多个级中的每一级包括上拉晶体管以及第一晶体管和第二晶体管。所述上拉晶体管响应于Q节点处的电压来使用施加至所述上拉晶体管的漏极的时钟信号对该级的输出端进行充电。所述第一晶体管响应于从所述Q节点控制信号输入线施加的所述起始信号或前一级的输出端处的电压来使用高电位电压对所述Q节点进行充电。所述第二晶体管响应于从所述Q节点控制信号输入线施加的所述第一复位信号或后一级的输出端处的电压来将所述Q节点放电至低电位电压。施加所述高电位电压的高电位电压输入线在所述第一复位信号正被施加的同时保持所述低电位电压。
附图说明
附图被包括以提供对本发明的进一步理解，并且被并入本说明书中并构成本说明书的一部分，附图例示了本发明的实施方式，并且与本说明书一起用来解释本发明的原理。在附图中：
图1是根据本发明的显示装置的框图；
图2是示出根据本发明的级的图；
图3是示出施加至Q节点控制信号输入线的信号的定时的图；
图4是示出图2的第一虚拟级的图；
图5是示出图2的第一级至第n级和第二虚拟级的图；以及
图6是示出移位寄存器的驱动信号和输出的定时图。
具体实施方式
在下文中，将参照附图详细地描述本发明的示例性实施方式。在整个说明书中，相同的附图标记基本表示相同的组件。在描述本发明时，当认为与本发明相关的已知功能或配置可能不必要地模糊本发明的主题时，将省略它们的详细描述。本文使用的元件的术语和名称是为了便于描述而选择的，并且可能与实际产品中使用的名称不同。
在本发明的移位寄存器中，开关元件可被实现为n型或p型MOSFET(金属氧化物半导体场效应晶体管)晶体管。应当注意，尽管以下示例性实施方式例示了n型晶体管，但是本发明不限于此。晶体管是具有栅极、源极和漏极的三电极器件。源极是向晶体管提供载流子的电极。晶体管中的载流子从源极流动。漏极是载流子离开晶体管的电极。也就是说，MOSFET中的载流子从源极流到漏极。在n型MOSFET(NMOS)的情况下，载流子是电子，因此源极电压低于漏极电压，使得电子从源极流到漏极。在n型MOSFET中，由于电子从源极流到漏极，因此电流从漏极流向源极。在p型MOSFET(PMOS)的情况下，载流子是空穴，因此源极电压高于漏极电压，使得空穴从源极流到漏极。在p型MOSFET中，由于空穴从源极流到漏极，因此电流从源极流向漏极。应当注意，MOSFET的源极和漏极的位置不固定。例如，MOSFET的源极和漏极根据施加的电压可互换。在下面的示例性实施方式中，本发明不应受晶体管的源极和漏极的限制。
在本说明书中使用的“导通电压”是指晶体管的工作电压。在本说明书中，针对n型晶体管来描述示例性实施方式，因此将导通电压定义为高电位电压。
图1是根据本发明的示例性实施方式的显示装置的框图。参照图1，本发明的显示装置包括显示面板100、定时控制器110、数据驱动器120以及选通驱动器130和140。
显示面板100包括在其中限定有数据线DL(例如，DL1至DLn)和选通线GL(例如，GL1至GLn、DGL1和DGL2)并且布置有像素的像素阵列100A以及在像素阵列100A周围的形成有各种信号线或焊盘的非显示区域100B。对于显示面板100，可使用液晶显示器(LCD)、有机发光二极管显示器(OLED)、电泳显示器(EPD)等。
定时控制器110通过与视频板连接的LVDS或TMDS接口接收器电路来接收诸如垂直同步信号Vsync、水平同步信号Hsync、数据使能信号DE和点时钟DCLK这样的定时信号。基于输入定时信号，定时控制器110生成用于控制数据驱动器120的操作定时的数据定时控制信号DDC以及用于控制选通驱动器130和140的操作定时的选通定时控制信号GDC。
数据定时控制信号包括源起始脉冲SSP、源采样时钟SSC、极性控制信号POL、源输出使能信号SOE等。源起始脉冲SSP控制数据驱动器120的移位起始定时。源采样时钟SSC是控制数据驱动器120中相对于上升沿或下降沿的数据采样的定时的时钟信号。
选通定时控制信号包括起始脉冲VST、第一复位信号VNEXT、第二复位信号RST、选通时钟CLK等。起始脉冲VST被输入到移位寄存器140的第一级DSTG1中以控制移位起始定时。第一复位信号VNEXT是用于对移位寄存器140的最后一级中的Q节点进行放电的信号。第二复位信号RST是用于在垂直消隐间隔VB内对移位寄存器140的除第一级DSTG1之外的所有级中的Q节点进行放电的信号。选通时钟CLK通过电平移位器130进行电平移位，然后被输入到移位寄存器140中。
数据驱动器120从定时控制器110接收数字视频数据RGB和数据定时控制信号DDC。数据驱动器120响应于数据定时控制信号DDC来将数字视频数据RGB转换为伽马电压以产生数据电压，并且通过数据线DL将数据电压提供到显示面板100。
选通驱动器130和140包括电平移位器130和移位寄存器140。电平移位器130形成在以IC形式连接至显示面板100的印刷电路板(未示出)上。电平移位器130对起始信号VST、第一复位信号VNEXT、第二复位信号RST、选通时钟CLK等进行电平移位，然后将它们提供给移位寄存器140。移位寄存器140包括级联连接的多个级。这些级包括输出虚拟选通脉冲的第一虚拟级DSTG1和第二虚拟级DSTG2以及输出选通脉冲的第一级STG1至第n级STGn。
图2是示出根据本发明的移位寄存器的图。
参照图2，移位寄存器140使用面板中选通(在下文中，称为“GIP”)技术由显示面板100的非显示区域100B中的多个薄膜晶体管(在下文中，称为“TFT”)的组合形成，并依次输出选通脉冲。为此，移位寄存器140包括级联连接的多个级DSTG1、STG1至STGn和DSTG2。
移位寄存器140通过多条信号线接收选通定时控制信号。
高电位电压输入线VDDL连接至级DSTG1、STG1至STGn和DSTG2中设置的第一晶体管的栅极T1_G。如图6所示，高电位电压输入线VDDL在施加第一复位信号VNEXT和第二复位信号RST的时段期间保持低电位电压VSS。
低电位电压输入线VSSL连接至用于对级DSTG1、STG1至STGn和DSTG2的Q节点或QB节点处的电压进行放电的晶体管的源极。
Q节点控制信号输入线QC接收其电压电平通过电平移位器130移位的起始信号VST、第一复位信号VNEXT和第二复位信号RST。起始信号VST以及第一复位信号VNEXT和第二复位信号RST在一帧的不同时段中被施加以导通电压。
图3是示出Q节点控制信号输入线上的电压变化的图。
下面将描述施加至Q节点控制信号输入线QC的信号的定时。
参照图3，帧被划分为有效时段AT和垂直消隐间隔VB。有效时段AT是在显示区域100A中的所有像素上写入1帧数据所花的时间。垂直消隐间隔VB基于VESA(视频电子标准协会)标准包括垂直同步时间VS、垂直前沿FP和垂直后沿BP。
在帧的初始阶段施加起始信号VST。在帧的结尾之前施加第一复位信号VNEXT，并且在垂直消隐间隔VB内施加第二复位信号RST。因此，Q节点控制信号输入线QC在施加起始信号VST、第一复位信号VNEXT和第二复位信号RST的时段期间保持接通电压。在根据本发明的移位寄存器140中，用于施加起始信号VST以及第一复位信号VNEXT和第二复位信号RST的信号线可被集成到单条信号线中，由此减小了设置有移位寄存器140的边框区域的尺寸。
由于起始信号VST以及第一复位信号VNEXT和第二复位信号RST控制不同的晶体管，所以简单地集成信号线可导致晶体管在不期望的定时下操作。这会导致移位寄存器的故障。因此，移动寄存器140需要与常规配置不同的配置。
图4是示出图2的第一虚拟级的配置的图。图5是示出图2的第1级至第n级以及第二虚拟级的配置的图。
参照图2和图4以及图5，移动寄存器140包括级联连接的多个级。在下文中，“前一级”是指位于参考级上方的级。例如，相对于第i级STGi(i为自然数，其中，1<i<n)而言，前一级指示第一虚拟级DSTG1或第(i-1)级STG(i-1)。“后一级”是指位于参考级下方的级。例如，相对于第i级STGi(i为自然数，其中，1<i<n)而言，后一级指示第(i+1)级STG(i+1)或第二虚拟级DSTG2。
移动寄存器140包括第一虚拟级DSTG1和第二虚拟级DSTG2以及第一级STG1至第n级STGn。第一虚拟级DSTG1和第二虚拟级DSTG2分别输出第一虚拟选通脉冲Dout1和第二虚拟选通脉冲Dout2。第一级STG1至第n级STGn分别依次输出第一选通脉冲Gout[1]至第n选通脉冲Gout[n]。
当第一晶体管T1导通时，随着Q节点被预充电，级DSTG1、STG1至STGn和DSTG2开始操作。另外，当第二晶体管T2导通时，随着Q节点被放电，级DSTG1、STG1至STGn和DSTG2被复位。在每帧的垂直消隐间隔内，当第三晶体管T3导通时，随着Q节点被放电，第一级STG1至第n级STGn和第二虚拟级DSTG2被复位。
第一虚拟级DSTG1的第一晶体管T1响应于从Q节点控制信号线QC施加的起始信号VST而导通，而第一级STG1至第n级STGn和第二虚拟级DSTG2的第一晶体管T1响应于前一级的输出端处的电压而导通。
第一虚拟级DSTG1和第一级STG1至第n级STGn的第二晶体管T2响应于后一级的输出端处的电压而导通，而第二虚拟级DSTG2的第二晶体管T2响应于从Q节点控制信号输入线QC施加的第一复位信号VNEXT而导通。
第一级STG1至第n级STGn和第二虚拟级DSTG2的第三晶体管T3同时响应于从Q节点控制信号输入线QC施加的第二复位信号RST而导通。
参照图4和图5，下面将描述每一级的详细配置。
参照图4和图5，第一虚拟级DSTG1包括上拉晶体管Tpu、下拉晶体管Tpd、节点控制器NCON以及第一晶体管T1和第二晶体管T2。
上拉晶体管Tpu包括连接至Q节点的栅极、连接至选通时钟CLK的输入端的漏极和连接至输出端Npout的源极。
下拉晶体管Tpd包括连接至QB节点的栅极、连接至输出端Nout的漏极和连接至低电位电压输入线VSSL的源极。
节点控制器NCON控制Q节点和QB节点的充电或放电。节点控制器NCON可由一个或更多个晶体管的组合形成，并且可使用任何公知的配置。
第一虚拟级DSTG1的第一晶体管T1包括连接至Q节点控制信号输入线QC的栅极、连接至高电位电压输入线VDDL的漏极和连接至Q节点的源极。第一虚拟级DSTG1的第一晶体管T1响应于Q节点控制信号输入线QC上的电压而将高电位输入线VDDL和Q节点电连接。高电位电压输入线VDDL在起始信号VST正被施加的同时提供高电位电压VDD，结果，Q节点被充以高电位电压VDD。
第一虚拟级DSTG1的第二晶体管T2包括接收从第一级STG1输出的第一选通脉冲Gout1的栅极、连接至Q节点的漏极和连接至低电位电压输入线VSSL的源极。第一虚拟级DSTG1的第二晶体管T2响应于第一选通脉冲Gout1而将Q节点放电至低电位电压VSS。
参照图5，第i级STGi和第二虚拟级DSTG2各自包括上拉晶体管Tpu、下拉晶体管Tpd、节点控制器NCON1以及第一晶体管T1至第三晶体管T3。关于图5中的组件，如果这些组件与图4的第一虚拟级DSTG1中的组件基本相同，将省略详细描述。
第i级STGi是指输出第i选通脉冲Gouti的级。第i级STGi和第二虚拟级DSTG2的第一晶体管T1的栅极连接至前一级的输出端。
第i级STGi的第二晶体管T2包括接收从后一级输出的选通脉冲的栅极、连接至Q节点的漏极和连接至低电位电压输入线VSSL的源极。第二虚拟级DSTG2的第二晶体管T2包括连接至Q节点控制信号输入线QC的栅极、连接至Q节点的漏极和连接至低电位电压输入线VSSL的源极。也就是说，移位寄存器140的除了作为最后一级的第二虚拟级DSTG2之外的所有级DSTG1和STG1至STGn的第二晶体管T2响应于后一级的输出端Nout处的电压而操作。
第i级STGi和第二虚拟级DSTG2的第三晶体管T3包括连接至Q节点控制信号输入线QC的栅极、连接至Q节点的漏极和连接至低电位电压输入线VSSL的源极。
图6是示出根据本发明的移位寄存器的驱动信号的定时的图。
下面将参照图2至图6来描述根据本发明的移位寄存器的操作。
在第k帧的开始时，Q节点控制信号输入线QC在第一时段t1期间施加起始信号VST。第一虚拟级DSTG1的第一晶体管T1响应于起始信号VST来对Q节点进行预充电。
当选通时钟CLK在Q节点处于预充电状态的同时被输入到上拉晶体管Tpu的漏极中时，上拉晶体管Tpu的漏极电压升高，从而使Q节点自举。随着Q节点被自举，上拉晶体管Tpu的栅极与源极之间的电位差增加，结果，当栅极与源极之间的电压差达到阈值电压时，上拉晶体管Tpu导通。导通的上拉晶体管Tpu通过使用选通时钟CLK对输出端Nout进行充电。结果，第一虚拟级DSTG1的输出端Nout输出第一虚拟选通脉冲Dout1。
第一虚拟选通脉冲Dout1被施加至第一级STG1的第一晶体管T1。第一级STG1的第一晶体管T1响应于第一虚拟选通脉冲Dout1来对Q节点进行预充电，并且第一级STG1通过接收第一选通时钟CLK1来对输出端Nout进行充电。以这种方式，第一级STG1至第n级STGn和第二虚拟级DSTG2按照与第一虚拟级DSTG1相同的方式对输出端Nout进行充电，并输出选通脉冲或虚拟选通脉冲。
从第一级STG1输出的第一选通脉冲Gout1被施加至第一虚拟级DSTG1的第二晶体管T2的栅极。第一虚拟级DSTG1的第二晶体管T2将Q节点放电至低电位电压VSS。同样地，分别从第二级STG2和第二虚拟级DSTG2输出的第二选通脉冲Gout2和第二虚拟选通脉冲Dout2被施加至前一级的第二晶体管T2的栅极。
作为最后一级的第二虚拟级DSTG2的第二晶体管T2响应于从Q节点控制信号输入线QC施加的第一复位信号VNEXT而对Q节点进行放电。
高电位电压输入线VDDL在第一复位信号VNEXT正被施加的同时施加低电位电压VSS。由于Q节点控制信号输入线QC也连接至第一虚拟级DSTG1的第一晶体管T1的栅极，所以当第一虚拟级DSTG1的第一晶体管T1通过第一复位信号VNEXT导通时第一虚拟级DSTG1的Q节点连接至高电位电压输入线VDDL。如果高电位电压输入线VDDL保持高电位电压VDD，则第一虚拟级DSTG1的Q节点在第二时段t2期间被充电，从而导致移位寄存器140发生故障。
为了防止移动寄存器140发生故障，即，在不期望的时间操作，高电位电压输入线VDDL在第一复位信号VNEXT正被施加的同时施加低电位电压VSS。
在有效时段AT结束之后的垂直消隐时段VB内，Q节点控制信号输入线QC施加第二复位信号RST。第一级STG1至第n级STGn和第二虚拟级DSTG2的第三晶体管T3响应于从Q节点控制信号输入线QC施加的第二复位信号RST来对Q节点进行放电。也就是说，除了第一虚拟级DSTG1之外的所有级STG1至STGn和DSTG2都通过第二复位信号RST进行复位。
第一虚拟级DSTG1不具有第三晶体管T3。如果第一虚拟级DSTG1具有第三晶体管T3，则第一虚拟级DSTG1的第一晶体管T1和第三晶体管T3二者都将连接至Q节点控制信号输入线QC。也就是说，在第一虚拟级DSTG1中，对Q节点进行充电的第一晶体管T1和对Q节点进行放电的第三晶体管T3二者同时导通，从而使移位寄存器140不操作。
根据本发明的移位寄存器140不存在使第一晶体管T1和第三晶体管T3同时导通的问题，这是因为作为最初级的第一虚拟级T1不具有第三晶体管T3。
尽管已经参照本公开的多个示例性实施方式描述了实施方式，但是应该理解的是，本领域技术人员能够设计出将落入本公开的原理的范围内的众多其它修改和实施方式。更具体地，可在本公开、附图和所附的权利要求的范围内对主题组合布置的组成部分和/或布置进行各种变型和修改。除了对这些组成部分和/或布置的变型和修改之外，对于本领域技术人员而言替代使用也将是显而易见的。

Claims (7)

1.一种显示装置，该显示装置包括：
像素阵列，所述像素阵列中限定有数据线和选通线并且像素被布置成矩阵；
定时控制器，所述定时控制器输出起始信号和第一复位信号；
Q节点控制信号输入线，所述Q节点控制信号输入线接收所述起始信号和所述第一复位信号；以及
移位寄存器，所述移位寄存器包括级联连接的多个级，并且依次提供施加至所述选通线的虚拟选通脉冲或选通脉冲，
其中，所述多个级中的每一级包括：
上拉晶体管，所述上拉晶体管响应于Q节点处的电压来使用施加至所述上拉晶体管的漏极的时钟信号对该级的输出端进行充电；
第一晶体管，所述第一晶体管响应于从所述Q节点控制信号输入线施加的所述起始信号或前一级的输出端处的电压来使用来自高电位电压输入线的高电位电压对所述Q节点进行充电；以及
第二晶体管，所述第二晶体管响应于从所述Q节点控制信号输入线施加的所述第一复位信号或后一级的输出端处的电压来将所述Q节点放电至低电位电压，
其中，施加所述高电位电压的所述高电位电压输入线在所述第一复位信号正被施加的同时保持所述低电位电压。
2.根据权利要求1所述的显示装置，其中，帧被划分为有效时段和垂直消隐间隔，
其中，在所述有效时段的初始阶段施加所述起始信号，并且在所述有效时段的结尾处施加所述第一复位信号。
3.根据权利要求1所述的显示装置，其中，所述多个级包括：
第一级至第n级，所述第一级至所述第n级分别连接至所述像素阵列上的n条像素线，其中n是自然数；以及
第一虚拟级，所述第一虚拟级在所述第一级之前，
其中，所述第一虚拟级的所述第一晶体管响应于所述起始信号来通过所述输出端输出第一虚拟选通脉冲，并且所述第一级的所述第一晶体管响应于所述第一虚拟选通脉冲来输出第一选通脉冲。
4.根据权利要求3所述的显示装置，该显示装置还包括在所述第n级之后的第二虚拟级，
其中，所述第一级至所述第n级的所述第二晶体管响应于后一级的输出端处的电压来对相应的Q节点进行放电，并且所述第二虚拟级的所述第二晶体管响应于所述第一复位信号来对所述第二虚拟级的Q节点进行放电。
5.根据权利要求4所述的显示装置，其中，所述Q节点控制信号输入线在垂直消隐间隔内从所述定时控制器接收第二复位信号，
其中，所述第一级至所述第n级和所述第二虚拟级各自还包括响应于从所述Q节点控制信号输入线施加的所述第二复位信号来将所述Q节点放电至所述低电位电压的第三晶体管。
6.根据权利要求5所述的显示装置，其中，所述高电位电压输入线在所述第二复位信号正被施加的同时保持所述低电位电压。
7.一种用于显示装置的选通驱动器，该选通驱动器包括：
Q节点控制信号输入线，所述Q节点控制信号输入线接收起始信号和第一复位信号；以及
移位寄存器，所述移位寄存器包括级联连接的多个级，并且依次提供施加至选通线的虚拟选通脉冲或选通脉冲，
其中，所述多个级中的每一级包括：
上拉晶体管，所述上拉晶体管响应于Q节点处的电压来使用施加至所述上拉晶体管的漏极的时钟信号对该级的输出端进行充电；
第一晶体管，所述第一晶体管响应于从所述Q节点控制信号输入线施加的所述起始信号或前一级的输出端处的电压来使用来自高电位电压输入线的高电位电压对所述Q节点进行充电；以及
第二晶体管，所述第二晶体管响应于从所述Q节点控制信号输入线施加的所述第一复位信号或后一级的输出端处的电压来将所述Q节点放电至低电位电压，
其中，施加所述高电位电压的所述高电位电压输入线在所述第一复位信号正被施加的同时保持所述低电位电压。
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