KR102085367B1 - 게이트 구동부 및 그것을 포함하는 표시 장치 - Google Patents

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Abstract

게이트 구동부는 개시 신호를 수신하는 제1 신호 라인, 상기 제1 신호 라인을 통해 상기 개시 신호를 제공받아 출력하는 더미 스테이지, 서로 종속적으로 연결되며, 제어 신호들 및 상기 개시 신호에 응답하여 복수의 게이트 신호들을 순차적으로 출력하는 복수의 스테이지들, 및 상기 더미 스테이지에서 출력되는 상기 개시 신호를 상기 복수의 스테이지들 중 첫 번째 스테이지 및 마지막 스테이지에 제공하는 제2 신호 라인을 포함하고, 상기 더미 스테이지는 복수의 트랜지스터들을 포함하고, 상기 제1 신호 라인은 상기 트랜지스터들을 경유하여 상기 제2 신호라인에 연결된다.

Description

게이트 구동부 및 그것을 포함하는 표시 장치{GATE DRIVER AND DISPLAY APPARATUS INCLUDING THE SAME}
본 발명은 게이트 구동부 및 그것을 포함하는 표시 장치에 관한 것으로, 더욱 상세하게는 정전기에 대한 내성을 향상시킬 수 있는 게이트 구동부 및 그것을 포함하는 표시 장치에 관한 것이다.
최근 액정 표시 장치(Liquid Crystal Display), 유기 전계 발광 표시장치(Organic Light Emitting Diode), 전기 습윤 표시 장치(Electro Wetting Display Device), 플라즈마 표시 장치(Plasma Display Panel: PDP) 및 전기 영동 표시장치(Electrophoretic Display Device) 등 다양한 표시장치가 개발되고 있다.
일반적으로, 표시 장치는 복수의 화소들을 포함하는 표시 패널, 화소들에 게이트 신호를 제공하는 게이트 구동부, 및 화소들에 데이터 전압들을 제공하는 데이터 구동부를 포함한다. 화소들은 게이트 신호들에 응답하여 데이터 전압들을 제공받는다. 화소들은 데이터 전압들에 대응하는 계조를 표시하여 영상을 표시한다.
게이트 구동부를 구동시키기 위한 게이트 제어 신호들이 배선부를 통해 게이트 구동부에 제공될 수 있다. 게이트 구동부는 게이트 제어 신호들에 응답하여 게이트 신호들을 생성한다. 외부와의 마찰 등에 의해 외부의 정전기가 배선부에 유입될 수 있다. 이러한 정전기는 배선부를 통해 게이트 구동부에 제공되어 게이트 구동부를 손상시킬 수 있다.
본 발명의 목적은 정전기에 대한 내성을 향상시킬 수 있는 게이트 구동부 및 그것을 포함하는 표시 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 게이트 구동부는 개시 신호를 수신하는 제1 신호 라인, 상기 제1 신호 라인을 통해 상기 개시 신호를 제공받아 출력하는 더미 스테이지, 서로 종속적으로 연결되며, 제어 신호들 및 상기 개시 신호에 응답하여 복수의 게이트 신호들을 순차적으로 출력하는 복수의 스테이지들, 및 상기 더미 스테이지에서 출력되는 상기 개시 신호를 상기 복수의 스테이지들 중 첫 번째 스테이지 및 마지막 스테이지에 제공하는 제2 신호 라인을 포함하고, 상기 더미 스테이지는 복수의 트랜지스터들을 포함하고, 상기 제1 신호 라인은 상기 트랜지스터들을 경유하여 상기 제2 신호라인에 연결된다.
상기 트랜지스터들은, 제1 및 제2 트랜지스터들 및 평면상에서 상기 제1 및 제2 트랜지스터들보다 작은 크기를 갖는 제3 트랜지스터를 포함한다.
상기 제1 트랜지스터는, 제1 게이트 전극, 상기 제1 게이트 전극 상에 형성된 제1 절연막, 상기 제1 절연막 상에 서로 이격되어 형성되며 상기 제1 게이트 전극과 오버랩되도록 배치되는 제1 드레인 전극 및 제1 소스 전극, 및 상기 제1 게이트 전극과 상기 제1 드레인 전극 사이 및 상기 제1 게이트 전극과 상기 제1 소스 전극 사이에 형성된 복수의 제1 감쇄 커패시터들을 포함한다.
상기 제3 트랜지스터는, 제3 게이트 전극, 상기 제3 게이트 전극 상에 형성된 상기 제1 절연막, 상기 제1 절연막 상에 서로 이격되어 형성되며 상기 제3 게이트 전극과 오버랩되도록 배치되는 제3 드레인 전극 및 제3 소스 전극, 및 상기 제3 게이트 전극과 상기 제3 드레인 전극 사이 및 상기 제3 게이트 전극과 상기 제3 소스 전극 사이에 형성된 복수의 제2 감쇄 커패시터들을 포함하고, 상기 제1 커패시터들의 총 용량은 상기 제2 감쇄 커패시터들의 총 용량보다 크게 형성된다.
상기 제1 신호 라인은 상기 제1 게이트 전극에 연결되고, 상기 제1 게이트 전극은 연장되어 상기 제3 게이트 전극에 연결되고, 상기 제3 게이트 전극은 연장되어 상기 제2 신호 라인에 연결된다.
상기 제2 트랜지스터는, 제2 게이트 전극, 상기 제2 게이트 전극 상에 형성된 상기 제1 절연막, 상기 제1 절연막 상에 서로 이격되어 형성되며 상기 제2 게이트 전극과 오버랩되도록 배치되는 제2 드레인 전극 및 제2 소스 전극, 및 상기 제2 게이트 전극과 상기 제2 드레인 전극 사이 및 상기 제2 게이트 전극과 상기 제2 소스 전극 사이에 형성된 복수의 제3 감쇄 커패시터들을 포함하고, 상기 제1 감쇄 커패시터들의 총 용량 및 상기 제3 감쇄 커패시터들의 총 용량은 상기 제2 감쇄 커패시터들의 총 용량보다 크게 형성된다.
상기 제1 신호 라인은 상기 제1 게이트 전극에 연결되고, 상기 제1 게이트 전극은 연장되어 상기 제2 게이트 전극에 연결되고, 상기 제2 게이트 전극은 연장되어 상기 제3 게이트 전극에 연결되고, 상기 제3 게이트 전극은 연장되어 상기 제2 신호 라인에 연결된다.
본 발명의 실시 예에 따른 표시 장치는 게이트 신호들에 응답하여 데이터 전압들을 제공받고, 상기 데이터 전압들에 대응하는 계조를 표시하는 복수의 화소들을 포함하는 표시 패널, 상기 화소들에 상기 게이트 신호들을 제공하는 게이트 구동부, 및 상기 화소들에 상기 데이터 전압들을 제공하는 데이터 구동부를 포함하고, 상기 게이트 구동부는, 개시 신호를 수신하는 제1 신호 라인, 상기 제1 신호 라인을 통해 상기 개시 신호를 제공받아 출력하는 더미 스테이지, 서로 종속적으로 연결되며, 제어 신호들 및 상기 개시 신호에 응답하여 복수의 게이트 신호들을 순차적으로 출력하는 복수의 스테이지들, 및 상기 더미 스테이지에서 출력되는 상기 개시 신호를 상기 복수의 스테이지들 중 첫 번째 스테이지 및 마지막 스테이지에 제공하는 제2 신호 라인을 포함하고, 상기 더미 스테이지는 복수의 트랜지스터들을 포함하고, 상기 제1 신호 라인은 상기 트랜지스터들을 경유하여 상기 제2 신호라인에 연결된다.
본 발명의 게이트 구동부 및 그것을 포함하는 표시 장치는 정전기에 대한 내성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 게이트 구동부의 블록도 이다.
도 3은 도 2에 도시된 제1 스테이지의 회로도이다.
도 4는 도 2에 도시된 더미 스테이지의 회로도이다.
도 5는 도 4에 도시된 제1 및 제3 트랜지스터들의 평면도이다.
도 6은 도 5에 도시된 I-I'선의 단면도이다.
도 7은 도 5에 도시된 Ⅱ-Ⅱ'선의 단면도이다.
도 8은 도 5에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
도 9는 본 발명의 다른 실시 예에 따른 게이트 구동부의 더미 스테이지의 제1 , 제2, 및 제3 트랜지스터들의 평면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 평면도이다. 도 2는 도 1에 도시된 게이트 구동부의 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 표시장치(500)는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300), 및 구동 회로 기판(400)을 포함한다.
표시 패널(100)은 매트릭스 형태로 배열된 복수의 화소들(PX11~PXnm)이 형성된 표시 영역(DA), 표시 영역(DA)을 둘러싸는 비 표시 영역(NDA), 복수의 게이트 라인들(GL1~GLn), 게이트 라인들(GL1~GLn)과 교차하는 복수의 데이터 라인들(DL1~DLm), 및 제어신호 배선부(CSL)를 포함한다.
게이트 라인들(GL1~GLn)은 게이트 구동부(200)에 연결되어 순차적으로 게이트 신호들을 수신할 수 있다. 데이터 라인들(DL1~DLm)은 데이터 구동부(300)에 연결되어 아날로그 형태의 데이터 전압들을 수신할 수 있다.
화소들(PX11~PXnm)은 게이트 라인들(GL1~GLn)과 데이터 라인들(DL1~DLm)이 교차하는 영역에 형성된다. 따라서 화소들(PX11~PXnm)은 서로 교차하는 m개의 열들 및 n개의 행들로 배열될 수 있다. m 및 n은 0보다 큰 정수이다.
화소들(PX11~PXnm)은 각각 대응하는 게이트 라인들(GL1~GLn)과 대응하는 데이터 라인들(DL1~DLm)에 연결된다. 각각의 화소(PX11~PXnm)는 대응하는 게이트 라인을 통해 제공된 게이트 신호에 응답하여 대응하는 데이터 라인을 통해 제공된 데이터 전압을 제공받는다. 그 결과, 각각의 화소(PX11~PXnm)는 데이터 전압에 대응하는 계조를 표시하여 영상을 표시할 수 있다.
제어신호 배선부(CSL)는 최 좌측의 연성 회로기판(320_1)을 통해 게이트 구동부(200)에 연결된다. 제어 신호 배선부(CSL)는 구동회로 기판(400)에 실장된 타이밍 컨트롤러(미 도시됨)로부터 제어 신호들을 수신할 수 있다. 제어 신호들은 제어신호 배선부(CSL)를 통해 게이트 구동부(200)에 제공된다.
게이트 구동부(200)는 표시 영역(DA)의 일측에 인접한 비표시 영역(NDA)에 배치될 수 있다. 구체적으로 게이트 구동부(200)는 표시 영역(DA)의 좌측에 인접한 비표시 영역(NDA)에 ASG(Amorphous Silicon TFT Gate driver circuit) 형태로 실장 될 수 있다.
게이트 구동부(200)는 제어신호 배선부(CSL)를 통해 제공된 제어신호들에 응답하여 게이트 신호들을 생성한다. 게이트 구동부(200)는 게이트 라인들(GL1~GLn)을 통해 순차적으로 그리고 행 단위로 화소들(PX11~PXnm)에 게이트 신호들을 제공한다. 그 결과 화소들(PX11~PXnm)은 행 단위로 구동될 수 있다.
데이터 구동부(300)는 타이밍 컨트롤러로부터 데이터 신호들을 제공받고, 데이터 신호들에 대응하는 아날로그 데이터 전압들을 생성한다. 데이터 구동부(300)는 데이터 전압들을 데이터 라인들(DL1~DLm)을 통해 화소들(PX11~PXnm)에 제공한다.
데이터 구동부(300)는 복수의 소스 구동칩들(310_1~310_k)을 포함한다. k는 0보다 크고 m보다 작은 정수이다. 소스 구동칩들(310_1~310_k)은 대응하는 연성회로기판들(320_1~320_k) 상에 실장되어 구동 회로 기판(400)과 표시영역(DA)의 상부에 인접한 비 표시 영역(NDA)에 연결된다.
본 발명의 실시 예에서 소스 구동칩들(310_1~310_k)은 연성회로기판들(320_1~320_k) 상에 실장되는 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식을 예로 들었다. 그러나, 소스 구동칩들(310_1~310_k)은 표시영역(DA)의 상부에 인접한 비 표시 영역(NDA)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장 될 수 있다.
도 2를 참조하면, 게이트 구동부(200)는 쉬프트 레지스터(210)를 포함한다. 쉬프트 레지스터(210)는 더미 스테이지(DUM) 및 종속적으로 연결된 제1 내지 제n+1 스테이지들(SRC1~SRCn+1)을 포함한다. 제1 내지 제n 스테이지들(SRC1~SRCn)은 구동 스테이지로 정의될 수 있다. 제1 내지 제n 스테이지(SRC1~SRCn)는 제1 내지 제n 게이트 라인(GL1~GLn)에 전기적으로 연결되어 게이트 신호들을 순차적으로 출력한다.
더미 스테이지(DUM)는 입력 단자(IN) 및 더미 출력 단자(D_OUT)를 포함한다. 더미 스테이지(DUM)의 입력 단자(IN)에는 수직 개시 신호(STV)가 제공된다. 수직 개시 신호(STV)는 더미 출력 단자(D_OUT)를 통해 출력된다. 즉, 수직 개시 신호(STV)는 더미 스테이지(DUM)를 경유하여 첫 번째 스테이지인 제1 스테이지(SRC1)의 입력단자(IN)와 마지막 스테이지인 제n+1 스테이지(SRCn+1)의 제어 단자(CT)에 제공된다.
제1 내지 제n+1 스테이지들(SRC1~SRCn+1)은 각각 제1 클럭단자(CK1), 제2 클럭단자(CK2), 오프 전압 단자(VSS), 리셋 단자(RE), 제어단자(CT), 캐리 단자(CR), 출력 단자(OUT), 및 입력단자(IN)를 포함한다.
제1 클럭단자(CK1) 및 제2 클럭단자(CK2)에는 서로 반대 위상의 클럭 신호가 제공된다. 예를 들어, 홀수 번째 스테이지들(SRC1, SRC3,..., SRCn-1)의 제1 클럭단자들(CK1)에는 제1 클럭신호(CKV)가 제공되고, 제2 클럭단자들(CK2)에는 제1 클럭신호(CKV)와 반대 위상인 제2 클럭신호(CKVB)가 제공된다. 반대로 짝수 번째 스테이지들(SRC2, SRC4,..., SRCn)의 제1 클럭단자들(CK1)에는 제2 클럭 신호(CKVB)가 제공되고, 제2 클럭단자들(CK2)에는 제1 클럭신호(CKV)가 제공된다.
제2 내지 제n+1 스테이지들(SRC2~SRCn+1)의 입력 단자들(IN)에는 각각 이전 스테이지의 캐리 단자(CR)로부터 출력된 캐리 신호가 제공된다. 캐리 단자(CR)로부터 출력되는 캐리 신호는 다음 스테이지를 구동시키는 역할을 수행한다.
제1 내지 제n 스테이지들(SRC1~SRCn)의 제어 단자들(CT)에는 각각 다음 스테이지의 출력단자(OUT)를 통해 출력되는 게이트 신호가 제공된다. 제1 내지 제n+1 스테이지들(SRC1~SRCn+1)의 오프 전압단자들(VSS)에는 오프 전압(VOFF)(또는 접지 전압)이 제공된다. 제1 내지 제n+1 스테이지들(SRC1~SRCn+1)의 리셋단자들(RE)에는 제n+1 스테이지(SRCn+1)의 캐리 단자(CR)에서 출력되는 캐리 신호가 공통으로 제공된다.
제1 및 제2 클럭 신호들(CKV,CKVB)이 하이 레벨인 경우 화소를 구동할 수 있는 게이트 온 전압이고 로우 레벨인 경우 게이트 오프 전압일 수 있다. 제1 내지 제n+1 스테이지들(SRC1~SRCn+1)의 출력단자들(OUT)은 제1 클럭단자(CK1)로 제공되는 클럭 신호의 하이 레벨 구간을 출력한다. 예를 들어, 홀수 번째 스테이지들(SRC1, SRC3,..., SRCn-1)의 출력단자들(OUT)은 제1 클럭 신호(CKV)의 하이 레벨 구간을 출력할 수 있다. 짝수 번째 스테이지들(SRC2, SRC4,..., SRCn)의 출력단자들(OUT)은 제2 클럭 신호(CKVB)의 하이 레벨 구간을 출력할 수 있다. 제1 내지 제n+1 스테이지들(SRC1~SRCn+1)의 캐리 단자들(CR)은 출력단자(OUT)로부터 출력되는 클럭 신호와 동일한 클럭 신호에 기초한 캐리 신호를 출력한다.
제어신호 배선부(CSL)는 수직 개시 신호(STV)를 수신하는 제1 제어 라인(SL1), 더미 스테이지(DUM)에서 출력되는 수직 개시 신호(STV)를 수신하는 제2 제어 라인(SL2), 제1 클럭 신호(CKV)를 수신하는 제3 제어라인(SL3), 제2 클럭 신호(CKVB)를 수신하는 제4 제어라인(SL4), 오프 전압(VOFF)을 수신하는 제5 제어 라인(SL5)을 포함할 수 있다.
제1 제어 라인(SL1)은 더미 스테이지(DUM)의 입력 단자(IN)에 연결되어 더미 스테이지(DUM)에 수직 개시 신호(STV)를 제공할 수 있다. 제1 제어 라인(SL1)에 외부의 정전기가 유입될 수 있다. 더미 스테이지(DUM)는 제1 제어 라인(SL1)를 통해 유입된 정전기를 내부에서 분산시켜 정전기를 감쇄시킨다.
제2 제어 라인(SL2)은 더미 스테이지(DUM)의 더미 출력 단자(D_OUT), 제1 스테이지(SRC1)의 입력단자(IN), 및 제n+1 스테이지(SRCn+1)의 제어단자(CT)에 연결된다. 제2 제어 라인(SL2)은 더미 스테이지(DUM)의 더미 출력 단자(D_OUT)로부터 출력된 수직 개시 신호(STV)를 제1 스테이지(SRC1)의 입력단자(IN)와 제n+1 스테이지(SRCn+1)의 제어단자(CT)에 제공할 수 있다.
제3 제어라인(SL3)은 홀수 번째 스테이지들(SRC1, SRC3,..., SRCn-1)의 제1 클럭단자들(CK1)과 짝수번째 스테이지들(SRC2, SRC4,..., SRCn)의 제2 클럭단자들(CK2)에 연결된다. 따라서, 제3 제어라인(SL3)은 제1 내지 제n+1 스테이지들(SRC1~SRCn+1)에 제1 클럭 신호(CKV)를 제공할 수 있다.
제4 제어 라인(SL4)은 짝수번째 스테이지들(SRC2, SRC4,..., SRCn)의 제1 클럭단자들(CK1)과 홀수번째 스테이지들(SRC1, SRC3,..., SRCn-1)의 제2 클럭단자들(CK2)에 전기적으로 연결된다. 따라서, 제4 제어 라인(SL4)은 제2 클럭 신호(CKVB)를 제1 내지 제n+1 스테이지들(SRC1~SRCn+1)에 제공할 수 있다.
제5 제어 라인(SL5)은 제1 내지 제n+1 스테이지들(SRC1~SRCn+1)의 오프 전압단자들(VSS)에 전기적으로 연결된다. 따라서, 제5 제어 라인(SL5)은 제1 내지 제n+1 스테이지들(SRC1~SRCn+1)에 오프 전압(VOFF)을 제공할 수 있다.
더미 스테이지(DUM)가 사용되지 않을 경우, 제1 제어 라인(SL1)은 제5 제어 라인(SL5)에 연결된다. 따라서, 외부로부터 유입된 정전기는 제1 및 제5 제어 라인들(SL1,SL5)을 통해 제1 스테이지(SRC1) 및 제n+1 스테이지(SRCn+1)에 바로 인가될 수 있다. 이러한 경우, 제1 스테이지(SRC1) 및 제n+1 스테이지(SRCn+1)가 정전기에 의해 손상될 수 있다. 제1 스테이지(SRC1)가 구동되어 나머지 스테이지들이 순차적으로 구동된다. 제1 스테이지(SRC1)가 손상될 경우, 나머지 스테이지들도 구동되지 않는 문제가 발생된다.
본 발명의 게이트 구동부(200)의 더미 스테이지(DUM)는 제1 제어 라인(SL1)를 통해 유입된 외부의 정전기를 내부에서 분산시켜 정전기를 감쇄시킨다. 즉, 외부에서 유입된 정전기는 더미 스테이지(DUM)에 의해 감쇄 된다. 외부에서 정전기가 유입되더라도 더미 스테이지(DUM)에 의해 정전기가 감쇄되므로, 제1 스테이지(SRC1) 및 제n+1 스테이지(SRCn+1)가 손상되지 않을 수 있다. 이러한 더미 스테이지(DUM)의 구체적인 구성은 후술될 것이다.
결과적으로, 본 발명의 게이트 구동부(200) 및 그것을 포함하는 표시 장치(500)는 정전기에 대한 내성을 향상시킬 수 있다.
도 3은 도 2에 도시된 제1 스테이지의 회로도이다.
도 3에 도시된 제1 스테이지(SRC1)는 제2 내지 제n+1 스테이지들(SRC2~SRCn+1)과 동일한 구성을 가진다. 따라서, 이하 제1 스테이지(SRC1)의 회로 구성이 설명되고, 제2 내지 제n+1 스테이지들(SRC2~SRCn+1)의 구성에 대한 설명은 생략한다.
도 3을 참조하면, 제1 스테이지(SRC1)는 풀업부(211), 풀 다운부(212), 구동부(213), 홀딩부(214), 스위칭부(215) 및 캐리부(216)를 포함한다. 이하, 제1 내지 제n+1 스테이지들(SRC1~SRCn+1)에서 출력되는 게이트 신호들은 제1 게이트 신호 내지 제n+1 게이트 신호들로 정의된다.
풀업부(211)는 제1 클럭 단자(CK1)를 통해 제공되는 제1 클럭 신호(CKV)을 풀업시켜 출력 단자(OUT)를 통해 제1 게이트 신호로 출력한다. 풀업부(211)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극이 제1 클럭 단자(CK1)에 연결되며, 소스 전극이 출력 단자(OUT)에 연결되는 제1 트랜지스터(T1)를 포함한다.
제어 단자(CT)는 제2 스테이지(SRC2)의 출력 단자(OUT)를 통해 출력되는 제2 게이트 신호를 입력받는다. 풀다운부(212)는 제2 게이트 신호에 응답하여, 풀업된 제1 게이트 신호를 오프전압 단자(VSS)를 통해 제공되는 오프 전압(VOFF)으로 풀다운 시킨다. 풀다운부(212)는 게이트 전극이 제어단자(CT)에 연결되고, 드레인 전극이 출력 단자(OUT)에 연결되며, 소스 전극이 오프 전압 단자(VSS)에 연결되는 제2 트랜지스터(T2)를 포함한다.
구동부(213)는 입력 단자(IN)를 통해 더미 스테이지(DUM)의 더미 출력 단자(D_OUT)로부터 출력되는 수직 개시 신호(STV)를 제공받는다. 구동부(213)는 더미 스테이지(DUM)로부터 제공받은 수직 개시 신호(STV)에 응답하여 풀업부(211)를 턴온 시키고, 제2 게이트 신호에 응답하여 풀업부(211)를 턴 오프 시킨다.
구동부(213)는 제3 및 제4 트랜지스터들(T3,T4)과 제1 커패시터(C1)를 포함한다. 제3 트랜지스터(T3)의 게이트 전극 및 드레인 전극은 입력 단자(IN)에 공통으로 연결되고, 소스 전극은 제1 노드(N1)에 연결된다. 제1 커패시터(C1)의 제1 전극은 제1 노드(N1)에 연결되고 제2 전극은 제2 노드(N2)에 연결된다. 제4 트랜지스터(T4)의 게이트 전극은 제어 단자(CT)에 연결되고, 드레인 전극은 제1 노드(N1)에 연결되며, 소스전극은 오프 전압 단자(VSS)에 연결된다.
제3 트랜지스터(T3)는 입력 단자(IN)를 통해 더미 스테이지(DUM)의 더미 출력 단자(D_OUT)로부터 출력되는 수직 개시 신호(STV)를 제공받는다. 제3 트랜지스터(T3)는 제공받은 수직 개시 신호(STV)에 응답하여 턴 온 되고, 수직 개시 신호(STV)가 제1 커패시터(C1)에 충전된다. 제1 커패시터(C1)에 제1 트랜지스터(T1)의 문턱 전압 이상의 전하가 충전되면, 제1 트랜지스터(T1)는 턴온 된다. 턴 온 된 제1 트랜지스터(T1)는 제1 클럭 단자(CK1)를 통해 제공된 제1 클럭 신호(CKV)를 출력 단자(OUT)로 출력한다.
제1 노드(N1)의 전위는 제2 노드(N2)의 갑작스런 전위의 변화에 따른 제1 커패시터(C1)의 커플링(Coupling)에 의해 제2 노드(N2)의 전위 변화량만큼 부트 스트랩(Boot Strap)된다. 따라서, 제1 트랜지스터(T1)는 드레인 전극에 인가된 제1 클럭 신호(CKV)를 출력 단자(OUT)로 용이하게 출력할 수 있다.
출력 단자(OUT)를 통해 출력되는 제1 클럭 신호(CKV)는 제1 게이트 라인(GL1)에 제공되는 제1 게이트 신호이다. 수직 개시 신호(STV)는 제1 게이트 신호를 생성하기 위해 제1 트랜지스터(T1)를 예비로 충전하는 신호로 사용된다. 이후, 제4 트랜지스터(T4)가 제2 게이트 신호에 응답하여 턴 온 된다. 제4 트랜지스터(T4)가 턴 온 되면, 제1 커패시터(C1)에 충전된 전하는 오프 전압 단자(VSS)를 통해 제공되는 오프 전압(VOFF) 레벨로 방전된다.
홀딩부(214)는 제1 게이트 신호를 오프 전압(VOFF) 레벨로 홀딩시키는 제5 및 제6 트랜지스터들(T5, T6)을 포함한다. 제5 트랜지스터(T5)의 게이트 전극은 제3 노드(N3)에 연결되고 드레인 전극은 제2 노드(N2)에 연결되며 소스전극은 오프 전압 단자(VSS)에 연결된다. 제6 트랜지스터(N6)의 게이트 전극은 제2 클럭 단자(CK2)에 연결되고 드레인 전극은 제2 노드(N2)에 연결되며 소스 전극은 오프 전압 단자(VSS)에 연결된다.
스위칭부(215)는 제7, 제8, 제9 및 제10 트랜지스터(T7, T8, T9, T10)와 제2 및 제3 커패시터(C2,C3)를 포함하고, 홀딩부(214)의 구동을 제어한다. 제7 트랜지스터(T7)의 게이트 전극과 드레인 전극은 제1 클럭 단자(CK1)에 연결되고 소스 전극은 제3 커패시터(C3)를 통해 제3 노드(N3)에 연결된다. 제8 트랜지스터(T8)의 드레인 전극은 제1 클럭 단자(CK1)에 연결되고 게이트 전극은 제2 커패시터(C2)를 통해 제8 트랜지스터(T8)의 드레인 전극과 연결되며 소스 전극은 제3 노드(N3)에 연결된다. 또한, 제8 트랜지스터(T8)의 소스 전극은 제3 커패시터(C3)를 통해 제8 트랜지스터(T8)의 게이트 전극에 연결된다.
제9 트랜지스터(T9)의 드레인 전극은 제7 트랜지스터(T7)의 소스 전극에 연결되며 게이트 전극은 제2 노드(N2)에 연결되고 소스 전극은 오프전압 단자(VSS)에 연결된다. 제10 트랜지스터(T10)의 드레인 전극은 제3 노드(N3)에 연결되고 게이트 전극은 제2 노드(N2)에 연결되며 소스 전극은 오프 전압 단자(VSS)에 연결된다.
출력 단자(OUT)를 통해 하이 레벨의 클럭 신호가 제1 게이트 신호로 출력되면, 제2 노드(N2)의 전위는 하이 레벨로 상승한다. 제2 노드(N2)의 전위가 하이 레벨로 상승되면 제9 및 제10 트랜지스터들(T9, T10)은 턴온 상태로 전환된다. 이때 제1 클럭 단자(CK1)로 제공되는 제1 클럭 신호(CKV)에 의해 제7 및 제8 트랜지스터(T7, T8)가 턴 온된 상태로 전환되고, 제7 및 제8 트랜지스터들(T7, T8)을 통해 출력된 신호는 제9 및 제10 트랜지스터들(T9, T10)을 통해 오프 전압(VOFF)으로 방전된다. 따라서 하이 레벨의 게이트 신호가 출력되는 동안 제3 노드(N3)의 전위는 로우 레벨로 유지된다. 그 결과 제5 트랜지스터(T5)는 턴 오프 상태를 유지한다.
이후, 제어 단자(CT)를 통해 입력된 제2 스테이지(SRC2)의 제2 게이트 신호에 응답하여 제1 게이트 신호가 오프 전압 단자(VSS)를 통해 방전되며, 제2 노드(N2)의 전위는 로우 레벨로 하강한다. 따라서 제9 및 제10 트랜지스터들(T9, T10)은 턴 오프 상태로 전환되고, 제7 및 제8 트랜지스터들(T7, T8)을 통해 출력된 신호에 의해 제3 노드(N3)의 전위는 하이 상태로 상승한다. 제3 노드(N3)의 전위가 상승되므로 제5 트랜지스터(T5)가 턴온되고 제2 노드(N2)의 전위는 제5 트랜지스터(T5)를 통해 오프 전압(VOFF)으로 방전된다.
이러한 상태에서 제2 클럭 단자(CK2)로 제공되는 제2 클럭 신호(CKVB)에 의해 제6 트랜지스터(T6)가 턴온되면, 제2 노드(N2)의 전위는 오프 전압 단자(VSS)를 통해 더욱더 방전된다. 결과적으로, 홀딩부(214)의 제5 및 제6 트랜지스터들(T5, T6)은 제2 노드(N2)의 전위를 오프 전압(VOFF) 상태로 홀딩시킨다. 스위칭부(215)는 제5 트랜지스터(T5)의 턴온 시점을 결정한다.
캐리부(216)는 드레인 전극이 제1 클럭 단자(CK1)에 연결되고 게이트 전극이 제1 노드(N1)에 연결되며, 소스 전극이 캐리 단자(CR)에 연결된 제11 트랜지스터(T11)를 포함한다. 제11 트랜지스터(T11)는 제1 노드(N1)의 전위가 상승될 경우 턴온되어 드레인으로 입력된 제1 클럭 신호(CKV)를 캐리 단자(CR)를 통해 출력한다.
제1 스테이지(SRC1)는 리플 방지부(217)와 리셋부(218)를 더 포함한다. 리플 방지부(217)는 오프 전압(VOFF) 상태로 유지된 제1 게이트 신호가 입력단자(IN)를 통해 입력되는 노이즈에 의해 리플되는 것을 방지한다. 이러한 동작을 위해 리플 방지부(217)는 제12 트랜지스터(T12)와 제13 트랜지스터(T13)를 포함한다. 제12 트랜지스터(T12)의 드레인 전극은 입력 단자(IN)에 연결되고, 게이트 전극은 제2 클럭 단자(CK2)에 연결되며 소스 전극은 제1 노드(N1)에 연결된다. 제13 트랜지스터(T13)의 드레인 전극은 제1 노드(N1)에 연결되고 게이트 전극은 제1 클럭 단자(CK1)에 연결되며 소스 전극은 제2 노드(N2)에 연결된다.
리셋부(218)는 드레인 전극이 제1 노드(N1)에 연결되고, 게이트 전극이 리셋 단자(RE)에 연결되며, 소스 전극이 오프전압 단자(VSS)에 연결된 제14 트랜지스터(T14)를 포함한다. 제14 트랜지스터(T14)는 리셋 단자(RE)를 통해 입력된 제n+1 스테이지(SRCn+1)의 제n+1 게이트 신호에 응답하여 제1 노드(N1)를 오프 전압(VOFF)으로 방전시킨다.
제n+1 게이트 신호의 출력은 한 프레임의 끝을 의미하므로, 리셋부(218)는 한 프레임이 끝나는 시점에 스테이지들(SRC1~SRCn+1)의 제1 노드(N1)를 방전시키는 역할을 수행한다. 즉 스테이지들(SRC1~SRCn+1) 각각의 리셋부(218)의 제14 트랜지스터(T14)는 스테이지들(SRC1~SRCn+1) 각각의 제1 노드(N1)를 오프 전압(VOFF) 상태로 리셋시킨다. 그 결과, 쉬프트 레지스터(210)의 스테이지들(SRC1~SRCn+1)은 초기화된 상태에서 다시 동작을 시작할 수 있다.
도 4는 도 2에 도시된 더미 스테이지의 회로도이다.
더미 스테이지(DUM)는 제1 및 제3 트랜지스터들(T1,T3)의 연결 구성이 다른 것을 제외하면 도 3에 도시된 제1 스테이지(SRC1)와 실질적으로 동일한 구성을 갖는다. 따라서, 이하 제1 스테이지(SRC1)와 다른 구성만이 설명될 것이다.
도 4를 참조하면, 더미 스테이지(DUM)는 제1 클럭신호(CKV), 제2 클럭신호(CKVB), 오프 전압(VOFF)을 제공받지 않고 게이트 신호를 생성하지 않는다. 따라서, 더미 스테이지(DUM)는 제1 클럭단자(CK1), 제2 클럭단자(CK2), 오프 전압 단자(VSS), 리셋 단자(RE), 제어단자(CT), 캐리 단자(CR), 및 출력 단자(OUT)를 포함하지 않는다.
제1 트랜지스터(T1)의 게이트 전극은 입력 단자(IN)에 연결된다. 입력 단자(IN)는 제1 제어 라인(SL1)에 연결되어 수직 개시 신호(STV)를 제공받는다.
제1 트랜지스터(T1)의 게이트 전극은 제3 트랜지스터(T3)의 게이트 전극에 연결된다. 제3 트랜지스터(T3)의 게이트 전극은 더미 출력 단자(D_OUT)에 연결된다. 더미 출력 단자(D_OUT)는 제2 제어 라인(SL2)에 연결된다. 따라서, 제1 제어 라인(SL1)은 제1 및 제3 트랜지스터들(T1,T3)을 경유하여 제2 신호 라인(SL2)에 전기적으로 연결될 수 있다.
제1 제어 라인(SL1)를 통해 수신된 수직 개시 신호(STV)는 입력 단자(IN)를 통해 제1 트랜지스터(T1)의 게이트 전극 및 제3 트랜지스터(T1)의 게이트 전극에 제공된다. 수직 개시 신호(STV)는 제1 및 제3 트랜지스터들(T1,T3)의 게이트 전극들을 경유하여 더미 출력 단자(D_OUT)를 통해 출력된다.
제1 제어 라인(SL1)에 외부의 정전기가 유입될 수 있다. 제1 제어 라인(SL1)를 통해 유입된 정전기는 제1 및 제3 트랜지스터들(T1,T3)에 형성된 감쇄 커패시터들에 의해 분산된다. 따라서, 제1 제어 라인(SL1)을 통해 유입된 정전기는 제1 및 제3 트랜지스터들(T1,T3)에 의해 감쇄된다.
제1 및 제3 트랜지스터들(T1,T3)에 형성된 감쇄 커패시터들은 제1 및 제3 트랜지스터들(T1,T3)의 게이트 전극 및 소스 전극 사이와 게이트 전극 및 드레인 전극 사이에 형성된 커패시터들로 정의될 수 있다. 이러한 구성은 이하, 도 5 및 도 6을 참조하여 상세히 설명될 것이다.
도 5는 도 4에 도시된 제1 및 제3 트랜지스터들의 평면도이다. 도 6은 도 5에 도시된 I-I'선의 단면도이다. 도 7은 도 5에 도시된 Ⅱ-Ⅱ'선의 단면도이다. 도 8은 도 5에 도시된 Ⅲ-Ⅲ'선의 단면도이다.
이하. 제1 트랜지스터(T1)의 게이트 전극(GE1), 드레인 전극(DE1), 및 소스 전극(SE1)은 제1 게이트 전극(GE1), 제1 드레인 전극(DE1), 및 제1 소스 전극(SE1)으로 정의된다. 제3 트랜지스터(T3)의 게이트 전극(GE3), 드레인 전극(DE3), 및 소스 전극(SE3)은 제3 게이트 전극(GE3), 제3 드레인 전극(DE3), 및 제3 소스 전극(SE3)으로 정의된다.
도 5를 참조하면, 제1 제어 라인(SL1)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결된다. 제1 게이트 전극(GE1)은 연장되어 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)에 연결된다. 제1 제어 라인(SL1) 및 제1 게이트 전극(GE1)은 동일층에 형성된다.
제1 트랜지스터(T1)의 제1 드레인 전극(DE1)은 제1 방향(X1)으로 연장된 제1 연장부(EXP1), 제1 연장부(EXP1)에서 제1 방향(X1)과 교차하는 제2 방향(X2) 및 제2 방향(X2)과 반대 방향으로 연장된 복수의 제1 돌출부들(P1), 및 제1 돌출부들(P1) 사이에 형성된 제1 홈들(G1)을 포함한다. 도시하지 않았으나, 제1 드레인 전극(DE1)은 연장되어 제11 트랜지스터(T11)의 드레인 전극에 연결된다.
제1 트랜지스터(T1)의 제1 소스 전극(SE1)은 제2 방향(X2) 및 제2 방향(X2)과 반대 방향으로 연장되어 서로 마주보도록 배치된 제2 돌출부들(P2) 및 제2 돌출부들(P2) 사이에 형성된 제2 홈들(G2)을 포함한다. 최 우측에 배치된 제2 돌출부들(P2)은 서로 연결되어 제1 연결 전극(CNE1)을 형성할 수 있다.
제1 돌출부들(P1) 및 제2 돌출부들(P2)은 서로 교대로 배치된다. 즉, 제1 돌출부들(P1)은 제2 홈들(G2)에 인접하게 배치되고, 제2 돌출부들(P2)은 제1 홈들(G1)에 인접하게 배치된다.
제1 트랜지스터(T1)의 제1 게이트 전극(GE1)은 평면상에서 제1 돌출부들(P1), 제1 연장부(EXP1), 및 최 좌측의 제2 돌출부(P2)를 제외한 제2 돌출부들(P2)과 오버랩될 수 있다.
도 6에 도시된 바와 같이, 표시 패널(100)은 제1 베이스 기판(111), 제1 절연막(112), 및 제2 절연막(113)을 포함한다. 제1 베이스 기판(111) 상에 제1 게이트 전극(GE1)이 형성된다. 도시하지 않았으나, 제1 제어 라인(SL1)은 제1 게이트 전극(GE1)과 동일층에 형성되므로, 제1 베이스 기판(111) 상에 형성된다.
제1 게이트 전극(GE1)을 덮도록 제1 베이스 기판(111) 상에 제1 절연막(112)이 형성된다 제1 절연막(112)은 게이트 절연막으로 정의될 수 있다. 제1 게이트 전극(GE1)을 덮고 있는 제1 절연막(112) 상에는 제1 트랜지스터(T1)의 제1 반도체 층(SM1)이 형성된다. 도시하지 않았으나, 제1 반도체 층(SM1)은 액티브층 및 오믹 콘택층을 포함할 수 있다.
제1 반도체층(SM1) 및 제1 절연막(112) 상에는 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 서로 이격되어 형성된다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 덮도록 제1 절연막(112)과 제1 반도체층(SM1) 상에 제2 절연막(113)이 형성된다. 제2 절연막(113)은 페시베이션 막으로 정의될 수 있다.
제1 게이트 전극(GE1)과 제1 드레인 전극(DE1) 사이 및 제1 게이트 전극(GE1)과 제1 소스 전극(SE1) 사이에 제1 감쇄 커패시터들(DC1)이 형성된다.
제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 제1 컨택 홀들(H1)을 통해 제1 브릿지 전극(BE1)에 전기적으로 연결된다. 구체적으로, 도 7에 도시된 바와 같이, 제1 베이스 기판(111) 상에 제1 절연막(112)이 형성되고, 제1 절연막(112) 상에 서로 이격되어 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)이 형성된다.
제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)을 덮도록 제1 절연막(112) 상에 제2 절연막(113)이 형성된다. 제2 절연막(113)을 관통하여 제1 연결 전극(CNE1)의 소정의 영역 및 제2 연결 전극(CNE2)의 소정의 영역을 노출시키는 제1 컨택 홀들(H1)이 형성된다. 제1 브릿지 전극(BE1)은 제1 컨택 홀들(H1)을 통해 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)을 전기적으로 연결시킨다. 도시하지 않았으나, 제2 연결 전극(CNE2)은 연장되어 제2 트랜지스터(T2)의 드레인 전극에 연결된다.
제1 제어 라인(SL1)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결되고, 제1 게이트 전극(GE1)은 연장되어 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)에 연결된다. 제3 게이트 전극(GE3)은 연장되어 더미 출력 단자(D_OUT)에 연결되고, 더미 출력 단자(D_OUT)는 제2 제어 라인(SL2)에 연결된다. 이러한 구성에 의해, 제1 제어 라인(SL1)은 제1 및 제3 트랜지스터들(T1,T3)을 경유하여 제2 제어 라인(SL2)에 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)의 제3 드레인 전극(DE3)은 제1 방향(X1)으로 연장된 제2 연장부(EXP2), 제2 연장부(EXP2)에서 제2 방향(X2) 및 제2 방향(X2)과 반대 방향으로 연장된 복수의 제3 돌출부들(P3), 및 제3 돌출부들(P3) 사이에 형성된 제3 홈들(G3)을 포함한다.
제3 트랜지스터(T3)의 제3 소스 전극(SE3)은 제2 방향(X2) 및 제2 방향(X2)과 반대 방향으로 연장되어 서로 마주보도록 배치된 제4 돌출부들(P4) 및 제4 돌출부들(P4) 사이에 형성된 제4 홈들(G4)을 포함한다. 최 우측에 배치된 제4 돌출부들(P4)은 서로 연결되어 제3 연결 전극(CNE3)을 형성할 수 있다.
제3 트랜지스터(T3)의 제3 게이트 전극(GE3)은 평면상에서 제3 돌출부들(P3), 제2 연장부(EXP2), 및 최 좌측의 제4 돌출부(P4)를 제외한 제4 돌출부들(P4)과 오버랩될 수 있다.
제3 트랜지스터(T3)의 단면 구성은 실질적으로 제1 트랜지스터(T1)와 동일하다. 따라서, 도시하지 않았으나, 제3 게이트 전극(GE3)과 제3 드레인 전극(DE3) 사이 및 제3 게이트 전극(GE3)과 제3 소스 전극(SE3) 사이에 제2 감쇄 커패시터들이 형성된다.
도 5에 도시된 바와 같이 평면상에서 제1 트랜지스터(T1)의 크기는 제3 트랜지스터(T3)보다 크다. 즉, 제1 트랜지스터(T1)의 제1 및 제2 돌출부들(P1,P2)의 개수는 제3 트랜지스터(T3)의 제3 및 제4 돌출부들(P3,P4)의 개수보다 많다. 또한, 평면상에서 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)의 크기는 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)의 크기보다 크다. 따라서, 제1 트랜지스터(T1)에 형성되는 제1 감쇄 커패시터들(DC1)은 제3 트랜지스터(T3)에 형성된 제2 감쇄 커패시터들보다 많을 수 있다.
일반적으로 커패시터의 용량은 서로 마주보는 전극들 사이의 거리에 반비례하고, 전극들의 면적에 비례한다. 따라서, 제1 트랜지스터(T1)에 형성되는 제1 감쇄 커패시터들(DC1)의 총 용량은 제3 트랜지스터(T3)에 형성되는 제2 감쇄 커패시터들의 총 용량보다 크다.
제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)은 제2 컨택 홀들(H2)을 통해 제2 브릿지 전극(BE2)에 전기적으로 연결된다. 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)의 단면 구성은 실질적으로 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 동일하므로 설명을 생략한다. 도시하지 않았으나, 제4 연결 전극(CNE4)은 연장되어 제4 트랜지스터(T4)의 드레인 전극에 연결된다.
제3 트랜지스터(T3)의 제3 게이트 전극(GE3)은 연장되어 제1 분기 전극(BCE1)에 연결된다. 제3 트랜지스터(T3)의 제3 드레인 전극(DE3)은 연장되어 제2 분기 전극(BCE2)에 연결된다.
제1 분기 전극(BCE1)은 제3 컨택 홀들(H3)을 통해 제2 분기 전극(BCE2)에 전기적으로 연결된다. 구체적으로, 도 8에 도시된 바와 같이, 제1 베이스 기판(111) 상에 제1 분기 전극(BCE1)이 형성된다. 제1 분기 전극(BCE1)은 제3 게이트 전극(GE3)과 동일층에 형성된다.
제1 분기 전극(BCE1)을 덮도록 제1 베이스 기판(111)상에 제1 절연막(112)이 형성된다. 제1 절연막(112)을 관통하여 제1 분기 전극(BCE1)의 소정의 영역을 노출시키는 제3 컨택 홀들(H3)이 형성된다. 제2 분기 전극(BCE2)은 제1 절연막(112) 상에 형성되며, 제3 컨택 홀들(H3)을 통해 제1 분기 전극(BCE1)에 전기적으로 연결된다.
제1 제어 라인(SL1)를 통해 수신된 수직 개시 신호(STV)는 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)을 경유하여 더미 출력 단자(D_OUT)를 통해 출력된다.
제1 제어 라인(SL1)에 외부의 정전기가 유입될 수 있다. 제1 제어 라인(SL1)를 통해 유입된 정전기는 제1 트랜지스터(T1)에 형성된 제1 감쇄 커패시터들(DC1)에 의해 분산된다. 따라서, 제1 제어 라인(SL1)를 통해 유입된 정전기는 제1 트랜지스터(T1)의 제1 감쇄 커패시터들(DC1)에 의해 감쇄된다.
제1 게이트 전극(GE1)은 제3 게이트 전극(GE3)에 연결된다. 따라서, 제1 제어 라인(SL1)를 통해 유입된 정전기는 제3 트랜지스터(T3)에 형성된 제2 감쇄 커패시터들에 의해 추가적으로 분산될 수 있다. 즉, 제1 제어 라인(SL1)를 통해 유입된 정전기는 제3 트랜지스터(T3)의 제2 감쇄 커패시터들에 의해 추가적으로 감쇄된다.
제1 제어 라인(SL1)은 제1 게이트 전극(GE1)에 연결되지 않고 제3 게이트 전극(GE3)에 연결될 수 있다. 이러한 경우, 제1 감쇄 커패시터들(DC1)의 총 용량보다 작은 용량을 갖는 제2 감쇄 커패시터들에 의해 정전기가 분산된다. 따라서, 제1 제어 라인(SL1)은 제1 게이트 전극(GE1)에 연결되지 않고 제3 게이트 전극(GE3)에만 연결될 경우, 정전기 감쇄 효과가 줄어들 수 있다.
그러나, 본 발명의 제1 제어 라인(SL1)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결되고, 제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)에 연결된다. 또한, 제1 트랜지스터(T1)의 제1 감쇄 커패시터들(DC1)의 총 용량은 제3 트랜지스터(T3)의 제2 감쇄 커패시터들의 총 용량보다 크다. 따라서, 제1 제어 라인(SL1)를 통해 유입된 정전기는 제1 감쇄 커패시터들(DC1)에 의해 보다 크게 감쇄되고, 제2 감쇄 커패시터들에 의해 추가적으로 감쇄된다.
외부에서 유입된 정전기는 더미 스테이지(DUM)의 제1 및 제3 트랜지스들(T1,T3)에 형성된 제1 감쇄 커패시터들(C1) 및 제2 감쇄 커패시터들에 의해 감쇄 된다. 따라서, 외부에서 정전기가 유입되더라도 제1 스테이지(SRC1) 및 제n+1 스테이지(SRCn+1)가 손상되지 않을 수 있다.
결과적으로, 본 발명의 게이트 구동부(200) 및 그것을 포함하는 표시 장치(500)는 정전기에 대한 내성을 향상시킬 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 게이트 구동부의 더미 스테이지의 제1 , 제2, 및 제3 트랜지스터들의 평면도이다.
도 9에 도시된 제1 , 제2, 및 제3 트랜지스터들(T1,T2,T3)의 연결 구성을 제외하면, 본 발명의 다른 실시 예에 따른 게이트 구동부는 도 5에 도시된 게이트 구동부(200)와 동일한 구성을 갖는다. 따라서, 이하, 도 5에 도시된 제1 및 제3 트랜지스터들(T1,T3)의 연결 구성과 다른 구성만이 설명될 것이다.
이하, 제2 트랜지스터(T2)의 게이트 전극(GE2), 드레인 전극(DE2), 및 소스 전극(SE2)은 각각 제2 게이트 전극(GE2), 제2 드레인 전극(DE2), 및 제2 소스 전극(SE2)으로 정의된다.
도 9를 참조하면, 평면상에서 제1 및 제2 트랜지스터들(T1,T2)의 크기는 제3 트랜지스터(T3)보다 크다. 제1 및 제3 트랜지스터들(T1,T3)의 구성은 도 5에 도시된 제1 및 제3 트랜지스터들(T1,T3)의 구성과 실질적으로 동일하다.
제1 제어 라인(SL1)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결되고, 제1 게이트 전극(GE1)은 연장되어 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)에 연결된다. 제2 게이트 전극(GE2)은 연장되어 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)에 연결된다. 제3 게이트 전극(GE3)은 연장되어 더미 출력 단자(D_OUT)에 연결되고, 더미 출력 단자(D_OUT)는 제2 제어 라인(SL2)에 연결된다. 이러한 구성에 의해, 제1 제어 라인(SL1)은 제1, 제2, 및 제3 트랜지스터들(T1,T2,T3)을 경유하여 제2 제어 라인(SL2)에 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)의 제2 드레인 전극(DE2)은 제1 방향(X1)으로 연장된 제3 연장부(EXP3), 제3 연장부(EXP3)에서 제2 방향(X2) 및 제2 방향(X2)과 반대 방향으로 연장된 복수의 제5 돌출부들(P5), 및 제5 돌출부들(P5) 사이에 형성된 제5 홈들(G5)을 포함한다. 제2 드레인 전극(DE2)은 연장되어 제2 연결 전극(CNE2)에 연결된다.
제2 트랜지스터(T2)의 제2 소스 전극(SE2)은 제2 방향(X2) 및 제2 방향(X2)과 반대 방향으로 연장되어 서로 마주보도록 배치된 제6 돌출부들(P6) 및 제6 돌출부들(P6) 사이에 형성된 제6 홈들(G6)을 포함한다. 최 좌측에 배치된 제6 돌출부들(P6)은 서로 연결되어 제5 연결 전극(CNE5)으로 정의될 수 있다.
제5 돌출부들(P5) 및 제6 돌출부들(P6)은 서로 교대로 배치된다. 즉, 제5 돌출부들(P5)은 제6 홈들(G6)과 인접하게 배치되고, 제6 돌출부들(P6)은 제5 홈들(G5)에 인접하게 배치된다.
제2 트랜지스터(T2)의 제2 게이트 전극(SE2)은 평면상에서 제5 돌출부들(P5), 제3 연장부(EXP3), 및 최 우측의 제6 돌출부(P6)를 제외한 제6 돌출부들(P6)과 오버랩될 수 있다.
제5 연결 전극(CNE5) 및 제6 연결 전극(CNE6)은 제4 컨택 홀들(H4)을 통해 제3 브릿지 전극(BE3)에 전기적으로 연결된다. 제5 연결 전극(CNE5) 및 제6 연결 전극(CNE6)의 단면 구성은 실질적으로, 도 7에 도시된 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 동일하므로 설명을 생략한다. 도시하지 않았으나, 제6 연결 전극(CNE6)은 연장되어 제5 트랜지스터(T5)의 소스 전극에 연결된다.
제2 트랜지스터(T2)의 단면 구성은 실질적으로 제1 트랜지스터(T1)와 동일하다. 따라서, 도시하지 않았으나, 제2 게이트 전극(GE2)과 제2 드레인 전극(DE2) 사이 및 제2 게이트 전극(GE2)과 제2 소스 전극(SE2) 사이에 제3 감쇄 커패시터들이 형성된다.
평면상에서 제2 트랜지스터(T2)의 크기는 제3 트랜지스터(T3)보다 크다. 즉, 제2 트랜지스터(T2)의 제5 및 제6 돌출부들(P5,P6)의 개수는 제3 트랜지스터(T3)의 제3 및 제4 돌출부들(P3,P4)의 개수보다 많다. 또한, 평면상에서 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)의 크기는 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)의 크기보다 크다. 따라서, 제2 트랜지스터(T2)에 형성되는 제3 감쇄 커패시터들은 제3 트랜지스터(T3)에 형성된 제2 감쇄 커패시터들보다 많을 수 있다. 그 결과, 그 결과, 제2 트랜지스터(T2)에 형성되는 제3 감쇄 커패시터들의 총 용량은 제3 트랜지스터(T3)에 형성되는 제2 감쇄 커패시터들의 총 용량보다 크다.
제1 제어 라인(SL1)를 통해 수신된 수직 개시 신호(STV)는 제1 트랜지스터(T1)의 제1 게이트 전극(GE1), 제2 트랜지스터(T2)의 제2 게이트 전극(GE2), 및 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)을 경유하여 더미 출력 단자(D_OUT)를 통해 출력된다.
제1 제어 라인(SL1)에 외부의 정전기가 유입될 수 있다. 제1 제어 라인(SL1)를 통해 유입된 정전기는 제1 트랜지스터(T1)에 형성된 제1 감쇄 커패시터들(DC1)에 의해 분산된다. 제1 게이트 전극(GE1)은 제2 게이트 전극(GE2)에 연결된다. 따라서, 제1 제어 라인(SL1)를 통해 유입된 정전기는 제2 트랜지스터(T2)의 제3 감쇄 커패시터들에 의해 분산된다. 제2 게이트 전극(GE2)은 제3 게이트 전극(GE3)에 연결된다. 따라서, 제1 제어 라인(SL1)를 통해 유입된 정전기는 제3 트랜지스터(T3)에 형성된 제2 감쇄 커패시터들에 의해 분산될 수 있다.
제1 감쇄 커패시터들(DC1)의 총 용량과 제3 감쇄 커패시터들의 총 용량은 제2 감쇄 커패시터들의 총 용량보다 크다. 따라서, 제1 제어 라인(SL1)를 통해 유입된 정전기는 제1 및 제2 트랜지스터들(T1,T2)에 형성된 제1 및 제3 감쇄 커패시터들에 의해 보다 크게 감쇄되고, 제3 트랜지스터(T3)에 형성된 제2 감쇄 커패시터들에 의해 추가적으로 감쇄된다.
외부에서 유입된 정전기는 더미 스테이지(DUM)의 제1 내지 제3 트랜지스들(T1,T2,T3)에 형성된 제1 내지 제3 감쇄 커패시터들에 의해 감쇄 된다. 따라서, 외부에서 정전기가 유입되더라도 제1 스테이지(SRC1) 및 제n+1 스테이지(SRCn+1)가 손상되지 않을 수 있다.
결과적으로, 본 발명의 다른 실시 예에 따른 게이트 구동부 및 그것을 포함하는 표시 장치는 정전기에 대한 내성을 향상시킬 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널 200: 게이트 구동부
300: 데이터 구동부 400: 구동 회로 기판
500: 표시 장치 111: 제1 베이스 기판
112: 제1 절연막 113: 제2 절연막
CSL: 제어신호 배선부 DUM: 더미 스테이지
SRC1~SRCn+1: 제1 내지 제n+1 스테이지들

Claims (14)

  1. 제1 개시 신호를 수신하는 제1 신호 라인;
    상기 제1 신호 라인을 통해 상기 제1 개시 신호를 수신하는 입력 단자 및 제2 개시 신호를 출력하는 출력 단자를 포함하는 더미 스테이지;
    서로 종속적으로 연결되며, 제어 신호들 및 상기 제2 개시 신호에 응답하여 복수의 게이트 신호들을 순차적으로 출력하는 복수의 스테이지들; 및
    상기 더미 스테이지에서 출력된 상기 제2 개시 신호를 상기 복수의 스테이지들 중 첫 번째 스테이지 및 마지막 스테이지에 제공하는 제2 신호 라인을 포함하고,
    상기 더미 스테이지는 상기 스테이지들 각각과 다른 회로 구조를 가지고, 상기 더미 스테이지는 복수의 트랜지스터들을 포함하고, 상기 제1 신호 라인은 상기 트랜지스터들을 경유하여 상기 제2 신호라인에 연결되고,
    상기 트랜지스터들은,
    상기 제1 신호 라인에 연결된 제1 트랜지스터;
    상기 제1 트랜지스터에 연결된 제2 트랜지스터; 및
    상기 더미 스테이지의 상기 입력 단자 및 상기 출력 단자 사이에 접속된 제3 트랜지스터를 포함하고,
    상기 제3 트랜지스터는 평면상에서 상기 제1 및 제2 트랜지스터들보다 작은 크기를 갖는 게이트 구동부.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 트랜지스터는,
    제1 게이트 전극;
    상기 제1 게이트 전극 상에 형성된 제1 절연막;
    상기 제1 절연막 상에 서로 이격되어 형성되며 상기 제1 게이트 전극과 오버랩되도록 배치되는 제1 드레인 전극 및 제1 소스 전극; 및
    상기 제1 게이트 전극과 상기 제1 드레인 전극 사이 및 상기 제1 게이트 전극과 상기 제1 소스 전극 사이에 형성된 복수의 제1 감쇄 커패시터들을 포함하는 게이트 구동부.
  4. 제 3 항에 있어서,
    상기 제3 트랜지스터는,
    제3 게이트 전극;
    상기 제3 게이트 전극 상에 형성된 상기 제1 절연막;
    상기 제1 절연막 상에 서로 이격되어 형성되며 상기 제3 게이트 전극과 오버랩되도록 배치되는 제3 드레인 전극 및 제3 소스 전극; 및
    상기 제3 게이트 전극과 상기 제3 드레인 전극 사이 및 상기 제3 게이트 전극과 상기 제3 소스 전극 사이에 형성된 복수의 제2 감쇄 커패시터들을 포함하고,
    상기 제1 감쇄 커패시터들의 총 용량은 상기 제2 감쇄 커패시터들의 총 용량보다 크게 형성되는 게이트 구동부.
  5. 제 4 항에 있어서,
    상기 제1 신호 라인은 상기 제1 게이트 전극에 연결되고, 상기 제1 게이트 전극은 연장되어 상기 제3 게이트 전극에 연결되고, 상기 제3 게이트 전극은 연장되어 상기 제2 신호 라인에 연결되는 게이트 구동부.
  6. 제 4 항에 있어서,
    상기 제2 트랜지스터는,
    제2 게이트 전극;
    상기 제2 게이트 전극 상에 형성된 상기 제1 절연막;
    상기 제1 절연막 상에 서로 이격되어 형성되며 상기 제2 게이트 전극과 오버랩되도록 배치되는 제2 드레인 전극 및 제2 소스 전극; 및
    상기 제2 게이트 전극과 상기 제2 드레인 전극 사이 및 상기 제2 게이트 전극과 상기 제2 소스 전극 사이에 형성된 복수의 제3 감쇄 커패시터들을 포함하고,
    상기 제1 감쇄 커패시터들의 총 용량 및 상기 제3 감쇄 커패시터들의 총 용량은 상기 제2 감쇄 커패시터들의 총 용량보다 크게 형성되는 게이트 구동부.
  7. 제 6 항에 있어서,
    상기 제1 신호 라인은 상기 제1 게이트 전극에 연결되고, 상기 제1 게이트 전극은 연장되어 상기 제2 게이트 전극에 연결되고, 상기 제2 게이트 전극은 연장되어 상기 제3 게이트 전극에 연결되고, 상기 제3 게이트 전극은 연장되어 상기 제2 신호 라인에 연결되는 게이트 구동부.
  8. 게이트 신호들에 응답하여 데이터 전압들을 제공받고, 상기 데이터 전압들에 대응하는 계조를 표시하는 복수의 화소들을 포함하는 표시 패널;
    상기 화소들에 상기 게이트 신호들을 제공하는 게이트 구동부; 및
    상기 화소들에 상기 데이터 전압들을 제공하는 데이터 구동부를 포함하고,
    상기 게이트 구동부는,
    제1 개시 신호를 수신하는 제1 신호 라인;
    상기 제1 신호 라인을 통해 상기 제1 개시 신호를 수신하는 입력 단자 및 제2 개시 신호를 출력하는 출력 단자를 포함하는 더미 스테이지;
    서로 종속적으로 연결되며, 제어 신호들 및 상기 제2 개시 신호에 응답하여 상기 게이트 신호들을 순차적으로 출력하는 복수의 스테이지들; 및
    상기 더미 스테이지에서 출력되는 상기 제2 개시 신호를 상기 복수의 스테이지들 중 첫 번째 스테이지 및 마지막 스테이지에 제공하는 제2 신호 라인을 포함하고,
    상기 더미 스테이지는 상기 스테이지들 각각과 다른 회로 구조를 가지고, 상기 더미 스테이지는 복수의 트랜지스터들을 포함하고, 상기 제1 신호 라인은 상기 트랜지스터들을 경유하여 상기 제2 신호라인에 연결되고,
    상기 트랜지스터들은,
    상기 제1 신호 라인에 연결된 제1 트랜지스터;
    상기 제1 트랜지스터에 연결된 제2 트랜지스터; 및
    상기 더미 스테이지의 상기 입력 단자 및 상기 출력 단자 사이에 접속된 제3 트랜지스터를 포함하고,
    상기 제3 트랜지스터는 평면상에서 상기 제1 및 제2 트랜지스터들보다 작은 크기를 갖는 표시 장치.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 제1 트랜지스터는,
    제1 게이트 전극;
    상기 제1 게이트 전극 상에 형성된 제1 절연막;
    상기 제1 절연막 상에 서로 이격되어 형성되며 상기 제1 게이트 전극과 오버랩되도록 배치되는 제1 드레인 전극 및 제1 소스 전극; 및
    상기 제1 게이트 전극과 상기 제1 드레인 전극 사이 및 상기 제1 게이트 전극과 상기 제1 소스 전극 사이에 형성된 복수의 제1 감쇄 커패시터들을 포함하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 제3 트랜지스터는,
    제3 게이트 전극;
    상기 제3 게이트 전극 상에 형성된 상기 제1 절연막;
    상기 제1 절연막 상에 서로 이격되어 형성되며 상기 제3 게이트 전극과 오버랩되도록 배치되는 제3 드레인 전극 및 제3 소스 전극; 및
    상기 제3 게이트 전극과 상기 제3 드레인 전극 사이 및 상기 제3 게이트 전극과 상기 제3 소스 전극 사이에 형성된 복수의 제2 감쇄 커패시터들을 포함하고,
    상기 제1 감쇄 커패시터들의 총 용량은 상기 제2 감쇄 커패시터들의 총 용량보다 크게 형성되는 표시 장치.
  12. 제 11 항에 있어서,
    상기 제1 신호 라인은 상기 제1 게이트 전극에 연결되고, 상기 제1 게이트 전극은 연장되어 상기 제3 게이트 전극에 연결되고, 상기 제3 게이트 전극은 연장되어 상기 제2 신호 라인에 연결되는 표시 장치.
  13. 제 11 항에 있어서,
    상기 제2 트랜지스터는,
    제2 게이트 전극;
    상기 제2 게이트 전극 상에 형성된 상기 제1 절연막;
    상기 제1 절연막 상에 서로 이격되어 형성되며 상기 제2 게이트 전극과 오버랩되도록 배치되는 제2 드레인 전극 및 제2 소스 전극; 및
    상기 제2 게이트 전극과 상기 제2 드레인 전극 사이 및 상기 제2 게이트 전극과 상기 제2 소스 전극 사이에 형성된 복수의 제3 감쇄 커패시터들을 포함하고,
    상기 제1 감쇄 커패시터들의 총 용량 및 상기 제3 감쇄 커패시터들의 총 용량은 상기 제2 감쇄 커패시터들의 총 용량보다 크게 형성되는 표시 장치.
  14. 제 13 항에 있어서,
    상기 제1 신호 라인은 상기 제1 게이트 전극에 연결되고, 상기 제1 게이트 전극은 연장되어 상기 제2 게이트 전극에 연결되고, 상기 제2 게이트 전극은 연장되어 상기 제3 게이트 전극에 연결되고, 상기 제3 게이트 전극은 연장되어 상기 제2 신호 라인에 연결되는 표시 장치.
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