JP5973123B2 - ゲート駆動装置及びこれを含む表示装置 - Google Patents

Description

本発明は、ゲート駆動装置及びこれを含む表示装置に関し、より詳細には静電気防止部を含むゲート駆動装置及びこれを含む表示装置に関するものである。

液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）は、現在最も広く使われているフラットパネル表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）の内の一つであって、電極が形成されている２枚の基板とその間に挿入されている液晶層からなり、電極に電圧を印加して液晶層の液晶分子を再配列させることによって透過する光の量を調節して画像を表示する装置である。

液晶表示装置は、ゲート駆動ＩＣをＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）又はＣＯＧ（ｃｈｉｐ ｏｎ ｔｈｅ ｇｌａｓｓ）などの方法で実装しているが、製造原価又は製品のサイズ、設計的な側面から他の方法が摸索されている。

これにより、ゲート駆動ＩＣを採択せず、非晶質シリコーン薄膜トランジスタ（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）を利用してゲート出力信号を発生させるゲート駆動部をガラス基板上に直接実装することも行われている。

しかし、ゲート駆動部を製造するために複数の非晶質シリコーン薄膜トランジスタを形成する過程において、多量の電荷がソース又はドレインライン、ゲートライン又はゲート絶縁膜などに蓄積される。蓄積された電荷によって表示装置が作動する過程においてゲート駆動装置内で静電気が発生し、これによって表示装置の性能が低下する。
従って、静電気に対する耐性が強いゲート駆動装置の開発が必要になってきているという問題がある。

大韓民国特許出願公開１０−２００８−００５３９７７号明細書

そこで、本発明は上記従来のゲート駆動装置における問題点に鑑みてなされたものであって、本発明の目的は、静電気に対する耐性が強いゲート駆動装置を提供することにある。
また、本発明の他の目的は、上記ゲート駆動装置を含む表示装置を提供することにある。

上記目的を達成するためになされた本発明によるゲート駆動装置は、第１乃至第（ｎ＋１）（ｎは自然数）ステージを有するゲート駆動装置であって、
第ｊ（ｊは、１≦ｊ≦ｎを満たす自然数）ゲート出力信号を出力する第ｊステージと、第（ｊ＋１）ゲート出力信号を出力する第（ｊ＋１）ステージと、を含み、前記第ｊステージと第（ｊ＋１）ステージは順次に配置され、前記第ｊステージは、前記第ｊゲート出力信号を提供するソース電極を有する第１トランジスタを備えるプルアップ部と、前記第（ｊ＋１）ステージの前記第（ｊ＋１）ゲート出力信号の提供を受けて前記第１トランジスタのソース電極をゲートオフ電圧に放電するプルダウン部と、前記第（ｊ＋１）ステージの前記第（ｊ＋１）ゲート出力信号の印加を受けて、前記第１トランジスタのゲート電極が接続されたプルアップノードを前記ゲートオフ電圧に放電する放電部と、を含み、
前記プルダウン部は、ゲート電極、ソース電極、及びドレイン電極を含み、前記ゲート電極が前記第（ｊ＋１）ゲート出力信号の印加を受け、前記ドレイン電極が前記第１トランジスタのソース電極に接続されている第２トランジスタを備え、前記放電部は、ゲート電極、ソース電極、及びドレイン電極を含み、前記ゲート電極が前記第（ｊ＋１）ゲート出力信号の印加を受ける第９トランジスタを備え、前記第２及び第９トランジスタの各々の前記ソース電極は、前記ゲートオフ電圧が入力される電源電圧端子に接続され、ダミーゲート電極、ダミーソース電極、及びダミードレイン電極を含み、前記ダミーソース電極が前記第２トランジスタの前記ドレイン電極に接続され、前記第ｊステージに流入する静電気を防止する第１ダミートランジスタと、ダミーゲート電極、ダミーソース電極、及びダミードレイン電極を含み、前記ダミーソース電極が前記ゲートオフ電圧の入力される電源電圧端子に接続され、前記第ｊステージに流入する静電気を防止する第２ダミートランジスタと、を含み、前記第１ダミートランジスタは前記プルダウン部に隣接して形成される、ことを特徴とする。

上記目的を達成するためになされた本発明による表示装置は、表示部と、該表示部を取り囲む非表示部とからなる基板と、前記非表示部上に形成されるゲート駆動装置を含むゲート駆動部と、を有し、
前記ゲート駆動装置は、第ｊ（ｊは、１≦ｊ≦ｎを満たす自然数）ゲート出力信号を出力する第ｊステージと、第（ｊ＋１）ゲート出力信号を出力する第（ｊ＋１）ステージと、を含む第１乃至第（ｎ＋１）（ｎは自然数）ステージを有し、前記第ｊステージと第（ｊ＋１）ステージは順次に配置され、
前記第ｊステージは、前記第ｊゲート出力信号を提供するソース電極を有する第１トランジスタと、前記第（ｊ＋１）ゲート出力信号の印加に応答してターンオンされ、ゲートオフ電圧を前記第１トランジスタのソース電極に印加する第２トランジスタと、前記第（ｊ＋１）ゲート出力信号の印加に応答してターンオンされ、ゲートオフ電圧を前記第１トランジスタのゲート電極に印加する第９トランジスタと、前記第２トランジスタのドレインに接続され、前記第ｊステージに流入する静電気を防止する第１静電気防止部と、前記第２及び第９トランジスタの各々のソース電極に接続され、前記第ｊステージに流入する静電気を防止する第２静電気防止部と、を含むことを特徴とする。

本発明に係るゲート駆動装置及びこれを含む表示装置によれば、ゲート駆動装置の第１ステージのプルダウン部、ホールディング部及び放電部を静電気から保護するために各々に静電気防止部を含む。すなわち、各ステージに流入される静電気を防止することができるように信号受信部と連結された静電気防止部を含むことによって、静電気によって、ステージ内のトランジスタが損傷することを効果的に防止することができるという効果があり、よって、静電気によるステージの性能低下を防止することができるという効果がある。

本発明の第１の実施形態によるゲート駆動装置及びこれを含む表示装置を示すブロック図である。 図１に示す一画素の等価回路図である。 図１に示すゲート駆動部に含まれたゲート駆動装置の例示的なブロック図である。 図３に示す第ｊステージの例示的な回路図である。 第ｊステージの動作を説明するための信号図である。 本発明の第１の実施形態によるゲート駆動装置の第ｊステージの一部に対するレイアウト図である。 図６に示すＩ−Ｉ’線に沿って切断した断面図である。 第１の実施形態の変形例による駆動装置の第ｊステージの一部に対するレイアウト図である。 本発明の第２の実施形態によるゲート駆動装置の第ｊ及び第（ｊ＋１）ステージの一部に対するレイアウト図である。 図９に示すＩＩ−ＩＩ’線に沿って切断した断面図である。 図９に示すＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 図９に示すＩＶ−ＩＶ’線に沿って切断した断面図である。 本発明の第２の第２の実施形態の変形例によるゲート駆動装置の第ｊステージの一部に対するレイアウト図である。 図１３に示すＶ−Ｖ’線に沿って切断した断面図である。

次に、本発明に係るゲート駆動装置及びこれを含む表示装置を実施するための形態の具体例を図面を参照しながら説明する。

本発明の利点、特徴、及びそれらを達成する方法は、添付した図面と共に詳細に後述される実施形態を参照すれば明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されることが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によってのみ定義される。図面において層のサイズ、領域のサイズおよび相対的なサイズは説明を明瞭にするため、誇張されることもある

素子（ｅｌｅｍｅｎｔｓ）又は層が、異なる素子または層の「上（ｏｎ）」と指称されるものは、他の素子あるいは層の真上だけでなく、中間に他の層又は他の素子を介在した場合をすべて含む。これに対し、一つの素子が他の素子と「直接上（ｄｉｒｅｃｔｌｙ ｏｎ）」、「真上」と指称されるものは中間に他の素子又は層を介在しないものを示す。明細書全体において、同一参照符号は同一構成要素を指す。「及び／又は」は、言及されたアイテムの各々および一つ以上のすべての組み合わせを含む。

空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図面に示すように、一つの素子または構成要素と異なる素子または構成要素との相関関係を容易に記述するために使用され得る。空間的に相対的な用語は、図面に示している方向に加えて、使用時又は動作時における素子の互いに異なる方向を含む用語として理解されなければならない。

本明細書で記述する実施形態は、本発明の理想的な概略図である平面図及び断面図を参照して説明される。したがって、製造技術及び／又は許容誤差などによって例示図の形態が変形され得る。したがって、本発明の実施形態は、図示した特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含みうる。したがって、図面で例示した領域は、概略的な属性を有し、図面で例示した領域の形態は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。

又、ドレイン（又はドレイン電極）とソース（又はソース電極）は、電流の方向により互いに異なるように呼ばれることもあるため、以下でドレイン又はドレイン電極と呼ばれる構成要素は、ソース又はソース電極として動作することができ、ソース又はソース電極と呼ばれる構成要素は、ドレイン又はドレイン電極として動作することができる。したがって、ドレイン又はドレイン電極と呼ばれる構成要素がドレイン又はドレイン電極に限定されるものではない。またソース又はソース電極と呼ばれる構成要素がソース又はソース電極で限定されるものではない。

図１〜図５を参照して本発明の第１の実施形態によるゲート駆動装置及びこれを含む表示装置を説明する。

図１は、本発明の第１の実施形態によるゲート駆動装置及びこれを含む表示装置を示すブロック図であり、図２は、図１に示す一画素の等価回路図であり、図３は、図１に示すゲート駆動部に含まれたゲート駆動装置を示す例示的なブロック図であり、図４は、図３に示す第ｊステージの例示的な回路図であり、図５は、第ｊステージの動作を説明するための信号図である。

図１を参照すると、本発明の第１の実施形態による表示装置１は、液晶パネル３００、タイミングコントローラ５００、クロック生成部６００、ゲート駆動部４００、及びデータ駆動部７００を含む。

液晶パネル３００は、画像が表示される表示部（ＤＡ）と画像が表示されない非表示部（ＰＡ）に区分することができる。

表示部（ＤＡ）は、複数のゲートライン（Ｇ１〜Ｇｎ）、複数のデータライン（Ｄ１〜Ｄｍ）、画素スイッチング素子（図２、符号Ｑｐ参照）、及び画素電極（図２、符号ＰＥ参照）が形成された第１基板（図２、符号１００参照）と、カラーフィルタ（図２、符号ＣＦ参照）と共通電極（図２、符号ＣＥ参照）が形成された第２基板（図２、符号２００参照）と、第１基板と第２基板との間に介在する液晶層（図２、符号１５０参照）を含んで画像を表示する。ゲートライン（Ｇ１〜Ｇｎ）は、略行方向に延長され互いがほぼ平行であり、データライン（Ｄ１〜Ｄｍ）は、略列方向に延長され互いがほぼ平行である。

図２を参照して図１に示す一画素（ＰＸ）について説明する。
第１基板１００の画素電極（ＰＥ）と対向するように第２基板２００の共通電極（ＣＥ）の一部領域にカラーフィルタ（ＣＦ）が形成され得る。例えば、ｉ番目（ｉ＝１〜ｎ）ゲートライン（Ｇｉ）とｊ番目（ｊ＝１〜ｍ）データライン（Ｄｊ）に接続された画素（ＰＸ）は信号線（Ｇｉ、Ｄｊ）に接続された画素スイッチング素子（Ｑｐ）とこれに接続された液晶キャパシタ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｃａｐａｃｉｔｏｒ、Ｃｌｃ）及びストレージキャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ、Ｃｓｔ）を含み得る。ストレージキャパシタ（Ｃｓｔ）の一端及び共通電極（ＣＥ）には共通電圧が印加され得る。

非表示部（ＰＡ）は、第１基板（図２に示す１００を参照）が第２基板（図２に示す２００を参照）より広く形成されて画像が表示されない部分を意味する。

再び、図１を参照すると、タイミングコントローラ５００は、水平同期信号（Ｈｓｙｎｃ）、メインクロック信号（Ｍｃｌｋ）、データイネーブル信号（ＤＥ）などの入力制御信号の入力を受け第１制御信号（ＣＯＮＴ１）を出力する。ここで、第１制御信号（ＣＯＮＴ１）はデータ駆動部７００の動作を制御する信号であって、データ駆動部７００の動作を開始する水平開始信号、二つのデータ電圧の出力を指示するロード信号などを含み得る。

これによって、データ駆動部７００は画像信号（ＤＡＴ）、第１制御信号（ＣＯＮＴ１）の提供を受け、画像信号（ＤＡＴ）に対応する画像データ電圧を各データライン（Ｄ１〜Ｄｍ）に提供する。データ駆動部７００は、ＩＣとしてテープキャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ、ＴＣＰ）形態で液晶パネル３００と接続されるが、これに限定されず、第１基板１００上の非表示部（ＰＡ）上に形成され得る。

また、タイミングコントローラ５００は、第２制御信号（ＣＯＮＴ２）をクロック生成部６００に提供する。クロック生成部６００は、第２制御信号（ＣＯＮＴ２）の入力を受け第１クロック信号（１ｓｔ ｓｉｇｎａｌ）及び第２クロック信号（２ｎｄ ｓｉｇｎａｌ）を出力することができる。すなわち、第２制御信号（ＣＯＮＴ２）に制御されてゲートオン電圧（Ｖｏｎ）及びゲートオフ電圧（Ｖｏｆｆ）を利用して第１クロック信号（１ｓｔ ｓｉｇｎａｌ）及び第２クロック信号（２ｎｄ ｓｉｇｎａｌ）を出力する。ここで、第２制御信号（ＣＯＮＴ２）は、出力イネーブル信号（ＯＥ）及びゲートクロック信号を含み得る。ここで、第１クロック信号（１ｓｔ ｓｉｇｎａｌ）及び第２クロック信号（２ｎｄ ｓｉｇｎａｌ）は、各々ゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｏｆｆ）間をスイングするパルス信号であり、第１クロック信号は第２クロック信号と逆位相の信号である。

ゲート駆動部４００は、スキャン開始信号（ＳＴＶＰ）にイネーブルされて第１クロック信号（１ｓｔ ｓｉｇｎａｌ）、第２クロック信号（２ｎｄ ｓｉｇｎａｌ）、及びゲートオフ電圧（Ｖｏｆｆ）を利用して複数のゲート信号を生成するゲート駆動装置を含む。ゲート駆動装置は各ゲートライン（Ｇ１〜Ｇｎ）に各ゲート信号を順次に提供する。ゲート駆動部４００のゲート駆動装置は第１基板１００上の非表示部（ＰＡ）上に形成され得る。

このようなゲート駆動部４００のゲート駆動装置について図３を参照してさらに具体的に説明する。一方、図示していないが、ゲート駆動部は第１基板上の非表示部の両側に各々形成することもできる。これによって、第１基板上の一側に形成されたゲート駆動部はｅｖｅｎラインを、他側に形成されたゲート駆動部はｏｄｄラインを各々駆動させることができる。

図３を参照すると、ゲート駆動部４００のゲート駆動装置は複数のステージ（ＳＴ_１〜ＳＴ_ｎ＋１ここで、ｎは自然数）を含むが、各ステージ（ＳＴ_１〜ＳＴ_ｎ＋１）はカスケード（ｃａｓｃａｄｅ）に接続されており、最後のステージ（ＳＴ_ｎ＋１）を除いた各ステージ（ＳＴ_１〜ＳＴ_ｎ）はゲートライン（Ｇ１〜Ｇｎ）と一対一で接続されて各々ゲート信号（Ｇｏｕｔ_１〜Ｇｏｕｔ_（ｎ））を出力する。各ステージ（ＳＴ_１〜ＳＴ_ｎ＋１）にはゲートオフ電圧（Ｖｏｆｆ）、第１クロック信号（１ｓｔ ｓｉｇｎａｌ）、第２クロック信号（２ｎｄ ｓｉｇｎａｌ）、及び初期化信号（ＩＮＴ）が入力される。ここで初期化信号（ＩＮＴ）はクロック生成部６００又はタイミングコントローラ５００から提供され得る。

各ステージ（ＳＴ_１〜ＳＴ_ｎ＋１）は第１クロック端子（ＣＫ１）、第２クロック端子（ＣＫ２）、セット端子（Ｓ）、リセット端子（Ｒ）、電源電圧端子（ＧＶ）、フレームリセット端子（ＦＲ）、ゲート出力端子（ＯＵＴ１）、及びキャリー出力端子（ＯＵＴ２）を有する。

例えば、ｊ番目（ｊ≠１、ｊ＝２〜ｎ−１の自然数）ゲートラインと接続された第ｊステージ（ＳＴ_ｊ）のセット端子（Ｓ）には前段ステージ（ＳＴ_ｊ−１）のキャリー信号（Ｃｏｕｔ_{（ｊ−１）}）が、リセット端子（Ｒ）には後段ステージ（ＳＴ_ｊ＋１）のゲート信号（Ｇｏｕｔ_{（ｊ＋１）}）が入力され、第１クロック端子（ＣＫ１）及び第２クロック端子（ＣＫ２）には各々第１クロック信号（１ｓｔ ｓｉｇｎａｌ）及び第２クロック信号（２ｎｄ ｓｉｇｎａｌ）が入力され、電源電圧端子（ＧＶ）にはゲートオフ電圧（Ｖｏｆｆ）が入力され、フレームリセット端子（ＦＲ）には初期化信号（ＩＮＴ）、又は最後のステージ（ＳＴ_ｎ＋１）のキャリー信号（Ｃｏｕｔ_{（ｎ＋１）}）が入力される。ゲート出力端子（ＯＵＴ１）はゲート信号（Ｇｏｕｔ_（ｊ））を出力し、キャリー出力端子（ＯＵＴ２）はキャリー信号（Ｃｏｕｔ_（ｊ））を出力する。

ただし、最初のステージ（ＳＴ_１）には前段キャリー信号の代わりにスキャン開始信号（ＳＴＶＰ）が入力され、最後のステージ（ＳＴ_ｎ＋１）には後段ゲート信号の代わりにスキャン開始信号（ＳＴＶＰ）が入力される。ここで、最初のステージ（ＳＴ_１）と最後のステージ（ＳＴ_ｎ＋１）に入力されるスキャン開始信号（ＳＴＶＰ）は同一信号である。

次に、図４及び図５を参照して、図３に示す第ｊステージ（ＳＴ_ｊ）についてさらに詳細に説明する。
図４を参照すると、第ｊステージ（ＳＴ_ｊ）はバッファ部４１０、充電部４２０、プルアップ部４３０、キャリー信号発生部４７０、プルダウン部４４０、放電部４５０、ホールディング部４６０、及び静電気防止部（４８０，４８２）を含む。このような第ｊステージ（ＳＴｊ）に前段キャリー信号（Ｃｏｕｔ_{（ｊ−１）}）、第１クロック信号（１ｓｔ ｓｉｇｎａｌ）及び第２クロック信号（２ｎｄ ｓｉｇｎａｌ）が提供される。第１クロック信号（１ｓｔ ｓｉｇｎａｌ）はハイレベル区間（ＰＨ＿１，ＰＨ＿２）とローレベル区間（ＰＬ＿１，ＰＬ＿２）を含む。

先ず、バッファ部４１０は、トランジスタ（Ｔ４）を含む。ここで、トランジスタ（Ｔ４）のゲートとドレインはセット端子（Ｓ）と接続されている。また、トランジスタ（Ｔ４）のゲートとドレインは互いに接続されている。これによって、トランジスタ（Ｔ４）は実質的にダイオードのように動作する。動作を説明すれば、バッファ部４１０はセット端子（Ｓ）を通じて入力された前段キャリー信号（Ｃｏｕｔ_{（ｊ−１）}）を充電部４２０、キャリー信号発生部４７０、及びプルアップ部４３０に提供する。

充電部４２０は、一端がトランジスタ（Ｔ４）のソース電極、プルアップ部４３０、及び放電部４５０に接続され、他端がゲート出力端子（ＯＵＴ１）に接続された充電キャパシタ（Ｃ１）からなる。ここで、充電キャパシタ（Ｃ１）は寄生キャパシタでもあり得、人為的に形成されたキャパシタでもあり得る。

プルアップ部４３０は、ゲート駆動用薄膜トランジスタ（Ｔ１）を含むが、ゲート駆動用薄膜トランジスタ（Ｔ１）のドレイン電極が第１クロック端子（ＣＫ１）に接続され、ゲート電極が充電部４２０に接続され、ソース電極がゲート出力端子（ＯＵＴ１）に接続される。

キャリー信号発生部４７０は、ドレイン電極が第１クロック端子（ＣＫ１）に接続され、ソース電極がキャリー出力端子（ＯＵＴ２）に接続され、ゲート電極がバッファ部４１０と接続されているトランジスタ（Ｔ１５）と、トランジスタ（Ｔ１５）のゲート電極とソース電極に接続されたキャパシタ（Ｃ２）を含む。

プルダウン部４４０は、ドレイン電極がトランジスタ（Ｔ１）のソース電極及び充電キャパシタ（Ｃ１）の他端に接続され、ソース電極が電源電圧端子（ＧＶ）に接続され、ゲート電極がリセット端子（Ｒ）に接続されたトランジスタ（Ｔ２）を含む。このとき、ゲート電極は次段ステージ（ＳＴ_ｊ＋１）のゲート信号（Ｇｏｕｔ_{（ｊ＋１）}）の印加を受け、トランジスタ（Ｔ２）を制御する。一方、プルダウン部４４０は静電気からプルダウン部４４０を保護する静電気防止部４８０と接続される。静電気防止部４８０に対する詳細な説明は後述する。

放電部４５０は、ゲート電極がリセット端子（Ｒ）に接続されてドレイン電極が充電キャパシタ（Ｃ１）の一端に接続され、ソース電極が電源電圧端子（ＧＶ）に接続され、次段ステージ（ＳＴ_ｊ＋１）のゲート信号（Ｇｏｕｔ_{（ｊ＋１）}）に応答して充電部４２０を放電させるトランジスタ（Ｔ９）と、ゲート電極がフレームリセット端子（ＦＲ）に接続され、ドレイン電極がキャパシタ（Ｃ１）の一端に接続され、ソース電極が電源電圧端子（ＧＶ）に接続され、初期化信号（ＩＮＴ）に応答して充電部４２０を放電させるトランジスタ（Ｔ６）とを含む。
放電部４５０のうち、次段ステージ（ＳＴ_ｊ＋１）のゲート信号（Ｇｏｕｔ_{（ｊ＋１）}）に応答して充電部４２０を放電させるトランジスタ（Ｔ９）には静電気が流入する可能性があるため、静電気防止部４８２を連結して放電部４５０が静電気によって損傷することを防止する。

ホールディング部４６０は、複数のトランジスタ（Ｔ３、Ｔ５、Ｔ７、Ｔ８、Ｔ１０、Ｔ１１、Ｔ１２、Ｔ１３）を含み、ゲート信号（Ｇｏｕｔ_（ｊ））がローレベルからハイレベルにシフトされると、ハイレベル状態を保持し、ゲート信号（Ｇｏｕｔ_（ｊ））がハイレベルからローレベルにシフトされた後には第１クロック信号（１ｓｔ ｓｉｇｎａｌ）及び第２クロック信号（２ｎｄ ｓｉｇｎａｌ）の電圧レベルに拘らず、１フレームの間、ゲート信号（Ｇｏｕｔ_（ｊ））をローレベルに保持する動作を実行する。

図４及び図５を参照して、上述した各ユニットの動作について詳細に説明する。
先ず、ゲート信号（Ｇｏｕｔ_（ｊ））がゲートオフ電圧（Ｖｏｆｆ）からゲートオン電圧（Ｖｏｎ）に変換される過程を説明する。

充電部４２０は、図５に示す前段キャリー信号（Ｃｏｕｔ_{（ｊ−１）}）の提供を受け、電荷を充電する。例えば、充電部４２０は第１ローレベル区間（ＰＬ＿１）で前段キャリー信号（Ｃｏｕｔ_{（ｊ−１）}）の提供を受けて充電され、Ｎ１ノード（プルアップノード）の電圧が徐々に増加する。ハイレベルの第１クロック信号（１ｓｔ ｓｉｇｎａｌ）がゲート信号（Ｇｏｕｔ_（ｊ））として出力されることによって充電キャパシタ（Ｃ１）によりＮ１ノード（プルアップノード）の電圧がブーストアップされる。

充電部４２０の電圧、すなわちＮ１ノード（プルアップノード）の電圧が正電圧に上昇すれば、プルアップ部４３０のトランジスタ（Ｔ１）は完全にターンオンされ、第１クロック端子（ＣＫ１）を通じて入力される第１クロック信号（１ｓｔ ｓｉｇｎａｌ）をゲート出力端子（ＯＵＴ１）を通じてゲート信号（Ｇｏｕｔ_（ｊ））に提供する。すなわち、ゲート信号（Ｇｏｕｔ_（ｊ））は、ゲートオン電圧（Ｖｏｎ）レベルになる。またキャリー信号発生部４７０のトランジスタ（Ｔ１５）がターンオンされ、第１クロック信号（１ｓｔ ｓｉｇｎａｌ）をキャリー出力端子（ＯＵＴ２）を通じてキャリー信号（Ｃｏｕｔ_（ｊ））として出力する。

ゲート信号（Ｇｏｕｔ_（ｊ））がゲートオン電圧（Ｖｏｎ）レベルである時、トランジスタ（Ｔ８、Ｔ１３）はターンオンされる。トランジスタ（Ｔ１３）はトランジスタ（Ｔ７）をターンオフさせてハイレベルの第１クロック信号（１ｓｔ ｓｉｇｎａｌ）がトランジスタ（Ｔ３）に提供されるのを遮断して、トランジスタ（Ｔ８）はトランジスタ（Ｔ３）をターンオフさせる。したがって、トランジスタ（Ｔ８、Ｔ１３）は、トランジスタ（Ｔ３）がゲート信号（Ｇｏｕｔ_（ｊ））をゲートオフ電圧（Ｖｏｆｆ）にプルダウンするのを防止する。

次に、ゲート信号（Ｇｏｕｔ_（ｊ））がゲートオン電圧（Ｖｏｎ）からゲートオフ電圧（Ｖｏｆｆ）に変換される過程を説明する。

第２ローレベル区間（ＰＬ＿２）において、例えば、第１クロック信号（１ｓｔ ｓｉｇｎａｌ）がハイレベルからローレベルにシフトするとき、Ｎ１ノード（プルアップノード）の電圧は、寄生キャパシタ（図示せず）により下降される。このとき、次段ステージのゲート信号（Ｇｏｕｔ_{（ｊ＋１）}）がハイレベルになることにより、放電部４５０のトランジスタ（Ｔ９）がターンオンされ、Ｎ１ノード（プルアップノード）にゲートオフ電圧（Ｖｏｆｆ）を提供する。

しかしながら、第２クロック信号（２ｎｄ ｓｉｇｎａｌ）はローレベルからハイレベルにシフトするため、ホールディング部４６０のトランジスタ（Ｔ１１）がターンオンされ、正電圧の前段ステージのキャリー信号（Ｃｏｕｔ_{（ｊ−１）}）をＮ１ノード（プルアップノード）に提供する。
したがって、Ｎ１ノード（プルアップノード）の電圧は、放電部４５０がＮ１ノード（プルアップノード）にゲートオフ電圧（Ｖｏｆｆ）を提供しても、正電圧の前段ステージのキャリー信号（Ｃｏｕｔ_{（ｊ−１）}）がＮ１ノード（プルアップノード）に提供されるため、急激にはゲートオフ電圧（Ｖｏｆｆ）に下降せず、図５に示すように徐々に減少する。ここで、前段ステージのキャリー信号（Ｃｏｕｔ_{（ｊ−１）}）は前段ステージのキャリー信号発生部４７０のキャパシタ（Ｃ２）により正電圧に保持される。

従って、次段ステージのゲート信号（Ｇｏｕｔ_{（ｊ＋１）}）がハイレベルになったとき、プルアップ部４３０のトランジスタ（Ｔ１）がターンオフされず、ローレベルの第１クロック信号（１ｓｔ ｓｉｇｎａｌ）をゲート信号（Ｇｏｕｔ_（ｊ））として出力する。また次段ステージのゲート信号（Ｇｏｕ_{ｔ（ｊ＋１）}）がハイレベルになったとき、プルダウン部４４０のトランジスタ（Ｔ２）がターンオンされ、ゲートオフ電圧（Ｖｏｆｆ）をゲート出力端子（ＯＵＴ１）に提供する。
従って、プルダウン部４４０がゲート信号（Ｇｏｕｔ_（ｊ））をゲートオフ電圧（Ｖｏｆｆ）に下降させ、またプルアップ部４３０もローレベルの第１クロック信号（１ｓｔ ｓｉｇｎａｌ）をゲート信号（Ｇｏｕｔ_（ｊ））として提供するため、ゲート信号（Ｇｏｕｔ_（ｊ））の電圧レベルは迅速にゲートオフ電圧（Ｖｏｆｆ）にプルダウンされる。それゆえ、ゲート信号（Ｇｏｕｔ_（ｊ））が次段ステージのゲート信号（Ｇｏｕｔ_{（ｊ＋１）}）とオーバーラップしない。

次に、ゲート信号（Ｇｏｕｔ_（ｊ））がゲートオフ電圧（Ｖｏｆｆ）にプルダウンされた後、１フレームの間、ゲートオフ電圧（Ｖｏｆｆ）に保持する動作を説明する。
ゲート信号（Ｇｏｕｔ_（ｊ））がハイレベルからローレベルにシフトした後、トランジスタ（Ｔ８、Ｔ１３）はターンオフされる。第１クロック信号（１ｓｔ ｓｉｇｎａｌ）がハイレベルであれば、トランジスタ（Ｔ７、Ｔ１２）はトランジスタ（Ｔ３）をターンオンさせてゲート信号（Ｇｏｕｔ_（ｊ））をローレベルに保持する。

トランジスタ（Ｔ１０）がターンオンされてＮ１ノード（プルアップノード）をローレベルに保持する。また第１クロック信号（１ｓｔ ｓｉｇｎａｌ）と第２クロック信号（２ｎｄ ｓｉｇｎａｌ）がハイレベルであれば、トランジスタ（Ｔ５、Ｔ１１）がターンオンされる。ターンオンされたトランジスタ（Ｔ５）はゲート信号（Ｇｏｕｔ_（ｊ））をローレベルに保持し、ターンオンされたトランジスタ（Ｔ１１）はＮ１ノード（プルアップノード）をローレベルに保持する。

次に、図６〜図８を参照して本発明の第１の実施形態によるゲート駆動装置に含まれる静電気防止部について説明する。
図６は、本発明の第１の実施形態によるゲート駆動装置の第ｊステージの一部に対するレイアウト図であり、図７は、図６に示すＩ−Ｉ’線に沿って切断した断面図であり、図８は、第１の実施形態の変形例による駆動装置の第ｊステージの一部に対するレイアウト図である。

以下では、混同を避けるため、プルアップ部４３０のトランジスタ（Ｔ１）は「第１トランジスタ」と、プルダウン部４４０のトランジスタ（Ｔ２）は「第２トランジスタ」と、ホールディング部４６０のトランジスタ（Ｔ３）は「第３トランジスタ」と、静電気防止部（４８０、４８２）のダミートランジスタ（Ｔｄ）は「ダミートランジスタ」と記載する。

図６及び図７を参照すると、第１の実施形態によるゲート駆動装置の第ｊステージには、基板１０上に第１ゲート電極〜第３ゲート電極（２１、２３、２５）、及びダミーゲート電極（２７）、第１ドレイン電極〜第３ドレイン電極（５１、５３、５５）、及びダミードレイン電極（５７）、第１ソース電極〜第３ソース電極（６１、６３、６５）、及びダミーソース電極（６７）、ソース電極コンタクト部６０ａ、ゲートラインコンタクト部２２、第１パッド６２、及び第２パッド２６などを含む。

プルアップ部４３０の第１トランジスタ（Ｔ１）は第１ゲート電極２１、第１ドレイン電極５１、第１ソース電極６１を含む。
第１ドレイン電極５１は、図６に示すようにフィッシュボーンアンテナ（ｆｉｓｈｂｏｎｅ−ａｎｔｅｎｎａ）形状で第１ゲート電極２１とオーバーラップするように形成される。

第２ソース又はドレインライン６０ｃは、第１ドレイン電極５１を取り囲み、第２ソース又はドレインライン６０ｃから第１ソース電極６１が分枝されて第１ドレイン電極５１と対向するように形成される。このとき、第１ソース電極６１は第１ゲート電極２１とオーバーラップするように形成される。このような第１ドレイン電極５１及び第１ソース電極６１は、図６に示すように全体的に互いにかみ合うような（ｉｎｔｅｒｄｉｇｉｔａｔｅ）クロスフィンガー（ｃｒｏｓｓ−ｆｉｎｇｅｒ）形状であり得る。

第１ソース電極６１はゲート出力信号を提供する。第１ソース電極６１と接続されたソース電極コンタクト部６０ａはゲート出力信号をゲートラインコンタクト部２２に伝達する。
ゲートラインコンタクト部２２とゲートライン２４は互いに接続されており、ゲートライン２４を通じて表示部の各画素にゲート出力信号を伝達する。また、現在ステージ（第ｊステージ）のゲート出力信号はソース電極コンタクト部６０ａ及びこれと接続された第１ソース又はドレインライン６０ｂを通じて前段ステージ（第（ｊ−１）ステージ）に伝達する。このとき、ソース電極コンタクト部６０ａとゲートラインコンタクト部２２はブリッジラインで接続され、これについては後述する。

プルダウン部４４０の第２トランジスタ（Ｔ２）は第２ゲート電極２３、第２ドレイン電極５３、第２ソース電極６３を含む。
第２ゲート電極２３は第２パッド２６と接続され、第２パッド２６は後段ステージ（第（ｊ＋１）ステージ）のゲート出力信号を受ける第１パッド６２と接続される。これによって、第２ゲート電極２３は後段ステージ（第（ｊ＋１）ステージ）のゲート出力信号の印加を受けることができる。

第２ドレイン電極５３は、第１トランジスタ（Ｔ１）の第１ソース電極６１と第２ソース又はドレインライン６０ｃを通じて接続される。第２トランジスタ（Ｔ２）は第２ソース電極６３が第３ソース又はドレインライン６０ｄから分枝されたことを除き、第１トランジスタ（Ｔ１）と実質的に同一構造であるため重なる説明は省略する。

ホールディング部４６０の第３トランジスタ（Ｔ３）は第３ゲート電極２５、第３ドレイン電極５５、第３ソース電極６５を含む。
第３トランジスタ（Ｔ３）は第３ソース電極６５が第４ソース又はドレインライン６０ｅから分枝されたことを除き、第１トランジスタ（Ｔ１）と実質的に同一構造であるため重なる説明は省略する。ここで、第４ソース又はドレインライン６０ｅは第３ソース又はドレインライン６０ｄと接続される。これによって、第３トランジスタ（Ｔ３）と第２トランジスタ（Ｔ２）が接続される。

一方、プルアップ部４３０の一側に配置される第１パッド６２とゲートライン２４に、ゲート駆動装置の製造過程で蓄積された電荷によって静電気が生じる。また、第２パッド２６とゲートラインコンタクト部２２にも静電気が生じる。結果として、このような静電気は第１パッド６２、ゲートライン２４、第２パッド２６、ゲートラインコンタクト部２２と隣接したプルアップ部４３０の第１トランジスタ（Ｔ１）の配線を通じてステージの内部に流入する可能性がある。

言い換えれば、静電気が第１トランジスタ（Ｔ１）に流入すると、これと接続された第２トランジスタ（Ｔ２）にも流入する可能性がある。また、第２トランジスタ（Ｔ２）に静電気が流入すると、これと接続された第３トランジスタ（Ｔ３）を通じてステージの内部にも流入する可能性がある。このようにしてステージ内部に流入した静電気はステージ内のトランジスタを焼損させ（ｂｕｒｎｔ）、トランジスタの動作不良を引き起こし、これによってステージの性能が低下する。

特に、第１パッド６２及び第２パッド２６により後段ステージ（第（ｊ＋１）ステージ）のゲート出力信号の直接印加を受けるプルダウン部４４０の第２トランジスタ（Ｔ２）とこれに接続されたホールディング部４６０の第３トランジスタ（Ｔ３）に頻繁に静電気が流入する可能性がある。また、第１パッド６２及び第２パッド２６により後段ステージ（第（ｊ＋１）ステージ）のゲート出力信号の直接印加を受ける放電部（図４、符号４５０参照）のトランジスタ（図４、符号Ｔ９参照）にも頻繁に静電気が流入する可能性がある。

よって、プルダウン部４４０の第２トランジスタ（Ｔ２）、ホールディング部４６０の第３トランジスタ（Ｔ３）、及び放電部（図４、符号４５０参照）のトランジスタ（図４、符号Ｔ９参照）は静電気に対し脆弱である。したがって、プルダウン部４４０、ホールディング部４６０、及び放電部（図４、符号４５０参照）を静電気から保護するためにそれぞれに静電気防止部を含ませる。すなわち、本実施形態の各ステージはゲート出力信号の印加を受ける信号受信部を含む。また、各ステージに流入される静電気を防止することができるように信号受信部と連結された静電気防止部を含む。

図６及び図７を参照すると、本実施形態の静電気防止部４８０は、ホールディング部４６０に含まれるように、ホールディング部４６０の第３トランジスタ（Ｔ３）と隣接したところに静電気防止部４８０を配置する。静電気防止部４８０は第１ダミートランジスタ（Ｔｄ）を含む。第１ダミートランジスタ（Ｔｄ）はダミーゲート電極２７、ダミードレイン電極５７、及びダミーソース電極６７を含む。

ダミーゲート電極２７は、基板１０上に第２ゲート電極２３又は第３ゲート電極２５と隣接して配置されてもよく、第２ゲート電極２３と第３ゲート電極２５との間に配置されてもよい。このとき、ダミーゲート電極２７は基板１０上の他のゲート電極（２１、２３、２５）と互いに電気的に接続せず分離される。すなわち、ダミーゲート電極２７は電気的にフローティング（ｆｌｏａｔｉｎｇ）されている。

ダミーゲート電極２７上には順次にゲート絶縁膜３０、半導体層４１が形成されている。
半導体層４１上にはダミーゲート電極２７とオーバーラップされるようにダミードレイン電極５７が形成されている。ダミードレイン電極５７と半導体層の間にはオーミックコンタクト層４２を配置することもできる。

ダミードレイン電極５７は、第１ドレイン電極５１と類似のフィッシュボーンアンテナ（ｆｉｓｈｂｏｎｅ−ａｎｔｅｎｎａ）形状であり得る。このとき、ダミードレイン電極５７は基板１０上の他のソース電極又はドレイン電極（６１、６３、６５、５１、５３、５５）と互いに電気的に接続せず分離される。すなわち、ダミードレイン電極５７は電気的にフローティングされている。

ダミーソース電極６７は、第４ソース又はドレインライン６０ｅから分枝され、ダミーゲート電極２７とオーバーラップするように形成され得る。また、ダミードレイン電極５７と対向するように形成され得る。このようなダミードレイン電極５７及びダミーソース電極６７は、全体的に互いにかみ合うようなクロスフィンガー形状であり得る。

また、第４ソース又はドレインライン６０ｅは、第３ソース又はドレインライン６０ｄと接続されているため、第１ダミートランジスタ（Ｔｄ）のダミーソース電極６７は第２トランジスタ（Ｔ２）の第２ソース電極６３と接続されている。これによって、静電気がプルダウン部４４０の第２トランジスタ（Ｔ２）からホールディング部４６０の第３トランジスタ（Ｔ３）に流入せず、静電気防止部４８０の第１ダミートランジスタ（Ｔｄ）に流入する。すなわち、第３トランジスタ（Ｔ３）に流入しようとする静電気を第１ダミートランジスタ（Ｔｄ）に流入させ、第１ダミートランジスタ（Ｔｄ）の焼損（ｂｕｒｎｔ）を誘導することによって静電気がステージ内部に流入することを防止することができる。したがって、静電気によって、ステージ内のトランジスタが損傷することを効果的に防止することができ、静電気によるステージの性能低下を防止することができる。

図８を参照すると、静電気防止部４８０がプルダウン部４４０に含まれるように、プルダウン部４４０の第２トランジスタ（Ｔ２）と隣接したところに静電気防止部４８０が形成されている。静電気防止部４８０は第２ダミートランジスタ（Ｔ’ｄ）を含む。第２ダミートランジスタ（Ｔ’ｄ）はダミーゲート電極（２７’）、ダミードレイン電極（５７’）のダミーソース電極（６７’）を含む。

第２ダミートランジスタ（Ｔ’ｄ）はダミーソース電極（６７’）が第２ソース又はドレインライン６０ｃから分枝されて形成されることを除き、第１ダミートランジスタ（Ｔｄ）の構造及び機能が実質的に同一であるため、重なる説明は省略する。
第２ダミートランジスタ（Ｔ’ｄ）により第１トランジスタ（Ｔ１）から第２トランジスタ（Ｔ２）に流入する静電気を防止することができる。

一方、放電部（図４、符号４５０参照）のトランジスタ（図４、符号Ｔ９参照）のソース又はドレイン電極と接続するように静電気防止部（図４、符号４８２参照）を形成することができる。ここで、静電気防止部４８２は上述したようなダミートランジスタ（図示せず）を含み得る。これによって、放電部に流入する静電気を効果的に除去することができる。
変形例として、上述した静電気防止部（４８０、４８２）のダミートランジスタはメッシュ型で形成することもできる。

次に、図９〜図１２を参照して本発明の第２の実施形態によるゲート駆動装置の配線構造について説明する。
図９は、本発明の第２の実施形態によるゲート駆動装置の第ｊ及び第（ｊ＋１）ステージの一部に対するレイアウト図であり、図１０は、図９に示すＩＩ−ＩＩ’線に沿って切断した断面図であり、図１１は、図９に示すＩＩＩ−ＩＩＩ’線に沿って切断した断面図であり、図１２は、図９に示すＩＶ−ＩＶ’線に沿って切断した断面図である。

図９を参照すると、本発明の第２の実施形態によるゲート駆動装置は、ソース電極コンタクト部６０ａ、ゲートラインコンタクト部２２、第１ソース又はドレインライン６０ｂ、第１パッド６２、第２パッド２６、ゲートライン２４、第１ブリッジライン８１、第２ブリッジライン８２を含む。

図９、図１０、及び図１２を参照すると、ソース電極コンタクト部６０ａは第１トランジスタ（Ｔ１）の第２ソース又はドレインライン６０ｃと接続される。このとき、第２ソース又はドレインライン６０ｃを表示部方向に延長するように形成してソース電極コンタクト部６０ａと第２ソース又はドレインライン６０ｃを一体型で形成することができる。
一方、ソース電極コンタクト部６０ａには第１ソース又はドレインライン６０ｂが接続されており、第１トランジスタ（Ｔ１）の第１ソース電極６１から提供されるゲート出力信号を前段（ｊ−１）ステージに伝達する。

ソース電極コンタクト部６０ａとゲートラインコンタクト部２２は互いに接続され、第１ソース電極６１から提供するゲート出力信号を表示部の各画素に形成されたゲート電極２９に伝達する。ソース電極コンタクト部６０ａはゲート絶縁膜３０上に形成されており、ゲートラインコンタクト部２２はゲート絶縁膜３０下に形成されているが、第１ブリッジライン８１を通じて電気的に接続される。
すなわち、ソース電極コンタクト部６０ａとゲート絶縁膜３０上には保護層７０が形成されているが、保護層７０とゲート絶縁膜３０に第１コンタクトホール７１及び第２コンタクトホール７２を形成して、ソース電極コンタクト部６０ａとゲートラインコンタクト部２２を第１ブリッジライン８１で接続する。このとき、第１ブリッジライン８１は保護層８１上に形成される。

一方、ゲートラインコンタクト部２２には、ゲートライン２４が接続されており、第１ブリッジライン８１を通じてソース電極コンタクト部６０ａから伝達されたゲート出力信号をゲートライン２４を通じて各画素に形成されたゲート電極２９に伝達する。

図９、図１１、及び図１２を参照すると、後段（ｊ＋１）ステージのゲート出力信号を受ける第１パッド６２が形成されている。第１パッド６２は、後段（ｊ＋１）ステージのゲート出力信号を受けるために、後段（ｊ＋１）ステージの第１ソース又はドレインライン６０ｂと接続される。

一方、ゲートライン２４を中心にゲートライン２４の一側に第１パッド６２を配置する場合、他側には第２パッド２６が配置される。第２パッド２６は第１パッド６２と接続され、後段（ｊ＋１）ステージのゲート出力信号を受ける。また、第２パッド２６は第２トランジスタ（Ｔ２）の第２ゲート電極６３と接続される。これによって、後段（ｊ＋１）ステージのゲート出力信号を第２ゲート電極に印加することができる。このとき、第１パッド６２と第２パッド２６は第２ブリッジライン８２により電気的に接続される。

第１パッド６２はゲート絶縁膜３０上に形成され、第２パッド２６はゲート絶縁膜下に形成される。すなわち、ゲート電極と同一層に形成される。一方、第１パッド６２上には保護層７０が形成されている。また、第２パッド２６上にはゲート絶縁膜３０と保護層７０が形成されている。したがって、第２ブリッジライン８２で第１パッド６２と第２パッド２６を連結するため、第１パッド６２上に第３コンタクトホール７３を、第２パッド２６上に第４コンタクトホール７４を形成する。第３、第４コンタクトホール（７３、７４）により第１パッド６２と第２パッド２６とが第２ブリッジライン８２で接続される。このとき、第２ブリッジライン８２は保護層７０上に形成される。

一方、従来のゲート駆動装置では、第１ソース又はドレインライン６０ｂとゲートライン２４をゲート絶縁膜を介してオーバーラップさせた。これによって静電気が頻繁に生じた。
しかし、本発明の第２の実施形態によれば、第１ソース又はドレインライン６０ｂとゲートライン２４が直接オーバーラップされず、オーバーラップによる静電気の発生を防止することができる。また、第２ブリッジライン８２とゲートライン２４との間にはゲート絶縁膜３０と保護層７０があるため、第２ブリッジライン８２とゲートライン２４との間の静電気の発生を最小化することができる

次に、図１３及び図１４を参照して本発明の第２の実施形態の変形例によるゲート駆動装置の配線構造について説明する。
図１３は、本発明の第２の実施形態の変形例によるゲート駆動装置の第ｊステージの一部に対するレイアウト図であり、図１４は図１３に示すＶ−Ｖ’線に沿って切断した断面図である。

図１３及び図１４を参照すると、ゲートライン２４と第２パッド２６との間にダミーパッド６４がさらに形成される。このとき、ダミーパッド６４はゲート絶縁膜３０上に形成される。一方、第１パッド６２、ダミーパッド６４、第２パッド２６は第２ブリッジラインを二つに分離した第３ブリッジライン（８２＿１）と第４ブリッジライン（８２＿２）とによってそれぞれ接続される。このために、ダミーパッド６４上の保護層７０に第６コンタクトホール７７と第７コンタクトホール７９が形成される。
これによって、第１パッド６２とダミーパッド６４は第３コンタクトホール７３と第６コンタクトホール７７を通じて第３ブリッジライン（８２＿１）にて接続される。また、ダミーパッド６４と第２パッド２６は、第７コンタクトホール７９と第４コンタクトホール７４を通じて第４ブリッジライン（８２＿２）にて接続する。これによって、第１パッド６２が受けた後段（ｊ＋１）ステージのゲート出力信号はダミーパッド６４を経由して第２パッド２６に伝達される。

このように、ダミーパッド６４を形成することによって第２ブリッジライン８２を二つに分離することができ、第２ブリッジライン８２が長くなることによって増加する抵抗を減少させることができる。これによって、第２トランジスタ（Ｔ２）に印加される後段（ｊ＋１）ステージのゲート出力信号の電圧降下を防止することができる。

上述した第１ブリッジライン〜第４ブリッジライン（８１、８２、８２＿１、８２＿２）は画素電極８３（図９参照）を形成する透明伝導性物質で形成され得る。また、画素電極８３を形成するのと同時に第１ブリッジライン〜第４ブリッジライン（８１、８２、８２＿１、８２＿２）を形成することができる。

また、本発明の実施形態によるゲート駆動装置は、基板上の非表示部上に集積されて形成され得る。したがって、印刷回路基板（ＰＣＢ）のような別途の部品は要らない。これによって、製造単価の節減をすることができる。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

１ 表示装置
１０ 基板
２１、２３、２５ （第１〜第３）ゲート電極
２２ ゲートラインコンタクト部
２４ ゲートライン
２６ 第２パッド
２７ ダミーゲート電極
３０ ゲート絶縁膜
４１ 半導体層
４２ オーミックコンタクト層
５１、５３、５５ （第１〜第３）ドレイン電極
５７ ダミードレイン電極
６０ａ ソース電極コンタクト部
６０ｂ、６０ｃ、６０ｄ、６０ｅ ドレインライン
６１、６３、６５ （第１〜第３）ソース電極
６２ 第１パッド
６７ ダミーソース電極
７０ 保護層
１００ 第１基板
１５０ 液晶層
２００ 第２基板
３００ 液晶パネル
４００ ゲート駆動部
４１０ バッファ部
４２０ 充電部
４３０ プルアップ部
４４０ プルダウン部
４５０ 放電部
４６０ ホールディング部
４７０ キャリー信号発生部
４８０、４８２ 静電気防止部
５００ タイミングコントローラ
６００ クロック生成部
７００ データ駆動部

Claims (10)

1. 第１乃至第（ｎ＋１）（ｎは自然数）ステージを有するゲート駆動装置であって、
   第ｊ（ｊは、１≦ｊ≦ｎを満たす自然数）ゲート出力信号を出力する第ｊステージと、
   第（ｊ＋１）ゲート出力信号を出力する第（ｊ＋１）ステージと、を含み、
   前記第ｊステージと第（ｊ＋１）ステージは順次に配置され、
   前記第ｊステージは、前記第ｊゲート出力信号を提供するソース電極を有する第１トランジスタを備えるプルアップ部と、
   前記第（ｊ＋１）ステージの前記第（ｊ＋１）ゲート出力信号の提供を受けて前記第１トランジスタのソース電極をゲートオフ電圧に放電するプルダウン部と、
   前記第（ｊ＋１）ステージの前記第（ｊ＋１）ゲート出力信号の印加を受けて、前記第１トランジスタのゲート電極が接続されたプルアップノードを前記ゲートオフ電圧に放電する放電部と、を含み、
   前記プルダウン部は、ゲート電極、ソース電極、及びドレイン電極を含み、前記ゲート電極が前記第（ｊ＋１）ゲート出力信号の印加を受け、前記ドレイン電極が前記第１トランジスタのソース電極に接続されている第２トランジスタを備え、
   前記放電部は、ゲート電極、ソース電極、及びドレイン電極を含み、前記ゲート電極が前記第（ｊ＋１）ゲート出力信号の印加を受ける第９トランジスタを備え、
   前記第２及び第９トランジスタの各々の前記ソース電極は、前記ゲートオフ電圧が入力される電源電圧端子に接続され、
   ダミーゲート電極、ダミーソース電極、及びダミードレイン電極を含み、前記ダミーソース電極が前記第２トランジスタの前記ドレイン電極に接続され、前記第ｊステージに流入する静電気を防止する第１ダミートランジスタと、
   ダミーゲート電極、ダミーソース電極、及びダミードレイン電極を含み、前記ダミーソース電極が前記ゲートオフ電圧の入力される電源電圧端子に接続され、前記第ｊステージに流入する静電気を防止する第２ダミートランジスタと、を含み、
   前記第１ダミートランジスタは前記プルダウン部に隣接して形成される、ことを特徴とするゲート駆動装置。
2. 前記第ｊステージは、
   更に、前記プルアップノードを前記ゲートオフ電圧に保持するホールディング部を含み、
   前記ホールディング部は、ゲート電極、ソース電極、及びドレイン電極を含み、前記ドレイン電極が前記第１トランジスタのソース電極に接続され、前記ソース電極が前記ゲートオフ電圧の入力される電源電圧端子に接続されている第３トランジスタを備える、ことを特徴とする請求項１に記載のゲート駆動装置。
3. 前記第１ダミートランジスタは、前記プルダウン部に隣接して配置されることを特徴とする請求項１に記載のゲート駆動装置。
4. 前記第２ダミートランジスタは、前記放電部に隣接して配置されることを特徴とする請求項１に記載のゲート駆動装置。
5. 前記第１ダミートランジスタは、前記ホールディング部に隣接して配置されることを特徴とする請求項２に記載のゲート駆動装置。
   
6. 表示部と、該表示部を取り囲む非表示部とからなる基板と、
   前記非表示部上に形成されるゲート駆動装置を含むゲート駆動部と、を有し、
   前記ゲート駆動装置は、第ｊ（ｊは、１≦ｊ≦ｎを満たす自然数）ゲート出力信号を出力する第ｊステージと、第（ｊ＋１）ゲート出力信号を出力する第（ｊ＋１）ステージと、を含む第１乃至第（ｎ＋１）（ｎは自然数）ステージを有し、
   前記第ｊステージと第（ｊ＋１）ステージは順次に配置され、
   前記第ｊステージは、
   前記第ｊゲート出力信号を提供するソース電極を有する第１トランジスタと、
   前記第（ｊ＋１）ゲート出力信号の印加に応答してターンオンされ、ゲートオフ電圧を前記第１トランジスタのソース電極に印加する第２トランジスタと、
   前記第（ｊ＋１）ゲート出力信号の印加に応答してターンオンされ、ゲートオフ電圧を前記第１トランジスタのゲート電極に印加する第９トランジスタと、
   前記第２トランジスタのドレインに接続され、前記第ｊステージに流入する静電気を防止する第１静電気防止部と、
   前記第２及び第９トランジスタの各々のソース電極に接続され、前記第ｊステージに流入する静電気を防止する第２静電気防止部と、を含むことを特徴とする表示装置。
7. 前記第１静電気防止部は、ダミーゲート電極、ダミーソース電極、及びダミードレイン電極を含む第１ダミートランジスタを含み、
   前記第１ダミートランジスタのダミーソース電極は、前記第２トランジスタのドレイン電極に接続され、
   前記第２静電気防止部は、ダミーゲート電極、ダミーソース電極、及びダミードレイン電極を含む第２ダミートランジスタを含み、
   前記第２ダミートランジスタのダミーソース電極は、前記第２及び第９トランジスタのソース電極に接続される、ことを特徴とする請求項６に記載の表示装置。
8. 前記第１及び第２ダミートランジスタの各々の前記ダミーゲート電極及び前記ダミードレイン電極は、電気的にフローティングされていることを特徴とする請求項７に記載の表示装置。
9. 前記ゲート駆動装置は、前記基板上に集積されて形成されることを特徴とする請求項７に記載の表示装置。
10. 前記第ｊステージは、前記第（ｊ＋１）ステージからの前記第（ｊ＋１）ゲート出力信号を受ける第１パッドと、前記第ｊゲート出力信号を表示部に供給するゲートラインと、前記第１パッドと前記第２トランジスタのゲート電極とを接続する第２パッドとを更に含み、
    前記第１パッドと前記第２パッドとはブリッジラインによって接続されることを特徴とする請求項７に記載の表示装置。
    

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