WO2009116214A1 - 表示パネル駆動回路、液晶表示装置、シフトレジスタ、液晶パネル、表示装置の駆動方法 - Google Patents

表示パネル駆動回路、液晶表示装置、シフトレジスタ、液晶パネル、表示装置の駆動方法 Download PDF

Info

Publication number
WO2009116214A1
WO2009116214A1 PCT/JP2008/072931 JP2008072931W WO2009116214A1 WO 2009116214 A1 WO2009116214 A1 WO 2009116214A1 JP 2008072931 W JP2008072931 W JP 2008072931W WO 2009116214 A1 WO2009116214 A1 WO 2009116214A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
transistor
output
terminal
stage
Prior art date
Application number
PCT/JP2008/072931
Other languages
English (en)
French (fr)
Inventor
隆行 水永
秀樹 森井
明久 岩本
正浩 廣兼
裕己 太田
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US12/736,121 priority Critical patent/US8952880B2/en
Priority to JP2010503747A priority patent/JP5318852B2/ja
Priority to EP08873495A priority patent/EP2256721A4/en
Priority to BRPI0822355-6A priority patent/BRPI0822355A2/pt
Priority to CN200880128102.4A priority patent/CN101971242B/zh
Publication of WO2009116214A1 publication Critical patent/WO2009116214A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/025—Reduction of instantaneous peaks of current

Definitions

  • the present invention relates to a display panel driving circuit and a shift register used therefor.
  • FIG. 40 is a circuit diagram showing a conventional shift register used for a gate driver of a liquid crystal display device.
  • the node qf1 is connected to the output terminal of the gate start pulse signal GSP
  • the node qb1 is connected to the node qo2 of the shift circuit sc2
  • the node CKA1 is supplied with the first clock signal.
  • a gate-on pulse signal (signal line selection signal) g1 is output from the node qo1 and connected to one clock line CKL1.
  • the node qfi is connected to the node qo (i ⁇ 1) of the shift circuit sc (i ⁇ 1)
  • the node qbi is connected to the shift circuit sc.
  • (I + 1) is connected to the node qo (i + 1), the node CKAi is connected to the first clock line CKL1 or the second clock line CKL2 to which the second clock signal is supplied, and a gate-on pulse signal (signal) is supplied from the node qoi.
  • a line selection signal (gi) is output. If i is an odd number, the node CKAi is connected to the first clock line CKL1, and if i is an even number, the node CKAi is connected to the second clock line CKL2.
  • the node qfm is connected to the node qo (m ⁇ 1) of the shift circuit sc (m ⁇ 1)
  • the node qbm is connected to the node qod of the dummy shift circuit scd
  • the node CKAm is A gate-on pulse signal (signal line selection signal) gm is output from the node qom, connected to the first clock line CKL1 or the second clock line CKL2. If m is an odd number, the node CKAi is connected to the first clock line CKL1, and if m is an even number, the node CKAi is connected to the second clock line CKL2.
  • the node qfd is connected to the node qom of the shift circuit scm, and the node CKAd is connected to the first clock line CKL1 or the second clock line CKL2. If m is an odd number, the node CKAd is connected to the second clock line CKL2, and if m is an even number, the node CKAd is connected to the first clock line CKL1.
  • the first clock signal CK1 and the second clock signal CK2 both have an "H (High)” (active) period in one cycle of one clock period and an "L (Low)” (inactive) period of one clock period. Yes, one of CK1 and CK2 is activated (rises), and the other is deactivated (falls).
  • the first clock signal CK1 is output to the node qo1 due to the potential rise of the node qf1 due to the activation of the gate start pulse signal GSP, and the gate-on pulse signal g1 becomes active.
  • the second clock signal CK2 is output to the node qo2 due to the potential rise of the node qf2 due to the activation of the gate on pulse signal g1, and the gate on pulse signal g2 becomes active. .
  • the first clock signal CK1 is not output to the node qo1 by the activation of the gate-on pulse signal g2, and the low-potential power supply potential is supplied to the node qo1. Therefore, the gate-on pulse signal g1 is deactivated after being active for a certain period, and the pulse P1 is formed.
  • the clock signal (CK1 or CK2) is supplied to the node qoi by the potential rise of the node qfi due to the activation of the gate-on pulse signal g (i ⁇ 1). Is output, and the gate-on pulse signal gi becomes active.
  • the clock signal (CK2 or CK1) is output to the node qo (i + 1) due to the potential rise of the node qf (i + 1) due to the activation of the gate-on pulse signal gi.
  • the gate-on pulse signal g (i + 1) becomes active.
  • the activation of the gate-on pulse signal g (i + 1) makes the clock signal not output to the node qoi and supplies the low potential side power supply potential to the node qoi. Therefore, the gate-on pulse signal gi is deactivated after being activated for a certain period, and the pulse Pi is formed.
  • the clock signal (CK1 or CK2) is output to the node qom due to the potential rise of the node qfm due to the activation of the gate on pulse signal g (m ⁇ 1), and the gate on pulse signal gm Become active.
  • the clock signal (CK2 or CK1) is output to the node qod (the potential of the node qod is increased) due to the potential increase of the node qfd due to the activation of the gate-on pulse signal gm. ) State.
  • the gate-on pulse signal gm is activated after a certain period of time and then deactivated to form a pulse Pm.
  • the gate start pulse signal GSP is activated in conjunction with the output of the pulse of the vertical synchronization signal VSYNC. For example, as shown in FIG. 42, when noise occurs in the vertical synchronization signal VSYNC, it is interlocked with this. As a result, the gate start pulse signal GSP is activated and pulses may be output simultaneously from the two shift circuits (two gate-on pulse signals are activated simultaneously), which may continue to the final stage. Further, when noise is generated in the horizontal synchronization signal HSYNC, the clock signal is disturbed, and for example, there is a possibility that the abnormality that the pulse width of the gate-on pulse signal becomes small will continue to the final stage.
  • the synchronization signal such as the vertical synchronization signal VSYNC, the horizontal synchronization signal HSYNC, or the data enable signal DE has an abnormality such as noise
  • the abnormality of the gate-on pulse signal continues to the final stage.
  • the display is disturbed on the panel side, and a large load is applied to the power source on the panel drive side.
  • the present invention proposes a display panel driving circuit and a shift register used in the display panel driving circuit that can suppress display disturbance and an increase in load on the power supply when an abnormality occurs in the synchronization signal (VSYNC, HSYNC, or DE).
  • a display panel driving circuit capable of suppressing the circuit area of the shift register and a shift register used therefor are proposed.
  • unit circuits for outputting a signal line selection signal are connected in stages, and a pulse formed when the signal line selection signal is active for a certain period of time is sequentially input from the first stage to the last stage.
  • a display panel driving circuit that receives a synchronization signal from the outside, and the unit circuit includes a clock signal and a start pulse signal or a signal line selection signal generated in another stage. The clear signal is input, and the clear signal becomes active at least when the synchronization signal is abnormal, and thereafter, no pulse is output from the shift register until the start of the next vertical scanning period. To do.
  • the display panel driving circuit of the present invention includes a shift register in which unit circuits that output pulses using an input clock signal are connected in stages and a pulse is sequentially output from each stage.
  • a display panel driving circuit having an output transistor between an input terminal and an output terminal of the clock signal in the circuit and receiving a synchronization signal from outside, and active when at least the synchronization signal is abnormal When the clear signal is generated and input to each unit circuit and the clear signal becomes active, the output transistor of each unit circuit is turned off until the start of the next vertical scanning period thereafter.
  • the display panel drive circuit of the present invention when the synchronization signal is abnormal and the clear signal becomes active, the pulse output from the shift register stops thereafter. Therefore, display disturbance and an increase in load on the power source can be suppressed.
  • the display panel drive circuit may be configured to generate a clock signal, a start pulse signal, and a clear signal based on the synchronization signal.
  • the synchronization signal may include at least one of a vertical synchronization signal, a horizontal synchronization signal, and a data enable signal.
  • the clear signal becomes active even after the pulse from the last stage is output regardless of the abnormality of the synchronization signal, so that the signal line selection signal from the last stage is maintained inactive. It can also be configured.
  • the clear signal becomes active after the pulse is output from the unit circuit at the final stage regardless of the abnormality of the synchronization signal, and thereafter each unit circuit until the start of the next vertical scanning period.
  • the output transistor may be turned off.
  • the clear signal may be activated at the timing when the pulse is not output or when the pulse is deactivated.
  • the unit circuit other than the final stage includes a set transistor, an output transistor, a reset transistor, a clear transistor, and a capacitor.
  • the clear signal is input to the control terminal of the clearing transistor
  • the signal line selection signal of the next stage is input to the control terminal of the resetting transistor
  • the start pulse signal or the signal line selection signal of the previous stage is input to the control terminal of the setting transistor.
  • the clock signal is input to the first conduction terminal of the output transistor
  • the second conduction terminal of the output transistor is connected to the first electrode of the capacitor
  • the control terminal and the first conduction terminal of the setting transistor are connected.
  • the second conduction terminal of the setting transistor is connected to the control terminal of the output transistor and the capacitance.
  • the first conduction terminal of the clearing transistor is connected to the control terminal of the output transistor, the second conduction terminal of the clearing transistor is connected to the constant potential source, and the first transistor of the resetting transistor is connected to the two electrodes.
  • the conduction terminal is connected to the control terminal of the output transistor, the second conduction terminal of the resetting transistor is connected to the constant potential source, and the second conduction terminal of the output transistor is the output terminal.
  • one of the source terminal and the drain terminal of the transistor is referred to as a first conduction terminal, and the other is referred to as a second conduction terminal.
  • the first conduction terminal of all the transistors is the drain terminal. In some cases, the first conduction terminal of all transistors may be the source terminal, or the first conduction terminal of any transistor may be the drain terminal and the first conduction terminal of the remaining transistors may be the source terminal. sell.
  • the unit circuit other than the final stage further includes a potential supply transistor, and the first conduction terminal of the potential supply transistor is connected to the second conduction terminal of the output transistor.
  • the second conduction terminal of the potential supply transistor may be connected to a constant potential source, and the signal line selection signal of the next stage may be input to the control terminal of the potential supply transistor.
  • the unit circuit other than the final stage further includes a potential supply transistor, and the first conduction terminal of the potential supply transistor is connected to the second conduction terminal of the output transistor.
  • the second conduction terminal of the potential supply transistor may be connected to a constant potential source, and a clock signal different from the clock signal may be input to the control terminal of the potential supply transistor.
  • the unit circuit as the final stage includes a set transistor, an output transistor, a clear transistor, and a capacitor.
  • the control circuit of the clear transistor is used as a control terminal.
  • the clear signal is input, the signal line selection signal of the previous stage is input to the control terminal of the setting transistor, the clock signal is input to the first conduction terminal of the output transistor, and the second conduction terminal of the output transistor is the first of the capacitor.
  • Connected to one electrode, the control terminal of the setting transistor and the first conduction terminal are connected, and the second conduction terminal of the setting transistor is connected to the control terminal of the output transistor and the second electrode of the capacitor to be cleared.
  • the first conduction terminal of the transistor for transistor is connected to the control terminal of the transistor for output, and the clear transistor Second conduction terminal connected to the constant potential source, a second conduction terminal of the output transistor may be configured such that the output terminal of the.
  • the unit circuit at the final stage further includes a potential supply transistor, a clear signal is input to the control terminal of the potential supply transistor, and the first conduction terminal of the potential supply transistor is for output.
  • the second conduction terminal of the potential supply transistor may be connected to a constant potential source.
  • the clear signal can be activated at the timing when the signal line selection signal from each stage becomes inactive or inactive.
  • a plurality of clock signals having different phases can be supplied to the shift register, and the clock signals can be input to output transistors of different unit circuits.
  • the inactive periods of the plurality of clock signals may partially overlap each other.
  • the plurality of clock signals may include two clock signals whose phases are shifted by a half cycle.
  • At least one of the plurality of clock signals may be inactive during a period in which the clear signal is active.
  • each of the set transistor, the output transistor, the reset transistor, and the clear transistor may be an N-channel transistor.
  • the set transistor, the output transistor, the reset transistor, the clear transistor, and the potential supply transistor may each be an N-channel transistor.
  • the first conduction terminal may be a drain terminal and the second conduction terminal may be a source terminal.
  • the first conduction terminal may be a source terminal and the second conduction terminal may be a drain terminal.
  • the display panel driving circuit may include a timing controller that receives the synchronization signal and generates the clock signal, the start pulse signal, and the clear signal using the synchronization signal.
  • the display panel drive circuit may include an abnormality detection circuit that detects an abnormality of the synchronization signal, and the clear signal may be generated based on the detection result.
  • This liquid crystal display device includes the display panel driving circuit and a liquid crystal panel.
  • the shift register may be monolithically formed on the liquid crystal panel.
  • the liquid crystal panel may be formed using amorphous silicon. Further, the liquid crystal panel may be formed using polycrystalline silicon.
  • This shift register is provided in a display panel driving circuit to which a synchronization signal is input, and unit circuits for generating a signal line selection signal are connected in a step shape, and the signal line selection signal is activated for a certain period.
  • a shift register in which pulses to be formed are output in order from the first stage to the last stage.
  • the unit circuit includes a clock signal, a start pulse signal or a signal line selection signal generated in another stage, and a clear signal. The clear signal is input and becomes active at least when the synchronization signal is abnormal, and thereafter, no pulse is output until the start of the next vertical scanning period.
  • the shift register may be monolithically formed.
  • unit circuits for generating a signal line selection signal are connected in stages, and pulses formed when the signal line selection signal is active for a certain period of time from the first stage to the last stage in order.
  • a signal line selection signal and a clear signal are input, and the clear signal is activated when there is an abnormality in at least the synchronization signal. Thereafter, pulses are output from the shift register until the start of the next vertical scanning period. It is characterized by not letting it.
  • unit circuits that output signal line selection signals are connected in stages, and pulses formed when the signal line selection signal is active for a certain period are output from the first stage to the last stage in order.
  • a display panel drive circuit having a shift register that receives a signal line selection signal, a clock signal, and a clear signal generated in another stage in a unit circuit that is the final stage, and pulses from the final stage. The signal line selection signal from the final stage is maintained inactive by the clear signal becoming active after the signal is output.
  • reset can be performed by a clear signal at the final stage (unit circuit), so that the conventional dummy stage (dummy shift circuit) is not required, and the circuit area of the shift register is reduced. can do.
  • the unit circuit other than the final stage includes a set transistor, an output transistor, a reset transistor, and a capacitor.
  • a start pulse signal or a previous signal line selection signal is input to the control terminal
  • a next signal line selection signal is input to the control terminal of the reset transistor
  • a clock signal is input to the first conduction terminal of the output transistor
  • the second conduction terminal of the output transistor is connected to the first electrode of the capacitor, the control terminal of the setting transistor and the first conduction terminal are connected, and the second conduction terminal of the setting transistor is the control terminal of the output transistor.
  • a second conduction terminal of the reset transistor being connected to the constant potential source
  • a second conduction terminal of the output transistor may be configured such that the output terminal.
  • the unit circuit as the final stage includes a set transistor, an output transistor, a clearing transistor provided for resetting the final stage, and a capacitor.
  • the signal line selection signal of the previous stage is input to the control terminal of the setting transistor
  • the clear signal is input to the control terminal of the clearing transistor
  • the clock signal is input to the first conduction terminal of the output transistor
  • the output transistor The second conduction terminal of the output transistor is connected to the first electrode of the capacitor, the control terminal of the setting transistor and the first conduction terminal are connected, and the second conduction terminal of the setting transistor is connected to the control terminal of the output transistor and the capacitor Connected to the second electrode, the first conduction terminal of the clearing transistor is connected to the control terminal of the output transistor With the second conductive terminal of the clear transistor being connected to the constant potential source may be a second conductive terminal of the output transistor is configured to have an output terminal.
  • the unit circuit at the final stage further includes a potential supply transistor, a clear signal is input to the control terminal of the potential supply transistor, and the first conduction terminal of the potential supply transistor is for output.
  • the second conduction terminal of the potential supply transistor may be connected to a constant potential source.
  • a shift register according to the present invention is provided in a display panel driving circuit, unit circuits for generating a signal line selection signal are connected in stages, and a pulse formed when the signal line selection signal is active for a certain period. Is a shift register that sequentially outputs from the first stage to the last stage, and the unit circuit that is the last stage receives the signal line selection signal, the clock signal, and the clear signal that are generated in the other stages, from the last stage. A signal line selection signal from the final stage is maintained inactive by the clear signal becoming active after a pulse is output.
  • the unit circuits for generating the signal line selection signal are connected in stages, and the pulses formed when the signal line selection signal is active for a certain period are sequentially final from the first stage.
  • a driving method of a display device for driving a display device including a shift register that is output up to a stage, a unit circuit that is a final stage, a signal line selection signal generated at another stage, a clock signal, A clear signal is input, and a signal line selection signal from the final stage is maintained inactive by activating the clear signal after a pulse is output from the final stage.
  • the display panel drive circuit of the present invention when the synchronization signal is abnormal and the clear signal becomes active, the pulse output from the shift register stops thereafter. Therefore, display disturbance and an increase in load on the power source can be suppressed.
  • the reset by the clear signal can be performed at the final stage (unit circuit), so that the conventional dummy stage (dummy shift circuit) is not necessary, and the shift register The circuit area can be reduced.
  • (A) is a circuit diagram which shows the unit circuit structure of a shift register. It is a circuit diagram which shows the structure of this shift register. 4 is a timing chart showing the operation of the shift register of FIG. 3 (when there is no abnormality in the synchronization signal). 4 is a timing chart showing the operation of the shift register of FIG. 3 (when there is an abnormality in the synchronization signal). It is a circuit diagram which shows the other structure of this shift register. 7 is a timing chart showing an operation of the shift register of FIG. 6 (when there is no abnormality in the synchronization signal). It is a circuit diagram which shows the other structure of this shift register.
  • FIG. 9 is a timing chart showing the operation of the shift register of FIG. 8 (when there is no abnormality in the synchronization signal).
  • FIG. 9 is a timing chart showing the operation of the shift register of FIG. 8 (when there is an abnormality in the synchronization signal).
  • It is a circuit diagram which shows the other structure of this shift register.
  • 12 is a timing chart showing the operation of the shift register of FIG. 11 (when there is no abnormality in the synchronization signal).
  • 14 is a timing chart showing the operation of the shift register of FIG. 13 (when there is no abnormality in the synchronization signal).
  • 14 is a timing chart showing an operation of the shift register of FIG. 13 (when there is an abnormality in the synchronization signal).
  • 14 is a timing chart showing an operation of the shift register of FIG. 13 (when there is an abnormality in the synchronization signal). It is a circuit diagram explaining a through current. 14 is a timing chart showing an operation of the shift register of FIG. 13 (when there is an abnormality in the synchronization signal). It is a block diagram which shows the other structure of this shift register. (A) (b) is a circuit diagram which shows the unit circuit structure of this shift register. 20 is a timing chart showing the operation of the shift register of FIG. 19 (when there is no abnormality in the synchronization signal). 20 is a timing chart showing the operation of the shift register of FIG. 19 (when there is an abnormality in the synchronization signal).
  • FIG. 1 is a block diagram illustrating a configuration of a liquid crystal display device according to Embodiments 1 and 2.
  • FIG. 4 is a block diagram showing a configuration of a liquid crystal display device according to Embodiments 3 and 4.
  • FIG. FIG. 10 is a block diagram illustrating a configuration of a shift register according to a third embodiment.
  • (A) (b) is a circuit diagram which shows the unit circuit structure of the shift register of Embodiment 3.
  • FIG. FIG. 6 is a circuit diagram illustrating a configuration of a shift register according to a third embodiment. 28 is a timing chart showing an operation of the shift register of FIG. It is a circuit diagram which shows the other structure of this shift register. 30 is a timing chart showing an operation of the shift register of FIG. FIG.
  • FIG. 10 is a circuit diagram illustrating another configuration of the shift register according to the third embodiment.
  • FIG. 32 is a timing chart showing an operation of the shift register of FIG. 31.
  • FIG. FIG. 10 is a circuit diagram illustrating another configuration of the shift register according to the third embodiment.
  • FIG. 34 is a timing chart showing the operation of the shift register of FIG. 33 (when there is no abnormality in the synchronization signal).
  • FIG. 10 is a circuit diagram illustrating another configuration of the shift register according to the third embodiment. 36 is a timing chart showing an operation of the shift register of FIG. 35 (when there is no abnormality in the synchronization signal).
  • FIG. 10 is a block diagram illustrating a configuration of a shift register according to a fourth embodiment.
  • FIG. 38 is a timing chart showing an operation of the shift register of FIG. It is a block diagram which shows the structure of the conventional ft register.
  • 41 is a timing chart showing an operation of the shift register of FIG. 40.
  • 41 is a timing chart showing an operation of the shift register of FIG. 40.
  • Liquid crystal display device 10 10a to 10g Shift register G1 to Gm Gate on pulse (signal line selection signal) SC1 to SCm Shift circuit (unit circuit) GSP gate start pulse CK1 first clock signal CK2 second clock signal CLR clear signal Tra setting transistor Trb output transistor Trc clearing transistor Trd resetting transistor Tre Low potential supply transistor
  • FIGS. 1 to 39 An embodiment of the present invention will be described with reference to FIGS. 1 to 39 as follows.
  • FIG. 23 is a block diagram showing a configuration of the present liquid crystal display device.
  • the liquid crystal display device 1 includes a liquid crystal panel 3, a gate driver 5, a source driver 6, a timing controller 7, a data processing circuit 8, and an abnormality detection circuit 9.
  • the gate driver 5 is provided with a shift register 10 and a level shifter 4, and a liquid crystal panel drive circuit 11 is constituted by the gate driver 5, the timing controller 7 and the abnormality detection circuit 9.
  • the level shifter 4 is included in the gate driver 5, but may be provided outside the gate driver 5.
  • the liquid crystal panel 3 is provided with a scanning signal line 16 driven by a gate driver 5, a data signal line 15 driven by a source driver 6, a pixel P, a storage capacitor wiring (not shown), and the like, and a shift register. 10 is formed monolithically.
  • Each pixel P is provided with a transistor (TFT) connected to the scanning signal line 16 and the data signal line 15 and a pixel electrode connected to the transistor.
  • TFT transistor
  • amorphous silicon, polycrystalline silicon, CG silicon, or the like is used to form the transistor of each pixel or the transistor of the shift register.
  • the vertical synchronization signal VSYNC, the horizontal synchronization signal HSYNC, and the data enable signal DE which are synchronization signals, are input to the timing controller 7 from the outside of the liquid crystal display device 1.
  • These synchronization signals (VSYNC, HSYNC, and DE) are also input to the abnormality detection circuit 9.
  • video data RGB digital data
  • the abnormality detection circuit 9 detects an abnormality of the synchronization signal, and transmits an error signal to the timing controller 7 if there is an abnormality in the synchronization signal. For example, a technique described in “Japan Published Patent Publication No.
  • the timing controller 7 uses a plurality of source clock signals (ck1, ck2, etc.), a source clear signal (clr), and a source gate start pulse signal (gsp) using each synchronization signal and the error signal from the abnormality detection circuit 9. And generate The source clock signal (ck1, ck2, etc.), the source clear signal (clr), and the source gate start pulse signal (gsp) are level-shifted by the level shifter 6, and the clock signal (CK1, CK2, etc.) and the clear signal (CLR, respectively). ) And a gate start pulse signal (GSP).
  • the timing controller 7 outputs a control signal to the data processing circuit 8 and outputs a source timing signal to the source driver 6 based on the input synchronization signals (VSYNC, HSYNC, and DE).
  • the clock signal (CKA / CKB, etc.), the clear signal (CLR), and the gate start pulse signal (GSP) are input to the shift register 10.
  • the clear signal (CLR) is “L” (inactive) when there is no abnormality in the synchronization signals (VSYNC, HSYNC, and DE), “H” (active) when there is an abnormality, and there is an abnormality in the synchronization signal. It is a signal that becomes “H” (active) after a pulse is output from the last stage, regardless of the above.
  • the shift register 10 generates a gate-on pulse signal using these signals (CKA, CKB, etc., CLR, GSP) and outputs it to the scanning signal line of the liquid crystal panel 3.
  • the shift register 10 has a shift circuit for generating a gate-on pulse signal connected in a stepwise manner.
  • the gate-on pulse signal of each stage is sequentially activated for a certain period, and sequentially pulses from the first stage to the last stage (on pulse). Will be output.
  • scanning signal lines are sequentially selected by the pulses.
  • the data processing circuit 8 performs predetermined processing on the video data and outputs a data signal to the source driver 6 based on a control signal from the timing controller 7.
  • the source driver 6 generates a signal potential using the data signal from the data processing circuit 8 and the source timing signal from the timing controller 7, and outputs it to the data signal line of the liquid crystal panel 3. This signal potential is written to the pixel electrode of the pixel via the transistor of each pixel.
  • the node Qf1 is connected to the GSP output terminal RO of the level shifter (see FIG. 23), the node Qb1 is connected to the node Qo2 of the shift circuit SC2, and the node CKA1 is connected to the first clock signal.
  • the node CL1 is connected to the supplied first clock line CKL1, the node CL1 is connected to the clear line CLRL to which the clear signal (CLR) is supplied, and the gate-on pulse signal (signal line selection signal) G1 is output from the node Qo1. .
  • node Qfi is connected to node Qo (i ⁇ 1) of shift circuit SC (i ⁇ 1), and node Qbi is connected to shift circuit SC (i + 1). If the node Qo (i + 1) is connected and i is an odd number, the node CKAi is connected to the first clock line CKL1, and if i is an even number, the node CKAi is connected to the second clock line CKL2 and the node CLi is Connected to the clear line CLRL, a gate on pulse signal (signal line selection signal) Gi is output from the node Qoi.
  • the node Qfm is connected to the node Qo (m ⁇ 1) of the shift circuit SC (m ⁇ 1), the node CKAm is connected to the second clock line CKL2, and the node CLm is connected to the clear line CLRL.
  • a gate-on pulse signal (signal line selection signal) Gm is output from the node Qom.
  • the source terminal of Trb is connected to the first electrode of the capacitor C, the gate terminal (control terminal) and drain terminal of Tra are connected, and the source terminal of Tra is connected to the gate terminal of Trb and the first terminal of the capacitor C. Connected to two electrodes. Further, the drain terminal of Trc is connected to the gate terminal of Trb, and the source terminal of Trc is connected to the low potential side power source Vss. Further, the drain terminal of Trd is connected to the gate terminal of Trb, and the source terminal of Trd is connected to the low potential side power supply Vss.
  • the gate terminal of Tra is connected to the node Qfi
  • the drain terminal of Trb is connected to the node CKAi
  • the gate terminal of Trc is connected to the node CLi
  • the gate terminal of Trd is connected to the node Qbi
  • the source terminal of Trb Is connected to the node Qoi.
  • a node netAi is a connection point of the source terminal of Tra, the second electrode of the capacitor C, and the gate terminal of Trb.
  • FIG. 2B is a circuit diagram showing a specific configuration of SCm.
  • SCm includes a setting transistor Tra, an output transistor Trb, a clearing transistor Trc, and a capacitor C.
  • the transistors Tra to Trc are N-channel transistors, and the capacitor C may be a parasitic capacitor.
  • the source terminal of Trb is connected to the first electrode of the capacitor C
  • the gate terminal (control terminal) and drain terminal of Tra are connected
  • the source terminal of Tra is connected to the gate terminal of Trb and the first terminal of the capacitor C. Connected to two electrodes.
  • the drain terminal of Trc is connected to the gate terminal of Trb, and the source terminal of Trc is connected to the low potential side power source Vss.
  • the gate terminal of Tra is connected to the node Qfm
  • the drain terminal of Trb is connected to the node CKAm
  • the gate terminal of Trc is connected to the node CLm
  • the source terminal of Trb is connected to the node Qom.
  • a connection point of the source terminal of Tra, the second electrode of the capacitor C, and the gate terminal of Trb is a node netAm.
  • the specific configuration of the entire shift register 10a is as shown in FIG.
  • the first clock signal CK1 and the second clock signal CK2 both have an “H” (active) period of one cycle of one clock period and an “L” (inactive) period of three clock periods. One is deactivated (falls), and the other is activated (rises) with a delay of one clock period.
  • this is an example of the first and second clock signals CK1 and CK2, and if there is a period in which both clock signals are both “L”, the “H” period and the “L” period should be set arbitrarily. Can do.
  • Trb of SC1 is also turned on and CK1 is output to Qo1. That is, G1 remains “L”.
  • GSP falls (deactivates) and becomes “L”, but the potential of netA1 is maintained at “H” by the capacitance C of SC1, and Trb of SC1 is also turned on. It remains.
  • CK1 falls and becomes “L”, and the potential of netA1 also returns to “H”.
  • Trb of SC1 since Trb of SC1 remains on, CK1 continues to be output to Qo1. . That is, G1 is deactivated from “H” to “L” and is maintained. Even when G1 is deactivated and becomes “L”, the potential of netA2 is maintained at “H” by the capacitor C of SC2, and Trb of SC2 remains on.
  • Trc of SCm is turned on and netAm is connected to Vss, The potential changes from “H” to “L”. For this reason, Trb of SCm is turned off and CK2 is not output to Qom.
  • the clear signal CLR is activated at tz (after one clock period has elapsed from the fall of Gm), but the present invention is not limited to this.
  • the clear signal CLR may be activated between ty and tz (not including ty).
  • the clear signal CLR is not activated at ty. This is because Gm maintains the “H” (active) state.
  • the pulses P1 to Pm are sequentially output to the shift circuit SCm.
  • 4 is a timing chart showing waveforms of a clear signal (CLR).
  • the clear signal CLR is activated at t6, but the present invention is not limited to this.
  • the clear signal CLR may be activated between t5 and t6.
  • the clear signal CLR becomes “H” (active), and thereafter, the next vertical scanning period. Since the pulse output from the shift register is stopped until the start of the display, display disturbance and an increase in load on the power source can be suppressed.
  • the shift register 10a shown in FIG. 3 can be configured as a shift register 10b shown in FIG.
  • an N-channel Low potential supply transistor Tre is provided in the last-stage shift circuit SCm.
  • the transistor Tre has a source terminal connected to the low potential side power supply, a drain terminal connected to the node Qom, and a gate terminal connected to the node CLm.
  • Gm can be lowered by activating the clear signal CLR. Therefore, as shown in FIG. 7, the clear signal CLR can be activated in synchronization with the fall (deactivation) of Gm at ty.
  • the shift register 10a of FIG. 3 can be configured as a shift register 10c shown in FIG.
  • the transistor Tre has a source terminal connected to the low potential power source, a drain terminal connected to the node Qoi, and a gate terminal connected to the node Qbi.
  • Trb of SC1 is also turned on and CK1 is output to Qo1. That is, G1 remains “L”.
  • GSP falls (deactivates) and becomes “L”, but the potential of netA1 does not drop due to the capacitance C of SC1, and Trb of SC1 remains on. . That is, G1 is activated and becomes “H” by the rising edge of CK1. At this time, the potential of netA1 is boosted to a potential higher than “H” by the capacitor C.
  • Trb of SC2 is also turned on, CK2 is output to Qo2, and G2 is maintained at “L”.
  • G1 is deactivated from “H” to “L” and is maintained. Even if G1 is deactivated and becomes “L”, the potential of netA2 is maintained by the capacitor C of SC2, and Trb of SC2 remains on. Further, when the potential of Qf3 rises due to activation of G2, Tra of SC3 is turned on, and the potential of netA3 changes from “L” to “H”. Therefore, Trb of SC3 is also turned on and CK1 is output to Qo3. That is, G3 remains “L”.
  • Trd of SC2 when the potential of Qb2 rises due to activation of G3, Trd of SC2 is turned on, netA2 is connected to Vss, and the potential changes from “H” to “L”. For this reason, Trb of SC2 is turned off and CK2 is not output to Qo2.
  • Tre of SC2 When the potential of Qb2 rises due to activation of G3, Tre of SC2 is turned on, Qo2 is connected to Vss, and the potential changes from “H” to “L”. That is, G2 is deactivated from “H” to “L” and is maintained.
  • Trc of SCm is turned on, netAm is connected to Vss, and the potential is changed from “H” to “L”. Become. For this reason, Trb of SCm is turned off and CK2 is not output to Qom.
  • the clear signal CLR is activated at tz (after one clock period has elapsed from the fall of Gm), but the present invention is not limited to this.
  • the clear signal CLR may be activated between ty and tz (not including ty).
  • the clear signal CLR is not activated at ty. This is because Gm maintains the “H” (active) state.
  • 4 is a timing chart showing waveforms of a clear signal (CLR).
  • the operation of the shift register 10c from t0 to t3 in FIG. 10 is the same as that in FIG.
  • the clear signal CLR is activated at t4 and “H
  • the Trc of SC3 is turned on, netA3 is connected to Vss, and the potential changes from “H” to “L”.
  • Trb of SC3 is turned off, and CK1 is not output to Qo3, and G3 is maintained at “L” (inactive). That is, no pulse is output from SC3, and Trb is not turned on even in SC4, SC5,. Therefore, in the vertical scanning period, the pulse output stops at SC2, and the gate-on pulse signal from each stage maintains “L” (inactive) until the start of the next vertical scanning period (T0).
  • the clear signal CLR is activated at t4, but the present invention is not limited to this.
  • the clear signal CLR may be activated at t5.
  • the shift register 10c shown in FIG. 8 can be configured as a shift register 10d shown in FIG.
  • an N-channel Low potential supply transistor Tre is provided in the last-stage shift circuit SCm.
  • the transistor Tre has a source terminal connected to the low potential side power supply, a drain terminal connected to the node Qom, and a gate terminal connected to the node CLm.
  • Gm can be lowered by activating the clear signal CLR. Therefore, as shown in FIG. 12, the clear signal CLR can be activated in synchronization with the fall (deactivation) of Gm at ty.
  • the shift register 10a of FIG. 3 can be configured as a shift register 10e shown in FIG.
  • the transistor Tre has a source terminal connected to the low potential power supply, a drain terminal connected to the node Qoi, and a gate terminal connected to the first clock line CKL1 or the second clock line CKL2. If i is an odd number, the gate terminal of the transistor Tre of the shift circuit SCi is connected to the second clock line CKL2. If i is an even number, the gate terminal of the transistor Tre is connected to the first clock line CKL1. .
  • Trb of SC1 is also turned on and CK1 is output to Qo1.
  • GSP falls (deactivates) and becomes “L”, but the potential of netA1 does not drop due to the capacitance C of SC1, and Trb of SC1 remains on. .
  • G1 is also activated by the rising edge of CK1, and becomes “H”.
  • the potential of netA1 is boosted to a potential higher than “H” by the capacitor C.
  • Trb of SC2 is also turned on and CK2 is output to Qo2. That is, G2 remains “L”.
  • G1 is deactivated from “H” to “L” and is maintained. Even if G1 is deactivated and becomes “L”, the potential of netA2 is maintained by the capacitor C of SC2, and Trb of SC2 remains on. Further, when the potential of Qf3 rises due to activation of G2, Tra of SC3 is turned on, and the potential of netA3 changes from “L” to “H”. Therefore, Trb of SC3 is also turned on and CK1 is output to Qo3. That is, G3 remains “L”.
  • the clear signal CLR is activated at ty, but the present invention is not limited to this.
  • the clear signal CLR may be activated between ty and tz (including ty ⁇ tz).
  • 4 is a timing chart showing waveforms of a clear signal (CLR).
  • the operation of the shift register 10b from t0 to t3 in FIG. 15 is the same as that in FIG.
  • the clear signal CLR is activated at t3 and “H
  • the Trc of SC3 is turned on, netA3 is connected to Vss, and the potential changes from “H” to “L”.
  • Trb of SC3 is turned off, and CK1 is not output to Qo3, and G3 is maintained at “L” (inactive). That is, no pulse is output from SC3, and Trb is not turned on even in SC4, SC5,. Therefore, in the vertical scanning period, the pulse output stops at SC2, and the gate-on pulse signal from each stage maintains “L” (inactive) until the start of the next vertical scanning period (T0).
  • the clear signal CLR is activated at t3, but the present invention is not limited to this.
  • the clear signal CLR may be activated from t3 to t4 (including t4 and t5).
  • t3 and t4 including t4 and t5
  • Trc of SC3 is turned on, netA3 is connected to Vss, and the potential changes from “H” to “L”.
  • Trb of SC3 is turned off and CK1 is not output to Qo3, and G3 maintains “H” (active).
  • Trc of SC4 is turned on, netA4 is connected to Vss, and the potential changes from “H” to “L”.
  • Trb of SC4 is turned off, and CK2 is not output to Qo4, and G4 maintains “L” (inactive). Since CK2 rises at t4, Tre of SC3 is turned on and Qo3 is connected to Vss. Therefore, G3 is deactivated and becomes “L”.
  • FIG. 19 shows the configuration of the liquid crystal panel according to the second embodiment.
  • the present liquid crystal panel is provided with a shift register 10f at the left end of the panel and 10g at the right end of the panel.
  • the shift circuit SC (2n) includes an input node Qf (2n) ⁇ CKA (2n) ⁇ CKB (2n) ⁇ CL (2n) and an output node Qo (2n).
  • the node Qf1 is connected to the output terminal RO1 of the GSP1 of the level shifter (see FIG. 23), the node Qb1 is connected to the node Qo3 of the shift circuit SC3, and the node CKA1 is connected to the first clock signal. Is connected to the first clock line CKL1 to which the third clock signal is supplied, the node CKB1 is connected to the third clock line CKL3 to which the third clock signal is supplied, and the node CL1 is supplied with the first clear signal (CLR1).
  • a gate-on pulse signal (signal line selection signal) G1 is output from the node Qo1 connected to the 1 clear line CLRL1.
  • the node Qf2 is connected to the GSP2 output terminal RO2 of the level shifter, the node Qb2 is connected to the node Qo4 of the shift circuit SC4, and the node CKA2 is supplied with the second clock signal.
  • the node CKB2 is connected to the line CKL2, the node CKB2 is connected to the fourth clock line CKL4 to which the fourth clock signal is supplied, and the node CL2 is connected to the second clear line CLRL2 to which the second clear signal (CLR2) is supplied.
  • a gate-on pulse signal (signal line selection signal) G2 is output from the node Qo2.
  • the node Qfi is connected to the node Qo (i ⁇ 2) of the shift circuit SC (i ⁇ 2), and the node Qbi is connected to the shift circuit SC (i + 2).
  • the node Qo (i + 2) Connected to the node Qo (i + 2), if i is an odd number, the node CLi is connected to the first clear line CLRL1, and if i is an even number, the node CLi is connected to the second clear line CLRL2. If i is a multiple of 4, the node CKAi is connected to the first clock line CKL1 and the node CKBi is connected to the third clock line CKL3.
  • the node CKAi is The node CKBi is connected to the second clock line CKL2 and the node CKBi is connected to the fourth clock line CKL4. If i is a multiple of 4 + 3, the node CKAi is connected to the third clock line CKL1, and the node CKBi is When connected to one clock line CKL3 and i is a multiple of 4, the node CKAi is connected to the fourth clock line CKL4 and the node CKBi is connected to the second clock line CKL2. Then, a gate-on pulse signal (signal line selection signal) Gi is output from the node Qoi.
  • the node Qf (2n-1) is connected to the node Qo (2n-3) of the shift circuit SC (2n-3), and the node CKA (2n-1) is connected to the third circuit Connected to the clock line CKL3, the node CKB (2n-1) is connected to the first clock line CKL1, the node CL (2n-1) is connected to the first clear line CLRL1, and the node Qo (2n-1)
  • a gate-on pulse signal (signal line selection signal) G (2n-1) is output.
  • the node Qf (2n) is connected to the node Qo (2n-2) of the shift circuit SC (2n-2), and the node CKA (2n) is connected to the fourth clock line CKL4.
  • the node CKB (2n) is connected to the second clock line CKL2
  • the node CL (2n) is connected to the second clear line CLRL2
  • a gate-on pulse signal (signal line selection signal) is output from the node Qo (2n).
  • G (2n) is output.
  • C is included.
  • Transistors Tra to Tre are N-channel transistors, respectively.
  • the source terminal of Trb is connected to the first electrode of the capacitor C, the gate terminal (control terminal) and drain terminal of Tra are connected, and the source terminal of Tra is connected to the gate terminal of Trb and the first terminal of the capacitor C. Connected to two electrodes. Further, the drain terminal of Trc is connected to the gate terminal of Trb, and the source terminal of Trc is connected to the low potential side power source Vss. Further, the drain terminal of Trd is connected to the gate terminal of Trb, and the source terminal of Trd is connected to the low potential side power supply Vss. Further, the drain terminal of Tre is connected to the source terminal of Trb, and the source terminal of Tre is connected to the low potential side power source Vss.
  • the gate terminal of Tra is connected to the node Qfi
  • the drain terminal of Trb is connected to the node CKAi
  • the gate terminal of Tre is connected to the node CKBi
  • the gate terminal of Trc is connected to the node CLi
  • the gate terminal of Trd Is connected to the node Qbi
  • the source terminal of Trb is connected to the node Qoi.
  • a connection point of the source terminal of Tra, the second electrode of the capacitor C, and the gate terminal of Trb is a node netAi.
  • SCj includes a setting transistor Tra, an output transistor Trb, a clearing transistor Trc, a potential supply transistor Tre, and a capacitor C.
  • the transistors Tra to Trc ⁇ Tre are N-channel transistors.
  • the source terminal of Trb is connected to the first electrode of the capacitor C, the gate terminal (control terminal) and drain terminal of Tra are connected, and the source terminal of Tra is connected to the gate terminal of Trb and the first terminal of the capacitor C. Connected to two electrodes. Further, the drain terminal of Trc is connected to the gate terminal of Trb, and the source terminal of Trc is connected to the low potential side power source Vss. Further, the drain terminal of Tre is connected to the source terminal of Trb, and the source terminal of Tre is connected to the low potential side power source Vss.
  • the gate terminal of Tra is connected to the node Qfj
  • the drain terminal of Trb is connected to the node CKAj
  • the gate terminal of Tre is connected to the node CKBj
  • the gate terminal of Trc is connected to the node CLj
  • the source terminal of Trb Are connected to the node Qoj.
  • a connection point of the source terminal of Tra, the second electrode of the capacitor C, and the gate terminal of Trb is a node netAj.
  • FIG. 21 shows the vertical synchronization signal VSYNC, the gate start pulse signals GSP1 and GSP2, the first clock signal CK1, the second clock signal CK2, the third clock signal CK3, the fourth clock signal CK4 when there is no abnormality in the synchronization signal.
  • the “H” period in one cycle is one clock period and the “L” period is three clock periods.
  • CK2 rises and CK2 falls in synchronization with CK1 falling.
  • CK3 rises synchronously
  • CK4 rises synchronously with CK3 falling
  • CK1 rises synchronously with CK4 falling.
  • the rising edge of GSP2 is one clock period after the rising edge of GSP1.
  • Trb of SC1 is also turned on and CK1 is output to Qo1. That is, G1 remains “L”.
  • GSP1 falls and becomes “L”, but the potential of netA1 is maintained at “H” by the capacitance C of SC1, and Trb of SC1 also remains on.
  • Trb of SC2 is also turned on and CK2 is output to Qo2. That is, G2 remains “L”.
  • Trb of SC4 is also turned on, and CK4 is output to Qo4. That is, G4 remains “L”.
  • the first clear signal CLR1 is activated and becomes “H”, so that Trc of SC (2n ⁇ 1) is turned on and netA (2n ⁇ 1) is connected to Vss. The potential changes from “H” to “L”. Therefore, Trb of SC (2n-1) is turned off, and CK3 is not output to Qo (2n-1). Further, since CK1 rises, Tre of SC (2n-1) is turned on, Qo (2n-1) is connected to Vss, and the potential is dropped to "L” (G (2n-1) becomes "L” ”). At tz, CK4 falls to “L” and the potential of netA (2n) also returns to “H”. However, since Trb of SC (2n) remains on, CK4 is applied to Qo (2n). Continue to output. For this reason, G (2n) is deactivated from “H” to “L” and is maintained.
  • the second clear signal CLR2 is activated and becomes “H”, so that Trc of SC (2n) is turned on, netA (2n) is connected to Vss, and the potential is From “H” to “L”. For this reason, Trb of SC (2n) is turned off, and CK4 is not output to Qo (2n). Furthermore, since CK2 rises, Tre of SC (2n) is turned on, Qo (2n) is connected to Vss, and the potential is dropped to “L” (G (2n) is pulled “L”).
  • Pulses P1, P3... P (2n-1) are sequentially output from the first stage shift circuit SC1 to the last stage shift circuit SC (2n-1).
  • FIG. 22 shows vertical synchronization signal VSYNC, gate start pulse signals GSP1 and GSP2, first clock signal CK1, second clock signal CK2, third clock signal CK3, and fourth clock signal CK4 when an abnormality occurs in the synchronization signal.
  • the operation of the shift registers 10f and 10g from t0 to t3 in FIG. 22 is the same as that in FIG.
  • noise occurs in the vertical synchronization signal VSYNC between t2 and t3
  • GSP1 is activated at an unintended timing (t3)
  • GSP2 is activated at an unintended timing (t4).
  • the first clear signal CLR1 is activated and becomes “H” at t4
  • the second clear signal CLR2 is activated and becomes “H” at t5. Therefore, at t4, Trc of SC3 is turned on, netA3 is connected to Vss, and the potential changes from “H” to “L”.
  • Trb of SC3 is turned off, CK3 is no longer output to Qo3, and G3 is maintained at “L” (inactive). That is, no pulse is output from SC3, and Trb is not turned on even in SC5, SC7... SC (2n-1) subsequent to this, and no pulse is output.
  • Tre of SC1 is turned on, Qo1 is connected to Vss, and the potential is dropped to “L” (G1 is pulled “L”).
  • Trc of SC4 is turned on, netA4 is connected to Vss, and the potential changes from “H” to “L”. Therefore, Trb of SC4 is turned off, and CK4 is not output to Qo4, and G4 is maintained at “L” (inactive). That is, no pulse is output from SC4, and Trb is not turned on even in SC6, SC8... SC (2n) subsequent to this, and no pulse is output.
  • Tre of SC2 is turned on, Qo2 is connected to Vss, and the potential is lowered to “L” (G2 is pulled “L”).
  • the pulse output from the shift register 10f stops at SC1, and each stage (SC1, SC3,... SC (2n) until the start of the next vertical scanning period (T0).
  • the gate-on pulse signal from -1)) remains “L” (inactive).
  • the pulse output from the shift register 10g stops at SC2, and the gate-on pulse signal from each stage (SC2, SC4,... SC (2n)) until the start of the next vertical scanning period (T0). Maintains “L” (inactive).
  • the first and second clear signals CLR1, 2 become “H” (active), and thereafter Since the pulse output from each shift register (10f ⁇ 10g) is stopped until the start of the next vertical scanning period, display disturbance and an increase in load on the power supply can be suppressed.
  • GSP1 and GSP2 can be used as a common gate start pulse signal.
  • GSP1 and GSP2 are set to “H” (active) at t0.
  • CLR1 and CLR2 can be a common clear signal.
  • CLR1 and CLR2 are set to “H” (active) at tw in FIG. 21, and CLR1 and CLR2 are set to “H” (active) at t5 in FIG.
  • FIG. 24 is a block diagram showing a configuration of the present liquid crystal display device.
  • the liquid crystal display device 101 includes a liquid crystal panel 103, a gate driver 105, a source driver 106, a timing controller 107, and a data processing circuit 108.
  • the gate driver 105 is provided with a shift register 110 and a level shifter 104, and a liquid crystal panel driving circuit 111 is configured by the gate driver 105 and the timing controller 107.
  • the level shifter 104 is included in the gate driver 105, but may be provided outside the gate driver 105.
  • the liquid crystal panel 103 is provided with a scanning signal line 16 driven by a gate driver 105, a data signal line 15 driven by a source driver 106, a pixel P, a storage capacitor wiring (not shown), and the like, and a shift register. 110 is formed monolithically.
  • Each pixel P is provided with a transistor (TFT) connected to the scanning signal line 16 and the data signal line 15 and a pixel electrode connected to the transistor.
  • TFT transistor
  • amorphous silicon, polycrystalline silicon (for example, CG silicon) or the like is used to form the transistors of each pixel and the transistors of the shift register.
  • the vertical synchronization signal VSYNC, the horizontal synchronization signal HSYNC, and the data enable signal DE which are synchronization signals, are input to the timing controller 107 from the outside of the liquid crystal display device 101.
  • video data RGB digital data
  • the timing controller 107 generates a plurality of source clock signals (ck1, ck2, etc.), a source clear signal (clr), and a source gate start pulse signal (gsp) using each synchronization signal.
  • the source clock signal (ck1, ck2, etc.), the source clear signal (clr), and the source gate start pulse signal (gsp) are level-shifted by the level shifter 106, and the clock signal (CK1, CK2, etc.) and the clear signal (CLR, respectively). ) And a gate start pulse signal (GSP). Further, the timing controller 107 outputs a control signal to the data processing circuit 108 and outputs a source timing signal to the source driver 106 based on the input synchronization signals (VSYNC, HSYNC, and DE).
  • the clock signal (CKA / CKB, etc.), the clear signal (CLR), and the gate start pulse signal (GSP) are input to the shift register 110.
  • the clear signal (CLR) is a signal for resetting the final stage, and becomes “H” (active) after a pulse is output from the final stage.
  • the shift register 110 generates a gate-on pulse signal using these signals (CKA, CKB, etc., CLR, GSP) and outputs it to the scanning signal line of the liquid crystal panel 103.
  • shift circuits that generate gate-on pulse signals are connected in stages.
  • the gate-on pulse signals of each stage (shift circuit) are sequentially activated for a certain period, and sequentially pulsed from the first stage to the last stage (on pulse). Will be output.
  • scanning signal lines are sequentially selected by the pulses.
  • the data processing circuit 108 performs predetermined processing on the video data and outputs a data signal to the source driver 106 based on a control signal from the timing controller 107.
  • the source driver 106 generates a signal potential using the data signal from the data processing circuit 108 and the source timing signal from the timing controller 107, and outputs it to the data signal line of the liquid crystal panel 103. This signal potential is written to the pixel electrode of the pixel via the transistor of each pixel.
  • FIG. 25 shows the configuration of the shift register 110a according to this embodiment.
  • the node Qf1 is connected to the GSP output terminal RO of the level shifter (see FIG. 24), the node Qb1 is connected to the node Qo2 of the shift circuit SC2, and the node CKA1 is connected to the first clock signal.
  • a gate-on pulse signal (signal line selection signal) G1 is output from the node Qo1 by being connected to the supplied first clock line CKL1.
  • node Qfi is connected to node Qo (i ⁇ 1) of shift circuit SC (i ⁇ 1), and node Qbi is connected to shift circuit SC (i + 1). If node i is odd and i is an odd number, node CKAi is connected to the first clock line CKL1, and if i is an even number, node CKAi is connected to the second clock line CKL2 and from node Qoi A gate-on pulse signal (signal line selection signal) Gi is output.
  • the node Qfm is connected to the node Qo (m ⁇ 1) of the shift circuit SC (m ⁇ 1), the node CKAm is connected to the second clock line CKL2, and the node CLm is connected to the clear line CLRL.
  • a gate-on pulse signal (signal line selection signal) Gm is output from the node Qom.
  • the source terminal of Trb is connected to the first electrode of the capacitor C, the gate terminal (control terminal) and drain terminal of Tra are connected, and the source terminal of Tra is connected to the gate terminal of Trb and the first terminal of the capacitor C. Connected to two electrodes. Further, the drain terminal of Trd is connected to the gate terminal of Trb, and the source terminal of Trd is connected to the low potential side power supply Vss.
  • the gate terminal of Tra is connected to the node Qfi
  • the drain terminal of Trb is connected to the node CKAi
  • the gate terminal of Trc is connected to the node CLi
  • the gate terminal of Trd is connected to the node Qbi
  • the source terminal of Trb Is connected to the node Qoi a connection point of the source terminal of Tra, the second electrode of the capacitor C, and the gate terminal of Trb is a node netBi.
  • FIG. 26 (b) is a circuit diagram showing a specific configuration of SCm.
  • SCm includes a setting transistor Tra, an output transistor Trb, a clearing transistor Trc provided for resetting the final stage, and a capacitor C.
  • Each transistor is an N-channel transistor, and the capacitor C may be a parasitic capacitor.
  • the source terminal of Trb is connected to the first electrode of the capacitor C
  • the gate terminal (control terminal) and drain terminal of Tra are connected
  • the source terminal of Tra is connected to the gate terminal of Trb and the first terminal of the capacitor C. Connected to two electrodes.
  • the drain terminal of Trc is connected to the gate terminal of Trb, and the source terminal of Trc is connected to the low potential side power source Vss.
  • the gate terminal of Tra is connected to the node Qfm
  • the drain terminal of Trb is connected to the node CKAm
  • the gate terminal of Trc is connected to the node CLm
  • the source terminal of Trb is connected to the node Qom.
  • a connection point of the source terminal of Tra, the second electrode of the capacitor C, and the gate terminal of Trb is a node netBm.
  • the specific configuration of the entire shift register 110a is as shown in FIG.
  • the first clock signal CK1 and the second clock signal CK2 both have an “H” (active) period of one cycle of one clock period and an “L” (inactive) period of three clock periods. One is deactivated (falls), and the other is activated (rises) with a delay of one clock period.
  • this is an example of the first and second clock signals CK1 and CK2, and if there is a period in which both clock signals are both “L”, the “H” period and the “L” period should be set arbitrarily. Can do.
  • Trb of SC1 is also turned on and CK1 is output to Qo1. That is, G1 remains “L”.
  • GSP falls (deactivates) and becomes “L”, but the potential of netB1 is maintained at “H” by the capacitance C of SC1, and Trb of SC1 is also turned on. It remains.
  • CK1 falls and becomes “L”, and the potential of netB1 also returns to “H”.
  • Trb of SC1 since Trb of SC1 remains on, CK1 continues to be output to Qo1. . That is, G1 is deactivated from “H” to “L” and is maintained. Even if G1 is deactivated and becomes “L”, the potential of netB2 is maintained at “H” by the capacitor C of SC2, and Trb of SC2 remains on.
  • Trc of SCm is turned on and netBm is connected to Vss, The potential changes from “H” to “L”. For this reason, Trb of SCm is turned off and CK2 is not output to Qom.
  • the clear signal CLR is activated at tz (after one clock period has elapsed from the fall of Gm), but the present invention is not limited to this.
  • the clear signal CLR may be activated between ty and tz (not including ty).
  • the clear signal CLR is not activated at ty. This is because Gm maintains the “H” (active) state.
  • ⁇ Pm is output. Since the final stage (unit circuit SCm) is reset by a clear signal, the conventional dummy stage (dummy shift circuit) can be omitted, and the circuit area can be reduced.
  • the shift register 110a shown in FIG. 27 can be configured like the shift register 110b shown in FIG.
  • an N-channel Low potential supply transistor Tre is provided in the last-stage shift circuit SCm.
  • the transistor Tre has a source terminal connected to the low potential side power supply, a drain terminal connected to the node Qom, and a gate terminal connected to the node CLm.
  • Gm can be lowered by activating the clear signal CLR. Therefore, as shown in FIG. 30, at ty, the clear signal CLR can be activated in synchronization with the fall (deactivation) of Gm.
  • the shift register 110a in FIG. 27 can be configured as a shift register 110c shown in FIG.
  • the transistor Tre has a source terminal connected to the low potential power source, a drain terminal connected to the node Qoi, and a gate terminal connected to the node Qbi.
  • Trb of SC1 is also turned on and CK1 is output to Qo1. That is, G1 remains “L”.
  • GSP falls (deactivates) and becomes “L”, but the potential of netB1 does not drop due to the capacitance C of SC1, and Trb of SC1 remains on. . That is, G1 is activated and becomes “H” by the rising edge of CK1. At this time, the potential of netB1 is boosted to a potential higher than “H” by the capacitor C.
  • Trb of SC2 is also turned on, CK2 is output to Qo2, and G2 is maintained at “L”.
  • G1 is deactivated from “H” to “L” and is maintained. Even when G1 is deactivated and becomes “L”, the potential of netB2 is maintained by the capacitor C of SC2, and Trb of SC2 remains on. Further, when the potential of Qf3 rises due to activation of G2, Tra of SC3 is turned on, and the potential of netB3 is changed from “L” to “H”. Therefore, Trb of SC3 is also turned on and CK1 is output to Qo3. That is, G3 remains “L”.
  • Trc of SCm is turned on, netBm is connected to Vss, and the potential is changed from “H” to “L”. Become. For this reason, Trb of SCm is turned off and CK2 is not output to Qom.
  • the clear signal CLR is activated at tz (after one clock period has elapsed from the fall of Gm), but the present invention is not limited to this.
  • the clear signal CLR may be activated between ty and tz (not including ty).
  • the clear signal CLR is not activated at ty. This is because Gm maintains the “H” (active) state.
  • the shift register 110c shown in FIG. 31 can be configured as a shift register 110d shown in FIG.
  • an N-channel transistor Tre is provided in the final-stage shift circuit SCm.
  • the transistor Tre has a source terminal connected to the low potential side power supply, a drain terminal connected to the node Qom, and a gate terminal connected to the node CLm.
  • Gm can be lowered by activating the clear signal CLR. Therefore, as shown in FIG. 34, the clear signal CLR can be activated in synchronization with the fall (deactivation) of Gm at ty.
  • the shift register 110a in FIG. 27 can be configured like a shift register 110e shown in FIG.
  • the transistor Tre has a source terminal connected to the low potential power supply, a drain terminal connected to the node Qoi, and a gate terminal connected to the first clock line CKL1 or the second clock line CKL2. If i is an odd number, the gate terminal of the transistor Tre of the shift circuit SCi is connected to the second clock line CKL2. If i is an even number, the gate terminal of the transistor Tre is connected to the first clock line CKL1. .
  • Trb of SC1 is also turned on and CK1 is output to Qo1.
  • GSP falls (deactivates) and becomes “L”, but the potential of netB1 does not drop due to the capacitance C of SC1, and Trb of SC1 remains on. .
  • G1 is also activated by the rising edge of CK1, and becomes “H”.
  • the potential of netB1 is boosted to a potential higher than “H” by the capacitor C.
  • Trb of SC2 is also turned on and CK2 is output to Qo2. That is, G2 remains “L”.
  • G1 is deactivated from “H” to “L” and is maintained. Even when G1 is deactivated and becomes “L”, the potential of netB2 is maintained by the capacitor C of SC2, and Trb of SC2 remains on. Further, when the potential of Qf3 rises due to activation of G2, Tra of SC3 is turned on, and the potential of netB3 is changed from “L” to “H”. Therefore, Trb of SC3 is also turned on and CK1 is output to Qo3. That is, G3 remains “L”.
  • the clear signal CLR is activated at ty, but the present invention is not limited to this.
  • the clear signal CLR may be activated between ty and tz (including ty ⁇ tz).
  • Embodiment 4 The following describes Embodiment 4 with reference to FIGS. 37 to 39.
  • the structure of the liquid crystal panel according to this embodiment is shown in FIG.
  • the present liquid crystal panel is provided with a shift register 110f at the left end of the panel and 110g at the right end of the panel.
  • shift circuit SC (2n-2) includes input nodes Qfi, Qbi, CKAi, CKBi and output node Qoi
  • shift circuit SC (2n-1) includes: An input node Qf (2n-1), CKA (2n-1), CKB (2n-1), CL (2n-1) and an output node Qo (2n-1) are provided.
  • the shift circuit SC (2n) includes an input node Qf (2n) ⁇ CKA (2n) ⁇ CKB (2n) ⁇ CL (2n) and an output node Qo (2n).
  • the node Qf1 is connected to the output terminal RO1 of the level shifter GSP1
  • the node Qb1 is connected to the node Qo3 of the shift circuit SC3
  • the node CKA1 is supplied with the first clock signal.
  • a node CKB1 is connected to one clock line CKL1
  • a node CKB1 is connected to a third clock line CKL3 to which a third clock signal is supplied
  • a gate-on pulse signal (signal line selection signal) G1 is output from the node Qo1.
  • the node Qf2 is connected to the GSP2 output terminal RO2 of the level shifter, the node Qb2 is connected to the node Qo4 of the shift circuit SC4, and the node CKA2 is supplied with the second clock signal.
  • the node CKB2 is connected to the line CKL2, the node CKB2 is connected to the fourth clock line CKL4 to which the fourth clock signal is supplied, and a gate-on pulse signal (signal line selection signal) G2 is output from the node Qo2.
  • the node Qfi is connected to the node Qo (i ⁇ 2) of the shift circuit SC (i ⁇ 2), and the node Qbi is connected to the shift circuit SC (i + 2). Connected to node Qo (i + 2). If i is a multiple of 4, the node CKAi is connected to the first clock line CKL1 and the node CKBi is connected to the third clock line CKL3. If i is a multiple of 4 + 2, the node CKAi is The node CKBi is connected to the second clock line CKL2 and the node CKBi is connected to the fourth clock line CKL4.
  • the node CKAi is connected to the third clock line CKL1 and the node CKBi is When connected to one clock line CKL3 and i is a multiple of 4, the node CKAi is connected to the fourth clock line CKL4 and the node CKBi is connected to the second clock line CKL2. Then, a gate-on pulse signal (signal line selection signal) Gi is output from the node Qoi.
  • the node Qf (2n-1) is connected to the node Qo (2n-3) of the shift circuit SC (2n-3), and the node CKA (2n-1) is connected to the third circuit Connected to the clock line CKL3, the node CKB (2n-1) is connected to the first clock line CKL1, the node CL (2n-1) is connected to the first clear line CLRL1, and the node Qo (2n-1)
  • a gate-on pulse signal (signal line selection signal) G (2n-1) is output.
  • the node Qf (2n) is connected to the node Qo (2n-2) of the shift circuit SC (2n-2), and the node CKA (2n) is connected to the fourth clock line CKL4.
  • the node CKB (2n) is connected to the second clock line CKL2, the node CL (2n) is connected to the second clear line CLRL2, and a gate-on pulse signal (signal line selection signal) is output from the node Qo (2n).
  • G (2n) is output.
  • Each transistor is an N-channel transistor.
  • the source terminal of Trb is connected to the first electrode of the capacitor C, the gate terminal (control terminal) and drain terminal of Tra are connected, and the source terminal of Tra is connected to the gate terminal of Trb and the first terminal of the capacitor C. Connected to two electrodes. Further, the drain terminal of Trd is connected to the gate terminal of Trb, and the source terminal of Trd is connected to the low potential side power supply Vss. Further, the drain terminal of Tre is connected to the source terminal of Trb, and the source terminal of Tre is connected to the low potential side power source Vss.
  • the gate terminal of Tra is connected to the node Qfi
  • the drain terminal of Trb is connected to the node CKAi
  • the gate terminal of Tre is connected to the node CKBi
  • the gate terminal of Trc is connected to the node CLi
  • the gate terminal of Trd Is connected to the node Qbi
  • the source terminal of Trb is connected to the node Qoi.
  • a connection point of the source terminal of Tra, the second electrode of the capacitor C, and the gate terminal of Trb is a node netBi.
  • SCj includes a setting transistor Tra, an output transistor Trb, a clearing transistor Trc provided for resetting the final stage, a low potential supply transistor Tre, and a capacitor C.
  • Each transistor is an N-channel transistor.
  • the source terminal of Trb is connected to the first electrode of the capacitor C, the gate terminal (control terminal) and drain terminal of Tra are connected, and the source terminal of Tra is connected to the gate terminal of Trb and the first terminal of the capacitor C. Connected to two electrodes. Further, the drain terminal of Trc is connected to the gate terminal of Trb, and the source terminal of Trc is connected to the low potential side power source Vss. Further, the drain terminal of Tre is connected to the source terminal of Trb, and the source terminal of Tre is connected to the low potential side power source Vss.
  • the gate terminal of Tra is connected to the node Qfj
  • the drain terminal of Trb is connected to the node CKAj
  • the gate terminal of Tre is connected to the node CKBj
  • the gate terminal of Trc is connected to the node CLj
  • the source terminal of Trb Are connected to the node Qoj.
  • a connection point of the source terminal of Tra, the second electrode of the capacitor C, and the gate terminal of Trb is a node netBj.
  • each node (Qfi, Qbi, CKAi, CKBi, Qoi) of the shift circuit SCi (i 1 to 2n-2) and each node (Qfj.
  • the connection destinations of CKAj, CKBj, CLj, and Qoj are as shown in FIG.
  • 2n) are timing charts showing waveforms of the first clear signal CLR1 and the second clear signal CLR2.
  • the “H” period in one cycle is one clock period and the “L” period is three clock periods.
  • CK2 rises and CK2 falls in synchronization with CK1 falling.
  • CK3 rises synchronously
  • CK4 rises synchronously with CK3 falling
  • CK1 rises synchronously with CK4 falling.
  • the rising edge of GSP2 is one clock period after the rising edge of GSP1.
  • Trb of SC1 is also turned on and CK1 is output to Qo1. That is, G1 remains “L”.
  • GSP1 falls and becomes “L”, but the potential of netB1 is maintained at “H” by the capacitance C of SC1, and Trb of SC1 also remains on.
  • Trb of SC2 is also turned on and CK2 is output to Qo2. That is, G2 remains “L”.
  • Trb of SC4 is also turned on, and CK4 is output to Qo4. That is, G4 remains “L”.
  • Trc of SC (2n ⁇ 1) is turned on and netB (2n ⁇ 1) is connected to Vss.
  • the potential changes from “H” to “L”. Therefore, Trb of SC (2n-1) is turned off, and CK3 is not output to Qo (2n-1).
  • CK1 rises Tre of SC (2n-1) is turned on, Qo (2n-1) is connected to Vss, and the potential is dropped to "L” (G (2n-1) becomes "L” ”).
  • CK4 falls to “L” and the potential of netB (2n) also returns to “H”.
  • Trb of SC (2n) remains on, CK4 is applied to Qo (2n). Continue to output. For this reason, G (2n) is deactivated from “H” to “L” and is maintained.
  • the second clear signal CLR2 is activated and becomes “H”, so that Trc of SC (2n) is turned on, netB (2n) is connected to Vss, and the potential is From “H” to “L”. For this reason, Trb of SC (2n) is turned off, and CK4 is not output to Qo (2n). Furthermore, since CK2 rises, Tre of SC (2n) is turned on, Qo (2n) is connected to Vss, and the potential is dropped to “L” (G (2n) is pulled “L”).
  • Pulses P1, P3... P (2n-1) are sequentially output from the first stage shift circuit SC1 to the last stage shift circuit SC (2n-1).
  • Pulses P1, P2,... P (2n) are sequentially output until (2n). Since the last stage (unit circuits SC (2n-1) and (2n)) of each shift register 110f and 110g is reset by a clear signal, the conventional dummy stage (dummy shift circuit) can be omitted. The circuit area can be reduced.
  • GSP1 and GSP2 can be used as a common gate start pulse signal.
  • GSP1 and GSP2 are set to “H” (active) at t0.
  • CLR1 and CLR2 can be a common clear signal.
  • CLR1 and CLR2 are set to “H” (active) at tw.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and those obtained by combining them are also included in the embodiments of the present invention.
  • This display panel drive circuit and shift register are suitable for a liquid crystal display device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)

Abstract

　信号線選択信号（Ｇ１～Ｇｍ）を生成する単位回路が段状に接続されてなるとともに、前記信号線選択信号（Ｇ１～Ｇｍ）から形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備えた表示パネル駆動回路であって、前記各単位回路には、クロック信号（ＣＫ１・ＣＫ２）と、前記表示パネル駆動回路外からの同期信号（ＶＳＹＮＣ）に基づいて生成されたゲートスタートパルス信号（ＧＳＰ）あるいは他段で生成された前記信号線選択信号（Ｇ１～Ｇｍ）と、クリア信号（ＣＬＲ）とが入力され、該クリア信号（ＣＬＲ）は前記同期信号（ＶＳＹＮＣ）に異常があればアクティブとされ、それ以後次の垂直走査期間の開始時まで前記シフトレジスタからパルスが出力されない。上記構成によれば、前記同期信号（ＶＳＹＮＣ）に異常が生じた場合の表示乱れや電源への負荷増大を抑制しうる表示パネル駆動回路を実現することができる。

Description

表示パネル駆動回路、液晶表示装置、シフトレジスタ、液晶パネル、表示装置の駆動方法
　本発明は、表示パネル駆動回路およびこれに用いられるシフトレジスタに関する。
　図４０は、液晶表示装置のゲートドライバに用いられる従来のシフトレジスタを示す回路図である。同図に示されるように、従来のシフトレジスタ１００は、複数のシフト回路（単位回路）ｓｃ１、ｓｃ２、・・・ｓｃｍ、ｓｃｄが段状に接続されてなり、シフト回路ｓｃｉ（ｉ＝１・２・３・・・ｍ）は、入力用のノードｑｆｉ・ｑｂｉ・ＣＫＡｉおよび出力用のノードｑｏｉを備え、ダミーのシフト回路ｓｃｄは、入力用のノードｑｆｄ・ＣＫＡｄおよび出力用のノードｑｏｄを備える。
　ここで、シフト回路ｓｃ１については、ノードｑｆ１がゲートスタートパルス信号ＧＳＰの出力端に接続され、ノードｑｂ１がシフト回路ｓｃ２のノードｑｏ２に接続され、ノードＣＫＡ１が、第１クロック信号が供給される第１クロックラインＣＫＬ１に接続され、ノードｑｏ１からゲートオンパルス信号（信号線選択信号）ｇ１が出力される。また、シフト回路ｓｃｉ（ｉ＝２・３・・・ｍ－１）については、ノードｑｆｉがシフト回路ｓｃ（ｉ－１）のノードｑｏ（ｉ－１）に接続され、ノードｑｂｉがシフト回路ｓｃ（ｉ＋１）のノードｑｏ（ｉ＋１）に接続され、ノードＣＫＡｉが、上記第１クロックラインＣＫＬ１または第２クロック信号が供給される第２クロックラインＣＫＬ２に接続され、ノードｑｏｉからゲートオンパルス信号（信号線選択信号）ｇｉが出力される。なお、ｉが奇数であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続され、ｉが偶数であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続される。
　そして、シフト回路ｓｃｍについては、ノードｑｆｍがシフト回路ｓｃ（ｍ－１）のノードｑｏ（ｍ－１）に接続され、ノードｑｂｍがダミーのシフト回路ｓｃｄのノードｑｏｄに接続され、ノードＣＫＡｍが、第１クロックラインＣＫＬ１または第２クロックラインＣＫＬ２に接続され、ノードｑｏｍからゲートオンパルス信号（信号線選択信号）ｇｍが出力される。なお、ｍが奇数であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続され、ｍが偶数であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続される。また、ダミーのシフト回路ｓｃｄについては、ノードｑｆｄがシフト回路ｓｃｍのノードｑｏｍに接続され、ノードＣＫＡｄが、第１クロックラインＣＫＬ１または第２クロックラインＣＫＬ２に接続される。なお、ｍが奇数であれば、ノードＣＫＡｄが第２クロックラインＣＫＬ２に接続され、ｍが偶数であれば、ノードＣＫＡｄが第１クロックラインＣＫＬ１に接続される。
　図４１は、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号ｇｉ（ｉ＝１～ｍ）およびノードｑｏｄの出力の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ（Ｈｉｇｈ）」（アクティブ）期間が１クロック期間、「Ｌ（Ｌｏｗ）」（非アクティブ）期間が１クロック期間であり、ＣＫ１およびＣＫ２の一方がアクティブ化する（立ち上がる）のに同期して他方が非アクティブ化する（立ち下がる）。
　初段であるシフト回路ｓｃ１では、ゲートスタートパルス信号ＧＳＰのアクティブ化によるノードｑｆ１の電位上昇によってノードｑｏ１に第１クロック信号ＣＫ１が出力される状態となり、ゲートオンパルス信号ｇ１はアクティブとなる。また、次段であるシフト回路ｓｃ２では、ゲートオンパルス信号ｇ１のアクティブ化によるノードｑｆ２の電位上昇によってノードｑｏ２に第２クロック信号ＣＫ２が出力される状態となり、ゲートオンパルス信号ｇ２はアクティブとなる。そして、シフト回路ｓｃ１では、ゲートオンパルス信号ｇ２のアクティブ化によって、ノードｑｏ１に第１クロック信号ＣＫ１が出力されない状態となるとともにノードｑｏ１に低電位側電源電位が供給される。このため、ゲートオンパルス信号ｇ１は一定期間アクティブとなった後に非アクティブ化し、パルスＰ１が形成される。
　すなわち、シフト回路ｓｃｉ（ｉ＝２・３・・・ｍ－１）では、ゲートオンパルス信号ｇ（ｉ－１）のアクティブ化によるノードｑｆｉの電位上昇によってノードｑｏｉにクロック信号（ＣＫ１あるいはＣＫ２）が出力される状態となり、ゲートオンパルス信号ｇｉはアクティブとなる。また、次段であるシフト回路ｓｃ（ｉ＋１）では、ゲートオンパルス信号ｇｉのアクティブ化によるノードｑｆ（ｉ＋１）の電位上昇によってノードｑｏ（ｉ＋１）にクロック信号（ＣＫ２あるいはＣＫ１）が出力される状態となり、ゲートオンパルス信号ｇ（ｉ＋１）はアクティブとなる。そして、シフト回路ｓｃｉでは、ゲートオンパルス信号ｇ（ｉ＋１）のアクティブ化によって、ノードｑｏｉにクロック信号が出力されない状態となるとともにノードｑｏｉに低電位側電源電位が供給される。このため、ゲートオンパルス信号ｇｉは一定期間アクティブ化した後に非アクティブ化し、パルスＰｉが形成される。
　また、シフト回路ｓｃｍでは、ゲートオンパルス信号ｇ（ｍ－１）のアクティブ化によるノードｑｆｍの電位上昇によってノードｑｏｍにクロック信号（ＣＫ１あるいはＣＫ２）が出力される状態となり、ゲートオンパルス信号ｇｍはアクティブとなる。また、次段であるダミーのシフト回路ｓｃｄでは、ゲートオンパルス信号ｇｍのアクティブ化によるノードｑｆｄの電位上昇によってノードｑｏｄにクロック信号（ＣＫ２あるいはＣＫ１）が出力される（ノードｑｏｄの電位が上昇する）状態となる。そして、シフト回路ｓｃｍでは、ノードｑｏｄの電位上昇によって、ノードｑｏｍにクロック信号が出力されない状態となるとともにノードｑｏｍに低電位側電源電位が供給される。このため、ゲートオンパルス信号ｇｍは一定期間アクティブ化した後に非アクティブ化し、パルスＰｍが形成される。
　このように、シフトレジスタ１００では、各シフト回路からのゲートオンパルス信号が順に一定期間アクティブとなり、初段のシフト回路ｓｃ１から最終段のシフト回路ｓｃｍまで順次パルスが出力されていく。なお、関連する公知文献として以下の特許文献１～３を挙げることができる。
日本国公開特許公報「特開２００１－２７３７８５号公報（２００１年１０月５日公開）」 日本国公開特許公報「特開２００６－２４３５０号公報（２００６年１月２６日公開）」 日本国公開特許公報「特開２００７－１１４７７１号公報（２００７年５月１０日公開）」
　ここで、ゲートスタートパルス信号ＧＳＰは垂直同期信号ＶＳＹＮＣのパルスが出力されるのに連動してアクティブ化するところ、例えば図４２のように、垂直同期信号ＶＳＹＮＣにノイズが発生すると、これに連動してゲートスタートパルス信号ＧＳＰがアクティブ化し、２つのシフト回路から同時にパルスが出力される（２つのゲートオンパルス信号が同時にアクティブ化する）という異常が最終段まで続くおそれがある。また、水平同期信号ＨＳＹＮＣにノイズが発生した場合には、クロック信号が乱れ、例えばゲートオンパルス信号のパルス幅が小さくなるという異常が最終段まで続くおそれがある。
　このように、従来のシフトレジスタでは、垂直同期信号ＶＳＹＮＣや水平同期信号ＨＳＹＮＣあるいはデータイネイブル信号ＤＥ等の同期信号にノイズ等の異常があると、ゲートオンパルス信号の異常が最終段まで続いてしまい、パネル側では表示が乱れるとともに、パネル駆動側では電源に大きな負荷がかかるという問題があった。
　本発明では、同期信号（ＶＳＹＮＣやＨＳＹＮＣあるいはＤＥ）に異常が生じた場合の表示乱れや電源への負荷増大を抑制しうる表示パネル駆動回路およびこれに用いられるシフトレジスタを提案する。
　また、従来のシフトレジスタでは、シフト回路ｓｃｍ（最終段）をリセットするためにシフト回路ｓｃｄ（ダミーの段）を設ける必要があり、これによってシフトレジスタの回路面積が大きくなってしまうという問題もある。
　本発明では、シフトレジスタの回路面積を抑制しうる表示パネル駆動回路およびこれに用いられるシフトレジスタを提案する。
　本発明の表示パネル駆動回路は、信号線選択信号を出力する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備え、外部から同期信号が入力される表示パネル駆動回路であって、上記単位回路には、クロック信号と、スタートパルス信号あるいは他段で生成された信号線選択信号と、クリア信号とが入力され、該クリア信号は、少なくとも同期信号に異常がある場合にアクティブとなり、それ以後は、次の垂直走査期間の開始時まで上記シフトレジスタからパルスが出力されないことを特徴とする。
　また、本発明の表示パネル駆動回路は、入力されるクロック信号を用いてパルスを出力する単位回路が段状に接続されてなるとともに各段から順次パルスが出力されるシフトレジスタを備え、各単位回路における上記クロック信号の入力端子と出力端子との間に出力用トランジスタを有し、外部から同期信号が入力される表示パネル駆動回路であって、少なくとも上記同期信号に異常がある場合にアクティブとなるクリア信号が生成されて各単位回路に入力され、上記クリア信号がアクティブになると、それ以降次の垂直走査期間の開始時まで各単位回路の出力用トランジスタがＯＦＦされることを特徴とする。
　本発明の表示パネル駆動回路によれば、同期信号に異常があってクリア信号がアクティブになると、それ以後はシフトレジスタからのパルス出力が停止する。したがって、表示乱れや電源への負荷増大を抑制することができる。
　表示パネル駆動回路では、上記同期信号に基づいて、クロック信号、スタートパルス信号およびクリア信号が生成される構成とすることもできる。
　表示パネル駆動回路では、上記同期信号には、垂直同期信号、水平同期信号、およびデータイネイブル信号の少なくとも１つが含まれる構成とすることもできる。
　本表示パネル駆動回路では、同期信号の異常に関わりなく最終段からのパルスが出力された後にも上記クリア信号がアクティブとなることによって、最終段からの信号線選択信号が非アクティブに維持される構成とすることもできる。
　本表示パネル駆動回路では、上記クリア信号は、同期信号の異常に関わりなく最終段となる単位回路からパルスが出力された後にもアクティブとなり、それ以降次の垂直走査期間の開始時まで各単位回路の出力用トランジスタがＯＦＦされる構成とすることもできる。
　本表示パネル駆動回路では、上記クリア信号は、上記パルスが出力されていないタイミングあるいはパルスが非アクティブ化するタイミングでアクティブとなる構成とすることもできる。
　本表示パネル駆動回路では、最終段以外の段となる単位回路には、セット用トランジスタと、出力用トランジスタと、リセット用トランジスタと、クリア用トランジスタと、容量とが含まれ、該単位回路においては、クリア用トランジスタの制御端子にクリア信号が入力され、リセット用トランジスタの制御端子に次段の信号線選択信号が入力され、セット用トランジスタの制御端子にスタートパルス信号あるいは前段の信号線選択信号が入力され、出力用トランジスタの第１導通端子にクロック信号が入力され、出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が出力用トランジスタの制御端子と容量の第２電極とに接続され、クリア用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、クリア用トランジスタの第２導通端子が定電位源に接続され、リセット用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、リセット用トランジスタの第２導通端子が定電位源に接続され、出力用トランジスタの第２導通端子が出力端子となっている構成とすることもできる。なお、本願では、トランジスタのソース端子およびドレイン端子の一方を第１導通端子、他方を第２導通端子と記しており、各トランジスタの設計によって、全トランジスタの第１導通端子がドレイン端子となる場合もあるし、全トランジスタの第１導通端子がソース端子となる場合もあるし、いずれかのトランジスタの第１導通端子がドレイン端子で残りのトランジスタの第１導通端子がソース端子となる場合もありうる。
　本表示パネル駆動回路では、最終段以外の段となる単位回路には、さらに電位供給用トランジスタが含まれ、電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続され、電位供給用トランジスタの制御端子に、次段の信号線選択信号が入力される構成とすることもできる。
　本表示パネル駆動回路では、最終段以外の段となる単位回路には、さらに電位供給用トランジスタが含まれ、電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続され、電位供給用トランジスタの制御端子に、上記クロック信号とは異なるクロック信号が入力される構成とすることもできる。
　本表示パネル駆動回路では、最終段となる単位回路には、セット用トランジスタと、出力用トランジスタと、クリア用トランジスタと、容量とが含まれ、該単位回路においては、クリア用トランジスタの制御端子にクリア信号が入力され、セット用トランジスタの制御端子に前段の信号線選択信号が入力され、出力用トランジスタの第１導通端子にクロック信号が入力され、出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が出力用トランジスタの制御端子と容量の第２電極とに接続され、クリア用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、クリア用トランジスタの第２導通端子が定電位源に接続され、出力用トランジスタの第２導通端子が出力端子となっている構成とすることもできる。
　本表示パネル駆動回路では、最終段となる単位回路に、さらに電位供給用トランジスタが含まれ、電位供給用トランジスタの制御端子にクリア信号が入力され、電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続されている構成とすることもできる。
　本表示パネル駆動回路では、上記クリア信号を、各段からの信号線選択信号が非アクティブとなるタイミングあるいは非アクティブとなっているタイミングでアクティブとする構成とすることもできる。
　本表示パネル駆動回路では、上記シフトレジスタには互いに位相が異なる複数のクロック信号が供給され、これらクロック信号それぞれが異なる単位回路の出力用トランジスタに入力される構成とすることもできる。
　本表示パネル駆動回路では、上記複数のクロック信号それぞれの非アクティブ期間が一部重なっている構成とすることもできる。
　本表示パネル駆動回路では、上記複数のクロック信号に、位相が半周期分ずれた２つのクロック信号が含まれる構成とすることもできる。
　本表示パネル駆動回路では、クリア信号がアクティブとなる期間に、上記複数のクロック信号の少なくとも１つを非アクティブとする構成とすることもできる。
　本表示パネル駆動回路では、セット用トランジスタ、出力用トランジスタ、リセット用トランジスタ、およびクリア用トランジスタそれぞれがＮチャネルトランジスタである構成とすることもできる。
　本表示パネル駆動回路では、セット用トランジスタ、出力用トランジスタ、リセット用トランジスタ、クリア用トランジスタ、および電位供給用トランジスタそれぞれがＮチャネルトランジスタである構成とすることもできる。
　本表示パネル駆動回路では、第１導通端子がドレイン端子で、第２導通端子がソース端子である構成とすることもできる。
　本表示パネル駆動回路では、第１導通端子がソース端子で、第２導通端子がドレイン端子である構成とすることもできる。
　本表示パネル駆動回路では、上記同期信号が入力され、これを用いて上記クロック信号およびスタートパルス信号並びにクリア信号を生成するタイミングコントローラを備える構成とすることもできる。
　本表示パネル駆動回路では、上記同期信号の異常を検出する異常検出回路を備え、この検出結果に基づいて上記クリア信号が生成される構成とすることもできる。
　本液晶表示装置は、上記表示パネル駆動回路と液晶パネルとを備えることを特徴とする。
　本液晶表示装置では、上記シフトレジスタが液晶パネルにモノリシックに形成されている構成とすることもできる。
　　本液晶表示装置では、上記液晶パネルはアモルファスシリコンを用いて形成されている構成とすることもできる。また、上記液晶パネルは多結晶シリコンを用いて形成されている構成とすることもできる。
　本シフトレジスタは、同期信号が入力される表示パネル駆動回路に設けられ、信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタであって、上記単位回路には、クロック信号と、スタートパルス信号あるいは他段で生成された信号線選択信号と、クリア信号とが入力され、該クリア信号は、少なくとも同期信号に異常がある場合にアクティブとなり、それ以後は、次の垂直走査期間の開始時までパルスが出力されないことを特徴とする。この場合、上記シフトレジスタがモノリシックに形成されている構成とすることもできる。
　本表示装置の駆動方法は、信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備え、同期信号が入力される表示装置を駆動するための、表示装置の駆動方法であって、上記単位回路に、クロック信号と、スタートパルス信号あるいは他段で生成された信号線選択信号と、クリア信号とを入力し、該クリア信号を少なくとも同期信号に異常がある場合にアクティブとすることで、それ以後次の垂直走査期間の開始時まで上記シフトレジスタからパルスを出力させないことを特徴とする。
　本表示パネル駆動回路は、信号線選択信号を出力する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備えた表示パネル駆動回路であって、最終段となる単位回路に、他段で生成された信号線選択信号と、クロック信号と、クリア信号とが入力され、最終段からパルスが出力された後に上記クリア信号がアクティブとなることによって最終段からの信号線選択信号が非アクティブに維持されることを特徴とする。
　本表示パネル駆動回路によれば、最終段（単位回路）でクリア信号によりリセットが可能となるため、従来のようなダミーの段（ダミーのシフト回路）が不要となり、シフトレジスタの回路面積を小さくすることができる。
　本表示パネル駆動回路では、最終段以外の段となる単位回路には、セット用トランジスタと、出力用トランジスタと、リセット用トランジスタと、容量とが含まれ、該単位回路においては、セット用トランジスタの制御端子にスタートパルス信号あるいは前段の信号線選択信号が入力され、リセット用トランジスタの制御端子に次段の信号線選択信号が入力され、出力用トランジスタの第１導通端子にクロック信号が入力され、出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が出力用トランジスタの制御端子と容量の第２電極とに接続され、リセット用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、リセット用トランジスタの第２導通端子が定電位源に接続され、出力用トランジスタの第２導通端子が出力端子となっている構成とすることもできる。
　本表示パネル駆動回路では、最終段となる単位回路には、セット用トランジスタと、出力用トランジスタと、最終段のリセットのために設けられるクリア用トランジスタと、容量とが含まれ、該単位回路においては、セット用トランジスタの制御端子に前段の信号線選択信号が入力され、クリア用トランジスタの制御端子にクリア信号が入力され、出力用トランジスタの第１導通端子にクロック信号が入力され、出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が出力用トランジスタの制御端子と容量の第２電極とに接続され、クリア用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、クリア用トランジスタの第２導通端子が定電位源に接続され、出力用トランジスタの第２導通端子が出力端子となっている構成とすることもできる。
　本表示パネル駆動回路では、最終段となる単位回路に、さらに電位供給用トランジスタが含まれ、電位供給用トランジスタの制御端子にクリア信号が入力され、電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続されている構成とすることもできる。
　本発明のシフトレジスタは、表示パネル駆動回路に設けられ、信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタであって、最終段となる単位回路に、他段で生成された信号線選択信号と、クロック信号と、クリア信号とが入力され、最終段からパルスが出力された後に上記クリア信号がアクティブとなることによって最終段からの信号線選択信号が非アクティブに維持されることを特徴とする。
　本発明の表示装置の駆動方法は、信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備える表示装置を駆動するための、表示装置の駆動方法であって、最終段となる単位回路に、他段で生成された信号線選択信号と、クロック信号と、クリア信号とを入力し、最終段からパルスが出力された後に上記クリア信号をアクティブとすることによって最終段からの信号線選択信号を非アクティブに維持することを特徴とする。
　本発明の表示パネル駆動回路によれば、同期信号に異常があってクリア信号がアクティブになるとそれ以後はシフトレジスタからのパルス出力が停止する。したがって、表示乱れや電源への負荷増大を抑制することができる。
　また、本発明の表示パネル駆動回路によれば、最終段（単位回路）でクリア信号によるリセットが可能となるため、従来のようなダミーの段（ダミーのシフト回路）が不要となり、シフトレジスタの回路面積を小さくすることができる。
本シフトレジスタの構成を示すブロック図である。 （ａ）（ｂ）はシフトレジスタの単位回路構成を示す回路図である。 本シフトレジスタの構成を示す回路図である。 図３のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 図３のシフトレジスタの動作（同期信号に異常がある場合）を示すタイミングチャートである。 本シフトレジスタの他の構成を示す回路図である。 図６のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 本シフトレジスタの他の構成を示す回路図である。 図８のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 図８のシフトレジスタの動作（同期信号に異常がある場合）を示すタイミングチャートである。 本シフトレジスタの他の構成を示す回路図である。 図１１のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 本シフトレジスタの他の構成を示す回路図である。 図１３のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 図１３のシフトレジスタの動作（同期信号に異常がある場合）を示すタイミングチャートである。 図１３のシフトレジスタの動作（同期信号に異常がある場合）を示すタイミングチャートである。 貫通電流を説明する回路図である。 図１３のシフトレジスタの動作（同期信号に異常がある場合）を示すタイミングチャートである。 本シフトレジスタの他の構成を示すブロック図である。 （ａ）（ｂ）は本シフトレジスタの単位回路構成を示す回路図である。 図１９のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 図１９のシフトレジスタの動作（同期信号に異常がある場合）を示すタイミングチャートである。 実施の形態１・２の液晶表示装置の構成を示すブロック図である。 実施の形態３・４の液晶表示装置の構成を示すブロック図である。 実施の形態３のシフトレジスタの構成を示すブロック図である。 （ａ）（ｂ）は実施の形態３のシフトレジスタの単位回路構成を示す回路図である。 実施の形態３のシフトレジスタの構成を示す回路図である。 図２７のシフトレジスタの動作を示すタイミングチャートである。 本シフトレジスタの他の構成を示す回路図である。 図２９のシフトレジスタの動作を示すタイミングチャートである。 実施の形態３のシフトレジスタの別構成を示す回路図である。 図３１のシフトレジスタの動作を示すタイミングチャートである。 実施の形態３のシフトレジスタの別構成を示す回路図である。 図３３のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 実施の形態３のシフトレジスタの別構成を示す回路図である。 図３５のシフトレジスタの動作（同期信号に異常がない場合）を示すタイミングチャートである。 実施の形態４のシフトレジスタの構成を示すブロック図である。 （ａ）（ｂ）は実施の形態４のシフトレジスタの単位回路構成を示す回路図である。 図３７のシフトレジスタの動作を示すタイミングチャートである。 従来のフトレジスタの構成を示すブロック図である。 図４０のシフトレジスタの動作を示すタイミングチャートである。 図４０のシフトレジスタの動作を示すタイミングチャートである。
符号の説明
　１　液晶表示装置（表示装置）
　１０　１０ａ～１０ｇ　シフトレジスタ
　Ｇ１～Ｇｍ　ゲートオンパルス（信号線選択信号）
　ＳＣ１～ＳＣｍ　シフト回路（単位回路）
　ＧＳＰ　ゲートスタートパルス
　ＣＫ１　第１クロック信号
　ＣＫ２　第２クロック信号
　ＣＬＲ　クリア信号
　Ｔｒａ　セット用トランジスタ
　Ｔｒｂ　出力用トランジスタ
　Ｔｒｃ　クリア用トランジスタ
　Ｔｒｄ　リセット用トランジスタ
　Ｔｒｅ　Ｌｏｗ電位供給用トランジスタ
　本発明の実施の一形態について図１～図３９に基づいて説明すれば以下のとおりである。
　図２３は、本液晶表示装置の構成を示すブロック図である。同図に示すように、本液晶表示装置１は、液晶パネル３、ゲートドライバ５、ソースドライバ６、タイミングコントローラ７、データ処理回路８、および異常検出回路９を備える。ゲートドライバ５にはシフトレジスタ１０およびレベルシフタ４が設けられ、ゲートドライバ５、タイミングコントローラ７および異常検出回路９によって液晶パネル駆動回路１１が構成されている。なお、本実施の形態では、レベルシフタ４はゲートドライバ５に含まれる構成としているが、ゲートドライバ５の外部に設けられていてもよい。
　本液晶パネル３には、ゲートドライバ５によって駆動される走査信号線１６、ソースドライバ６によって駆動されるデータ信号線１５、画素Ｐ、保持容量配線（図示せず）等が設けられるとともに、シフトレジスタ１０がモノリシックに形成されている。各画素Ｐには、走査信号線１６およびデータ信号線１５に接続されたトランジスタ（ＴＦＴ）と、該トランジスタに接続された画素電極とが設けられる。なお、各画素のトランジスタやシフトレジスタのトランジスタの形成には、アモルファスシリコンや多結晶シリコンあるいはＣＧシリコン等が用いられている。
　タイミングコントローラ７には、液晶表示装置１の外部から、同期信号である、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、およびデータイネイブル信号ＤＥが入力される。なお、これら同期信号（ＶＳＹＮＣ、ＨＳＹＮＣ、およびＤＥ）は異常検出回路９にも入力される。また、データ処理回路８には、液晶表示装置１の外部から、映像データ（ＲＧＢデジタルデータ）が入力される。異常検出回路９は、同期信号の異常を検出するものであり、同期信号に異常があればエラー信号をタイミングコントローラ７に送信する。なお、異常検出回路９での同期信号の異常検出には、例えば、「日本国公開特許公報２００３－１６７５４５」記載の手法を用いることができる。タイミングコントローラ７は、各同期信号および異常検出回路９からのエラー信号を用いて、複数の源クロック信号（ｃｋ１・ｃｋ２等）と、源クリア信号（ｃｌｒ）と、源ゲートスタートパルス信号（ｇｓｐ）とを生成する。なお、源クロック信号（ｃｋ１・ｃｋ２等）、源クリア信号（ｃｌｒ）、および源ゲートスタートパルス信号（ｇｓｐ）はレベルシフタ６によってレベルシフトされ、それぞれクロック信号（ＣＫ１・ＣＫ２等）、クリア信号（ＣＬＲ）、およびゲートスタートパルス信号（ＧＳＰ）となる。また、タイミングコントローラ７は、入力された同期信号（ＶＳＹＮＣ、ＨＳＹＮＣ、およびＤＥ）に基づいて、データ処理回路８に制御信号を出力するとともに、ソースドライバ６にソースタイミング信号を出力する。
　クロック信号（ＣＫＡ・ＣＫＢ等）、クリア信号（ＣＬＲ）、およびゲートスタートパルス信号（ＧＳＰ）はシフトレジスタ１０に入力される。クリア信号（ＣＬＲ）は、同期信号（ＶＳＹＮＣ、ＨＳＹＮＣ、およびＤＥ）に異常がない場合に「Ｌ」（非アクティブ）、異常がある場合に「Ｈ」（アクティブ）となり、また、同期信号の異常に関係なく最終段からパルスが出力された後に「Ｈ」（アクティブ）となる信号である。シフトレジスタ１０は、これらの信号（ＣＫＡ・ＣＫＢ等、ＣＬＲ、ＧＳＰ）を用いてゲートオンパルス信号を生成し、これを液晶パネル３の走査信号線に出力する。シフトレジスタ１０はゲートオンパルス信号を生成するシフト回路が段状に接続されてなり、各段（シフト回路）のゲートオンパルス信号が順に一定期間アクティブ化し、初段から最終段まで順次パルス（オンパルス）が出力されていく。そして、液晶パネル３では、該パルスによって、走査信号線が順次選択される。
　データ処理回路８は、映像データに所定の処理を施し、タイミングコントローラ７からの制御信号に基づいてデータ信号をソースドライバ６に出力する。ソースドライバ６は、データ処理回路８からのデータ信号とタイミングコントローラ７からのソースタイミング信号とを用いて信号電位を生成し、これを液晶パネル３のデータ信号線に出力する。この信号電位は各画素のトランジスタを介して該画素の画素電極に書き込まれる。
　〔実施の形態１〕
　本実施の形態１にかかるシフトレジスタ１０ａの構成を図１に示す。同図に示されるように、シフトレジスタ１０ａは、複数のシフト回路（単位回路）ＳＣ１、ＳＣ２、・・・ＳＣｍが段状に接続されてなり、シフト回路ＳＣｉ（ｉ＝１・２・３・・・ｍ－１）は、入力用のノードＱｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＬｉおよび出力用のノードＱｏｉを備え、シフト回路ＳＣｍは、入力用のノードＱｆｍ・ＣＫＡｍ・ＣＬｍおよび出力用のノードＱｏｍを備える。
　ここで、シフト回路ＳＣ１については、ノードＱｆ１が、レベルシフタ（図２３参照）のＧＳＰ出力端ＲＯに接続され、ノードＱｂ１がシフト回路ＳＣ２のノードＱｏ２に接続され、ノードＣＫＡ１が、第１クロック信号が供給される第１クロックラインＣＫＬ１に接続され、ノードＣＬ１が、クリア信号（ＣＬＲ）が供給されるクリアラインＣＬＲＬに接続され、ノードＱｏ１からゲートオンパルス信号（信号線選択信号）Ｇ１が出力される。
　また、シフト回路ＳＣｉ（ｉ＝２～ｍ－１）については、ノードＱｆｉがシフト回路ＳＣ（ｉ－１）のノードＱｏ（ｉ－１）に接続され、ノードＱｂｉがシフト回路ＳＣ（ｉ＋１）のノードＱｏ（ｉ＋１）に接続され、ｉが奇数であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続され、ｉが偶数であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続され、ノードＣＬｉが上記クリアラインＣＬＲＬに接続され、ノードＱｏｉからゲートオンパルス信号（信号線選択信号）Ｇｉが出力される。
　そして、シフト回路ＳＣｍについては、ノードＱｆｍがシフト回路ＳＣ（ｍ－１）のノードＱｏ（ｍ－１）に接続され、ノードＣＫＡｍが第２クロックラインＣＫＬ２に接続され、ノードＣＬｍが上記クリアラインＣＬＲＬに接続され、ノードＱｏｍからゲートオンパルス信号（信号線選択信号）Ｇｍが出力される。
　図２（ａ）はＳＣｉ（ｉ＝１～ｍ－１）の具体的構成を示す回路図である。図２（ａ）に示すようにＳＣｉ（ｉ＝１～ｍ－１）は、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、クリア用トランジスタＴｒｃ、リセット用トランジスタＴｒｄ、および容量Ｃを含む。なお、トランジスタＴｒａ～ＴｒｄはそれぞれＮチャネルトランジスタである。
　ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｃのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｃのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｄのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｄのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｉに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｉに接続され、Ｔｒｃのゲート端子はノードＣＬｉに接続され、Ｔｒｄのゲート端子はノードＱｂｉに接続され、Ｔｒｂのソース端子がノードＱｏｉに接続されている。なお、Ｔｒａのソース端子、容量Ｃの第２電極、およびＴｒｂのゲート端子の接続点をノードｎｅｔＡｉとしている。
　また、図２（ｂ）はＳＣｍの具体的構成を示す回路図である。図２（ｂ）に示すようにＳＣｍは、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、クリア用トランジスタＴｒｃ、および容量Ｃを含む。なお、トランジスタＴｒａ～ＴｒｃはそれぞれＮチャネルトランジスタであり、容量Ｃは寄生容量でも構わない。ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｃのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｃのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｍに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｍに接続され、Ｔｒｃのゲート端子はノードＣＬｍに接続され、Ｔｒｂのソース端子がノードＱｏｍに接続されている。なお、Ｔｒａのソース端子、容量Ｃの第２電極、およびＴｒｂのゲート端子の接続点をノードｎｅｔＡｍとしている。
　なお、シフト回路ＳＣｉ（ｉ＝１～ｍ－１）の各ノード（Ｑｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＬｉ・Ｑｏｉ）、およびシフト回路ＳＣｍの各ノード（Ｑｆｍ・ＣＫＡｍ・ＣＬｍ・Ｑｏｍ）の接続先は図１のとおりであり、本シフトレジスタ１０ａ全体の具体的構成は図３のようになっている。
　以下に、図３に示すシフトレジスタ１０ａの動作を説明する。図４は、同期信号に異常がない場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１～ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ」（アクティブ）期間が１クロック期間、「Ｌ」（非アクティブ）期間が３クロック期間であり、ＣＫ１およびＣＫ２の一方が非アクティブ化する（立ち下がる）のに１クロック期間遅れて他方がアクティブ化する（立ち上がる）ようになっている。もっとも、これは第１および第２クロック信号ＣＫ１，ＣＫ２の一例であって、両クロック信号がともに「Ｌ」となる期間があれば、「Ｈ」期間および「Ｌ」期間は任意に設定することができる。
　まず、図４のｔ０では、ＧＳＰのアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＡ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。すなわち、Ｇ１は「Ｌ」のままである。ｔ０から１クロック期間経過後のｔ１では、ＧＳＰが立ち下がって（非アクティブ化して）「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＡ１の電位は「Ｈ」に維持され、ＳＣ１のＴｒｂもオンしたままである。
　ｔ１から１クロック期間経過後のｔ２では、ＣＫ１が立ち上がる（アクティブ化する）ため、Ｇ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＡ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力される。すなわち、Ｇ２は「Ｌ」のままである。
　ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち下がって「Ｌ」となり、ｎｅｔＡ１の電位も「Ｈ」に戻るが、ＳＣ１のＴｒｂはオンしたままであるため、Ｑｏ１にＣＫ１が出力され続ける。すなわち、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ２の容量ＣによってｎｅｔＡ２の電位は「Ｈ」に維持され、ＳＣ２のＴｒｂはオンしたままである。
　ｔ３から１クロック期間経過後のｔ４では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＡ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。
　ｔ４から１クロック期間経過後のｔ５では、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＡ２の電位も「Ｈ」に戻るが、ＳＣ２のＴｒｂはオンしたままであるため、Ｑｏ２にＣＫ２が出力され続ける。すなわち、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、これを維持する。
　さらに、ｔｘでは、ＣＫ２が立ち上がるため、Ｇｍもアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡｍの電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。
　ｔｘから１クロック期間経過後のｔｙでは、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＡｍの電位も「Ｈ」に戻るが、ＳＣｍのＴｒｂはオンしたままであるため、ＱｏｍにＣＫ２が出力され続ける。すなわち、Ｇｍは「Ｈ」から「Ｌ」に非アクティブ化し、これを維持する。
　ｔｙから１クロック期間経過後のｔｚでは、ＣＫ２は「Ｌ」のままであるが、クリア信号ＣＬＲがアクティブ化して「Ｈ」となるため、ＳＣｍのＴｒｃがオンしてｎｅｔＡｍがＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣｍのＴｒｂがオフしてＱｏｍにはＣＫ２が出力されなくなる。
　なお、図４では、ｔｚ（Ｇｍの立ち下がりから１クロック期間経過後）でクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。例えば、ｔｙ～ｔｚの間（ｔｙ含まず）にクリア信号ＣＬＲをアクティブ化してもよい。ただし、ｔｙではクリア信号ＣＬＲをアクティブ化しないようにする。こうすると、Ｇｍが「Ｈ」（アクティブ）状態を維持してしまうからである。
　このように、同期信号に異常がない場合、シフトレジスタ１０ａでは、各シフト回路ＳＣｉ（ｉ＝１～ｍ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣｍまで順次パルスＰ１～Ｐｍが出力されていく。
　図５は、同期信号に異常が生じた場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１～ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。
　図５のｔ０～ｔ５までのシフトレジスタ１０ａの動作は図４と同様である。ｔ５では、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＡ２の電位も「Ｈ」に戻るが、ＳＣ２のＴｒｂはオンしたままであるため、Ｑｏ２にＣＫ２が出力され続ける。すなわち、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、これを維持する。ｔ５では、Ｇ２が非アクティブ化して「Ｌ」となるが、ＳＣ３の容量ＣによってｎｅｔＡ３の電位は「Ｈ」に維持され、ＳＣ３のＴｒｂもオンしたままである。
　ここで、図５のように、ｔ３～ｔ４の間に垂直同期信号ＶＳＹＮＣにノイズが生じ、意図せぬタイミング（ｔ４）でＧＳＰがアクティブ化した場合、ｔ６でクリア信号ＣＬＲがアクティブ化して「Ｈ」となり、ＳＣ３のＴｒｃがオンしてｎｅｔＡ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にＣＫ１が出力されなくなり、Ｇ３は「Ｌ」（非アクティブ）に維持される。すなわち、ＳＣ３からはパルスは出力されず、これより後段となるＳＣ４、ＳＣ５・・・ＳＣｍでもＴｒｂがオンせず、パルスは出力されない。したがって、当該垂直走査期間では、パルスの出力はＳＣ２（パルスＰ２）で停止し、次の垂直走査期間の開始時（Ｔ０）まで、各段からのゲートオンパルス信号は「Ｌ」（非アクティブ）を維持する。
　なお、図５ではｔ６でクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。ｔ５～ｔ６の間にクリア信号ＣＬＲをアクティブ化してもよい。
　このように、上記実施の形態によれば、同期信号（ＶＳＹＮＣやＨＳＹＮＣあるいはＤＥ）に異常が生じた場合にはクリア信号ＣＬＲが「Ｈ」（アクティブ）となり、それ以後は、次の垂直走査期間の開始時までシフトレジスタからのパルスの出力が停止されるため、表示乱れや電源への負荷増大を抑制することができる。
　なお、図３のシフトレジスタ１０ａを図６に示すシフトレジスタ１０ｂのように構成することもできる。シフトレジスタ１０ｂでは、シフトレジスタ１０ａの構成に加えて、最終段のシフト回路ＳＣｍに、ＮチャネルのＬｏｗ電位供給用トランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｍに接続され、そのゲート端子がノードＣＬｍに接続されている。
　シフトレジスタ１０ｂの構成によれば、クリア信号ＣＬＲのアクティブ化によってＧｍを立ち下げることが可能となる。したがって、図７に示すように、ｔｙにおいて、Ｇｍの立ち下り（非アクティブ化）に同期してクリア信号ＣＬＲをアクティブ化することができる。
　また、図３のシフトレジスタ１０ａを図８に示すシフトレジスタ１０ｃのように構成することもできる。シフトレジスタ１０ｃでは、シフトレジスタ１０ａの構成に加えて、シフト回路ＳＣｉ（ｉ＝１～ｍ－１）に、ＮチャネルのＬｏｗ電位供給用トランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｉに接続され、そのゲート端子がノードＱｂｉに接続されている。
　以下に、図８に示すシフトレジスタ１０ｃの動作を説明する。図９は、同期信号に異常がない場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１～ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ」（アクティブ）期間が１クロック期間、「Ｌ」（非アクティブ）期間が１クロック期間であり、ＣＫ１およびＣＫ２の一方が立ち下がるのに同期して他方が立ち上がるようになっている。
　まず、図９のｔ０では、ＧＳＰのアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＡ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。すなわち、Ｇ１は「Ｌ」のままである。
　ｔ０から１クロック期間経過後のｔ１では、ＧＳＰが立ち下がって（非アクティブ化して）「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＡ１の電位は下がらず、ＳＣ１のＴｒｂもオンしたままである。すなわち、ＣＫ１の立ち上がりよってＧ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＡ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力され、Ｇ２は「Ｌ」のまま維持される。
　ｔ１から１クロック期間経過後のｔ２では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＡ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。また、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。すなわち、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ２の容量ＣによってｎｅｔＡ２の電位は維持され、ＳＣ２のＴｒｂはオンしたままである。また、Ｇ２のアクティブ化によってＱｆ３の電位が上昇すると、ＳＣ３のＴｒａがオンしてｎｅｔＡ３の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ３のＴｒｂもオンしてＱｏ３にＣＫ１が出力される。すなわち、Ｇ３は「Ｌ」のままである。
　ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち上がるため、Ｇ３もアクティブ化して「Ｈ」となる。一方、Ｇ３のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｄがオンしてｎｅｔＡ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ２のＴｒｂがオフしてＱｏ２にはＣＫ２が出力されなくなる。また、Ｇ３のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。すなわち、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　さらに、ｔｘでは、ＣＫ２が立ち上がるため、Ｇｍもアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡｍの電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。
　ｔｘから１クロック期間経過後のｔｙでは、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＡｍの電位も「Ｈ」に戻るが、ＳＣｍのＴｒｂはオンしたままであるため、ＱｏｍにＣＫ２が出力され続ける。すなわち、Ｇｍは「Ｈ」から「Ｌ」に非アクティブ化し、これを維持する。
　ｔｙから１クロック期間経過後のｔｚでは、クリア信号ＣＬＲがアクティブ化して「Ｈ」となるため、ＳＣｍのＴｒｃがオンしてｎｅｔＡｍがＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣｍのＴｒｂがオフしてＱｏｍにはＣＫ２が出力されなくなる。
　なお、図９では、ｔｚ（Ｇｍの立ち下がりから１クロック期間経過後）でクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。例えば、ｔｙ～ｔｚの間（ｔｙ含まず）にクリア信号ＣＬＲをアクティブ化してもよい。ただし、ｔｙではクリア信号ＣＬＲをアクティブ化しないようにする。こうすると、Ｇｍが「Ｈ」（アクティブ）状態を維持してしまうからである。
　このように、同期信号に異常がない場合、シフトレジスタ１０ｂでは、各シフト回路ＳＣｉ（ｉ＝１～ｍ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣｍまで順次パルスが出力されていく。
　図１０は、同期信号に異常が生じた場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１～ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。
　図１０のｔ０～ｔ３までのシフトレジスタ１０ｃの動作は図９と同様である。ここで、図１０のように、ｔ２～ｔ３の間に垂直同期信号ＶＳＹＮＣにノイズが生じ、意図せぬタイミング（ｔ３）でＧＳＰがアクティブ化した場合、ｔ４でクリア信号ＣＬＲがアクティブ化して「Ｈ」となり、ＳＣ３のＴｒｃがオンしてｎｅｔＡ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にはＣＫ１が出力されなくなり、Ｇ３は「Ｌ」（非アクティブ）に維持される。すなわち、ＳＣ３からはパルスが出力されず、これより後段となるＳＣ４、ＳＣ５・・・ＳＣｍでもＴｒｂがオンせず、パルスは出力されない。したがって、当該垂直走査期間では、パルスの出力はＳＣ２で停止し、次の垂直走査期間の開始時（Ｔ０）まで、各段からのゲートオンパルス信号は「Ｌ」（非アクティブ）を維持する。
　なお、図１０ではｔ４でクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。ｔ５でクリア信号ＣＬＲをアクティブ化してもよい。
　なお、図８のシフトレジスタ１０ｃを図１１に示すシフトレジスタ１０ｄのように構成することもできる。シフトレジスタ１０ｄでは、シフトレジスタ１０ｃの構成に加えて、最終段のシフト回路ＳＣｍに、ＮチャネルのＬｏｗ電位供給用トランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｍに接続され、そのゲート端子がノードＣＬｍに接続されている。
　シフトレジスタ１０ｄの構成によれば、クリア信号ＣＬＲのアクティブ化によってＧｍを立ち下げることが可能となる。したがって、図１２に示すように、ｔｙにおいて、Ｇｍの立ち下り（非アクティブ化）に同期してクリア信号ＣＬＲをアクティブ化することができる。
　また、図３のシフトレジスタ１０ａを図１３に示すシフトレジスタ１０ｅのように構成することもできる。シフトレジスタ１０ｅでは、シフトレジスタ１０ａの構成に加えて、シフト回路ＳＣｉ（ｉ＝１～ｍ）に、ＮチャネルのＬｏｗ電位供給用トランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｉに接続され、そのゲート端子が、第１クロックラインＣＫＬ１あるいは第２クロックラインＣＫＬ２に接続される。なお、ｉが奇数であれば、シフト回路ＳＣｉのトランジスタＴｒｅのゲート端子は第２クロックラインＣＫＬ２に接続され、ｉが偶数であれば、トランジスタＴｒｅのゲート端子は第１クロックラインＣＫＬ１に接続される。
　以下に、図１３に示すシフトレジスタ１０ｅの動作を説明する。図１４は、同期信号に異常がない場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１～ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ」（アクティブ）期間が１クロック期間、「Ｌ」（非アクティブ）期間が１クロック期間であり、ＣＫ１およびＣＫ２の一方が立ち下がるのに同期して他方が立ち上がるようになっている。
　まず、図１４のｔ０では、ＧＳＰのアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＡ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。
　ｔ０から１クロック期間経過後のｔ１では、ＧＳＰが立ち下がって（非アクティブ化して）「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＡ１の電位は下がらず、ＳＣ１のＴｒｂもオンしたままである。このため、ＣＫ１の立ち上がりよってＧ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＡ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力される。すなわち、Ｇ２は「Ｌ」のままである。
　ｔ１から１クロック期間経過後のｔ２では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＡ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。また、ｔ２では、ＣＫ２が立ち上がるため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ２の容量ＣによってｎｅｔＡ２の電位は維持され、ＳＣ２のＴｒｂはオンしたままである。また、Ｇ２のアクティブ化によってＱｆ３の電位が上昇すると、ＳＣ３のＴｒａがオンしてｎｅｔＡ３の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ３のＴｒｂもオンしてＱｏ３にＣＫ１が出力される。すなわち、Ｇ３は「Ｌ」のままである。
　ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち上がるため、Ｇ３もアクティブ化して「Ｈ」となる。一方、Ｇ３のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｄがオンしてｎｅｔＡ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ２のＴｒｂがオフしてＱｏ２にはＣＫ２が出力されなくなる。また、ｔ３では、ＣＫ１が立ち上がるため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　なお、シフトレジスタ１０ｅでは、ｔ４～ｔ５およびｔ６～ｔ７では、ＣＫ２が「Ｈ」となっているため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、Ｇ１を改めて「Ｌ」に落とす（いわゆる「Ｌ」引きする）ことができる。同様に、ｔ５～ｔ６では、ＣＫ１が「Ｈ」となっているため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、Ｇ２を改めて「Ｌ」に落とす（「Ｌ」引きする）ことができる。
　さらに、ｔｘでは、ＣＫ２が立ち上がるため、Ｇｍもアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡｍの電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。
　ｔｘから１クロック期間経過後のｔｙでは、クリア信号ＣＬＲがアクティブ化して「Ｈ」となるため、ＳＣｍのＴｒｃがオンしてｎｅｔＡｍがＶｓｓに接続され、その電位が「Ｌ」に落ちる。このため、ＳＣｍのＴｒｂがオフしてＱｏｍにはＣＫ２が出力されなくなる。そして、ｔｙではＣＫ１が立ち上がるため、ＳＣｍのＴｒｅがオンしてＱｏｍがＶｓｓに接続される。このため、Ｇｍは非アクティブ化して「Ｌ」となる。
　なお、図１４では、ｔｙでクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。例えば、ｔｙ～ｔｚの間（ｔｙ・ｔｚ含む）にクリア信号ＣＬＲをアクティブ化してもよい。
　このように、同期信号に異常がない場合、シフトレジスタ１０ｅでは、各シフト回路ＳＣｉ（ｉ＝１～ｍ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣｍまで順次パルスが出力されていく。
　図１５は、同期信号に異常が生じた場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１～ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。
　図１５のｔ０～ｔ３までのシフトレジスタ１０ｂの動作は図１４と同様である。ここで、図１５のように、ｔ１～ｔ２の間に垂直同期信号ＶＳＹＮＣにノイズが生じ、意図せぬタイミング（ｔ２）でＧＳＰがアクティブ化した場合、ｔ３でクリア信号ＣＬＲがアクティブ化して「Ｈ」となり、ＳＣ３のＴｒｃがオンしてｎｅｔＡ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にはＣＫ１が出力されなくなり、Ｇ３は「Ｌ」（非アクティブ）に維持される。すなわち、ＳＣ３からはパルスが出力されず、これより後段となるＳＣ４、ＳＣ５・・・ＳＣｍでもＴｒｂがオンせず、パルスは出力されない。したがって、当該垂直走査期間では、パルスの出力はＳＣ２で停止し、次の垂直走査期間の開始時（Ｔ０）まで、各段からのゲートオンパルス信号は「Ｌ」（非アクティブ）を維持する。
　この場合でもｔ４～ｔ５およびｔ６～ｔ７では、ＣＫ２が「Ｈ」となっているため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、Ｇ１を改めて「Ｌ」に落とす（いわゆる「Ｌ」引きする）ことができる。同様に、ｔ５～ｔ６では、ＣＫ１が「Ｈ」となっているため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、Ｇ２を改めて「Ｌ」に落とす（「Ｌ」引きする）ことができる。
　なお、図１５ではｔ３でクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。ｔ３～ｔ４（ｔ４・ｔ５含む）でクリア信号ＣＬＲをアクティブ化してもよい。例えば、ｔ３およびｔ４の間でクリア信号ＣＬＲをアクティブ化した場合、図１６のようになる。すなわち、ｔａでは、ＳＣ３のＴｒｃがオンしてｎｅｔＡ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にはＣＫ１が出力されなくなり、Ｇ３は「Ｈ」（アクティブ）を維持する。また、ｔａでは、ＳＣ４のＴｒｃがオンしてｎｅｔＡ４がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ４のＴｒｂがオフしてＱｏ４にはＣＫ２が出力されなくなり、Ｇ４は「Ｌ」（非アクティブ）を維持する。なお、ｔ４ではＣＫ２が立ち上がるため、ＳＣ３のＴｒｅがオンしてＱｏ３がＶｓｓに接続される。このため、Ｇ３は非アクティブ化して「Ｌ」となる。
　図１６の場合には、ｔａ～ｔ４の間に図１７の矢印で示す経路を通ってＣＫＬ１からＶｓｓに貫通電流が流れ、電源電圧に負担をかけるおそれがある。そこで、クリア信号ＣＬＲをｔａでアクティブ化するような場合には、図１８に示すように、クリア信号ＣＬＲが「Ｈ」（アクティブ）となっている期間にＣＫ１を「Ｌ」に落とすことで、図１７のような貫通電流を防止することができる。
　〔実施の形態２〕
　本実施の形態２にかかる液晶パネルの構成を図１９に示す。同図に示されるように、本液晶パネルには、パネルの左端にシフトレジスタ１０ｆが、パネル右端に１０ｇが設けられている。シフトレジスタ１０ｆは複数のシフト回路ＳＣｉ（ｉ＝１，３，５・・・２ｎ＋１）が段状に接続されてなり、シフト回路ＳＣｉ（ｉ＝２，４，６・・・２ｎ）が段状に接続されてなる。シフト回路ＳＣｉ（ｉ＝１・２・３・・・２ｎ－２）は、入力用のノードＱｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＫＢｉ・ＣＬｉおよび出力用のノードＱｏｉを備え、シフト回路ＳＣ（２ｎ－１）は、入力用のノードＱｆ（２ｎ－１）・ＣＫＡ（２ｎ－１）・ＣＫＢ（２ｎ－１）・ＣＬ（２ｎ－１）および出力用のノードＱｏ（２ｎ－１）を備える。また、シフト回路ＳＣ（２ｎ）は、入力用のノードＱｆ（２ｎ）・ＣＫＡ（２ｎ）・ＣＫＢ（２ｎ）・ＣＬ（２ｎ）および出力用のノードＱｏ（２ｎ）を備える。
　ここで、シフト回路ＳＣ１については、ノードＱｆ１が、レベルシフタ（図２３参照）のＧＳＰ１の出力端ＲＯ１に接続され、ノードＱｂ１がシフト回路ＳＣ３のノードＱｏ３に接続され、ノードＣＫＡ１が、第１クロック信号が供給される第１クロックラインＣＫＬ１に接続され、ノードＣＫＢ１が、第３クロック信号が供給される第３クロックラインＣＫＬ３に接続され、ノードＣＬ１が、第１クリア信号（ＣＬＲ１）が供給される第１クリアラインＣＬＲＬ１に接続され、ノードＱｏ１からゲートオンパルス信号（信号線選択信号）Ｇ１が出力される。
　また、シフト回路ＳＣ２については、ノードＱｆ２が、レベルシフタのＧＳＰ２出力端ＲＯ２に接続され、ノードＱｂ２がシフト回路ＳＣ４のノードＱｏ４に接続され、ノードＣＫＡ２が、第２クロック信号が供給される第２クロックラインＣＫＬ２に接続され、ノードＣＫＢ２が、第４クロック信号が供給される第４クロックラインＣＫＬ４に接続され、ノードＣＬ２が、第２クリア信号（ＣＬＲ２）が供給される第２クリアラインＣＬＲＬ２に接続され、ノードＱｏ２からゲートオンパルス信号（信号線選択信号）Ｇ２が出力される。
　また、シフト回路ＳＣｉ（ｉ＝３～２ｎ－２）については、ノードＱｆｉがシフト回路ＳＣ（ｉ－２）のノードＱｏ（ｉ－２）に接続され、ノードＱｂｉがシフト回路ＳＣ（ｉ＋２）のノードＱｏ（ｉ＋２）に接続され、ｉが奇数であれば、ノードＣＬｉが第１クリアラインＣＬＲＬ１に接続され、ｉが偶数であれば、ノードＣＬｉが第２クリアラインＣＬＲＬ２に接続される。また、ｉが４の倍数＋１であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続されるとともにノードＣＫＢｉは第３クロックラインＣＫＬ３に接続され、ｉが４の倍数＋２であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続されるとともにノードＣＫＢｉは第４クロックラインＣＫＬ４に接続され、ｉが４の倍数＋３であれば、ノードＣＫＡｉは第３クロックラインＣＫＬ１に接続されるとともに、ノードＣＫＢｉは第１クロックラインＣＫＬ３に接続され、ｉが４の倍数であれば、ノードＣＫＡｉは第４クロックラインＣＫＬ４に接続されるとともに、ノードＣＫＢｉは第２クロックラインＣＫＬ２に接続される。そして、ノードＱｏｉからゲートオンパルス信号（信号線選択信号）Ｇｉが出力される。
　シフト回路ＳＣ（２ｎ－１）については、ノードＱｆ（２ｎ－１）がシフト回路ＳＣ（２ｎ－３）のノードＱｏ（２ｎ－３）に接続され、ノードＣＫＡ（２ｎ－１）が、第３クロックラインＣＫＬ３に接続され、ノードＣＫＢ（２ｎ－１）が、第１クロックラインＣＫＬ１に接続され、ノードＣＬ（２ｎ－１）が第１クリアラインＣＬＲＬ１に接続され、ノードＱｏ（２ｎ－１）からゲートオンパルス信号（信号線選択信号）Ｇ（２ｎ－１）が出力される。
　また、シフト回路ＳＣ（２ｎ）については、ノードＱｆ（２ｎ）がシフト回路ＳＣ（２ｎ－２）のノードＱｏ（２ｎ－２）に接続され、ノードＣＫＡ（２ｎ）が、第４クロックラインＣＫＬ４に接続され、ノードＣＫＢ（２ｎ）が、第２クロックラインＣＫＬ２に接続され、ノードＣＬ（２ｎ）が第２クリアラインＣＬＲＬ２に接続され、ノードＱｏ（２ｎ）からゲートオンパルス信号（信号線選択信号）Ｇ（２ｎ）が出力される。
　図２０（ａ）はＳＣｉ（ｉ＝１～２ｎ－２）の具体的構成を示す回路図である。図２０（ａ）に示すようにＳＣｉ（ｉ＝１～２ｎ－２）は、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、クリア用トランジスタＴｒｃ、リセット用トランジスタＴｒｄ、Ｌｏｗ電位供給用トランジスタＴｒｅ、および容量Ｃを含む。なお、トランジスタＴｒａ～ＴｒｅはそれぞれＮチャネルトランジスタである。
　ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｃのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｃのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｄのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｄのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｅのドレイン端子がＴｒｂのソース端子に接続されるとともにＴｒｅのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｉに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｉに接続され、Ｔｒｅのゲート端子はノードＣＫＢｉに接続され、Ｔｒｃのゲート端子はノードＣＬｉに接続され、Ｔｒｄのゲート端子はノードＱｂｉに接続され、Ｔｒｂのソース端子がノードＱｏｉに接続されている。なお、Ｔｒａのソース端子、容量Ｃの第２電極およびＴｒｂのゲート端子の接続点をノードｎｅｔＡｉとしている。
　また、図２０（ｂ）はＳＣｊ（ｊ＝（２ｎ－１）または２ｎ）の具体的構成を示す回路図である。図２０（ｂ）に示すようにＳＣｊは、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、クリア用トランジスタＴｒｃ、電位供給用トランジスタＴｒｅ、および容量Ｃを含む。なお、トランジスタＴｒａ～Ｔｒｃ・ＴｒｅはそれぞれＮチャネルトランジスタである。
　ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｃのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｃのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｅのドレイン端子がＴｒｂのソース端子に接続されるとともにＴｒｅのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｊに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｊに接続され、Ｔｒｅのゲート端子はノードＣＫＢｊに接続され、Ｔｒｃのゲート端子はノードＣＬｊに接続され、Ｔｒｂのソース端子がノードＱｏｊに接続されている。また、Ｔｒａのソース端子、容量Ｃの第２電極およびＴｒｂのゲート端子の接続点をノードｎｅｔＡｊとしている。
　なお、シフト回路ＳＣｉ（ｉ＝１～２ｎ－２）の各ノード（Ｑｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＫＢｉ・ＣＬｉ・Ｑｏｉ）、およびシフト回路ＳＣｊ（ｊ＝（２ｎ－１）または２ｎ）の各ノード（Ｑｆｊ・ＣＫＡｊ・ＣＫＢｊ・ＣＬｊ・Ｑｏｊ）の接続先は図１９のとおりである。
　以下に、図１９に示すシフトレジスタ１０ｆ・１０ｇの動作を説明する。図２１は、同期信号に異常がない場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ１・ＧＳＰ２、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、第３クロック信号ＣＫ３、第４クロック信号ＣＫ４、ゲートオンパルス信号Ｇｉ（ｉ＝１～２ｎ）、第１クリア信号ＣＬＲ１および第２クリア信号ＣＬＲ２の各波形を示すタイミングチャートである。なお、ＣＫ１～ＣＫ４はそれぞれ、１周期における「Ｈ」期間が１クロック期間、「Ｌ」期間が３クロック期間であり、ＣＫ１が立ち下がるのに同期してＣＫ２が立ち上がり、ＣＫ２が立ち下がるのに同期してＣＫ３が立ち上がり、ＣＫ３が立ち下がるのに同期してＣＫ４が立ち上がり、ＣＫ４が立ち下がるのに同期してＣＫ１が立ち上がるようになっている。また、ＧＳＰ２の立ち上がりはＧＳＰ１の立ち上がりから１クロック期間経過後となっている。
　まず、図２１のｔ０では、ＧＳＰ１のアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＡ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。すなわち、Ｇ１は「Ｌ」のままである。
　ｔ０から１クロック期間経過後のｔ１では、ＧＳＰ１が立ち下がって「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＡ１の電位は「Ｈ」に維持され、ＳＣ１のＴｒｂもオンしたままである。また、ｔ１では、ＧＳＰ２のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＡ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力される。すなわち、Ｇ２は「Ｌ」のままである。
　ｔ１から１クロック期間経過後のｔ２では、ＣＫ１が立ち上がるため、Ｇ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ３の電位が上昇すると、ＳＣ３のＴｒａがオンしてｎｅｔＡ３の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ３のＴｒｂもオンしてＱｏ３にＣＫ３が出力される。すなわち、Ｇ３は「Ｌ」のままである。また、ｔ２では、ＧＳＰ２が立ち下がって「Ｌ」となるが、ＳＣ２の容量ＣによってｎｅｔＡ２の電位は「Ｈ」に維持され、ＳＣ２のＴｒｂもオンしたままである。
　ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち下がって「Ｌ」となり、ｎｅｔＡ１の電位も「Ｈ」に戻るが、ＳＣ１のＴｒｂはオンしたままであるため、Ｑｏ１にＣＫ１が出力され続ける。このため、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ３の容量ＣによってｎｅｔＡ３の電位は「Ｈ」に維持され、ＳＣ３のＴｒｂはオンしたままである。また、ｔ３では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。また、ｔ３では、Ｇ２のアクティブ化によってＱｆ４の電位が上昇すると、ＳＣ４のＴｒａがオンしてｎｅｔＡ４の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ４のＴｒｂもオンしてＱｏ４にＣＫ４が出力される。すなわち、Ｇ４は「Ｌ」のままである。
　ｔ３から１クロック期間経過後のｔ４では、ＣＫ３が立ち上がるため、Ｇ３もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ３の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ３のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＡ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。また、ｔ４では、ＣＫ３が立ち上がるため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ１が「Ｌ」引きされる）。また、ｔ４では、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＡ２の電位も「Ｈ」に戻るが、ＳＣ２のＴｒｂはオンしたままであるため、Ｑｏ２にＣＫ２が出力され続ける。このため、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　ｔ４から１クロック期間経過後のｔ５では、ＣＫ４が立ち上がるため、Ｇ４もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ４の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ４のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｄがオンしてｎｅｔＡ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ２のＴｒｂがオフしてＱｏ２にはＣＫ２が出力されなくなる。また、ｔ５では、ＣＫ４が立ち上がるため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ２が「Ｌ」引きされる）。また、ｔ５では、ＣＫ３が立ち下がって「Ｌ」となり、ｎｅｔＡ３の電位も「Ｈ」に戻るが、ＳＣ３のＴｒｂはオンしたままであるため、Ｑｏ３にＣＫ３が出力され続ける。このため、Ｇ３は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　ｔ５から１クロック期間経過後のｔ６では、ＣＫ１が立ち上がるため、Ｇ５もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ５の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ５のアクティブ化によってＱｂ３の電位が上昇すると、ＳＣ３のＴｒｄがオンしてｎｅｔＡ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にはＣＫ３が出力されなくなる。また、ｔ６では、ＣＫ１が立ち上がるため、ＳＣ３のＴｒｅがオンしてＱｏ３がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ３が「Ｌ」引きされる）。また、ｔ６では、ＣＫ４が立ち下がって「Ｌ」となり、ｎｅｔＡ４の電位も「Ｈ」に戻るが、ＳＣ４のＴｒｂはオンしたままであるため、Ｑｏ４にＣＫ４が出力され続ける。このため、Ｇ４は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　ｔ６から１クロック期間経過後のｔ７では、ＣＫ２が立ち上がるため、Ｇ６もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ６の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ６のアクティブ化によってＱｂ４の電位が上昇すると、ＳＣ４のＴｒｄがオンしてｎｅｔＡ４がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ４のＴｒｂがオフしてＱｏ４にはＣＫ４が出力されなくなる。また、ｔ７では、ＣＫ２が立ち上がるため、ＳＣ４のＴｒｅがオンしてＱｏ４がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ４が「Ｌ」引きされる）。
　さらにｔｘでは、ＣＫ３が立ち上がるため、Ｇ（２ｎ－１）もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ（２ｎ－１）の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。
　また、ｔｘから１クロック期間経過後のｔｙでは、ＣＫ４が立ち上がるため、Ｇ（２ｎ）もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ（２ｎ）の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。また、ｔｙでは、ＣＫ３が立ち下がって「Ｌ」となり、ｎｅｔＡ（２ｎ－１）の電位も「Ｈ」に戻るが、ＳＣ（２ｎ－１）のＴｒｂはオンしたままであるため、Ｑｏ（２ｎ－１）にＣＫ３が出力され続ける。このため、Ｇ（２ｎ－１）は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　ｔｙから１クロック期間経過後のｔｚでは、第１クリア信号ＣＬＲ１がアクティブ化して「Ｈ」となるため、ＳＣ（２ｎ－１）のＴｒｃがオンしてｎｅｔＡ（２ｎ－１）がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ（２ｎ－１）のＴｒｂがオフしてＱｏ（２ｎ－１）にはＣＫ３が出力されなくなる。さらに、ＣＫ１が立ち上がるため、ＳＣ（２ｎ－１）のＴｒｅがオンしてＱｏ（２ｎ－１）がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ（２ｎ－１）が「Ｌ」引きされる）。また、ｔｚでは、ＣＫ４が立ち下がって「Ｌ」となり、ｎｅｔＡ（２ｎ）の電位も「Ｈ」に戻るが、ＳＣ（２ｎ）のＴｒｂはオンしたままであるため、Ｑｏ（２ｎ）にＣＫ４が出力され続ける。このため、Ｇ（２ｎ）は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　ｔｙから１クロック期間経過後のｔｗでは、第２クリア信号ＣＬＲ２がアクティブ化して「Ｈ」となるため、ＳＣ（２ｎ）のＴｒｃがオンしてｎｅｔＡ（２ｎ）がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ（２ｎ）のＴｒｂがオフしてＱｏ（２ｎ）にはＣＫ４が出力されなくなる。さらに、ＣＫ２が立ち上がるため、ＳＣ（２ｎ）のＴｒｅがオンしてＱｏ（２ｎ）がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ（２ｎ）が「Ｌ」引きされる）。
　このように、同期信号に異常がない場合、シフトレジスタ１０ｆでは、各シフト回路ＳＣｉ（ｉ＝１，３，５・・・２ｎ－１）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣ（２ｎ－１）まで順次パルスＰ１，Ｐ３・・・Ｐ（２ｎ－１）が出力されていく。また、シフトレジスタ１０ｇでは、各シフト回路ＳＣｉ（ｉ＝２，４，６・・・２ｎ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ２から最終段のシフト回路ＳＣ（２ｎ）まで順次パルスＰ１，Ｐ２・・・Ｐ（２ｎ）が出力されていく。
　図２２は、同期信号に異常が生じた場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ１・ＧＳＰ２、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、第３クロック信号ＣＫ３、第４クロック信号ＣＫ４、ゲートオンパルス信号Ｇｉ（ｉ＝１～２ｎ）、第１クリア信号ＣＬＲ１および第２クリア信号ＣＬＲ２の各波形を示すタイミングチャートである。
　図２２のｔ０～ｔ３までのシフトレジスタ１０ｆ・１０ｇの動作は図２１と同様である。ここで、図２２のように、ｔ２～ｔ３の間に垂直同期信号ＶＳＹＮＣにノイズが生じ、意図せぬタイミング（ｔ３）でＧＳＰ１がアクティブ化し、意図せぬタイミング（ｔ４）でＧＳＰ２がアクティブ化した場合、ｔ４で第１クリア信号ＣＬＲ１がアクティブ化して「Ｈ」となり、ｔ５で第２クリア信号ＣＬＲ２がアクティブ化して「Ｈ」となる。したがって、ｔ４では、ＳＣ３のＴｒｃがオンしてｎｅｔＡ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にはＣＫ３が出力されなくなり、Ｇ３は「Ｌ」（非アクティブ）に維持される。すなわち、ＳＣ３からはパルスが出力されず、これより後段となるＳＣ５、ＳＣ７・・・ＳＣ（２ｎ－１）でもＴｒｂがオンせず、パルスは出力されない。なお、ｔ４では、ＣＫ３が立ち上がるため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ１が「Ｌ」引きされる）。
　また、ｔ５では、ＳＣ４のＴｒｃがオンしてｎｅｔＡ４がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ４のＴｒｂがオフしてＱｏ４にはＣＫ４が出力されなくなり、Ｇ４は「Ｌ」（非アクティブ）に維持される。すなわち、ＳＣ４からはパルスが出力されず、これより後段となるＳＣ６、ＳＣ８・・・ＳＣ（２ｎ）でもＴｒｂがオンせず、パルスは出力されない。なお、ｔ５では、ＣＫ４が立ち上がるため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ２が「Ｌ」引きされる）。
　このように、当該垂直走査期間では、シフトレジスタ１０ｆからのパルスの出力はＳＣ１で停止し、次の垂直走査期間の開始時（Ｔ０）まで、各段（ＳＣ１，ＳＣ３，・・・ＳＣ（２ｎ－１））からのゲートオンパルス信号は「Ｌ」（非アクティブ）を維持する。また、シフトレジスタ１０ｇからのパルスの出力はＳＣ２で停止し、次の垂直走査期間の開始時（Ｔ０）まで、各段（ＳＣ２，ＳＣ４，・・・ＳＣ（２ｎ））からのゲートオンパルス信号は「Ｌ」（非アクティブ）を維持する。
　このように、実施の形態２によれば、同期信号（ＶＳＹＮＣやＨＳＹＮＣあるいはＤＥ）に異常が生じた場合には第１および第２クリア信号ＣＬＲ１・２が「Ｈ」（アクティブ）となり、それ以後は、次の垂直走査期間の開始時まで各シフトレジスタ（１０ｆ・１０ｇ）からのパルスの出力が停止されるため、表示乱れや電源への負荷増大を抑制することができる。
　なお、図１９に示すシフトレジスタ１０ｆ・１０ｇでは、ＧＳＰ１およびＧＳＰ２を共通のゲートスタートパルス信号とすることもできる。この場合、例えば図２１においてＧＳＰ１およびＧＳＰ２をそれぞれｔ０で「Ｈ」（アクティブ）となるようにする。また、ＣＬＲ１およびＣＬＲ２を共通のクリア信号とすることもできる。この場合、例えば図２１においてＣＬＲ１およびＣＬＲ２をそれぞれｔｗで「Ｈ」（アクティブ）となるようにし、図２２においてＣＬＲ１およびＣＬＲ２をそれぞれｔ５で「Ｈ」（アクティブ）となるようにする。
　なお、上記の説明ではＶＳＹＮＣの異常によってクリア信号がアクティブ化する場合について説明しているが、ＨＳＹＮＣやＤＥに異常が生じた場合にもクリア信号がアクティブ化することは当然である。
　〔実施の形態３〕
　実施の形態３について図２４～図３６に基づいて説明すれば以下のとおりである。
　図２４は、本液晶表示装置の構成を示すブロック図である。同図に示すように、本液晶表示装置１０１は、液晶パネル１０３、ゲートドライバ１０５、ソースドライバ１０６、タイミングコントローラ１０７、およびデータ処理回路１０８を備える。ゲートドライバ１０５にはシフトレジスタ１１０およびレベルシフタ１０４が設けられ、ゲートドライバ１０５およびタイミングコントローラ１０７によって液晶パネル駆動回路１１１が構成されている。なお、本実施の形態では、レベルシフタ１０４はゲートドライバ１０５に含まれる構成としているが、ゲートドライバ１０５の外部に設けられていてもよい。
　本液晶パネル１０３には、ゲートドライバ１０５によって駆動される走査信号線１６、ソースドライバ１０６によって駆動されるデータ信号線１５、画素Ｐ、保持容量配線（図示せず）等が設けられるとともに、シフトレジスタ１１０がモノリシックに形成されている。各画素Ｐには、走査信号線１６およびデータ信号線１５に接続されたトランジスタ（ＴＦＴ）と、該トランジスタに接続された画素電極とが設けられる。なお、各画素のトランジスタやシフトレジスタのトランジスタの形成には、アモルファスシリコンや多結晶シリコン（例えば、ＣＧシリコン）等が用いられている。
　タイミングコントローラ１０７には、液晶表示装置１０１の外部から、同期信号である、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、およびデータイネイブル信号ＤＥが入力される。また、データ処理回路１０８には、液晶表示装置１０１の外部から、映像データ（ＲＧＢデジタルデータ）が入力される。タイミングコントローラ１０７は、各同期信号を用いて、複数の源クロック信号（ｃｋ１・ｃｋ２等）と、源クリア信号（ｃｌｒ）と、源ゲートスタートパルス信号（ｇｓｐ）とを生成する。なお、源クロック信号（ｃｋ１・ｃｋ２等）、源クリア信号（ｃｌｒ）、および源ゲートスタートパルス信号（ｇｓｐ）はレベルシフタ１０６によってレベルシフトされ、それぞれクロック信号（ＣＫ１・ＣＫ２等）、クリア信号（ＣＬＲ）、およびゲートスタートパルス信号（ＧＳＰ）となる。また、タイミングコントローラ１０７は、入力された同期信号（ＶＳＹＮＣ、ＨＳＹＮＣ、およびＤＥ）に基づいて、データ処理回路１０８に制御信号を出力するとともに、ソースドライバ１０６にソースタイミング信号を出力する。
　クロック信号（ＣＫＡ・ＣＫＢ等）、クリア信号（ＣＬＲ）、およびゲートスタートパルス信号（ＧＳＰ）はシフトレジスタ１１０に入力される。クリア信号（ＣＬＲ）は、最終段をリセットするための信号であり、最終段からパルスが出力された後に「Ｈ」（アクティブ）となる。シフトレジスタ１１０は、これらの信号（ＣＫＡ・ＣＫＢ等、ＣＬＲ、ＧＳＰ）を用いてゲートオンパルス信号を生成し、これを液晶パネル１０３の走査信号線に出力する。シフトレジスタ１１０はゲートオンパルス信号を生成するシフト回路が段状に接続されてなり、各段（シフト回路）のゲートオンパルス信号が順に一定期間アクティブ化し、初段から最終段まで順次パルス（オンパルス）が出力されていく。そして、液晶パネル１０３では、該パルスによって、走査信号線が順次選択される。
　データ処理回路１０８は、映像データに所定の処理を施し、タイミングコントローラ１０７からの制御信号に基づいてデータ信号をソースドライバ１０６に出力する。ソースドライバ１０６は、データ処理回路１０８からのデータ信号とタイミングコントローラ１０７からのソースタイミング信号とを用いて信号電位を生成し、これを液晶パネル１０３のデータ信号線に出力する。この信号電位は各画素のトランジスタを介して該画素の画素電極に書き込まれる。
　本実施の形態にかかるシフトレジスタ１１０ａの構成を図２５に示す。同図に示されるように、シフトレジスタ１１０ａは、複数のシフト回路（単位回路）ＳＣ１、ＳＣ２、・・・ＳＣｍが段状に接続されてなり、シフト回路ＳＣｉ（ｉ＝１・２・３・・・ｍ－１）は、入力用のノードＱｆｉ・Ｑｂｉ・ＣＫＡｉおよび出力用のノードＱｏｉを備え、シフト回路ＳＣｍは、入力用のノードＱｆｍ・ＣＫＡｍ・ＣＬｍおよび出力用のノードＱｏｍを備える。
　ここで、シフト回路ＳＣ１については、ノードＱｆ１が、レベルシフタ（図２４参照）のＧＳＰ出力端ＲＯに接続され、ノードＱｂ１がシフト回路ＳＣ２のノードＱｏ２に接続され、ノードＣＫＡ１が、第１クロック信号が供給される第１クロックラインＣＫＬ１に接続され、ノードＱｏ１からゲートオンパルス信号（信号線選択信号）Ｇ１が出力される。
　また、シフト回路ＳＣｉ（ｉ＝２～ｍ－１）については、ノードＱｆｉがシフト回路ＳＣ（ｉ－１）のノードＱｏ（ｉ－１）に接続され、ノードＱｂｉがシフト回路ＳＣ（ｉ＋１）のノードＱｏ（ｉ＋１）に接続され、ｉが奇数であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続され、ｉが偶数であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続され、ノードＱｏｉからゲートオンパルス信号（信号線選択信号）Ｇｉが出力される。
　そして、シフト回路ＳＣｍについては、ノードＱｆｍがシフト回路ＳＣ（ｍ－１）のノードＱｏ（ｍ－１）に接続され、ノードＣＫＡｍが第２クロックラインＣＫＬ２に接続され、ノードＣＬｍが上記クリアラインＣＬＲＬに接続され、ノードＱｏｍからゲートオンパルス信号（信号線選択信号）Ｇｍが出力される。
　図２６（ａ）はＳＣｉ（ｉ＝１～ｍ－１）の具体的構成を示す回路図である。図２６（ａ）に示すようにＳＣｉ（ｉ＝１～ｍ－１）は、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、リセット用トランジスタＴｒｄ、および容量Ｃを含む。なお、各トランジスタはＮチャネルトランジスタである。
　ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｄのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｄのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｉに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｉに接続され、Ｔｒｃのゲート端子はノードＣＬｉに接続され、Ｔｒｄのゲート端子はノードＱｂｉに接続され、Ｔｒｂのソース端子がノードＱｏｉに接続されている。なお、Ｔｒａのソース端子、容量Ｃの第２電極およびＴｒｂのゲート端子の接続点をノードｎｅｔＢｉとしている。
　また、図２６（ｂ）はＳＣｍの具体的構成を示す回路図である。図２６（ｂ）に示すようにＳＣｍは、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、最終段のリセットのために設けられるクリア用トランジスタＴｒｃ、および容量Ｃを含む。なお、各トランジスタはそれぞれＮチャネルトランジスタであり、容量Ｃは寄生容量でも構わない。ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｃのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｃのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｍに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｍに接続され、Ｔｒｃのゲート端子はノードＣＬｍに接続され、Ｔｒｂのソース端子がノードＱｏｍに接続されている。また、Ｔｒａのソース端子、容量Ｃの第２電極およびＴｒｂのゲート端子の接続点をノードｎｅｔＢｍとしている。
　なお、シフト回路ＳＣｉ（ｉ＝１～ｍ－１）の各ノード（Ｑｆｉ・Ｑｂｉ・ＣＫＡｉ・Ｑｏｉ）、およびシフト回路ＳＣｍの各ノード（Ｑｆｍ・ＣＫＡｍ・ＣＬｍ・Ｑｏｍ）の接続先は図２５のとおりであり、本シフトレジスタ１１０ａ全体の具体的構成は図２７のようになっている。
　以下に、図２７に示すシフトレジスタ１１０ａの動作を説明する。図２８は、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１～ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ」（アクティブ）期間が１クロック期間、「Ｌ」（非アクティブ）期間が３クロック期間であり、ＣＫ１およびＣＫ２の一方が非アクティブ化する（立ち下がる）のに１クロック期間遅れて他方がアクティブ化する（立ち上がる）ようになっている。もっとも、これは第１および第２クロック信号ＣＫ１，ＣＫ２の一例であって、両クロック信号がともに「Ｌ」となる期間があれば、「Ｈ」期間および「Ｌ」期間は任意に設定することができる。
　まず、図２８のｔ０では、ＧＳＰのアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＢ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。すなわち、Ｇ１は「Ｌ」のままである。ｔ０から１クロック期間経過後のｔ１では、ＧＳＰが立ち下がって（非アクティブ化して）「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＢ１の電位は「Ｈ」に維持され、ＳＣ１のＴｒｂもオンしたままである。
　ｔ１から１クロック期間経過後のｔ２では、ＣＫ１が立ち上がる（アクティブ化する）ため、Ｇ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＢ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力される。すなわち、Ｇ２は「Ｌ」のままである。
　ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち下がって「Ｌ」となり、ｎｅｔＢ１の電位も「Ｈ」に戻るが、ＳＣ１のＴｒｂはオンしたままであるため、Ｑｏ１にＣＫ１が出力され続ける。すなわち、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ２の容量ＣによってｎｅｔＢ２の電位は「Ｈ」に維持され、ＳＣ２のＴｒｂはオンしたままである。
　ｔ３から１クロック期間経過後のｔ４では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＢ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。
　ｔ４から１クロック期間経過後のｔ５では、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＢ２の電位も「Ｈ」に戻るが、ＳＣ２のＴｒｂはオンしたままであるため、Ｑｏ２にＣＫ２が出力され続ける。すなわち、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、これを維持する。
　さらに、ｔｘでは、ＣＫ２が立ち上がるため、Ｇｍもアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢｍの電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。
　ｔｘから１クロック期間経過後のｔｙでは、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＢｍの電位も「Ｈ」に戻るが、ＳＣｍのＴｒｂはオンしたままであるため、ＱｏｍにＣＫ２が出力され続ける。すなわち、Ｇｍは「Ｈ」から「Ｌ」に非アクティブ化し、これを維持する。
　ｔｙから１クロック期間経過後のｔｚでは、ＣＫ２は「Ｌ」のままであるが、クリア信号ＣＬＲがアクティブ化して「Ｈ」となるため、ＳＣｍのＴｒｃがオンしてｎｅｔＢｍがＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣｍのＴｒｂがオフしてＱｏｍにはＣＫ２が出力されなくなる。
　なお、図２８では、ｔｚ（Ｇｍの立ち下がりから１クロック期間経過後）でクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。例えば、ｔｙ～ｔｚの間（ｔｙ含まず）にクリア信号ＣＬＲをアクティブ化してもよい。ただし、ｔｙではクリア信号ＣＬＲをアクティブ化しないようにする。こうすると、Ｇｍが「Ｈ」（アクティブ）状態を維持してしまうからである。
　このように、シフトレジスタ１１０ａでは、各シフト回路ＳＣｉ（ｉ＝１～ｍ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣｍまで順次パルスＰ１～Ｐｍが出力されていく。そして、最終段（単位回路ＳＣｍ）ではクリア信号によりリセットされるため、従来のようなダミーの段（ダミーのシフト回路）を省略でき、回路面積を小さくすることができる。
　なお、図２７のシフトレジスタ１１０ａを図２９に示すシフトレジスタ１１０ｂのように構成することもできる。シフトレジスタ１１０ｂでは、シフトレジスタ１１０ａの構成に加えて、最終段のシフト回路ＳＣｍに、ＮチャネルのＬｏｗ電位供給用トランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｍに接続され、そのゲート端子がノードＣＬｍに接続されている。
　シフトレジスタ１１０ｂの構成によれば、クリア信号ＣＬＲのアクティブ化によってＧｍを立ち下げることが可能となる。したがって、図３０に示すように、ｔｙにおいて、Ｇｍの立ち下り（非アクティブ化）に同期してクリア信号ＣＬＲをアクティブ化することができる。
　また、図２７のシフトレジスタ１１０ａを図３１に示すシフトレジスタ１１０ｃのように構成することもできる。シフトレジスタ１１０ｃでは、シフトレジスタ１１０ａの構成に加えて、シフト回路ＳＣｉ（ｉ＝１～ｍ－１）に、ＮチャネルのＬｏｗ電位供給用トランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｉに接続され、そのゲート端子がノードＱｂｉに接続されている。
　以下に、図３１に示すシフトレジスタ１１０ｃの動作を説明する。図３２は、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１～ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ」（アクティブ）期間が１クロック期間、「Ｌ」（非アクティブ）期間が１クロック期間であり、ＣＫ１およびＣＫ２の一方が立ち下がるのに同期して他方が立ち上がるようになっている。
　まず、図３２のｔ０では、ＧＳＰのアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＢ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。すなわち、Ｇ１は「Ｌ」のままである。
　ｔ０から１クロック期間経過後のｔ１では、ＧＳＰが立ち下がって（非アクティブ化して）「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＢ１の電位は下がらず、ＳＣ１のＴｒｂもオンしたままである。すなわち、ＣＫ１の立ち上がりよってＧ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＢ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力され、Ｇ２は「Ｌ」のまま維持される。
　ｔ１から１クロック期間経過後のｔ２では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＢ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。また、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。すなわち、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ２の容量ＣによってｎｅｔＢ２の電位は維持され、ＳＣ２のＴｒｂはオンしたままである。また、Ｇ２のアクティブ化によってＱｆ３の電位が上昇すると、ＳＣ３のＴｒａがオンしてｎｅｔＢ３の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ３のＴｒｂもオンしてＱｏ３にＣＫ１が出力される。すなわち、Ｇ３は「Ｌ」のままである。
　ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち上がるため、Ｇ３もアクティブ化して「Ｈ」となる。一方、Ｇ３のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｄがオンしてｎｅｔＢ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ２のＴｒｂがオフしてＱｏ２にはＣＫ２が出力されなくなる。また、Ｇ３のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。すなわち、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　さらに、ｔｘでは、ＣＫ２が立ち上がるため、Ｇｍもアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢｍの電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。
　ｔｘから１クロック期間経過後のｔｙでは、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＢｍの電位も「Ｈ」に戻るが、ＳＣｍのＴｒｂはオンしたままであるため、ＱｏｍにＣＫ２が出力され続ける。すなわち、Ｇｍは「Ｈ」から「Ｌ」に非アクティブ化し、これを維持する。
　ｔｙから１クロック期間経過後のｔｚでは、クリア信号ＣＬＲがアクティブ化して「Ｈ」となるため、ＳＣｍのＴｒｃがオンしてｎｅｔＢｍがＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣｍのＴｒｂがオフしてＱｏｍにはＣＫ２が出力されなくなる。
　なお、図３２では、ｔｚ（Ｇｍの立ち下がりから１クロック期間経過後）でクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。例えば、ｔｙ～ｔｚの間（ｔｙ含まず）にクリア信号ＣＬＲをアクティブ化してもよい。ただし、ｔｙではクリア信号ＣＬＲをアクティブ化しないようにする。こうすると、Ｇｍが「Ｈ」（アクティブ）状態を維持してしまうからである。
　このように、シフトレジスタ１１０ｂでは、各シフト回路ＳＣｉ（ｉ＝１～ｍ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣｍまで順次パルスが出力されていく。
　なお、図３１のシフトレジスタ１１０ｃを図３３に示すシフトレジスタ１１０ｄのように構成することもできる。シフトレジスタ１１０ｄでは、シフトレジスタ１１０ｃの構成に加えて、最終段のシフト回路ＳＣｍに、ＮチャネルのトランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｍに接続され、そのゲート端子がノードＣＬｍに接続されている。
　シフトレジスタ１１０ｄの構成によれば、クリア信号ＣＬＲのアクティブ化によってＧｍを立ち下げることが可能となる。したがって、図３４に示すように、ｔｙにおいて、Ｇｍの立ち下り（非アクティブ化）に同期してクリア信号ＣＬＲをアクティブ化することができる。
　また、図２７のシフトレジスタ１１０ａを図３５に示すシフトレジスタ１１０ｅのように構成することもできる。シフトレジスタ１１０ｅでは、シフトレジスタ１１０ａの構成に加えて、シフト回路ＳＣｉ（ｉ＝１～ｍ）に、ＮチャネルのトランジスタＴｒｅが設けられている。トランジスタＴｒｅは、そのソース端子が低電位側電源に接続され、そのドレイン端子がノードＱｏｉに接続され、そのゲート端子が、第１クロックラインＣＫＬ１あるいは第２クロックラインＣＫＬ２に接続される。なお、ｉが奇数であれば、シフト回路ＳＣｉのトランジスタＴｒｅのゲート端子は第２クロックラインＣＫＬ２に接続され、ｉが偶数であれば、トランジスタＴｒｅのゲート端子は第１クロックラインＣＫＬ１に接続される。
　以下に、図３５に示すシフトレジスタ１１０ｅの動作を説明する。図３６は、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１～ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ」（アクティブ）期間が１クロック期間、「Ｌ」（非アクティブ）期間が１クロック期間であり、ＣＫ１およびＣＫ２の一方が立ち下がるのに同期して他方が立ち上がるようになっている。
　まず、図３６のｔ０では、ＧＳＰのアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＢ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。
　ｔ０から１クロック期間経過後のｔ１では、ＧＳＰが立ち下がって（非アクティブ化して）「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＢ１の電位は下がらず、ＳＣ１のＴｒｂもオンしたままである。このため、ＣＫ１の立ち上がりよってＧ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＢ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力される。すなわち、Ｇ２は「Ｌ」のままである。
　ｔ１から１クロック期間経過後のｔ２では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＢ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。また、ｔ２では、ＣＫ２が立ち上がるため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ２の容量ＣによってｎｅｔＢ２の電位は維持され、ＳＣ２のＴｒｂはオンしたままである。また、Ｇ２のアクティブ化によってＱｆ３の電位が上昇すると、ＳＣ３のＴｒａがオンしてｎｅｔＢ３の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ３のＴｒｂもオンしてＱｏ３にＣＫ１が出力される。すなわち、Ｇ３は「Ｌ」のままである。
　ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち上がるため、Ｇ３もアクティブ化して「Ｈ」となる。一方、Ｇ３のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｄがオンしてｎｅｔＢ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ２のＴｒｂがオフしてＱｏ２にはＣＫ２が出力されなくなる。また、ｔ３では、ＣＫ１が立ち上がるため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　なお、シフトレジスタ１１０ｅでは、ｔ４～ｔ５およびｔ６～ｔ７では、ＣＫ２が「Ｈ」となっているため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、Ｇ１を改めて「Ｌ」に落とす（いわゆる「Ｌ」引きする）ことができる。同様に、ｔ５～ｔ６では、ＣＫ１が「Ｈ」となっているため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、Ｇ２を改めて「Ｌ」に落とす（「Ｌ」引きする）ことができる。
　さらに、ｔｘでは、ＣＫ２が立ち上がるため、Ｇｍもアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢｍの電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。
　ｔｘから１クロック期間経過後のｔｙでは、クリア信号ＣＬＲがアクティブ化して「Ｈ」となるため、ＳＣｍのＴｒｃがオンしてｎｅｔＢｍがＶｓｓに接続され、その電位が「Ｌ」に落ちる。このため、ＳＣｍのＴｒｂがオフしてＱｏｍにはＣＫ２が出力されなくなる。そして、ｔｙではＣＫ１が立ち上がるため、ＳＣｍのＴｒｅがオンしてＱｏｍがＶｓｓに接続される。このため、Ｇｍは非アクティブ化して「Ｌ」となる。
　なお、図３６では、ｔｙでクリア信号ＣＬＲをアクティブ化しているがこれに限定されない。例えば、ｔｙ～ｔｚの間（ｔｙ・ｔｚ含む）にクリア信号ＣＬＲをアクティブ化してもよい。
　このように、シフトレジスタ１１０ｅでは、各シフト回路ＳＣｉ（ｉ＝１～ｍ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣｍまで順次パルスが出力されていく。そして、最終段（単位回路ＳＣｍ）ではクリア信号によりリセットされるため、従来のようなダミーの段（ダミーのシフト回路）を省略でき、回路面積を小さくすることができる。
　〔実施の形態４〕
　実施の形態４について図３７～図３９に基づいて説明すれば以下のとおりである。本実施の形態にかかる液晶パネルの構成を図３７に示す。同図に示されるように、本液晶パネルには、パネルの左端にシフトレジスタ１１０ｆが、パネル右端に１１０ｇが設けられている。シフトレジスタ１１０ｆは複数のシフト回路ＳＣｉ（ｉ＝１，３，５・・・２ｎ＋１）が段状に接続されてなり、シフト回路ＳＣｉ（ｉ＝２，４，６・・・２ｎ）が段状に接続されてなる。シフト回路ＳＣｉ（ｉ＝１・２・３・・・２ｎ－２）は、入力用のノードＱｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＫＢｉおよび出力用のノードＱｏｉを備え、シフト回路ＳＣ（２ｎ－１）は、入力用のノードＱｆ（２ｎ－１）・ＣＫＡ（２ｎ－１）・ＣＫＢ（２ｎ－１）・ＣＬ（２ｎ－１）および出力用のノードＱｏ（２ｎ－１）を備える。また、シフト回路ＳＣ（２ｎ）は、入力用のノードＱｆ（２ｎ）・ＣＫＡ（２ｎ）・ＣＫＢ（２ｎ）・ＣＬ（２ｎ）および出力用のノードＱｏ（２ｎ）を備える。
　ここで、シフト回路ＳＣ１については、ノードＱｆ１が、レベルシフタのＧＳＰ１の出力端ＲＯ１に接続され、ノードＱｂ１がシフト回路ＳＣ３のノードＱｏ３に接続され、ノードＣＫＡ１が、第１クロック信号が供給される第１クロックラインＣＫＬ１に接続され、ノードＣＫＢ１が、第３クロック信号が供給される第３クロックラインＣＫＬ３に接続され、ノードＱｏ１からゲートオンパルス信号（信号線選択信号）Ｇ１が出力される。
　また、シフト回路ＳＣ２については、ノードＱｆ２が、レベルシフタのＧＳＰ２出力端ＲＯ２に接続され、ノードＱｂ２がシフト回路ＳＣ４のノードＱｏ４に接続され、ノードＣＫＡ２が、第２クロック信号が供給される第２クロックラインＣＫＬ２に接続され、ノードＣＫＢ２が、第４クロック信号が供給される第４クロックラインＣＫＬ４に接続され、ノードＱｏ２からゲートオンパルス信号（信号線選択信号）Ｇ２が出力される。
　また、シフト回路ＳＣｉ（ｉ＝３～２ｎ－２）については、ノードＱｆｉがシフト回路ＳＣ（ｉ－２）のノードＱｏ（ｉ－２）に接続され、ノードＱｂｉがシフト回路ＳＣ（ｉ＋２）のノードＱｏ（ｉ＋２）に接続される。また、ｉが４の倍数＋１であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続されるとともにノードＣＫＢｉは第３クロックラインＣＫＬ３に接続され、ｉが４の倍数＋２であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続されるとともにノードＣＫＢｉは第４クロックラインＣＫＬ４に接続され、ｉが４の倍数＋３であれば、ノードＣＫＡｉは第３クロックラインＣＫＬ１に接続されるとともに、ノードＣＫＢｉは第１クロックラインＣＫＬ３に接続され、ｉが４の倍数であれば、ノードＣＫＡｉは第４クロックラインＣＫＬ４に接続されるとともに、ノードＣＫＢｉは第２クロックラインＣＫＬ２に接続される。そして、ノードＱｏｉからゲートオンパルス信号（信号線選択信号）Ｇｉが出力される。
　シフト回路ＳＣ（２ｎ－１）については、ノードＱｆ（２ｎ－１）がシフト回路ＳＣ（２ｎ－３）のノードＱｏ（２ｎ－３）に接続され、ノードＣＫＡ（２ｎ－１）が、第３クロックラインＣＫＬ３に接続され、ノードＣＫＢ（２ｎ－１）が、第１クロックラインＣＫＬ１に接続され、ノードＣＬ（２ｎ－１）が第１クリアラインＣＬＲＬ１に接続され、ノードＱｏ（２ｎ－１）からゲートオンパルス信号（信号線選択信号）Ｇ（２ｎ－１）が出力される。
　また、シフト回路ＳＣ（２ｎ）については、ノードＱｆ（２ｎ）がシフト回路ＳＣ（２ｎ－２）のノードＱｏ（２ｎ－２）に接続され、ノードＣＫＡ（２ｎ）が、第４クロックラインＣＫＬ４に接続され、ノードＣＫＢ（２ｎ）が、第２クロックラインＣＫＬ２に接続され、ノードＣＬ（２ｎ）が第２クリアラインＣＬＲＬ２に接続され、ノードＱｏ（２ｎ）からゲートオンパルス信号（信号線選択信号）Ｇ（２ｎ）が出力される。
　図３８（ａ）はＳＣｉ（ｉ＝１～２ｎ－２）の具体的構成を示す回路図である。図３８（ａ）に示すようにＳＣｉ（ｉ＝１～２ｎ－２）は、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、リセット用トランジスタＴｒｄ、Ｌｏｗ電位供給用トランジスタＴｒｅ、および容量Ｃを含む。なお、各トランジスタはＮチャネルトランジスタである。
　ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｄのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｄのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｅのドレイン端子がＴｒｂのソース端子に接続されるとともにＴｒｅのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｉに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｉに接続され、Ｔｒｅのゲート端子はノードＣＫＢｉに接続され、Ｔｒｃのゲート端子はノードＣＬｉに接続され、Ｔｒｄのゲート端子はノードＱｂｉに接続され、Ｔｒｂのソース端子がノードＱｏｉに接続されている。なお、Ｔｒａのソース端子、容量Ｃの第２電極およびＴｒｂのゲート端子の接続点をノードｎｅｔＢｉとしている。
　また、図３８（ｂ）はＳＣｊ（ｊ＝（２ｎ－１）または２ｎ）の具体的構成を示す回路図である。図３８（ｂ）に示すようにＳＣｊは、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、最終段のリセットのために設けられるクリア用トランジスタＴｒｃ、Ｌｏｗ電位供給用トランジスタＴｒｅ、および容量Ｃを含む。なお、各トランジスタはＮチャネルトランジスタである。
　ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｃのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｃのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｅのドレイン端子がＴｒｂのソース端子に接続されるとともにＴｒｅのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａのゲート端子はノードＱｆｊに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｊに接続され、Ｔｒｅのゲート端子はノードＣＫＢｊに接続され、Ｔｒｃのゲート端子はノードＣＬｊに接続され、Ｔｒｂのソース端子がノードＱｏｊに接続されている。また、Ｔｒａのソース端子、容量Ｃの第２電極およびＴｒｂのゲート端子の接続点をノードｎｅｔＢｊとしている。
　なお、シフト回路ＳＣｉ（ｉ＝１～２ｎ－２）の各ノード（Ｑｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＫＢｉ・Ｑｏｉ）、およびシフト回路ＳＣｊ（ｊ＝（２ｎ－１）または２ｎ）の各ノード（Ｑｆｊ・ＣＫＡｊ・ＣＫＢｊ・ＣＬｊ・Ｑｏｊ）の接続先は図３７のとおりである。
　以下に、図３７に示すシフトレジスタ１１０ｆ・１１０ｇの動作を説明する。図３９は、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ１・ＧＳＰ２、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、第３クロック信号ＣＫ３、第４クロック信号ＣＫ４、ゲートオンパルス信号Ｇｉ（ｉ＝１～２ｎ）、第１クリア信号ＣＬＲ１および第２クリア信号ＣＬＲ２の各波形を示すタイミングチャートである。なお、ＣＫ１～ＣＫ４はそれぞれ、１周期における「Ｈ」期間が１クロック期間、「Ｌ」期間が３クロック期間であり、ＣＫ１が立ち下がるのに同期してＣＫ２が立ち上がり、ＣＫ２が立ち下がるのに同期してＣＫ３が立ち上がり、ＣＫ３が立ち下がるのに同期してＣＫ４が立ち上がり、ＣＫ４が立ち下がるのに同期してＣＫ１が立ち上がるようになっている。また、ＧＳＰ２の立ち上がりはＧＳＰ１の立ち上がりから１クロック期間経過後となっている。
　まず、図３９のｔ０では、ＧＳＰ１のアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＢ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。すなわち、Ｇ１は「Ｌ」のままである。
　ｔ０から１クロック期間経過後のｔ１では、ＧＳＰ１が立ち下がって「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＢ１の電位は「Ｈ」に維持され、ＳＣ１のＴｒｂもオンしたままである。また、ｔ１では、ＧＳＰ２のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＢ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力される。すなわち、Ｇ２は「Ｌ」のままである。
　ｔ１から１クロック期間経過後のｔ２では、ＣＫ１が立ち上がるため、Ｇ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ３の電位が上昇すると、ＳＣ３のＴｒａがオンしてｎｅｔＢ３の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ３のＴｒｂもオンしてＱｏ３にＣＫ３が出力される。すなわち、Ｇ３は「Ｌ」のままである。また、ｔ２では、ＧＳＰ２が立ち下がって「Ｌ」となるが、ＳＣ２の容量ＣによってｎｅｔＢ２の電位は「Ｈ」に維持され、ＳＣ２のＴｒｂもオンしたままである。
　ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が立ち下がって「Ｌ」となり、ｎｅｔＢ１の電位も「Ｈ」に戻るが、ＳＣ１のＴｒｂはオンしたままであるため、Ｑｏ１にＣＫ１が出力され続ける。このため、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ３の容量ＣによってｎｅｔＢ３の電位は「Ｈ」に維持され、ＳＣ３のＴｒｂはオンしたままである。また、ｔ３では、ＣＫ２が立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。また、ｔ３では、Ｇ２のアクティブ化によってＱｆ４の電位が上昇すると、ＳＣ４のＴｒａがオンしてｎｅｔＢ４の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ４のＴｒｂもオンしてＱｏ４にＣＫ４が出力される。すなわち、Ｇ４は「Ｌ」のままである。
　ｔ３から１クロック期間経過後のｔ４では、ＣＫ３が立ち上がるため、Ｇ３もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ３の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ３のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＢ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。また、ｔ４では、ＣＫ３が立ち上がるため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ１が「Ｌ」引きされる）。また、ｔ４では、ＣＫ２が立ち下がって「Ｌ」となり、ｎｅｔＢ２の電位も「Ｈ」に戻るが、ＳＣ２のＴｒｂはオンしたままであるため、Ｑｏ２にＣＫ２が出力され続ける。このため、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　ｔ４から１クロック期間経過後のｔ５では、ＣＫ４が立ち上がるため、Ｇ４もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ４の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ４のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｄがオンしてｎｅｔＢ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ２のＴｒｂがオフしてＱｏ２にはＣＫ２が出力されなくなる。また、ｔ５では、ＣＫ４が立ち上がるため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ２が「Ｌ」引きされる）。また、ｔ５では、ＣＫ３が立ち下がって「Ｌ」となり、ｎｅｔＢ３の電位も「Ｈ」に戻るが、ＳＣ３のＴｒｂはオンしたままであるため、Ｑｏ３にＣＫ３が出力され続ける。このため、Ｇ３は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　ｔ５から１クロック期間経過後のｔ６では、ＣＫ１が立ち上がるため、Ｇ５もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ５の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ５のアクティブ化によってＱｂ３の電位が上昇すると、ＳＣ３のＴｒｄがオンしてｎｅｔＢ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にはＣＫ３が出力されなくなる。また、ｔ６では、ＣＫ１が立ち上がるため、ＳＣ３のＴｒｅがオンしてＱｏ３がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ３が「Ｌ」引きされる）。また、ｔ６では、ＣＫ４が立ち下がって「Ｌ」となり、ｎｅｔＢ４の電位も「Ｈ」に戻るが、ＳＣ４のＴｒｂはオンしたままであるため、Ｑｏ４にＣＫ４が出力され続ける。このため、Ｇ４は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　ｔ６から１クロック期間経過後のｔ７では、ＣＫ２が立ち上がるため、Ｇ６もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ６の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ６のアクティブ化によってＱｂ４の電位が上昇すると、ＳＣ４のＴｒｄがオンしてｎｅｔＢ４がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ４のＴｒｂがオフしてＱｏ４にはＣＫ４が出力されなくなる。また、ｔ７では、ＣＫ２が立ち上がるため、ＳＣ４のＴｒｅがオンしてＱｏ４がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ４が「Ｌ」引きされる）。
　さらにｔｘでは、ＣＫ３が立ち上がるため、Ｇ（２ｎ－１）もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ（２ｎ－１）の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。
　また、ｔｘから１クロック期間経過後のｔｙでは、ＣＫ４が立ち上がるため、Ｇ（２ｎ）もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＢ（２ｎ）の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。また、ｔｙでは、ＣＫ３が立ち下がって「Ｌ」となり、ｎｅｔＢ（２ｎ－１）の電位も「Ｈ」に戻るが、ＳＣ（２ｎ－１）のＴｒｂはオンしたままであるため、Ｑｏ（２ｎ－１）にＣＫ３が出力され続ける。このため、Ｇ（２ｎ－１）は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　ｔｙから１クロック期間経過後のｔｚでは、第１クリア信号ＣＬＲ１がアクティブ化して「Ｈ」となるため、ＳＣ（２ｎ－１）のＴｒｃがオンしてｎｅｔＢ（２ｎ－１）がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ（２ｎ－１）のＴｒｂがオフしてＱｏ（２ｎ－１）にはＣＫ３が出力されなくなる。さらに、ＣＫ１が立ち上がるため、ＳＣ（２ｎ－１）のＴｒｅがオンしてＱｏ（２ｎ－１）がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ（２ｎ－１）が「Ｌ」引きされる）。また、ｔｚでは、ＣＫ４が立ち下がって「Ｌ」となり、ｎｅｔＢ（２ｎ）の電位も「Ｈ」に戻るが、ＳＣ（２ｎ）のＴｒｂはオンしたままであるため、Ｑｏ（２ｎ）にＣＫ４が出力され続ける。このため、Ｇ（２ｎ）は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　ｔｙから１クロック期間経過後のｔｗでは、第２クリア信号ＣＬＲ２がアクティブ化して「Ｈ」となるため、ＳＣ（２ｎ）のＴｒｃがオンしてｎｅｔＢ（２ｎ）がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ（２ｎ）のＴｒｂがオフしてＱｏ（２ｎ）にはＣＫ４が出力されなくなる。さらに、ＣＫ２が立ち上がるため、ＳＣ（２ｎ）のＴｒｅがオンしてＱｏ（２ｎ）がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ（２ｎ）が「Ｌ」引きされる）。
　このように、同期信号に異常がない場合、シフトレジスタ１１０ｆでは、各シフト回路ＳＣｉ（ｉ＝１，３，５・・・２ｎ－１）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣ（２ｎ－１）まで順次パルスＰ１，Ｐ３・・・Ｐ（２ｎ－１）が出力されていく。また、シフトレジスタ１１０ｇでは、各シフト回路ＳＣｉ（ｉ＝２，４，６・・・２ｎ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ２から最終段のシフト回路ＳＣ（２ｎ）まで順次パルスＰ１，Ｐ２・・・Ｐ（２ｎ）が出力されていく。そして、各シフトレジスタ１１０ｆ・１１０ｇの最終段（単位回路ＳＣ（２ｎ－１）・（２ｎ））ではクリア信号によりリセットされるため、従来のようなダミーの段（ダミーのシフト回路）を省略でき、回路面積を小さくすることができる。
　なお、図３７に示すシフトレジスタ１１０ｆ・１１０ｇでは、ＧＳＰ１およびＧＳＰ２を共通のゲートスタートパルス信号とすることもできる。この場合、例えば図３９においてＧＳＰ１およびＧＳＰ２をそれぞれｔ０で「Ｈ」（アクティブ）となるようにする。また、ＣＬＲ１およびＣＬＲ２を共通のクリア信号とすることもできる。この場合、例えば図３９においてＣＬＲ１およびＣＬＲ２をそれぞれｔｗで「Ｈ」（アクティブ）となるようにする。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
　本表示パネル駆動回路およびシフトレジスタは液晶表示装置に好適である。

Claims (36)

  1. 　信号線選択信号を出力する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備え、外部から同期信号が入力される表示パネル駆動回路であって、
    　上記単位回路には、クロック信号と、スタートパルス信号あるいは他段で生成された信号線選択信号と、クリア信号とが入力され、
    　該クリア信号は、少なくとも同期信号に異常がある場合にアクティブとなり、それ以後は、次の垂直走査期間の開始時まで上記シフトレジスタからパルスが出力されないことを特徴とする表示パネル駆動回路。
  2. 　上記同期信号に基づいて、クロック信号、スタートパルス信号、およびクリア信号が生成されることを特徴とする請求項１記載の表示パネル駆動回路。
  3. 　上記同期信号には、垂直同期信号、水平同期信号、およびデータイネイブル信号の少なくとも１つが含まれることを特徴とする請求項１または２記載の表示パネル駆動回路。
  4. 　同期信号の異常に関わりなく最終段からのパルスが出力された後にも上記クリア信号がアクティブとなることによって、最終段からの信号線選択信号が非アクティブに維持されることを特徴とする請求項１～３のいずれか１項に記載の表示パネル駆動回路。
  5. 　最終段以外の段となる単位回路には、セット用トランジスタと、出力用トランジスタと、リセット用トランジスタと、クリア用トランジスタと、容量とが含まれ、該単位回路においては、
    　セット用トランジスタの制御端子にスタートパルス信号あるいは前段の信号線選択信号が入力され、
    　リセット用トランジスタの制御端子に次段の信号線選択信号が入力され、
    　クリア用トランジスタの制御端子にクリア信号が入力され、
    　出力用トランジスタの第１導通端子にクロック信号が入力され、
    　出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が出力用トランジスタの制御端子と容量の第２電極とに接続され、
    　リセット用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、リセット用トランジスタの第２導通端子が定電位源に接続され、
    　クリア用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、クリア用トランジスタの第２導通端子が定電位源に接続され、
    　出力用トランジスタの第２導通端子が出力端子となっていることを特徴とする請求項１～４のいずれか１項に記載の表示パネル駆動回路。
  6. 　最終段以外の段となる単位回路に、さらに電位供給用トランジスタが含まれ、
    　電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続され、
    　電位供給用トランジスタの制御端子に、次段の信号線選択信号が入力されることを特徴とする請求項５記載の表示パネル駆動回路。
  7. 　最終段以外の段となる単位回路に、さらに電位供給用トランジスタが含まれ、
    　電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続され、
    　電位供給用トランジスタの制御端子に、上記クロック信号とは異なるクロック信号が入力されることを特徴とする請求項５記載の表示パネル駆動回路。
  8. 　最終段となる単位回路には、セット用トランジスタと、出力用トランジスタと、クリア用トランジスタと、容量とが含まれ、該単位回路においては、
    　セット用トランジスタの制御端子に前段の信号線選択信号が入力され、
    　クリア用トランジスタの制御端子にクリア信号が入力され、
    　出力用トランジスタの第１導通端子にクロック信号が入力され、
    　出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が出力用トランジスタの制御端子と容量の第２電極とに接続され、
    　クリア用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、クリア用トランジスタの第２導通端子が定電位源に接続され、
    　出力用トランジスタの第２導通端子が出力端子となっていることを特徴とする請求項５記載の表示パネル駆動回路。
  9. 　最終段となる単位回路に、さらに電位供給用トランジスタが含まれ、
    　電位供給用トランジスタの制御端子に上記クリア信号が入力され、
    　電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続されていることを特徴とする請求項８記載の表示パネル駆動回路。
  10. 　上記クリア信号を、各段からの信号線選択信号が非アクティブとなるタイミングあるいは非アクティブとなっているタイミングでアクティブとすることを特徴とする請求項５に記載の表示パネル駆動回路。
  11. 　上記シフトレジスタには互いに位相が異なる複数のクロック信号が供給され、これらクロック信号それぞれが異なる単位回路の出力用トランジスタに入力されることを特徴とする請求項５に記載の表示パネル駆動回路。
  12. 　上記複数のクロック信号それぞれの非アクティブ期間が一部重なっていることを特徴とする請求項１１に記載の表示パネル駆動回路。
  13. 　上記複数のクロック信号に、位相が半周期分ずれた２つのクロック信号が含まれることを特徴とする請求項１１に記載の表示パネル駆動回路。
  14. 　クリア信号がアクティブとなる期間に、上記複数のクロック信号の少なくとも１つを非アクティブとすることを特徴とする請求項１１記載の表示パネル駆動回路。
  15. 　セット用トランジスタ、出力用トランジスタ、リセット用トランジスタ、およびクリア用トランジスタそれぞれがＮチャネルトランジスタであることを特徴とする請求項５記載の表示パネル駆動回路。
  16. 　セット用トランジスタ、出力用トランジスタ、リセット用トランジスタ、クリア用トランジスタ、および電位供給用トランジスタそれぞれがＮチャネルトランジスタであることを特徴とする請求項６または７に記載の表示パネル駆動回路。
  17. 　上記各トランジスタの第１導通端子がドレイン端子で、第２導通端子がソース端子であることを特徴とする請求項１５に記載の表示パネル駆動回路。
  18. 　上記各トランジスタの第１導通端子がソース端子で、第２導通端子がドレイン端子であることを特徴とする請求項５に記載の表示パネル駆動回路。
  19. 　上記同期信号を用いて上記クロック信号およびスタートパルス信号並びにクリア信号を生成するタイミングコントローラを備えることを特徴とする請求項１に記載の表示パネル駆動回路。
  20. 　上記同期信号の異常を検出する異常検出回路を備え、この検出結果に基づいて上記クリア信号が生成されることを特徴とする請求項１に記載の表示パネル駆動回路。
  21. 　請求項１記載の表示パネル駆動回路と液晶パネルとを備えることを特徴とする液晶表示装置。
  22. 　上記シフトレジスタが液晶パネルにモノリシックに形成されていることを特徴とする請求項２１記載の液晶表示装置。
  23. 　上記液晶パネルはアモルファスシリコンを用いて形成されていることを特徴とする請求項２２記載の液晶表示装置。
  24. 　上記液晶パネルは多結晶シリコンを用いて形成されていることを特徴とする請求項２２記載の液晶表示装置
  25. 　同期信号が入力される表示パネル駆動回路に設けられ、信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタであって、
    　上記単位回路には、クロック信号と、スタートパルス信号あるいは他段で生成された信号線選択信号と、クリア信号とが入力され、
    　該クリア信号は、少なくとも同期信号に異常がある場合にアクティブとなり、それ以後は、次の垂直走査期間の開始時までパルスが出力されないことを特徴とするシフトレジスタ。
  26. 　請求項２５記載のシフトレジスタがモノリシックに形成されていることを特徴とする液晶パネル。
  27. 　信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備え、同期信号が入力される表示装置を駆動するための、表示装置の駆動方法であって、
    　上記単位回路に、クロック信号と、スタートパルス信号あるいは他段で生成された信号線選択信号と、クリア信号とを入力し、
    　該クリア信号を少なくとも同期信号に異常がある場合にアクティブとすることで、それ以後次の垂直走査期間の開始時まで上記シフトレジスタからパルスを出力させないことを特徴とする表示装置の駆動方法。
  28. 　信号線選択信号を出力する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備えた表示パネル駆動回路であって、
    　最終段となる単位回路に、他段で生成された信号線選択信号と、クロック信号と、クリア信号とが入力され、
    　最終段からパルスが出力された後に上記クリア信号がアクティブとなることによって最終段からの信号線選択信号が非アクティブに維持されることを特徴とする表示パネル駆動回路。
  29. 　最終段以外の段となる単位回路には、セット用トランジスタと、出力用トランジスタと、リセット用トランジスタと、容量とが含まれ、該単位回路においては、
    　セット用トランジスタの制御端子にスタートパルス信号あるいは前段の信号線選択信号が入力され、
    　リセット用トランジスタの制御端子に次段の信号線選択信号が入力され、
    　出力用トランジスタの第１導通端子にクロック信号が入力され、
    　出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が出力用トランジスタの制御端子と容量の第２電極とに接続され、
    　リセット用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、リセット用トランジスタの第２導通端子が定電位源に接続され、
    　出力用トランジスタの第２導通端子が出力端子となっていることを特徴とする請求項２８に記載の表示パネル駆動回路。
  30. 　最終段となる単位回路には、セット用トランジスタと、出力用トランジスタと、クリア用トランジスタと、容量とが含まれ、該単位回路においては、
    　セット用トランジスタの制御端子に前段の信号線選択信号が入力され、
    　クリア用トランジスタの制御端子にクリア信号が入力され、
    　出力用トランジスタの第１導通端子にクロック信号が入力され、
    　出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が出力用トランジスタの制御端子と容量の第２電極とに接続され、
    　クリア用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、クリア用トランジスタの第２導通端子が定電位源に接続され、
    　出力用トランジスタの第２導通端子が出力端子となっていることを特徴とする請求項２８記載の表示パネル駆動回路。
  31. 　最終段となる単位回路に、さらに電位供給用トランジスタが含まれ、
    　電位供給用トランジスタの制御端子に上記クリア信号が入力され、
    　電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続されていることを特徴とする請求項３０記載の表示パネル駆動回路。
  32. 　入力されるクロック信号を用いてパルスを出力する単位回路が段状に接続されてなるとともに各段から順次パルスが出力されるシフトレジスタを備え、各単位回路における上記クロック信号の入力端子と出力端子との間に出力用トランジスタを有し、外部から同期信号が入力される表示パネル駆動回路であって、
    　少なくとも上記同期信号に異常がある場合にアクティブとなるクリア信号が生成されて各単位回路に入力され、
    　上記クリア信号がアクティブになると、それ以降次の垂直走査期間の開始時まで各単位回路の出力用トランジスタがＯＦＦされることを特徴とする表示パネル駆動回路。
  33. 　上記クリア信号は、同期信号の異常に関わりなく最終段となる単位回路からパルスが出力された後にもアクティブとなり、それ以降次の垂直走査期間の開始時まで各単位回路の出力用トランジスタがＯＦＦされることを特徴とする請求項３２に記載の表示パネル駆動回路。
  34. 　上記クリア信号は、上記パルスが出力されていないタイミングあるいはパルスが非アクティブ化するタイミングでアクティブとなることを特徴とする請求項３２に記載の表示パネル駆動回路。
  35. 　表示パネル駆動回路に設けられ、信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタであって、
    　最終段となる単位回路に、他段で生成された信号線選択信号と、クロック信号と、クリア信号とが入力され、
    　最終段からパルスが出力された後に上記クリア信号がアクティブとなることによって最終段からの信号線選択信号が非アクティブに維持されることを特徴とするシフトレジスタ。
  36. 　信号線選択信号を生成する単位回路が段状に接続されてなるとともに、信号線選択信号が一定期間アクティブとなることで形成されるパルスが初段から順に最終段まで出力されるシフトレジスタを備える表示装置を駆動するための、表示装置の駆動方法であって、
    　最終段となる単位回路に、他段で生成された信号線選択信号と、クロック信号と、クリア信号とを入力し、
    　最終段からパルスが出力された後に上記クリア信号をアクティブとすることによって最終段からの信号線選択信号を非アクティブに維持することを特徴とする表示装置の駆動方法。
PCT/JP2008/072931 2008-03-19 2008-12-17 表示パネル駆動回路、液晶表示装置、シフトレジスタ、液晶パネル、表示装置の駆動方法 WO2009116214A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
US12/736,121 US8952880B2 (en) 2008-03-19 2008-12-17 Shift register and liquid crystal display device for detecting anomalous sync signal
JP2010503747A JP5318852B2 (ja) 2008-03-19 2008-12-17 表示パネル駆動回路、液晶表示装置
EP08873495A EP2256721A4 (en) 2008-03-19 2008-12-17 DISPLAY TOUCH SCREEN, LIQUID CRYSTAL DISPLAY ARRANGEMENT, SHIFT REGISTER, LIQUID CRYSTAL SCREEN AND DISPLAY ARRANGEMENT PROCESS
BRPI0822355-6A BRPI0822355A2 (pt) 2008-03-19 2008-12-17 Circuito de excitação de painel de display, dispositivo de display de cristal líquido, registro de deslocamento, painel de cristal líquido, e método de excitação de dispositivo de display.
CN200880128102.4A CN101971242B (zh) 2008-03-19 2008-12-17 显示面板驱动电路、液晶显示装置、移位寄存器、液晶面板、以及显示装置的驱动方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-072420 2008-03-19
JP2008072420 2008-03-19

Publications (1)

Publication Number Publication Date
WO2009116214A1 true WO2009116214A1 (ja) 2009-09-24

Family

ID=41090630

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2008/072931 WO2009116214A1 (ja) 2008-03-19 2008-12-17 表示パネル駆動回路、液晶表示装置、シフトレジスタ、液晶パネル、表示装置の駆動方法

Country Status (7)

Country Link
US (1) US8952880B2 (ja)
EP (1) EP2256721A4 (ja)
JP (1) JP5318852B2 (ja)
CN (1) CN101971242B (ja)
BR (1) BRPI0822355A2 (ja)
RU (1) RU2455707C2 (ja)
WO (1) WO2009116214A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074316A1 (ja) * 2009-12-15 2011-06-23 シャープ株式会社 走査信号線駆動回路およびそれを備えた表示装置
CN102270437A (zh) * 2010-06-07 2011-12-07 乐金显示有限公司 液晶显示设备及其驱动方法
JP2013160999A (ja) * 2012-02-07 2013-08-19 Sharp Corp 駆動制御装置、それを備える表示装置、および駆動制御方法
CN103268757A (zh) * 2012-06-29 2013-08-28 上海天马微电子有限公司 一种液晶显示面板的栅极驱动模组及液晶显示面板
CN103543344A (zh) * 2012-07-10 2014-01-29 上海斐讯数据通信技术有限公司 一种解决电容屏失效的方法及电容屏异常侦测电路
CN103730093A (zh) * 2013-12-26 2014-04-16 深圳市华星光电技术有限公司 一种阵列基板驱动电路、阵列基板及相应的液晶显示器
JP2016014808A (ja) * 2014-07-03 2016-01-28 Ｎｌｔテクノロジー株式会社 タイミングコントローラ及び表示装置
CN109952607A (zh) * 2016-08-05 2019-06-28 堺显示器制品株式会社 驱动电路以及显示装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011036911A1 (ja) * 2009-09-25 2011-03-31 シャープ株式会社 液晶表示装置
CN102598144B (zh) * 2009-11-04 2015-10-07 夏普株式会社 移位寄存器、具备其的扫描信号线驱动电路和显示装置
JP5127986B2 (ja) * 2009-11-04 2013-01-23 シャープ株式会社 シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
US20130063404A1 (en) * 2011-09-13 2013-03-14 Abbas Jamshidi Roudbari Driver Circuitry for Displays
CN102789770B (zh) * 2012-07-20 2014-04-16 北京京东方光电科技有限公司 一种goa复位电路、阵列基板及显示器
JPWO2014208123A1 (ja) * 2013-06-28 2017-02-23 シャープ株式会社 単位シフトレジスタ回路、シフトレジスタ回路、単位シフトレジスタ回路の制御方法及び表示装置
JP6245422B2 (ja) * 2013-07-24 2017-12-13 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 走査回路、及び表示装置
US9406282B2 (en) * 2014-05-12 2016-08-02 Apple Inc. Display protection for invalid timing signals
US10419976B2 (en) * 2016-02-19 2019-09-17 At&T Mobility Ii Llc Generating and providing relative quality of service indicators
CN105913822B (zh) * 2016-06-23 2018-07-17 京东方科技集团股份有限公司 Goa信号判断电路及判断方法、栅极驱动电路及显示装置
KR102578838B1 (ko) * 2016-09-30 2023-09-18 엘지디스플레이 주식회사 게이트 구동부 및 이를 포함하는 표시장치
US10515592B2 (en) 2017-10-23 2019-12-24 Samsung Electronics Co., Ltd. Display device and a method of driving a gate driver
CN108922464A (zh) * 2018-08-10 2018-11-30 苏州噜噜猫软件科技有限公司 液晶显示装置及其扫描检测方法
TWI748798B (zh) * 2019-12-20 2021-12-01 瑞鼎科技股份有限公司 顯示裝置、顯示驅動電路及顯示驅動方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999040561A1 (en) * 1998-02-09 1999-08-12 Seiko Epson Corporation Electro-optical device and method for driving the same, liquid crystal device and method for driving the same, circuit for driving electro-optical device, and electronic device
JP2001273785A (ja) 2000-03-29 2001-10-05 Casio Comput Co Ltd シフトレジスタ及び電子装置
JP2003167545A (ja) 2001-11-30 2003-06-13 Sharp Corp 画像表示用信号の異常検出方法および画像表示装置
JP2006024350A (ja) 2004-06-30 2006-01-26 Samsung Electronics Co Ltd シフトレジスタ、それを有する表示装置、及び、そのシフトレジスタの駆動方法
JP2007114771A (ja) 2005-10-18 2007-05-10 Samsung Electronics Co Ltd ゲート駆動回路及びこれを備える液晶表示装置
JP2007202126A (ja) * 2005-12-28 2007-08-09 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置、及び電子機器

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63288499A (ja) * 1987-05-20 1988-11-25 Fujitsu Ltd リセット回路
JP2653177B2 (ja) * 1989-06-22 1997-09-10 日産自動車株式会社 雑音除去回路
JPH0748148B2 (ja) * 1991-01-25 1995-05-24 インターナショナル・ビジネス・マシーンズ・コーポレイション 液晶表示コントローラ、液晶表示装置、及び情報処理装置
US5313222A (en) * 1992-12-24 1994-05-17 Yuen Foong Yu H. K. Co., Ltd. Select driver circuit for an LCD display
US5949398A (en) 1996-04-12 1999-09-07 Thomson Multimedia S.A. Select line driver for a display matrix with toggling backplane
JP2001134244A (ja) * 1999-11-09 2001-05-18 Toshiba Corp 平面表示装置及びその駆動方法
JP2002268602A (ja) 2001-03-12 2002-09-20 Canon Inc 駆動装置、駆動方法及び画像形成装置
JP4904641B2 (ja) * 2001-07-13 2012-03-28 日本電気株式会社 液晶表示制御回路
KR100927013B1 (ko) * 2002-11-22 2009-11-16 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
JP3726910B2 (ja) * 2003-07-18 2005-12-14 セイコーエプソン株式会社 表示ドライバ及び電気光学装置
JP3744924B2 (ja) * 2003-12-19 2006-02-15 セイコーエプソン株式会社 表示コントローラ、表示システム及び表示制御方法
US7382362B2 (en) * 2004-03-03 2008-06-03 Genesis Microchip Inc. Apparatus and method for processing synch signals in graphic controllers
US20050195150A1 (en) * 2004-03-03 2005-09-08 Sharp Kabushiki Kaisha Display panel and display device
JP4672323B2 (ja) * 2004-09-30 2011-04-20 東芝モバイルディスプレイ株式会社 平面型表示装置
JP4617132B2 (ja) * 2004-10-15 2011-01-19 シャープ株式会社 液晶表示装置及び液晶表示装置における誤動作防止方法
CN2763945Y (zh) * 2004-11-26 2006-03-08 鸿富锦精密工业（深圳）有限公司 移位寄存系统和显示装置驱动电路
KR101152129B1 (ko) * 2005-06-23 2012-06-15 삼성전자주식회사 표시 장치용 시프트 레지스터 및 이를 포함하는 표시 장치
KR101081765B1 (ko) * 2005-11-28 2011-11-09 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
US7432737B2 (en) * 2005-12-28 2008-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
KR101281667B1 (ko) * 2006-05-11 2013-07-03 엘지디스플레이 주식회사 액정표시장치의 소프트 페일 처리 회로 및 방법
KR101296624B1 (ko) * 2006-06-26 2013-08-14 엘지디스플레이 주식회사 액정 표시장치의 구동장치와 그 구동방법
TWI345195B (en) 2006-09-01 2011-07-11 Au Optronics Corp Control circuit for releasing residual charges
KR101344835B1 (ko) * 2006-12-11 2013-12-26 삼성디스플레이 주식회사 게이트 구동 신호 지연을 감소시키는 방법 및 액정 표시장치
JP2008241828A (ja) 2007-03-26 2008-10-09 Hitachi Displays Ltd 表示装置
JP2009109955A (ja) 2007-11-01 2009-05-21 Mitsubishi Electric Corp マトリクス表示装置用タイミングコントローラ、及びこれを採用した液晶表示装置
KR101385206B1 (ko) * 2008-01-07 2014-04-14 삼성디스플레이 주식회사 게이트 드라이버, 그 구동 방법 및 이를 구비하는 표시장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999040561A1 (en) * 1998-02-09 1999-08-12 Seiko Epson Corporation Electro-optical device and method for driving the same, liquid crystal device and method for driving the same, circuit for driving electro-optical device, and electronic device
JP2001273785A (ja) 2000-03-29 2001-10-05 Casio Comput Co Ltd シフトレジスタ及び電子装置
JP2003167545A (ja) 2001-11-30 2003-06-13 Sharp Corp 画像表示用信号の異常検出方法および画像表示装置
JP2006024350A (ja) 2004-06-30 2006-01-26 Samsung Electronics Co Ltd シフトレジスタ、それを有する表示装置、及び、そのシフトレジスタの駆動方法
JP2007114771A (ja) 2005-10-18 2007-05-10 Samsung Electronics Co Ltd ゲート駆動回路及びこれを備える液晶表示装置
JP2007202126A (ja) * 2005-12-28 2007-08-09 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置、及び電子機器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2256721A4 *

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2514903C2 (ru) * 2009-12-15 2014-05-10 Шарп Кабусики Кайся Схема возбуждения линий сигнала сканирования и устройство отображения, включающее в себя данную схему
EP2515290A1 (en) * 2009-12-15 2012-10-24 Sharp Kabushiki Kaisha Scan signal line driver circuit and display apparatus having same
JP5132818B2 (ja) * 2009-12-15 2013-01-30 シャープ株式会社 走査信号線駆動回路およびそれを備えた表示装置
US8508460B2 (en) 2009-12-15 2013-08-13 Sharp Kabushiki Kaisha Scanning signal line drive circuit and display device including the same
WO2011074316A1 (ja) * 2009-12-15 2011-06-23 シャープ株式会社 走査信号線駆動回路およびそれを備えた表示装置
EP2515290A4 (en) * 2009-12-15 2014-03-12 Sharp Kk SCANNING SIGNAL LINE SWITCHING AND DISPLAY DEVICE THEREFOR
CN102270437A (zh) * 2010-06-07 2011-12-07 乐金显示有限公司 液晶显示设备及其驱动方法
US8730143B2 (en) 2010-06-07 2014-05-20 Lg Display Co., Ltd. Liquid crystal display device and method for driving the same
JP2013160999A (ja) * 2012-02-07 2013-08-19 Sharp Corp 駆動制御装置、それを備える表示装置、および駆動制御方法
CN103268757A (zh) * 2012-06-29 2013-08-28 上海天马微电子有限公司 一种液晶显示面板的栅极驱动模组及液晶显示面板
CN103543344A (zh) * 2012-07-10 2014-01-29 上海斐讯数据通信技术有限公司 一种解决电容屏失效的方法及电容屏异常侦测电路
CN103730093A (zh) * 2013-12-26 2014-04-16 深圳市华星光电技术有限公司 一种阵列基板驱动电路、阵列基板及相应的液晶显示器
JP2016014808A (ja) * 2014-07-03 2016-01-28 Ｎｌｔテクノロジー株式会社 タイミングコントローラ及び表示装置
CN109952607A (zh) * 2016-08-05 2019-06-28 堺显示器制品株式会社 驱动电路以及显示装置
CN109952607B (zh) * 2016-08-05 2021-08-24 堺显示器制品株式会社 驱动电路以及显示装置

Also Published As

Publication number Publication date
CN101971242A (zh) 2011-02-09
US8952880B2 (en) 2015-02-10
US20110018845A1 (en) 2011-01-27
EP2256721A4 (en) 2012-07-04
JP5318852B2 (ja) 2013-10-16
CN101971242B (zh) 2013-04-10
EP2256721A1 (en) 2010-12-01
RU2455707C2 (ru) 2012-07-10
BRPI0822355A2 (pt) 2015-06-16
JPWO2009116214A1 (ja) 2011-07-21
RU2010140797A (ru) 2012-04-27

Similar Documents

Publication Publication Date Title
JP5318852B2 (ja) 表示パネル駆動回路、液晶表示装置
WO2009116211A1 (ja) 表示パネル駆動回路、液晶表示装置、表示パネルの駆動方法
WO2009116207A1 (ja) 表示パネル駆動回路、液晶表示装置、表示パネルの駆動方法
KR101848472B1 (ko) 표시 패널 및 표시 패널에 집적된 구동 장치
JP6305709B2 (ja) 表示パネル
TWI416486B (zh) 閘極驅動器及其操作方法
EP2343710B1 (en) Bidirectional shifter register and method of driving same
JP4468319B2 (ja) 走査駆動回路とこれを利用した有機電界発光装置
WO2011148658A1 (ja) 走査信号線駆動回路およびそれを備えた表示装置
KR20130107528A (ko) 게이트 구동 회로 및 이를 이용한 표시 장치
TW201824287A (zh) 移位暫存器與採用其之閘極驅動電路
US20160240159A1 (en) Shift register and display device
CN107533866B (zh) 移位寄存器
WO2017206751A1 (zh) Goa单元电路及其驱动方法、goa电路
KR20170078924A (ko) 게이트 구동 회로 및 이를 포함하는 표시 장치
JP2006344306A (ja) シフトレジスタ
JP2009223051A (ja) 表示装置および表示装置の駆動方法
KR101097351B1 (ko) 주사 구동 회로 및 이를 이용한 표시 장치
JP2005149691A (ja) シフトレジスタ回路
CN110688024A (zh) 移位寄存器及具有移位寄存器的触控显示装置
TWI552137B (zh) 閘極驅動電路及其移位暫存器
WO2013002229A1 (ja) シフトレジスタ、走査信号線駆動回路、表示パネル、及び表示装置
KR102135928B1 (ko) 쉬프트 레지스터 및 그 제조방법, 그리고 쉬프트 레지스터를 이용한 영상 표시장치
KR101926522B1 (ko) 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치
KR101585252B1 (ko) 액정표시장치 구동방법

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200880128102.4

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08873495

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2010503747

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 2008873495

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 5933/CHENP/2010

Country of ref document: IN

WWE Wipo information: entry into national phase

Ref document number: 12736121

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2010140797

Country of ref document: RU

ENP Entry into the national phase

Ref document number: PI0822355

Country of ref document: BR

Kind code of ref document: A2

Effective date: 20100917