WO2009116207A1 - 表示パネル駆動回路、液晶表示装置、表示パネルの駆動方法 - Google Patents

表示パネル駆動回路、液晶表示装置、表示パネルの駆動方法 Download PDF

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WO2009116207A1
WO2009116207A1 PCT/JP2008/072041 JP2008072041W WO2009116207A1 WO 2009116207 A1 WO2009116207 A1 WO 2009116207A1 JP 2008072041 W JP2008072041 W JP 2008072041W WO 2009116207 A1 WO2009116207 A1 WO 2009116207A1
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transistor
signal
terminal
display panel
node
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PCT/JP2008/072041
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裕己 太田
秀樹 森井
明久 岩本
隆行 水永
正浩 廣兼
Original Assignee
シャープ株式会社
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Definitions

  • the present invention relates to a driving circuit and a driving method for a display panel (for example, a liquid crystal panel).
  • FIG. 13 is a circuit diagram showing a conventional shift register used for a gate driver of a liquid crystal display device.
  • the node qf1 is connected to the output terminal of the gate start pulse signal GSP
  • the node qb1 is connected to the node qo2 of the shift circuit sc2
  • the node CKA1 is supplied with the first clock signal.
  • a gate-on pulse signal (signal line selection signal) g1 is output from the node qo1 and connected to one clock line CKL1.
  • the node qfi is connected to the node fo (i ⁇ 1) of the shift circuit sc (i ⁇ 1)
  • the node qbi is connected to the shift circuit sc.
  • (I + 1) is connected to the node qo (i + 1), the node CKAi is connected to the first clock line CKL1 or the second clock line CKL2 to which the second clock signal is supplied, and a gate-on pulse signal (signal) is supplied from the node qoi.
  • a line selection signal (gi) is output. If i is an odd number, the node CKAi is connected to the first clock line CKL1, and if i is an even number, the node CKAi is connected to the second clock line CKL2.
  • the node qfm is connected to the node qo (m ⁇ 1) of the shift circuit sc (m ⁇ 1)
  • the node qbm is connected to the node qod of the dummy shift circuit scd
  • the node CKAm is A gate-on pulse signal (signal line selection signal) gm is output from the node qom, connected to the first clock line CKL1 or the second clock line CKL2. If m is an odd number, the node CKAi is connected to the first clock line CKL1, and if m is an even number, the node CKAi is connected to the second clock line CKL2.
  • the node qfd is connected to the node qom of the shift circuit scm, and the node CKAd is connected to the first clock line CKL1 or the second clock line CKL2. If m is an odd number, the node CKAd is connected to the second clock line CKL2, and if m is an even number, the node CKAd is connected to the first clock line CKL1.
  • the first clock signal CK1 and the second clock signal CK2 both have an "H (High)” (active) period in one cycle of one clock period and an "L (Low)” (inactive) period of one clock period. Yes, one of CK1 and CK2 is activated (rises), and the other is deactivated (falls).
  • the first clock signal CK1 is output to the node qo1 due to the potential rise of the node qf1 due to the activation of the gate start pulse signal GSP, and the gate-on pulse signal g1 becomes active.
  • the second clock signal CK2 is output to the node qo2 due to the potential rise of the node qf2 due to the activation of the gate on pulse signal g1, and the gate on pulse signal g2 becomes active. .
  • the first clock signal CK1 is not output to the node qo1 by the activation of the gate-on pulse signal g2, and the low-potential power supply potential is supplied to the node qo1. Therefore, the gate-on pulse signal g1 is deactivated after being active for a certain period, and the pulse P1 is formed.
  • the clock signal (CK1 or CK2) is supplied to the node qoi by the potential rise of the node qfi due to the activation of the gate-on pulse signal g (i ⁇ 1). Is output, and the gate-on pulse signal gi becomes active.
  • the clock signal (CK2 or CK1) is output to the node qo (i + 1) due to the potential rise of the node qf (i + 1) due to the activation of the gate-on pulse signal gi.
  • the gate-on pulse signal g (i + 1) becomes active.
  • the activation of the gate-on pulse signal g (i + 1) makes the clock signal not output to the node qoi and supplies the low potential side power supply potential to the node qoi. Therefore, the gate-on pulse signal gi is deactivated after being activated for a certain period, and the pulse Pi is formed.
  • the clock signal (CK1 or CK2) is output to the node qom due to the potential rise of the node qfm due to the activation of the gate on pulse signal g (m ⁇ 1), and the gate on pulse signal gm Become active.
  • the clock signal (CK2 or CK1) is output to the node qod (the potential of the node qod is increased) due to the potential increase of the node qfd due to the activation of the gate-on pulse signal gm. ) State.
  • the gate-on pulse signal gm is activated after a certain period of time and then deactivated to form a pulse Pm.
  • the inventors of the present invention abnormally detect the gate-on pulse signal (for example, the waveform of the inactive period). (Disturbance) was likely to occur. This is considered to be caused by noise (ringing) generated in the shift circuit when the clock signal rises or falls.
  • the present invention proposes a display panel driving circuit and a display panel driving method in which an abnormality of the gate-on pulse signal (for example, potential fluctuation at the time of inactivity) hardly occurs.
  • an abnormality of the gate-on pulse signal for example, potential fluctuation at the time of inactivity
  • a display panel driving circuit is a display panel driving circuit including a shift register in which unit circuits for outputting a signal line selection signal are connected in stages.
  • the unit circuit includes a clock signal and a start signal.
  • a pulse signal or a signal line selection signal output from another stage is input, and the clock signal is characterized in that a rising portion associated with activation or a falling portion associated with activation is inclined.
  • the start pulse signal may be configured such that the rising part accompanying activation or the falling part accompanying activation is inclined.
  • the signal line selection signal may be configured such that the rising portion associated with activation or the falling portion associated with activation is inclined.
  • a clear signal is input to the unit circuit as the final stage, and the clear signal may be configured such that the rising part accompanying activation or the falling part accompanying activation is inclined. .
  • the clock signal can be configured such that the return portion after activation is also inclined.
  • the start pulse signal may be inclined at the return portion after activation.
  • the signal line selection signal can be configured such that the return portion after activation is also inclined.
  • the clear signal may be inclined at the return portion after activation.
  • the unit circuit other than the final stage includes a set transistor, an output transistor, a reset transistor, a potential supply transistor, and a capacitor.
  • the above-mentioned start pulse signal or the previous signal line selection signal is input to the control terminal of the setting transistor, the next signal line selection signal is input to the control terminal of the reset transistor, and the first conduction terminal of the output transistor
  • the clock signal is input to the control terminal of the potential supply transistor, a clock signal different from the clock signal is input, the second conduction terminal of the output transistor is connected to the first electrode of the capacitor, and the setting transistor
  • the control terminal and the first conduction terminal are connected, and the second conduction of the setting transistor
  • the child is connected to the control terminal of the output transistor and the second electrode of the capacitor, the first conduction terminal of the reset transistor is connected to the control terminal of the output transistor, and the second conduction terminal of the reset transistor is Connected to the constant potential source, the first conduction terminal of the potential supply transistor is connected to the second conduction terminal of the output transistor, and the second
  • a configuration in which the second conduction terminal of the transistor is an output terminal may be employed.
  • one of the source terminal and the drain terminal of the transistor is referred to as a first conduction terminal, and the other is referred to as a second conduction terminal.
  • the first conduction terminal of all the transistors is the drain terminal.
  • the first conduction terminal of all transistors may be the source terminal, or the first conduction terminal of any transistor may be the drain terminal and the first conduction terminal of the remaining transistors may be the source terminal. sell.
  • the unit circuit as the final stage includes a set transistor, an output transistor, a reset transistor, a potential supply transistor, and a capacitor.
  • the signal line selection signal of the previous stage is input to the control terminal of the transistor for transistor, the clear signal is input to the control terminal of the reset transistor, the clock signal is input to the first conduction terminal of the output transistor, and the potential supply transistor
  • a clock signal different from the clock signal is input to the control terminal, the second conduction terminal of the output transistor is connected to the first electrode of the capacitor, and the control terminal and the first conduction terminal of the setting transistor are connected.
  • the second conduction terminal of the setting transistor is connected to the control terminal of the output transistor and the second of the capacitor.
  • the first conduction terminal of the resetting transistor is connected to the control terminal of the output transistor, and the second conduction terminal of the resetting transistor is connected to the constant potential source.
  • the conduction terminal is connected to the second conduction terminal of the output transistor, the second conduction terminal of the potential supply transistor is connected to the constant potential source, and the second conduction terminal of the output transistor is the output terminal It can also be.
  • this display panel driving circuit two or more clock signals having different phases are supplied to the shift register, and one of the two clock signals is input to a unit circuit that is an odd number, and the other is a unit that is an even number. It can also be configured to be input to the circuit.
  • the display panel driving circuit may be configured such that the phases of the two clock signals are shifted from each other by a half cycle.
  • each of the set transistor, the output transistor, the reset transistor, and the potential supply transistor may be an N-channel transistor.
  • the first conduction terminal of each transistor is a drain terminal
  • the second conduction terminal is a source terminal.
  • each transistor in which the first conduction terminal is a source terminal and the second conduction terminal is a drain terminal it is also possible to use each transistor in which the first conduction terminal is a source terminal and the second conduction terminal is a drain terminal.
  • the display panel drive circuit may include a timing controller that generates the clock signal and the start pulse signal (and further a clear signal as necessary) based on the input synchronization signal.
  • the display panel drive circuit may be configured to include a slope circuit for inclining the rising part accompanying the activation of the clock signal or the falling part accompanying the activation.
  • This liquid crystal display device includes the display panel driving circuit and a liquid crystal panel.
  • the shift register may be monolithically formed on the liquid crystal panel.
  • the liquid crystal panel may be formed using amorphous silicon. Further, the liquid crystal panel may be formed using polycrystalline silicon.
  • a display panel driving method is a display panel driving method including a shift register in which unit circuits for outputting a signal line selection signal are connected in stages, the unit circuit including a clock signal, A start pulse signal or a signal line selection signal output from another stage is input, and a rising portion associated with activation of the clock signal or a falling portion associated with activation is inclined.
  • the display panel driving circuit of the present invention it is possible to reduce noise (ringing) in the circuit that is caused by the activation of the clock signal. As a result, abnormalities in the gate-on pulse signal (for example, potential fluctuation during inactive) can be suppressed.
  • FIG. 3 is a timing chart showing the operation of the present shift register. It is a block diagram which shows the structure of this shift register.
  • (A) (b) is a circuit diagram which shows the structure of each stage (unit circuit) of a shift register. It is a circuit diagram which shows the structure of this shift register. It is a circuit diagram which shows the other structure of this shift register.
  • (A) and (b) are circuit diagrams which show the unit circuit structure of the shift register of FIG. 6 is a timing chart showing the operation of the shift register of FIG. It is a block diagram which shows the structure of this liquid crystal display device.
  • (A) and (b) are circuit diagrams which show the structure of a slope circuit.
  • FIG. 11 is a block diagram illustrating another configuration of the display panel drive circuit.
  • (A)-(c) is a wave form diagram of the clock signal input into the shift register of this display panel drive circuit.
  • (A) * (b) is a wave form diagram of the clock signal input into the shift register of this display panel drive circuit. It is a block diagram which shows the structure of the conventional ft register. 14 is a timing chart illustrating an operation of the shift register of FIG.
  • Liquid crystal display device (display device) 3 Liquid crystal panel 10a Shift register 10f Shift register 10g Shift register 11 Display panel drive circuit 13 Slope circuit GSP Gate start pulse signal G1 to Gm Gate on pulse (signal line selection signal) SC1 to SCm Shift circuit (unit circuit) GSP gate start pulse CK1 first clock signal CK2 second clock signal CK3 third clock signal CK4 fourth clock signal CLR clear signal Tra setting transistor Trb output transistor Trd resetting transistor Tre to Trg potential supply transistor ⁇ for activation Accompanying rise part ⁇ return part
  • FIGS. 1 to 12 An embodiment of the present invention will be described with reference to FIGS. 1 to 12 as follows.
  • FIG. 8 is a block diagram showing the configuration of the present liquid crystal display device.
  • the liquid crystal display device 1 includes a liquid crystal panel 3, a gate driver 5, a source driver 6, a timing controller 7, and a data processing circuit 8.
  • the gate driver 5 is provided with a shift register 10 and a level shifter 4 having a slope circuit 13, and a liquid crystal panel drive circuit 11 is configured by the gate driver 5 and the timing controller 7.
  • the liquid crystal panel 3 is provided with a scanning signal line 16 driven by a gate driver 5, a data signal line 15 driven by a source driver 6, a pixel P, a storage capacitor wiring (not shown), and the like, and a shift register. 10 is formed monolithically.
  • Each pixel P is provided with a transistor (TFT) connected to the scanning signal line 16 and the data signal line 15 and a pixel electrode connected to the transistor.
  • TFT transistor
  • amorphous silicon, polycrystalline silicon (for example, CG silicon) or the like is used to form the transistors of each pixel and the transistors of the shift register.
  • the vertical synchronization signal VSYNC, the horizontal synchronization signal HSYNC, and the data enable signal DE, which are synchronization signals, are input to the timing controller 7 from the outside of the liquid crystal display device 1. Further, video data (RGB digital data) is input to the data processing circuit 8 from the outside of the liquid crystal display device 1.
  • the timing controller 7 generates a plurality of source clock signals (ck1, ck2, etc.), a source clear signal (clr), and a source gate start pulse signal (gsp) based on each synchronization signal.
  • the source clock signal (ck1, ck2, etc.) and the source gate start pulse signal (gsp) are level-shifted by the level shifter 6 and the rising part and the return part accompanying the activation are inclined, and the clock signal (CK1,. CK2 etc.) and a gate start pulse signal (GSP).
  • the source clear signal (clr) is level-shifted by the level shifter 6 to become a clear signal (CLR).
  • the source clear signal (clr) may be level-shifted and the rising portion and the returning portion associated with activation may be inclined.
  • the timing controller 7 outputs a control signal to the data processing circuit 8 and outputs a source timing signal to the source driver 6 based on the input synchronization signals (VSYNC, HSYNC, and DE).
  • the clock signal (CKA / CKB, etc.), the clear signal (CLR), and the gate start pulse signal (GSP) are input to the shift register 10.
  • the clear signal (CLR) is a signal for resetting the final stage of the shift register.
  • the shift register 10 generates a gate-on pulse signal using these signals (CKA, CKB, etc., CLR, GSP) and outputs it to the scanning signal line of the liquid crystal panel 3.
  • the shift register 10 has a shift circuit that outputs a gate-on pulse signal connected in stages.
  • the gate-on pulse signal of each stage (shift circuit) is sequentially activated for a certain period, and sequentially pulses from the first stage to the last stage (on pulse). Will be output. In the liquid crystal panel 3, scanning signal lines are sequentially selected by the pulses.
  • the data processing circuit 8 performs predetermined processing on the video data and outputs a data signal to the source driver 6 based on a control signal from the timing controller 7.
  • the source driver 6 generates a signal potential using the data signal from the data processing circuit 8 and the source timing signal from the timing controller 7, and outputs it to the data signal line of the liquid crystal panel 3. This signal potential is written to the pixel electrode of the pixel via the transistor of each pixel.
  • FIG. 2 shows the configuration of the shift register 10a according to the first embodiment.
  • the node Qf1 is connected to the GSP output terminal RO of the level shifter (see FIG. 8)
  • the node Qb1 is connected to the node Qo2 of the shift circuit SC2
  • the node CKA1 is connected to the first clock signal CK1. Is connected to the first clock line CKL1 to which is supplied
  • the node CKB1 is connected to the second clock line CKL2 to which the second clock signal CK2 is supplied
  • the gate-on pulse signal (signal line selection signal) G1 is supplied from the node Qo1. Is output.
  • node Qfi is connected to node Qo (i ⁇ 1) of shift circuit SC (i ⁇ 1), and node Qbi is connected to shift circuit SC (i + 1). If the node Qo (i + 1) is connected and i is an odd number, the node CKAi is connected to the first clock line CKL1 and the node CKBi is connected to the second clock line CKL2, and if i is an even number, the node CKAi is connected to the second clock line CKL2, and the node CKBi is connected to the first clock line CKL1, and a gate-on pulse signal (signal line selection signal) Gi is output from the node Qoi.
  • the node Qfm is connected to the node Qo (m ⁇ 1) of the shift circuit SC (m ⁇ 1), the node CKAm is connected to the second clock line CKL2, and the node CKBm is connected to the first clock.
  • the node CL is connected to the line CKL1
  • the node CL is connected to the clear line CLRL
  • a gate-on pulse signal (signal line selection signal) Gm is output from the node Qom.
  • the transistors Tra, Trb, Trd, and Tre are N-channel transistors, and the capacitor C may be a parasitic capacitor.
  • the source terminal of Trb is connected to the first electrode of the capacitor C, the gate terminal (control terminal) and drain terminal of Tra are connected, and the source terminal of Tra is connected to the gate terminal of Trb and the first terminal of the capacitor C. Connected to two electrodes. Further, the drain terminal of Trd is connected to the gate terminal of Trb, and the source terminal of Trd is connected to the low potential side power supply Vss. Further, the drain terminal of Tre is connected to the source terminal of Trb, and the source terminal of Tre is connected to the low potential side power source Vss.
  • the control terminal of Tra is connected to node Qfi
  • the drain terminal of Trb is connected to node CKAi
  • the gate terminal of Tre is connected to node CKBi
  • the gate terminal of Trd is connected to node Qbi
  • the source terminal of Trb Is connected to the node Qoi.
  • a node netAi is a connection point of the source terminal of Tra, the second electrode of the capacitor C, and the gate terminal of Trb.
  • FIG. 3B is a circuit diagram showing a specific configuration of SCm.
  • SCm includes a setting transistor Tra, an output transistor Trb, a reset transistor Trd, a potential supply transistor Tre, and a capacitor C.
  • the transistors Tra, Trb, Trd, and Tre are N-channel transistors, and the capacitor C may be a parasitic capacitor.
  • the source terminal of Trb is connected to the first electrode of the capacitor C, the gate terminal (control terminal) and drain terminal of Tra are connected, and the source terminal of Tra is connected to the gate terminal of Trb and the first terminal of the capacitor C. Connected to two electrodes. Further, the drain terminal of Trd is connected to the gate terminal of Trb, and the source terminal of Trd is connected to the low potential side power supply Vss. Further, the drain terminal of Tre is connected to the source terminal of Trb, and the source terminal of Tre is connected to the low potential side power source Vss.
  • the control terminal of Tra is connected to node Qfm, the drain terminal of Trb is connected to node CKAm, the gate terminal of Trd is connected to node CL, the gate terminal of Tre is connected to node CKBm, and the source terminal of Trb Is connected to the node Qom.
  • a connection point of the source terminal of Tra, the second electrode of the capacitor C, and the gate terminal of Trb is a node netAm.
  • both the first clock signal CK1 and the second clock signal CK2 have an "H" (active) period in one cycle of one clock period, an "L” (inactive) period of one clock period, and CK1 and CK2 Synchronously with the fall of one, the other rises.
  • CK1 and CK2 both have a rising portion ⁇ and a returning portion ⁇ inclined due to activation.
  • Trb of SC1 is also turned on and CK1 is output to Qo1.
  • GSP falls gently (deactivates) and becomes “L”, but the potential of netA1 does not drop due to the capacitance C of SC1, and Trb of SC1 remains on. It is. For this reason, G1 is also activated and becomes “H” by the gentle rise of CK1. At this time, the potential of netA1 is boosted to a potential higher than “H” by the capacitor C. Thereby, G1 having a sufficient amplitude (potential) is obtained.
  • Trb of SC2 is also turned on and CK2 is output to Qo2. That is, G2 remains “L”.
  • the gate terminal of the transistor Trb is “L”.
  • the gate-on pulse signal Gi is inactive. Abnormalities such as disturbance of the potential at the time may occur.
  • the shift register generally has a problem that as the stage advances (in the shift direction), the waveform of the gate-on pulse signal Gi becomes dull or its active potential decreases. Therefore, as shown in FIG. 10, the first clock signal CK1 (x) and the second clock signal CK2 (x) are input to the first half of the shift register, and the first clock is input to the second half of the shift register.
  • the signal CK1 (y) and the second clock signal CK2 (y) are input, CK1 (x) and CK2 (x) have waveforms as shown in FIG. 11A, and CK1 (y) and CK2 (y) are shown in FIG. 11 (b), and the slope amount can be changed between the first half and the second half (assuming the phase is the same).
  • the slope amount of the clock signal input to the second half stage is made smaller than the slope amount of the clock signal input to the first half stage.
  • CK1 (x) and CK2 (x) have waveforms as shown in FIG. 11 (a)
  • CK1 (y) and CK2 (y) have waveforms as shown in FIG. 11 (c). It is also possible to change the pulse height between stages (assuming the phase is the same). In this case, the pulse height of the clock signal input to the second half stage is set larger than the pulse height of the clock signal input to the first half stage.
  • each clock signal a signal in which only a rising portion due to activation is inclined and a return portion (falling portion) is not inclined may be used. it can.
  • a signal in which a falling portion and a returning portion (rising portion) associated with activation are inclined as illustrated in FIG. 12B can be used in accordance with the polarity of the transistor of the shift register.
  • FIG. 5 shows the configuration of the liquid crystal panel according to the second embodiment.
  • the present liquid crystal panel is provided with a shift register 10f at the left end of the panel and 10g at the right end of the panel.
  • the shift circuit SCi (i 1 ⁇ 2, 3...
  • 2n ⁇ 2 includes input nodes Qfi, Qbi, CKAi, CKBi, CKCi, and CKDi and an output node Qoi, and includes a shift circuit SC (2n ⁇ 1) is an input node Qf (2n-1), CKA (2n-1), CKB (2n-1), CCK (2n-1), CKD (2n-1), CL and an output node Qo (2n-1).
  • the shift circuit SC (2n) includes an input node Qf (2n), CKA (2n), CKB (2n), CKC (2n), CKD (2n), CL, and an output node Qo (2n).
  • the node Qf1 is connected to the output terminal RO1 of the GSP1 of the level shifter (see FIG. 8)
  • the node Qb1 is connected to the node Qo3 of the shift circuit SC3
  • the node CKA1 is connected to the first clock signal. Is connected to the first clock line CKL1 to which the second clock signal is supplied
  • the node CKB1 is connected to the third clock line CKL3 to which the third clock signal is supplied
  • the node CKC1 is the second clock line to which the second clock signal is supplied.
  • the node CKD1 is connected to the CKL2, the node CKD1 is connected to the fourth clock line CKL4 to which the fourth clock signal is supplied, and the gate-on pulse signal (signal line selection signal) G1 is output from the node Qo1.
  • the node Qf2 is connected to the GSP2 output terminal RO2 of the level shifter
  • the node Qb2 is connected to the node Qo4 of the shift circuit SC4
  • the node CKA2 is supplied with the second clock signal.
  • the node CKB2 is connected to the line CKL2, and the node CKB2 is connected to the fourth clock line CKL4 to which the fourth clock signal is supplied.
  • the node CKC2 is connected to the first clock line CKL1 to which the first clock signal is supplied
  • the node CKD2 is connected to the third clock line CKL3 to which the third clock signal is supplied
  • the gate on pulse signal A signal line selection signal (G2) is output.
  • the node Qfi is connected to the node Qo (i ⁇ 2) of the shift circuit SC (i ⁇ 2), and the node Qbi is connected to the shift circuit SC (i + 2).
  • node i is connected to node Qo (i + 2) and i is a multiple of 4 + 1
  • node CKAi is connected to first clock line CKL1
  • node CKBi is connected to third clock line CKL3
  • node CKCi is The node CKDi is connected to the second clock line CKL2, and the node CKDi is connected to the fourth clock line CKL4.
  • the node CKAi is connected to the second clock line CKL2 and the node CKBi is the fourth
  • the node CKCi is connected to the clock line CKL4 and the node CKCi is connected to the first clock line CKL1.
  • the node CKDi is connected to the third clock line CKL3, and if i is a multiple of 4 + 3, the node CKAi is connected to the third clock line CKL3, the node CKBi is connected to the first clock line CKL1, and the node CKCi is connected to the second clock line CKL2 and the node CKDi is connected to the fourth clock line CKL4.
  • the node CKAi is connected to the fourth clock line CKL4 and the node CKBi is connected to the second clock line CKL4.
  • the node CKCi is connected to the first clock line CKL1 and the node CKDi is connected to the third clock line CKL3.
  • a gate-on pulse signal (signal line selection signal) Gi is output from the node Qoi.
  • the node Qf (2n-1) is connected to the node Qo (2n-3) of the shift circuit SC (2n-3), and the node CKA (2n-1) is connected to the third circuit Connected to the clock line CKL3, the node CKB (2n-1) is connected to the first clock line CKL1, the node CCK (2n-1) is connected to the second clock line CKL2, and the node CKD (2n-1) Is connected to the fourth clock line CKL4, the node CL is connected to the first clear line CLRL1, and a gate-on pulse signal (signal line selection signal) G (2n-1) is output from the node Qo (2n-1).
  • the node Qf (2n-1) is connected to the node Qo (2n-3) of the shift circuit SC (2n-3)
  • the node CKA (2n-1) is connected to the third circuit Connected to the clock line CKL3
  • the node CKB (2n-1) is connected to the first clock line CKL1
  • the node Qf (2n) is connected to the node Qo (2n-2) of the shift circuit SC (2n-2), and the node CKA (2n) is connected to the fourth clock line CKL4.
  • the node CKB (2n) is connected to the second clock line CKL2, the node CCK (2n) is connected to the first clock line CKL1, the node CKD (2n) is connected to the third clock line CKL3, and the node CL Are connected to the second clear line CLRL2, and a gate-on pulse signal (signal line selection signal) G (2n) is output from the node Qo (2n).
  • the transistors Tra, Trb, Trd to Trg, Trk are N-channel transistors.
  • the source terminal of Trb is connected to the first electrode of the capacitor C, the gate terminal (control terminal) and drain terminal of Tra are connected, and the source terminal of Tra is connected to the gate terminal of Trb and the first terminal of the capacitor C. Connected to two electrodes. Further, the drain terminal of Trk is connected to the gate terminal of Trb, the source terminal of Trk is connected to the source terminal of Trb, and the gate terminal of Trk is connected to the drain terminal of Trb. Further, the drain terminal of Trd is connected to the gate terminal of Trb, and the source terminal of Trd is connected to the low potential side power supply Vss.
  • the drain terminals of Tre to Trg are connected to the source terminal of Trb and the source terminals are connected to the low potential side power source Vss.
  • the control terminal of Tra is connected to node Qfi
  • the drain terminal of Trb is connected to node CKAi
  • the gate terminal of Tre is connected to node CKBi
  • the gate terminal of Trf is connected to node CKCi
  • the gate terminal of Trg Is connected to the node CKDi
  • the gate terminal of Trd is connected to the node Qbi
  • the source terminal of Trb is connected to the node Qoi.
  • a node netAi is a connection point of the source terminal of Tra, the second electrode of the capacitor C, and the gate terminal of Trb.
  • SCj includes a set transistor Tra, an output transistor Trb, a reset transistor Trd, potential supply transistors Tre to Trg, a short-circuit transistor Trk, and a capacitor C.
  • the transistors Tra, Trb, Trd to Trg, Trk are N-channel transistors.
  • the source terminal of Trb is connected to the first electrode of the capacitor C, the gate terminal (control terminal) and drain terminal of Tra are connected, and the source terminal of Tra is connected to the gate terminal of Trb and the first terminal of the capacitor C. Connected to two electrodes. Further, the drain terminal of Trk is connected to the gate terminal of Trb, the source terminal of Trk is connected to the source terminal of Trb, and the gate terminal of Trk is connected to the drain terminal of Trb. Further, the drain terminal of Trd is connected to the gate terminal of Trb, and the source terminal of Trd is connected to the low potential side power supply Vss.
  • the drain terminals of Tre to Trg are connected to the source terminal of Trb and the source terminals are connected to the low potential side power source Vss.
  • the control terminal of Tra is connected to the node Qfj, the drain terminal of Trb is connected to the node CKAj, the gate terminal of Tre is connected to the node CKBj, the gate terminal of Trf is connected to the node CKCj, and the gate terminal of Trg Is connected to the node CKDj, the gate terminal of Trd is connected to the node CL, and the source terminal of Trb is connected to the node Qoj.
  • a node netAj is a connection point of the source terminal of Tra, the second electrode of the capacitor C, and the gate terminal of Trb.
  • Connection destinations of the nodes (Qfj, CKAj, CKBj, CKCi, CKDi, CL, and Qoj) are as shown in FIG.
  • 2n) are timing charts showing waveforms of the first clear signal CLR1 and the second clear signal CLR2.
  • the “H” period in one cycle is one clock period and the “L” period is three clock periods.
  • CK2 rises and CK2 falls in synchronization with CK1 falling.
  • CK3 rises synchronously
  • CK4 rises synchronously with CK3 falling
  • CK1 rises synchronously with CK4 falling.
  • the rising edge of GSP2 is one clock period after the rising edge of GSP1.
  • the rising part and the returning part accompanying the activation are both inclined.
  • Trb of SC1 is also turned on and CK1 is output to Qo1. That is, G1 remains “L”.
  • GSP1 falls gently and becomes “L”, but the potential of netA1 is maintained at “H” by the capacitance C of SC1, and Trb of SC1 also remains on.
  • Trb of SC2 is also turned on and CK2 is output to Qo2. That is, G2 remains “L”.
  • CK4 gently falls to “L” and the potential of netA4 also returns to “H”. However, since Trb of SC4 remains on, CK4 continues to be output to Qo4. For this reason, G4 is deactivated from “H” to “L” and is maintained.
  • CK1 rises gently, Qo3 of SC3 is connected to Vss, and G3 is pulled “L”. Also, Qo2 of SC2 is connected to Vss, and G2 is also pulled “L”. In addition, Qo4 of SC4 is connected to Vss, and G4 is also pulled “L”.
  • the first clear signal CLR1 is activated and becomes “H”, so that Trd of SC (2n ⁇ 1) is turned on and netA (2n ⁇ 1) is connected to Vss.
  • the potential changes from “H” to “L”. Therefore, Trb of SC (2n-1) is turned off, and CK3 is not output to Qo (2n-1).
  • Tre of SC (2n-1) is turned on, Qo (2n-1) is connected to Vss, and the potential is dropped to "L” (G (2n-1) is "L” is pulled).
  • the second clear signal CLR2 is activated and becomes “H”, so that the Trd of SC (2n) is turned on, netA (2n) is connected to Vss, and the potential is From “H” to “L”. For this reason, Trb of SC (2n) is turned off, and CK4 is not output to Qo (2n). Furthermore, since CK2 rises gently, Tre of SC (2n) is turned on, Qo (2n) is connected to Vss, and the potential is dropped to “L” (G (2n) is pulled to “L”). ).
  • Pulses P1, P3... P (2n-1) are sequentially output to the shift circuit SC (2n-1).
  • each shift circuit SCi 1 to 2n
  • the gate terminal of the transistor Trb is “L”.
  • the gate on pulse signal Gi is changed. Abnormalities such as disturbance of the potential when inactive can occur.
  • the rise (rise due to activation) and the fall (return) of CK1 to CK4 are gradual, so the occurrence of the above phenomenon is suppressed, and an abnormal gate-on pulse signal occurs. It becomes difficult.
  • FIGS. 9A and 9B can be used as the slope circuit 13 shown in FIG.
  • one end of the resistor R1 is connected to IN
  • the other end of the resistor R is connected to one electrode of the capacitor C1 and OUT
  • the other electrode of the capacitor C1 is connected to Vss.
  • a rectangular wave signal clock signal
  • one end of the resistor R2 is connected to IN1, the other end of the resistor R2 is connected to one electrode of the capacitor C2 and the gate of the transistor Tr1 (N channel), and the other end of the capacitor C2 is connected.
  • the electrode is connected to Vss
  • one end of the resistor R3 is connected to IN2
  • the other end of the resistor R3 is connected to one electrode of the capacitor C3 and the gate of the transistor Tr2 (N channel)
  • the other electrode of the capacitor C3 is connected Connected to Vss
  • the source of the transistor Tr1 is connected to VGH
  • the source of the transistor Tr2 is connected to Vss
  • the drains of the transistors Tr1 and Tr2 are connected to OUT.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and those obtained by combining them are also included in the embodiments of the present invention.
  • This display panel drive circuit and shift register are suitable for a liquid crystal display device.

Abstract

　信号線選択信号（Ｇ１～Ｇｍ）を出力する単位回路が段状に接続されてなるシフトレジスタを備えた表示パネル駆動回路であって、上記単位回路には、クロック信号（ＣＫ１・ＣＫ２）と、スタートパルス信号（ＧＳＰ）あるいは他段から出力された信号線選択信号とが入力され、該クロック信号は、アクティブ化に伴う立ち上がり部分および戻り部分が傾斜している。上記構成によれば、ゲートオンパルス信号に異常（例えば、非アクティブ時の電位ブレ）が生じ難い表示パネル駆動回路および表示パネルの駆動方法を実現することができる。

Description

表示パネル駆動回路、液晶表示装置、表示パネルの駆動方法
　本発明は、表示パネル（例えば、液晶パネル）の駆動回路および駆動方法に関する。
　図１３は、液晶表示装置のゲートドライバに用いられる従来のシフトレジスタを示す回路図である。同図に示されるように、従来のシフトレジスタ１００は、複数のシフト回路（単位回路）ｓｃ１、ｓｃ２、・・・ｓｃｍ、ｓｃｄが段状に接続されてなり、シフト回路ｓｃｉ（ｉ＝１・２・３・・・ｍ）は、入力用のノードｑｆｉ・ｑｂｉ・ＣＫＡｉおよび出力用のノードｑｏｉを備え、ダミーのシフト回路ｓｃｄは、入力用のノードｑｆｄ・ＣＫＡｄおよび出力用のノードｑｏｄを備える。
　ここで、シフト回路ｓｃ１については、ノードｑｆ１がゲートスタートパルス信号ＧＳＰの出力端に接続され、ノードｑｂ１がシフト回路ｓｃ２のノードｑｏ２に接続され、ノードＣＫＡ１が、第１クロック信号が供給される第１クロックラインＣＫＬ１に接続され、ノードｑｏ１からゲートオンパルス信号（信号線選択信号）ｇ１が出力される。また、シフト回路ｓｃｉ（ｉ＝２・３・・・ｍ－１）については、ノードｑｆｉがシフト回路ｓｃ（ｉ－１）のノードｆｏ（ｉ－１）に接続され、ノードｑｂｉがシフト回路ｓｃ（ｉ＋１）のノードｑｏ（ｉ＋１）に接続され、ノードＣＫＡｉが、上記第１クロックラインＣＫＬ１または第２クロック信号が供給される第２クロックラインＣＫＬ２に接続され、ノードｑｏｉからゲートオンパルス信号（信号線選択信号）ｇｉが出力される。なお、ｉが奇数であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続され、ｉが偶数であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続される。
　そして、シフト回路ｓｃｍについては、ノードｑｆｍがシフト回路ｓｃ（ｍ－１）のノードｑｏ（ｍ－１）に接続され、ノードｑｂｍがダミーのシフト回路ｓｃｄのノードｑｏｄに接続され、ノードＣＫＡｍが、第１クロックラインＣＫＬ１または第２クロックラインＣＫＬ２に接続され、ノードｑｏｍからゲートオンパルス信号（信号線選択信号）ｇｍが出力される。なお、ｍが奇数であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続され、ｍが偶数であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続される。また、ダミーのシフト回路ｓｃｄについては、ノードｑｆｄがシフト回路ｓｃｍのノードｑｏｍに接続され、ノードＣＫＡｄが、第１クロックラインＣＫＬ１または第２クロックラインＣＫＬ２に接続される。なお、ｍが奇数であれば、ノードＣＫＡｄが第２クロックラインＣＫＬ２に接続され、ｍが偶数であれば、ノードＣＫＡｄが第１クロックラインＣＫＬ１に接続される。
　図１４は、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号ｇｉ（ｉ＝１～ｍ）およびノードｑｏｄの出力の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ（Ｈｉｇｈ）」（アクティブ）期間が１クロック期間、「Ｌ（Ｌｏｗ）」（非アクティブ）期間が１クロック期間であり、ＣＫ１およびＣＫ２の一方がアクティブ化する（立ち上がる）のに同期して他方が非アクティブ化する（立ち下がる）。
　初段であるシフト回路ｓｃ１では、ゲートスタートパルス信号ＧＳＰのアクティブ化によるノードｑｆ１の電位上昇によってノードｑｏ１に第１クロック信号ＣＫ１が出力される状態となり、ゲートオンパルス信号ｇ１はアクティブとなる。また、次段であるシフト回路ｓｃ２では、ゲートオンパルス信号ｇ１のアクティブ化によるノードｑｆ２の電位上昇によってノードｑｏ２に第２クロック信号ＣＫ２が出力される状態となり、ゲートオンパルス信号ｇ２はアクティブとなる。そして、シフト回路ｓｃ１では、ゲートオンパルス信号ｇ２のアクティブ化によって、ノードｑｏ１に第１クロック信号ＣＫ１が出力されない状態となるとともにノードｑｏ１に低電位側電源電位が供給される。このため、ゲートオンパルス信号ｇ１は一定期間アクティブとなった後に非アクティブ化し、パルスＰ１が形成される。
　すなわち、シフト回路ｓｃｉ（ｉ＝２・３・・・ｍ－１）では、ゲートオンパルス信号ｇ（ｉ－１）のアクティブ化によるノードｑｆｉの電位上昇によってノードｑｏｉにクロック信号（ＣＫ１あるいはＣＫ２）が出力される状態となり、ゲートオンパルス信号ｇｉはアクティブとなる。また、次段であるシフト回路ｓｃ（ｉ＋１）では、ゲートオンパルス信号ｇｉのアクティブ化によるノードｑｆ（ｉ＋１）の電位上昇によってノードｑｏ（ｉ＋１）にクロック信号（ＣＫ２あるいはＣＫ１）が出力される状態となり、ゲートオンパルス信号ｇ（ｉ＋１）はアクティブとなる。そして、シフト回路ｓｃｉでは、ゲートオンパルス信号ｇ（ｉ＋１）のアクティブ化によって、ノードｑｏｉにクロック信号が出力されない状態となるとともにノードｑｏｉに低電位側電源電位が供給される。このため、ゲートオンパルス信号ｇｉは一定期間アクティブ化した後に非アクティブ化し、パルスＰｉが形成される。
　また、シフト回路ｓｃｍでは、ゲートオンパルス信号ｇ（ｍ－１）のアクティブ化によるノードｑｆｍの電位上昇によってノードｑｏｍにクロック信号（ＣＫ１あるいはＣＫ２）が出力される状態となり、ゲートオンパルス信号ｇｍはアクティブとなる。また、次段であるダミーのシフト回路ｓｃｄでは、ゲートオンパルス信号ｇｍのアクティブ化によるノードｑｆｄの電位上昇によってノードｑｏｄにクロック信号（ＣＫ２あるいはＣＫ１）が出力される（ノードｑｏｄの電位が上昇する）状態となる。そして、シフト回路ｓｃｍでは、ノードｑｏｄの電位上昇によって、ノードｑｏｍにクロック信号が出力されない状態となるとともにノードｑｏｍに低電位側電源電位が供給される。このため、ゲートオンパルス信号ｇｍは一定期間アクティブ化した後に非アクティブ化し、パルスＰｍが形成される。
　このように、シフトレジスタ１００では、各シフト回路からのゲートオンパルス信号が順に一定期間アクティブとなり、初段のシフト回路ｓｃ１から最終段のシフト回路ｓｃｍまで順次パルスが出力されていく。なお、関連する公知文献として以下の特許文献１～４を挙げることができる。
日本国公開特許公報「特開２００１－２７３７８５号公報（２００１年１０月５日公開）」 日本国公開特許公報「特開２００６－２４３５０号公報（２００６年１月２６日公開）」 日本国公開特許公報「特開２００７－１１４７７１号公報（２００７年５月１０日公開）」 日本国公開特許公報「特開２００６－２７６４０９号公報（２００６年１０月１２日公開）」
　しかしながら、本発明者らは、図１４のように、第１および第２クロック信号ＣＫ１・ＣＫ２を急峻に立ち上げる（アクティブ化させる）と、ゲートオンパルス信号に異常（例えば、非アクティブ期間の波形乱れ）が発生し易いことを見出した。これは、クロック信号の立ち上げ時や立ち下げ時にシフト回路内に生じるノイズ（リンギング）が原因と考えられる。
　本発明では、ゲートオンパルス信号の異常（例えば、非アクティブ時の電位ブレ）が生じ難い表示パネル駆動回路および表示パネルの駆動方法を提案する。
　本発明の表示パネル駆動回路は、信号線選択信号を出力する単位回路が段状に接続されてなるシフトレジスタを備えた表示パネル駆動回路であって、上記単位回路には、クロック信号と、スタートパルス信号あるいは他段から出力された信号線選択信号とが入力され、該クロック信号は、アクティブ化に伴う立ち上がり部分あるいはアクティブ化に伴う立ち下がり部分が傾斜していることを特徴とする。
　本表示パネル駆動回路では、シフトレジスタに入力されるクロック信号のアクティブ化に伴う立ち上がり部分あるいはアクティブ化に伴う立ち下がり部分が傾斜しているため、クロック信号のアクティブ化に伴って生じる回路内のノイズ（リンギング）を低減することができる。これにより、ゲートオンパルス信号の異常（例えば、非アクティブ時の電位ブレ）を抑制することができる。
　本表示パネル駆動回路では、上記スタートパルス信号は、アクティブ化に伴う立ち上がり部分あるいはアクティブ化に伴う立ち下がり部分が傾斜している構成とすることもできる。
　本表示パネル駆動回路では、上記信号線選択信号は、アクティブ化に伴う立ち上がり部分あるいはアクティブ化に伴う立ち下がり部分が傾斜している構成とすることもできる。
　本表示パネル駆動回路では、最終段となる単位回路にクリア信号が入力され、該クリア信号は、アクティブ化に伴う立ち上がり部分あるいはアクティブ化に伴う立ち下がり部分が傾斜している構成とすることもできる。
　本表示パネル駆動回路では、上記クロック信号はアクティブ化した後の戻り部分も傾斜している構成とすることもできる。
　本表示パネル駆動回路では、上記スタートパルス信号はアクティブ化した後の戻り部分も傾斜している構成とすることもできる。
　本表示パネル駆動回路では、上記信号線選択信号はアクティブ化した後の戻り部分も傾斜している構成とすることもできる。
　本表示パネル駆動回路では、上記クリア信号はアクティブ化した後の戻り部分も傾斜している構成とすることもできる。
　本表示パネル駆動回路では、最終段以外の段となる単位回路には、セット用トランジスタと、出力用トランジスタと、リセット用トランジスタと、電位供給用トランジスタと、容量とが含まれ、該単位回路においては、セット用トランジスタの制御端子に上記スタートパルス信号あるいは前段の信号線選択信号が入力され、リセット用トランジスタの制御端子に次段の信号線選択信号が入力され、出力用トランジスタの第１導通端子に上記クロック信号が入力され、電位供給用トランジスタの制御端子に、上記クロック信号とは異なるクロック信号が入力され、出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が、出力用トランジスタの制御端子と容量の第２電極とに接続され、リセット用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、リセット用トランジスタの第２導通端子が定電位源に接続され、電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続され、出力用トランジスタの第２導通端子が出力端子となっている構成とすることもできる。なお、本願では、トランジスタのソース端子およびドレイン端子の一方を第１導通端子、他方を第２導通端子と記しており、各トランジスタの設計によって、全トランジスタの第１導通端子がドレイン端子となる場合もあるし、全トランジスタの第１導通端子がソース端子となる場合もあるし、いずれかのトランジスタの第１導通端子がドレイン端子で残りのトランジスタの第１導通端子がソース端子となる場合もありうる。
　本表示パネル駆動回路では、最終段となる単位回路には、セット用トランジスタと、出力用トランジスタと、リセット用トランジスタと、電位供給用トランジスタと、容量とが含まれ、該単位回路においては、セット用トランジスタの制御端子に前段の信号線選択信号が入力され、リセット用トランジスタの制御端子にクリア信号が入力され、出力用トランジスタの第１導通端子に上記クロック信号が入力され、電位供給用トランジスタの制御端子に、上記クロック信号とは異なるクロック信号が入力され、出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が、出力用トランジスタの制御端子と容量の第２電極とに接続され、リセット用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、リセット用トランジスタの第２導通端子が定電位源に接続され、電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続され、出力用トランジスタの第２導通端子が出力端子となっている構成とすることもできる。
　本表示パネル駆動回路では、上記シフトレジスタには互いに位相が異なる２以上のクロック信号が供給され、そのうち２つのクロック信号の一方が奇数段となる単位回路に入力され、他方が偶数段となる単位回路に入力される構成とすることもできる。
　本表示パネル駆動回路では、上記２つのクロック信号それぞれの位相が互いに半周期分ずれている構成とすることもできる。
　本表示パネル駆動回路では、セット用トランジスタ、出力用トランジスタ、リセット用トランジスタ、および電位供給用トランジスタそれぞれがＮチャネルトランジスタである構成とすることもできる。この場合、各トランジスタの第１導通端子がドレイン端子で、第２導通端子がソース端子となる。もっとも、第１導通端子がソース端子で、第２導通端子がドレイン端子となるような各トランジスタを用いることもできる。
　本表示パネル駆動回路では、入力される同期信号に基づいて上記クロック信号およびスタートパルス信号（必要に応じてさらにクリア信号）を生成するタイミングコントローラを備える構成とすることもできる。
　本表示パネル駆動回路では、上記クロック信号のアクティブ化に伴う立ち上がり部分あるいはアクティブ化に伴う立ち下がり部分を傾斜させるためのスロープ化回路を備える構成とすることもできる。
　本液晶表示装置は、上記表示パネル駆動回路と液晶パネルとを備えることを特徴とする。この場合、上記シフトレジスタが液晶パネルにモノリシックに形成されている構成とすることもできる。また、上記液晶パネルはアモルファスシリコンを用いて形成されている構成とすることもできる。また、上記液晶パネルは多結晶シリコンを用いて形成されている構成とすることもできる。
　本発明の表示パネルの駆動方法は、信号線選択信号を出力する単位回路が段状に接続されてなるシフトレジスタを備えた表示パネルの駆動方法であって、上記単位回路に、クロック信号と、スタートパルス信号あるいは他段から出力された信号線選択信号とを入力し、該クロック信号のアクティブ化に伴う立ち上がり部分あるいはアクティブ化に伴う立ち下がり部分を傾斜させることを特徴とする。
　本発明の表示パネル駆動回路によれば、クロック信号のアクティブ化に伴って生じる回路内のノイズ（リンギング）を低減することができる。これにより、ゲートオンパルス信号の異常（例えば、非アクティブ時の電位ブレ）を抑制することができる。
本シフトレジスタの動作を示すタイミングチャートである。 本シフトレジスタの構成を示すブロック図である。 （ａ）（ｂ）はシフトレジスタの各段（単位回路）の構成を示す回路図である。 本シフトレジスタの構成を示す回路図である。 本シフトレジスタの他の構成を示す回路図である。 （ａ）（ｂ）は図５のシフトレジスタの単位回路構成を示す回路図である。 図５のシフトレジスタの動作を示すタイミングチャートである。 本液晶表示装置の構成を示すブロック図である。 （ａ）（ｂ）はスロープ化回路の構成を示す回路図である。 本表示パネル駆動回路の他の構成を示すブロック図である。 （ａ）～（ｃ）は本表示パネル駆動回路のシフトレジスタに入力されるクロック信号の波形図である。 （ａ）・（ｂ）は本表示パネル駆動回路のシフトレジスタに入力されるクロック信号の波形図である。 従来のフトレジスタの構成を示すブロック図である。 図１３のシフトレジスタの動作を示すタイミングチャートである。
符号の説明
　１　液晶表示装置（表示装置）
　３　液晶パネル
　１０ａ　シフトレジスタ
　１０ｆ　シフトレジスタ
　１０ｇ　シフトレジスタ
　１１　表示パネル駆動回路
　１３　スロープ化回路
　ＧＳＰ　ゲートスタートパルス信号
　Ｇ１～Ｇｍ　ゲートオンパルス（信号線選択信号）
　ＳＣ１～ＳＣｍ　シフト回路（単位回路）
　ＧＳＰ　ゲートスタートパルス
　ＣＫ１　第１クロック信号
　ＣＫ２　第２クロック信号
　ＣＫ３　第３クロック信号
　ＣＫ４　第４クロック信号
　ＣＬＲ　クリア信号
　Ｔｒａ　セット用トランジスタ
　Ｔｒｂ　出力用トランジスタ
　Ｔｒｄ　リセット用トランジスタ
　Ｔｒｅ～Ｔｒｇ　電位供給用トランジスタ
　α　アクティブ化に伴う立ち上がり部分
　β　戻り部分
　本発明の実施の一形態について図１～図１２に基づいて説明すれば以下のとおりである。
　図８は、本液晶表示装置の構成を示すブロック図である。同図に示すように、本液晶表示装置１は、液晶パネル３、ゲートドライバ５、ソースドライバ６、タイミングコントローラ７、およびデータ処理回路８を備える。なお、ゲートドライバ５には、シフトレジスタ１０と、スロープ化回路１３を有するレベルシフタ４とが設けられ、ゲートドライバ５およびタイミングコントローラ７によって液晶パネル駆動回路１１が構成されている。
　本液晶パネル３には、ゲートドライバ５によって駆動される走査信号線１６、ソースドライバ６によって駆動されるデータ信号線１５、画素Ｐ、保持容量配線（図示せず）等が設けられるとともに、シフトレジスタ１０がモノリシックに形成されている。各画素Ｐには、走査信号線１６およびデータ信号線１５に接続されたトランジスタ（ＴＦＴ）と、該トランジスタに接続された画素電極とが設けられる。なお、各画素のトランジスタやシフトレジスタのトランジスタの形成には、アモルファスシリコンや多結晶シリコン（例えば、ＣＧシリコン）等が用いられている。
　タイミングコントローラ７には、液晶表示装置１の外部から、同期信号である、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、およびデータイネイブル信号ＤＥが入力される。また、データ処理回路８には、液晶表示装置１の外部から、映像データ（ＲＧＢデジタルデータ）が入力される。タイミングコントローラ７は、各同期信号に基づいて、複数の源クロック信号（ｃｋ１・ｃｋ２等）と、源クリア信号（ｃｌｒ）と、源ゲートスタートパルス信号（ｇｓｐ）とを生成する。さらに、源クロック信号（ｃｋ１・ｃｋ２等）および源ゲートスタートパルス信号（ｇｓｐ）は、レベルシフタ６によってレベルシフトされるとともにアクティブ化に伴う立ち上がり部分および戻り部分が傾斜させられ、それぞれクロック信号（ＣＫ１・ＣＫ２等）およびゲートスタートパルス信号（ＧＳＰ）となる。なお、源クリア信号（ｃｌｒ）はレベルシフタ６によってレベルシフトされてクリア信号（ＣＬＲ）となる。なお、レベルシフタ６において、源クリア信号（ｃｌｒ）がレベルシフトされるとともにアクティブ化に伴う立ち上がり部分および戻り部分が傾斜させられてもよい。また、タイミングコントローラ７は、入力された同期信号（ＶＳＹＮＣ、ＨＳＹＮＣ、およびＤＥ）に基づいて、データ処理回路８に制御信号を出力するとともに、ソースドライバ６にソースタイミング信号を出力する。
　クロック信号（ＣＫＡ・ＣＫＢ等）、クリア信号（ＣＬＲ）、およびゲートスタートパルス信号（ＧＳＰ）はシフトレジスタ１０に入力される。クリア信号（ＣＬＲ）は、シフトレジスタの最終段をリセットするための信号である。シフトレジスタ１０は、これらの信号（ＣＫＡ・ＣＫＢ等、ＣＬＲ、ＧＳＰ）を用いてゲートオンパルス信号を生成し、これを液晶パネル３の走査信号線に出力する。シフトレジスタ１０はゲートオンパルス信号を出力するシフト回路が段状に接続されてなり、各段（シフト回路）のゲートオンパルス信号が順に一定期間アクティブ化し、初段から最終段まで順次パルス（オンパルス）が出力されていく。そして、液晶パネル３では、該パルスによって、走査信号線が順次選択される。
　データ処理回路８は、映像データに所定の処理を施し、タイミングコントローラ７からの制御信号に基づいてデータ信号をソースドライバ６に出力する。ソースドライバ６は、データ処理回路８からのデータ信号とタイミングコントローラ７からのソースタイミング信号とを用いて信号電位を生成し、これを液晶パネル３のデータ信号線に出力する。この信号電位は各画素のトランジスタを介して該画素の画素電極に書き込まれる。
　〔実施の形態１〕
　本実施の形態１にかかるシフトレジスタ１０ａの構成を図２に示す。同図に示されるように、シフトレジスタ１０ａは、複数のシフト回路（単位回路）ＳＣ１、ＳＣ２、・・・ＳＣｍが段状に接続されてなり、シフト回路ＳＣｉ（ｉ＝１・２・３・・・ｍ－１）は、入力用のノードＱｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＫＢｉおよび出力用のノードＱｏｉを備え、シフト回路ＳＣｍは、入力用のノードＱｆｍ・ＣＫＡｍ・ＣＫＢｍ・ＣＬおよび出力用のノードＱｏｍを備える。
　ここで、シフト回路ＳＣ１については、ノードＱｆ１が、レベルシフタ（図８参照）のＧＳＰ出力端ＲＯに接続され、ノードＱｂ１がシフト回路ＳＣ２のノードＱｏ２に接続され、ノードＣＫＡ１が、第１クロック信号ＣＫ１が供給される第１クロックラインＣＫＬ１に接続され、ノードＣＫＢ１が、第２クロック信号ＣＫ２が供給される第２クロックラインＣＫＬ２に接続され、ノードＱｏ１からゲートオンパルス信号（信号線選択信号）Ｇ１が出力される。
　また、シフト回路ＳＣｉ（ｉ＝２～ｍ－１）については、ノードＱｆｉがシフト回路ＳＣ（ｉ－１）のノードＱｏ（ｉ－１）に接続され、ノードＱｂｉがシフト回路ＳＣ（ｉ＋１）のノードＱｏ（ｉ＋１）に接続され、ｉが奇数であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続されるとともに、ノードＣＫＢｉは第２クロックラインＣＫＬ２に接続され、ｉが偶数であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続されるとともにノードＣＫＢｉは第１クロックラインＣＫＬ１に接続され、ノードＱｏｉからゲートオンパルス信号（信号線選択信号）Ｇｉが出力される。
　そして、シフト回路ＳＣｍについては、ノードＱｆｍがシフト回路ＳＣ（ｍ－１）のノードＱｏ（ｍ－１）に接続され、ノードＣＫＡｍが第２クロックラインＣＫＬ２に接続されるとともにノードＣＫＢｍが第１クロックラインＣＫＬ１に接続され、ノードＣＬが上記クリアラインＣＬＲＬに接続され、ノードＱｏｍからゲートオンパルス信号（信号線選択信号）Ｇｍが出力される。
　図３（ａ）はＳＣｉ（ｉ＝１～ｍ－１）の具体的構成を示す回路図である。図３（ａ）に示すようにＳＣｉ（ｉ＝１～ｍ－１）は、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、リセット用トランジスタＴｒｄ、電位供給用トランジスタＴｒｅおよび容量Ｃを含む。なお、トランジスタＴｒａ・Ｔｒｂ・Ｔｒｄ・ＴｒｅはそれぞれＮチャネルトランジスタであり、容量Ｃは寄生容量でも構わない。
　ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｄのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｄのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｅのドレイン端子がＴｒｂのソース端子に接続されるとともにＴｒｅのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａの制御端子はノードＱｆｉに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｉに接続され、Ｔｒｅのゲート端子はノードＣＫＢｉに接続され、Ｔｒｄのゲート端子はノードＱｂｉに接続され、Ｔｒｂのソース端子がノードＱｏｉに接続されている。なお、Ｔｒａのソース端子、容量Ｃの第２電極、およびＴｒｂのゲート端子の接続点をノードｎｅｔＡｉとしている。
　また、図３（ｂ）はＳＣｍの具体的構成を示す回路図である。図３（ｂ）に示すようにＳＣｍは、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、リセット用トランジスタＴｒｄ、電位供給用トランジスタＴｒｅ、および容量Ｃを含む。なお、トランジスタＴｒａ・Ｔｒｂ・Ｔｒｄ・ＴｒｅはそれぞれＮチャネルトランジスタであり、容量Ｃは寄生容量でも構わない。
　ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｄのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｄのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｅのドレイン端子がＴｒｂのソース端子に接続されるとともにＴｒｅのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａの制御端子はノードＱｆｍに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｍに接続され、Ｔｒｄのゲート端子はノードＣＬに接続され、Ｔｒｅのゲート端子はノードＣＫＢｍに接続され、Ｔｒｂのソース端子がノードＱｏｍに接続されている。なお、Ｔｒａのソース端子、容量Ｃの第２電極、およびＴｒｂのゲート端子の接続点をノードｎｅｔＡｍとしている。
　なお、シフト回路ＳＣｉ（ｉ＝１～ｍ－１）の各ノード（Ｑｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＫＢｉ・Ｑｏｉ）、およびシフト回路ＳＣｍの各ノード（Ｑｆｍ・ＣＫＡｍ・ＣＫＢｍ・ＣＬ・Ｑｏｍ）の接続先は図２のとおりであり、本シフトレジスタ１０ａ全体の具体的構成は図４のようになっている。
　以下に、シフトレジスタ１０ａの動作を説明する。図１は、同期信号に異常がない場合の、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、ゲートオンパルス信号Ｇｉ（ｉ＝１～ｍ）、およびクリア信号（ＣＬＲ）の各波形を示すタイミングチャートである。なお、第１クロック信号ＣＫ１および第２クロック信号ＣＫ２はともに、１周期における「Ｈ」（アクティブ）期間が１クロック期間、「Ｌ」（非アクティブ）期間が１クロック期間であり、ＣＫ１およびＣＫ２の一方が立ち下がるのに同期して他方が立ち上がるようになっている。ここで、ＣＫ１・ＣＫ２は、図１１（ａ）に示すように、アクティブ化に伴う立ち上がり部分αおよび戻り部分βがともに傾斜している。
　まず、図１のｔ０では、ＧＳＰの緩やかな立ち上がり（アクティブ化）によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＡ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。
　ｔ０から１クロック期間経過後のｔ１では、ＧＳＰが緩やかに立ち下がって（非アクティブ化して）「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＡ１の電位は下がらず、ＳＣ１のＴｒｂもオンしたままである。このため、ＣＫ１の緩やかな立ち上がりよってＧ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。これにより、十分な振幅（電位）のＧ１が得られる。一方、Ｇ１のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＡ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力される。すなわち、Ｇ２は「Ｌ」のままである。
　ｔ１から１クロック期間経過後のｔ２では、ＣＫ２が緩やかに立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。これにより、十分な振幅（電位）のＧ２が得られる。一方、Ｇ２のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＡ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。また、ｔ２では、ＣＫ２が緩やかに立ち上がるため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ２の容量ＣによってｎｅｔＡ２の電位は維持され、ＳＣ２のＴｒｂはオンしたままである。また、Ｇ２のアクティブ化によってＱｆ３の電位が上昇すると、ＳＣ３のＴｒａがオンしてｎｅｔＡ３の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ３のＴｒｂもオンしてＱｏ３にＣＫ１が出力される。すなわち、Ｇ３は「Ｌ」のままである。
　ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が緩やかに立ち上がるため、Ｇ３もアクティブ化して「Ｈ」となる。一方、Ｇ３のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｄがオンしてｎｅｔＡ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ２のＴｒｂがオフしてＱｏ２にはＣＫ２が出力されなくなる。また、ｔ３では、ＣＫ１が緩やかに立ち上がるため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　なお、シフトレジスタ１０ａでは、ｔ４～ｔ５およびｔ６～ｔ７では、ＣＫ２が「Ｈ」となっているため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、Ｇ１を改めて「Ｌ」に落とす（いわゆる「Ｌ」引きする）ことができる。同様に、ｔ５～ｔ６では、ＣＫ１が「Ｈ」となっているため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、Ｇ２を改めて「Ｌ」に落とす（「Ｌ」引きする）ことができる。
　さらに、ｔｘでは、ＣＫ２が緩やかに立ち上がるため、Ｇｍもアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡｍの電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。
　ｔｘから１クロック期間経過後のｔｙでは、クリア信号ＣＬＲがアクティブ化して「Ｈ」となるため、ＳＣｍのＴｒｄがオンしてｎｅｔＡｍがＶｓｓに接続され、その電位が「Ｌ」に落ちる。このため、ＳＣｍのＴｒｂがオフしてＱｏｍにはＣＫ２が出力されなくなる。そして、ｔｙではＣＫ１が緩やかに立ち上がるため、ＳＣｍのＴｒｅがオンしてＱｏｍがＶｓｓに接続される。このため、Ｇｍは非アクティブ化して「Ｌ」となる。
　このように、シフトレジスタ１０ａでは、各シフト回路ＳＣｉ（ｉ＝１～ｍ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣｍまで順次パルスが出力されていく。
　ここで、各シフト回路ＳＣｉ（ｉ＝１～ｍ）において、ＣＫ１・ＣＫ２の立ち上がり（アクティブ化に伴う立ち上がり）および立ち下り（戻り）が急峻であると、トランジスタＴｒｂのゲート端子が「Ｌ」であってもそのソース・ドレイン端子間に電流が流れてしまったり、トランジスタＴｒｅのＯＮ／ＯＦＦによってノードＱｏｉの電位が振られてしまったりするといった現象が起き、これによってゲートオンパルス信号Ｇｉに非アクティブ時の電位が乱れる等の異常が生じうる。しかしながら、本シフトレジスタ１０ａでは、ＣＫ１・ＣＫ２の立ち上がり（アクティブ化に伴う立ち上がり）および立ち下り（戻り）が緩やかであるため、上記現象の発生が抑えられ、ゲートオンパルス信号の異常が生じ難くなる。
　なお、シフトレジスタでは一般に、段が（シフト方向に）進むにつれて、ゲートオンパルス信号Ｇｉの波形が鈍ってきたり、そのアクティブ電位が低下してきたりするという問題がある。そこで、図１０のように、シフトレジスタの前半の段には、第１クロック信号ＣＫ１（ｘ）・第２クロック信号ＣＫ２（ｘ）を入力し、シフトレジスタの後半の段には、第１クロック信号ＣＫ１（ｙ）・第２クロック信号ＣＫ２（ｙ）を入力し、ＣＫ１（ｘ）およびＣＫ２（ｘ）は図１１（ａ）のような波形にし、ＣＫ１（ｙ）およびＣＫ２（ｙ）は図１１（ｂ）のような波形とし、前半の段と後半の段とでスロープ量を変えることもできる（位相は同じとする）。この場合、後半の段に入力されるクロック信号のスロープ量を前半の段に入力されるクロック信号のスロープ量よりも小さくする。また、ＣＫ１（ｘ）およびＣＫ２（ｘ）は図１１（ａ）のような波形にし、ＣＫ１（ｙ）およびＣＫ２（ｙ）は図１１（ｃ）のような波形とし、前半の段と後半の段とでパルス高さを変えることもできる（位相は同じとする）。この場合、後半の段に入力されるクロック信号のパルス高さを前半の段に入力されるクロック信号のパルス高さよりも大きくする。
　また、本実施の形態では、図１２（ａ）のように、各クロック信号として、アクティブ化に伴う立ち上がり部分だけが傾斜し、戻り部分（立ち下り部分）が傾斜していない信号を用いることもできる。なお、シフトレジスタのトランジスタの極性に応じて、図１２（ｂ）のような、アクティブ化に伴う立ち下がり部分および戻り部分（立ち上がり部分）が傾斜した信号を用いることもできる。
　〔実施の形態２〕
　本実施の形態２にかかる液晶パネルの構成を図５に示す。同図に示されるように、本液晶パネルには、パネルの左端にシフトレジスタ１０ｆが、パネル右端に１０ｇが設けられている。シフトレジスタ１０ｆは複数のシフト回路ＳＣｉ（ｉ＝１，３，５・・・２ｎ＋１）が段状に接続されてなり、シフトレジスタ１０ｇはシフト回路ＳＣｉ（ｉ＝２，４，６・・・２ｎ）が段状に接続されてなる。シフト回路ＳＣｉ（ｉ＝１・２・３・・・２ｎ－２）は、入力用のノードＱｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＫＢｉ・ＣＫＣｉ・ＣＫＤｉおよび出力用のノードＱｏｉを備え、シフト回路ＳＣ（２ｎ－１）は、入力用のノードＱｆ（２ｎ－１）・ＣＫＡ（２ｎ－１）・ＣＫＢ（２ｎ－１）・ＣＫＣ（２ｎ－１）・ＣＫＤ（２ｎ－１）・ＣＬおよび出力用のノードＱｏ（２ｎ－１）を備える。また、シフト回路ＳＣ（２ｎ）は、入力用のノードＱｆ（２ｎ）・ＣＫＡ（２ｎ）・ＣＫＢ（２ｎ）ＣＫＣ（２ｎ）・ＣＫＤ（２ｎ）・ＣＬおよび出力用のノードＱｏ（２ｎ）を備える。
　ここで、シフト回路ＳＣ１については、ノードＱｆ１が、レベルシフタ（図８参照）のＧＳＰ１の出力端ＲＯ１に接続され、ノードＱｂ１がシフト回路ＳＣ３のノードＱｏ３に接続され、ノードＣＫＡ１が、第１クロック信号が供給される第１クロックラインＣＫＬ１に接続され、ノードＣＫＢ１が、第３クロック信号が供給される第３クロックラインＣＫＬ３に接続され、ノードＣＫＣ１が、第２クロック信号が供給される第２クロックラインＣＫＬ２に接続され、ノードＣＫＤ１が、第４クロック信号が供給される第４クロックラインＣＫＬ４に接続され、ノードＱｏ１からゲートオンパルス信号（信号線選択信号）Ｇ１が出力される。
　また、シフト回路ＳＣ２については、ノードＱｆ２が、レベルシフタのＧＳＰ２出力端ＲＯ２に接続され、ノードＱｂ２がシフト回路ＳＣ４のノードＱｏ４に接続され、ノードＣＫＡ２が、第２クロック信号が供給される第２クロックラインＣＫＬ２に接続され、ノードＣＫＢ２が、第４クロック信号が供給される第４クロックラインＣＫＬ４に接続され、
ノードＣＫＣ２が、第１クロック信号が供給される第１クロックラインＣＫＬ１に接続され、ノードＣＫＤ２が、第３クロック信号が供給される第３クロックラインＣＫＬ３に接続され、ノードＱｏ２からゲートオンパルス信号（信号線選択信号）Ｇ２が出力される。
　また、シフト回路ＳＣｉ（ｉ＝３～２ｎ－２）については、ノードＱｆｉがシフト回路ＳＣ（ｉ－２）のノードＱｏ（ｉ－２）に接続され、ノードＱｂｉがシフト回路ＳＣ（ｉ＋２）のノードＱｏ（ｉ＋２）に接続され、また、ｉが４の倍数＋１であれば、ノードＣＫＡｉは第１クロックラインＣＫＬ１に接続されるとともにノードＣＫＢｉは第３クロックラインＣＫＬ３に接続され、かつノードＣＫＣｉは第２クロックラインＣＫＬ２に接続されるとともにノードＣＫＤｉは第４クロックラインＣＫＬ４に接続され、ｉが４の倍数＋２であれば、ノードＣＫＡｉは第２クロックラインＣＫＬ２に接続されるとともにノードＣＫＢｉは第４クロックラインＣＫＬ４に接続され、かつノードＣＫＣｉは第１クロックラインＣＫＬ１に接続されるとともにノードＣＫＤｉは第３クロックラインＣＫＬ３に接続され、ｉが４の倍数＋３であれば、ノードＣＫＡｉは第３クロックラインＣＫＬ３に接続されるとともにノードＣＫＢｉは第１クロックラインＣＫＬ１に接続され、かつノードＣＫＣｉは第２クロックラインＣＫＬ２に接続されるとともにノードＣＫＤｉは第４クロックラインＣＫＬ４に接続され、ｉが４の倍数であれば、ノードＣＫＡｉは第４クロックラインＣＫＬ４に接続されるとともにノードＣＫＢｉは第２クロックラインＣＫＬ２に接続され、かつノードＣＫＣｉは第１クロックラインＣＫＬ１に接続されるとともにノードＣＫＤｉは第３クロックラインＣＫＬ３に接続される。そして、ノードＱｏｉからゲートオンパルス信号（信号線選択信号）Ｇｉが出力される。
　シフト回路ＳＣ（２ｎ－１）については、ノードＱｆ（２ｎ－１）がシフト回路ＳＣ（２ｎ－３）のノードＱｏ（２ｎ－３）に接続され、ノードＣＫＡ（２ｎ－１）が、第３クロックラインＣＫＬ３に接続され、ノードＣＫＢ（２ｎ－１）が、第１クロックラインＣＫＬ１に接続され、ノードＣＫＣ（２ｎ－１）が、第２クロックラインＣＫＬ２に接続され、ノードＣＫＤ（２ｎ－１）が、第４クロックラインＣＫＬ４に接続され、ノードＣＬが第１クリアラインＣＬＲＬ１に接続され、ノードＱｏ（２ｎ－１）からゲートオンパルス信号（信号線選択信号）Ｇ（２ｎ－１）が出力される。
　また、シフト回路ＳＣ（２ｎ）については、ノードＱｆ（２ｎ）がシフト回路ＳＣ（２ｎ－２）のノードＱｏ（２ｎ－２）に接続され、ノードＣＫＡ（２ｎ）が第４クロックラインＣＫＬ４に接続され、ノードＣＫＢ（２ｎ）が第２クロックラインＣＫＬ２に接続され、ノードＣＫＣ（２ｎ）が第１クロックラインＣＫＬ１に接続され、ノードＣＫＤ（２ｎ）が、第３クロックラインＣＫＬ３に接続され、ノードＣＬが第２クリアラインＣＬＲＬ２に接続され、ノードＱｏ（２ｎ）からゲートオンパルス信号（信号線選択信号）Ｇ（２ｎ）が出力される。
　図６（ａ）はＳＣｉ（ｉ＝１～２ｎ－２）の具体的構成を示す回路図である。同図に示すようにＳＣｉ（ｉ＝１～２ｎ－２）は、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、リセット用トランジスタＴｒｄ、電位供給用トランジスタＴｒｅ～Ｔｒｇ、短絡用トランジスタＴｒｋ、および容量Ｃを含む。なお、トランジスタＴｒａ・Ｔｒｂ・Ｔｒｄ～Ｔｒｇ・ＴｒｋはそれぞれＮチャネルトランジスタである。
　ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｋのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｋのソース端子がＴｒｂのソース端子に接続され、かつＴｒｋのゲート端子がＴｒｂのドレイン端子に接続される。また、Ｔｒｄのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｄのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｅ～Ｔｒｇそれぞれのドレイン端子がＴｒｂのソース端子に接続されるとともにそれらのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａの制御端子はノードＱｆｉに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｉに接続され、Ｔｒｅのゲート端子はノードＣＫＢｉに接続され、Ｔｒｆのゲート端子はノードＣＫＣｉに接続され、Ｔｒｇのゲート端子はノードＣＫＤｉに接続され、Ｔｒｄのゲート端子はノードＱｂｉに接続され、Ｔｒｂのソース端子がノードＱｏｉに接続されている。なお、Ｔｒａのソース端子、容量Ｃの第２電極、およびＴｒｂのゲート端子の接続点をノードｎｅｔＡｉとしている。
　また、図６（ｂ）はＳＣｊ（ｊ＝（２ｎ－１）または２ｎ）の具体的構成を示す回路図である。同図に示すようにＳＣｊは、セット用トランジスタＴｒａ、出力用トランジスタＴｒｂ、リセット用トランジスタＴｒｄ、電位供給用トランジスタＴｒｅ～Ｔｒｇ、短絡用トランジスタＴｒｋ、および容量Ｃを含む。なお、トランジスタＴｒａ・Ｔｒｂ・Ｔｒｄ～Ｔｒｇ・ＴｒｋはそれぞれＮチャネルトランジスタである。
　ここで、Ｔｒｂのソース端子が容量Ｃの第１電極に接続され、Ｔｒａのゲート端子（制御端子）およびドレイン端子が接続されるとともに、Ｔｒａのソース端子が、Ｔｒｂのゲート端子と容量Ｃの第２電極とに接続される。また、Ｔｒｋのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｋのソース端子がＴｒｂのソース端子に接続され、かつＴｒｋのゲート端子がＴｒｂのドレイン端子に接続される。また、Ｔｒｄのドレイン端子がＴｒｂのゲート端子に接続されるとともにＴｒｄのソース端子が低電位側電源Ｖｓｓに接続される。また、Ｔｒｅ～Ｔｒｇそれぞれのドレイン端子がＴｒｂのソース端子に接続されるとともにそれらのソース端子が低電位側電源Ｖｓｓに接続される。そして、Ｔｒａの制御端子はノードＱｆｊに接続され、Ｔｒｂのドレイン端子はノードＣＫＡｊに接続され、Ｔｒｅのゲート端子はノードＣＫＢｊに接続され、Ｔｒｆのゲート端子はノードＣＫＣｊに接続され、Ｔｒｇのゲート端子はノードＣＫＤｊに接続され、Ｔｒｄのゲート端子はノードＣＬに接続され、Ｔｒｂのソース端子がノードＱｏｊに接続されている。なお、Ｔｒａのソース端子、容量Ｃの第２電極、およびＴｒｂのゲート端子の接続点をノードｎｅｔＡｊとしている。
　なお、シフト回路ＳＣｉ（ｉ＝１～２ｎ－２）の各ノード（Ｑｆｉ・Ｑｂｉ・ＣＫＡｉ・ＣＫＢｉ・ＣＫＣｉ・ＣＫＤｉ・Ｑｏｉ）、およびシフト回路ＳＣｊ（ｊ＝（２ｎ－１）または２ｎ）の各ノード（Ｑｆｊ・ＣＫＡｊ・ＣＫＢｊ・ＣＫＣｉ・ＣＫＤｉ・ＣＬ・Ｑｏｊ）の接続先は図５のとおりである。
　以下に、シフトレジスタ１０ｆ・１０ｇの動作を説明する。図７は、垂直同期信号ＶＳＹＮＣ、ゲートスタートパルス信号ＧＳＰ１・ＧＳＰ２、第１クロック信号ＣＫ１、第２クロック信号ＣＫ２、第３クロック信号ＣＫ３、第４クロック信号ＣＫ４、ゲートオンパルス信号Ｇｉ（ｉ＝１～２ｎ）、第１クリア信号ＣＬＲ１および第２クリア信号ＣＬＲ２の各波形を示すタイミングチャートである。なお、ＣＫ１～ＣＫ４はそれぞれ、１周期における「Ｈ」期間が１クロック期間、「Ｌ」期間が３クロック期間であり、ＣＫ１が立ち下がるのに同期してＣＫ２が立ち上がり、ＣＫ２が立ち下がるのに同期してＣＫ３が立ち上がり、ＣＫ３が立ち下がるのに同期してＣＫ４が立ち上がり、ＣＫ４が立ち下がるのに同期してＣＫ１が立ち上がるようになっている。また、ＧＳＰ２の立ち上がりはＧＳＰ１の立ち上がりから１クロック期間経過後となっている。ここで、ＣＫ１～ＣＫ４は、アクティブ化に伴う立ち上がり部分および戻り部分がともに傾斜している。
　まず、図７のｔ０では、ＧＳＰ１の緩やかなアクティブ化によってＱｆ１の電位が上昇すると、ＳＣ１のＴｒａがオンしてｎｅｔＡ１の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ１のＴｒｂもオンしてＱｏ１にＣＫ１が出力される。すなわち、Ｇ１は「Ｌ」のままである。
　ｔ０から１クロック期間経過後のｔ１では、ＧＳＰ１が緩やかに立ち下がって「Ｌ」となるが、ＳＣ１の容量ＣによってｎｅｔＡ１の電位は「Ｈ」に維持され、ＳＣ１のＴｒｂもオンしたままである。また、ｔ１では、ＧＳＰ２のアクティブ化によってＱｆ２の電位が上昇すると、ＳＣ２のＴｒａがオンしてｎｅｔＡ２の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ２のＴｒｂもオンしてＱｏ２にＣＫ２が出力される。すなわち、Ｇ２は「Ｌ」のままである。
　ｔ１から１クロック期間経過後のｔ２では、ＣＫ１が緩やかに立ち上がるため、Ｇ１もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ１の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ１のアクティブ化によってＱｆ３の電位が上昇すると、ＳＣ３のＴｒａがオンしてｎｅｔＡ３の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ３のＴｒｂもオンしてＱｏ３にＣＫ３が出力される。すなわち、Ｇ３は「Ｌ」のままである。また、ｔ２では、ＧＳＰ２が緩やかに立ち下がって「Ｌ」となるが、ＳＣ２の容量ＣによってｎｅｔＡ２の電位は「Ｈ」に維持され、ＳＣ２のＴｒｂもオンしたままである。
　ｔ２から１クロック期間経過後のｔ３では、ＣＫ１が緩やかに立ち下がって「Ｌ」となり、ｎｅｔＡ１の電位も「Ｈ」に戻るが、ＳＣ１のＴｒｂはオンしたままであるため、Ｑｏ１にＣＫ１が出力され続ける。このため、Ｇ１は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、Ｇ１が非アクティブ化して「Ｌ」となっても、ＳＣ３の容量ＣによってｎｅｔＡ３の電位は「Ｈ」に維持され、ＳＣ３のＴｒｂはオンしたままである。また、ｔ３では、ＣＫ２が緩やかに立ち上がるため、Ｇ２もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ２の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。また、ｔ３では、Ｇ２のアクティブ化によってＱｆ４の電位が上昇すると、ＳＣ４のＴｒａがオンしてｎｅｔＡ４の電位が「Ｌ」から「Ｈ」になる。このため、ＳＣ４のＴｒｂもオンしてＱｏ４にＣＫ４が出力される。すなわち、Ｇ４は「Ｌ」のままである。なお、ｔ３ではＣＫ２が緩やかに立ち上がってＳＣ１のＱｏ１がＶｓｓに接続され、Ｇ１が「Ｌ」引きされる。
　ｔ３から１クロック期間経過後のｔ４では、ＣＫ３が緩やかに立ち上がるため、Ｇ３もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ３の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ３のアクティブ化によってＱｂ１の電位が上昇すると、ＳＣ１のＴｒｄがオンしてｎｅｔＡ１がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ１のＴｒｂがオフしてＱｏ１にはＣＫ１が出力されなくなる。また、ｔ４では、ＣＫ３が緩やかに立ち上がるため、ＳＣ１のＴｒｅがオンしてＱｏ１がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ１が「Ｌ」引きされる）。また、ｔ４では、ＣＫ２が緩やかに立ち下げって「Ｌ」となり、ｎｅｔＡ２の電位も「Ｈ」に戻るが、ＳＣ２のＴｒｂはオンしたままであるため、Ｑｏ２にＣＫ２が出力され続ける。このため、Ｇ２は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、ｔ４ではＣＫ３が緩やかに立ち上がってＳＣ２のＱｏ２がＶｓｓに接続され、Ｇ２も「Ｌ」引きされる。
　ｔ４から１クロック期間経過後のｔ５では、ＣＫ４が緩やかに立ち上がるため、Ｇ４もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ４の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ４のアクティブ化によってＱｂ２の電位が上昇すると、ＳＣ２のＴｒｄがオンしてｎｅｔＡ２がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ２のＴｒｂがオフしてＱｏ２にはＣＫ２が出力されなくなる。また、ｔ５では、ＣＫ４が緩やかに立ち上がるため、ＳＣ２のＴｒｅがオンしてＱｏ２がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ２が「Ｌ」引きされる）。また、ｔ５では、ＣＫ３が緩やかに立ち下げって「Ｌ」となり、ｎｅｔＡ３の電位も「Ｈ」に戻るが、ＳＣ３のＴｒｂはオンしたままであるため、Ｑｏ３にＣＫ３が出力され続ける。このため、Ｇ３は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、ｔ４ではＣＫ４が緩やかに立ち上がってＳＣ１のＱｏ１がＶｓｓに接続され、Ｇ１も「Ｌ」引きされる。また、ＳＣ３のＱｏ３がＶｓｓに接続され、Ｇ３も「Ｌ」引きされる。
　ｔ５から１クロック期間経過後のｔ６では、ＣＫ１が緩やかに立ち上がるため、Ｇ５もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ５の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ５のアクティブ化によってＱｂ３の電位が上昇すると、ＳＣ３のＴｒｄがオンしてｎｅｔＡ３がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ３のＴｒｂがオフしてＱｏ３にはＣＫ３が出力されなくなる。また、ｔ６では、ＣＫ１が緩やかに立ち上がるため、ＳＣ３のＴｒｅがオンしてＱｏ３がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ３が「Ｌ」引きされる）。また、ｔ６では、ＣＫ４が緩やかに立ち下がって「Ｌ」となり、ｎｅｔＡ４の電位も「Ｈ」に戻るが、ＳＣ４のＴｒｂはオンしたままであるため、Ｑｏ４にＣＫ４が出力され続ける。このため、Ｇ４は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。なお、ｔ６ではＣＫ１が緩やかに立ち上がってＳＣ３のＱｏ３がＶｓｓに接続され、Ｇ３が「Ｌ」引きされる。また、ＳＣ２のＱｏ２がＶｓｓに接続され、Ｇ２も「Ｌ」引きされる。また、ＳＣ４のＱｏ４がＶｓｓに接続され、Ｇ４も「Ｌ」引きされる。
　ｔ６から１クロック期間経過後のｔ７では、ＣＫ２が緩やかに立ち上がるため、Ｇ６もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ６の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。一方、Ｇ６のアクティブ化によってＱｂ４の電位が上昇すると、ＳＣ４のＴｒｄがオンしてｎｅｔＡ４がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ４のＴｒｂがオフしてＱｏ４にはＣＫ４が出力されなくなる。また、ｔ７では、ＣＫ２が緩やかに立ち上がるため、ＳＣ４のＴｒｅがオンしてＱｏ４がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ４が「Ｌ」引きされる）。
　さらにｔｘでは、ＣＫ３が緩やかに立ち上がるため、Ｇ（２ｎ－１）もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ（２ｎ－１）の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。
　また、ｔｘから１クロック期間経過後のｔｙでは、ＣＫ４が緩やかに立ち上がるため、Ｇ（２ｎ）もアクティブ化して「Ｈ」となる。このとき、ｎｅｔＡ（２ｎ）の電位は容量Ｃによって「Ｈ」よりも高い電位に昇圧される。また、ｔｙでは、ＣＫ３が緩やかに立ち下がって「Ｌ」となり、ｎｅｔＡ（２ｎ－１）の電位も「Ｈ」に戻るが、ＳＣ（２ｎ－１）のＴｒｂはオンしたままであるため、Ｑｏ（２ｎ－１）にＣＫ３が出力され続ける。このため、Ｇ（２ｎ－１）は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　ｔｙから１クロック期間経過後のｔｚでは、第１クリア信号ＣＬＲ１がアクティブ化して「Ｈ」となるため、ＳＣ（２ｎ－１）のＴｒｄがオンしてｎｅｔＡ（２ｎ－１）がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ（２ｎ－１）のＴｒｂがオフしてＱｏ（２ｎ－１）にはＣＫ３が出力されなくなる。さらに、ＣＫ１が緩やかに立ち上がるため、ＳＣ（２ｎ－１）のＴｒｅがオンしてＱｏ（２ｎ－１）がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ（２ｎ－１）が「Ｌ」引きされる）。また、ｔｚでは、ＣＫ４が緩やかに立ち下がって「Ｌ」となり、ｎｅｔＡ（２ｎ）の電位も「Ｈ」に戻るが、ＳＣ（２ｎ）のＴｒｂはオンしたままであるため、Ｑｏ（２ｎ）にＣＫ４が出力され続ける。このため、Ｇ（２ｎ）は「Ｈ」から「Ｌ」に非アクティブ化し、それが維持される。
　ｔｚから１クロック期間経過後のｔｗでは、第２クリア信号ＣＬＲ２がアクティブ化して「Ｈ」となるため、ＳＣ（２ｎ）のＴｒｄがオンしてｎｅｔＡ（２ｎ）がＶｓｓに接続され、その電位が「Ｈ」から「Ｌ」になる。このため、ＳＣ（２ｎ）のＴｒｂがオフしてＱｏ（２ｎ）にはＣＫ４が出力されなくなる。さらに、ＣＫ２が緩やかに立ち上がるため、ＳＣ（２ｎ）のＴｒｅがオンしてＱｏ（２ｎ）がＶｓｓに接続され、その電位が「Ｌ」に落とされる（Ｇ（２ｎ）が「Ｌ」引きされる）。
　このように、シフトレジスタ１０ｆでは、各シフト回路ＳＣｉ（ｉ＝１，３，５・・・２ｎ－１）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ１から最終段のシフト回路ＳＣ（２ｎ－１）まで順次パルスＰ１，Ｐ３・・・Ｐ（２ｎ－１）が出力されていく。また、シフトレジスタ１０ｇでは、各シフト回路ＳＣｉ（ｉ＝２，４，６・・・２ｎ）からのゲートオンパルス信号Ｇｉが順に一定期間アクティブとなり、初段のシフト回路ＳＣ２から最終段のシフト回路ＳＣ（２ｎ）まで順次パルスＰ１，Ｐ２・・・Ｐ（２ｎ）が出力されていく。
　ここで、各シフト回路ＳＣｉ（ｉ＝１～２ｎ）において、ＣＫ１～ＣＫ４の立ち上がり（アクティブ化に伴う立ち上がり）および立ち下り（戻り）が急峻であると、トランジスタＴｒｂのゲート端子が「Ｌ」であってもそのソース・ドレイン端子間に電流が流れてしまったり、トランジスタＴｒｅ～ＴｒｇのＯＮ／ＯＦＦによってノードＱｏｉの電位が振られてしまったりするといった現象が起き、これによってゲートオンパルス信号Ｇｉに非アクティブ時の電位が乱れる等の異常が生じうる。しかしながら、本シフトレジスタ１０ｆ・１０ｇでは、ＣＫ１～ＣＫ４の立ち上がり（アクティブ化に伴う立ち上がり）および立ち下り（戻り）が緩やかであるため、上記現象の発生が抑えられ、ゲートオンパルス信号の異常が生じ難くなる。
　なお、図８のスロープ化回路１３には、例えば、図９（ａ）（ｂ）のような回路を用いることができる。図９（ａ）では、抵抗Ｒ１の一方端をＩＮに接続し、抵抗Ｒの他方端を容量Ｃ１の一方の電極およびＯＵＴに接続し、容量Ｃ１の他方の電極をＶｓｓに接続している。この構成において、ＩＮに矩形波信号（クロック信号）を入力すると、ＯＵＴからアクティブ化に伴う立ち上がり部分および戻り部分がともに傾斜した信号を得ることができる。また、図９（ｂ）では、抵抗Ｒ２の一方端をＩＮ１に接続し、抵抗Ｒ２の他方端を容量Ｃ２の一方の電極およびトランジスタＴｒ１（Ｎチャンネル）のゲートに接続し、容量Ｃ２の他方の電極をＶｓｓに接続し、抵抗Ｒ３の一方端をＩＮ２に接続し、抵抗Ｒ３の他方端を容量Ｃ３の一方の電極およびトランジスタＴｒ２（Ｎチャンネル）のゲートに接続し、容量Ｃ３の他方の電極をＶｓｓに接続し、トランジスタＴｒ１のソースをＶＧＨに接続し、トランジスタＴｒ２のソースをＶｓｓに接続し、トランジスタＴｒ１・Ｔｒ２の各ドレインをＯＵＴに接続している。この構成において、ＩＮ１・ＩＮ２に逆位相の矩形波信号（クロック信号）を入力すると、ＯＵＴからアクティブ化に伴う立ち上がり部分および戻り部分がともに傾斜した信号を得ることができる。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
　本表示パネル駆動回路およびシフトレジスタは液晶表示装置に好適である。

Claims (22)

  1. 　信号線選択信号を出力する単位回路が段状に接続されてなるシフトレジスタを備えた表示パネル駆動回路であって、
    　上記単位回路には、クロック信号と、スタートパルス信号あるいは他段から出力された信号線選択信号とが入力され、該クロック信号は、アクティブ化に伴う立ち上がり部分あるいはアクティブ化に伴う立ち下がり部分が傾斜していることを特徴とする表示パネル駆動回路。
  2. 　上記スタートパルス信号は、アクティブ化に伴う立ち上がり部分あるいはアクティブ化に伴う立ち下がり部分が傾斜していることを特徴とする請求項１記載の表示パネル駆動回路。
  3. 　上記信号線選択信号は、アクティブ化に伴う立ち上がり部分あるいはアクティブ化に伴う立ち下がり部分が傾斜していることを特徴とする請求項１記載の表示パネル駆動回路。
  4. 　最終段となる単位回路にクリア信号が入力され、該クリア信号は、アクティブ化に伴う立ち上がり部分あるいはアクティブ化に伴う立ち下がり部分が傾斜していることを特徴とする請求項１記載の表示パネル駆動回路。
  5. 　上記クロック信号はアクティブ化した後の戻り部分も傾斜していることを特徴とする請求項１記載の表示パネル駆動回路。
  6. 　上記スタートパルス信号はアクティブ化した後の戻り部分も傾斜していることを特徴とする請求項２記載の表示パネル駆動回路。
  7. 　上記信号線選択信号はアクティブ化した後の戻り部分も傾斜していることを特徴とする請求項３記載の表示パネル駆動回路。
  8. 　上記クリア信号はアクティブ化した後の戻り部分も傾斜していることを特徴とする請求項４記載の表示パネル駆動回路。
  9. 　最終段以外の段となる単位回路には、セット用トランジスタと、出力用トランジスタと、リセット用トランジスタと、電位供給用トランジスタと、容量とが含まれ、該単位回路においては、
    　セット用トランジスタの制御端子に上記スタートパルス信号あるいは前段の信号線選択信号が入力され、
    　リセット用トランジスタの制御端子に次段の信号線選択信号が入力され、
    　出力用トランジスタの第１導通端子に上記クロック信号が入力され、
    　電位供給用トランジスタの制御端子に、上記クロック信号とは異なるクロック信号が入力され、
    　出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が、出力用トランジスタの制御端子と容量の第２電極とに接続され、
    　リセット用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、リセット用トランジスタの第２導通端子が定電位源に接続され、
    　電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続され、
    　出力用トランジスタの第２導通端子が出力端子となっていることを特徴とする請求項１～８のいずれか１項に記載の表示パネル駆動回路。
  10. 　最終段となる単位回路には、セット用トランジスタと、出力用トランジスタと、リセット用トランジスタと、電位供給用トランジスタと、容量とが含まれ、該単位回路においては、
    　セット用トランジスタの制御端子に前段の信号線選択信号が入力され、
    　リセット用トランジスタの制御端子にクリア信号が入力され、
    　出力用トランジスタの第１導通端子にクロック信号が入力され、
    　電位供給用トランジスタの制御端子に、上記クロック信号とは異なるクロック信号が入力され、
    　出力用トランジスタの第２導通端子が容量の第１電極に接続され、セット用トランジスタの制御端子および第１導通端子が接続されるとともに、セット用トランジスタの第２導通端子が、出力用トランジスタの制御端子と容量の第２電極とに接続され、
    　リセット用トランジスタの第１導通端子が出力用トランジスタの制御端子に接続されるとともに、リセット用トランジスタの第２導通端子が定電位源に接続され、
    　電位供給用トランジスタの第１導通端子が出力用トランジスタの第２導通端子に接続されるとともに、電位供給用トランジスタの第２導通端子が定電位源に接続され、
    　出力用トランジスタの第２導通端子が出力端子となっていることを特徴とする請求項１～９のいずれか１項に記載の表示パネル駆動回路。
  11. 　上記シフトレジスタには互いに位相が異なる２以上のクロック信号が供給され、そのうち２つのクロック信号の一方が奇数段となる単位回路に入力され、他方が偶数段となる単位回路に入力されることを特徴とする請求項１～１０のいずれか１項に記載の表示パネル駆動回路。
  12. 　上記２つのクロック信号それぞれの位相が互いに半周期分ずれていることを特徴とする請求項１１に記載の表示パネル駆動回路。
  13. 　セット用トランジスタ、出力用トランジスタ、リセット用トランジスタ、および電位供給用トランジスタそれぞれがＮチャネルトランジスタであることを特徴とする請求項９または１０に記載の表示パネル駆動回路。
  14. 　各トランジスタの第１導通端子がドレイン端子で、第２導通端子がソース端子であることを特徴とする請求項１３に記載の表示パネル駆動回路。
  15. 　各トランジスタの第１導通端子がソース端子で、第２導通端子がドレイン端子であることを特徴とする請求項９または１０に記載の表示パネル駆動回路。
  16. 　入力される同期信号に基づいて上記クロック信号およびスタートパルス信号を生成するタイミングコントローラを備えることを特徴とする請求項１～１５のいずれか１項に記載の表示パネル駆動回路。
  17. 　上記クロック信号のアクティブ化に伴う立ち上がり部分あるいはアクティブ化に伴う立ち下がり部分を傾斜させるためのスロープ化回路を備えることを特徴とする請求項１～１６のいずれか１項に記載の表示パネル駆動回路。
  18. 　請求項１～１７のいずれか１項に記載の表示パネル駆動回路と液晶パネルとを備えることを特徴とする液晶表示装置。
  19. 　上記シフトレジスタが液晶パネルにモノリシックに形成されていることを特徴とする請求項１８記載の液晶表示装置。
  20. 　上記液晶パネルはアモルファスシリコンを用いて形成されていることを特徴とする請求項１９記載の液晶表示装置。
  21. 　上記液晶パネルは多結晶シリコンを用いて形成されていることを特徴とする請求項１９記載の液晶表示装置。
  22. 　信号線選択信号を出力する単位回路が段状に接続されてなるシフトレジスタを備えた表示パネルの駆動方法であって、
    　上記単位回路に、クロック信号と、スタートパルス信号あるいは他段から出力された信号線選択信号とを入力し、該クロック信号のアクティブ化に伴う立ち上がり部分あるいはアクティブ化に伴う立ち下がり部分を傾斜させることを特徴とする表示パネルの駆動方法。
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