WO2011135879A1 - シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法 - Google Patents

シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法 Download PDF

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田中　信也
菊池　哲郎
周郎 山崎
吉田　昌弘
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Abstract

　複数のシフトレジスタ段（ＳＲ１、ＳＲ２、…、ＳＲｎ）が縦続接続された第ｉ回路部（１ａ、１ｂ）（ｉは１≦ｉ≦Ｎ（Ｎは２以上の整数）の整数のそれぞれ）であって、各上記第ｉ回路部（１ａ、１ｂ）は上記第ｉ回路部（１ａ、１ｂ）のそれぞれに専用の供給配線（１０ｂ、１０ｃ、１０ｅ、１０ｆ）によって各上記シフトレジスタ段（ＳＲ１、ＳＲ２、…、ＳＲｎ）を駆動する駆動信号（ＣＫＡ１、ＣＫＡ２、ＣＫＢ１、ＣＫＢ２）が供給される上記第１回路部（１ａ、１ｂ）と、上記供給配線（１０ｂ、１０ｃ、１０ｅ、１０ｆ）とを備えている。

Description

シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
　本発明は、表示パネルにモノリシックに作り込まれるシフトレジスタ回路に関する。
　近年、ゲートドライバを液晶パネル上にアモルファスシリコンで形成しコスト削減を図るゲートモノリシック化が進められている。ゲートモノリシックは、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどとも称される。
　図１３に、ゲートモノリシックにより形成されるゲートドライバを構成するシフトレジスタ回路１００の構成例を示す。
　当該シフトレジスタ回路１００においては、各段（シフトレジスタ段）ＳＲｋ（ｋは１≦ｋ≦ｎの自然数）が、セット端子ＳＥＴ、出力端子ＧＯＵＴ、リセット端子ＲＥＳＥＴ、Ｌｏｗ電源入力端子ＶＳＳ、および、クロック入力端子ＣＬＫ１・ＣＬＫ２を備えている。各段ＳＲｋ（ｋ≧２）において、セット端子ＳＥＴには前段ＳＲｋ－１の出力信号Ｇｋ－１が入力される。初段ＳＲ１のセット端子ＳＥＴにはゲートスタートパルス信号ＧＳＰが入力される。各段ＳＲｋ（ｋ≧１）において、出力端子ＧＯＵＴは、アクティブエリア１０１に配置された対応する走査信号線に出力信号Ｇｋを出力する。各段ＳＲｋ（ｋ≦ｎ－１）において、リセット端子ＲＥＳＥＴには、次段ＳＲｋ＋１の出力信号Ｇｋ＋１が入力される。最終段ＳＲｎのリセット端子ＲＥＳＥＴにはクリア信号ＣＬＲが入力される。
　Ｌｏｗ電源入力端子ＶＳＳには、各段ＳＲｋにおける低電位側の電源電圧であるＬｏｗ電源電圧ＶＳＳが入力される。クロック入力端子ＣＬＫ１とクロック端子ＣＬＫ２とのうちの一方にクロック信号ＣＫＡ１が入力されるとともに他方にクロック信号ＣＫＡ２が入力され、隣接する段間でクロック入力端子ＣＬＫ１に入力されるクロック信号とクロック入力端子ＣＬＫ２に入力されるクロック信号とが交互に入れ替わるようになっている。
　クロック信号ＣＫＡ１とクロック信号ＣＫＡ２とは、図１４に示すような、アクティブなクロックパルス期間（ここではＨｉｇｈレベル期間）が互いに重ならない相補的な位相関係を有している。クロック信号ＣＫＡ１・ＣＫＡ２のＨｉｇｈレベル側（アクティブ側）の電圧はＶＧＨで、Ｌｏｗレベル側（非アクティブ側）の電圧はＶＧＬである。Ｌｏｗ電源電圧ＶＳＳはクロック信号ＣＫＡ１・ＣＫＡ２のＬｏｗレベル側の電圧ＶＧＬに等しい。この例ではクロック信号ＣＫＡ１とクロック信号ＣＫＡ２とが互いに逆相の関係にあるが、一方のクロック信号のアクティブなクロックパルス期間が、他方のクロック信号の非アクティブな期間内に包含される関係（すなわちクロックデューティが１／２未満）も可能である。
　ゲートスタートパルス信号ＧＳＰは、１フレーム期間（１Ｆ）の最初のクロックパルス期間にアクティブとなる信号である。クリア信号ＣＬＲは、１フレーム期間（１Ｆ）の最後のクロックパルス期間にアクティブ（ここではＨｉｇｈ）となる信号である。
　図１５に、図１３のシフトレジスタ回路１００の各段ＳＲｋの構成例を示す。
　各段ＳＲｋは、５つのトランジスタＴ１・Ｔ２・Ｔ３・Ｔ４・Ｔ５および容量Ｃ１を備えている。上記トランジスタは全てｎチャネル型のＴＦＴである。
　トランジスタＴ１において、ゲートおよびドレインはセット端子ＳＥＴに、ソースはトランジスタＴ５のゲートに、それぞれ接続されている。各段ＳＲｋの出力トランジスタであるトランジスタＴ５において、ドレインはクロック入力端子ＣＬＫ１に、ソースは出力端子ＧＯＵＴに、それぞれ接続されている。すなわち、トランジスタＴ５は伝送ゲートとして、クロック入力端子ＣＬＫ１に入力されるクロック信号の通過および遮断を行う。容量Ｃ１は、トランジスタＴ５のゲートとソースとの間に接続されている。トランジスタＴ５のゲートに接続されたノードをｎｅｔＡと称する。
　トランジスタＴ３において、ゲートはリセット端子ＲＥＳＥＴに、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。トランジスタＴ４において、ゲートはリセット端子ＲＥＳＥＴに、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　トランジスタＴ２において、ゲートはクロック端子ＣＬＫ２に、ドレインは出力端子ＧＯＵＴに、ソースはＬｏｗ電源入力端子ＶＳＳに、それぞれ接続されている。
　次に、図１６を用いて、各段ＳＲｋの動作について説明する。
　１フレーム期間の最初に、シフトレジスタ回路１００のシフトパルスとしてゲートスタートパルス信号ＧＳＰが初段ＳＲ１のセット端子ＳＥＴに入力される。シフトレジスタ回路１００は、縦続接続された各段ＳＲｋがこのシフトパルスを順に受け渡しすることにより、出力信号Ｇｋのアクティブなパルスを出力する。
　各段ＳＲｋにおいて、セット端子ＳＥＴにシフトパルスが入力されるまでは、トランジスタＴ４・Ｔ５がハイインピーダンス状態であるとともに、トランジスタＴ２がクロック入力端子ＣＬＫ２から入力されるクロック信号がＨｉｇｈレベルになるたびにＯＮ状態となり、出力端子ＧＯＵＴはＬｏｗを保持する期間となる。
　セット端子ＳＥＴにシフトパルスが入力されると、段ＳＲｋは出力信号Ｇｋのアクティブなパルスであるゲートパルスを生成する期間となり、トランジスタＴ１がＯＮ状態となって容量Ｃ１を充電する。容量Ｃ１が充電されることにより、ゲートパルスのＨｉｇｈレベルをＶＧＨ、トランジスタＴ１の閾値電圧をＶｔｈとして、ノードｎｅｔＡの電位がＶＧＨ－Ｖｔｈまで上昇する。この結果、トランジスタＴ５がＯＮ状態になり、クロック入力端子ＣＬＫ１から入力されたクロック信号がトランジスタＴ５のソースに現れるが、クロック入力端子ＣＬＫ１にクロックパルス（Ｈｉｇｈレベル）が入力された瞬間に容量Ｃ１のブートストラップ効果によってノードｎｅｔＡの電位が突き上げられるので、トランジスタＴ５は大きなオーバドライブ電圧を得ることとなる。これにより、クロック入力端子ＣＬＫ１に入力されたクロックパルスのＶＧＨのほぼ全振幅が段ＳＲｋの出力端子ＧＯＵＴに伝送されて出力され、ゲートパルスとなる。
　セット端子ＳＥＴへのシフトパルスの入力が終了すると、トランジスタＴ１がＯＦＦ状態となる。そして、ノードｎｅｔＡおよび段ＳＲｋの出力端子ＧＯＵＴがフローティングとなることによる電荷の保持を解除するために、次段ＳＲｋ＋１のゲートパルスがリセットパルスとしてリセット端子ＲＥＳＥＴに入力される。これによりトランジスタＴ３・Ｔ４がＯＮ状態となり、ノードｎｅｔＡおよび出力端子ＧＯＵＴがＬｏｗ電源電圧ＶＳＳに接続される。従って、トランジスタＴ５がＯＦＦ状態となる。リセットパルスの入力が終了すると、段ＳＲｋがゲートパルスを生成する期間は終了し、出力端子ＧＯＵＴは再びＬｏｗを保持する期間となる。
　このようにして、図１７に示すように、各ゲートラインに出力信号Ｇｋのゲートパルスが順次出力されていく。
　上記のようなゲートモノリシック技術によるシフトレジスタ回路は、特許文献１などにも記載されている。
日本国公開特許公報「特開２００５－５０５０２（２００５年２月２４日公開）」
　しかしながら、表示装置の大型化および高精細化により、表示パネルを駆動する信号配線どうしのクロス容量や、シフトレジスタ段ＳＲｋの出力に接続される負荷が増大してきている。ゲートパルスを生成する電源に接続される全負荷が低負荷である場合には、図１８の（ａ）に示すようにゲートパルスの形状がかなり方形パルスに近い。クロス容量や負荷が増大すると、図１８の（ｂ）に示すように、配線遅延によってゲートパルスの波形になまりが生じる。ゲートパルスの波形がなまると、Ｈｉｇｈ期間の減少および絵素ＴＦＴの動作タイミングのずれなどが起きるため、これを解消しようとすると、シフトレジスタ回路１００に用いられるトランジスタのサイズ（チャネル幅Ｗ／チャネル長Ｌ）を大きくしたり、図１８の（ｃ）に示すように、本来、ゲートパルス１０５で動作させたいところを振幅の大きなゲートパルス１０６に代えて供給したりすることによって、ゲートパルスの十分なＨｉｇｈ期間と正確なパルスタイミングとを確保するなどの手段を取らざるを得ない。
　このような、ゲートパルスを生成する電源に対する負荷について以下に説明する。
　図１３に示したように、シフトレジスタ回路１００を駆動する信号の配線として、ゲートスタートパルス信号ＧＳＰの配線１００ａ、クロック信号ＣＫＡ１の配線１００ｂ、クロック信号ＣＫＡ２の配線１００ｃ、Ｌｏｗ電源電圧ＶＳＳの配線１００ｄ、および、クリア信号ＣＬＲの配線１００ｅなどの複数の配線が表示パネル上に形成されている。
　これらの配線１００ａ～１００ｅのうち特に配線１００ｂ～１００ｄは、各電源あるいは各信号源から各シフトレジスタ段ＳＲｋの近傍まで達するように引き回された幹配線と、幹配線から個々のシフトレジスタ段ＳＲｋに引き込まれた枝配線とを有している。図１３には、一例として、配線１００ｂの幹配線１００ｂ（１）および枝配線１００ｂ（２）と、配線１００ｃの幹配線１００ｃ（１）および枝配線１００ｃ（２）とを示した。
　従って、幹配線と枝配線とを有する配線１００ｂ・１００ｃのそれぞれは、他の配線と交差する箇所を有することとなって、この結果、配線間のクロス容量を有する。これは他の配線についても同様である。また、配線１００ｂ・１００ｃのそれぞれは自身の配線容量をも有している。特に、クロス容量の形成箇所は、パネルの高精細化に伴う絵素行数の増大に比例して大きくなる。また、各絵素行を同一色の絵素で構成する場合には、各色に対して絵素行が必要であるため、非常に行数が多くなり、クロス容量の形成箇所が顕著に増加する。
　このような配線１００ｂ・１００ｃのそれぞれは、クロック入力端子ＣＬＫ１を介して接続されたシフトレジスタ段ＳＲｋがゲートパルスを出力するときに、対応するゲートラインＧＬｋに接続される。すなわち、クロック電源はゲートパルスを生成する電源であり、配線１００ｂ・１００ｃの配線容量およびクロス容量はゲートパルスを生成する電源の負荷となる。
　図１９に、図１３のアクティブエリア１０１における各画素ＰＩＸの等価回路を示す。
　各画素ＰＩＸは、ゲートラインＧＬｋとソースラインＳＬｊ（ｊは自然数）との各交点に対応して設けられている。画素ＰＩＸは、選択素子であるＴＦＴ１１０、液晶容量Ｃｌｃ、および、保持容量Ｃｃｓを備えている。ＴＦＴ１１０のゲートはゲートラインＧＬｋに、ソースはソースラインＳＬｊに、ドレイン１１０ｄは絵素電極１１１に、それぞれ接続されている。液晶容量Ｃｌｃは、絵素電極１１１と共通電極ＣＯＭとの間に液晶層が配置されて構成されている。保持容量Ｃｃｓは、ドレイン１１１ｄと保持容量ラインＣＳＬとの間に絶縁膜が配置されて構成されている。
　ゲートラインＧＬｋは、シフトレジスタ段ＳＲｋの出力端子ＧＯＵＴに接続されており、図１５から分かるように、トランジスタＴ５がＯＮ状態となる期間に図１３のクロック信号ＣＫＡ１あるいはＣＫＡ２を介してクロック電源に接続される。すなわち、ゲートラインＧＬｋはクロック電源の負荷となる。また、ゲートラインＧＬｋは、シフトレジスタ段ＳＲｋのリセット時にＬｏｗ電源電圧ＶＳＳの電源に接続される。すなわち、ゲートラインＧＬｋはＬｏｗ電源電圧ＶＳＳの電源の負荷となる。
　また、ゲートラインＧＬｋには、ソースラインＳＬｊとの交差箇所において両配線間のクロス容量Ｃｓｇｘが接続されている。このクロス容量Ｃｓｇｘには、ＴＦＴ１１０のＯＮ時に、液晶容量Ｃｌｃおよび保持容量Ｃｃｓがつながる。すなわち、クロス容量Ｃｓｇｘ、液晶容量Ｃｌｃ、および、保持容量Ｃｃｓは、クロック電源およびＬｏｗ電源電圧ＶＳＳの電源の負荷となる。これには、ソースラインＳＬｊに接続された全絵素ＰＩＸのものも含まれる。
　また、ゲートラインＧＬｋには、ＴＦＴ１１０の寄生容量であるゲート・ソース間容量Ｃｇｓおよびゲート・ドレイン間容量Ｃｇｄが接続されている。ゲート・ドレイン間容量Ｃｇｄには、ゲートラインＧＬｋと絵素電極１１１との間に形成された寄生容量も含まれている。すなわち、ゲート・ソース間容量Ｃｇｓおよびゲート・ドレイン間容量Ｃｇｄは、クロック電源およびＬｏｗ電源電圧ＶＳＳの電源の負荷となる。
　図１９に示されるこのような負荷は表示領域内の負荷である。
　次に、図２０に、クロック信号ＣＫＡ１・ＣＫＡ２の配線１００ｂ・１００ｃと、シフトレジスタ段ＳＲｋ内のトランジスタとの接続状態を示す。
　配線１００ｂ・１００ｃは、例えば図１５の構成のシフトレジスタ段ＳＲｋであればクロック入力端子ＣＫＡ・ＣＫＢに接続されている。従って、配線１００ｂ・１００ｃには、トランジスタＴ２・Ｔ５のゲート・ソース間容量やゲート・ドレイン間容量である寄生容量１１５・１１６・１１７・１１８が接続されている。
　以上のような負荷容量が全て、ゲートパルスを生成する電源に接続されるため、ゲートパルス波形のなまりはかなり大きくなる。なまりが大きくなってゲートパルスのＨｉｇｈ期間が短くなると、液晶容量Ｃｌｃを十分に充電することができるだけの期間を確保できず、表示の高精細化に支障を来たす。従って、なまりを改善するためにトランジスタのサイズを大きくしようとすると、トランジスタＴ５で表される出力トランジスタは、大きな電流供給能力を備えさせるために元々非常に大きなチャネル幅を有しているために非常に大きなサイズとなってしまう。ゲートモノリシック技術ではキャリア移動度の小さな素子（特にアモルファスシリコン）を用いているため、特に大きなサイズが必要となる。このことは、表示パネルの狭額縁化に反する。また、大サイズの素子はそのどこかに製造欠陥の発生する確率が高くなるので、パネル製造の高歩留り化にとって障害となる。
　また、図１８の（ｃ）のように振幅の大きなゲートパルス１０６を供給するためにクロック信号ＣＫＡ１・ＣＫＡ２の振幅を大きくしようとすると、クロック電源電圧を上昇させることとなるので、低消費電力化および高速動作化のために電源電圧の低減が図られている現状に反する。
　このような事情から、ゲートパルス波形のなまりに対して現実に取り得る対処方法としては、最低限の電流供給能力を確保できるだけのトランジスタサイズの不十分な増大化や、消費電力を極力抑制するための電源電圧の不十分な上昇しか施せていない。前者の方法では、トランジスタの電流供給能力が備えるマージンが小さくなって駆動できる負荷の上限が低くなる。後者の方法では、ゲートパルスを生成する電源電圧に、トランジスタを十分に駆動できるだけのマージンがなくなってしまう。
　以上のように、従来のシフトレジスタ回路には、十分な動作マージンが確保できないという問題があった。
　本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、十分な動作マージンを確保することができるシフトレジスタ回路、および、それを備えた表示装置、ならびに、シフトレジスタ回路の駆動方法を実現することにある。
　本発明のシフトレジスタ回路は、
　複数のシフトレジスタ段が縦続接続された第ｉ回路部（ｉは１≦ｉ≦Ｎ（Ｎは２以上の整数）の整数のそれぞれ）であって、各上記第ｉ回路部は上記第ｉ回路部のそれぞれに専用の供給配線によって各上記シフトレジスタ段を駆動する駆動信号が供給される、上記第ｉ回路部と、
　上記供給配線とを備えていることを特徴としている。
　上記の発明によれば、駆動信号の供給配線の他の配線との交差箇所が大きく減少するので、駆動信号の供給配線１本当たりのクロス容量を大幅に減少させることが可能となる。また、駆動信号の供給配線１本当たりのシフトレジスタ段の接続数が大きく減少するので、シフトレジスタ段との接続部における寄生容量の合計が大幅に減少する。これにより、駆動信号源から駆動信号の供給配線に供給される駆動信号の波形、従ってシフトレジスタ段の出力信号の波形を、従来よりもなまりの小さい波形とすることができる。従って、駆動信号源の電圧範囲を大きくすること、および、トランジスタサイズ（チャネル幅）を大きくすることを行わなくとも、負荷の充電率を高めることができ、それだけシフトレジスタ段の動作マージンを大きくすることができる。
　以上により、十分な動作マージンを確保することができるシフトレジスタ回路を実現することができるという効果を奏する。
　本発明のシフトレジスタ回路の駆動方法は、
　シフトレジスタ回路を、複数のシフトレジスタ段が縦続接続された第ｉ回路部（ｉは１≦ｉ≦Ｎ（Ｎは２以上の整数）の整数）のそれぞれからなるものとして、上記第ｉ回路部のそれぞれに専用の供給配線によって、各上記シフトレジスタ段を駆動する駆動信号を供給することを特徴としている。
　上記の発明によれば、十分な動作マージンを確保することができるシフトレジスタ回路の駆動方法を実現することができるという効果を奏する。
　本発明のシフトレジスタ回路は、
　複数のシフトレジスタ段が縦続接続された第ｉ回路部（ｉは１≦ｉ≦Ｎ（Ｎは２以上の整数）の整数のそれぞれ）であって、各上記第ｉ回路部は上記第ｉ回路部のそれぞれに専用の供給配線によって各上記シフトレジスタ段を駆動する駆動信号が供給される、上記第ｉ回路部と、
　上記供給配線とを備えている。
　以上により、十分な動作マージンを確保することができるシフトレジスタ回路を実現することができるという効果を奏する。
　本発明のシフトレジスタ回路の駆動方法は、
　シフトレジスタ回路を、複数のシフトレジスタ段が縦続接続された第ｉ回路部（ｉは１≦ｉ≦Ｎ（Ｎは２以上の整数）の整数）のそれぞれからなるものとして、上記第ｉ回路部のそれぞれに専用の供給配線によって、各上記シフトレジスタ段を駆動する駆動信号を供給する。
　以上により、十分な動作マージンを確保することができるシフトレジスタ回路の駆動方法を実現することができるという効果を奏する。
本発明の実施形態を示すものであり、第１実施例におけるシフトレジスタ回路の構成を示すブロック図である。 図１のシフトレジスタ回路の信号を説明するタイミングチャートである。 本発明の実施形態を示すものであり、第２実施例におけるシフトレジスタ回路の構成を示すブロック図である。 図３のシフトレジスタ回路の信号を説明するタイミングチャートである。 本発明の実施形態を示すものであり、第３実施例におけるシフトレジスタ回路の構成を示すブロック図である。 図５のシフトレジスタ回路の信号を説明するタイミングチャートである。 本発明の実施形態を示すものであり、第４実施例におけるシフトレジスタ回路の構成を示すブロック図である。 図７のシフトレジスタ回路の信号を説明するタイミングチャートである。 本発明の実施形態を示すものであり、第５実施例におけるシフトレジスタ回路の構成を示すブロック図である。 図９のシフトレジスタ回路の信号を説明するタイミングチャートである。 本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。 本発明の実施形態を示すものであり、表示装置のゲートスキャン方向およびデータ信号の供給方向を説明する図であって、（ａ）ないし（ｃ）はそれぞれ供給方向のバリエーションを示す図である。 従来技術を示すものであり、シフトレジスタの構成を示すブロック図である。 図１３のシフトレジスタ回路の信号を説明するタイミングチャートである。 図１３のシフトレジスタ段の構成を示す回路図である。 図１５のシフトレジスタ段の動作を示すタイミングチャートである。 図１３のシフトレジスタ回路の動作を示すタイミングチャートである。 従来技術を示すものであり、なまりを説明する波形図であって、（ａ）はなまりの小さい波形を示す波形図、（ｂ）はなまりの大きい波形を示す波形図、（ｃ）はなまりを改善するための波形図である。 従来技術を示すものであり、絵素周辺の寄生容量を説明する回路図である。 従来技術を示すものであり、駆動信号の供給配線とシフトレジスタ段との接続部における寄生容量を説明する回路図である。
　本発明の実施形態について図１～図１２を用いて説明すれば、以下の通りである。
　図１１に、本実施形態に係る表示装置である液晶表示装置１１の構成を示す。
　液晶表示装置１１は、表示パネル１２、フレキシブルプリント基板１３、および、コントロール基板１４を備えている。
　表示パネル１２は、ガラス基板上に、アモルファスシリコンを用いて作製されるＴＦＴを用いて、アクティブエリア（表示領域）１２ａ、複数のゲートライン（走査信号線）ＧＬ…、複数のソースライン（データ信号線）ＳＬ…、および、ゲートドライバ（走査信号線駆動回路）１５が作り込まれたアクティブマトリクス型の表示パネルである。多結晶シリコン、ＣＧシリコン、微結晶シリコン、アモルファス酸化物半導体（ＩＧＺＯなど）などを用いて作製されるＴＦＴを用いて表示パネル１２を作製することもできる。アクティブエリア１２ａは、複数の絵素ＰＩＸ…がマトリクス状に配置された領域である。絵素ＰＩＸは、絵素の選択素子であるＴＦＴ２１、液晶容量ＣＬ、および、補助容量Ｃｓを備えている。ＴＦＴ２１のゲートはゲートラインＧＬに接続されており、ＴＦＴ２１のソースはソースラインＳＬに接続されている。液晶容量ＣＬおよび補助容量ＣｓはＴＦＴ２１のドレインに接続されている。
　複数のゲートラインＧＬ…はゲートラインＧＬ１・ＧＬ２・ＧＬ３・…・ＧＬｎからなり、それぞれゲートドライバ（走査信号線駆動回路）１５の出力に接続されている。複数のソースラインＳＬ…はソースラインＳＬ１・ＳＬ２・ＳＬ３・…・ＳＬｍからなり、それぞれ後述するソースドライバ１６の出力に接続されている。また、図示しないが、絵素ＰＩＸ…の各補助容量Ｃｓに補助容量電圧を与える補助容量配線が形成されている。
　ゲ－トドライバ１５は、表示パネル１２上でアクティブエリア１２ａに対してゲートラインＧＬ…の延びる方向の一方側に隣接する領域に設けられており、内部に備えるシフトレジスタ回路によってゲートラインＧＬ…のそれぞれに順次ゲートパルス（走査パルス）を供給する。さらに他のゲ－トドライバが、表示パネル１２上でアクティブエリア１２ａに対してゲートラインＧＬ…の延びる方向の他方側に隣接する領域に設けられて、上記ゲートドライバ１５と互いに異なるゲートラインＧＬを走査するようになっていてもよい。これらのゲートドライバは表示パネル１２に、アモルファスシリコン、多結晶シリコン、ＣＧシリコン、微結晶シリコン、アモルファス酸化物半導体（ＩＧＺＯ：Ｉｎ－Ｇａ－Ｚｎ－Ｏなど）の少なくとも１つを用いて、アクティブエリア１２ａとモノリシックに作り込まれており、ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどと称される技術によって作製されたゲートドライバは全てゲートドライバ１５に含まれ得る。
　フレキシブルプリント基板１３は、ソースドライバ１６を備えている。ソースドライバ１６はソースラインＳＬ…のそれぞれにデータ信号を供給する。コントロール基板１４はフレキシブルプリント基板１３に接続されており、ゲートドライバ１５およびソースドライバ１６に必要な信号や電源を供給する。コントロール基板１４から出力されたゲートドライバ１５へ供給する信号および電源は、フレキシブルプリント基板１３を介して表示パネル１２上でゲートドライバ１５へ供給される。
　表示パネル１２におけるアクティブエリア１２ａの外側の領域は額縁領域１２ｂとなっている。ゲ－トドライバ１５はこの額縁領域１２ｂに作り込まれており、フレキシブルプリント基板１３はこの額縁領域１２ｂに接続されている。
　ゲ－トドライバ１５のようにゲートドライバをゲートモノリシック技術で構成する場合には、一行分の絵素ＰＩＸ…を全て同色絵素で構成し、ゲートドライバ１５がＲＧＢの色ごとにゲートラインＧＬ…を駆動するのに適している。この場合には、ソースドライバ１６を色ごとに用意する必要がないので、ソースドライバ１６やフレキシブルプリント基板１３の規模を縮小することができるので有利である。
　次に、上記の構成の液晶表示装置１１においてゲートドライバ１５に備えられるシフトレジスタ回路の構成について、各実施例を挙げて説明する。なお、以下に述べるシフトレジスタ回路の各段（シフトレジスタ段）ＳＲｋの構成は任意でよく、例えば図１５に示した回路などが適用可能であるので、その説明は省略する。
　図１に、本実施例のシフトレジスタ回路１の構成を示す。
　シフトレジスタ回路１は、第１回路部１ａ、第２回路部１ｂ、および、配線１０ａ・１０ｂ・１０ｃ・１０ｄ・１０ｅ・１０ｆ・１０ｇ・１０ｈを備えている。
　第１回路部１ａは、各段（シフトレジスタ段）ＳＲｋ（ｋは１≦ｋ≦ｍの自然数）が縦続接続された構成である。各段ＳＲｋは、セット端子ＳＥＴ、出力端子ＧＯＵＴ、リセット端子ＲＥＳＥＴ、Ｌｏｗ電源入力端子ＶＳＳ、および、クロック入力端子ＣＬＫ１・ＣＬＫ２を備えている。各段ＳＲｋ（ｋ≧２）において、セット端子ＳＥＴには前段ＳＲｋ－１の出力信号Ｇｋ－１が入力される。第１回路部１ａの初段ＳＲ１のセット端子ＳＥＴにはゲートスタートパルス信号ＧＳＰ１が入力される。各段ＳＲｋ（１≦ｋ≦ｍ）において、出力端子ＧＯＵＴは、アクティブエリア１２ａに配置された対応するゲートラインＧＬｋに出力信号Ｇｋを出力する。各段ＳＲｋ（ｋ≦ｍ－１）において、リセット端子ＲＥＳＥＴには、次段ＳＲｋ＋１の出力信号Ｇｋ＋１が入力される。第１回路部１ａの最終段ＳＲｍのリセット端子ＲＥＳＥＴにはクリア信号ＣＬＲ１が入力される。
　Ｌｏｗ電源入力端子ＶＳＳには、各段ＳＲｋにおける低電位側の電源電圧であるＬｏｗ電源電圧ＶＳＳが入力される。クロック入力端子ＣＬＫ１とクロック端子ＣＬＫ２とのうちの一方にクロック信号ＣＫＡ１が入力されるとともに他方にクロック信号ＣＫＡ２が入力され、隣接する段間でクロック入力端子ＣＬＫ１に入力されるクロック信号とクロック入力端子ＣＬＫ２に入力されるクロック信号とが交互に入れ替わるようになっている。
　クロック信号ＣＫＡ１とクロック信号ＣＫＡ２とは、図２に示すような、アクティブなクロックパルス期間（ここではＨｉｇｈレベル期間）が互いに重ならない相補的な位相関係を有している。クロック信号ＣＫＡ１・ＣＫＡ２のＨｉｇｈレベル側（アクティブ側）の電圧はＶＧＨで、Ｌｏｗレベル側（非アクティブ側）の電圧はＶＧＬである。Ｌｏｗ電源電圧ＶＳＳはクロック信号ＣＫＡ１・ＣＫＡ２のＬｏｗレベル側の電圧ＶＧＬに等しい。この例ではクロック信号ＣＫＡ１とクロック信号ＣＫＡ２とが互いに逆相の関係にあるが、一方のクロック信号のアクティブなクロックパルス期間が、他方のクロック信号の非アクティブな期間内に包含される関係（すなわちクロックデューティが１／２未満）も可能である。
　ゲートスタートパルス信号ＧＳＰ１は、１フレーム期間（１Ｆ）すなわち次に説明する期間ｔ１の最初のクロックパルス期間にアクティブとなる信号である。クリア信号ＣＬＲ１は、第１回路部１ａおよび第２回路部１ｂの各最終段をリセットするように、１フレーム期間（１Ｆ）に２回アクティブ（ここではＨｉｇｈ）となる信号である。
　第２回路部１ｂは、各段（シフトレジスタ段）ＳＲｋ（ｋはｍ＋１≦ｋ≦ｎの自然数）が縦続接続された構成である。各段ＳＲｋは、セット端子ＳＥＴ、出力端子ＧＯＵＴ、リセット端子ＲＥＳＥＴ、Ｌｏｗ電源入力端子ＶＳＳ、および、クロック入力端子ＣＬＫ１・ＣＬＫ２を備えている。各段ＳＲｋ（ｍ＋２≦ｋ≦ｎ）において、セット端子ＳＥＴには前段ＳＲｋ－１の出力信号Ｇｋ－１が入力される。第２回路部１ｂの初段ＳＲ１のセット端子ＳＥＴにはゲートスタートパルス信号ＧＳＰ２が入力される。各段ＳＲｋ（ｍ＋１≦ｋ≦ｎ）において、出力端子ＧＯＵＴは、アクティブエリア１２ａに配置された対応するゲートラインＧＬｋに出力信号Ｇｋを出力する。各段ＳＲｋ（ｍ＋１≦ｋ≦ｎ－１）において、リセット端子ＲＥＳＥＴには、次段ＳＲｋ＋１の出力信号Ｇｋ＋１が入力される。第２回路部１ｂの最終段ＳＲｍのリセット端子ＲＥＳＥＴにはクリア信号ＣＬＲ１が入力される。
　Ｌｏｗ電源入力端子ＶＳＳには、前述のＬｏｗ電源電圧ＶＳＳが入力される。クロック入力端子ＣＬＫ１とクロック端子ＣＬＫ２とのうちの一方にクロック信号ＣＫＢ１が入力されるとともに他方にクロック信号ＣＫＢ２が入力され、隣接する段間でクロック入力端子ＣＬＫ１に入力されるクロック信号とクロック入力端子ＣＬＫ２に入力されるクロック信号とが交互に入れ替わるようになっている。
　クロック信号ＣＫＢ１とクロック信号ＣＫＢ２とは、図２に示すような、アクティブなクロックパルス期間（ここではＨｉｇｈレベル期間）が互いに重ならない相補的な位相関係を有している。クロック信号ＣＫＢ１・ＣＫＢ２のＨｉｇｈレベル側（アクティブ側）の電圧はＶＧＨで、Ｌｏｗレベル側（非アクティブ側）の電圧はＶＧＬである。ここではクロック信号ＣＫＢ１はクロック信号ＣＫＡ１と同相であり、クロック信号ＣＫＢ２はクロック信号ＣＫＡ２と同相である。Ｌｏｗ電源電圧ＶＳＳはクロック信号ＣＫＢ１・ＣＫＢ２のＬｏｗレベル側の電圧ＶＧＬに等しい。この例ではクロック信号ＣＫＢ１とクロック信号ＣＫＢ２とが互いに逆相の関係にあるが、一方のクロック信号のアクティブなクロックパルス期間が、他方のクロック信号の非アクティブな期間内に包含される関係（すなわちクロックデューティが１／２未満）も可能である。
　ゲートスタートパルス信号ＧＳＰ２は、１フレーム期間（１Ｆ）において、第１回路部１ａの走査の期間ｔ１が終了した後に続く期間ｔ２の最初のクロックパルス期間にアクティブとなる信号である。クリア信号ＣＬＲ１は、第１回路部１ａについて前述したものと共通である。
　上記第１回路部１ａと上記第２回路部１ｂとのそれぞれにおけるシフトパルスのシフト方向に沿う方向を方向（第１の方向）Ｄとすると、第１回路部１ａと第２回路部１ｂとは、額縁領域１２ｂにおいて方向Ｄに並んでいる状態にある。
　また、額縁領域１２ｂには、ゲートスタートパルス信号ＧＳＰ１の前記配線１０ａ、クロック信号ＣＫＡ１の前記配線１０ｂ、クロック信号ＣＫＡ２の前記配線１０ｃ、Ｌｏｗ電源電圧ＶＳＳの前記配線１０ｄ、クロック信号ＣＫＢ１の前記配線１０ｅ、クロック信号ＣＫＢ２の前記配線１０ｆ、ゲートスタートパルス信号ＧＳＰ２の前記配線１０ｇ、および、クリア信号ＣＬＲ１の前記配線１０ｈなどの複数の配線が形成されている。
　これらの配線１０ａ～１０ｇのうち特に配線１０ｂ～１０ｆは、各電源あるいは各信号源から各シフトレジスタ段ＳＲｋの近傍まで達するように引き回された幹配線と、幹配線から個々のシフトレジスタ段ＳＲｋに引き込まれた枝配線とを有している。図１には、一例として、配線１０ｂの幹配線１０ｂ（１）および枝配線１０ｂ（２）、配線１０ｃの幹配線１０ｃ（１）および枝配線１０ｃ（２）、配線１０ｅの幹配線１０ｅ（１）および枝配線１０ｅ（２）、配線１０ｆの幹配線１０ｆ（１）および枝配線１０ｆ（２）を示した。
　ここで、回路の形成面において方向Ｄと直交する方向を方向（第２の方向）Ｅとすると、第１回路部１ａに専用の、クロック信号（駆動信号）ＣＫＡ１・ＣＫＡ２の供給配線に順に対応する配線１０ｂ・１０ｃと、第２回路部１ｂに専用の、クロック信号ＣＫＢ１・ＣＫＢ２の供給配線に順に対応する配線１０ｅ・１０ｆとは、第１回路部１ａおよび第２回路部１ｂの両方に対して方向Ｅの同じ一方側となるＥ１側（第２の方向の所定側）にある領域（第１の領域）１２ｂ（１）において、方向Ｄの同じ一方側となるＤ１側（第１の方向の所定側）から、対応する第１回路部１ａまたは第２回路部１ｂに向けて配置されている。
　ここでは、Ｅ１側は表示パネル１２の外側に相当するが、シフトレジスタ回路１が表示装置に搭載されない場合に上記Ｅ１側に代えてＥ１側と反対側のＥ２側にするなど、第２の方向の所定側は一般に方向Ｅのいずれか一方側でよい。また、ここでは、Ｄ１側は駆動信号源であるクロック信号源のある側に相当するが、第１の方向の所定側は一般に方向Ｄのいずれか一方でよい。
　ここでは配線１０ａ～１０ｈの全てが、図１１で説明したように、表示パネル１２外から引き回される。この場合に、配線１０ａ～１０ｈは、例えば配線１０ａ～１０ｇについて図１に明示したように、シフトレジスタ回路１が形成されている、方向Ｄにおける同じＤ１側からシフトレジスタ回路１との各接続箇所へ向けて延伸されている。
　また、この場合に、図１に示すように、第１回路部１ａへの配線１０ｂ・１０ｃを、第２回路部１ｂへの配線１０ｅ・１０ｆよりも表示パネル１２の外側に配置するようにすれば、配線１０ｂ・１０ｃと配線１０ｅ・１０ｆとの交差箇所が無くなる。この構成は、シフトレジスタ回路１をＤ１側からＤ方向に見て遠くにある第ｉ回路部（ｉ＝１、２）に対応する供給配線の幹配線ほど、領域１２ｂ（１）のＥ１側に配置されていることに相当する。これにより、配線１０ｂ・１０ｃおよび配線１０ｅ・１０ｆが、幹配線と枝配線とから構成されることに基づいて、対応するシフトレジスタ段ＳＲｋに接続される際に生ずる他の配線との交差箇所が、図１３の配線１００ｂ・１００ｃの場合よりも減少する。ｍ＝（１／２）ｎならば交差箇所は２分の１になる。
　このように、本実施例の構成では、配線１０ｂ・１０ｃと配線１０ｅ・１０ｆとの、他の配線との交差箇所が大きく減少するので、駆動信号の供給配線１本当たりのクロス容量を大幅に減少させることが可能となる。また、駆動信号の供給配線１本当たりのシフトレジスタ段ＳＲｋの接続数が大きく減少するので、図２０に示したような、シフトレジスタ段ＳＲｋとの接続部における寄生容量の合計が大幅に減少する。これにより、クロック電源から駆動信号の供給配線に供給される駆動信号（ここではクロック信号）の波形、従ってシフトレジスタ段ＳＲｋの出力信号の波形を、図１８の（ａ）のように、従来よりもなまりの小さい波形とすることができる。従って、クロック電源の電圧範囲を大きくすること、および、トランジスタサイズ（チャネル幅）を大きくすることを行わなくとも、絵素ＰＩＸの選択期間を十分に確保して充電率を高めることができ、それだけシフトレジスタ段ＳＲｋの動作マージンを大きくすることができる。
　以上により、十分な動作マージンを確保することができるシフトレジスタ回路、および、それを備えた表示装置、ならびに、シフトレジスタ回路の駆動方法を実現することができる。
　図２に、上記の構成のシフトレジスタ回路１の動作を示す。
　ここでは、ｍ＝（１／２）ｎとしており、期間ｔ１は１フレーム期間（１Ｆ）の前半の２分の１の期間に相当し、期間ｔ２は１フレーム期間（１Ｆ）の後半の２分の１の期間に相当する。クリア信号ＣＬＲ１は、期間ｔ１の最後のクロックパルス期間と期間ｔ２の最後のクロックパルス期間とにアクティブになる。
　これにより、図１中に（１）で示すように、１フレーム期間（１Ｆ）を通して、ゲートスキャンは、まず第１回路部１ａにおいてＤ２側からＤ１側への向きに行われ、続いて、第２回路部１ｂにおいてＤ２側からＤ１側への向きに行われる。このときに、ソースドライバ１６からのデータ信号の供給方向は、図１中に（２）で示すようなＤ２側からＤ１側への一方向（Ｄ１側からＤ２側への一方向でもよい）への供給と、（３）で示すようなＤ２側からＤ１側への方向とＤ１側からＤ２側への方向との両方向の供給とが可能である。
　なお、駆動信号としてクロック信号を挙げたがこれに限らず、一様な周期性は有しないシフトレジスタ段ＳＲｋの駆動信号でもよい。
　また、シフトレジスタ回路１が第ｉ回路部（ｉ＝１、２）から構成される例を挙げたが、これに限らず、複数のシフトレジスタ段が縦続接続された第ｉ回路部（ｉは１≦ｉ≦Ｎ（Ｎは２以上の整数）の整数のそれぞれ）を備えたシフトレジスタ回路であってもよい。このとき、回路の形成面において、シフト方向に沿う方向を第１の方向とし、上記第１の方向に直交する方向を第２の方向としたとき、当該シフトレジスタ回路は、第ｉ回路部のそれぞれに専用の供給配線によって供給される駆動信号によって各上記シフトレジスタ段が駆動される上記第ｉ回路部を、上記シフトレジスタ段の数がｉごとに任意に定められたものとして、上記第１の方向に見て１つずつ並ぶように備えている。そして、各上記第ｉ回路部に対応する上記駆動信号の供給配線が、上記第ｉ回路部ごとに設けられている。あるいは、さらに、対応する上記第ｉ回路部よりも全てのｉについて上記第２の方向のいずれか同じ一方側となる第２の方向の所定側にある第１の領域において、全てのｉについて上記第１の方向のいずれか同じ一方側となる第１の方向の所定側から、対応する上記第ｉ回路部に向けて配置される。
　また、以上の例では駆動信号源がＤ２側といった一方側にのみ設けられていたが、これに限ることはなく、Ｄ１側とＤ２側とのそれぞれに分散されていてもよい。この場合に、Ｄ２側（第１の方向の所定側と反対側）よりもＤ１側（第１の方向の所定側）に近い第ｉ回路部の駆動信号の供給配線はＤ１側から配置し、Ｄ１側よりもＤ２側に近い第ｉ回路部の駆動信号の供給配線はＤ２側から配置するようにすると、供給配線の長さがシフトレジスタ回路１のＤ１側とＤ２側とで釣り合いの取れた長さとなるので、駆動信号の波形、従ってシフトレジスタ段ＳＲｋの出力信号の波形のなまりに差が生じにくい。
　すなわち、第１の方向のいずれか一方側となる第１の方向の所定側よりに設けられた第ｉ回路部の駆動信号の供給配線は第１の方向の所定側から対応する第ｉ回路部に向けて配置され、第１の方向の所定側と反対側よりに設けられた第ｉ回路部の駆動信号の供給配線は第１の方向の所定側と反対側から対応する第ｉ回路部に向けて配置されているとよい。
　図３に、本実施例のシフトレジスタ回路１の構成を示す。
　図３のシフトレジスタ回路１は図１のシフトレジスタ回路１と同じ構成であるが、図１のクロック信号ＣＫＡ１・ＣＫＡ２・ＣＫＢ１・ＣＫＢ２、ゲートスタートパルス信号ＧＳＰ１・ＧＳＰ２、クリア信号ＣＬＲ１の代わりに、記載順に、クロック信号（駆動信号）ＣＫＡ１２・ＣＫＡ２２・ＣＫＢ１２・ＣＫＢ２２、ゲートスタートパルス信号ＧＳＰ１２・ＧＳＰ２２、クリア信号ＣＬＲ２が入力される。
　図４に示すように、クロック信号ＣＫＡ１２・ＣＫＡ２２・ＣＫＢ１２・ＣＫＢ２２は、クロック信号ＣＫＡ１・ＣＫＡ２・ＣＫＢ１・ＣＫＢ２に対してデューティ比が同じで周期が２倍である。ゲートスタートパルス信号ＧＳＰ１・ＧＳＰ２は１フレーム期間（１Ｆ）の最初のクロックパルス期間にアクティブとなる。クリア信号ＣＬＲ２は、１フレーム期間（１Ｆ）の最後のクロックパルス期間にアクティブとなる。
　これにより、図３の（１）に示すように、第１回路部１ａと第２回路部１ｂとで同時に走査を行うことができる。ゲートスキャンは、第１回路部１ａおよび第２回路部１ｂの両方についてＤ２側からＤ１側へ向かう方向に行ってもよいし、第１回路部１ａについてはＤ２側からＤ１側へ、第２回路部１ｂについてはＤ１側からＤ２側へそれぞれ向かう方向に行ってもよい。第２回路部１ｂについてはＤ１側からＤ２側へゲートスキャンするときには、図３において、第２回路部１ｂの初段のシフトレジスタ段ＳＲｍ＋１にゲートスタートパルス信号ＧＳＰ２２を入力する代わりに、縦続接続順序を反転した状態で第２回路部１ｂのシフトレジスタ段ＳＲｎにゲートスタートパルス信号ＧＳＰ２２を入力して、Ｄ１側からＤ２側へとシフトパルスをシフトさせる。この場合には、クリア信号ＣＬＲ２を第２回路部１ｂのシフトレジスタ段ＳＲｍ＋１のリセット端子ＲＥＳＥＴに入力する。
　また以上のゲートスキャンを行うときに、ソースドライバ１６からのデータ信号の供給方向は、図３の（２）に示すように、第１回路部１ａについてはＤ２側からＤ１側へと向かう方向に、第２回路部１ｂについてはＤ１側からＤ２側へと向かう方向に行う。
　すなわち、第１回路部１ａは上下に分割された画面のうちの上画面を駆動し、第２回路部１ｂは上下に分割された画面のうちの下画面を駆動する。これは、後述の図１２の（ｃ）の構成に対応している。
　本実施例の構成によれば、クロック信号の周期が長く、上下に分割された画面のそれぞれを、上下間で独立に割り当てられた第ｉ回路部によって駆動するので、絵素ＰＩＸの選択期間を長く確保することができる。従って、本実施例の構成は、特に高精細・高速表示に適している。
　図５に、本実施例のシフトレジスタ回路１の構成を示す。
　図５のシフトレジスタ回路１は図１のシフトレジスタ回路１と同じ構成であるが、図１のクロック信号ＣＫＡ１・ＣＫＡ２・ＣＫＢ１・ＣＫＢ２、クリア信号ＣＬＲ１の代わりに、記載順に、クロック信号（駆動信号）ＣＫＡ１３・ＣＫＡ２３・ＣＫＢ１３・ＣＫＢ２３、クリア信号ＣＬＲ３が入力される。
　図６に示すように、クロック信号ＣＫＡ１３・ＣＫＡ２３は、クロック信号ＣＫＡ１・ＣＫＡ２の期間ｔ２を非アクティブレベルに保つ休止期間とした信号である。クロック信号ＣＫＢ１３・ＣＫＢ２３は、クロック信号ＣＫＢ１・ＣＫＢ２の期間ｔ１を非アクティブレベルに保つ休止期間とした信号である。クリア信号ＣＬＲ３は、１フレーム期間（１Ｆ）の最後のクロックパルス期間のみにアクティブレベルになる信号である。
　図６の（１）に示すように、ゲートスキャンは、期間ｔ１においてＤ２側からＤ１側に向かう方向に行い、期間ｔ２においてＤ２側からＤ１側に向かう方向に行う。
　このように、本実施例では、ある第ｉ回路部の駆動信号は、他の第ｉ回路部の動作期間内に休止期間を有している。これにより、クロック信号ＣＫＡ１３・ＣＫＡ２３は第１回路部１ａの動作期間である期間ｔ１のみに配線１０ｂ・１０ｃの充放電を行い、クロック信号ＣＫＢ１３・ＣＫＢ２３は第２回路部１ｂの動作期間である期間ｔ２のみに配線１０ｅ・１０ｆの充放電を行う。従って、休止期間の分だけ、駆動信号の各供給配線での充放電に伴う電力損失が減少し、波形のなまりがより一層軽減される。また、休止期間に、対応する第ｉ回路部の動作が停止することによる低消費電力化も図れる。
　図７に、本実施例のシフトレジスタ回路２の構成を示す。
　図７のシフトレジスタ回路２は、第１回路部２ａおよび第２回路部２ｂを備えている。
　第１回路部２ａは、図１の第１回路部１ａにおいて、最終段のシフトレジスタ段ＳＲｍのリセット端子ＲＥＳＥＴに、クリア信号ＣＬＲの代わりに第２回路部２ｂの初段のシフトレジスタ段ＳＲｍ＋１の出力信号Ｇｍ＋１が入力される構成である。第２回路部２ｂは、図１の第２回路部１ｂにおいて、ゲートスタートパルス信号ＧＳＰ２の代わりに、シフトレジスタ段ＳＲｍの出力信号Ｇｍが初段のシフトレジスタ段ＳＲｍ＋１のセット端子ＳＥＴに入力されるとともに、上述のように初段のシフトレジスタ段ＳＲｍ＋１の出力信号Ｇｍ＋１がシフトレジスタ段ＳＲｍのリセット端子ＲＥＳＥＴに入力される構成である。
　また、第１回路部２ａの初段のシフトレジスタ段ＳＲ１のセット端子ＳＥＴには、ゲートスタートパルス信号ＧＳＰ１と同じゲートスタートパルス信号ＧＳＰ３が入力される。また、図１のクロック信号ＣＫＡ１・ＣＫＡ２・ＣＫＢ１・ＣＫＢ２、クリア信号ＣＬＲの代わりに、記載順に、クロック信号（駆動信号）ＣＫＡ１３・ＣＫＡ２３・ＣＫＢ１３・ＣＫＢ２３、クリア信号ＣＬＲ３が入力される。
　図８に示すように、クロック信号ＣＫＡ１３・ＣＫＡ２３は、クロック信号ＣＫＡ１・ＣＫＡ２の期間ｔ２を非アクティブレベルに保つ休止期間とした信号である。クロック信号ＣＫＢ１３・ＣＫＢ２３は、クロック信号ＣＫＢ１・ＣＫＢ２の期間ｔ１を非アクティブレベルに保つ休止期間とした信号である。クリア信号ＣＬＲ３は、１フレーム期間（１Ｆ）の最後のクロックパルス期間のみにアクティブレベルになる信号であり、第２回路部２ｂの最終段のシフトレジスタ段ＳＲｎのリセット端子にのみ入力される。
　図７の（１）に示すように、ゲートスキャンは、期間ｔ１においてＤ２側からＤ１側に向かう方向に行い、期間ｔ２においてＤ２側からＤ１側に向かう方向に行う。
　これにより、クロック信号ＣＫＡ１３・ＣＫＡ２３は第１回路部２ａの動作期間である期間ｔ１のみに配線１０ｂ・１０ｃの充放電を行い、クロック信号ＣＫＢ１３・ＣＫＢ２３は第２回路部２ｂの動作期間である期間ｔ２のみに配線１０ｅ・１０ｆの充放電を行う。従って、駆動信号の各供給配線での充放電に伴う電力損失が大きく減少し、波形のなまりがより一層軽減される。
　また、第１回路部２ａが期間ｔ２に動作を停止し、第２回路部２ｂが期間ｔ１に動作を停止する分だけ低消費電力化される。
　また、ある第ｉ回路部の最終段のシフトレジスタ段が出力するシフトパルスが、他の第ｉ回路部の初段のシフトレジスタ段にシフトパルスとして入力されることによって、スタートパルス信号（ここではゲートスタートパルス信号）数が減少する。従って、スタートパルス信号を供給する電力が削減されるとともに、スタートパルス信号を供給する配線が減少して省面積化を図ることができる。
　図９に、本実施例のシフトレジスタ回路３の構成を示す。
　図９のシフトレジスタ回路３は、第１回路部３ａおよび第２回路部３ｂを備えている。
　第１回路部３ａは、図１の第１回路部１ａと同じ構成である。第１回路部２ａの初段のシフトレジスタ段ＳＲ１のセット端子ＳＥＴには、ゲートスタートパルス信号ＧＳＰ１と同じゲートスタートパルス信号ＧＳＰ４が入力される。第２回路部３ｂは、図１の第２回路部１ｂにおいて、ゲートスタートパルス信号ＧＳＰ２の代わりに、次に説明するクロック信号ＣＫＡ１４が入力される構成である。
　また、図１のクロック信号ＣＫＡ１・ＣＫＡ２・ＣＫＢ１・ＣＫＢ２、クリア信号ＣＬＲの代わりに、記載順に、クロック信号（駆動信号）ＣＫＡ１４・ＣＫＡ２４・ＣＫＢ１４・ＣＫＢ２４、クリア信号ＣＬＲ３が入力される。
　図１０に示すように、クロック信号ＣＫＡ１４は、クロック信号ＣＫＡ１の期間ｔ１には動作するとともに、期間ｔ２の最初のクロックパルスＣＫＺの期間をアクティブレベルとして動作する一方、期間ｔ２の残りの期間を非アクティブレベルに保つ休止期間とした信号である。クロック信号ＣＫＡ２４は、クロック信号ＣＫＡ２の期間ｔ２を非アクティブレベルに保つ休止期間とした信号である。クロック信号ＣＫＢ１４・ＣＫＢ２４は、クロック信号ＣＫＢ１・ＣＫＢ２の期間ｔ１を非アクティブレベルに保つ休止期間とした信号である。クリア信号ＣＬＲ３は、１フレーム期間（１Ｆ）の最後のクロックパルス期間のみにアクティブレベルになる信号である。
　図９の（１）に示すように、ゲートスキャンは、期間ｔ１においてＤ２側からＤ１側に向かう方向に行い、期間ｔ２においてＤ２側からＤ１側に向かう方向に行う。このとき、期間ｔ１では第２回路部１ｂはクロック信号ＣＫＢ１４・ＣＫＢ２４が休止していることにより動作を停止しているが、期間ｔ２に移行したときに、第２回路部３ｂの初段のシフトレジスタ段ＳＲｍ＋１にクロック信号ＣＫＡ１４のクロックパルスＣＫＺがゲートスタートパルス信号としてセット端子ＳＥＴに入力される。これにより、第２回路部３ｂはシフト動作を開始する。
　なお、図９において、第２回路部３ｂの初段のシフトレジスタ段ＳＲｍ＋１にクロック信号ＣＫＡ１４のパルスを入力する代わりに、縦続接続順序を反転した状態で第２回路部３ｂのシフトレジスタ段ＳＲｎにクロック信号ＣＫＡ１４のクロックパルスＣＫＺを入力してＤ１側からＤ２側へとシフトパルスをシフトさせてもよい。この場合には、クリア信号ＣＬＲ３を第２回路部３ｂのシフトレジスタ段ＳＲｍ＋１のリセット端子ＲＥＳＥＴに入力する。
　本実施例の構成によれば、クロック信号ＣＫＡ１４・ＣＫＡ２４は第１回路部３ａの動作期間である期間ｔ１のみに配線１０ｂ・１０ｃの充放電を行い、クロック信号ＣＫＢ１４・ＣＫＢ２４は第２回路部３ｂの動作期間である期間ｔ２のみに配線１０ｅ・１０ｆの充放電を行う。従って、駆動信号の各供給配線での充放電に伴う電力損失が大きく減少し、波形のなまりがより一層軽減される。
　また、第１回路部３ａが期間ｔ２に動作を停止し、第２回路部３ｂが期間ｔ１に動作を停止する分だけ低消費電力化される。
　また、休止期間を有するある駆動信号の、休止期間に移行する直前の最後のパルスが、ある第ｉ回路部のシフトパルスとして入力されることによって、シフトレジスタ回路１のスタートパルス（ここではゲートスタートパルス信号）数が減少する。従って、スタートパルス信号を供給する電力が削減されるとともに、スタートパルス信号を供給する配線が減少して省面積化を図ることができる。
　以上、各実施例について説明した。
　なお、ゲートスキャン方向およびデータ信号の供給方向にバリエーションがあることを述べたが、それらのバリエーションに合わせて、液晶表示装置１１の構成を、図１２の（ａ）～（ｃ）のように適宜変更可能である。
　図１２の（ａ）は、各第ｉ回路部のゲートスキャン方向を、表示パネル１２の上部に設けたソースドライバ１６に近い側から遠い側へと行う、あるいは、ソースドライバ１６に遠い方から近い方へと行うとともに、データ信号の供給をソースドライバ１６に近い側から遠い側へと行う構成である。
　図１２の（ｂ）は、各第ｉ回路部のゲートスキャン方向を、表示パネル１２の下部に設けたソースドライバ１６に近い側から遠い側へと行う、あるいは、ソースドライバ１６に遠い方から近い方へと行うとともに、データ信号の供給をソースドライバ１６に近い側から遠い側へと行う構成である。
　図１２の（ｃ）は、画面を上下に第１の画面と第２の画面とに２分割し、各第ｉ回路部を上画面（第１の画面）用と下画面（第２の画面）用とに割り当てるとともに、上画面用のコントロール基板１４ａ、フレキシブルプリント基板１３ａ、ソースドライバ（第１のデータ信号線駆動回路）１６ａと、下画面用のコントロール基板１４ｂ、フレキシブルプリント基板１３ｂ、ソースドライバ（第２のデータ信号線駆動回路）１６ｂとを設けた構成である。この場合に、ゲートスキャン方向およびデータ信号の供給を、対応するソースドライバに近い側から遠い側へ行ってもよいし、ゲートスキャン方向については、上下画面ともいずれの側から行ってもよい。
　また、表示装置として、ＥＬ表示装置など他の表示装置が採用可能である。
　以上に述べたように、
　本発明のシフトレジスタ回路は、
　複数のシフトレジスタ段が縦続接続された第ｉ回路部（ｉは１≦ｉ≦Ｎ（Ｎは２以上の整数）の整数のそれぞれ）であって、各上記第ｉ回路部は上記第ｉ回路部のそれぞれに専用の供給配線によって各上記シフトレジスタ段を駆動する駆動信号が供給される、上記第ｉ回路部と、
　上記供給配線とを備えていることを特徴としている。
　上記の発明によれば、駆動信号の供給配線の他の配線との交差箇所が大きく減少するので、駆動信号の供給配線１本当たりのクロス容量を大幅に減少させることが可能となる。また、駆動信号の供給配線１本当たりのシフトレジスタ段の接続数が大きく減少するので、シフトレジスタ段との接続部における寄生容量の合計が大幅に減少する。これにより、駆動信号源から駆動信号の供給配線に供給される駆動信号の波形、従ってシフトレジスタ段の出力信号の波形を、従来よりもなまりの小さい波形とすることができる。従って、駆動信号源の電圧範囲を大きくすること、および、トランジスタサイズ（チャネル幅）を大きくすることを行わなくとも、負荷の充電率を高めることができ、それだけシフトレジスタ段の動作マージンを大きくすることができる。
　以上により、十分な動作マージンを確保することができるシフトレジスタ回路を実現することができるという効果を奏する。
　本発明のシフトレジスタ回路は、
　回路の形成面において、シフト方向に沿う方向を第１の方向とし、上記第１の方向に直交する方向を第２の方向としたとき、
　上記第ｉ回路部を、上記シフトレジスタ段の数がｉごとに任意に定められたものとして、上記第１の方向に見て１つずつ並ぶように備え、
　各上記第ｉ回路部に対応する上記駆動信号の供給配線が、対応する上記第ｉ回路部よりも全てのｉについて上記第２の方向のいずれか同じ一方側となる第２の方向の所定側にある第１の領域において、全てのｉについて上記第１の方向のいずれか同じ一方側となる第１の方向の所定側から、対応する上記第ｉ回路部に向けて配置されていることを特徴としている。
　上記の発明によれば、第１の方向の所定側にのみ駆動信号源が配置されている場合に、十分な動作マージンを確保することができるシフトレジスタ回路を実現することができるという効果を奏する。
　本発明のシフトレジスタ回路は、
　上記供給配線は、上記第１の方向に延伸する幹配線と、上記幹配線から対応する上記第ｉ回路部に向けて個別に分岐して上記第ｉ回路部に接続された枝配線とを備えていることを特徴としている。
　上記の発明によれば、幹配線と枝配線とを備えることによるクロス容量を大きく削減することができるという効果を奏する。
　本発明のシフトレジスタ回路は、
　上記第１の方向の所定側から上記第１の方向に沿う方向に見て遠くにある上記第ｉ回路部に対応する上記供給配線の上記幹配線ほど、上記第１の領域の上記第２の方向の所定側に配置されていることを特徴としている。
　上記の発明によれば、第１の方向の所定側にのみ駆動信号源が配置されている場合に、クロス容量の発生箇所を最小限に抑えることができるという効果を奏する。
　本発明のシフトレジスタ回路は、
　回路の形成面において、シフト方向に沿う方向を第１の方向とし、上記第１の方向に直交する方向を第２の方向としたとき、
　各上記第ｉ回路部に対応する上記駆動信号の供給配線が、対応する上記第ｉ回路部よりも全てのｉについて上記第２の方向のいずれか同じ一方側となる第２の方向の所定側にある第１の領域において、
　上記第１の方向のいずれか一方側となる第１の方向の所定側よりに設けられた上記第ｉ回路部の駆動信号の供給配線は上記第１の方向の所定側から対応する上記第ｉ回路部に向けて配置され、
　上記第１の方向の所定側と反対側よりに設けられた上記第ｉ回路部の駆動信号の供給配線は上記第１の方向の所定側と反対側から対応する上記第ｉ回路部に向けて配置されていることを特徴としている。
　上記の発明によれば、駆動信号の供給配線の長さがシフトレジスタ回路の第１の方向の所定側とその反対側とで釣り合いの取れた長さとなるので、駆動信号の波形、従ってシフトレジスタ段の出力信号の波形のなまりに差が生じにくいという効果を奏する。
　本発明のシフトレジスタ回路は、
　上記供給配線は、上記第１の方向に延伸する幹配線と、上記幹配線から対応する上記第ｉ回路部に向けて個別に分岐して上記第ｉ回路部に接続された枝配線とを備えていることを特徴としている。
　上記の発明によれば、幹配線と枝配線とを備えることによるクロス容量を大きく削減することができるという効果を奏する。
　本発明のシフトレジスタ回路は、
　ある上記第ｉ回路部の上記駆動信号は、他の上記第ｉ回路部の動作期間内に休止期間を有していることを特徴としている。
　上記の発明によれば、休止期間の分だけ、駆動信号の各供給配線での充放電に伴う電力損失が減少し、波形のなまりがより一層軽減されるという効果を奏する。また、休止期間に、対応する第ｉ回路部の動作が停止することによる低消費電力化も図れるという効果を奏する。
　本発明のシフトレジスタ回路は、
　上記休止期間を有するある上記駆動信号の、上記休止期間に移行する直前の最後のパルスが、ある上記第ｉ回路部のシフトパルスとして入力されることを特徴としている。
　上記の発明によれば、休止期間を有するある駆動信号の、休止期間に移行する直前の最後のパルスが、ある第ｉ回路部のシフトパルスとして入力されることによって、シフトレジスタ回路のスタートパルス数が減少する。従って、スタートパルス信号を供給する電力が削減されるとともに、スタートパルス信号を供給する配線が減少して省面積化を図ることができるという効果を奏する。
　本発明のシフトレジスタ回路は、
　ある上記第ｉ回路部の最終段の上記シフトレジスタ段が出力するシフトパルスが、他の上記第ｉ回路部の初段の上記シフトレジスタ段にシフトパルスとして入力されることを特徴としている。
　上記の発明によれば、ある第ｉ回路部の最終段のシフトレジスタ段が出力するシフトパルスが、他の第ｉ回路部の初段のシフトレジスタ段にシフトパルスとして入力されることによって、スタートパルス信号数が減少する。従って、スタートパルス信号を供給する電力が削減されるとともに、スタートパルス信号を供給する配線が減少して省面積化を図ることができるという効果を奏する。
　本発明のシフトレジスタ回路は、
　アモルファスシリコン、多結晶シリコン、ＣＧシリコン、微結晶シリコン、および、アモルファス酸化物半導体の少なくともいずれか１つを用いて形成されていることを特徴としている。
　上記の発明によれば、上記材料を用いるものにシフトレジスタ回路をモノリシックに作り込むことができるという効果を奏する。
　本発明の表示装置は、
　上記シフトレジスタ回路を備えていることを特徴としている。
　上記の発明によれば、動作マージンが大きい、高品位表示の表示装置を実現することができるという効果を奏する。
　本発明の表示装置は、
　画面が第１の画面と第２の画面とに２分割されており、各上記第ｉ回路部が上記第１の画面用あるいは上記第２の画面用に割り当てられており、
　上記第１の画面に対応するデータ信号を供給する第１のデータ信号線駆動回路と、
　上記第２の画面に対応するデータ信号を供給する第２のデータ信号線駆動回路とを備えていることを特徴としている。
　上記の発明によれば、周期が長い駆動信号によって、上下に分割された画面のそれぞれを、上下間で独立に割り当てられた第ｉ回路部によって駆動することができるので、絵素の選択期間を長く確保することができるという効果を奏する。従って、高精細・高速表示を良好に行うことができるという効果を奏する。
　本発明のシフトレジスタ回路の駆動方法は、
　シフトレジスタ回路を、複数のシフトレジスタ段が縦続接続された第ｉ回路部（ｉは１≦ｉ≦Ｎ（Ｎは２以上の整数）の整数）のそれぞれからなるものとして、上記第ｉ回路部のそれぞれに専用の供給配線によって、各上記シフトレジスタ段を駆動する駆動信号を供給することを特徴としている。
　上記の発明によれば、十分な動作マージンを確保することができるシフトレジスタ回路の駆動方法を実現することができるという効果を奏する。
　本発明は上記の実施形態に限定されるものではなく、上記実施形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施形態に含まれる。
　本発明は、アクティブマトリクス型の表示装置に好適に使用することができる。
　１　　　　　　　　シフトレジスタ回路
　１ａ　　　　　　　第１回路部（第ｉ回路部）
　１ｂ　　　　　　　第２回路部（第ｉ回路部）
　２ａ　　　　　　　第１回路部（第ｉ回路部）
　２ｂ　　　　　　　第２回路部（第ｉ回路部）
　３ａ　　　　　　　第１回路部（第ｉ回路部）
　３ｂ　　　　　　　第２回路部（第ｉ回路部）
　１０ｂ　　　　　　配線（供給配線）
　１０ｃ　　　　　　配線（供給配線）
　１０ｅ　　　　　　配線（供給配線）
　１０ｆ　　　　　　配線（供給配線）
　１０ｂ（１）　　　幹配線
　１０ｃ（１）　　　幹配線
　１０ｅ（１）　　　幹配線
　１０ｆ（１）　　　幹配線
　１０ｂ（２）　　　枝配線
　１０ｃ（２）　　　枝配線
　１０ｅ（２）　　　枝配線
　１０ｆ（２）　　　枝配線
　１１　　　　　　　液晶表示装置（表示装置）
　１２　　　　　　　表示パネル
　１２ａ　　　　　　アクティブエリア
　１２ｂ（１）　　　領域（第１の領域）
　１６ａ　　　　　　ソースドライバ（第１のデータ信号線駆動回路）
　１６ｂ　　　　　　ソースドライバ（第２のデータ信号線駆動回路）
　ＳＲｋ　　　　　　段（シフトレジスタ段）
　ＣＫＡ１・ＣＫＡ２・ＣＫＢ１・ＣＫＢ２　　　　クロック信号（駆動信号）
　ＣＫＡ１２・ＣＫＡ２２・ＣＫＢ１２・ＣＫＢ２２　　　　クロック信号（駆動信号）
　ＣＫＡ１３・ＣＫＡ２３・ＣＫＢ１３・ＣＫＢ２３　　　　クロック信号（駆動信号）
　ＣＫＡ１４・ＣＫＡ２４・ＣＫＢ１４・ＣＫＢ２４　　　　クロック信号（駆動信号）
　Ｄ　　　　　　　　方向（第１の方向）
　Ｄ１　　　　　　　（側）（第１の方向の所定側）
　Ｄ２　　　　　　　（側）（第１の方向の所定側と反対側）
　Ｅ　　　　　　　　方向（第２の方向）
　Ｅ１　　　　　　　（側）（第２の方向の所定側）
 

Claims (13)

  1. 　複数のシフトレジスタ段が縦続接続された第ｉ回路部（ｉは１≦ｉ≦Ｎ（Ｎは２以上の整数）の整数のそれぞれ）であって、各上記第ｉ回路部は上記第ｉ回路部のそれぞれに専用の供給配線によって各上記シフトレジスタ段を駆動する駆動信号が供給される、上記第ｉ回路部と、
    　上記供給配線とを備えていることを特徴とするシフトレジスタ回路。
  2. 　回路の形成面において、シフト方向に沿う方向を第１の方向とし、上記第１の方向に直交する方向を第２の方向としたとき、
    　上記第ｉ回路部を、上記シフトレジスタ段の数がｉごとに任意に定められたものとして、上記第１の方向に見て１つずつ並ぶように備え、
    　各上記第ｉ回路部に対応する上記駆動信号の供給配線が、対応する上記第ｉ回路部よりも全てのｉについて上記第２の方向のいずれか同じ一方側となる第２の方向の所定側にある第１の領域において、全てのｉについて上記第１の方向のいずれか同じ一方側となる第１の方向の所定側から、対応する上記第ｉ回路部に向けて配置されていることを特徴とする請求項１に記載のシフトレジスタ回路。
  3. 　上記供給配線は、上記第１の方向に延伸する幹配線と、上記幹配線から対応する上記第ｉ回路部に向けて個別に分岐して上記第ｉ回路部に接続された枝配線とを備えていることを特徴とする請求項２に記載のシフトレジスタ回路。
  4. 　上記第１の方向の所定側から上記第１の方向に沿う方向に見て遠くにある上記第ｉ回路部に対応する上記供給配線の上記幹配線ほど、上記第１の領域の上記第２の方向の所定側に配置されていることを特徴とする請求項３に記載のシフトレジスタ回路。
  5. 　回路の形成面において、シフト方向に沿う方向を第１の方向とし、上記第１の方向に直交する方向を第２の方向としたとき、
    　各上記第ｉ回路部に対応する上記駆動信号の供給配線が、対応する上記第ｉ回路部よりも全てのｉについて上記第２の方向のいずれか同じ一方側となる第２の方向の所定側にある第１の領域において、
    　上記第１の方向のいずれか一方側となる第１の方向の所定側よりに設けられた上記第ｉ回路部の駆動信号の供給配線は上記第１の方向の所定側から対応する上記第ｉ回路部に向けて配置され、
    　上記第１の方向の所定側と反対側よりに設けられた上記第ｉ回路部の駆動信号の供給配線は上記第１の方向の所定側と反対側から対応する上記第ｉ回路部に向けて配置されていることを特徴とする請求項１に記載のシフトレジスタ回路。
  6. 　上記供給配線は、上記第１の方向に延伸する幹配線と、上記幹配線から対応する上記第ｉ回路部に向けて個別に分岐して上記第ｉ回路部に接続された枝配線とを備えていることを特徴とする請求項５に記載のシフトレジスタ回路。
  7. 　ある上記第ｉ回路部の上記駆動信号は、他の上記第ｉ回路部の動作期間内に休止期間を有していることを特徴とする請求項１から６までのいずれか１項に記載のシフトレジスタ回路。
  8. 　上記休止期間を有するある上記駆動信号の、上記休止期間に移行する直前の最後のパルスが、ある上記第ｉ回路部のシフトパルスとして入力されることを特徴とする請求項７に記載のシフトレジスタ回路。
  9. 　ある上記第ｉ回路部の最終段の上記シフトレジスタ段が出力するシフトパルスが、他の上記第ｉ回路部の初段の上記シフトレジスタ段にシフトパルスとして入力されることを特徴とする請求項１から７までのいずれか１項に記載のシフトレジスタ回路。
  10. 　アモルファスシリコン、多結晶シリコン、ＣＧシリコン、微結晶シリコン、および、アモルファス酸化物半導体の少なくともいずれか１つを用いて形成されていることを特徴とする請求項１から９までのいずれか１項に記載のシフトレジスタ回路。
  11. 　請求項１から１０までのいずれか１項に記載のシフトレジスタ回路を備えていることを特徴とする表示装置。
  12. 　画面が第１の画面と第２の画面とに２分割されており、各上記第ｉ回路部が上記第１の画面用あるいは上記第２の画面用に割り当てられており、
    　上記第１の画面に対応するデータ信号を供給する第１のデータ信号線駆動回路と、
    　上記第２の画面に対応するデータ信号を供給する第２のデータ信号線駆動回路とを備えていることを特徴とする請求項１１に記載の表示装置。
  13. 　シフトレジスタ回路を、複数のシフトレジスタ段が縦続接続された第ｉ回路部（ｉは１≦ｉ≦Ｎ（Ｎは２以上の整数）の整数）のそれぞれからなるものとして、上記第ｉ回路部のそれぞれに専用の供給配線によって、各上記シフトレジスタ段を駆動する駆動信号を供給することを特徴とするシフトレジスタ回路の駆動方法。
     
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