WO2011135879A1 - シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法 - Google Patents

シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法 Download PDF

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Abstract

 複数のシフトレジスタ段(SR1、SR2、…、SRn)が縦続接続された第i回路部(1a、1b)(iは1≦i≦N(Nは2以上の整数)の整数のそれぞれ)であって、各上記第i回路部(1a、1b)は上記第i回路部(1a、1b)のそれぞれに専用の供給配線(10b、10c、10e、10f)によって各上記シフトレジスタ段(SR1、SR2、…、SRn)を駆動する駆動信号(CKA1、CKA2、CKB1、CKB2)が供給される上記第1回路部(1a、1b)と、上記供給配線(10b、10c、10e、10f)とを備えている。

Description

シフトレジスタ回路および表示装置ならびにシフトレジスタ回路の駆動方法
 本発明は、表示パネルにモノリシックに作り込まれるシフトレジスタ回路に関する。
 近年、ゲートドライバを液晶パネル上にアモルファスシリコンで形成しコスト削減を図るゲートモノリシック化が進められている。ゲートモノリシックは、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどとも称される。
 図13に、ゲートモノリシックにより形成されるゲートドライバを構成するシフトレジスタ回路100の構成例を示す。
 当該シフトレジスタ回路100においては、各段(シフトレジスタ段)SRk(kは1≦k≦nの自然数)が、セット端子SET、出力端子GOUT、リセット端子RESET、Low電源入力端子VSS、および、クロック入力端子CLK1・CLK2を備えている。各段SRk(k≧2)において、セット端子SETには前段SRk-1の出力信号Gk-1が入力される。初段SR1のセット端子SETにはゲートスタートパルス信号GSPが入力される。各段SRk(k≧1)において、出力端子GOUTは、アクティブエリア101に配置された対応する走査信号線に出力信号Gkを出力する。各段SRk(k≦n-1)において、リセット端子RESETには、次段SRk+1の出力信号Gk+1が入力される。最終段SRnのリセット端子RESETにはクリア信号CLRが入力される。
 Low電源入力端子VSSには、各段SRkにおける低電位側の電源電圧であるLow電源電圧VSSが入力される。クロック入力端子CLK1とクロック端子CLK2とのうちの一方にクロック信号CKA1が入力されるとともに他方にクロック信号CKA2が入力され、隣接する段間でクロック入力端子CLK1に入力されるクロック信号とクロック入力端子CLK2に入力されるクロック信号とが交互に入れ替わるようになっている。
 クロック信号CKA1とクロック信号CKA2とは、図14に示すような、アクティブなクロックパルス期間(ここではHighレベル期間)が互いに重ならない相補的な位相関係を有している。クロック信号CKA1・CKA2のHighレベル側(アクティブ側)の電圧はVGHで、Lowレベル側(非アクティブ側)の電圧はVGLである。Low電源電圧VSSはクロック信号CKA1・CKA2のLowレベル側の電圧VGLに等しい。この例ではクロック信号CKA1とクロック信号CKA2とが互いに逆相の関係にあるが、一方のクロック信号のアクティブなクロックパルス期間が、他方のクロック信号の非アクティブな期間内に包含される関係(すなわちクロックデューティが1/2未満)も可能である。
 ゲートスタートパルス信号GSPは、1フレーム期間(1F)の最初のクロックパルス期間にアクティブとなる信号である。クリア信号CLRは、1フレーム期間(1F)の最後のクロックパルス期間にアクティブ(ここではHigh)となる信号である。
 図15に、図13のシフトレジスタ回路100の各段SRkの構成例を示す。
 各段SRkは、5つのトランジスタT1・T2・T3・T4・T5および容量C1を備えている。上記トランジスタは全てnチャネル型のTFTである。
 トランジスタT1において、ゲートおよびドレインはセット端子SETに、ソースはトランジスタT5のゲートに、それぞれ接続されている。各段SRkの出力トランジスタであるトランジスタT5において、ドレインはクロック入力端子CLK1に、ソースは出力端子GOUTに、それぞれ接続されている。すなわち、トランジスタT5は伝送ゲートとして、クロック入力端子CLK1に入力されるクロック信号の通過および遮断を行う。容量C1は、トランジスタT5のゲートとソースとの間に接続されている。トランジスタT5のゲートに接続されたノードをnetAと称する。
 トランジスタT3において、ゲートはリセット端子RESETに、ドレインはノードnetAに、ソースはLow電源入力端子VSSに、それぞれ接続されている。トランジスタT4において、ゲートはリセット端子RESETに、ドレインは出力端子GOUTに、ソースはLow電源入力端子VSSに、それぞれ接続されている。
 トランジスタT2において、ゲートはクロック端子CLK2に、ドレインは出力端子GOUTに、ソースはLow電源入力端子VSSに、それぞれ接続されている。
 次に、図16を用いて、各段SRkの動作について説明する。
 1フレーム期間の最初に、シフトレジスタ回路100のシフトパルスとしてゲートスタートパルス信号GSPが初段SR1のセット端子SETに入力される。シフトレジスタ回路100は、縦続接続された各段SRkがこのシフトパルスを順に受け渡しすることにより、出力信号Gkのアクティブなパルスを出力する。
 各段SRkにおいて、セット端子SETにシフトパルスが入力されるまでは、トランジスタT4・T5がハイインピーダンス状態であるとともに、トランジスタT2がクロック入力端子CLK2から入力されるクロック信号がHighレベルになるたびにON状態となり、出力端子GOUTはLowを保持する期間となる。
 セット端子SETにシフトパルスが入力されると、段SRkは出力信号Gkのアクティブなパルスであるゲートパルスを生成する期間となり、トランジスタT1がON状態となって容量C1を充電する。容量C1が充電されることにより、ゲートパルスのHighレベルをVGH、トランジスタT1の閾値電圧をVthとして、ノードnetAの電位がVGH-Vthまで上昇する。この結果、トランジスタT5がON状態になり、クロック入力端子CLK1から入力されたクロック信号がトランジスタT5のソースに現れるが、クロック入力端子CLK1にクロックパルス(Highレベル)が入力された瞬間に容量C1のブートストラップ効果によってノードnetAの電位が突き上げられるので、トランジスタT5は大きなオーバドライブ電圧を得ることとなる。これにより、クロック入力端子CLK1に入力されたクロックパルスのVGHのほぼ全振幅が段SRkの出力端子GOUTに伝送されて出力され、ゲートパルスとなる。
 セット端子SETへのシフトパルスの入力が終了すると、トランジスタT1がOFF状態となる。そして、ノードnetAおよび段SRkの出力端子GOUTがフローティングとなることによる電荷の保持を解除するために、次段SRk+1のゲートパルスがリセットパルスとしてリセット端子RESETに入力される。これによりトランジスタT3・T4がON状態となり、ノードnetAおよび出力端子GOUTがLow電源電圧VSSに接続される。従って、トランジスタT5がOFF状態となる。リセットパルスの入力が終了すると、段SRkがゲートパルスを生成する期間は終了し、出力端子GOUTは再びLowを保持する期間となる。
 このようにして、図17に示すように、各ゲートラインに出力信号Gkのゲートパルスが順次出力されていく。
 上記のようなゲートモノリシック技術によるシフトレジスタ回路は、特許文献1などにも記載されている。
日本国公開特許公報「特開2005-50502(2005年2月24日公開)」
 しかしながら、表示装置の大型化および高精細化により、表示パネルを駆動する信号配線どうしのクロス容量や、シフトレジスタ段SRkの出力に接続される負荷が増大してきている。ゲートパルスを生成する電源に接続される全負荷が低負荷である場合には、図18の(a)に示すようにゲートパルスの形状がかなり方形パルスに近い。クロス容量や負荷が増大すると、図18の(b)に示すように、配線遅延によってゲートパルスの波形になまりが生じる。ゲートパルスの波形がなまると、High期間の減少および絵素TFTの動作タイミングのずれなどが起きるため、これを解消しようとすると、シフトレジスタ回路100に用いられるトランジスタのサイズ(チャネル幅W/チャネル長L)を大きくしたり、図18の(c)に示すように、本来、ゲートパルス105で動作させたいところを振幅の大きなゲートパルス106に代えて供給したりすることによって、ゲートパルスの十分なHigh期間と正確なパルスタイミングとを確保するなどの手段を取らざるを得ない。
 このような、ゲートパルスを生成する電源に対する負荷について以下に説明する。
 図13に示したように、シフトレジスタ回路100を駆動する信号の配線として、ゲートスタートパルス信号GSPの配線100a、クロック信号CKA1の配線100b、クロック信号CKA2の配線100c、Low電源電圧VSSの配線100d、および、クリア信号CLRの配線100eなどの複数の配線が表示パネル上に形成されている。
 これらの配線100a~100eのうち特に配線100b~100dは、各電源あるいは各信号源から各シフトレジスタ段SRkの近傍まで達するように引き回された幹配線と、幹配線から個々のシフトレジスタ段SRkに引き込まれた枝配線とを有している。図13には、一例として、配線100bの幹配線100b(1)および枝配線100b(2)と、配線100cの幹配線100c(1)および枝配線100c(2)とを示した。
 従って、幹配線と枝配線とを有する配線100b・100cのそれぞれは、他の配線と交差する箇所を有することとなって、この結果、配線間のクロス容量を有する。これは他の配線についても同様である。また、配線100b・100cのそれぞれは自身の配線容量をも有している。特に、クロス容量の形成箇所は、パネルの高精細化に伴う絵素行数の増大に比例して大きくなる。また、各絵素行を同一色の絵素で構成する場合には、各色に対して絵素行が必要であるため、非常に行数が多くなり、クロス容量の形成箇所が顕著に増加する。
 このような配線100b・100cのそれぞれは、クロック入力端子CLK1を介して接続されたシフトレジスタ段SRkがゲートパルスを出力するときに、対応するゲートラインGLkに接続される。すなわち、クロック電源はゲートパルスを生成する電源であり、配線100b・100cの配線容量およびクロス容量はゲートパルスを生成する電源の負荷となる。
 図19に、図13のアクティブエリア101における各画素PIXの等価回路を示す。
 各画素PIXは、ゲートラインGLkとソースラインSLj(jは自然数)との各交点に対応して設けられている。画素PIXは、選択素子であるTFT110、液晶容量Clc、および、保持容量Ccsを備えている。TFT110のゲートはゲートラインGLkに、ソースはソースラインSLjに、ドレイン110dは絵素電極111に、それぞれ接続されている。液晶容量Clcは、絵素電極111と共通電極COMとの間に液晶層が配置されて構成されている。保持容量Ccsは、ドレイン111dと保持容量ラインCSLとの間に絶縁膜が配置されて構成されている。
 ゲートラインGLkは、シフトレジスタ段SRkの出力端子GOUTに接続されており、図15から分かるように、トランジスタT5がON状態となる期間に図13のクロック信号CKA1あるいはCKA2を介してクロック電源に接続される。すなわち、ゲートラインGLkはクロック電源の負荷となる。また、ゲートラインGLkは、シフトレジスタ段SRkのリセット時にLow電源電圧VSSの電源に接続される。すなわち、ゲートラインGLkはLow電源電圧VSSの電源の負荷となる。
 また、ゲートラインGLkには、ソースラインSLjとの交差箇所において両配線間のクロス容量Csgxが接続されている。このクロス容量Csgxには、TFT110のON時に、液晶容量Clcおよび保持容量Ccsがつながる。すなわち、クロス容量Csgx、液晶容量Clc、および、保持容量Ccsは、クロック電源およびLow電源電圧VSSの電源の負荷となる。これには、ソースラインSLjに接続された全絵素PIXのものも含まれる。
 また、ゲートラインGLkには、TFT110の寄生容量であるゲート・ソース間容量Cgsおよびゲート・ドレイン間容量Cgdが接続されている。ゲート・ドレイン間容量Cgdには、ゲートラインGLkと絵素電極111との間に形成された寄生容量も含まれている。すなわち、ゲート・ソース間容量Cgsおよびゲート・ドレイン間容量Cgdは、クロック電源およびLow電源電圧VSSの電源の負荷となる。
 図19に示されるこのような負荷は表示領域内の負荷である。
 次に、図20に、クロック信号CKA1・CKA2の配線100b・100cと、シフトレジスタ段SRk内のトランジスタとの接続状態を示す。
 配線100b・100cは、例えば図15の構成のシフトレジスタ段SRkであればクロック入力端子CKA・CKBに接続されている。従って、配線100b・100cには、トランジスタT2・T5のゲート・ソース間容量やゲート・ドレイン間容量である寄生容量115・116・117・118が接続されている。
 以上のような負荷容量が全て、ゲートパルスを生成する電源に接続されるため、ゲートパルス波形のなまりはかなり大きくなる。なまりが大きくなってゲートパルスのHigh期間が短くなると、液晶容量Clcを十分に充電することができるだけの期間を確保できず、表示の高精細化に支障を来たす。従って、なまりを改善するためにトランジスタのサイズを大きくしようとすると、トランジスタT5で表される出力トランジスタは、大きな電流供給能力を備えさせるために元々非常に大きなチャネル幅を有しているために非常に大きなサイズとなってしまう。ゲートモノリシック技術ではキャリア移動度の小さな素子(特にアモルファスシリコン)を用いているため、特に大きなサイズが必要となる。このことは、表示パネルの狭額縁化に反する。また、大サイズの素子はそのどこかに製造欠陥の発生する確率が高くなるので、パネル製造の高歩留り化にとって障害となる。
 また、図18の(c)のように振幅の大きなゲートパルス106を供給するためにクロック信号CKA1・CKA2の振幅を大きくしようとすると、クロック電源電圧を上昇させることとなるので、低消費電力化および高速動作化のために電源電圧の低減が図られている現状に反する。
 このような事情から、ゲートパルス波形のなまりに対して現実に取り得る対処方法としては、最低限の電流供給能力を確保できるだけのトランジスタサイズの不十分な増大化や、消費電力を極力抑制するための電源電圧の不十分な上昇しか施せていない。前者の方法では、トランジスタの電流供給能力が備えるマージンが小さくなって駆動できる負荷の上限が低くなる。後者の方法では、ゲートパルスを生成する電源電圧に、トランジスタを十分に駆動できるだけのマージンがなくなってしまう。
 以上のように、従来のシフトレジスタ回路には、十分な動作マージンが確保できないという問題があった。
 本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、十分な動作マージンを確保することができるシフトレジスタ回路、および、それを備えた表示装置、ならびに、シフトレジスタ回路の駆動方法を実現することにある。
 本発明のシフトレジスタ回路は、
 複数のシフトレジスタ段が縦続接続された第i回路部(iは1≦i≦N(Nは2以上の整数)の整数のそれぞれ)であって、各上記第i回路部は上記第i回路部のそれぞれに専用の供給配線によって各上記シフトレジスタ段を駆動する駆動信号が供給される、上記第i回路部と、
 上記供給配線とを備えていることを特徴としている。
 上記の発明によれば、駆動信号の供給配線の他の配線との交差箇所が大きく減少するので、駆動信号の供給配線1本当たりのクロス容量を大幅に減少させることが可能となる。また、駆動信号の供給配線1本当たりのシフトレジスタ段の接続数が大きく減少するので、シフトレジスタ段との接続部における寄生容量の合計が大幅に減少する。これにより、駆動信号源から駆動信号の供給配線に供給される駆動信号の波形、従ってシフトレジスタ段の出力信号の波形を、従来よりもなまりの小さい波形とすることができる。従って、駆動信号源の電圧範囲を大きくすること、および、トランジスタサイズ(チャネル幅)を大きくすることを行わなくとも、負荷の充電率を高めることができ、それだけシフトレジスタ段の動作マージンを大きくすることができる。
 以上により、十分な動作マージンを確保することができるシフトレジスタ回路を実現することができるという効果を奏する。
 本発明のシフトレジスタ回路の駆動方法は、
 シフトレジスタ回路を、複数のシフトレジスタ段が縦続接続された第i回路部(iは1≦i≦N(Nは2以上の整数)の整数)のそれぞれからなるものとして、上記第i回路部のそれぞれに専用の供給配線によって、各上記シフトレジスタ段を駆動する駆動信号を供給することを特徴としている。
 上記の発明によれば、十分な動作マージンを確保することができるシフトレジスタ回路の駆動方法を実現することができるという効果を奏する。
 本発明のシフトレジスタ回路は、
 複数のシフトレジスタ段が縦続接続された第i回路部(iは1≦i≦N(Nは2以上の整数)の整数のそれぞれ)であって、各上記第i回路部は上記第i回路部のそれぞれに専用の供給配線によって各上記シフトレジスタ段を駆動する駆動信号が供給される、上記第i回路部と、
 上記供給配線とを備えている。
 以上により、十分な動作マージンを確保することができるシフトレジスタ回路を実現することができるという効果を奏する。
 本発明のシフトレジスタ回路の駆動方法は、
 シフトレジスタ回路を、複数のシフトレジスタ段が縦続接続された第i回路部(iは1≦i≦N(Nは2以上の整数)の整数)のそれぞれからなるものとして、上記第i回路部のそれぞれに専用の供給配線によって、各上記シフトレジスタ段を駆動する駆動信号を供給する。
 以上により、十分な動作マージンを確保することができるシフトレジスタ回路の駆動方法を実現することができるという効果を奏する。
本発明の実施形態を示すものであり、第1実施例におけるシフトレジスタ回路の構成を示すブロック図である。 図1のシフトレジスタ回路の信号を説明するタイミングチャートである。 本発明の実施形態を示すものであり、第2実施例におけるシフトレジスタ回路の構成を示すブロック図である。 図3のシフトレジスタ回路の信号を説明するタイミングチャートである。 本発明の実施形態を示すものであり、第3実施例におけるシフトレジスタ回路の構成を示すブロック図である。 図5のシフトレジスタ回路の信号を説明するタイミングチャートである。 本発明の実施形態を示すものであり、第4実施例におけるシフトレジスタ回路の構成を示すブロック図である。 図7のシフトレジスタ回路の信号を説明するタイミングチャートである。 本発明の実施形態を示すものであり、第5実施例におけるシフトレジスタ回路の構成を示すブロック図である。 図9のシフトレジスタ回路の信号を説明するタイミングチャートである。 本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。 本発明の実施形態を示すものであり、表示装置のゲートスキャン方向およびデータ信号の供給方向を説明する図であって、(a)ないし(c)はそれぞれ供給方向のバリエーションを示す図である。 従来技術を示すものであり、シフトレジスタの構成を示すブロック図である。 図13のシフトレジスタ回路の信号を説明するタイミングチャートである。 図13のシフトレジスタ段の構成を示す回路図である。 図15のシフトレジスタ段の動作を示すタイミングチャートである。 図13のシフトレジスタ回路の動作を示すタイミングチャートである。 従来技術を示すものであり、なまりを説明する波形図であって、(a)はなまりの小さい波形を示す波形図、(b)はなまりの大きい波形を示す波形図、(c)はなまりを改善するための波形図である。 従来技術を示すものであり、絵素周辺の寄生容量を説明する回路図である。 従来技術を示すものであり、駆動信号の供給配線とシフトレジスタ段との接続部における寄生容量を説明する回路図である。
 本発明の実施形態について図1~図12を用いて説明すれば、以下の通りである。
 図11に、本実施形態に係る表示装置である液晶表示装置11の構成を示す。
 液晶表示装置11は、表示パネル12、フレキシブルプリント基板13、および、コントロール基板14を備えている。
 表示パネル12は、ガラス基板上に、アモルファスシリコンを用いて作製されるTFTを用いて、アクティブエリア(表示領域)12a、複数のゲートライン(走査信号線)GL…、複数のソースライン(データ信号線)SL…、および、ゲートドライバ(走査信号線駆動回路)15が作り込まれたアクティブマトリクス型の表示パネルである。多結晶シリコン、CGシリコン、微結晶シリコン、アモルファス酸化物半導体(IGZOなど)などを用いて作製されるTFTを用いて表示パネル12を作製することもできる。アクティブエリア12aは、複数の絵素PIX…がマトリクス状に配置された領域である。絵素PIXは、絵素の選択素子であるTFT21、液晶容量CL、および、補助容量Csを備えている。TFT21のゲートはゲートラインGLに接続されており、TFT21のソースはソースラインSLに接続されている。液晶容量CLおよび補助容量CsはTFT21のドレインに接続されている。
 複数のゲートラインGL…はゲートラインGL1・GL2・GL3・…・GLnからなり、それぞれゲートドライバ(走査信号線駆動回路)15の出力に接続されている。複数のソースラインSL…はソースラインSL1・SL2・SL3・…・SLmからなり、それぞれ後述するソースドライバ16の出力に接続されている。また、図示しないが、絵素PIX…の各補助容量Csに補助容量電圧を与える補助容量配線が形成されている。
 ゲ-トドライバ15は、表示パネル12上でアクティブエリア12aに対してゲートラインGL…の延びる方向の一方側に隣接する領域に設けられており、内部に備えるシフトレジスタ回路によってゲートラインGL…のそれぞれに順次ゲートパルス(走査パルス)を供給する。さらに他のゲ-トドライバが、表示パネル12上でアクティブエリア12aに対してゲートラインGL…の延びる方向の他方側に隣接する領域に設けられて、上記ゲートドライバ15と互いに異なるゲートラインGLを走査するようになっていてもよい。これらのゲートドライバは表示パネル12に、アモルファスシリコン、多結晶シリコン、CGシリコン、微結晶シリコン、アモルファス酸化物半導体(IGZO:In-Ga-Zn-Oなど)の少なくとも1つを用いて、アクティブエリア12aとモノリシックに作り込まれており、ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネルなどと称される技術によって作製されたゲートドライバは全てゲートドライバ15に含まれ得る。
 フレキシブルプリント基板13は、ソースドライバ16を備えている。ソースドライバ16はソースラインSL…のそれぞれにデータ信号を供給する。コントロール基板14はフレキシブルプリント基板13に接続されており、ゲートドライバ15およびソースドライバ16に必要な信号や電源を供給する。コントロール基板14から出力されたゲートドライバ15へ供給する信号および電源は、フレキシブルプリント基板13を介して表示パネル12上でゲートドライバ15へ供給される。
 表示パネル12におけるアクティブエリア12aの外側の領域は額縁領域12bとなっている。ゲ-トドライバ15はこの額縁領域12bに作り込まれており、フレキシブルプリント基板13はこの額縁領域12bに接続されている。
 ゲ-トドライバ15のようにゲートドライバをゲートモノリシック技術で構成する場合には、一行分の絵素PIX…を全て同色絵素で構成し、ゲートドライバ15がRGBの色ごとにゲートラインGL…を駆動するのに適している。この場合には、ソースドライバ16を色ごとに用意する必要がないので、ソースドライバ16やフレキシブルプリント基板13の規模を縮小することができるので有利である。
 次に、上記の構成の液晶表示装置11においてゲートドライバ15に備えられるシフトレジスタ回路の構成について、各実施例を挙げて説明する。なお、以下に述べるシフトレジスタ回路の各段(シフトレジスタ段)SRkの構成は任意でよく、例えば図15に示した回路などが適用可能であるので、その説明は省略する。
 図1に、本実施例のシフトレジスタ回路1の構成を示す。
 シフトレジスタ回路1は、第1回路部1a、第2回路部1b、および、配線10a・10b・10c・10d・10e・10f・10g・10hを備えている。
 第1回路部1aは、各段(シフトレジスタ段)SRk(kは1≦k≦mの自然数)が縦続接続された構成である。各段SRkは、セット端子SET、出力端子GOUT、リセット端子RESET、Low電源入力端子VSS、および、クロック入力端子CLK1・CLK2を備えている。各段SRk(k≧2)において、セット端子SETには前段SRk-1の出力信号Gk-1が入力される。第1回路部1aの初段SR1のセット端子SETにはゲートスタートパルス信号GSP1が入力される。各段SRk(1≦k≦m)において、出力端子GOUTは、アクティブエリア12aに配置された対応するゲートラインGLkに出力信号Gkを出力する。各段SRk(k≦m-1)において、リセット端子RESETには、次段SRk+1の出力信号Gk+1が入力される。第1回路部1aの最終段SRmのリセット端子RESETにはクリア信号CLR1が入力される。
 Low電源入力端子VSSには、各段SRkにおける低電位側の電源電圧であるLow電源電圧VSSが入力される。クロック入力端子CLK1とクロック端子CLK2とのうちの一方にクロック信号CKA1が入力されるとともに他方にクロック信号CKA2が入力され、隣接する段間でクロック入力端子CLK1に入力されるクロック信号とクロック入力端子CLK2に入力されるクロック信号とが交互に入れ替わるようになっている。
 クロック信号CKA1とクロック信号CKA2とは、図2に示すような、アクティブなクロックパルス期間(ここではHighレベル期間)が互いに重ならない相補的な位相関係を有している。クロック信号CKA1・CKA2のHighレベル側(アクティブ側)の電圧はVGHで、Lowレベル側(非アクティブ側)の電圧はVGLである。Low電源電圧VSSはクロック信号CKA1・CKA2のLowレベル側の電圧VGLに等しい。この例ではクロック信号CKA1とクロック信号CKA2とが互いに逆相の関係にあるが、一方のクロック信号のアクティブなクロックパルス期間が、他方のクロック信号の非アクティブな期間内に包含される関係(すなわちクロックデューティが1/2未満)も可能である。
 ゲートスタートパルス信号GSP1は、1フレーム期間(1F)すなわち次に説明する期間t1の最初のクロックパルス期間にアクティブとなる信号である。クリア信号CLR1は、第1回路部1aおよび第2回路部1bの各最終段をリセットするように、1フレーム期間(1F)に2回アクティブ(ここではHigh)となる信号である。
 第2回路部1bは、各段(シフトレジスタ段)SRk(kはm+1≦k≦nの自然数)が縦続接続された構成である。各段SRkは、セット端子SET、出力端子GOUT、リセット端子RESET、Low電源入力端子VSS、および、クロック入力端子CLK1・CLK2を備えている。各段SRk(m+2≦k≦n)において、セット端子SETには前段SRk-1の出力信号Gk-1が入力される。第2回路部1bの初段SR1のセット端子SETにはゲートスタートパルス信号GSP2が入力される。各段SRk(m+1≦k≦n)において、出力端子GOUTは、アクティブエリア12aに配置された対応するゲートラインGLkに出力信号Gkを出力する。各段SRk(m+1≦k≦n-1)において、リセット端子RESETには、次段SRk+1の出力信号Gk+1が入力される。第2回路部1bの最終段SRmのリセット端子RESETにはクリア信号CLR1が入力される。
 Low電源入力端子VSSには、前述のLow電源電圧VSSが入力される。クロック入力端子CLK1とクロック端子CLK2とのうちの一方にクロック信号CKB1が入力されるとともに他方にクロック信号CKB2が入力され、隣接する段間でクロック入力端子CLK1に入力されるクロック信号とクロック入力端子CLK2に入力されるクロック信号とが交互に入れ替わるようになっている。
 クロック信号CKB1とクロック信号CKB2とは、図2に示すような、アクティブなクロックパルス期間(ここではHighレベル期間)が互いに重ならない相補的な位相関係を有している。クロック信号CKB1・CKB2のHighレベル側(アクティブ側)の電圧はVGHで、Lowレベル側(非アクティブ側)の電圧はVGLである。ここではクロック信号CKB1はクロック信号CKA1と同相であり、クロック信号CKB2はクロック信号CKA2と同相である。Low電源電圧VSSはクロック信号CKB1・CKB2のLowレベル側の電圧VGLに等しい。この例ではクロック信号CKB1とクロック信号CKB2とが互いに逆相の関係にあるが、一方のクロック信号のアクティブなクロックパルス期間が、他方のクロック信号の非アクティブな期間内に包含される関係(すなわちクロックデューティが1/2未満)も可能である。
 ゲートスタートパルス信号GSP2は、1フレーム期間(1F)において、第1回路部1aの走査の期間t1が終了した後に続く期間t2の最初のクロックパルス期間にアクティブとなる信号である。クリア信号CLR1は、第1回路部1aについて前述したものと共通である。
 上記第1回路部1aと上記第2回路部1bとのそれぞれにおけるシフトパルスのシフト方向に沿う方向を方向(第1の方向)Dとすると、第1回路部1aと第2回路部1bとは、額縁領域12bにおいて方向Dに並んでいる状態にある。
 また、額縁領域12bには、ゲートスタートパルス信号GSP1の前記配線10a、クロック信号CKA1の前記配線10b、クロック信号CKA2の前記配線10c、Low電源電圧VSSの前記配線10d、クロック信号CKB1の前記配線10e、クロック信号CKB2の前記配線10f、ゲートスタートパルス信号GSP2の前記配線10g、および、クリア信号CLR1の前記配線10hなどの複数の配線が形成されている。
 これらの配線10a~10gのうち特に配線10b~10fは、各電源あるいは各信号源から各シフトレジスタ段SRkの近傍まで達するように引き回された幹配線と、幹配線から個々のシフトレジスタ段SRkに引き込まれた枝配線とを有している。図1には、一例として、配線10bの幹配線10b(1)および枝配線10b(2)、配線10cの幹配線10c(1)および枝配線10c(2)、配線10eの幹配線10e(1)および枝配線10e(2)、配線10fの幹配線10f(1)および枝配線10f(2)を示した。
 ここで、回路の形成面において方向Dと直交する方向を方向(第2の方向)Eとすると、第1回路部1aに専用の、クロック信号(駆動信号)CKA1・CKA2の供給配線に順に対応する配線10b・10cと、第2回路部1bに専用の、クロック信号CKB1・CKB2の供給配線に順に対応する配線10e・10fとは、第1回路部1aおよび第2回路部1bの両方に対して方向Eの同じ一方側となるE1側(第2の方向の所定側)にある領域(第1の領域)12b(1)において、方向Dの同じ一方側となるD1側(第1の方向の所定側)から、対応する第1回路部1aまたは第2回路部1bに向けて配置されている。
 ここでは、E1側は表示パネル12の外側に相当するが、シフトレジスタ回路1が表示装置に搭載されない場合に上記E1側に代えてE1側と反対側のE2側にするなど、第2の方向の所定側は一般に方向Eのいずれか一方側でよい。また、ここでは、D1側は駆動信号源であるクロック信号源のある側に相当するが、第1の方向の所定側は一般に方向Dのいずれか一方でよい。
 ここでは配線10a~10hの全てが、図11で説明したように、表示パネル12外から引き回される。この場合に、配線10a~10hは、例えば配線10a~10gについて図1に明示したように、シフトレジスタ回路1が形成されている、方向Dにおける同じD1側からシフトレジスタ回路1との各接続箇所へ向けて延伸されている。
 また、この場合に、図1に示すように、第1回路部1aへの配線10b・10cを、第2回路部1bへの配線10e・10fよりも表示パネル12の外側に配置するようにすれば、配線10b・10cと配線10e・10fとの交差箇所が無くなる。この構成は、シフトレジスタ回路1をD1側からD方向に見て遠くにある第i回路部(i=1、2)に対応する供給配線の幹配線ほど、領域12b(1)のE1側に配置されていることに相当する。これにより、配線10b・10cおよび配線10e・10fが、幹配線と枝配線とから構成されることに基づいて、対応するシフトレジスタ段SRkに接続される際に生ずる他の配線との交差箇所が、図13の配線100b・100cの場合よりも減少する。m=(1/2)nならば交差箇所は2分の1になる。
 このように、本実施例の構成では、配線10b・10cと配線10e・10fとの、他の配線との交差箇所が大きく減少するので、駆動信号の供給配線1本当たりのクロス容量を大幅に減少させることが可能となる。また、駆動信号の供給配線1本当たりのシフトレジスタ段SRkの接続数が大きく減少するので、図20に示したような、シフトレジスタ段SRkとの接続部における寄生容量の合計が大幅に減少する。これにより、クロック電源から駆動信号の供給配線に供給される駆動信号(ここではクロック信号)の波形、従ってシフトレジスタ段SRkの出力信号の波形を、図18の(a)のように、従来よりもなまりの小さい波形とすることができる。従って、クロック電源の電圧範囲を大きくすること、および、トランジスタサイズ(チャネル幅)を大きくすることを行わなくとも、絵素PIXの選択期間を十分に確保して充電率を高めることができ、それだけシフトレジスタ段SRkの動作マージンを大きくすることができる。
 以上により、十分な動作マージンを確保することができるシフトレジスタ回路、および、それを備えた表示装置、ならびに、シフトレジスタ回路の駆動方法を実現することができる。
 図2に、上記の構成のシフトレジスタ回路1の動作を示す。
 ここでは、m=(1/2)nとしており、期間t1は1フレーム期間(1F)の前半の2分の1の期間に相当し、期間t2は1フレーム期間(1F)の後半の2分の1の期間に相当する。クリア信号CLR1は、期間t1の最後のクロックパルス期間と期間t2の最後のクロックパルス期間とにアクティブになる。
 これにより、図1中に(1)で示すように、1フレーム期間(1F)を通して、ゲートスキャンは、まず第1回路部1aにおいてD2側からD1側への向きに行われ、続いて、第2回路部1bにおいてD2側からD1側への向きに行われる。このときに、ソースドライバ16からのデータ信号の供給方向は、図1中に(2)で示すようなD2側からD1側への一方向(D1側からD2側への一方向でもよい)への供給と、(3)で示すようなD2側からD1側への方向とD1側からD2側への方向との両方向の供給とが可能である。
 なお、駆動信号としてクロック信号を挙げたがこれに限らず、一様な周期性は有しないシフトレジスタ段SRkの駆動信号でもよい。
 また、シフトレジスタ回路1が第i回路部(i=1、2)から構成される例を挙げたが、これに限らず、複数のシフトレジスタ段が縦続接続された第i回路部(iは1≦i≦N(Nは2以上の整数)の整数のそれぞれ)を備えたシフトレジスタ回路であってもよい。このとき、回路の形成面において、シフト方向に沿う方向を第1の方向とし、上記第1の方向に直交する方向を第2の方向としたとき、当該シフトレジスタ回路は、第i回路部のそれぞれに専用の供給配線によって供給される駆動信号によって各上記シフトレジスタ段が駆動される上記第i回路部を、上記シフトレジスタ段の数がiごとに任意に定められたものとして、上記第1の方向に見て1つずつ並ぶように備えている。そして、各上記第i回路部に対応する上記駆動信号の供給配線が、上記第i回路部ごとに設けられている。あるいは、さらに、対応する上記第i回路部よりも全てのiについて上記第2の方向のいずれか同じ一方側となる第2の方向の所定側にある第1の領域において、全てのiについて上記第1の方向のいずれか同じ一方側となる第1の方向の所定側から、対応する上記第i回路部に向けて配置される。
 また、以上の例では駆動信号源がD2側といった一方側にのみ設けられていたが、これに限ることはなく、D1側とD2側とのそれぞれに分散されていてもよい。この場合に、D2側(第1の方向の所定側と反対側)よりもD1側(第1の方向の所定側)に近い第i回路部の駆動信号の供給配線はD1側から配置し、D1側よりもD2側に近い第i回路部の駆動信号の供給配線はD2側から配置するようにすると、供給配線の長さがシフトレジスタ回路1のD1側とD2側とで釣り合いの取れた長さとなるので、駆動信号の波形、従ってシフトレジスタ段SRkの出力信号の波形のなまりに差が生じにくい。
 すなわち、第1の方向のいずれか一方側となる第1の方向の所定側よりに設けられた第i回路部の駆動信号の供給配線は第1の方向の所定側から対応する第i回路部に向けて配置され、第1の方向の所定側と反対側よりに設けられた第i回路部の駆動信号の供給配線は第1の方向の所定側と反対側から対応する第i回路部に向けて配置されているとよい。
 図3に、本実施例のシフトレジスタ回路1の構成を示す。
 図3のシフトレジスタ回路1は図1のシフトレジスタ回路1と同じ構成であるが、図1のクロック信号CKA1・CKA2・CKB1・CKB2、ゲートスタートパルス信号GSP1・GSP2、クリア信号CLR1の代わりに、記載順に、クロック信号(駆動信号)CKA12・CKA22・CKB12・CKB22、ゲートスタートパルス信号GSP12・GSP22、クリア信号CLR2が入力される。
 図4に示すように、クロック信号CKA12・CKA22・CKB12・CKB22は、クロック信号CKA1・CKA2・CKB1・CKB2に対してデューティ比が同じで周期が2倍である。ゲートスタートパルス信号GSP1・GSP2は1フレーム期間(1F)の最初のクロックパルス期間にアクティブとなる。クリア信号CLR2は、1フレーム期間(1F)の最後のクロックパルス期間にアクティブとなる。
 これにより、図3の(1)に示すように、第1回路部1aと第2回路部1bとで同時に走査を行うことができる。ゲートスキャンは、第1回路部1aおよび第2回路部1bの両方についてD2側からD1側へ向かう方向に行ってもよいし、第1回路部1aについてはD2側からD1側へ、第2回路部1bについてはD1側からD2側へそれぞれ向かう方向に行ってもよい。第2回路部1bについてはD1側からD2側へゲートスキャンするときには、図3において、第2回路部1bの初段のシフトレジスタ段SRm+1にゲートスタートパルス信号GSP22を入力する代わりに、縦続接続順序を反転した状態で第2回路部1bのシフトレジスタ段SRnにゲートスタートパルス信号GSP22を入力して、D1側からD2側へとシフトパルスをシフトさせる。この場合には、クリア信号CLR2を第2回路部1bのシフトレジスタ段SRm+1のリセット端子RESETに入力する。
 また以上のゲートスキャンを行うときに、ソースドライバ16からのデータ信号の供給方向は、図3の(2)に示すように、第1回路部1aについてはD2側からD1側へと向かう方向に、第2回路部1bについてはD1側からD2側へと向かう方向に行う。
 すなわち、第1回路部1aは上下に分割された画面のうちの上画面を駆動し、第2回路部1bは上下に分割された画面のうちの下画面を駆動する。これは、後述の図12の(c)の構成に対応している。
 本実施例の構成によれば、クロック信号の周期が長く、上下に分割された画面のそれぞれを、上下間で独立に割り当てられた第i回路部によって駆動するので、絵素PIXの選択期間を長く確保することができる。従って、本実施例の構成は、特に高精細・高速表示に適している。
 図5に、本実施例のシフトレジスタ回路1の構成を示す。
 図5のシフトレジスタ回路1は図1のシフトレジスタ回路1と同じ構成であるが、図1のクロック信号CKA1・CKA2・CKB1・CKB2、クリア信号CLR1の代わりに、記載順に、クロック信号(駆動信号)CKA13・CKA23・CKB13・CKB23、クリア信号CLR3が入力される。
 図6に示すように、クロック信号CKA13・CKA23は、クロック信号CKA1・CKA2の期間t2を非アクティブレベルに保つ休止期間とした信号である。クロック信号CKB13・CKB23は、クロック信号CKB1・CKB2の期間t1を非アクティブレベルに保つ休止期間とした信号である。クリア信号CLR3は、1フレーム期間(1F)の最後のクロックパルス期間のみにアクティブレベルになる信号である。
 図6の(1)に示すように、ゲートスキャンは、期間t1においてD2側からD1側に向かう方向に行い、期間t2においてD2側からD1側に向かう方向に行う。
 このように、本実施例では、ある第i回路部の駆動信号は、他の第i回路部の動作期間内に休止期間を有している。これにより、クロック信号CKA13・CKA23は第1回路部1aの動作期間である期間t1のみに配線10b・10cの充放電を行い、クロック信号CKB13・CKB23は第2回路部1bの動作期間である期間t2のみに配線10e・10fの充放電を行う。従って、休止期間の分だけ、駆動信号の各供給配線での充放電に伴う電力損失が減少し、波形のなまりがより一層軽減される。また、休止期間に、対応する第i回路部の動作が停止することによる低消費電力化も図れる。
 図7に、本実施例のシフトレジスタ回路2の構成を示す。
 図7のシフトレジスタ回路2は、第1回路部2aおよび第2回路部2bを備えている。
 第1回路部2aは、図1の第1回路部1aにおいて、最終段のシフトレジスタ段SRmのリセット端子RESETに、クリア信号CLRの代わりに第2回路部2bの初段のシフトレジスタ段SRm+1の出力信号Gm+1が入力される構成である。第2回路部2bは、図1の第2回路部1bにおいて、ゲートスタートパルス信号GSP2の代わりに、シフトレジスタ段SRmの出力信号Gmが初段のシフトレジスタ段SRm+1のセット端子SETに入力されるとともに、上述のように初段のシフトレジスタ段SRm+1の出力信号Gm+1がシフトレジスタ段SRmのリセット端子RESETに入力される構成である。
 また、第1回路部2aの初段のシフトレジスタ段SR1のセット端子SETには、ゲートスタートパルス信号GSP1と同じゲートスタートパルス信号GSP3が入力される。また、図1のクロック信号CKA1・CKA2・CKB1・CKB2、クリア信号CLRの代わりに、記載順に、クロック信号(駆動信号)CKA13・CKA23・CKB13・CKB23、クリア信号CLR3が入力される。
 図8に示すように、クロック信号CKA13・CKA23は、クロック信号CKA1・CKA2の期間t2を非アクティブレベルに保つ休止期間とした信号である。クロック信号CKB13・CKB23は、クロック信号CKB1・CKB2の期間t1を非アクティブレベルに保つ休止期間とした信号である。クリア信号CLR3は、1フレーム期間(1F)の最後のクロックパルス期間のみにアクティブレベルになる信号であり、第2回路部2bの最終段のシフトレジスタ段SRnのリセット端子にのみ入力される。
 図7の(1)に示すように、ゲートスキャンは、期間t1においてD2側からD1側に向かう方向に行い、期間t2においてD2側からD1側に向かう方向に行う。
 これにより、クロック信号CKA13・CKA23は第1回路部2aの動作期間である期間t1のみに配線10b・10cの充放電を行い、クロック信号CKB13・CKB23は第2回路部2bの動作期間である期間t2のみに配線10e・10fの充放電を行う。従って、駆動信号の各供給配線での充放電に伴う電力損失が大きく減少し、波形のなまりがより一層軽減される。
 また、第1回路部2aが期間t2に動作を停止し、第2回路部2bが期間t1に動作を停止する分だけ低消費電力化される。
 また、ある第i回路部の最終段のシフトレジスタ段が出力するシフトパルスが、他の第i回路部の初段のシフトレジスタ段にシフトパルスとして入力されることによって、スタートパルス信号(ここではゲートスタートパルス信号)数が減少する。従って、スタートパルス信号を供給する電力が削減されるとともに、スタートパルス信号を供給する配線が減少して省面積化を図ることができる。
 図9に、本実施例のシフトレジスタ回路3の構成を示す。
 図9のシフトレジスタ回路3は、第1回路部3aおよび第2回路部3bを備えている。
 第1回路部3aは、図1の第1回路部1aと同じ構成である。第1回路部2aの初段のシフトレジスタ段SR1のセット端子SETには、ゲートスタートパルス信号GSP1と同じゲートスタートパルス信号GSP4が入力される。第2回路部3bは、図1の第2回路部1bにおいて、ゲートスタートパルス信号GSP2の代わりに、次に説明するクロック信号CKA14が入力される構成である。
 また、図1のクロック信号CKA1・CKA2・CKB1・CKB2、クリア信号CLRの代わりに、記載順に、クロック信号(駆動信号)CKA14・CKA24・CKB14・CKB24、クリア信号CLR3が入力される。
 図10に示すように、クロック信号CKA14は、クロック信号CKA1の期間t1には動作するとともに、期間t2の最初のクロックパルスCKZの期間をアクティブレベルとして動作する一方、期間t2の残りの期間を非アクティブレベルに保つ休止期間とした信号である。クロック信号CKA24は、クロック信号CKA2の期間t2を非アクティブレベルに保つ休止期間とした信号である。クロック信号CKB14・CKB24は、クロック信号CKB1・CKB2の期間t1を非アクティブレベルに保つ休止期間とした信号である。クリア信号CLR3は、1フレーム期間(1F)の最後のクロックパルス期間のみにアクティブレベルになる信号である。
 図9の(1)に示すように、ゲートスキャンは、期間t1においてD2側からD1側に向かう方向に行い、期間t2においてD2側からD1側に向かう方向に行う。このとき、期間t1では第2回路部1bはクロック信号CKB14・CKB24が休止していることにより動作を停止しているが、期間t2に移行したときに、第2回路部3bの初段のシフトレジスタ段SRm+1にクロック信号CKA14のクロックパルスCKZがゲートスタートパルス信号としてセット端子SETに入力される。これにより、第2回路部3bはシフト動作を開始する。
 なお、図9において、第2回路部3bの初段のシフトレジスタ段SRm+1にクロック信号CKA14のパルスを入力する代わりに、縦続接続順序を反転した状態で第2回路部3bのシフトレジスタ段SRnにクロック信号CKA14のクロックパルスCKZを入力してD1側からD2側へとシフトパルスをシフトさせてもよい。この場合には、クリア信号CLR3を第2回路部3bのシフトレジスタ段SRm+1のリセット端子RESETに入力する。
 本実施例の構成によれば、クロック信号CKA14・CKA24は第1回路部3aの動作期間である期間t1のみに配線10b・10cの充放電を行い、クロック信号CKB14・CKB24は第2回路部3bの動作期間である期間t2のみに配線10e・10fの充放電を行う。従って、駆動信号の各供給配線での充放電に伴う電力損失が大きく減少し、波形のなまりがより一層軽減される。
 また、第1回路部3aが期間t2に動作を停止し、第2回路部3bが期間t1に動作を停止する分だけ低消費電力化される。
 また、休止期間を有するある駆動信号の、休止期間に移行する直前の最後のパルスが、ある第i回路部のシフトパルスとして入力されることによって、シフトレジスタ回路1のスタートパルス(ここではゲートスタートパルス信号)数が減少する。従って、スタートパルス信号を供給する電力が削減されるとともに、スタートパルス信号を供給する配線が減少して省面積化を図ることができる。
 以上、各実施例について説明した。
 なお、ゲートスキャン方向およびデータ信号の供給方向にバリエーションがあることを述べたが、それらのバリエーションに合わせて、液晶表示装置11の構成を、図12の(a)~(c)のように適宜変更可能である。
 図12の(a)は、各第i回路部のゲートスキャン方向を、表示パネル12の上部に設けたソースドライバ16に近い側から遠い側へと行う、あるいは、ソースドライバ16に遠い方から近い方へと行うとともに、データ信号の供給をソースドライバ16に近い側から遠い側へと行う構成である。
 図12の(b)は、各第i回路部のゲートスキャン方向を、表示パネル12の下部に設けたソースドライバ16に近い側から遠い側へと行う、あるいは、ソースドライバ16に遠い方から近い方へと行うとともに、データ信号の供給をソースドライバ16に近い側から遠い側へと行う構成である。
 図12の(c)は、画面を上下に第1の画面と第2の画面とに2分割し、各第i回路部を上画面(第1の画面)用と下画面(第2の画面)用とに割り当てるとともに、上画面用のコントロール基板14a、フレキシブルプリント基板13a、ソースドライバ(第1のデータ信号線駆動回路)16aと、下画面用のコントロール基板14b、フレキシブルプリント基板13b、ソースドライバ(第2のデータ信号線駆動回路)16bとを設けた構成である。この場合に、ゲートスキャン方向およびデータ信号の供給を、対応するソースドライバに近い側から遠い側へ行ってもよいし、ゲートスキャン方向については、上下画面ともいずれの側から行ってもよい。
 また、表示装置として、EL表示装置など他の表示装置が採用可能である。
 以上に述べたように、
 本発明のシフトレジスタ回路は、
 複数のシフトレジスタ段が縦続接続された第i回路部(iは1≦i≦N(Nは2以上の整数)の整数のそれぞれ)であって、各上記第i回路部は上記第i回路部のそれぞれに専用の供給配線によって各上記シフトレジスタ段を駆動する駆動信号が供給される、上記第i回路部と、
 上記供給配線とを備えていることを特徴としている。
 上記の発明によれば、駆動信号の供給配線の他の配線との交差箇所が大きく減少するので、駆動信号の供給配線1本当たりのクロス容量を大幅に減少させることが可能となる。また、駆動信号の供給配線1本当たりのシフトレジスタ段の接続数が大きく減少するので、シフトレジスタ段との接続部における寄生容量の合計が大幅に減少する。これにより、駆動信号源から駆動信号の供給配線に供給される駆動信号の波形、従ってシフトレジスタ段の出力信号の波形を、従来よりもなまりの小さい波形とすることができる。従って、駆動信号源の電圧範囲を大きくすること、および、トランジスタサイズ(チャネル幅)を大きくすることを行わなくとも、負荷の充電率を高めることができ、それだけシフトレジスタ段の動作マージンを大きくすることができる。
 以上により、十分な動作マージンを確保することができるシフトレジスタ回路を実現することができるという効果を奏する。
 本発明のシフトレジスタ回路は、
 回路の形成面において、シフト方向に沿う方向を第1の方向とし、上記第1の方向に直交する方向を第2の方向としたとき、
 上記第i回路部を、上記シフトレジスタ段の数がiごとに任意に定められたものとして、上記第1の方向に見て1つずつ並ぶように備え、
 各上記第i回路部に対応する上記駆動信号の供給配線が、対応する上記第i回路部よりも全てのiについて上記第2の方向のいずれか同じ一方側となる第2の方向の所定側にある第1の領域において、全てのiについて上記第1の方向のいずれか同じ一方側となる第1の方向の所定側から、対応する上記第i回路部に向けて配置されていることを特徴としている。
 上記の発明によれば、第1の方向の所定側にのみ駆動信号源が配置されている場合に、十分な動作マージンを確保することができるシフトレジスタ回路を実現することができるという効果を奏する。
 本発明のシフトレジスタ回路は、
 上記供給配線は、上記第1の方向に延伸する幹配線と、上記幹配線から対応する上記第i回路部に向けて個別に分岐して上記第i回路部に接続された枝配線とを備えていることを特徴としている。
 上記の発明によれば、幹配線と枝配線とを備えることによるクロス容量を大きく削減することができるという効果を奏する。
 本発明のシフトレジスタ回路は、
 上記第1の方向の所定側から上記第1の方向に沿う方向に見て遠くにある上記第i回路部に対応する上記供給配線の上記幹配線ほど、上記第1の領域の上記第2の方向の所定側に配置されていることを特徴としている。
 上記の発明によれば、第1の方向の所定側にのみ駆動信号源が配置されている場合に、クロス容量の発生箇所を最小限に抑えることができるという効果を奏する。
 本発明のシフトレジスタ回路は、
 回路の形成面において、シフト方向に沿う方向を第1の方向とし、上記第1の方向に直交する方向を第2の方向としたとき、
 各上記第i回路部に対応する上記駆動信号の供給配線が、対応する上記第i回路部よりも全てのiについて上記第2の方向のいずれか同じ一方側となる第2の方向の所定側にある第1の領域において、
 上記第1の方向のいずれか一方側となる第1の方向の所定側よりに設けられた上記第i回路部の駆動信号の供給配線は上記第1の方向の所定側から対応する上記第i回路部に向けて配置され、
 上記第1の方向の所定側と反対側よりに設けられた上記第i回路部の駆動信号の供給配線は上記第1の方向の所定側と反対側から対応する上記第i回路部に向けて配置されていることを特徴としている。
 上記の発明によれば、駆動信号の供給配線の長さがシフトレジスタ回路の第1の方向の所定側とその反対側とで釣り合いの取れた長さとなるので、駆動信号の波形、従ってシフトレジスタ段の出力信号の波形のなまりに差が生じにくいという効果を奏する。
 本発明のシフトレジスタ回路は、
 上記供給配線は、上記第1の方向に延伸する幹配線と、上記幹配線から対応する上記第i回路部に向けて個別に分岐して上記第i回路部に接続された枝配線とを備えていることを特徴としている。
 上記の発明によれば、幹配線と枝配線とを備えることによるクロス容量を大きく削減することができるという効果を奏する。
 本発明のシフトレジスタ回路は、
 ある上記第i回路部の上記駆動信号は、他の上記第i回路部の動作期間内に休止期間を有していることを特徴としている。
 上記の発明によれば、休止期間の分だけ、駆動信号の各供給配線での充放電に伴う電力損失が減少し、波形のなまりがより一層軽減されるという効果を奏する。また、休止期間に、対応する第i回路部の動作が停止することによる低消費電力化も図れるという効果を奏する。
 本発明のシフトレジスタ回路は、
 上記休止期間を有するある上記駆動信号の、上記休止期間に移行する直前の最後のパルスが、ある上記第i回路部のシフトパルスとして入力されることを特徴としている。
 上記の発明によれば、休止期間を有するある駆動信号の、休止期間に移行する直前の最後のパルスが、ある第i回路部のシフトパルスとして入力されることによって、シフトレジスタ回路のスタートパルス数が減少する。従って、スタートパルス信号を供給する電力が削減されるとともに、スタートパルス信号を供給する配線が減少して省面積化を図ることができるという効果を奏する。
 本発明のシフトレジスタ回路は、
 ある上記第i回路部の最終段の上記シフトレジスタ段が出力するシフトパルスが、他の上記第i回路部の初段の上記シフトレジスタ段にシフトパルスとして入力されることを特徴としている。
 上記の発明によれば、ある第i回路部の最終段のシフトレジスタ段が出力するシフトパルスが、他の第i回路部の初段のシフトレジスタ段にシフトパルスとして入力されることによって、スタートパルス信号数が減少する。従って、スタートパルス信号を供給する電力が削減されるとともに、スタートパルス信号を供給する配線が減少して省面積化を図ることができるという効果を奏する。
 本発明のシフトレジスタ回路は、
 アモルファスシリコン、多結晶シリコン、CGシリコン、微結晶シリコン、および、アモルファス酸化物半導体の少なくともいずれか1つを用いて形成されていることを特徴としている。
 上記の発明によれば、上記材料を用いるものにシフトレジスタ回路をモノリシックに作り込むことができるという効果を奏する。
 本発明の表示装置は、
 上記シフトレジスタ回路を備えていることを特徴としている。
 上記の発明によれば、動作マージンが大きい、高品位表示の表示装置を実現することができるという効果を奏する。
 本発明の表示装置は、
 画面が第1の画面と第2の画面とに2分割されており、各上記第i回路部が上記第1の画面用あるいは上記第2の画面用に割り当てられており、
 上記第1の画面に対応するデータ信号を供給する第1のデータ信号線駆動回路と、
 上記第2の画面に対応するデータ信号を供給する第2のデータ信号線駆動回路とを備えていることを特徴としている。
 上記の発明によれば、周期が長い駆動信号によって、上下に分割された画面のそれぞれを、上下間で独立に割り当てられた第i回路部によって駆動することができるので、絵素の選択期間を長く確保することができるという効果を奏する。従って、高精細・高速表示を良好に行うことができるという効果を奏する。
 本発明のシフトレジスタ回路の駆動方法は、
 シフトレジスタ回路を、複数のシフトレジスタ段が縦続接続された第i回路部(iは1≦i≦N(Nは2以上の整数)の整数)のそれぞれからなるものとして、上記第i回路部のそれぞれに専用の供給配線によって、各上記シフトレジスタ段を駆動する駆動信号を供給することを特徴としている。
 上記の発明によれば、十分な動作マージンを確保することができるシフトレジスタ回路の駆動方法を実現することができるという効果を奏する。
 本発明は上記の実施形態に限定されるものではなく、上記実施形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施形態に含まれる。
 本発明は、アクティブマトリクス型の表示装置に好適に使用することができる。
 1        シフトレジスタ回路
 1a       第1回路部(第i回路部)
 1b       第2回路部(第i回路部)
 2a       第1回路部(第i回路部)
 2b       第2回路部(第i回路部)
 3a       第1回路部(第i回路部)
 3b       第2回路部(第i回路部)
 10b      配線(供給配線)
 10c      配線(供給配線)
 10e      配線(供給配線)
 10f      配線(供給配線)
 10b(1)   幹配線
 10c(1)   幹配線
 10e(1)   幹配線
 10f(1)   幹配線
 10b(2)   枝配線
 10c(2)   枝配線
 10e(2)   枝配線
 10f(2)   枝配線
 11       液晶表示装置(表示装置)
 12       表示パネル
 12a      アクティブエリア
 12b(1)   領域(第1の領域)
 16a      ソースドライバ(第1のデータ信号線駆動回路)
 16b      ソースドライバ(第2のデータ信号線駆動回路)
 SRk      段(シフトレジスタ段)
 CKA1・CKA2・CKB1・CKB2    クロック信号(駆動信号)
 CKA12・CKA22・CKB12・CKB22    クロック信号(駆動信号)
 CKA13・CKA23・CKB13・CKB23    クロック信号(駆動信号)
 CKA14・CKA24・CKB14・CKB24    クロック信号(駆動信号)
 D        方向(第1の方向)
 D1       (側)(第1の方向の所定側)
 D2       (側)(第1の方向の所定側と反対側)
 E        方向(第2の方向)
 E1       (側)(第2の方向の所定側)
 

Claims (13)

  1.  複数のシフトレジスタ段が縦続接続された第i回路部(iは1≦i≦N(Nは2以上の整数)の整数のそれぞれ)であって、各上記第i回路部は上記第i回路部のそれぞれに専用の供給配線によって各上記シフトレジスタ段を駆動する駆動信号が供給される、上記第i回路部と、
     上記供給配線とを備えていることを特徴とするシフトレジスタ回路。
  2.  回路の形成面において、シフト方向に沿う方向を第1の方向とし、上記第1の方向に直交する方向を第2の方向としたとき、
     上記第i回路部を、上記シフトレジスタ段の数がiごとに任意に定められたものとして、上記第1の方向に見て1つずつ並ぶように備え、
     各上記第i回路部に対応する上記駆動信号の供給配線が、対応する上記第i回路部よりも全てのiについて上記第2の方向のいずれか同じ一方側となる第2の方向の所定側にある第1の領域において、全てのiについて上記第1の方向のいずれか同じ一方側となる第1の方向の所定側から、対応する上記第i回路部に向けて配置されていることを特徴とする請求項1に記載のシフトレジスタ回路。
  3.  上記供給配線は、上記第1の方向に延伸する幹配線と、上記幹配線から対応する上記第i回路部に向けて個別に分岐して上記第i回路部に接続された枝配線とを備えていることを特徴とする請求項2に記載のシフトレジスタ回路。
  4.  上記第1の方向の所定側から上記第1の方向に沿う方向に見て遠くにある上記第i回路部に対応する上記供給配線の上記幹配線ほど、上記第1の領域の上記第2の方向の所定側に配置されていることを特徴とする請求項3に記載のシフトレジスタ回路。
  5.  回路の形成面において、シフト方向に沿う方向を第1の方向とし、上記第1の方向に直交する方向を第2の方向としたとき、
     各上記第i回路部に対応する上記駆動信号の供給配線が、対応する上記第i回路部よりも全てのiについて上記第2の方向のいずれか同じ一方側となる第2の方向の所定側にある第1の領域において、
     上記第1の方向のいずれか一方側となる第1の方向の所定側よりに設けられた上記第i回路部の駆動信号の供給配線は上記第1の方向の所定側から対応する上記第i回路部に向けて配置され、
     上記第1の方向の所定側と反対側よりに設けられた上記第i回路部の駆動信号の供給配線は上記第1の方向の所定側と反対側から対応する上記第i回路部に向けて配置されていることを特徴とする請求項1に記載のシフトレジスタ回路。
  6.  上記供給配線は、上記第1の方向に延伸する幹配線と、上記幹配線から対応する上記第i回路部に向けて個別に分岐して上記第i回路部に接続された枝配線とを備えていることを特徴とする請求項5に記載のシフトレジスタ回路。
  7.  ある上記第i回路部の上記駆動信号は、他の上記第i回路部の動作期間内に休止期間を有していることを特徴とする請求項1から6までのいずれか1項に記載のシフトレジスタ回路。
  8.  上記休止期間を有するある上記駆動信号の、上記休止期間に移行する直前の最後のパルスが、ある上記第i回路部のシフトパルスとして入力されることを特徴とする請求項7に記載のシフトレジスタ回路。
  9.  ある上記第i回路部の最終段の上記シフトレジスタ段が出力するシフトパルスが、他の上記第i回路部の初段の上記シフトレジスタ段にシフトパルスとして入力されることを特徴とする請求項1から7までのいずれか1項に記載のシフトレジスタ回路。
  10.  アモルファスシリコン、多結晶シリコン、CGシリコン、微結晶シリコン、および、アモルファス酸化物半導体の少なくともいずれか1つを用いて形成されていることを特徴とする請求項1から9までのいずれか1項に記載のシフトレジスタ回路。
  11.  請求項1から10までのいずれか1項に記載のシフトレジスタ回路を備えていることを特徴とする表示装置。
  12.  画面が第1の画面と第2の画面とに2分割されており、各上記第i回路部が上記第1の画面用あるいは上記第2の画面用に割り当てられており、
     上記第1の画面に対応するデータ信号を供給する第1のデータ信号線駆動回路と、
     上記第2の画面に対応するデータ信号を供給する第2のデータ信号線駆動回路とを備えていることを特徴とする請求項11に記載の表示装置。
  13.  シフトレジスタ回路を、複数のシフトレジスタ段が縦続接続された第i回路部(iは1≦i≦N(Nは2以上の整数)の整数)のそれぞれからなるものとして、上記第i回路部のそれぞれに専用の供給配線によって、各上記シフトレジスタ段を駆動する駆動信号を供給することを特徴とするシフトレジスタ回路の駆動方法。
     
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