JP2001273785A

JP2001273785A - シフトレジスタ及び電子装置

Info

Publication number: JP2001273785A
Application number: JP2000091748A
Authority: JP
Inventors: Katsuhiko Morosawa; 克彦両澤; Hiroshi Kurosawa; 比呂史黒沢; Minoru Kanbara; 実神原
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2000-03-29
Filing date: 2000-03-29
Publication date: 2001-10-05

Abstract

(57)【要約】【課題】表示装置や撮像装置のドライバとして適用さ
れるシフトレジスタが、基板上に占める面積を小さくす
る。【解決手段】ＴＦＴ２１〜２４からなる段を連結して
シフトレジスタを構成する。ＴＦＴ２１は、スタート信
号Ｐｓｔまたは前の段の出力信号がハイレベルとなるこ
とによってオンし、配線容量Ｃａに電荷を蓄積させる。
これにより、ＴＦＴ２２がオンする。次に、ＴＦＴ２２
のドレインに供給されるクロック信号ＣＫ１またはＣＫ
２（ＣＫ１とＣＫ２は、位相が１８０°異なる）がハイ
レベルに変化すると、これが当該段の出力信号として出
力される。また、クロック信号ＣＫ２またはＣＫ２がハ
イレベルに変化したとき、その次の段の出力信号がハイ
レベルとなり、ＴＦＴ２３がオンすることにより配線容
量Ｃａに蓄積された電荷が放出されると共に、ＴＦＴ２
４がオンすることによりハイレベルとなっていた出力信
号がリセットされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シフトレジスタ、
及びこのシフトレジスタをドライバとして用いた表示装
置、撮像装置などの電子装置に関する。

【０００２】

【従来の技術】ＴＦＴ液晶表示装置などのアクティブマ
トリクス型の液晶表示装置では、マトリクス状に配列さ
れた表示画素を１ラインずつ選択し、選択した画素の画
素容量に表示データを書き込むことによって所望の表示
を得ている。このラインを選択するためのドライバとし
ては、一般に、外部からの制御信号に従って出力信号を
順次シフトしていくシフトレジスタが用いられている。

【０００３】図９は、従来のシフトレジスタの構成を示
している。このシフトレジスタは、複数の段ｒｓ
（１），ｒｓ（２），・・・によって構成され、各段
は、４つのＴＦＴ（Thin Film Transistor）９１〜９４
によって構成されている。このシフトレジスタにおい
て、ハイレベルの信号φ１が外部から供給されると、１
番目の段ｒｓ（１）のＴＦＴ９１がオンすることによ
り、ハイレベルのスタート信号Ｐｓｔのために１番目の
段ｒｓ（１）のＴＦＴ９１、９２、９３の間の配線に電
荷が蓄積され、ＴＦＴ９２がオンする。この状態でクロ
ック信号ＣＫ１がハイレベルに変化すると、このクロッ
ク信号ＣＫ１が実質上そのまま、オンしているＴＦＴ９
２を介して１番目の段ｒｓ（１）の出力信号ＯＵＴ１と
して出力される。

【０００４】引き続きハイレベルになる信号φ２によ
り、今度は２番目の段ｒｓ（２）のＴＦＴ９１がオンす
ることにより、２番目の段ｒｓ（１）のＴＦＴ９１、９
２、９３の間の配線にこの出力信号ＯＵＴ１からの電荷
が蓄積され、ＴＦＴ９２がオンする。この状態でクロッ
ク信号ＣＫ２がハイレベルに変化すると、このクロック
信号ＣＫ２が実質上そのまま、オンしているＴＦＴ９２
を介して２番目の段ｒｓ（１）の出力信号ＯＵＴ２とし
て出力される。また、この出力信号ＯＵＴ２により、１
番目の段ｒｓ（１）のＴＦＴ９１、９２、９３の間の配
線に蓄積された電荷が放出される。

【０００５】また、各段ｒｓ（１），ｒｓ（２），・・
・からハイレベルの出力信号を出力すべき期間が終了し
たタイミングで、つまり信号φ１のハイレベル期間と信
号φ２のハイレベルの期間との間に、外部からのハイレ
ベルの制御信号φＲが供給されることにより、ＴＦＴ９
４がオンする。これにより、出力信号ＯＵＴ１，ＯＵＴ
２，・・・を出力するための配線に蓄積された電荷が強
制的に放出され、その信号レベルがローレベルにリセッ
トされる。以上のような動作の繰り返しにより、ハイレ
ベルとなる出力信号ＯＵＴ１，ＯＵＴ２，・・・が順次
シフトしていく。

【０００６】しかしながら、このシフトレジスタでは、
各段ｒｓ（１），ｒｓ（２），・・・をリセットするた
めのＴＦＴ９４のゲートに、リセット専用の制御信号φ
Ｒを供給しなければならない。このため、リセット専用
の制御信号φＲのためだけに、制御信号φＲ生成回路及
び制御信号φＲ用の信号線を設ける必要があり、外部回
路が複雑になるとともに信号線数の増大によりＴＦＴの
配置の設計が複雑になり、それによってシフトレジスタ
全体としての面積が大きくなってしまうという問題があ
る。

【０００７】また、各段の出力信号ＯＵＴ１，ＯＵＴ
２，・・・は、実質的にクロック信号ＣＫ１またはＣＫ
２が出力されるのであるが、クロック信号ＣＫ１、ＣＫ
２がローレベルになるのであるから、そもそもＴＦＴ９
４が必要であるかどうかという問題もある。つまり、Ｔ
ＦＴ９４がある分だけ、シフトレジスタ全体としても面
積が大きくなってしまうという問題がある。

【０００８】

【発明が解決しようとする課題】本発明は、上記従来技
術の問題点を解消するためになされたものであり、面積
の小さいシフトレジスタを提供することを目的とする。

【０００９】本発明は、また、このシフトレジスタをド
ライバとして適用することで、表示または撮像のための
画素領域の面積を相対的に大きくした電子装置を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかるシフトレジスタは、複
数の段からなるシフトレジスタであって、前記シフトレ
ジスタの各段は、隣接する一方の段から制御端子に供給
された所定レベルの信号によってオンし、該所定レベル
の信号を電流路の一端から他端に出力する第１のトラン
ジスタと、制御端子と前記第１のトランジスタの電流路
の他端との間の容量に蓄積された電荷によってオンし、
外部から電流路の一端に供給される第１または第２の信
号を出力信号として電流路の他端から出力する第２のト
ランジスタと、制御端子に隣接する他方の段の出力信号
が供給され、該他方の段の出力信号によってオンするこ
とにより、前記容量に蓄積された電荷を放出させる第３
のトランジスタとを備えることを特徴とする。

【００１１】上記第１の観点にかかるシフトレジスタ
は、従来例のように出力信号をリセットするためのトラ
ンジスタを有していないので、そのためのトランジスタ
及び配線の分だけ、面積を小さくすることができる。一
方、このようなトランジスタがなくても、第１及び第２
の信号を供給するタイミングによっては、実用上問題な
く動作することができる。

【００１２】上記第１の観点にかかるシフトレジスタに
おける各段は、隣接する段における前記第２のトランジ
スタの電流路の一端に供給される第１または第２の信号
が制御端子に供給され、該第１または第２の信号によっ
てオンすることにより、前記第２のトランジスタの電流
路の他端から出力信号を出力するための信号線に蓄積さ
れた電荷を放出させる第４のトランジスタをさらに備え
るものとすることができる。

【００１３】この第４のトランジスタは、出力信号をリ
セットするためのトランジスタとして機能しているが、
従来のシフトレジスタと異なり、リセット専用の信号が
制御端子に供給されているのではない。このため、配線
の分だけシフトレジスタの面積を小さくすることができ
る。

【００１４】上記目的を達成するため、本発明の第２の
観点にかかるシフトレジスタは、複数の段からなるシフ
トレジスタであって、前記シフトレジスタの各段は、外
部から制御端子に供給される第３または第４の信号によ
ってオンし、隣接する一方の段から電流路の一端に供給
された所定レベルの信号を電流路の他端に出力する第１
のトランジスタと、制御端子と前記第１のトランジスタ
の電流路の他端との間の容量に蓄積された電荷によって
オンし、外部から電流路の一端に供給される第１または
第２の信号を出力信号として電流路の他端から出力する
第２のトランジスタと、制御端子に隣接する他方の段の
出力信号が供給され、該他方の段の出力信号によってオ
ンすることにより、前記容量に蓄積された電荷を放出さ
せる第３のトランジスタとを備えることを特徴とする。

【００１５】上記第２の観点にかかるシフトレジスタ
は、従来例のように出力信号をリセットするためのトラ
ンジスタを有していないので、そのためのトランジスタ
の分だけ、面積を小さくすることができる。一方、この
ようなトランジスタがなくても、第１及び第２の信号を
供給するタイミングによっては、実用上問題なく動作す
ることができる。

【００１６】上記第１、第２の観点にかかるシフトレジ
スタにおいて、前記第１のトランジスタに供給される所
定レベルの信号は、最初に出力信号がアクティブとなる
側の端の段においては外部から所定タイミングで供給さ
れるスタート信号とすることができ、それ以外の段にお
いては隣接する一方の段の出力信号とすることができ
る。

【００１７】上記第１、第２の観点にかかるシフトレジ
スタの各段は、前記第１のトランジスタの電流路の他端
と前記容量との間に設けられ、前記容量の電圧を分圧さ
せて、前記第１のトランジスタの電流路の両端にかかる
ようにする分圧素子をさらに備えるものとすることがで
きる。

【００１８】上記第１、第２の観点にかかるシフトレジ
スタにおいて、前記第１の信号と第２の信号とは、互い
に位相が１８０°異なるものとすることができる。

【００１９】上記第１、第２の観点にかかるシフトレジ
スタにおいて、前記複数の段のそれぞれを構成する各ト
ランジスタは、同一チャネル型の電界効果トランジスタ
であることを好適とする。

【００２０】上記目的を達成するため、本発明の第３の
観点にかかる電子装置は、複数の段からなり、出力信号
をシフトさせることによって所定レベルの信号を各段か
ら順次出力するドライバと、複数の画素によって構成さ
れ、前記ドライバの各段から出力された出力信号によっ
て駆動される駆動素子とを備え、前記ドライバの各段
は、隣接する一方の段から制御端子に供給された所定レ
ベルの信号によってオンし、該所定レベルの信号を電流
路の一端から他端に出力する第１のトランジスタと、制
御端子と前記第１のトランジスタの電流路の他端との間
の容量に蓄積された電荷によってオンし、外部から電流
路の一端に供給される第１または第２の信号を出力信号
として電流路の他端から出力する第２のトランジスタ
と、制御端子に隣接する他方の段の出力信号が供給さ
れ、該他方の段の出力信号によってオンすることによ
り、前記容量に蓄積された電荷を放出させる第３のトラ
ンジスタとを備えることを特徴とする。

【００２１】上記目的を達成するため、本発明の第４の
観点にかかる電子装置は、複数の段からなり、出力信号
をシフトさせることによって所定レベルの信号を各段か
ら順次出力するドライバと、複数の画素によって構成さ
れ、前記ドライバの各段から出力された出力信号によっ
て駆動される駆動素子とを備え、前記ドライバの各段
は、外部から制御端子に供給される第３または第４の信
号によってオンし、隣接する一方の段から電流路の一端
に供給された所定レベルの信号を電流路の他端に出力す
る第１のトランジスタと、制御端子と前記第１のトラン
ジスタの電流路の他端との間の容量に蓄積された電荷に
よってオンし、外部から電流路の一端に供給される第１
または第２の信号を出力信号として電流路の他端から出
力する第２のトランジスタと、制御端子に隣接する他方
の段の出力信号が供給され、該他方の段の出力信号によ
ってオンすることにより、前記容量に蓄積された電荷を
放出させる第３のトランジスタとを備えることを特徴と
する。

【００２２】上記第３、第４の観点にかかる電子装置に
おいて、前記駆動素子は、表示素子であってもよい。

【００２３】この場合において、前記表示素子は、制御
端子に前記ドライバの各段のいずれかの出力信号が供給
され、電流路の一端に外部から画像データが供給される
第４のトランジスタを、画素毎に備えるものとすること
ができる。

【００２４】上記第３、第４の観点にかかる電子装置に
おいて、前記駆動素子は、撮像素子であってもよい。

【００２５】この場合において、前記撮像素子は、励起
光によりキャリアを生成する半導体層と、前記半導体層
の両端にそれぞれ接続されたドレイン電極及びソース電
極と、第１ゲート絶縁膜を介して前記半導体層の一方側
に設けられた第１ゲート電極と、第２ゲート絶縁膜を介
して前記半導体層の他方側に設けられた第２ゲート電極
とを、画素毎に備えるものとすることができる。そし
て、前記ドライバは、出力信号を第１のゲート電極に出
力する第１のドライバと、出力信号を第２のゲート電極
に出力する第２のドライバとを含むものとなる。

【００２６】上記第３、第４の観点にかかる電子装置に
おいて、前記ドライバは、前記駆動素子と同一の基板上
に形成されたものとすることができる。

【００２７】このように、ドライバを駆動素子と同一の
基板上に形成した場合、ドライバ自体の面積を従来のも
のよりも小さくすることができるため、表示素子や撮像
素子などの駆動素子の面積を相対的に大きくすることが
できる。

【００２８】

【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。

【００２９】図１は、この実施の形態にかかる液晶表示
装置の構成を示すブロック図である。図示するように、
この液晶表示装置は、液晶表示素子１と、ゲートドライ
バ２と、ドレインドライバ３とから構成されており、ゲ
ートドライバ２には制御信号群Ｇｃｎｔが、ドレインド
ライバ３には制御信号群Ｄｃｎｔと表示データｄａｔａ
とが、コントローラから供給されている。

【００３０】液晶表示素子１は、一対の基板に液晶を封
入して構成されるもので、その一方の基板には、ａ−Ｓ
ｉを半導体層としたアクティブ駆動用のＴＦＴ１１がマ
トリクス状に形成されている。各ＴＦＴ１１のゲート電
極はゲートラインＧＬに、ドレイン電極はドレインライ
ンＤＬに、ソース電極は同様にマトリクス状に形成され
た画素電極に接続されている。他方の基板には、所定の
電圧が印加されている共通電極が形成されており、この
共通電極と各画素電極とその間の液晶とによって、画素
容量１２が形成される。そして、画素容量１２に蓄積さ
れた電荷によって液晶の配向状態が変化することで、液
晶表示素子１は、透過させる光の量を制御して画像を表
示するものである。

【００３１】ゲートドライバ２は、コントローラからの
制御信号群Ｇｃｎｔに従って動作するシフトレジスタに
よって構成される。ゲートドライバ２は、コントローラ
からの制御信号群Ｇｃｎｔに従って、ゲートラインＧＬ
を順次選択して所定の電圧を出力する。ゲートドライバ
２を構成するシフトレジスタについては、詳しく後述す
る。

【００３２】ドレインドライバ３は、コントローラから
の制御信号群Ｄｃｎｔに従って、コントローラから画像
データｄａｔａを順次取り込む。１ライン分の画像デー
タｄａｔａを蓄積すると、ドレインドライバ３は、コン
トローラからの制御信号群Ｄｃｎｔに従ってこれをドレ
インラインＤＬに出力し、ゲートドライバ２によって選
択されたゲートラインＧＬに接続されているＴＦＴ１１
（オン状態）を介して、画素容量１２に蓄積させる。

【００３３】図２は、図１のゲートドライバ２を構成す
るシフトレジスタの回路構成を示す図である。液晶表示
素子１に配されているＴＦＴ１１の行数（ゲートライン
ＧＬの数）をｎとすると、このシフトレジスタは、ｎ個
の段から構成される。図２は、このうちの最初の３つの
段ＲＳ（１）〜ＲＳ（３）を示している。

【００３４】ゲートドライバ２として適用される場合、
このシフトレジスタには、コントローラからの制御信号
群Ｇｃｎｔとして、奇数段のＴＦＴ２２のドレインに供
給され、出力信号ＯＵＴとなるクロック信号ＣＫ１、偶
数段のＴＦＴ２２のドレインに供給され、出力信号ＯＵ
Ｔとなるクロック信号ＣＫ２、スタート信号Ｐｓｔ、及
び基準電圧Ｖｓｓが供給される。このうち、スタート信
号Ｐｓｔは１番目の段ＲＳ（１）に、他の信号は全ての
段ＲＳ（２），ＲＳ（３），・・・に供給される。

【００３５】各段の構成はほぼ同じであるため、１番目
の段ＲＳ（１）を例として説明すると、この段ＲＳ
（１）は、ＴＦＴ１１と同様にａ−Ｓｉの半導体層から
なる４つのＴＦＴ２１〜２４を有している。ＴＦＴ２１
〜２４は、全て同一のチャネル型（ここでは、ｎチャネ
ル型）の電界効果トランジスタである。

【００３６】ＴＦＴ２１のゲートとドレインとには、ス
タート信号Ｐｓｔが供給される。ＴＦＴ２１のソース
は、ＴＦＴ２２のゲートとＴＦＴ２３のドレインとに接
続されている。ＴＦＴ２２のドレインにはクロック信号
ＣＫ１が供給され、ドレインからの出力がこの段ＲＳ
（１）の出力信号ＯＵＴ１として、１ライン目のゲート
ラインＧＬに出力される。

【００３７】ＴＦＴ２３のゲートは次の段ＲＳ（２）の
ＴＦＴ２２のソースに接続されており、ＴＦＴ２３は次
の段ＲＳ（２）の出力信号ＯＵＴ２がハイレベルになる
とオンする。ＴＦＴ２４のゲートにはクロック信号ＣＫ
１と１８０°位相が異なるクロック信号ＣＫ２が供給さ
れ、この段ＲＳ（１）の出力信号ＯＵＴ１をリセットす
る。すなわち、出力信号ＯＵＴ１の出力信号線上の電荷
を放出させる。ＴＦＴ２３のソースとＴＦＴ２４のソー
スには、基準電圧Ｖｓｓが供給されている。基準電圧Ｖ
ｓｓは、ここではグラウンドレベル（０（Ｖ））であ
る。

【００３８】１番目以外の奇数番目の段ＲＳ（２ｋ＋
１）（ｋ：１〜２／ｎの整数、ただしｎはゲートライン
ＧＬの数）の構成は、ＴＦＴ２１のゲートとドレインと
に前の段ＲＳ（２ｋ）の出力信号ＯＵＴ（２ｋ）が供給
される以外は、１番目の段ＲＳ（１）と同じである。偶
数番目の段ＲＳ（２ｋ）の構成は、ＴＦＴ２１のゲート
とドレインとに前の段ＲＳ（２ｋ−１）の出力信号ＯＵ
Ｔ（２ｋ−１）が供給されること、ＴＦＴ２２のドレイ
ンにクロック信号ＣＫ２が供給されること、及びＴＦＴ
２４のゲートにクロック信号ＣＫ１が供給されること以
外は、１番目の段ＲＳ（１）と同じである。

【００３９】なお、後の説明の便宜のため、１つの段内
においてＴＦＴ２１のソース、ＴＦＴ２２のゲート及び
ＴＦＴ２３のドレインに囲まれて接続された配線に形成
された容量を、配線容量Ｃａと呼ぶ。また、ＴＦＴ２２
のソースとＴＦＴ２４のドレインとの間の配線、及びこ
こに接続されたゲートラインＧＬで形成された容量を、
配線容量Ｃｂと呼ぶ。

【００４０】また、ゲートドライバ２を構成するシフト
レジスタは、ＴＦＴ２１〜２４の組み合わせによって構
成されている。ＴＦＴ２１〜２４は、液晶表示素子１に
含まれるＴＦＴ１１と実質的に同一の構造を有してい
る。従って、ゲートドライバ２は、液晶表示素子１のＴ
ＦＴ１１側の基板上に、同一プロセスで一括して形成さ
れるものとすることができる。

【００４１】以下、この実施の形態にかかる液晶表示装
置の動作について説明する。ここでは、まず、液晶表示
素子１の表示画素をライン毎に順次選択するために、ゲ
ートドライバ２が行う動作について説明し、その後に、
液晶表示装置全体としての動作を説明する。

【００４２】図３は、図１のゲートドライバ２を構成す
るブートストラップ型のシフトレジスタの動作を示すタ
イミングチャートである。この図において、１Ｔの期間
が１ライン期間（各ゲートラインＧＬの選択期間は、１
Ｔ以内の期間）であり、１Ｆの期間が１フレーム期間で
ある。

【００４３】タイミングＴ０〜Ｔ１の間、スタート信号
Ｐｓｔがハイレベルとなると、１段目の段ＲＳ（１）の
ＴＦＴ２１がオンし、この信号がＴＦＴ２１のドレイン
からソースに出力される。これにより、１番目の段ＲＳ
（１）の配線容量Ｃａ（１）の電位がハイレベルとな
る。こうしてＴＦＴ２２のゲート電圧がハイレベルとな
ることから、ＴＦＴ２２はオンするが、ドレインに供給
されているクロック信号ＣＫ１がローレベルであるた
め、出力信号ＯＵＴ１のレベルはローレベルのままであ
る。

【００４４】次に、タイミングＴ１において、クロック
信号ＣＫ１がハイレベルに変化すると、これがＴＦＴ２
２のドレインからソースに出力されて、出力信号ＯＵＴ
１のレベルがハイレベルに変化する。このとき配線容量
Ｃａ（１）の電位はブートストラップ効果により高い電
圧まで上昇するため、ＴＦＴ２２の飽和ゲート電圧にま
で達し、出力信号ＯＵＴ１は、ほぼクロック信号ＣＫ１
のハイレベルと等電位になる。この後、出力信号ＯＵＴ
１は、タイミングＴ２までの間でクロック信号ＣＫ１が
たち下がると、ローレベルになる。また、タイミングＴ
１〜Ｔ２の期間では、ハイレベルとなった１番目の段Ｒ
Ｓ（１）の出力信号ＯＵＴ１により、２番目の段ＲＳ
（２）のＴＦＴ２１がオンし、配線容量Ｃａ（２）の電
位がハイレベルになると共に、２番目の段ＲＳ（２）の
ＴＦＴ２２がオンする。

【００４５】次に、タイミングＴ２において、クロック
信号ＣＫ２がハイレベルに変化すると、１番目の段ＲＳ
（１）のＴＦＴ２４がオンし、グラウンドに放出される
ことによって、配線容量Ｃｂ（１）の電位、すなわち１
ライン目のゲートラインＧＬの電位がローレベルで安定
する。また、ハイレベルのクロック信号ＣＫ２がＴＦＴ
２２のドレインからソースに出力されて、出力信号ＯＵ
Ｔ２のレベルがハイレベルに変化する。出力信号ＯＵＴ
２は、タイミングＴ３までの間でクロック信号ＣＫ２が
たち下がると、ローレベルになる。

【００４６】また、タイミングＴ２〜Ｔ３までの期間
は、ハイレベルとなった２番目の段ＲＳ（２）の出力信
号ＯＵＴ２により、１番目の段ＲＳ（１）のＴＦＴ２３
がオンし、配線容量Ｃａ（１）に蓄積された電荷がグラ
ウンドに放出される。これにより、１番目の段ＲＳ
（１）のＴＦＴ２２がオフし、次にスタート信号Ｐｓｔ
が供給されて配線容量Ｃａ（１）に電荷が蓄積されるま
で、このＴＦＴ２２がオンすることはない。さらに、ハ
イレベルとなった２番目の段ＲＳ（２）の出力信号ＯＵ
Ｔ２により、３番目の段ＲＳ（３）のＴＦＴ２１がオン
し、配線容量Ｃａ（３）の電位がハイレベルになると共
に、３番目の段ＲＳ（３）のＴＦＴ２２がオンする。

【００４７】タイミングＴ３において、クロック信号Ｃ
Ｋ１がハイレベルに変化すると、今度は同様にして３番
目の段ＲＳ（３）の出力信号ＯＵＴ３がハイレベルとな
る。また、このハイレベルとなった出力信号ＯＵＴ３に
より、２番目の段ＲＳ（２）のＴＦＴ２３がオンし、配
線容量Ｃａ（２）に蓄積された電荷がグラウンドに放出
される。以下、同様にしてタイミングＴｎまでの間で、
１ライン期間内の所定期間ずつ、各段の出力信号がハイ
レベルとなり、液晶表示素子１のゲートラインＧＬが順
次選択される。このように、出力信号ＯＵＴ１〜ＯＵＴ
ｎのハイレベルの電位は次段にシフトされても逓減する
ことがないので誤作動を引き起こしにくい。

【００４８】なお、このタイミングチャートにおいて、
クロック信号ＣＫ１、ＣＫ２がハイレベルとなるのは、
１ライン期間内の所定期間だけであったが、この期間は
任意に設定することができ、１ライン期間全体であって
もよい。すなわち、ＣＫ２＝¬ＣＫ１（¬：論理否定）
であってもよい。

【００４９】また、最終段ＲＳ（ｎ）のＴＦＴ２３のゲ
ートに限り、１番目の段ＲＳ（１）のＴＦＴ２１のゲー
ト及びドレインとともにスタート信号Ｐｓｔが供給さ
れ、スタート信号Ｐｓｔがハイレベルのときに最終段Ｒ
Ｓ（ｎ）の配線容量Ｃａ（１）の電位を放電する。

【００５０】次に、この液晶表示装置全体の動作につい
て説明する。上記のようにしてゲートドライバ２が各ゲ
ートラインＧＬに順次ハイレベルの信号を出力している
間ドレインドライバ３は、制御信号群Ｄｃｎｔに従って
コントローラから画像データｄａｔａを１ライン分ずつ
取り込んでいく。１ライン分の画像データの取り込み
は、１ライン期間内に行われ、且つこれに対応するゲー
トラインＧＬが選択されるよりも前に終了している。

【００５１】ゲートドライバ２がいずれかのゲートライ
ンＧＬを選択してハイレベルの信号を出力すると、そこ
に接続された１ライン分全てのＴＦＴ１１がオンする。
ドレインドライバ３は、このタイミングで取り込んだ１
ライン分の画像データｄａｔａに応じた電圧を各ドレイ
ンラインＤＬに出力する。これにより、画像データｄａ
ｔａに応じた電圧が画素容量１２に蓄積される。これに
より、画素容量１２の電極間の液晶の配向状態が変化し
て、当該画素の光の透過率が変化する。

【００５２】画素容量１２に蓄積された電圧は、次のフ
レーム期間において対応するゲートラインＧＬが選択さ
れるまで保持されるため、各画素の光の透過率はほぼ１
フレーム期間維持される。このような動作を順次繰り返
すことによって、液晶表示素子１上に画像が表示され
る。

【００５３】以上説明したように、この実施の形態にか
かる液晶表示装置では、ゲートドライバ２に適用されて
いるシフトレジスタは、配線容量Ｃｂに蓄積された電荷
を効率よく放出させ、出力信号ＯＵＴ１，ＯＵＴ２，・
・・の電位を安定させるためのＴＦＴ２４を、クロック
信号ＣＫ２またはＣＫ１によってオンさせている。この
ため、ＴＦＴ２４を駆動するためだけの信号線が必要な
くなり、ゲートドライバ２の面積を従来のものに比べて
小さくすることができ、ＴＦＴ及び信号配線設計が容易
となる。

【００５４】また、ゲートドライバ２を構成するシフト
レジスタは、ＴＦＴ２１〜２４の組み合わせによって構
成されているが、これは液晶表示素子１のＴＦＴ１１を
基板上に形成するときに、同一の基板上に同時に形成す
ることができる。ここで、ゲートドライバ２の面積を小
さくすることができるため、液晶表示素子１が基板上に
占める面積を相対的に大きくすることができる。

【００５５】さらに、コントローラからゲートドライバ
２に供給する制御信号群Ｇｃｎｔに含まれる信号も、従
来のものに比べて少なくすることができる。このため、
コントローラの構成をより簡単なものとすることができ
るとともに、消費電力も抑えることが可能となる。しか
も、コントローラとゲートドライバ２との間の接続端子
の数が少なくて済むため、端子の接触不良で不良品が発
生する確率が低くなり、液晶表示装置全体としての歩留
まりが向上する。

【００５６】本発明は、上記の実施の形態に限られず、
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について説明する。

【００５７】上記の実施の形態で示したゲートドライバ
２として適用されるシフトレジスタの構成は、適宜変更
することが可能である。図４〜図７は、ゲートドライバ
２として適用される他のシフトレジスタの構成を示す図
である。

【００５８】図４は、図１のゲートドライバ２として適
用可能な他のシフトレジスタの回路構成を示す図であ
る。このシフトレジスタは、各段ＲＳ（１），ＲＳ
（２），・・・がＴＦＴ２４を有さず、３つのＴＦＴ２
１〜２３だけで構成されている点が、図２に示したシフ
トレジスタと異なる。また、駆動動作も図３のタイミン
グチャートに示したものと実質的に同じである。但し、
ＣＫ２＝¬ＣＫ１となることはできない。

【００５９】図２に示したＴＦＴ２４は、配線容量Ｃｂ
に蓄積された電荷をグラウンドに放出させ、ゲートライ
ンＧＬを含む配線容量Ｃｂの電位をローレベルに安定さ
せるためのものである。が、配線容量Ｃｂに蓄積された
電荷は、クロック信号ＣＫ１またはＣＫ２がハイレベル
からローレベルに変化したとき、未だオン状態にあるＴ
ＦＴ２２を介して放出させることも可能である。

【００６０】そして、次のライン期間に入ってＴＦＴ２
２がオフするまでの間に、配線容量Ｃｂに蓄積された電
荷を放出させて、ゲートラインＧＬの電位を液晶表示素
子１のＴＦＴ１１の閾値電圧よりも低くできるのであれ
ば、必ずしもＴＦＴ２４は必要ない。このため、図４に
示すような構成を有するシフトレジスタを、ゲートドラ
イバ２として適用することも可能となる。

【００６１】図５は、図１のゲートドライバ２として適
用可能なさらに他のシフトレジスタの回路構成を示す図
である。このシフトレジスタは、各段ＲＳ（１），ＲＳ
（２），・・・がＴＦＴ２１の代わりにＴＦＴ２１’を
有しており、また、制御信号群Ｇｃｎｔとして信号φ
１、φ２がさらにコントローラから供給される点が、図
４に示したシフトレジスタと異なっている。

【００６２】ＴＦＴ２１’は、そのゲートに信号φ１
（奇数番目の段）または信号φ２（偶数番目の段）が供
給されており、信号φ１またはφ２がハイレベルとなっ
たときにオンし、ドレインに供給されたスタート信号ま
たは前の段の出力信号をソースから出力し、配線容量Ｃ
ａに蓄積させる。

【００６３】次に、ゲートドライバ２として適用した場
合における、図５に示すシフトレジスタの動作につい
て、図６のタイミングチャートを参照して説明する。こ
こでは、図４に示したシフトレジスタの動作、すなわち
図３のタイミングチャートに示した動作と異なる部分の
みを説明することとする。

【００６４】タイミングＴ０〜Ｔ１までの所定期間にお
いて、信号φ１がハイレベルに変化する。これにより、
１番目の段ＲＳ（１）のＴＦＴ２１’がオンし、このと
きにＴＦＴ２１’のドレインに供給されているハイレベ
ルのスタート信号Ｐｓｔがソースから出力されて、１番
目の段ＲＳ（１）の配線容量Ｃａ（１）に電荷が蓄積さ
れ、配線容量Ｃａ（１）のレベルがハイレベルとなる。

【００６５】また、タイミングＴ１〜Ｔ２までの期間で
は、信号φ２が所定期間だけハイレベルに変化すること
によって、同様に２番目の段ＲＳ（２）の配線容量Ｃａ
（２）のレベルがハイレベルとなる。タイミングＴ２〜
Ｔ３までの期間は、信号φ１がハイレベルに変化するこ
とによって、同様に３番目の段ＲＳ（３）の配線容量Ｃ
ａ（３）がハイレベルとなる。以下、同様に信号φ１ま
たはφ２がハイレベルに変化することによって、各段の
配線容量Ｃａがハイレベルとなる。

【００６６】図７は、図１のゲートドライバ２として適
用可能なさらに他のシフトレジスタの回路構成を示す図
である。このシフトレジスタは、各段ＲＳ（１），ＲＳ
（２），・・・がさらにＴＦＴ２５を有し、５つのＴＦ
Ｔ２１〜２５で構成される点が、図２に示したシフトレ
ジスタと異なっている。

【００６７】ＴＦＴ２５は、ゲートに基準電圧Ｖｄｄが
供給されており、ドレインがＴＦＴ２１のソースに、ソ
ースがＴＦＴ２２のゲートとＴＦＴ２３のドレインとに
接続されている。配線容量Ｃａは、ＴＦＴ２２のゲー
ト、ＴＦＴ２３のドレイン、及びＴＦＴ２５の間の配線
によって構成されている。ここで、配線容量Ｃａ上の一
点をＡ点とする。

【００６８】配線容量Ｃａが浮遊状態、すなわちＴＦＴ
２１とＴＦＴ２３のいずれもがオフされている状態とな
っているときに、クロック信号ＣＫ１またはＣＫ２がハ
イレベルとなったときに、ＴＦＴ２２の有する寄生容量
の影響により、Ａ点の電圧がブートストラップ効果によ
り著しく上昇する。

【００６９】こうした場合にＴＦＴ２５がないと、ブー
トストラップ効果により上昇した電位が保持されたＴＦ
Ｔ２１のドレインとローレベルの状態のＴＦＴ２１のソ
ースとの間の電位差が異常に大きくなり、ＴＦＴ２１が
破壊されてしまう場合がある。ＴＦＴ２５を挿入するこ
とによって、Ａ点の電圧がＴＦＴ２１とＴＦＴ２５とで
分圧されるため、ＴＦＴ２１のゲートとソースとの間に
異常に大きな電位差が生じるのを防ぐことができる。

【００７０】なお、ＴＦＴ２３のドレイン側にＴＦＴ２
５と同様のＴＦＴを挿入する構成とすることも可能であ
る。また、上昇したＡ点の電圧を分圧することができる
のであれば、必ずしもＴＦＴを用いる必要はなく、抵抗
素子などの他の素子を用いることもできる。

【００７１】上記の実施の形態では、上記構成を有する
シフトレジスタをゲートドライバ２として適用した液晶
表示装置を例として、本発明を説明した。しかしなが
ら、本発明は、無機ＥＬ表示装置、有機ＥＬ表示装置、
ＦＥＤ、プラズマディスプレイ装置などの他のタイプの
表示装置にも適用することができる。この場合も、上記
構成のシフトレジスタを、マトリクス状に配置された表
示画素をライン毎に順次選択するドライバとして適用す
ることができる。

【００７２】また、本発明は、表示装置だけでなく、フ
ォトセンサ（撮像画素）をマトリクス状に配置した撮像
素子を上記構成のシフトレジスタで駆動する撮像装置に
も適用することができる。このような撮像装置につい
て、いわゆるダブルゲートトランジスタをフォトセンサ
として適用したものを例として説明する。

【００７３】図８は、この変形例にかかる指紋を認証す
るための撮像装置の構成を示すブロック図である。図示
するように、この撮像装置は、画像を撮影する撮像素子
５、並びにコントローラからの制御信号に従って撮像素
子５を駆動するためのトップゲートドライバ６、ボトム
ゲートドライバ７及びドレインドライバ８から構成され
ている。

【００７４】撮像素子５は、マトリクス状に配置された
複数のダブルゲートトランジスタ５１で構成される。ダ
ブルゲートトランジスタ５１のトップゲート電極１０１
はトップゲートラインＴＧＬに、ボトムゲート電極１０
２はボトムゲートラインＢＧＬに、ドレイン電極１０３
はドレインラインＤＬに、ソース電極１０４は接地され
たグラウンドラインＧｒＬにそれぞれ接続されている。
撮像素子５の下方には、ダブルゲートトランジスタ５１
の半導体層を励起する波長域の光は発光するバックライ
トが載置されている。

【００７５】撮像素子５を構成するダブルゲートトラン
ジスタ５１は、トップゲート電極１０１に印加されてい
る電圧が＋２５（Ｖ）で、ボトムゲート電極１０２に印
加されている電圧が０（Ｖ）であると、トップゲート電
極１０１と半導体層との間に配置される窒化シリコンか
らなるゲート絶縁膜と半導体層とに蓄積されている正孔
が吐出され、リセットされる。ダブルゲートトランジス
タ５１は、ソース、ドレイン電極１０３、１０４間が０
（Ｖ）で、トップゲート電極１０１に印加されている電
圧が−１５（Ｖ）で、ボトムゲート電極１０２に印加さ
れている電圧が０（Ｖ）となり、半導体層への光の入射
によって発生した正孔−電子対のうちの正孔が上記半導
体層及び上記ゲート絶縁膜に蓄積されるフォトセンス状
態となる。この所定期間に蓄積される正孔の量は光量に
依存している。

【００７６】フォトセンス状態において、バックライト
がダブルゲートトランジスタ５１に向け光を照射する
が、このままではダブルゲートトランジスタ５１の半導
体層の下方の位置するボトムゲート電極１０２が遮光す
るので半導体層には十分なキャリアが生成されない。こ
のとき、ダブルゲートトランジスタ５１上方の絶縁膜上
に指を載置すると、指の凹部（指紋形状を決める溝にあ
たる）の直下にあたるダブルゲートトランジスタ５１の
半導体層には、絶縁膜等で反射された光があまり入射さ
れない。

【００７７】このように光の入射量が少なくて十分な量
の正孔が半導体層内に蓄積されずに、トップゲート電極
１０１に印加されている電圧が−１５（Ｖ）で、ボトム
ゲート電極１０２に印加されている電圧が＋１０（Ｖ）
となると、半導体層内に空乏層が広がり、ｎチャネルが
ピンチオフされ、半導体層が高抵抗となる。一方、フォ
トセンス状態において指の凸部（指の溝と溝の間の山）
の直下にあたるダブルゲートトランジスタ５１の半導体
層には、絶縁膜等で反射された光が入射され十分な量の
正孔が半導体層内に蓄積された状態で、このような電圧
が印加された場合は、蓄積されている正孔がトップゲー
ト電極１０１に引き寄せられて保持されることにより、
半導体層のボトムゲート電極１０２側にｎチャネルが形
成され、半導体層が低抵抗となる。これらの読み出し状
態における半導体層の抵抗値の違いが、ドレインライン
ＤＬの電位の変化となって現れる。

【００７８】トップゲートドライバ６は、撮像素子５の
トップゲートラインＴＧＬに接続され、コントローラか
らの制御信号群Ｔｃｎｔに従って、各トップゲートライ
ンＴＧＬに＋２５（Ｖ）または−１５（Ｖ）の信号を選
択的に出力する。トップゲートドライバ６は、出力信号
のレベルの相違、これに応じた入力信号のレベルの相
違、並びに出力信号及び入力信号の位相の違いを除き、
上記したゲートドライバ２を構成するシフトレジスタと
実質的に同一の構成を有している。

【００７９】ボトムゲートドライバ７は、撮像素子５の
ボトムゲートラインＢＧＬに接続され、コントローラか
らの制御信号群Ｂｃｎｔに従って、各ボトムゲートライ
ンＢＧＬに＋１０（Ｖ）または０（Ｖ）の信号を出力す
る。ボトムゲートドライバ７は、出力信号のレベルの相
違、これに応じた入力信号のレベルの相違、並びに出力
信号及び入力信号の位相の違いを除き、上記したゲート
ドライバ２を構成するシフトレジスタと実質的に同一の
構成を有している。

【００８０】ドレインドライバ８は、撮像素子５のドレ
インラインＤＬに接続され、コントローラからの制御信
号群Ｄｃｎｔに従って、後述する所定の期間において全
てのドレインラインＤＬに定電圧（＋１０（Ｖ））を出
力し、電荷をプリチャージさせる。ドレインドライバ８
は、プリチャージの後の所定の期間においてダブルゲー
トトランジスタ５１の半導体層に光の入射、非入射に応
じてチャネルが形成されているか否かによって変化する
各ドレインラインＤＬの電位を読み出し、画像データＤ
ＡＴＡとしてコントローラに供給する。

【００８１】この撮像装置において画像を撮影する場合
は、コントローラからの制御信号群Ｔｃｎｔ、Ｂｃｎｔ
に従って、トップゲートドライバ６及びボトムゲートド
ライバ７からライン毎に所定のタイミングで、所定レベ
ルの信号を出力させることにより、撮像素子５の各ライ
ンを順にリセット状態、フォトセンス状態、読み出し状
態としていく。そして、読み出し状態となったラインの
ダブルゲートトランジスタ５１の半導体層の抵抗変化に
よるドレインラインＤＬの電位の変化を、ドレインドラ
イバ８が読み出し、画像データＤＡＴＡとしてコントロ
ーラに供給すればよい。

【００８２】さらには、上記の実施の形態における構
成、或いはそれを上記したように変形した構成を有する
シフトレジスタは、撮像素子または表示素子を駆動する
ためのドライバとしての用途以外にも適用することがで
きる。例えば、これらのシフトレジスタは、データ処理
装置などにおいて直列のデータを並列のデータに変換す
る場合などの用途にも適用することができる。

【００８３】なお、上記の実施の形態のゲートドライバ
２、トップゲートドライバ６及びボトムゲートドライバ
７を構成するシフトレジスタは、電界効果トランジスタ
であるＴＦＴの組み合わせにより構成されているが、こ
れらをＴＦＴ以外のトランジスタに置き換えてもよい。
また、上記シフトレジスタを構成するは、ｎチャネル型
であったが、全てｐチャネル型としてもよい。このと
き、各信号のハイ、ローレベルはｎチャネルのときに比
べ互いに反転されるように設定されていればよい。

【００８４】

【発明の効果】以上説明したように、本発明によれば、
占有面積の小さなシフトレジスタを構成することができ
る。そして、このシフトレジスタをドライバとして適用
することにより、表示装置、撮像装置といった電子装置
における画素領域の面積を相対的に大きくすることがで
きる。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる液晶表示装置の構
成を示すブロック図である。

【図２】図１のゲートドライバとして適用されるシフト
レジスタの回路構成を示す図である。

【図３】図２のシフトレジスタの動作を示すタイミング
チャートである。

【図４】図１のゲートドライバとして適用されるシフト
レジスタの他の回路構成を示す図である。

【図５】図１のゲートドライバとして適用されるシフト
レジスタの他の回路構成を示す図である。

【図６】図５のシフトレジスタの動作を示すタイミング
チャートである。

【図７】図１のゲートドライバとして適用されるシフト
レジスタの他の回路構成を示す図である。

【図８】本発明の実施の形態の変形例にかかる撮像装置
の構成を示すブロック図である。

【図９】従来例のシフトレジスタの回路構成を示す図で
ある。

【符号の説明】

１…液晶表示素子、２…ゲートドライバ、３…ドレイン
ドライバ、５…撮像素子、６…トップゲートドライバ、
７…ボトムゲートドライバ、８…ドレインドライバ、１
１…ＴＦＴ、１２…画素容量、２１〜２５…ＴＦＴ、５
１…ダブルゲートトランジスタ、ＲＳ（１）〜ＲＳ
（３）…段、ＧＬ…ゲートライン、ＤＬ…ドレインライ
ン、ＴＧＬ…トップゲートライン、ＢＧＬ…ボトムゲー
トライン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 19/28 Ｇ１１Ｃ 19/28 ＤＨ０４Ｎ 5/335 Ｈ０４Ｎ 5/335 ＺＥ 5/66 5/66 ＢＦターム(参考） 2H093 NC16 NC22 NC34 NC35 NC50 ND22 ND34 ND39 5C006 BB16 BF03 EB05 FA41 5C024 AX01 AX03 CX00 GX16 GY35 GY36 GY37 GY41 GZ19 HX02 HX40 HX50 HX51 5C058 AA05 BA04 BB25 5C080 AA10 BB05 DD01 DD22 DD25 DD27 FF11 JJ02 JJ03 JJ04

Claims

【特許請求の範囲】

【請求項１】複数の段からなるシフトレジスタであっ
て、前記シフトレジスタの各段は、隣接する一方の段から制御端子に供給された所定レベル
の信号によってオンし、該所定レベルの信号を電流路の
一端から他端に出力する第１のトランジスタと、制御端子と前記第１のトランジスタの電流路の他端との
間の容量に蓄積された電荷によってオンし、外部から電
流路の一端に供給される第１または第２の信号を出力信
号として電流路の他端から出力する第２のトランジスタ
と、制御端子に隣接する他方の段の出力信号が供給され、該
他方の段の出力信号によってオンすることにより、前記
容量に蓄積された電荷を放出させる第３のトランジスタ
とを備えることを特徴とするシフトレジスタ。
【請求項２】隣接する段における前記第２のトランジス
タの電流路の一端に供給される第１または第２の信号が
制御端子に供給され、該第１または第２の信号によって
オンすることにより、前記第２のトランジスタの電流路
の他端から出力信号を出力するための信号線に蓄積され
た電荷を放出させる第４のトランジスタをさらに備える
ことを特徴とする請求項１に記載のシフトレジスタ。
【請求項３】複数の段からなるシフトレジスタであっ
て、前記シフトレジスタの各段は、外部から制御端子に供給される第３または第４の信号に
よってオンし、隣接する一方の段から電流路の一端に供
給された所定レベルの信号を電流路の他端に出力する第
１のトランジスタと、制御端子と前記第１のトランジスタの電流路の他端との
間の容量に蓄積された電荷によってオンし、外部から電
流路の一端に供給される第１または第２の信号を出力信
号として電流路の他端から出力する第２のトランジスタ
と、制御端子に隣接する他方の段の出力信号が供給され、該
他方の段の出力信号によってオンすることにより、前記
容量に蓄積された電荷を放出させる第３のトランジスタ
とを備えることを特徴とするシフトレジスタ。
【請求項４】前記第１のトランジスタに供給される所定
レベルの信号は、最初に出力信号がアクティブとなる側
の端の段においては外部から所定タイミングで供給され
るスタート信号であり、それ以外の段においては隣接す
る一方の段の出力信号であることを特徴とする請求項１
乃至３のいずれか１項に記載のシフトレジスタ。
【請求項５】前記第１のトランジスタの電流路の他端と
前記容量との間に設けられ、前記容量の電圧を分圧させ
て、前記第１のトランジスタの電流路の両端にかかるよ
うにする分圧素子をさらに備えることを特徴とする請求
項１乃至４のいずれか１項に記載のシフトレジスタ。
【請求項６】前記第１の信号と第２の信号とは、互いに
位相が１８０°異なることを特徴とする請求項１乃至５
のいずれか１項に記載のシフトレジスタ。
【請求項７】前記複数の段のそれぞれを構成する各トラ
ンジスタは、同一チャネル型の電界効果トランジスタで
あることを特徴とする請求項１乃至６のいずれか１項に
記載のシフトレジスタ。
【請求項８】複数の段からなり、出力信号をシフトさせ
ることによって所定レベルの信号を各段から順次出力す
るドライバと、複数の画素によって構成され、前記ドラ
イバの各段から出力された出力信号によって駆動される
駆動素子とを備え、前記ドライバの各段は、隣接する一方の段から制御端子に供給された所定レベル
の信号によってオンし、該所定レベルの信号を電流路の
一端から他端に出力する第１のトランジスタと、制御端子と前記第１のトランジスタの電流路の他端との
間の容量に蓄積された電荷によってオンし、外部から電
流路の一端に供給される第１または第２の信号を出力信
号として電流路の他端から出力する第２のトランジスタ
と、制御端子に隣接する他方の段の出力信号が供給され、該
他方の段の出力信号によってオンすることにより、前記
容量に蓄積された電荷を放出させる第３のトランジスタ
とを備えることを特徴とする電子装置。
【請求項９】複数の段からなり、出力信号をシフトさせ
ることによって所定レベルの信号を各段から順次出力す
るドライバと、複数の画素によって構成され、前記ドラ
イバの各段から出力された出力信号によって駆動される
駆動素子とを備え、前記ドライバの各段は、外部から制御端子に供給される第３または第４の信号に
よってオンし、隣接する一方の段から電流路の一端に供
給された所定レベルの信号を電流路の他端に出力する第
１のトランジスタと、制御端子と前記第１のトランジスタの電流路の他端との
間の容量に蓄積された電荷によってオンし、外部から電
流路の一端に供給される第１または第２の信号を出力信
号として電流路の他端から出力する第２のトランジスタ
と、制御端子に隣接する他方の段の出力信号が供給され、該
他方の段の出力信号によってオンすることにより、前記
容量に蓄積された電荷を放出させる第３のトランジスタ
とを備えることを特徴とする電子装置。
【請求項１０】前記駆動素子は、表示素子であることを
特徴とする請求項８または９に記載の電子装置。
【請求項１１】前記表示素子は、制御端子に前記ドライ
バの各段のいずれかの出力信号が供給され、電流路の一
端に外部から画像データが供給される第４のトランジス
タを、画素毎に備えることを特徴とする請求項１０に記
載の電子装置。
【請求項１２】前記駆動素子は、撮像素子であることを
特徴とする請求項８または９に記載の電子装置。
【請求項１３】前記撮像素子は、励起光によりキャリア
を生成する半導体層と、前記半導体層の両端にそれぞれ
接続されたドレイン電極及びソース電極と、第１ゲート
絶縁膜を介して前記半導体層の一方側に設けられた第１
ゲート電極と、第２ゲート絶縁膜を介して前記半導体層
の他方側に設けられた第２ゲート電極とを、画素毎に備
え、前記ドライバは、出力信号を第１のゲート電極に出力す
る第１のドライバと、出力信号を第２のゲート電極に出
力する第２のドライバとを含むことを特徴とする請求項
１２に記載の電子装置。
【請求項１４】前記ドライバは、前記駆動素子と同一の
基板上に形成されていることを特徴とする請求項８乃至
１３のいずれか１項に記載の電子装置。