JP4546311B2 - アクティブマトリクス型双安定性表示装置 - Google Patents

アクティブマトリクス型双安定性表示装置 Download PDF

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Description

この発明は、信号線増幅器(Hドライバ)の数を少なくすることが可能な、アクティブマトリクス型双安定性表示装置に関する。
近年において、電子ペーパーやパブリックディスプレイ、あるいはICカードの表示部等において使用するための表示装置として、双安定性表示装置の開発が進められている。双安定性表示装置は、主として反射型の表示装置であって、表示書き替え時にのみ画像信号を入力し、書き替えない状態では画像信号を入力する必要がないので、低消費電力化が容易であるという特徴を有している。
双安定性表示装置の例としては、電気泳動型表示装置(EPD)(非特許文献1参照)やポリマーネットワーク型液晶表示装置(非特許文献2参照)、双安定性ネマティック液晶表示装置(非特許文献3参照)等が知られている。
これらのうち、電気泳動型表示装置は、構造が比較的簡単で安価に製作できるとともに低消費電力であって、かつ表示の安定性にも優れているので、将来性を見込まれているものである。
電気泳動型表示装置は、内面に透明導電膜からなる対向電極を設けられた透明な表面板と、行方向と列方向とに画素電極を配列された画素電極板とを微小距離隔てて配置し、表面板と画素電極板間のギャップ空間内に、帯電極性が異なる2種類の荷電粒子を混合してなるトナー粉を空気とともに封入したものである。
このような表示装置においては、通常、対向電極を0電位とするとともに、画素電極に与える電圧を制御することによって、画素電極を+電位としたときは、対向電極側に+の帯電極性を有する黒色粒子が吸着され、画素電極側に−の帯電極性を有する白色粒子が吸着されることによって、透明な表面板を介して黒色が表示され、また画素電極を−電圧としたたときは、対向電極側に白色粒子が吸着され、画素電極側に黒色粒子が吸着されることによって表面板側に白色が表示されるので、このように、画素電極ごとに与える電圧の極性を制御することによって、文字や画像等を表示することができる。
また、電気泳動型表示装置には、プラス(+)に帯電した黒粒子とマイナス(−)に帯電した白粒子とをマイクロカプセルに封じ込めて、フィルム状に形成したものもある。
この形式の場合は、電圧を印加することによって、黒色表示時に、マイクロカプセル内の黒粒子が対向電極側に吸着され、白粒子が画素電極側に吸着されるとともに、白色表示時には、マイクロカプセル内の白粒子が対向電極側に吸着され、黒粒子が画素電極側に吸着されることによって、前述の場合と同様に、文字や画像等を表示することができる。
図18は電気泳動型表示装置の表示特性を例示したものであって、いずれの構造の電気泳動型表示装置でも、画素電極に与えられる+電圧が高くなるに従って黒の濃度が高くなり、画素電極に与えられる−電圧が高くなるに従って白の濃度が高くなって、いずれの方向でも、電圧が高くなるに従って濃度が飽和状態(100%)に近づいて安定し、双安定性を有することが示されている。このような白黒の分布状態は、画素電極の電圧が0または開放状態になっても保持されるので、表示にメモリ性を有している。
さらに画素電極は、その下部に、行方向の複数本の走査線と列方向の複数本の信号線を備えるとともに、各走査線と信号線との交点ごとに薄膜トランジスタ(TFT)からなる駆動用トランジスタを設けたTFT基板を有している。各画素電極は、対応する走査線が駆動されたとき、TFTがアクティブになって対応する信号線に接続されることによってその電圧を印加される、アクティブマトリクス型の構成を有している。
図19は、従来の電気泳動型表示装置において表示部をアクティブで駆動する場合の表示パネルの構成例を示したものである。
従来の電気泳動型表示装置の表示パネルにおいては、図19に示すように、TFT基板上に、列方向に延設された複数本の信号線D1,D2,…,Dn,Dn+1,…と、これと直交する行方向に延設された複数本の走査線G1,G2,…,Gm,Gm+1,…とを設けるとともに、各信号線と走査線の交点にアモルファスシリコン(a−Si)等で形成されたTFT(T1・1,T2・1,…,Tn・1,T(n+1)・1,…),(T1・2,T2・2,…,Tn・2,T(n+1)・2,…),(T1・m,T2・m,…,Tn・m,T(n+1)・m,…),(T1・(m+1),T2・(m+1),…,Tn・(m+1),T(n+1)・(m+1),…),…を設けて、信号線と走査線の駆動が一致したとき、その信号線と走査線の交点に接続されたTFTがアクティブになって、信号線の電圧を対応する画素容量(C1・1,C2・1,…,Cn・1,C(n+1)・1,…),(C1・2,C2・2,…,Cn・2,C(n+1)・2,…),(C1・m,C2・m,…,Cn・m,C(n+1)・m,…),(C1・(m+1),C2・(m+1),…,Cn・(m+1),C(n+1)・(m+1),…),…にスイッチングするように構成されている。
ここで、各画素容量は、図19において上部に図示された対応するTFTに接続される画素電極と、下部に図示された丸印で接続状態を示す対向電極との間に形成される容量を表している。
図20は、通常の液晶表示装置と双安定性表示装置との駆動方法の違いを説明するものである。
通常の液晶表示装置における各画素は、図20(a)に示すように、走査線に走査信号を与えるとともに信号線に画像信号を入力することによって、走査信号がオン電圧のとき対応するTFTがオンして信号線の画像信号が画素容量に書き込まれ、走査信号がオフになったのち、1フレーム期間、画素容量に保持されることによって、映像の表示が行われる。そして、画像表示動作が終了したのち、信号線の電圧を低下させることによって、表示されていた画像が消去される。
一方、双安定性表示装置の場合は、一般に応答速度が100〜1000ms程度であって遅く、メモリ性(保持性)を有しているため、例えば1フレームを1/60sとした場合は、図20(b)に示すように、画像信号書き込み期間において複数フレーム分、同じ電圧を書き込んだのち、画像保持期間においては、電圧を書き込まないか又は0Vにするのが普通である。そして、画像保持期間の終了時、反対極性の電圧を複数フレーム期間からなる画像消去期間において印加することによって、それまで表示されていた画像が消去される。
双安定性表示装置は、一般に通常の液晶表示装置のように、高精度のギャップ制御を必要としないが、反面、画素電極から対向電極までの距離が大きいので、書き込み駆動時の画像信号電圧を高くすることが必要となる。特にフィルム構造を有するものでは、フィルムの厚さが100μm程度であって液晶表示装置の場合よりもかなり厚いので、画素電極から対向電極までの距離が大きく、従って書き込み駆動時の画像信号電圧をより高くすることが必要となる。
そのため、信号線を駆動する信号線ドライバ(Hドライバ)には高耐圧プロセスが要求されるととにも、信号線ドライバにはデータレジスタ,ラッチ,D/Aコンバータ等を内蔵する必要があるため、シフトレジスタのみで構成される走査線ドライバ(Vドライバ)と比べてコストが高く、そのため表示装置全体の価格が上昇するという問題がある。
これに対して、特許文献1,特許文献2においては、アクティブマトリクス型液晶表示装置において、Hドライバ数を削減するために、走査線数を2倍にするとともに、信号線数を1/2にする方法(倍速駆動方法)が開示されている。この場合は、1本の信号線ごとに2個の画素をそれぞれTFTを介して接続するとともに、2個のTFTのゲートをそれぞれ異なる走査線に接続することによって、2個の画素に書き込む信号を選択することができるようにしている。そのため、例えばVGA型液晶表示装置の場合、走査線数は480×2=960本に増加するが、信号線数は1920/2=960本に減少する。
そこで、このような回路構成によれば、従来の表示装置と比較して、Vドライバ数は増加するが高価なHドライバ数が半減するので、アクティブマトリクス型液晶表示装置のコストを低減することが可能になる。
しかしながら、特許文献1,特許文献2に記載された技術は、双安定性を有しない通常の液晶表示装置を対象とするものであって、本発明が対象とする双安定性表示装置には適用することができない。
また、特許文献3には、双安定性表示装置としてコレステリック液晶を使用した表示装置が開示されている。コレステリック液晶表示装置は、電気泳動型表示装置とは特性が異なってはいるが、双安定性を有するものであることが知られている。
しかしながら、特許文献3に記載された技術は、パッシブマトリクス型表示装置を対象とするものであって、本発明が対象とするアクティブマトリクス型表示装置には適用することができない。
SID(Society of Information Display) 04 Digest p.133 共立出版 次世代液晶ディスプレイ p.57 共立出版 次世代液晶ディスプレイ p.1 特開平03−038689号公報 特開平04−360127号公報 特開2002−040391号公報
このように、従来、アクティブマトリクス型双安定性表示装置においては、高価なHドライバの数を削減することが可能な構成については知られていなかった。
この発明は上述の事情に鑑みてなされたものであって、アクティブマトリクス型双安定性表示装置において、Hドライバ数を削減することが可能な構成、並びにその場合における、アクティブマトリクス型双安定性表示装置の駆動方法を提供することを目的としている。
上記課題を解決するため、請求項1記載の発明は、アクティブマトリクス型双安定性表示装置に係り、行方向に延設された複数(n)本の走査線と、行方向に上記複数(n)本の走査線のそれぞれごとに延設された(X)本のパリティ線と、列方向に延設された複数(M)本の信号線とに対し、該複数(M)本の信号線のいずれかと上記複数(n)本の走査線との交点ごとに画素電極を配置し、対向電極に対する上記画素電極の電圧に応じて画素電極ごとに異なる表示状態を形成する双安定性の表示パネルにおいて、上記複数(M)本の信号線を複数(X)本ごとに順次分割して複数(M/X)個の端子に接続するとともに、上記複数(M)本の信号線に対応する画像入力を順次複数(X)本ずつに区分して、それぞれの群を構成する複数(X)本の画像信号を上記複数(M/X)個の端子にそれぞれ順次時分割的に供給する信号線駆動手段と、上記複数(n)本の走査線を順次駆動する走査線駆動手段と、上記複数(X)本のパリティ線を順次駆動するパリティ線駆動手段とを備え、各走査線と該走査線に属する群のいずれかのパリティ線との駆動に応じて、上記信号線と対応する画素電極間に接続されたスイッチング素子をアクティブにして上記信号線からの画像電圧を画素電極に供給して、該画像電圧の極性に応じて上記表示パネルにおける画素ごとの双安定性表示を行うように構成されていることを特徴としている。
また、請求項記載の発明は、請求項記載のアクティブマトリクス型双安定性表示装置に係り、上記走査線駆動手段が、上記複数(n)本の走査線に対応して設けられた複数(n)段のシフトレジスタからなり、各段のシフトレジスタが上記複数(n)本の走査線を順次駆動することを特徴としている。
また、請求項記載の発明は、請求項又は記載のアクティブマトリクス型双安定性表示装置に係り、上記パリティ線駆動手段が、上記複数(X)本のパリティ線に対応して設けられたリングカウンタを形成する複数(X)段のシフトレジスタからなり、各段のシフトレジスタが上記複数(X)本のパリティ線を順次駆動することを特徴としている。
また、請求項記載の発明は、請求項1、2又は3記載のアクティブマトリクス型双安定性表示装置に係り、上記信号線走査線パリティ線及びスイッチング素子が、上記対向電極に対して上記画素電極の下部に配置されていることを特徴としている。
また、請求項記載の発明は、請求項1乃至のいずれか一記載のアクティブマトリクス型双安定性表示装置に係り、画像書き込み期間において上記画素電極に対する信号線からの画像電圧の書き込みを複数フレーム期間繰り返して行ったのち、画像保持期間において各信号線及び走査線の電圧を0又は開放とすることを特徴としている。
また、請求項記載の発明は、請求項2又は3記載のアクティブマトリクス型双安定性表示装置に係り、上記シフトレジスタが、入力端子にスタート信号又は前段のシフトレジスタの出力を供給され、リセット端子に次段のシフトレジスタの出力信号を供給されたブートストラップ型シフトレジスタであることを特徴としている。
また、請求項記載の発明は、請求項1又は4記載のアクティブマトリクス型双安定性表示装置に係り、上記スイッチング素子が、アモルファスシリコンからなる薄膜トランジスタであることを特徴としている。
また、請求項記載の発明は、請求項2、3又は6記載のアクティブマトリクス型双安定性表示装置に係り、上記スイッチング素子が、アモルファスシリコンからなる薄膜トランジスタであることを特徴としている。
また、請求項記載の発明は、請求項1乃至のいずれか一記載のアクティブマトリクス型双安定性表示装置に係り、当該表示装置が、電気泳動型の双安定性表示装置からなることを特徴としている。
本発明のアクティブマトリクス型双安定性表示装置によれば、信号線ドライバの数を削減することができるので、アクティブマトリクス型双安定性表示装置のコストを低減することが可能になる。
行方向に延設された複数(N)本の走査線と、列方向に延設された複数(M)本の信号線との交点ごとに画素電極を配置し、対向電極に対する画素電極の電圧に応じて画素電極ごとに異なる表示状態を形成する双安定性の表示パネルにおいて、複数(M)本の信号線を複数(X)本ごとに順次分割して複数(M/X)個の端子に接続するとともに、複数(M)本の信号線に対応する画像入力を順次複数(X)本ずつに区分して、それぞれの群を構成する複数(X)本の画像信号を複数(M/X)個の端子にそれぞれ順次時分割的に供給する信号線駆動手段と、複数(N)本の走査線を複数(X)本ずつ順次分割した複数(N/X)群からなる走査線に対し、それぞれの群ごとに該群を構成する各走査線を順次駆動する走査線駆動手段とを備え、各走査線の駆動に応じて、対応する信号線と画素電極間に接続されたスイッチング素子をアクティブにして信号線からの画像電圧を画素電極に供給して、該画像電圧の極性に応じて表示パネルにおける画素ごとの双安定性表示を行うようにアクティブマトリクス型双安定性表示装置を構成する。
図1は、本発明の第1実施例であるアクティブマトリクス型双安定性表示装置の全体構成を示すブロック図、図2は、信号線駆動回路の構成例を示す図、図3は、走査線駆動回路の構成例を示す図、図4は、走査線駆動回路の動作タイムチャートを示す図、図5は、本実施例のアクティブマトリクス型双安定性表示装置における表示パネルの構成を示す図、図6は、画素電極を含むTFT基板の詳細構成を示す図、図7は、本実施例のアクティブマトリクス型双安定性表示装置におけるTFT基板と画素電極とを含む表示パネルの構造を示す図、図8は、本実施例のアクティブマトリクス型双安定性表示装置の断面構成を示す図、図9は、本実施例のアクティブマトリクス型双安定性表示装置の駆動タイムチャートを示す図、図10は、本実施例のアクティブマトリクス型双安定性表示装置における画素電極電圧と黒の表示濃度とを示す図である。
この例のアクティブマトリクス型双安定性表示装置は図1に示すように、信号線駆動回路1と、走査線駆動回路2と、制御回路3と、表示パネル4とから概略構成されている。
信号線駆動回路1は、画像入力に応じて、表示パネル4において列方向に延設されている複数の画像信号線を駆動する。走査線駆動回路2は、表示パネル4において行方向に延設されている複数の走査線を駆動する。制御回路3は、信号線駆動回路1と走査線駆動回路2の動作を制御するとともに、これらの動作に必要なクロック信号や電源を供給する。表示パネル4は、行方向と列方向とに配設された複数の画素に対応して、列方向に延設された複数の信号線と、行方向に延設された複数の走査線とを配置されているとともに、信号線と走査線の交点ごとに画素を駆動するためのTFTからなる駆動トランジスタを有している。
図2は、この例のアクティブマトリクス型双安定性表示装置における信号線駆動回路1の構成を示したものであって、320行×240列の画素を備えたQVGA型電気泳動型表示装置の場合を例示し、配分回路6と、80個の信号線ドライバ(Hドライバ)H1〜H80とから概略構成されている。
配分回路6は、表示パネル4における240列の画素に対応して入力される画像信号を、3列分ずつ順次分割して、それぞれHドライバH1〜H80に対して、並列または直列に入力する。各HドライバH1〜H80は、入力された3列分の画像信号を、走査線の切り替えに応じて順次、時分割的に信号線の配列順に切り替えながら、対応するD端子D1〜D80に出力する。
図3は、この例のアクティブマトリクス型双安定性表示装置における走査線駆動回路2の構成を示したものであって、320行分の画素に対応する走査信号を、順次3本の走査線に配分して出力する機能を有し、1ビットのシフトレジスタSR1・1,SR2・1,…,SR320・1からなる第1列のシフトレジスタと、1ビットのシフトレジスタSR1・2,SR2・2,…,SR320・2からなる第2列のシフトレジスタと、1ビットのシフトレジスタSR1・3,SR2・3…,SR320・3からなる第3列のシフトレジスタとから構成されている。
各シフトレジスタはいずれも周知の構成を有するものであって、すべて同一のクロックCLKを与えられて動作するとともに、最初の段のシフトレジスタSR1・1,SR1・2,SR1・3に、それぞれスタート信号ST1,ST2,ST3を、1/2クロックごとに順次、与えられるようになっている。
走査線駆動回路2は、1行目,2行目,…,320行目のそれぞれの画素に対応して、1行目の画素に対してシフトレジスタSR1・1,SR1・2,SR1・3を備えて、走査線g1,g2,g3を1/2クロックごとに順次駆動し、2行目の画素に対してシフトレジスタSR2・1,SR2・2,SR2・3を備えて、走査線g4,g5,g6を1/2クロックごとに順次駆動し、以下同様にして、320行目の画素に対してシフトレジスタSR320・1,SR320・2,SR320・3を備えて、走査線g958,g959,g960を1/2クロックごとに順次駆動する。
図4は、この例のアクティブマトリクス型双安定性表示装置における走査線駆動回路の動作タイムチャートを示したものであって、各シフトレジスタを同一のクロックによって駆動するとともに、図3に示す各列のシフトレジスタ列の、それぞれの1番目のシフトレジスタに、順次1/2クロックずつ遅れて、スタート信号ST1,ST2,ST3を印加することが示されている。
この例のアクティブマトリクス型表示装置の表示パネルは、図5に示す構成を有している。
図5は、QVGA型電気泳動型表示装置の場合を例示し、表示パネルのTFT基板上に240列の画素に対応して、信号線駆動回路1のD端子D1,D2,…,D80にそれぞれ接続された信号線(d1,d2,d3)、(d4,d5,d6)、…、(d238,d239,d240)を配列し、320行の画素に対応して、走査線駆動回路2からの走査線(g1,g2,g3)、(g4,g5,g6)、…、(g958,g959,g960)を配列するとともに、信号線d1に対して、走査線g1,g4,…,g958との交点にTFT(T1・1,T1・2,…,T1・320)を設け、信号線d2に対して、走査線g2,g5,…,g959との交点にTFT(T2・1,T2・2,…,T2・320)を設け、信号線d3に対して、走査線g3,g6,…,g960との交点にTFT(T3・1,T3・2,…,T3・320)を設け、以下同様にして、信号線d238に対して、走査線g1,g4,…,g958との交点にTFT(T238・1,T238・2,…,T238・320)を設け、信号線d239に対して、走査線g2,g5,…,g959との交点にTFT(T239・1,T239・2,…,T239・320)を設け、信号線d240に対して、走査線g3,g6,…,g960との交点にTFT(T240・1,T240・2,…,T240・320)を設けて、信号線と走査線の駆動が一致したとき、その信号線と走査線の交点に接続されたTFTがアクティブになって、信号線の電圧を対応する画素容量(C1・1,C1・2,…,C1・320),(C2・1,C2・2,…,C2・320),(C3・1,C3・2,…,C3・320),…,(C238・1,C238・2,…,C238・320),(C239・1,C239・2,…,C239・320),(C240・1,C240・2,…,C240・320)にスイッチングするように構成されている。
ここで、各画素容量は、図5において上部に図示された対応するTFTに接続された画素電極と、下部に図示された丸印で接続状態を示す対向電極との間に形成される容量を表している。
図6は、画素電極を含むTFT基板の詳細構成を示したものであって、第1行目の第1列〜第3列の画素に関係する部分のみを例示している。
図6に示すように、第1行目の第1列〜第3列の画素に対応するTFT(T1・1,T2・1,T3・1)は、画素容量(C1・1,C2・1,C3・1)を構成する画素電極(P1・1,P2・1,P3・1)に接続され、各画素容量は各画素電極と図示されない対向電極との間に形成されている。
図7は、この例のアクティブマトリクス型双安定性表示装置におけるTFT基板と画素電極とを含む表示パネルの構造を示したものであって、図5に示された表示パネルの一部を例示している。
TFT基板には、図7に示すように、信号線d1,d2,d3と走査線g1,g2,g3が配置されているとともに、各信号線と走査線の交点ごとにTFT(T1・1,T2・1,T3・1)が配置されている。各TFT(T1・1,T2・1,T3・1)のソースSはそれぞれ信号線d1,d2,d3に接続され、ドレインDは、TFT基板上の絶縁膜(不図示)に設けられた穴Hを経て、TFT基板上に配置された画素電極P1・1,P2・1,P3・1に接続されている。さらに各TFTのソースSとドレインDとの間には、交差する走査線に接続された、a−Siで形成されたゲートGが配置されている。
図8は、この例のアクティブマトリクス型双安定性表示装置における、表示パネルの断面構造を示すものであって、図7に示されたTFT基板に対応しており、対向基板11,電気泳動層12,TFT基板13を積層してなる概略構成が示されている。
対向基板11は、ガラス等の透明板からなっている。対向基板11の内面側には、透明導電膜からなる対向電極14が形成されている。
電気泳動層12はフィルム状に形成されており、マイクロカプセル15と、マイクロカプセル間に充填された結合のためのバインダー16とからなっている。
マイクロカプセル15の中には、イソプロピルアルコール(IPA)等からなる溶媒17が封入されているとともに、溶媒17中には、酸化チタンからなる白粒子18と、カーボンからなる黒粒子19とが分散されている。白粒子18はマイナス(−)の帯電極性を有し、黒粒子19はプラス(+)の帯電極性を有している。
TFT基板13は、4層からなる構造を有している。電気泳動層12に最も近い第1層には、複数の画素電極20が形成されている。次の第2層,第3層は、それぞれ対応する画素電極20に接続された複数の薄膜トランジスタ(TFT)21を含む絶縁膜からなっている。第3層に設けられたGは、ゲート電極を示している。最下層の第4層は基体層をなし、第1層から第3層までを含めて一体に保持するために設けられている。
図8においては、図示されない信号線からそれぞれ対応するTFTT1.1,T2.1,T3.1を介して、画素電極P1・1に−電圧が与えられ、画素電極P2・1,P3・1に+電圧が与えられていて、これによって、画素電極P1・1にマイクロカプセル中の黒粒子が吸着されるとともに、対向電極14に相対的にマイクロカプセル中の白粒子が吸着され、画素電極P2・1,P3・1に白粒子が吸着されるとともに対向電極に相対的に黒粒子が吸着されることによって、対向基板側に白黒からなる画像表示が行われたことが示されている。
図9は、この例のアクティブマトリクス型双安定性表示装置の駆動タイムチャートを示したものである。
画像書き込み期間において、走査線g1,g4,…,g958は第1フレームで順次オンとなることによって、画素容量C1・1,C1・2,…,C1・320に順次、信号線d1の画像電圧が書き込まれる。走査線g2,g5,…,g959は1/2クロック遅れて第2フレームで順次オンとなることによって、画素容量C2・1,C2・2,…,C2・320に順次、信号線d2の画像電圧が書き込まれる。走査線g3,g6,…,g960はさらに1/2クロック遅れて第3フレームで順次オンとなることによって、画素容量C3・1,C3・2,…,C3・320に順次、信号線d3の画像電圧が書き込まれる。
図9においては、5セット繰り返される各セットの最初の走査線信号のみをAで示し、Bで示す1フレームの書き込み期間には、320行の画素に対応して、各信号線ごとに320回の書き込みが行われるので、信号線駆動回路1のHドライバは、これに対応して画像信号の切り替えを行っている。
第1フレーム〜第3フレームを1セットとして、同じ動作を5セット繰り返して、各画素に対する書き込みを行う。いま、このような動作を60Hzで繰り返すものとし、1 フレームの期間を1/60sとすると、5セットの書き込み動作は、(1/60)×3×5=250(ms)で終了する。
この時間は、電気泳動型表示装置の応答速度に対応し、これによって、各画素には十分な時間の書き込みが行われる。
各画素に対する書き込みは、1セットごとなので、画素容量は3フレーム分の時間(50ms)、画素電圧を保持している必要があるが、電気泳動型表示装置はバックライトを有しない反射型の表示装置であるためTFTのリーク電流が少なく、従って十分な保持特性を有している。
図10は、この例のアクティブマトリクス型双安定性表示装置における画素電極電圧と黒の表示濃度とを示したものである。
いま、各画素に対する1回の黒表示の書き込みごとに、画素電極に15Vの電圧が与えられるものとすると、画素電極電圧は3フレームの保持期間内に多少低下するが、書き込みごとに補填されて画像書き込み期間はほぼ同一電圧に保たれている。
これによって、電気泳動型表示装置では、+の帯電傾向を持つ黒粒子が0電位に保たれている対向電極側に吸着されて黒の表示濃度が次第に上昇し、書き込み期間終了時には、図示のように100%の濃度となる。
このように、この例のアクティブマトリクス型電気泳動表示装置では、価格の低い走査線駆動回路の部分の規模は大きくなるが、価格の高い信号線駆動回路の部分の規模が小さくなるので、アクティブマトリクス型電気泳動表示装置のコストを低減することが可能となる。
この例のアクティブマトリクス型電気泳動表示装置において、上記のような駆動を行うことが可能になるのは、電気泳動表示素子等のメモリ性表示装置を使用しているためである。
従来の非メモリ性液晶では、上記のような駆動を行うためには、第1フレームでg1,g4,・・・を駆動し、第2フレームでg2,g5,・・・を駆動し、第3フレームでg3,g6,・・・を駆動した場合、第1フレームで書き込まれた画素上の液晶は、第2,第3フレーム時には、(画素上の電圧が徐々に低下するため)、輝度低下をひき起こす。そのため、第1〜第3の各フレームで書き込まれたそれぞれの画素群ごとに、フレームごとに輝度低下が発生して、フリッカが認識されるようになる。
これに対して、メモリ性デバイスを使用した場合には、一旦書き込まれれば輝度低下を生じないので、フレームごとに輝度が変化して、フリッカが認識されることはない。
この例のアクティブマトリクス型電気泳動表示装置は、表示素子がメモリ性を有しているので、画素をインタレース駆動することによって、画像書き込み期間を十分長くして、フリッカを防止しながら低消費電力化することが可能となる。
図11は、本発明の第2実施例であるアクティブマトリクス型双安定性表示装置における走査線駆動回路の構成を示す図、図12は、本実施例の走査線駆動回路の動作タイミングを示す図である。
この例の走査線駆動回路は、回路構成は図3に示された第1実施例の場合と同様であるが、シフトレジスタの構成が第1実施例の場合と異なっている。以下においては、1列分の画素に対応するシフトレジスタの構成として、図3に示されたシフトレジスタSR1・1,SR2・1,SR3・1,…の部分の構成を図11に例示する。
図11において、各シフトレジスタSR1・1,SR2・1,SR3・1,…は、すべて同一のブートストラップ型シフトレジスタの構成を有している。各シフトレジスタにおいて、TFT1,TFT2,TFT3,TFT4はそれぞれa−SiTFT、C1,C2,C3,C4は容量、R1は抵抗である。TFT1,TFT2は、入力VIN1と電源V1間に直列に接続され、TFT3,TFT4は、クロックCLOCK2と電源V2間に直列に接続されている。TFT1のゲートはソースに接続されている。TFT2,TFT4のゲートはともにリセット入力VIN2に接続されている。TFT3のゲートはTFT1のドレインに接続されるとともに、容量C1を経てクロックCLOCK1に接続され、容量C2を経てドレインに接続されている。R1,C3,C4はローパスフィルタを形成し、TFT3のドレインのVOUT出力と走査線(g1,g4,g7,…)間に接続されている。C3,C4の他端は接地電位V3に接続されている。
図12は、この例の走査線駆動回路を構成する各シフトレジスタの動作を示すタイムチャートであって、図中、CLOCK1,CLOCK2は、互いに逆相のクロックを示している。
入力VIN1にスタート信号ST1又は前段の出力VOUTが入力されると、TFT1のドレイン側のP1点の電位がVh−Vtに上昇し、このタイミングでTFT3がオンになる。ここでVhはクロックCLOCK1のハイ(H)レベルの電圧、VtはTFTの閾値電圧である。次にクロックCLOCK2がHレベルになると、出力VOUTもHレベルになる。このとき、P1点は容量C2を経て出力VOUTに接続されているため、P1点もクロック電位Vhより高いレベルになる。
このような動作を行うことによって、出力VOUTはクロック電位Vhと同等のレベルに達する。次段のシフトレジスタも、前段の出力VOUTを入力VIN1に接続されることによって同様の動作を行い、次段の出力VOUTが図示のタイミングでリセット入力VIN2に与えられると、TFT2,TFT4がオンになるため、出力VOUTとP1点の電位は、電源V1,V2に応じて立ち下がる。ここで、V1,V2は、ゲートの負電圧Vssである。
図11に示されたようなシフトレジスタ列を、図3の(SR1・1,SR 2・1,SR3・1,…),(SR1・2,SR 2・2,SR3・2,…),(SR1・3,SR 2・3,SR3・3,…)に対応して3列設け、各シフトレジスタ列に同一のクロックを与え、各シフトレジスタ列の第1段の入力VIN1に、図4に示されたようにスタート信号ST1,ST2,ST3を1/2クロックずつずらして与えるように構成することによって図3に示された第1実施例の場合の走査線駆動回路1と全く同じ動作を行う走査線駆動回路を実現することができる。
この例の走査線駆動回路を、TFT基板と同一プロセスで製作するために、a−SiTFTで形成した場合は、a−SiTFTはモビリティがμ=0.3cm2 /Vs程度であって低く、a−SiTFT回路のサイズが大きいため、消費電力が増大する恐れがある。
しかしながら、この例のアクティブマトリクス型双安定性表示装置では、画像書き込みをインタレース動作によって行うとともに、画像保持期間には走査線駆動回路を動作させないので、消費電力が大きくなることはなく、a−SiTFTによって走査線駆動回路を形成することが可能である。
また、a−SiTFTはモビリティが低いため、a−SiTFTを用いた走査線駆動回路は通常の液晶表示装置の場合は、例えばQCIF(160×120)〜QVGA(320×240)のような精細度の低い表示装置の場合しか使用することができない。
しかしながら、この例のアクティブマトリクス型双安定性表示装置では、前述のように画像書き込みをインタレース駆動によって行うため、走査線駆動回路を構成するトランジスタのゲートオン時間を長くすることが可能であって、そのためVGA(640×480)〜SVGA(800×600)のような精細度の高い表示装置の駆動に用いることも可能である。さらに、インタレース期間(分割期間)をより延長すれば、これ以上の高精細表示装置に適用することも可能となる。
図13は、本発明の第3実施例であるアクティブマトリクス型双安定性表示装置の全体構成を示すブロック図、図14は、本実施例の走査線駆動回路の構成を示す図、図15は、パリティ線駆動回路の構成例を示す図、図16は、パリティ線駆動回路の動作タイムチャートを示す図、図17は、本実施例のアクティブマトリクス型双安定性表示装置における表示パネルの構成を示す図である。
この例のアクティブマトリクス型双安定性表示装置は、図13に示すように、信号線駆動回路1と、走査線駆動回路2Aと、制御回路3と、表示パネル4Aと、パリティ線駆動回路5とから概略構成されている。
これらのうち、信号線駆動回路1は、図2に示された第1実施例の場合と同様である。また、制御回路3は、発生するスタート信号の数が異なっているが、その構成は第1実施例の場合とほぼ同様である。
図14は、この例のアクティブマトリクス型双安定性表示装置における走査線駆動回路2Aの構成を示したものであって、320行分の画素に対応して320本の走査信号を順次出力する機能を有し、1ビットのシフトレジスタSR1,SR2,SR3,SR4,…,SR320を順次従属に接続した構成を有している。
これら各シフトレジスタは周知の構成を有するものでもよいし、又は図11において説明したブートストラップ型シフトレジスタからなるものであってもよく、すべて同一のクロックCLK3を与えられて動作するとともに、最初の段のシフトレジスタSR1にスタート信号STを与えることによって、クロックCLK3の1サイクルごとに順次、走査線G1,G2,G3,…,G320に走査信号を出力する。ここでクロックCLK3は、第1実施例の場合のクロックCLKの3倍の周期を有している。
図15は、この例のアクティブマトリクス型双安定性表示装置におけるパリティ線駆動回路5の構成を示したものであって、320行分の画素ごとに備えられた3本のパリティ線を順次駆動する機能を有している。
図15に示すように、パリティ線駆動回路5は、1ビットのシフトレジスタSRa,SRb,SRcを順次環状に接続して、リングカウンタを形成した構成を有し、スタート信号STによって動作を開始して、クロックCLKの1サイクルごとに、パリティ線P1,P2,P3に順次パリティ信号を出力する。
この場合も、シフトレジスタSRa,SRb,SRcは、周知の構成を有するものでもよいし、又は図11において説明したブートストラップ型シフトレジスタからなるものであってもよい。
図16は、この例のアクティブマトリクス型双安定性表示装置におけるパリティ線駆動回路の動作タイムチャートを示したものである。
図示のように、走査線Gに第1フレーム〜第3フレームの走査信号が与えられたとき、これに対応してパリティ線P1,P2,P3に順次パリティ信号が出力されることが示されている。
図17は、この例のアクティブマトリクス型双安定性表示装置における表示パネルの構成を示したものであって、第1実施例の場合と同様のQVGA型電気泳動型表示装置の場合を例示し、表示パネル4AのTFT基板上に240列の画素に対応して、信号線駆動回路1のD端子D1.D2.…,D80にそれぞれ接続された信号線(d1,d2,d3),(d4,d5,d6),…,(d238,d239,d240)を配置し、320行の画素に対応して、走査線駆動回路2からの走査線G1,G2,…,G320を配置するとともに、各走査線ごとにパリティ線P1,P2,P3を配置したことが示されている。
そして、例えば信号線d1に対して、走査線G1とパリティ線P1との交点にそれぞれTFT(T1・1a,T1・1b)を設けて直列に画素容量C1・1に接続し、信号線d1の駆動と走査線G1の駆動とパリティ線P1の駆動とが一致したとき、TFT(T1・1a,T1・1b)がアクティブになって、信号線電圧を対応する画素容量C1・1にスイッチングするというように、各信号線ごとに、走査線とパリティ線との駆動が一致した画素容量を選択して、信号線の電圧を画素容量に書き込むように制御が行われる。
図17に示されたTFT基板では、1行分の画素に対応して1本の走査線だけを設け、3本のパリティ線を順次切り替えて駆動して、第1フレームでパリティ線P1をオンにし、第2フレームでパリティ線P2をオンにし、第3フレームでパリティ線P3をオンにすることによって、3本の信号線d1,d2,d3の画像電圧をそれぞれ画素容量に書き込むようにしたので、第1実施例の場合のように、1行分の画素に対応して3本の走査線を設けたのと同等の動作を行わせることができる。
このように、この例のアクティブマトリクス型双安定性表示装置では、パリティ線駆動回路を設けたことによって、走査線駆動回路の規模を小さくしても、前述の各実施例と同等の動作を行うことができるので、アクティブマトリクス型双安定性表示装置のコストをより削減することが可能になる。
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、各実施例においては表示装置として、320×240ドットの画素を備えたQVGA型電気泳動型表示装置の場合について説明したが、この場合に限るものでなく、表示装置の画素構成の選択は任意である。
本発明のアクティブマトリクス型双安定性表示装置は、電子ペーパーやパブリックディスプレイ及びICカードの表示部等に使用して好適なものであるが、これ以外にも、画面上に文字や画像の表示を行うことが必要な、各種の装置において利用することが可能である。
本発明の第1実施例であるアクティブマトリクス型双安定性表示装置の全体構成を示すブロック図である。 同実施例における信号線駆動回路の構成例を示す図である。 同実施例における走査線駆動回路の構成例を示す図である。 走査線駆動回路の動作タイムチャートを示す図である。 同実施例における表示パネルの構成を示す図である。 同実施例における画素電極を含むTFT基板の詳細構成を示す図である。 同実施例におけるTFT基板と画素電極とを含む表示パネルの構造を示す図である。 同実施例のアクティブマトリクス型双安定性表示装置の断面構成を示す図である。 同実施例のアクティブマトリクス型双安定性表示装置の駆動タイムチャートを示す図である。 同実施例のアクティブマトリクス型双安定性表示装置における画素電極電圧と黒の表示濃度とを示す図である。 本発明の第2実施例であるアクティブマトリクス型双安定性表示装置における走査線駆動回路の構成を示す図である。 同実施例の走査線駆動回路の動作タイミングを示す図である。 本発明の第3実施例であるアクティブマトリクス型双安定性表示装置の全体構成を示すブロック図である。 同実施例における走査線駆動回路の構成を示す図である。 同実施例におけるパリティ線駆動回路の構成例を示す図である。 パリティ線駆動回路の動作タイムチャートを示す図である。 同実施例における表示パネルの構成を示す図である。 電気泳動型表示装置の表示特性を例示する図である。 従来の電気泳動型表示装置において表示部をアクティブで駆動する場合の表示パネルの構成例を示す図である。 通常の液晶表示装置と双安定性表示装置との駆動方法の違いを説明するための図である。
符号の説明
1 信号線駆動回路(信号線駆動手段)
2,2A 走査線駆動回路(走査線駆動手段)
3 制御回路
4,4A 表示パネル
5 パリティ線駆動回路(パリティ線駆動手段)
6 配分回路(配分手段)
11 対向基板
12 電気泳動層
13 TFT基板
14 対向電極
15 マイクロカプセル
16 バインダー
17 溶媒
18 白色粒子
19 黒色粒子
20 画素電極
21 薄膜トランジスタ(TFT)
H1,H1,…,H80 信号線ドライバ
SR1・1,SR1・2,SR1・3,SR2・1,SR2・2,…,SR320・3,SR1,SR2,…,SR320,SRa,SRb,SRc シフトレジスタ
T 1・1,T 1・2,T 1・3,…,T240・1,T1・1a,T1・1b,T1・2a,T1・2b,…,T240・320a,T240・320b a−SiTFT

Claims (9)

  1. 行方向に延設された複数(n)本の走査線と、行方向に前記複数(n)本の走査線のそれぞれごとに延設された(X)本のパリティ線と、列方向に延設された複数(M)本の信号線とに対し、該複数(M)本の信号線のいずれかと前記複数(n)本の走査線との交点ごとに画素電極を配置し、対向電極に対する前記画素電極の電圧に応じて画素電極ごとに異なる表示状態を形成する双安定性の表示パネルにおいて、前記複数(M)本の信号線を複数(X)本ごとに順次分割して複数(M/X)個の端子に接続するとともに、
    前記複数(M)本の信号線に対応する画像入力を順次複数(X)本ずつに区分して、それぞれの群を構成する複数(X)本の画像信号を前記複数(M/X)個の端子にそれぞれ順次時分割的に供給する信号線駆動手段と、
    前記複数(n)本の走査線を順次駆動する走査線駆動手段と、
    前記複数(X)本のパリティ線を順次駆動するパリティ線駆動手段とを備え、
    各走査線と該走査線に属する群のいずれかのパリティ線との駆動に応じて、前記信号線と対応する画素電極間に接続されたスイッチング素子をアクティブにして前記信号線からの画像電圧を画素電極に供給して、該画像電圧の極性に応じて前記表示パネルにおける画素ごとの双安定性表示を行うように構成されていることを特徴とするアクティブマトリクス型双安定性表示装置。
  2. 前記走査線駆動手段が、前記複数(n)本の走査線に対応して設けられた複数(n)段のシフトレジスタからなり、各段のシフトレジスタが前記複数(n)本の走査線を順次駆動することを特徴とする請求項記載のアクティブマトリクス型双安定性表示装置。
  3. 前記パリティ線駆動手段が、前記複数(X)本のパリティ線に対応して設けられたリングカウンタを形成する複数(X)段のシフトレジスタからなり、各段のシフトレジスタが前記複数(X)本のパリティ線を順次駆動することを特徴とする請求項又は記載のアクティブマトリクス型双安定性表示装置。
  4. 前記信号線走査線パリティ線及びスイッチング素子が、前記対向電極に対して前記画素電極の下部に配置されていることを特徴とする請求項1、2又は3記載のアクティブマトリクス型双安定性表示装置。
  5. 画像書き込み期間において前記画素電極に対する信号線からの画像電圧の書き込みを複数フレーム期間繰り返して行ったのち、画像保持期間において各信号線及び走査線の電圧を0又は開放とすることを特徴とする請求項1乃至のいずれか一記載のアクティブマトリクス型双安定性表示装置。
  6. 前記シフトレジスタが、入力端子にスタート信号又は前段のシフトレジスタの出力を供給され、リセット端子に次段のシフトレジスタの出力信号を供給されたブートストラップ型シフトレジスタであることを特徴とする請求項2又は3記載のアクティブマトリクス型双安定性表示装置。
  7. 前記スイッチング素子が、アモルファスシリコンからなる薄膜トランジスタであることを特徴とする請求項1又は4記載のアクティブマトリクス型双安定性表示装置。
  8. 前記シフトレジスタが、アモルファスシリコンからなる薄膜トランジスタであることを特徴とする請求項2、3又は6記載のアクティブマトリクス型双安定性表示装置。
  9. 当該表示装置が、電気泳動型の双安定性表示装置からなることを特徴とする請求項1乃至のいずれか一記載のアクティブマトリクス型双安定性表示装置。
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