JP4546311B2 - アクティブマトリクス型双安定性表示装置 - Google Patents

Description

この発明は、信号線増幅器（Ｈドライバ）の数を少なくすることが可能な、アクティブマトリクス型双安定性表示装置に関する。

近年において、電子ペーパーやパブリックディスプレイ、あるいはＩＣカードの表示部等において使用するための表示装置として、双安定性表示装置の開発が進められている。双安定性表示装置は、主として反射型の表示装置であって、表示書き替え時にのみ画像信号を入力し、書き替えない状態では画像信号を入力する必要がないので、低消費電力化が容易であるという特徴を有している。

双安定性表示装置の例としては、電気泳動型表示装置（ＥＰＤ）（非特許文献１参照）やポリマーネットワーク型液晶表示装置（非特許文献２参照）、双安定性ネマティック液晶表示装置（非特許文献３参照）等が知られている。
これらのうち、電気泳動型表示装置は、構造が比較的簡単で安価に製作できるとともに低消費電力であって、かつ表示の安定性にも優れているので、将来性を見込まれているものである。

電気泳動型表示装置は、内面に透明導電膜からなる対向電極を設けられた透明な表面板と、行方向と列方向とに画素電極を配列された画素電極板とを微小距離隔てて配置し、表面板と画素電極板間のギャップ空間内に、帯電極性が異なる２種類の荷電粒子を混合してなるトナー粉を空気とともに封入したものである。
このような表示装置においては、通常、対向電極を０電位とするとともに、画素電極に与える電圧を制御することによって、画素電極を＋電位としたときは、対向電極側に＋の帯電極性を有する黒色粒子が吸着され、画素電極側に−の帯電極性を有する白色粒子が吸着されることによって、透明な表面板を介して黒色が表示され、また画素電極を−電圧としたたときは、対向電極側に白色粒子が吸着され、画素電極側に黒色粒子が吸着されることによって表面板側に白色が表示されるので、このように、画素電極ごとに与える電圧の極性を制御することによって、文字や画像等を表示することができる。

また、電気泳動型表示装置には、プラス（＋）に帯電した黒粒子とマイナス（−）に帯電した白粒子とをマイクロカプセルに封じ込めて、フィルム状に形成したものもある。
この形式の場合は、電圧を印加することによって、黒色表示時に、マイクロカプセル内の黒粒子が対向電極側に吸着され、白粒子が画素電極側に吸着されるとともに、白色表示時には、マイクロカプセル内の白粒子が対向電極側に吸着され、黒粒子が画素電極側に吸着されることによって、前述の場合と同様に、文字や画像等を表示することができる。

図１８は電気泳動型表示装置の表示特性を例示したものであって、いずれの構造の電気泳動型表示装置でも、画素電極に与えられる＋電圧が高くなるに従って黒の濃度が高くなり、画素電極に与えられる−電圧が高くなるに従って白の濃度が高くなって、いずれの方向でも、電圧が高くなるに従って濃度が飽和状態（１００％）に近づいて安定し、双安定性を有することが示されている。このような白黒の分布状態は、画素電極の電圧が０または開放状態になっても保持されるので、表示にメモリ性を有している。

さらに画素電極は、その下部に、行方向の複数本の走査線と列方向の複数本の信号線を備えるとともに、各走査線と信号線との交点ごとに薄膜トランジスタ（ＴＦＴ）からなる駆動用トランジスタを設けたＴＦＴ基板を有している。各画素電極は、対応する走査線が駆動されたとき、ＴＦＴがアクティブになって対応する信号線に接続されることによってその電圧を印加される、アクティブマトリクス型の構成を有している。

図１９は、従来の電気泳動型表示装置において表示部をアクティブで駆動する場合の表示パネルの構成例を示したものである。
従来の電気泳動型表示装置の表示パネルにおいては、図１９に示すように、ＴＦＴ基板上に、列方向に延設された複数本の信号線Ｄ１，Ｄ２，…，Ｄｎ，Ｄｎ＋１，…と、これと直交する行方向に延設された複数本の走査線Ｇ１，Ｇ２，…，Ｇｍ，Ｇｍ＋１，…とを設けるとともに、各信号線と走査線の交点にアモルファスシリコン（ａ−Ｓｉ）等で形成されたＴＦＴ（Ｔ１・１，Ｔ２・１，…，Ｔｎ・１，Ｔ（ｎ＋１）・１，…），（Ｔ１・２，Ｔ２・２，…，Ｔｎ・２，Ｔ（ｎ＋１）・２，…），（Ｔ１・ｍ，Ｔ２・ｍ，…，Ｔｎ・ｍ，Ｔ（ｎ＋１）・ｍ，…），（Ｔ１・（ｍ＋１），Ｔ２・（ｍ＋１），…，Ｔｎ・（ｍ＋１），Ｔ（ｎ＋１）・（ｍ＋１），…），…を設けて、信号線と走査線の駆動が一致したとき、その信号線と走査線の交点に接続されたＴＦＴがアクティブになって、信号線の電圧を対応する画素容量（Ｃ１・１，Ｃ２・１，…，Ｃｎ・１，Ｃ（ｎ＋１）・１，…），（Ｃ１・２，Ｃ２・２，…，Ｃｎ・２，Ｃ（ｎ＋１）・２，…），（Ｃ１・ｍ，Ｃ２・ｍ，…，Ｃｎ・ｍ，Ｃ（ｎ＋１）・ｍ，…），（Ｃ１・（ｍ＋１），Ｃ２・（ｍ＋１），…，Ｃｎ・（ｍ＋１），Ｃ（ｎ＋１）・（ｍ＋１），…），…にスイッチングするように構成されている。

ここで、各画素容量は、図１９において上部に図示された対応するＴＦＴに接続される画素電極と、下部に図示された丸印で接続状態を示す対向電極との間に形成される容量を表している。

図２０は、通常の液晶表示装置と双安定性表示装置との駆動方法の違いを説明するものである。
通常の液晶表示装置における各画素は、図２０（ａ）に示すように、走査線に走査信号を与えるとともに信号線に画像信号を入力することによって、走査信号がオン電圧のとき対応するＴＦＴがオンして信号線の画像信号が画素容量に書き込まれ、走査信号がオフになったのち、１フレーム期間、画素容量に保持されることによって、映像の表示が行われる。そして、画像表示動作が終了したのち、信号線の電圧を低下させることによって、表示されていた画像が消去される。

一方、双安定性表示装置の場合は、一般に応答速度が１００〜１０００ｍｓ程度であって遅く、メモリ性（保持性）を有しているため、例えば１フレームを１／６０ｓとした場合は、図２０（ｂ）に示すように、画像信号書き込み期間において複数フレーム分、同じ電圧を書き込んだのち、画像保持期間においては、電圧を書き込まないか又は０Ｖにするのが普通である。そして、画像保持期間の終了時、反対極性の電圧を複数フレーム期間からなる画像消去期間において印加することによって、それまで表示されていた画像が消去される。

双安定性表示装置は、一般に通常の液晶表示装置のように、高精度のギャップ制御を必要としないが、反面、画素電極から対向電極までの距離が大きいので、書き込み駆動時の画像信号電圧を高くすることが必要となる。特にフィルム構造を有するものでは、フィルムの厚さが１００μｍ程度であって液晶表示装置の場合よりもかなり厚いので、画素電極から対向電極までの距離が大きく、従って書き込み駆動時の画像信号電圧をより高くすることが必要となる。
そのため、信号線を駆動する信号線ドライバ（Ｈドライバ）には高耐圧プロセスが要求されるととにも、信号線ドライバにはデータレジスタ，ラッチ，Ｄ／Ａコンバータ等を内蔵する必要があるため、シフトレジスタのみで構成される走査線ドライバ（Ｖドライバ）と比べてコストが高く、そのため表示装置全体の価格が上昇するという問題がある。

これに対して、特許文献１，特許文献２においては、アクティブマトリクス型液晶表示装置において、Ｈドライバ数を削減するために、走査線数を２倍にするとともに、信号線数を１／２にする方法（倍速駆動方法）が開示されている。この場合は、１本の信号線ごとに２個の画素をそれぞれＴＦＴを介して接続するとともに、２個のＴＦＴのゲートをそれぞれ異なる走査線に接続することによって、２個の画素に書き込む信号を選択することができるようにしている。そのため、例えばＶＧＡ型液晶表示装置の場合、走査線数は４８０×２＝９６０本に増加するが、信号線数は１９２０／２＝９６０本に減少する。
そこで、このような回路構成によれば、従来の表示装置と比較して、Ｖドライバ数は増加するが高価なＨドライバ数が半減するので、アクティブマトリクス型液晶表示装置のコストを低減することが可能になる。
しかしながら、特許文献１，特許文献２に記載された技術は、双安定性を有しない通常の液晶表示装置を対象とするものであって、本発明が対象とする双安定性表示装置には適用することができない。

また、特許文献３には、双安定性表示装置としてコレステリック液晶を使用した表示装置が開示されている。コレステリック液晶表示装置は、電気泳動型表示装置とは特性が異なってはいるが、双安定性を有するものであることが知られている。
しかしながら、特許文献３に記載された技術は、パッシブマトリクス型表示装置を対象とするものであって、本発明が対象とするアクティブマトリクス型表示装置には適用することができない。
ＳＩＤ（Society of Information Display) ０４ Ｄｉｇｅｓｔ ｐ．１３３ 共立出版 次世代液晶ディスプレイ ｐ．５７ 共立出版 次世代液晶ディスプレイ ｐ．１ 特開平０３−０３８６８９号公報 特開平０４−３６０１２７号公報 特開２００２−０４０３９１号公報

このように、従来、アクティブマトリクス型双安定性表示装置においては、高価なＨドライバの数を削減することが可能な構成については知られていなかった。
この発明は上述の事情に鑑みてなされたものであって、アクティブマトリクス型双安定性表示装置において、Ｈドライバ数を削減することが可能な構成、並びにその場合における、アクティブマトリクス型双安定性表示装置の駆動方法を提供することを目的としている。

上記課題を解決するため、請求項１記載の発明は、アクティブマトリクス型双安定性表示装置に係り、行方向に延設された複数（ｎ）本の走査線と、行方向に上記複数（ｎ）本の走査線のそれぞれごとに延設された（Ｘ）本のパリティ線と、列方向に延設された複数（Ｍ）本の信号線とに対し、該複数（Ｍ）本の信号線のいずれかと上記複数（ｎ）本の走査線との交点ごとに画素電極を配置し、対向電極に対する上記画素電極の電圧に応じて画素電極ごとに異なる表示状態を形成する双安定性の表示パネルにおいて、上記複数（Ｍ）本の信号線を複数（Ｘ）本ごとに順次分割して複数（Ｍ／Ｘ）個の端子に接続するとともに、上記複数（Ｍ）本の信号線に対応する画像入力を順次複数（Ｘ）本ずつに区分して、それぞれの群を構成する複数（Ｘ）本の画像信号を上記複数（Ｍ／Ｘ）個の端子にそれぞれ順次時分割的に供給する信号線駆動手段と、上記複数（ｎ）本の走査線を順次駆動する走査線駆動手段と、上記複数（Ｘ）本のパリティ線を順次駆動するパリティ線駆動手段とを備え、各走査線と該走査線に属する群のいずれかのパリティ線との駆動に応じて、上記信号線と対応する画素電極間に接続されたスイッチング素子をアクティブにして上記信号線からの画像電圧を画素電極に供給して、該画像電圧の極性に応じて上記表示パネルにおける画素ごとの双安定性表示を行うように構成されていることを特徴としている。

また、請求項２記載の発明は、請求項１記載のアクティブマトリクス型双安定性表示装置に係り、上記走査線駆動手段が、上記複数（ｎ）本の走査線に対応して設けられた複数（ｎ）段のシフトレジスタからなり、各段のシフトレジスタが上記複数（ｎ）本の走査線を順次駆動することを特徴としている。

また、請求項３記載の発明は、請求項１又は２記載のアクティブマトリクス型双安定性表示装置に係り、上記パリティ線駆動手段が、上記複数（Ｘ）本のパリティ線に対応して設けられたリングカウンタを形成する複数（Ｘ）段のシフトレジスタからなり、各段のシフトレジスタが上記複数（Ｘ）本のパリティ線を順次駆動することを特徴としている。

また、請求項４記載の発明は、請求項１、２又は３記載のアクティブマトリクス型双安定性表示装置に係り、上記信号線、走査線、パリティ線及びスイッチング素子が、上記対向電極に対して上記画素電極の下部に配置されていることを特徴としている。

また、請求項５記載の発明は、請求項１乃至４のいずれか一記載のアクティブマトリクス型双安定性表示装置に係り、画像書き込み期間において上記画素電極に対する信号線からの画像電圧の書き込みを複数フレーム期間繰り返して行ったのち、画像保持期間において各信号線及び走査線の電圧を０又は開放とすることを特徴としている。

また、請求項６記載の発明は、請求項２又は３記載のアクティブマトリクス型双安定性表示装置に係り、上記シフトレジスタが、入力端子にスタート信号又は前段のシフトレジスタの出力を供給され、リセット端子に次段のシフトレジスタの出力信号を供給されたブートストラップ型シフトレジスタであることを特徴としている。

また、請求項７記載の発明は、請求項１又は４記載のアクティブマトリクス型双安定性表示装置に係り、上記スイッチング素子が、アモルファスシリコンからなる薄膜トランジスタであることを特徴としている。
また、請求項８記載の発明は、請求項２、３又は６記載のアクティブマトリクス型双安定性表示装置に係り、上記スイッチング素子が、アモルファスシリコンからなる薄膜トランジスタであることを特徴としている。

また、請求項９記載の発明は、請求項１乃至８のいずれか一記載のアクティブマトリクス型双安定性表示装置に係り、当該表示装置が、電気泳動型の双安定性表示装置からなることを特徴としている。

本発明のアクティブマトリクス型双安定性表示装置によれば、信号線ドライバの数を削減することができるので、アクティブマトリクス型双安定性表示装置のコストを低減することが可能になる。

行方向に延設された複数（Ｎ）本の走査線と、列方向に延設された複数（Ｍ）本の信号線との交点ごとに画素電極を配置し、対向電極に対する画素電極の電圧に応じて画素電極ごとに異なる表示状態を形成する双安定性の表示パネルにおいて、複数（Ｍ）本の信号線を複数（Ｘ）本ごとに順次分割して複数（Ｍ／Ｘ）個の端子に接続するとともに、複数（Ｍ）本の信号線に対応する画像入力を順次複数（Ｘ）本ずつに区分して、それぞれの群を構成する複数（Ｘ）本の画像信号を複数（Ｍ／Ｘ）個の端子にそれぞれ順次時分割的に供給する信号線駆動手段と、複数（Ｎ）本の走査線を複数（Ｘ）本ずつ順次分割した複数（Ｎ／Ｘ）群からなる走査線に対し、それぞれの群ごとに該群を構成する各走査線を順次駆動する走査線駆動手段とを備え、各走査線の駆動に応じて、対応する信号線と画素電極間に接続されたスイッチング素子をアクティブにして信号線からの画像電圧を画素電極に供給して、該画像電圧の極性に応じて表示パネルにおける画素ごとの双安定性表示を行うようにアクティブマトリクス型双安定性表示装置を構成する。

図１は、本発明の第１実施例であるアクティブマトリクス型双安定性表示装置の全体構成を示すブロック図、図２は、信号線駆動回路の構成例を示す図、図３は、走査線駆動回路の構成例を示す図、図４は、走査線駆動回路の動作タイムチャートを示す図、図５は、本実施例のアクティブマトリクス型双安定性表示装置における表示パネルの構成を示す図、図６は、画素電極を含むＴＦＴ基板の詳細構成を示す図、図７は、本実施例のアクティブマトリクス型双安定性表示装置におけるＴＦＴ基板と画素電極とを含む表示パネルの構造を示す図、図８は、本実施例のアクティブマトリクス型双安定性表示装置の断面構成を示す図、図９は、本実施例のアクティブマトリクス型双安定性表示装置の駆動タイムチャートを示す図、図１０は、本実施例のアクティブマトリクス型双安定性表示装置における画素電極電圧と黒の表示濃度とを示す図である。

この例のアクティブマトリクス型双安定性表示装置は図１に示すように、信号線駆動回路１と、走査線駆動回路２と、制御回路３と、表示パネル４とから概略構成されている。
信号線駆動回路１は、画像入力に応じて、表示パネル４において列方向に延設されている複数の画像信号線を駆動する。走査線駆動回路２は、表示パネル４において行方向に延設されている複数の走査線を駆動する。制御回路３は、信号線駆動回路１と走査線駆動回路２の動作を制御するとともに、これらの動作に必要なクロック信号や電源を供給する。表示パネル４は、行方向と列方向とに配設された複数の画素に対応して、列方向に延設された複数の信号線と、行方向に延設された複数の走査線とを配置されているとともに、信号線と走査線の交点ごとに画素を駆動するためのＴＦＴからなる駆動トランジスタを有している。

図２は、この例のアクティブマトリクス型双安定性表示装置における信号線駆動回路１の構成を示したものであって、３２０行×２４０列の画素を備えたＱＶＧＡ型電気泳動型表示装置の場合を例示し、配分回路６と、８０個の信号線ドライバ（Ｈドライバ）Ｈ１〜Ｈ８０とから概略構成されている。
配分回路６は、表示パネル４における２４０列の画素に対応して入力される画像信号を、３列分ずつ順次分割して、それぞれＨドライバＨ１〜Ｈ８０に対して、並列または直列に入力する。各ＨドライバＨ１〜Ｈ８０は、入力された３列分の画像信号を、走査線の切り替えに応じて順次、時分割的に信号線の配列順に切り替えながら、対応するＤ端子Ｄ１〜Ｄ８０に出力する。

図３は、この例のアクティブマトリクス型双安定性表示装置における走査線駆動回路２の構成を示したものであって、３２０行分の画素に対応する走査信号を、順次３本の走査線に配分して出力する機能を有し、１ビットのシフトレジスタＳＲ１・１，ＳＲ２・１，…，ＳＲ３２０・１からなる第１列のシフトレジスタと、１ビットのシフトレジスタＳＲ１・２，ＳＲ２・２，…，ＳＲ３２０・２からなる第２列のシフトレジスタと、１ビットのシフトレジスタＳＲ１・３，ＳＲ２・３…，ＳＲ３２０・３からなる第３列のシフトレジスタとから構成されている。
各シフトレジスタはいずれも周知の構成を有するものであって、すべて同一のクロックＣＬＫを与えられて動作するとともに、最初の段のシフトレジスタＳＲ１・１，ＳＲ１・２，ＳＲ１・３に、それぞれスタート信号ＳＴ１，ＳＴ２，ＳＴ３を、１／２クロックごとに順次、与えられるようになっている。

走査線駆動回路２は、１行目，２行目，…，３２０行目のそれぞれの画素に対応して、１行目の画素に対してシフトレジスタＳＲ１・１，ＳＲ１・２，ＳＲ１・３を備えて、走査線ｇ１，ｇ２，ｇ３を１／２クロックごとに順次駆動し、２行目の画素に対してシフトレジスタＳＲ２・１，ＳＲ２・２，ＳＲ２・３を備えて、走査線ｇ４，ｇ５，ｇ６を１／２クロックごとに順次駆動し、以下同様にして、３２０行目の画素に対してシフトレジスタＳＲ３２０・１，ＳＲ３２０・２，ＳＲ３２０・３を備えて、走査線ｇ９５８，ｇ９５９，ｇ９６０を１／２クロックごとに順次駆動する。

図４は、この例のアクティブマトリクス型双安定性表示装置における走査線駆動回路の動作タイムチャートを示したものであって、各シフトレジスタを同一のクロックによって駆動するとともに、図３に示す各列のシフトレジスタ列の、それぞれの１番目のシフトレジスタに、順次１／２クロックずつ遅れて、スタート信号ＳＴ１，ＳＴ２，ＳＴ３を印加することが示されている。

この例のアクティブマトリクス型表示装置の表示パネルは、図５に示す構成を有している。
図５は、ＱＶＧＡ型電気泳動型表示装置の場合を例示し、表示パネルのＴＦＴ基板上に２４０列の画素に対応して、信号線駆動回路１のＤ端子Ｄ１，Ｄ２，…，Ｄ８０にそれぞれ接続された信号線（ｄ１，ｄ２，ｄ３）、（ｄ４，ｄ５，ｄ６）、…、（ｄ２３８，ｄ２３９，ｄ２４０）を配列し、３２０行の画素に対応して、走査線駆動回路２からの走査線（ｇ１，ｇ２，ｇ３）、（ｇ４，ｇ５，ｇ６）、…、（ｇ９５８，ｇ９５９，ｇ９６０）を配列するとともに、信号線ｄ１に対して、走査線ｇ１，ｇ４，…，ｇ９５８との交点にＴＦＴ（Ｔ１・１，Ｔ１・２，…，Ｔ１・３２０）を設け、信号線ｄ２に対して、走査線ｇ２，ｇ５，…，ｇ９５９との交点にＴＦＴ（Ｔ２・１，Ｔ２・２，…，Ｔ２・３２０）を設け、信号線ｄ３に対して、走査線ｇ３，ｇ６，…，ｇ９６０との交点にＴＦＴ（Ｔ３・１，Ｔ３・２，…，Ｔ３・３２０）を設け、以下同様にして、信号線ｄ２３８に対して、走査線ｇ１，ｇ４，…，ｇ９５８との交点にＴＦＴ（Ｔ２３８・１，Ｔ２３８・２，…，Ｔ２３８・３２０）を設け、信号線ｄ２３９に対して、走査線ｇ２，ｇ５，…，ｇ９５９との交点にＴＦＴ（Ｔ２３９・１，Ｔ２３９・２，…，Ｔ２３９・３２０）を設け、信号線ｄ２４０に対して、走査線ｇ３，ｇ６，…，ｇ９６０との交点にＴＦＴ（Ｔ２４０・１，Ｔ２４０・２，…，Ｔ２４０・３２０）を設けて、信号線と走査線の駆動が一致したとき、その信号線と走査線の交点に接続されたＴＦＴがアクティブになって、信号線の電圧を対応する画素容量（Ｃ１・１，Ｃ１・２，…，Ｃ１・３２０），（Ｃ２・１，Ｃ２・２，…，Ｃ２・３２０），（Ｃ３・１，Ｃ３・２，…，Ｃ３・３２０），…，（Ｃ２３８・１，Ｃ２３８・２，…，Ｃ２３８・３２０），（Ｃ２３９・１，Ｃ２３９・２，…，Ｃ２３９・３２０），（Ｃ２４０・１，Ｃ２４０・２，…，Ｃ２４０・３２０）にスイッチングするように構成されている。

ここで、各画素容量は、図５において上部に図示された対応するＴＦＴに接続された画素電極と、下部に図示された丸印で接続状態を示す対向電極との間に形成される容量を表している。

図６は、画素電極を含むＴＦＴ基板の詳細構成を示したものであって、第１行目の第１列〜第３列の画素に関係する部分のみを例示している。
図６に示すように、第１行目の第１列〜第３列の画素に対応するＴＦＴ（Ｔ１・１，Ｔ２・１，Ｔ３・１）は、画素容量（Ｃ１・１，Ｃ２・１，Ｃ３・１）を構成する画素電極（Ｐ１・１，Ｐ２・１，Ｐ３・１）に接続され、各画素容量は各画素電極と図示されない対向電極との間に形成されている。

図７は、この例のアクティブマトリクス型双安定性表示装置におけるＴＦＴ基板と画素電極とを含む表示パネルの構造を示したものであって、図５に示された表示パネルの一部を例示している。
ＴＦＴ基板には、図７に示すように、信号線ｄ１，ｄ２，ｄ３と走査線ｇ１，ｇ２，ｇ３が配置されているとともに、各信号線と走査線の交点ごとにＴＦＴ（Ｔ１・１，Ｔ２・１，Ｔ３・１）が配置されている。各ＴＦＴ（Ｔ１・１，Ｔ２・１，Ｔ３・１）のソースＳはそれぞれ信号線ｄ１，ｄ２，ｄ３に接続され、ドレインＤは、ＴＦＴ基板上の絶縁膜（不図示）に設けられた穴Ｈを経て、ＴＦＴ基板上に配置された画素電極Ｐ１・１，Ｐ２・１，Ｐ３・１に接続されている。さらに各ＴＦＴのソースＳとドレインＤとの間には、交差する走査線に接続された、ａ−Ｓｉで形成されたゲートＧが配置されている。

図８は、この例のアクティブマトリクス型双安定性表示装置における、表示パネルの断面構造を示すものであって、図７に示されたＴＦＴ基板に対応しており、対向基板１１，電気泳動層１２，ＴＦＴ基板１３を積層してなる概略構成が示されている。

対向基板１１は、ガラス等の透明板からなっている。対向基板１１の内面側には、透明導電膜からなる対向電極１４が形成されている。
電気泳動層１２はフィルム状に形成されており、マイクロカプセル１５と、マイクロカプセル間に充填された結合のためのバインダー１６とからなっている。
マイクロカプセル１５の中には、イソプロピルアルコール（ＩＰＡ）等からなる溶媒１７が封入されているとともに、溶媒１７中には、酸化チタンからなる白粒子１８と、カーボンからなる黒粒子１９とが分散されている。白粒子１８はマイナス（−）の帯電極性を有し、黒粒子１９はプラス（＋）の帯電極性を有している。
ＴＦＴ基板１３は、４層からなる構造を有している。電気泳動層１２に最も近い第１層には、複数の画素電極２０が形成されている。次の第２層，第３層は、それぞれ対応する画素電極２０に接続された複数の薄膜トランジスタ（ＴＦＴ）２１を含む絶縁膜からなっている。第３層に設けられたＧは、ゲート電極を示している。最下層の第４層は基体層をなし、第１層から第３層までを含めて一体に保持するために設けられている。

図８においては、図示されない信号線からそれぞれ対応するＴＦＴＴ１．１，Ｔ２．１，Ｔ３．１を介して、画素電極Ｐ１・１に−電圧が与えられ、画素電極Ｐ２・１，Ｐ３・１に＋電圧が与えられていて、これによって、画素電極Ｐ１・１にマイクロカプセル中の黒粒子が吸着されるとともに、対向電極１４に相対的にマイクロカプセル中の白粒子が吸着され、画素電極Ｐ２・１，Ｐ３・１に白粒子が吸着されるとともに対向電極に相対的に黒粒子が吸着されることによって、対向基板側に白黒からなる画像表示が行われたことが示されている。

図９は、この例のアクティブマトリクス型双安定性表示装置の駆動タイムチャートを示したものである。
画像書き込み期間において、走査線ｇ１，ｇ４，…，ｇ９５８は第１フレームで順次オンとなることによって、画素容量Ｃ１・１，Ｃ１・２，…，Ｃ１・３２０に順次、信号線ｄ１の画像電圧が書き込まれる。走査線ｇ２，ｇ５，…，ｇ９５９は１／２クロック遅れて第２フレームで順次オンとなることによって、画素容量Ｃ２・１，Ｃ２・２，…，Ｃ２・３２０に順次、信号線ｄ２の画像電圧が書き込まれる。走査線ｇ３，ｇ６，…，ｇ９６０はさらに１／２クロック遅れて第３フレームで順次オンとなることによって、画素容量Ｃ３・１，Ｃ３・２，…，Ｃ３・３２０に順次、信号線ｄ３の画像電圧が書き込まれる。
図９においては、５セット繰り返される各セットの最初の走査線信号のみをＡで示し、Ｂで示す１フレームの書き込み期間には、３２０行の画素に対応して、各信号線ごとに３２０回の書き込みが行われるので、信号線駆動回路１のＨドライバは、これに対応して画像信号の切り替えを行っている。

第１フレーム〜第３フレームを１セットとして、同じ動作を５セット繰り返して、各画素に対する書き込みを行う。いま、このような動作を６０Ｈｚで繰り返すものとし、1 フレームの期間を１／６０ｓとすると、５セットの書き込み動作は、（１／６０）×３×５＝２５０（ｍｓ）で終了する。
この時間は、電気泳動型表示装置の応答速度に対応し、これによって、各画素には十分な時間の書き込みが行われる。
各画素に対する書き込みは、１セットごとなので、画素容量は３フレーム分の時間（５０ｍｓ）、画素電圧を保持している必要があるが、電気泳動型表示装置はバックライトを有しない反射型の表示装置であるためＴＦＴのリーク電流が少なく、従って十分な保持特性を有している。

図１０は、この例のアクティブマトリクス型双安定性表示装置における画素電極電圧と黒の表示濃度とを示したものである。
いま、各画素に対する１回の黒表示の書き込みごとに、画素電極に１５Ｖの電圧が与えられるものとすると、画素電極電圧は３フレームの保持期間内に多少低下するが、書き込みごとに補填されて画像書き込み期間はほぼ同一電圧に保たれている。
これによって、電気泳動型表示装置では、＋の帯電傾向を持つ黒粒子が０電位に保たれている対向電極側に吸着されて黒の表示濃度が次第に上昇し、書き込み期間終了時には、図示のように１００％の濃度となる。

このように、この例のアクティブマトリクス型電気泳動表示装置では、価格の低い走査線駆動回路の部分の規模は大きくなるが、価格の高い信号線駆動回路の部分の規模が小さくなるので、アクティブマトリクス型電気泳動表示装置のコストを低減することが可能となる。
この例のアクティブマトリクス型電気泳動表示装置において、上記のような駆動を行うことが可能になるのは、電気泳動表示素子等のメモリ性表示装置を使用しているためである。
従来の非メモリ性液晶では、上記のような駆動を行うためには、第１フレームでｇ１，ｇ４，・・・を駆動し、第２フレームでｇ２，ｇ５，・・・を駆動し、第３フレームでｇ３，ｇ６，・・・を駆動した場合、第１フレームで書き込まれた画素上の液晶は、第２，第３フレーム時には、（画素上の電圧が徐々に低下するため）、輝度低下をひき起こす。そのため、第１〜第３の各フレームで書き込まれたそれぞれの画素群ごとに、フレームごとに輝度低下が発生して、フリッカが認識されるようになる。
これに対して、メモリ性デバイスを使用した場合には、一旦書き込まれれば輝度低下を生じないので、フレームごとに輝度が変化して、フリッカが認識されることはない。
この例のアクティブマトリクス型電気泳動表示装置は、表示素子がメモリ性を有しているので、画素をインタレース駆動することによって、画像書き込み期間を十分長くして、フリッカを防止しながら低消費電力化することが可能となる。

図１１は、本発明の第２実施例であるアクティブマトリクス型双安定性表示装置における走査線駆動回路の構成を示す図、図１２は、本実施例の走査線駆動回路の動作タイミングを示す図である。
この例の走査線駆動回路は、回路構成は図３に示された第１実施例の場合と同様であるが、シフトレジスタの構成が第１実施例の場合と異なっている。以下においては、１列分の画素に対応するシフトレジスタの構成として、図３に示されたシフトレジスタＳＲ１・１，ＳＲ２・１，ＳＲ３・１，…の部分の構成を図１１に例示する。

図１１において、各シフトレジスタＳＲ１・１，ＳＲ２・１，ＳＲ３・１，…は、すべて同一のブートストラップ型シフトレジスタの構成を有している。各シフトレジスタにおいて、ＴＦＴ１，ＴＦＴ２，ＴＦＴ３，ＴＦＴ４はそれぞれａ−ＳｉＴＦＴ、Ｃ１，Ｃ２，Ｃ３，Ｃ４は容量、Ｒ１は抵抗である。ＴＦＴ１，ＴＦＴ２は、入力ＶＩＮ１と電源Ｖ１間に直列に接続され、ＴＦＴ３，ＴＦＴ４は、クロックＣＬＯＣＫ２と電源Ｖ２間に直列に接続されている。ＴＦＴ１のゲートはソースに接続されている。ＴＦＴ２，ＴＦＴ４のゲートはともにリセット入力ＶＩＮ２に接続されている。ＴＦＴ３のゲートはＴＦＴ１のドレインに接続されるとともに、容量Ｃ１を経てクロックＣＬＯＣＫ１に接続され、容量Ｃ２を経てドレインに接続されている。Ｒ１，Ｃ３，Ｃ４はローパスフィルタを形成し、ＴＦＴ３のドレインのＶＯＵＴ出力と走査線（ｇ１，ｇ４，ｇ７，…）間に接続されている。Ｃ３，Ｃ４の他端は接地電位Ｖ３に接続されている。

図１２は、この例の走査線駆動回路を構成する各シフトレジスタの動作を示すタイムチャートであって、図中、ＣＬＯＣＫ１，ＣＬＯＣＫ２は、互いに逆相のクロックを示している。
入力ＶＩＮ１にスタート信号ＳＴ１又は前段の出力ＶＯＵＴが入力されると、ＴＦＴ１のドレイン側のＰ１点の電位がＶｈ−Ｖｔに上昇し、このタイミングでＴＦＴ３がオンになる。ここでＶｈはクロックＣＬＯＣＫ１のハイ（Ｈ）レベルの電圧、ＶｔはＴＦＴの閾値電圧である。次にクロックＣＬＯＣＫ２がＨレベルになると、出力ＶＯＵＴもＨレベルになる。このとき、Ｐ１点は容量Ｃ２を経て出力ＶＯＵＴに接続されているため、Ｐ１点もクロック電位Ｖｈより高いレベルになる。

このような動作を行うことによって、出力ＶＯＵＴはクロック電位Ｖｈと同等のレベルに達する。次段のシフトレジスタも、前段の出力ＶＯＵＴを入力ＶＩＮ１に接続されることによって同様の動作を行い、次段の出力ＶＯＵＴが図示のタイミングでリセット入力ＶＩＮ２に与えられると、ＴＦＴ２，ＴＦＴ４がオンになるため、出力ＶＯＵＴとＰ１点の電位は、電源Ｖ１，Ｖ２に応じて立ち下がる。ここで、Ｖ１，Ｖ２は、ゲートの負電圧Ｖssである。

図１１に示されたようなシフトレジスタ列を、図３の（ＳＲ１・１，ＳＲ 2・１，ＳＲ３・１，…），（ＳＲ１・２，ＳＲ 2・２，ＳＲ３・２，…），（ＳＲ１・３，ＳＲ 2・３，ＳＲ３・３，…）に対応して３列設け、各シフトレジスタ列に同一のクロックを与え、各シフトレジスタ列の第１段の入力ＶＩＮ１に、図４に示されたようにスタート信号ＳＴ１，ＳＴ２，ＳＴ３を１／２クロックずつずらして与えるように構成することによって図３に示された第１実施例の場合の走査線駆動回路１と全く同じ動作を行う走査線駆動回路を実現することができる。

この例の走査線駆動回路を、ＴＦＴ基板と同一プロセスで製作するために、ａ−ＳｉＴＦＴで形成した場合は、ａ−ＳｉＴＦＴはモビリティがμ＝０．３ｃｍ² ／Ｖｓ程度であって低く、ａ−ＳｉＴＦＴ回路のサイズが大きいため、消費電力が増大する恐れがある。
しかしながら、この例のアクティブマトリクス型双安定性表示装置では、画像書き込みをインタレース動作によって行うとともに、画像保持期間には走査線駆動回路を動作させないので、消費電力が大きくなることはなく、ａ−ＳｉＴＦＴによって走査線駆動回路を形成することが可能である。

また、ａ−ＳｉＴＦＴはモビリティが低いため、ａ−ＳｉＴＦＴを用いた走査線駆動回路は通常の液晶表示装置の場合は、例えばＱＣＩＦ（１６０×１２０）〜ＱＶＧＡ（３２０×２４０）のような精細度の低い表示装置の場合しか使用することができない。
しかしながら、この例のアクティブマトリクス型双安定性表示装置では、前述のように画像書き込みをインタレース駆動によって行うため、走査線駆動回路を構成するトランジスタのゲートオン時間を長くすることが可能であって、そのためＶＧＡ（６４０×４８０）〜ＳＶＧＡ（８００×６００）のような精細度の高い表示装置の駆動に用いることも可能である。さらに、インタレース期間（分割期間）をより延長すれば、これ以上の高精細表示装置に適用することも可能となる。

図１３は、本発明の第３実施例であるアクティブマトリクス型双安定性表示装置の全体構成を示すブロック図、図１４は、本実施例の走査線駆動回路の構成を示す図、図１５は、パリティ線駆動回路の構成例を示す図、図１６は、パリティ線駆動回路の動作タイムチャートを示す図、図１７は、本実施例のアクティブマトリクス型双安定性表示装置における表示パネルの構成を示す図である。

この例のアクティブマトリクス型双安定性表示装置は、図１３に示すように、信号線駆動回路１と、走査線駆動回路２Ａと、制御回路３と、表示パネル４Ａと、パリティ線駆動回路５とから概略構成されている。
これらのうち、信号線駆動回路１は、図２に示された第１実施例の場合と同様である。また、制御回路３は、発生するスタート信号の数が異なっているが、その構成は第１実施例の場合とほぼ同様である。

図１４は、この例のアクティブマトリクス型双安定性表示装置における走査線駆動回路２Ａの構成を示したものであって、３２０行分の画素に対応して３２０本の走査信号を順次出力する機能を有し、１ビットのシフトレジスタＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４，…，ＳＲ３２０を順次従属に接続した構成を有している。
これら各シフトレジスタは周知の構成を有するものでもよいし、又は図１１において説明したブートストラップ型シフトレジスタからなるものであってもよく、すべて同一のクロックＣＬＫ３を与えられて動作するとともに、最初の段のシフトレジスタＳＲ１にスタート信号ＳＴを与えることによって、クロックＣＬＫ３の１サイクルごとに順次、走査線Ｇ１，Ｇ２，Ｇ３，…，Ｇ３２０に走査信号を出力する。ここでクロックＣＬＫ３は、第１実施例の場合のクロックＣＬＫの３倍の周期を有している。

図１５は、この例のアクティブマトリクス型双安定性表示装置におけるパリティ線駆動回路５の構成を示したものであって、３２０行分の画素ごとに備えられた３本のパリティ線を順次駆動する機能を有している。
図１５に示すように、パリティ線駆動回路５は、１ビットのシフトレジスタＳＲａ，ＳＲｂ，ＳＲｃを順次環状に接続して、リングカウンタを形成した構成を有し、スタート信号ＳＴによって動作を開始して、クロックＣＬＫの１サイクルごとに、パリティ線Ｐ１，Ｐ２，Ｐ３に順次パリティ信号を出力する。
この場合も、シフトレジスタＳＲａ，ＳＲｂ，ＳＲｃは、周知の構成を有するものでもよいし、又は図１１において説明したブートストラップ型シフトレジスタからなるものであってもよい。

図１６は、この例のアクティブマトリクス型双安定性表示装置におけるパリティ線駆動回路の動作タイムチャートを示したものである。
図示のように、走査線Ｇに第１フレーム〜第３フレームの走査信号が与えられたとき、これに対応してパリティ線Ｐ１，Ｐ２，Ｐ３に順次パリティ信号が出力されることが示されている。

図１７は、この例のアクティブマトリクス型双安定性表示装置における表示パネルの構成を示したものであって、第１実施例の場合と同様のＱＶＧＡ型電気泳動型表示装置の場合を例示し、表示パネル４ＡのＴＦＴ基板上に２４０列の画素に対応して、信号線駆動回路１のＤ端子Ｄ１．Ｄ２．…，Ｄ８０にそれぞれ接続された信号線（ｄ１，ｄ２，ｄ３），（ｄ４，ｄ５，ｄ６），…，（ｄ２３８，ｄ２３９，ｄ２４０）を配置し、３２０行の画素に対応して、走査線駆動回路２からの走査線Ｇ１，Ｇ２，…，Ｇ３２０を配置するとともに、各走査線ごとにパリティ線Ｐ１，Ｐ２，Ｐ３を配置したことが示されている。
そして、例えば信号線ｄ１に対して、走査線Ｇ１とパリティ線Ｐ１との交点にそれぞれＴＦＴ（Ｔ１・１ａ，Ｔ１・１ｂ）を設けて直列に画素容量Ｃ１・１に接続し、信号線ｄ１の駆動と走査線Ｇ１の駆動とパリティ線Ｐ１の駆動とが一致したとき、ＴＦＴ（Ｔ１・１ａ，Ｔ１・１ｂ）がアクティブになって、信号線電圧を対応する画素容量Ｃ１・１にスイッチングするというように、各信号線ごとに、走査線とパリティ線との駆動が一致した画素容量を選択して、信号線の電圧を画素容量に書き込むように制御が行われる。

図１７に示されたＴＦＴ基板では、１行分の画素に対応して１本の走査線だけを設け、３本のパリティ線を順次切り替えて駆動して、第１フレームでパリティ線Ｐ１をオンにし、第２フレームでパリティ線Ｐ２をオンにし、第３フレームでパリティ線Ｐ３をオンにすることによって、３本の信号線ｄ１，ｄ２，ｄ３の画像電圧をそれぞれ画素容量に書き込むようにしたので、第１実施例の場合のように、１行分の画素に対応して３本の走査線を設けたのと同等の動作を行わせることができる。

このように、この例のアクティブマトリクス型双安定性表示装置では、パリティ線駆動回路を設けたことによって、走査線駆動回路の規模を小さくしても、前述の各実施例と同等の動作を行うことができるので、アクティブマトリクス型双安定性表示装置のコストをより削減することが可能になる。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、各実施例においては表示装置として、３２０×２４０ドットの画素を備えたＱＶＧＡ型電気泳動型表示装置の場合について説明したが、この場合に限るものでなく、表示装置の画素構成の選択は任意である。

本発明のアクティブマトリクス型双安定性表示装置は、電子ペーパーやパブリックディスプレイ及びＩＣカードの表示部等に使用して好適なものであるが、これ以外にも、画面上に文字や画像の表示を行うことが必要な、各種の装置において利用することが可能である。

本発明の第１実施例であるアクティブマトリクス型双安定性表示装置の全体構成を示すブロック図である。 同実施例における信号線駆動回路の構成例を示す図である。 同実施例における走査線駆動回路の構成例を示す図である。 走査線駆動回路の動作タイムチャートを示す図である。 同実施例における表示パネルの構成を示す図である。 同実施例における画素電極を含むＴＦＴ基板の詳細構成を示す図である。 同実施例におけるＴＦＴ基板と画素電極とを含む表示パネルの構造を示す図である。 同実施例のアクティブマトリクス型双安定性表示装置の断面構成を示す図である。 同実施例のアクティブマトリクス型双安定性表示装置の駆動タイムチャートを示す図である。 同実施例のアクティブマトリクス型双安定性表示装置における画素電極電圧と黒の表示濃度とを示す図である。 本発明の第２実施例であるアクティブマトリクス型双安定性表示装置における走査線駆動回路の構成を示す図である。 同実施例の走査線駆動回路の動作タイミングを示す図である。 本発明の第３実施例であるアクティブマトリクス型双安定性表示装置の全体構成を示すブロック図である。 同実施例における走査線駆動回路の構成を示す図である。 同実施例におけるパリティ線駆動回路の構成例を示す図である。 パリティ線駆動回路の動作タイムチャートを示す図である。 同実施例における表示パネルの構成を示す図である。 電気泳動型表示装置の表示特性を例示する図である。 従来の電気泳動型表示装置において表示部をアクティブで駆動する場合の表示パネルの構成例を示す図である。 通常の液晶表示装置と双安定性表示装置との駆動方法の違いを説明するための図である。

符号の説明

１ 信号線駆動回路（信号線駆動手段）
２，２Ａ 走査線駆動回路（走査線駆動手段）
３ 制御回路
４，４Ａ 表示パネル
５ パリティ線駆動回路（パリティ線駆動手段）
６ 配分回路（配分手段）
１１ 対向基板
１２ 電気泳動層
１３ ＴＦＴ基板
１４ 対向電極
１５ マイクロカプセル
１６ バインダー
１７ 溶媒
１８ 白色粒子
１９ 黒色粒子
２０ 画素電極
２１ 薄膜トランジスタ（ＴＦＴ）
Ｈ１，Ｈ１，…，Ｈ８０ 信号線ドライバ
ＳＲ１・１，ＳＲ１・２，ＳＲ１・３，ＳＲ２・１，ＳＲ２・２，…，ＳＲ３２０・３，ＳＲ１，ＳＲ２，…，ＳＲ３２０，ＳＲａ，ＳＲｂ，ＳＲｃ シフトレジスタ
Ｔ 1・１，Ｔ 1・２，Ｔ 1・３，…，Ｔ２４０・１，Ｔ１・１ａ，Ｔ１・１ｂ，Ｔ１・２ａ，Ｔ１・２ｂ，…，Ｔ２４０・３２０ａ，Ｔ２４０・３２０ｂ ａ−ＳｉＴＦＴ

Claims (9)

1. 行方向に延設された複数（ｎ）本の走査線と、行方向に前記複数（ｎ）本の走査線のそれぞれごとに延設された（Ｘ）本のパリティ線と、列方向に延設された複数（Ｍ）本の信号線とに対し、該複数（Ｍ）本の信号線のいずれかと前記複数（ｎ）本の走査線との交点ごとに画素電極を配置し、対向電極に対する前記画素電極の電圧に応じて画素電極ごとに異なる表示状態を形成する双安定性の表示パネルにおいて、前記複数（Ｍ）本の信号線を複数（Ｘ）本ごとに順次分割して複数（Ｍ／Ｘ）個の端子に接続するとともに、
   前記複数（Ｍ）本の信号線に対応する画像入力を順次複数（Ｘ）本ずつに区分して、それぞれの群を構成する複数（Ｘ）本の画像信号を前記複数（Ｍ／Ｘ）個の端子にそれぞれ順次時分割的に供給する信号線駆動手段と、
   前記複数（ｎ）本の走査線を順次駆動する走査線駆動手段と、
   前記複数（Ｘ）本のパリティ線を順次駆動するパリティ線駆動手段とを備え、
   各走査線と該走査線に属する群のいずれかのパリティ線との駆動に応じて、前記信号線と対応する画素電極間に接続されたスイッチング素子をアクティブにして前記信号線からの画像電圧を画素電極に供給して、該画像電圧の極性に応じて前記表示パネルにおける画素ごとの双安定性表示を行うように構成されていることを特徴とするアクティブマトリクス型双安定性表示装置。
2. 前記走査線駆動手段が、前記複数（ｎ）本の走査線に対応して設けられた複数（ｎ）段のシフトレジスタからなり、各段のシフトレジスタが前記複数（ｎ）本の走査線を順次駆動することを特徴とする請求項１記載のアクティブマトリクス型双安定性表示装置。
3. 前記パリティ線駆動手段が、前記複数（Ｘ）本のパリティ線に対応して設けられたリングカウンタを形成する複数（Ｘ）段のシフトレジスタからなり、各段のシフトレジスタが前記複数（Ｘ）本のパリティ線を順次駆動することを特徴とする請求項１又は２記載のアクティブマトリクス型双安定性表示装置。
4. 前記信号線、走査線、パリティ線及びスイッチング素子が、前記対向電極に対して前記画素電極の下部に配置されていることを特徴とする請求項１、２又は３記載のアクティブマトリクス型双安定性表示装置。
5. 画像書き込み期間において前記画素電極に対する信号線からの画像電圧の書き込みを複数フレーム期間繰り返して行ったのち、画像保持期間において各信号線及び走査線の電圧を０又は開放とすることを特徴とする請求項１乃至４のいずれか一記載のアクティブマトリクス型双安定性表示装置。
6. 前記シフトレジスタが、入力端子にスタート信号又は前段のシフトレジスタの出力を供給され、リセット端子に次段のシフトレジスタの出力信号を供給されたブートストラップ型シフトレジスタであることを特徴とする請求項２又は３記載のアクティブマトリクス型双安定性表示装置。
7. 前記スイッチング素子が、アモルファスシリコンからなる薄膜トランジスタであることを特徴とする請求項１又は４記載のアクティブマトリクス型双安定性表示装置。
8. 前記シフトレジスタが、アモルファスシリコンからなる薄膜トランジスタであることを特徴とする請求項２、３又は６記載のアクティブマトリクス型双安定性表示装置。
9. 当該表示装置が、電気泳動型の双安定性表示装置からなることを特徴とする請求項１乃至８のいずれか一記載のアクティブマトリクス型双安定性表示装置。

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