JP4682300B2 - ディスプレイを駆動する信号駆動回路を含むシステム - Google Patents

Description

本発明は、ディスプレイ装置に関するものである。

高解像度、マルチカラー表示、低消費電力、低電圧の要求と、軽量薄型であることによって、液晶ディスプレイ（ＬＣＤ）が主要のディスプレイ装置技術になっている。ＬＣＤは、ここ数年、例えばＰＤＡ、携帯用コンピュータ、携帯電話など携帯型の情報ディスプレイとして用いられてきた。

近年、相補型金属酸化膜半導体（ＣＭＯＳ）型のシフトレジスタ回路が低温ポリシリコン（ＬＴＰＳ）のＬＣＤに広く用いられている。しかし、製造の時、ＣＭＯＳシフトレジスタ回路を形成するのに、通常、少なくとも８つのマスクが必要とされるため、コストが上がる。コストを削減するため、比較的少ないマスクを必要とするＰ型金属酸化膜半導体（ＰＭＯＳ）型のシフトレジスタがＬＣＤの製造業者にしばしば用いられる。

図１は、ＰＭＯＳシフトレジスタを含む従来の信号駆動回路を表している。図に示すように、パネル１０の信号駆動回路１００は、外部集積回路（ＩＣ）によって提供される４つのクロック信号を必要とし、４つのフレキシブルプリント回路板（ＦＰＣ）のピンを介してＰＭＯＳシフトレジスタを駆動し、４つのサンプリングと保持回路（Ｌ／Ｓ）によって４つのクロック信号をサンプリングし、保持する。サンプリングと保持回路（Ｌ／Ｓ）を増加することから、ＩＣ、またはディスプレイパネルに統合されても、消費電力とチップ（レイアウト）面積が増加されるため、コストが増加する。また、ＦＰＣのピンの増加により、ＩＣとパネル間の接続の信頼度が重要な問題となる。

ディスプレイを駆動するシステムを提供する。

このシステムの実施例は、信号駆動回路を含む。前記信号駆動回路は、直列接続された複数のシフトレジスタを含み、第１制御端子、第２制御端子、入力端子と、出力端子をそれぞれ含み、第１クロック信号と第２クロック信号によってそれぞれ制御され、スタートパルスに基づいて、対応する駆動パルスを順次に出力する。前記シフトレジスタのＮ段目の出力端子は、前記シフトレジスタのＮ＋１段目の入力端子に接続され、前記シフトレジスタのＮ＋１段目の出力端子は、前記シフトレジスタのＮ段目の第２制御端子に接続され、前記シフトレジスタのＮ段目とＮ＋１段目の第１制御端子は、前記第１クロック信号と前記第２クロック信号にそれぞれ制御される。

ディスプレイを駆動するシステムのもう１つの実施例は、信号駆動回路を含む。前記信号駆動回路は、第１クロック信号に接続された第１制御端子、スタートパルスに接続された入力端子、第２制御端子と、出力端子を含む第１シフトレジスタを含み、前記第１クロック信号と前記スタートパルスに基づいて第１駆動パルスを出力する前記第１シフトレジスタと、第２クロック信号に接続された第１制御端子、スタートパルスに接続された入力端子、前記第１シフトレジスタの出力端子に接続された入力端子、前記第１シフトレジスタの前記第２制御端子に接続された出力端子と、第２制御端子を含み、前記第１クロック信号と前記第１駆動パルスに基づいて第２駆動パルスを出力し、前記第１シフトレジスタは、前記第２シフトレジスタからの前記第２駆動パルスによってオフにされる前記第２シフトレジスタを含む。

ディスプレイを駆動するシステムのもう１つの実施例は、第１シフトレジスタと、前記第１シフトレジスタに直列接続された第２シフトレジスタを有する信号駆動回路を含む。前記信号駆動回路は、２つのクロック信号のみによって提供された入力に基づいてディスプレイを駆動する。

本発明の信号駆動回路が２つのクロック信号のみを必要とし、ＰＭＯＳシフトレジスタによって形成されることから、従来のＣＭＯＳ型シフトレジスタ回路または／および４つのクロック信号を必要とする信号駆動回路に比べ、潜在的により低コストの解決を提供することができる。

本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。

本発明は、信号駆動回路を有する駆動システムを提供する。図２は、信号駆動回路の実施例１を表している。図に示すように、信号駆動回路２００Ａは、直列接続された６つのシフトレジスタＳＲ１〜ＳＲ６を含む。この実施例は、６つのシフトレジスタを含むが、その他の実施例では、その他の数のシフトレジスタが用いられることができる。各シフトレジスタＳＲ１〜ＳＲ６は、第１制御端子Ｃ１、第２制御端子Ｃ２、入力端子ＩＮと、出力端子ＯＵＴを含む。シフトレジスタＳＲ１〜ＳＲ６は、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２によって制御され、スタートパルスＳＴＰに基づいて、対応する駆動パルスを順次に出力する。注意するのは、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２は、互いに逆にならないが、その間に位相差を有する。

シフトレジスタＳＲ１は、第１クロック信号ＣＬＫ１に接続された第１制御端子Ｃ１、シフトレジスタＳＲ２の出力端子に接続された第２制御端子Ｃ２、スタートパルスＳＴＰに接続された入力端子と、対応する駆動パルスｏｕｔ１を出力する出力端子を含む。シフトレジスタＳＲ２は、第２クロック信号ＣＬＫ２に接続された第１制御端子Ｃ１、シフトレジスタＳＲ３の出力端子に接続された第２制御端子Ｃ２、シフトレジスタＳＲ１の出力端子に接続された入力端子と、対応する駆動パルスｏｕｔ２を出力する出力端子を含む。シフトレジスタＳＲ３は、第１クロック信号ＣＬＫ１に接続された第１制御端子Ｃ１、シフトレジスタＳＲ４の出力端子に接続された第２制御端子Ｃ２、シフトレジスタＳＲ２の出力端子に接続された入力端子と、対応する駆動パルスｏｕｔ３を出力する出力端子を含む。

シフトレジスタＳＲ４は、第２クロック信号ＣＬＫ２に接続された第１制御端子Ｃ１、シフトレジスタＳＲ５の出力端子に接続された第２制御端子Ｃ２、シフトレジスタＳＲ３の出力端子に接続された入力端子と、対応する駆動パルスｏｕｔ４を出力する出力端子を含む。シフトレジスタＳＲ５は、第１クロック信号ＣＬＫ１に接続された第１制御端子Ｃ１、シフトレジスタＳＲ６の出力端子に接続された第２制御端子Ｃ２、シフトレジスタＳＲ４の出力端子に接続された入力端子と、対応する駆動パルスｏｕｔ５を出力する出力端子を含む。シフトレジスタＳＲ６は、第２クロック信号ＣＬＫ２に接続された第１制御端子Ｃ１、第１クロック信号ＣＬＫ１に接続された第２制御端子Ｃ２、シフトレジスタＳＲ５の出力端子に接続された入力端子と、対応する駆動パルスｏｕｔ６を出力する出力端子を含む。

図３は、図２の信号駆動回路の実施例のタイミング図である。シフトレジスタＳＲ１は、第１クロック信号ＣＬＫ１とスタートパルスＳＴＰに基づいて、対応する駆動パルスｏｕｔ１を発生し、シフトレジスタＳＲ２の入力端子に出力する。例えば、時間ｔ０でスタートパルスＳＴＰを受けた後、時間ｔ１でクロック信号ＣＬＫ１が低電位になった時、シフトレジスタＳＲ１は、対応する駆動パルスｏｕｔ１を出力することができる。

シフトレジスタＳＲ２は、第２クロック信号ＣＬＫ２とシフトレジスタＳＲ１からの駆動パルスｏｕｔ１に基づいて、対応する駆動パルスｏｕｔ２を発生し、シフトレジスタＳＲ３の入力端子に出力する。例えば、シフトレジスタＳＲ１からの駆動パルスｏｕｔ１を受けた後、時間ｔ２でクロック信号ＣＬＫ２が低レベルになった時、シフトレジスタＳＲ２は、対応する駆動パルスｏｕｔ２を出力することができる。同じように、シフトレジスタＳＲ３〜ＳＲ６は、前段からの駆動パルスと、対応するクロック信号ＣＬＫ１、またはＣＬＫ２に基づいて、対応する駆動パルスｏｕｔ３〜ｏｕｔ６を発生し、出力する。即ち、シフトレジスタＳＲ１〜ＳＲ６は、クロック信号ＣＬＫ１とＣＬＫ２によって制御され、スタートパルスＳＴＰを受けた後、対応する駆動パルスｏｕｔ１〜ｏｕｔ６を出力する。

また、対応する駆動パルスｏｕｔ２は、シフトレジスタＳＲ３のスタートパルスとして機能するだけでなく、無効パルス（ｄｉｓａｂｌｉｎｇ ｐｕｌｓｅ）としてシフトレジスタＳＲ１をオフにする。同じように、対応する駆動パルスｏｕｔ３〜ｏｕｔ５は、シフトレジスタＳＲ４〜ＳＲ６のスタートパルスとしてそれぞれ機能するだけでなく、無効パルスとしてシフトレジスタＳＲ２〜ＳＲ４をそれぞれオフにする。この実施例では、対応する駆動パルスｏｕｔ６は、無効パルスとしてのみ機能し、シフトレジスタＳＲ５をオフにする。即ち、前段（Ｎ^th）のシフトレジスタは、次段（Ｎ＋１^th）のシフトレジスタから出力された対応する駆動パルスによってオフにされる。注意するのは、この実施例では、シフトレジスタＳＲ１〜ＳＲ６は、同じ構造を有しており、ＰＭＯＳトランジスタのみで形成される。

図４は、１８個のＰＭＯＳトランジスタを含むシフトレジスタＳＲｎの実施例を表している。図４に示すように、トランジスタＭ１１は、電圧ＶＤＤに接続された第１端子、トランジスタＭ１２に接続された第２端子、入力端子ＩＮとして機能する制御端子を含む。トランジスタＭ１２は、トランジスタＭ１１の第２端子に接続された第１端子、節点Ｎ１に接続された第２端子と、入力端子ＩＮに接続された制御端子を含む。

トランジスタＭ２１は、節点Ｎ１に接続された第１端子、第２端子と、トランジスタＭ２２に接続された制御端子を含む。トランジスタＭ２２は、トランジスタＭ２１の第２端子に接続された第１端子、第２制御端子Ｃ２として機能する第２端子と、第２制御端子Ｃ２とトランジスタＭ２１の制御端子に接続された制御端子を含む。トランジスタＭ３１は、電圧ＶＤＤに接続された第１端子、節点Ｎ１に接続された制御端子と、トランジスタＭ３２に接続された第２端子を含む。トランジスタＭ３２は、トランジスタＭ３１の第２端子に接続された第１端子、節点Ｎ２に接続された第２端子、節点Ｎ１に接続された制御端子を含む。

トランジスタＭ４１は、節点Ｎ２に接続された第１端子、入力端子ＩＮに接続された制御端子と、トランジスタＭ４２に接続された第２端子を含む。トランジスタＭ４２は、トランジスタＭ４１の第２端子に接続された第１端子、入力端子ＩＮに接続された第２端子と、入力端子ＩＮに接続された制御端子を含む。トランジスタＭ５１は、電圧ＶＤＤに接続された第１端子、トランジスタＭ５２に接続された第２端子と、節点Ｎ２に接続された制御端子を含む。トランジスタＭ５２は、トランジスタＭ５１の第２端子に接続された第１端子、トランジスタＭ６１に接続された第２端子と、節点Ｎ２に接続された制御端子を含む。トランジスタＭ６１は、トランジスタＭ５２の第２端子に接続された第１端子、トランジスタＭ６２に接続された第２端子と、第１制御端子Ｃ１に接続された制御端子を含む。トランジスタＭ６２は、トランジスタＭ６１の第２端子に接続された第１端子、節点Ｎ１に接続された第２端子、第１制御端子Ｃ１に接続された制御端子を含む。

トランジスタＭ７１は、節点Ｎ２に接続された第１端子、トランジスタＭ７２に接続された第２端子と、接地電位ＶＳＳに接続された制御端子を含む。トランジスタＭ７２は、トランジスタＭ７１の第２端子に接続された第１端子、トランジスタＭ９１に接続された第２端子と、接地電位ＶＳＳに接続された制御端子を含む。トランジスタＭ８１は、電圧ＶＤＤに接続された第１端子、トランジスタＭ８２に接続された第２端子と、節点Ｎ１に接続された制御端子を含む。トランジスタＭ８２は、トランジスタＭ８１の第２端子に接続された第１端子、出力端子ＯＵＴとして機能する第２端子を含む。トランジスタＭ９１は、出力端子ＯＵＴに接続された第１端子、トランジスタＭ９２に接続された第２端子と、トランジスタＭ７２の第２端子に接続された制御端子を含む。トランジスタＭ９２は、トランジスタＭ９１の第２端子に接続された第１端子、第１制御端子Ｃ１に接続された第２端子と、トランジスタＭ７２の第２端子に接続された制御端子を含む。

入力端子ＩＮがスタートパルスＳＴＰ（または、前段からの対応する駆動パルス）を受けた時、クロック信号ＣＬＫ２は、高電位を維持し、クロック信号ＣＬＫ１は、低電位になり、トランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２、Ｍ８１と、Ｍ８２は、オフにされ、トランジスタＭ１１、Ｍ１２、Ｍ４１、Ｍ４２、Ｍ５１、Ｍ５２、Ｍ６１、Ｍ６２、Ｍ７１、Ｍ７２、Ｍ９１と、Ｍ９２は、オンにされる。節点Ｎ２の電圧レベルが低く、節点Ｎ１が高いことから、Ｍ９１とＭ９２がオンになるため（シフトレジスタＳＲｎが対応する駆動パルスを発生する）、出力端子上の電圧レベルは、クロック信号ＣＬＫ１に伴って低くなる。クロック信号ＣＬＫ２が高電位を維持し、クロック信号ＣＬＫ１が高くなった時、出力端子は、クロック信号ＣＬＫ１に伴って高くなり、節点Ｎ２は、低電位を維持し、節点Ｎ１は、高電位を維持する。

クロック信号ＣＬＫ１が高電位を維持し、クロック信号ＣＬＫ２が低くなった時、トランジスタＭ１１、Ｍ１２、Ｍ４１、Ｍ４２、Ｍ５１、Ｍ５２、Ｍ６１、Ｍ６２、Ｍ９１と、Ｍ９２は、オフにされ、トランジスタＭ２１、Ｍ２２、Ｍ３１、Ｍ３２、Ｍ７１、Ｍ７２、Ｍ８１と、Ｍ８２は、オンにされる。よって、出力端子ＯＵＴ上の電圧レベルは、節点Ｎ２が高くなり、節点Ｎ１が低くなるために、高くなる。このシフトレジスタＳＲｎは、オフ（ｄｉｓａｂｌｅｄ）にされる。

この実施例の信号駆動回路が２つのクロック信号のみを必要とし、ＰＭＯＳシフトレジスタによって形成されることから、従来のＣＭＯＳ型シフトレジスタ回路または／および４つのクロック信号を必要とする信号駆動回路に比べ、潜在的により低コストの解決を提供する。

図５は、信号駆動回路のもう１つの実施例を表している。図５の信号駆動回路２００Ｂは、６つのシフトレジスタＳＲ１〜ＳＲ６とパルス発生器２２０を含む。信号駆動回路２００Ｂは、追加のパルス発生器２２０がシフトレジスタＳＲ６の最終段に接続されることを除き、図２Ａに示す回路２００と似ている。パルス発生器２２０は、第１と第２クロック信号ＣＬＫ１とＣＬＫ２と、シフトレジスタＳＲ６の最終段からの対応する駆動パルスｏｕｔ６に接続される。例えば、パルス発生器２２０は、クロック信号ＣＬＫ２とＣＬＫ１にそれぞれ接続された制御端子ＡとＢと、シフトレジスタＳＲ６の最終段の出力端子に接続された入力端子ＩＮと、シフトレジスタＳＲ６の最終段の第２端子に接続された出力端子ＯＵＴを含む。パルス発生器２２０は、無効パルスＳＦを出力し、対応する駆動パルスｏｕｔ６と第１と第２クロック信号に基づいてシフトレジスタＳＲ６の最終段をオフにする。

図６は、パルス発生器２２０の実施例を表している。この実施例では、パルス発生器２２０は、シフトレジスタＳＲ６に接続され、６つのＰＭＯＳトランジスタを含む。トランジスタＭ０１は、電圧ＶＤＤに接続された第１端子、トランジスタＭ０２に接続された第２端子と、シフトレジスタＳＲ６の第２制御端子Ｃ２に接続された制御端子を含む。トランジスタＭ０２は、トランジスタＭ０１の第２端子に接続された第１端子、節点Ｎ３に接続された第２端子と、第２クロック信号ＣＬＫ２に接続された制御端子を含む。トランジスタＭ０３は、節点Ｎ３に接続された第１端子、トランジスタＭ０４の第１端子に接続された第２端子と、接地電位ＶＳＳに接続された制御端子を含む。

トランジスタＭ０４は、トランジスタＭ０３の第２端子に接続された第１端子、第２端子と、シフトレジスタＳＲ６の出力端子ＯＵＴに接続された制御端子を含む。トランジスタＭ０５は、シフトレジスタＳＲ６の第２制御端子Ｃ２に接続された第１端子、トランジスタＭ０６に接続された第２端子と、クロック信号ＣＬＫ１に接続された制御端子を含む。トランジスタＭ０６は、トランジスタＭ０５の第２端子に接続された第１端子、接地電位ＶＳＳに接続された第２端子と、節点Ｎ３に接続された制御端子を含む。

シフトレジスタＳＲ６が時間ｔ６で対応する駆動パルスｏｕｔ６を出力した時、トランジスタＭ０３とＭ０４は、オンにされて節点Ｎ３の電圧レベルＶ３が低くなり、トランジスタＭ０６がオンにされる。

図７は、図５の駆動信号回路の実施例のタイミング図である。図に示すように、時間ｔ７の前の駆動回路２００Ｂは、図２に示す駆動回路２００Ａと似ており、よって、ここでの説明は、簡易化のために省略される。時間ｔ７の後の駆動回路２００Ｂの動作は、図５、６と、７を参照に以下、説明する。

時間ｔ７では、クロック信号ＣＬＫ１は、低くなり、トランジスタＭ０５がオンにされる。トランジスタＭ０５とＭ０６がオンにされることで、シフトレジスタＳＲ６の第２制御端子Ｃ２が引き下げられ、無効信号ＳＦとして機能してシフトレジスタＳＲ６をオフにする。仮に、クロック信号ＣＬＫ１が高くなっても、シフトレジスタＳＲ６の第２制御端子Ｃ２が低電位を維持することで、トランジスタＭ０１は、オンを維持する。

時間ｔ８では、クロック信号ＣＬＫ２は、低くなり、トランジスタＭ０２がオンにされる。トランジスタＭ０１とＭ０２がオンにされることで、節点Ｎ３の電圧レベルＶ３が引き上げられ、よって、パルス発生器２２０は、リセットされ、オフにされる。

信号駆動回路のパルス発生器２２０とシフトレジスタＳＲ１〜ＳＲ６の接続は、全てのシフトレジスタが次段からの駆動パルスによってオフにされることができ、次段から前段への漏電がないことを更に確保する。よって、シフトレジスタＳＲ１〜ＳＲ６によって出力された出力駆動パルスは、必要な電圧レベルを達成することができる。

図８に示すように、信号駆動回路を組み込んだディスプレイ装置の実施例を表している。特に、表示装置４００は、例えば、ＬＣＤ素子などの表示素子４１０を含み、例えば、信号駆動回路２００Ａ、または２００Ｂの信号駆動回路４１２に動作可能なように接続される。信号駆動回路は、複数の駆動パルスを順次に出力し、表示素子４１０を駆動する。注意するのは、その他の実施例では、表示素子４１０は、プラズマディスプレイ素子、ＯＬＥＤ素子、または電界放出ディスプレイ（ＦＥＤ）システム、または陰極線管表示素子であることができる。

図９は、ディスプレイ装置４００を用いた電子装置５００を概略的に表している。電子装置５００は、ＰＤＡ、ノート型パソコン、タブレットコンピュータ、携帯電話、またはディスプレイモニタ装置などの携帯機器であることができる。一般的に、電子装置５００は、ハウジング５１０、ディスプレイ装置４００と、ＤＣ／ＤＣコンバータ５２０を含む。また、ＤＣ／ＤＣコンバータ５２０は、ディスプレイシステム４００に動作可能なように接続され、ディスプレイシステム４００に電力を供給する出力電圧を提供し、画像を表示する。

以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。

ＰＭＯＳシフトレジスタを有する従来の信号駆動回路を表している。 信号駆動回路の実施例を表している。 図２の信号駆動回路の実施例のタイミング図である。 シフトレジスタの実施例を表している。 信号駆動回路のもう１つの実施例を表している。 パルス発生器の実施例を表している。 図６のパルス発生器の実施例のタイミング図である。 信号駆動回路を組み込んだディスプレイ装置の実施例を表している。 ディスプレイ装置の実施例を組み込んだ電子装置の実施例を概略的に表している。

符号の説明

１０ ディスプレイパネル
１００ 信号駆動回路
２００Ａ、２００Ｂ 信号駆動回路
２２０ パルス発生器
４００ ディスプレイ装置
４１０ 表示素子
４１２ 信号駆動回路
５１０ ハウジング
５２０ ＤＣ／ＤＣコンバータ
ＳＲ１〜ＳＲ６、ＳＲｎ シフトレジスタ
Ｃ１ 第１制御端子
Ｃ２ 第２制御端子
Ａ、Ｂ 制御端子
ＩＮ 入力端子
ＯＵＴ 出力端子
ｏｕｔ１〜ｏｕｔ６ 駆動パルス
ＳＴＰ スタートパルス
ＶＤＤ 電圧
ＶＳＳ 接地電位
Ｎ１〜Ｎ３ 節点
ＳＦ 無効パルス
Ｍ０１〜Ｍ０６、Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ３１、Ｍ３２、Ｍ４１、Ｍ４２、Ｍ５１、Ｍ５２、Ｍ６１、Ｍ６２、Ｍ７１、Ｍ７２、Ｍ８１、Ｍ８２、Ｍ９１、Ｍ９２ トランジスタ

Claims (9)

1. 信号駆動回路を含むディスプレイを駆動するシステムであって、
   前記信号駆動回路は、直列接続された複数のシフトレジスタを含み、
   前記複数のシフトレジスタの各々は、第１制御端子、第２制御端子、入力端子、及び出力端子を含み、前記複数のシフトレジスタは、第１クロック信号及び前記第１クロック信号との間に位相差を有する第２クロック信号によって制御され、スタートパルスに基づいて、対応する駆動パルスを順次に出力し、
   前記複数のシフトレジスタの各々の出力端子は、次の段の前記シフトレジスタの入力端子及び前の段の第２制御端子に接続され、
   奇数段目の前記シフトレジスタの前記第１制御端子には、前記第１クロック信号が入力され、偶数段目の前記シフトレジスタの前記第１制御端子には、前記第２クロック信号が入力され、
   前記複数のシフトレジスタの各々は、前記第１制御端子に入力される前記第１クロック信号又は前記第２クロック信号に応じて、前記出力端子から前記駆動パルスを出力し、前記第２制御端子に入力される次の段の駆動パルスに応じて、オフにされ、
   最終段の前記シフトレジスタの前記第１制御端子に前記第１クロック信号が入力されるときは、最終段の前記シフトレジスタの前記第２制御端子には、前記第２クロック信号に入力され、最終段の前記シフトレジスタの前記第１制御端子に前記第２クロック信号が入力されるときは、最終段の前記シフトレジスタの前記第２制御端子には、前記第１クロック信号が入力されるシステム。
2. 前記複数のシフトレジスタは、ＰＭＯＳトランジスタを含む請求項１に記載のシステム。
3. 前記システムは、ディスプレイ装置を含み、前記ディスプレイ装置は、前記信号駆動回路と、前記信号駆動回路に接続された表示素子を含み、前記表示素子は前記信号駆動回路によって駆動される請求項１に記載のシステム。
4. 前記表示素子は、ＯＬＥＤ素子である請求項３に記載のシステム。
5. 前記システムは、電子装置を含み、前記ディスプレイ装置は、画像を表示するために電子装置に設置される請求項３に記載のシステム。
6. 前記ディスプレイ装置に接続されたＤＣ／ＤＣコンバータを更に含み、前記ディスプレイ装置は、ＤＣ／ＤＣコンバータによって電力を供給される請求項３に記載のシステム。
7. 前記ディスプレイ装置に電力を供給する装置を更に含む請求項３に記載のシステム。
8. 前記電子装置は、携帯電話である請求項５に記載のシステム。
9. 信号駆動回路を含み、ディスプレイを駆動するシステムであって、
   前記信号駆動回路は、第１シフトレジスタ及び第２シフトレジスタを含み、
   前記第１シフトレジスタは、第１クロック信号が入力される第１制御端子、スタートパルスが入力される入力端子、第２制御端子、及び出力端子を含み、前記第１制御端子に入力された前記第１クロック信号及び前記入力端子に入力された前記スタートパルスに基づいて前記出力端子から第１駆動パルスを出力し、
   前記第２シフトレジスタは、前記第１クロック信号との間に位相差を有する第２クロック信号が入力される第１制御端子、前記第１シフトレジスタの出力端子に接続された入力端子、前記第１シフトレジスタの前記第２制御端子に接続された出力端子、及び第２制御端子を含み、前記第２シフトレジスタの前記第１制御端子に入力された前記第２クロック信号と前記第２シフトレジスタの前記入力端子に入力された前記第１駆動パルスに基づいて前記第２シフトレジスタの出力端子から第２駆動パルスを出力し、該第２駆動パルスによって前記第１シフトレジスタをオフにし、
   前記第２シフトレジスタの前記第２制御端子には、前記第１クロック信号が入力されるシステム。

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