JP2001052494A

JP2001052494A - シフトレジスタ及び電子装置

Info

Publication number: JP2001052494A
Application number: JP11224660A
Authority: JP
Inventors: Minoru Kanbara; 実神原
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1999-08-06
Filing date: 1999-08-06
Publication date: 2001-02-23
Anticipated expiration: 2019-08-06
Also published as: JP3777894B2

Abstract

(57)【要約】【課題】出力信号のレベルを減衰させることなく後段
にシフトしていくと共に、トランジスタの特性変動を抑
止する。【解決手段】このシフトレジスタのｋ番目の段を例と
すると、ＴＦＴ２１は、ｋ−１番目の段の出力信号ＯＵ
Ｔｋ−１によってオンし、出力信号ＯＵＴｋ−１のレベ
ルを配線容量Ｃ２、Ｃ５に出力する。出力信号ＯＵＴｋ
−１がハイレベルであった場合、配線容量Ｃ２、Ｃ５に
は電荷が蓄積され、ＴＦＴ２２、２５がオンする。ＴＦ
Ｔ２３を介して供給される電源電圧ＶｄｄによりＴＦＴ
２２がオンし、ＴＦＴ２６がオフする。信号ＣＫ１がハ
イレベルとなると、これがＴＦＴ２５を介して出力信号
ＯＵＴｋとして出力される。また、ＴＦＴ２７は、ｋ＋
１番目の出力信号ＯＵＴｋ＋１によってオンし、配線容
量Ｃ２、Ｃ５に蓄積された電荷をディスチャージさせ
る。この場合、ＴＦＴ２６がオンし、定電圧Ｖｓｓが出
力信号ＯＵＴｋとして出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、撮像素子や表示素
子を駆動するためのドライバとして好適なシフトレジス
タ、及びこのシフトレジスタを適用した電子装置に関す
る。

【０００２】

【従来の技術】マトリクス状に画素が配置された撮像素
子や表示素子を線順次で選択して走査するためのドライ
バには、前段からの出力信号を後段に順次シフトしてい
くシフトレジスタが広く用いられている。このようなシ
フトレジスタでは、従来、前段からの出力信号を減衰さ
せることなく後段にシフトしていくことは困難であっ
た。

【０００３】特に近年における撮像素子や表示素子の高
精細化の要請により、このようなシフトレジスタの段数
も多くしていく必要が生じている。段数が増えることと
なると、後ろの方の段での信号の減衰が激しくなってし
まうという問題が生じる。このため、従来、このような
シフトレジスタには、各段からの出力信号を所定レベル
まで増幅するバッファを設けるのが通常であった。が、
バッファを設けることによって、シフトレジスタが大型
化してしまうという問題があった。

【０００４】ところで、このようなシフトレジスタで出
力信号を順次シフトさせるために、シフトタイミングに
合わせて、各段に設けられた電界効果トランジスタのゲ
ート電極に制御信号を供給していく方法がある。例え
ば、電界効果トランジスタとしてｎチャネル型のものを
使用した場合には、ハイレベルの制御信号がゲート電極
に印加される度に、ゲート絶縁膜に電子が注入される。

【０００５】電界効果トランジスタは、ゲート絶縁膜に
注入された電子が電荷として蓄積されることによって、
その閾値電圧特性が正方向に移動していくことが実験的
に知られている。従って、ゲート電極に制御信号が頻繁
に印加されると、ソース電極とドレイン電極との間に電
流が流れにくくなり、シフトレジスタに誤動作が生じて
しまうという問題があった。

【０００６】

【発明が解決しようとする課題】本発明は、出力信号の
レベルを減衰させることなく後段にシフトしていくこと
が可能なシフトレジスタ、及びこのシフトレジスタを適
用した電子装置を提供することを目的とする。

【０００７】本発明は、また、トランジスタの特性変動
を抑止することにより信頼性を高くすることができるシ
フトレジスタ、及びこのシフトレジスタを適用した電子
装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかるシフトレジスタは、複
数の段からなり、前記シフトレジスタの各段は、前の段
から所定レベルの出力信号が制御端子に供給されること
によってオンし、前の段から電流路の一端に供給された
所定レベルの信号を電流路の他端に出力する第１のトラ
ンジスタと、前記第１のトランジスタの制御端子の電流
路の他端と制御端子との間の容量に蓄積された電荷によ
ってオンし、負荷を介して電流路の一端に供給される信
号を電流路の他端から放出する第２のトランジスタと、
前記第１のトランジスタの制御端子の電流路の他端と制
御端子との間の容量に蓄積された電荷によってオンし、
外部から電流路の一端に供給される第１または第２の信
号を当該段の出力信号として電流路の他端から出力する
第３のトランジスタと、前記第２のトランジスタがオフ
しているときに負荷を介して制御端子に供給される信号
によってオンし、外部から電流路の一端に供給される定
電圧の信号を当該段の出力信号として電流路の他端から
出力する第４のトランジスタと、次の段から所定レベル
の出力信号が制御端子に供給されることによってオン
し、前記第１のトランジスタの電流路の他端と前記第
２、第３のトランジスタの制御端子との間に形成された
容量に蓄積された電荷を排出させる第５のトランジスタ
とを備えることを特徴とする。

【０００９】上記シフトレジスタでは、外部から供給さ
れる第１または第２の信号のレベルを、各段からの出力
信号のレベルとして出力することが可能となる。このた
め、前の段からの出力信号のレベルを減衰させることな
く、順次シフトさせていくことが可能となる。また、第
１〜第５のトランジスタがオン／オフ駆動されるのは、
当該段の出力信号が所定レベルとなるときの前後だけな
ので、オン／オフ駆動の回数を最低限に抑えることがで
きる。これにより、各トランジスタの閾値特性の変動を
抑止することができ、上記シフトレジスタは、長期間に
渡って安定して動作することが可能となる。

【００１０】なお、上記シフトレジスタにおいて、１番
目の段では、第１のトランジスタの制御端子及び電流路
の一端に供給される信号を外部からの信号または１番後
ろの段の出力信号とすることができる。１番後ろの段で
は、第５のトランジスタの制御端子に供給される信号を
外部からの信号または１番目の段の出力信号とすること
ができる。

【００１１】前記シフトレジスタの各段は、制御端子に
供給される第１または第２の信号のレベルを反転した信
号によってオンし、前記第３のトランジスタの電流路の
他端から出力された出力信号を放出させる第６のトラン
ジスタをさらに備えるものとすることができる。

【００１２】前記シフトレジスタの各段は、前記第１の
トランジスタの電流路の他端と前記第２のトランジスタ
の制御端子との間に、前記容量に蓄積される電荷の量を
調整するための負荷素子をさらに備えるものとすること
ができる。

【００１３】なお、前記シフトレジスタの奇数番目の段
には、第１、第２の信号のうちの第１の信号が外部から
供給され、前記シフトレジスタの偶数番目の段には、第
１、第２の信号のうちの第２の信号が外部から供給され
るものとすることができる。ここで、第１、第２の信号
はそれぞれ、前記シフトレジスタの出力信号をシフトし
ていくタイムスロットのうちの所定期間、タイムスロッ
ト毎に交互にハイレベルとなるものとすることができ
る。

【００１４】各段毎の前記第１のトランジスタの電流路
の一端及び制御端子は互いに接続されるようにすること
ができる。このため、第１のトランジスタは、電流路の
一端及び制御端子１度信号を入力すれば、所定レベルの
信号を電流路の他端に出力することができる。また、第
５のトランジスタが次の段から所定レベルの出力信号が
制御端子に供給されることによってオンし、前記第１の
トランジスタの電流路の他端と前記第２、第３のトラン
ジスタの制御端子との間に形成された容量に蓄積された
電荷を排出させるので、排出時に第１のトランジスタの
制御端子にオン信号を供給する必要がない。このため、
本発明のシフトレジスタでは、各段の第１のトランジス
タの制御端子には、１垂直期間に１度しかオン信号を供
給しなくてよいため、オン信号の入力により第１のトラ
ンジスタのしきい値ゲート電圧が大きくシフトしてしま
う問題を解消することができる。

【００１５】また、前記複数の段のそれぞれを構成する
各トランジスタは、同一のチャネル型の電界効果トラン
ジスタであることを好適とする。

【００１６】上記目的を達成するため、本発明の第２の
観点にかかるシフトレジスタは、複数の段からなり、前
記シフトレジスタの各段は、前の段から所定レベルの出
力信号が供給されることによってオンし、内部に電荷を
蓄積させることにより、所定レベルの信号を当該段の出
力信号として出力させる第１のトランジスタと、次の段
からの出力信号によってオンし、前記第１のトランジス
タがオンしていたときに蓄積された電荷を放出させる第
２のトランジスタとを備えることを特徴とする。

【００１７】なお、前記シフトレジスタの奇数番目の段
には、第１、第２の信号のうちの第１の信号が外部から
供給され、前記シフトレジスタの偶数番目の段には、第
１、第２の信号のうちの第２の信号が外部から供給され
るものとすることができる。ここで、第１、第２の信号
はそれぞれ、前記シフトレジスタの出力信号をシフトし
ていくタイムスロットのうちの所定期間、タイムスロッ
ト毎に交互にハイレベルとなるものとすることができ
る。

【００１８】上記目的を達成するため、本発明の第３の
観点にかかる電子装置は、複数の段からなり、出力信号
をシフトさせることによって所定レベルの信号を各段か
ら順次出力するドライバと、前記ドライバの各段から出
力された出力信号によって選択される複数の画素によっ
て構成された駆動素子とを備え、前記ドライバの各段
は、前の段から所定レベルの出力信号が制御端子に供給
されることによってオンし、前の段から電流路の一端に
供給された所定レベルの信号を電流路の他端に出力する
第１のトランジスタと、前記第１のトランジスタの制御
端子の電流路の他端と制御端子との間の容量に蓄積され
た電荷によってオンし、負荷を介して電流路の一端に供
給される信号を電流路の他端から放出する第２のトラン
ジスタと、前記第１のトランジスタの制御端子の電流路
の他端と制御端子との間の容量に蓄積された電荷によっ
てオンし、外部から電流路の一端に供給される第１また
は第２の信号を当該段の出力信号として電流路の他端か
ら出力する第３のトランジスタと、前記第２のトランジ
スタがオフしているときに負荷を介して制御端子に供給
される信号によってオンし、外部から電流路の一端に供
給される定電圧の信号を当該段の出力信号として電流路
の他端から出力する第４のトランジスタと、次の段から
所定レベルの出力信号が制御端子に供給されることによ
ってオンし、前記第１のトランジスタの電流路の他端と
前記第２、第３のトランジスタの制御端子との間に形成
された容量に蓄積された電荷を排出させる第５のトラン
ジスタとを備えることを特徴とする。

【００１９】上記電子装置において、前記ドライバの奇
数番目の段には、第１、第２の信号のうちの第１の信号
が外部から供給され、前記ドライバの偶数番目の段に
は、第１、第２の信号のうちの第２の信号が外部から供
給されるものとすることができる。ここで、第１、第２
の信号はそれぞれ、前記ドライバの出力信号をシフトし
ていくタイムスロットのうちの所定期間、タイムスロッ
ト毎に交互にハイレベルとなるものとすることができ
る。

【００２０】

【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。

【００２１】図１は、この実施の形態にかかる撮像装置
の構成を示すブロック図である。図示するように、この
撮像装置は、画像を撮影する撮像素子１、並びにコント
ローラからの制御信号に従って撮像素子１を駆動するた
めのトップゲートドライバ２、ボトムゲートドライバ３
及びドレインドライバ４から構成されている。

【００２２】撮像素子１は、マトリクス状に配置された
複数のダブルゲートトランジスタ１０を構成する。ダブ
ルゲートトランジスタ１０は、図２に示すように、ガラ
ス等の基板４１上に形成されたクロムよりなるボトムゲ
ート電極４２と、ボトムゲート電極４２上に形成された
窒化シリコンよりなるボトムゲート絶縁膜４３と、ボト
ムゲート絶縁膜４３上にボトムゲート電極４２と対向し
て形成されたアモルファスシリコン又はポリシリコンか
らなる半導体層４４と、半導体層４４上に形成された窒
化シリコンからなるブロッキング層４５と、ブロッキン
グ層４５の一端上から半導体層４４上に跨って設けられ
たｎ型不純物がドープされたアモルファスシリコンまた
はポリシリコンからなるｎ型半導体層４６ａと、ブロッ
キング層４５の他端上から半導体層４４上に跨って設け
られたｎ型不純物がドープされたアモルファスシリコン
またはポリシリコンからなるｎ型半導体層４６ｂと、ｎ
型半導体層４６ａ、４６ｂ上からボトムゲート絶縁膜４
３上にわたって形成されたクロムよりなるドレイン電極
４７、ソース電極４８と、ボトムゲート絶縁膜４３上及
びソース、ドレイン電極４７、４８上を覆うように形成
された窒化シリコンからなるトップゲート絶縁膜４９
と、トップゲート絶縁膜４９上に半導体層４４に対向す
るように形成されたＩＴＯよりなるトップゲート電極５
０と、トップゲート絶縁膜４９及びトップゲート電極５
０を覆うように形成された窒化シリコンからなる層間絶
縁膜５１と、から構成される。

【００２３】ダブルゲートトランジスタ１０のトップゲ
ート電極５０はトップゲートラインＴＧＬに、ボトムゲ
ート電極４２はボトムゲートラインＢＧＬに、ドレイン
電極４７はドレインラインＤＬに、ソース電極４８は接
地されたグラウンドラインＧＬにそれぞれ接続されてい
る。撮像素子１を構成するダブルゲートトランジスタ１
０の駆動原理については後述する。

【００２４】トップゲートドライバ２は、撮像素子１の
トップゲートラインＴＧＬに接続され、コントローラか
らの制御信号Ｔｃｎｔに従って、各トップゲートライン
ＴＧＬに＋１５（Ｖ）または−１５（Ｖ）の信号を出力
する。トップゲートドライバ２は、コントローラから供
給される信号に従って、＋１５（Ｖ）の信号を各トップ
ゲートラインＴＧＬに順次選択的に出力するシフトレジ
スタで構成される。トップゲートドライバ２の詳細につ
いては後述する。

【００２５】ボトムゲートドライバ３は、撮像素子１の
ボトムゲートラインＢＧＬに接続され、コントローラか
らの制御信号Ｂｃｎｔに従って、各トップゲートライン
ＴＧＬに＋１０（Ｖ）または０（Ｖ）の信号を出力す
る。トップゲートドライバ２は、コントローラから供給
される信号に従って、＋１０（Ｖ）の信号を各トップゲ
ートラインＴＧＬに順次選択的に出力するシフトレジス
タで構成される。ボトムゲートドライバ３の詳細につい
ては後述する。

【００２６】ドレインドライバ４は、撮像素子１のドレ
インラインＤＬに接続され、コントローラからの制御信
号Ｄｃｎｔに従って、後述する所定の期間において全て
のドレインラインＤＬに定電圧（＋１０（Ｖ））を出力
し、電荷をプリチャージさせる。ドレインドライバ４
は、プリチャージの後の所定の期間においてダブルゲー
トトランジスタ１０の半導体層４４にチャネルが形成さ
れているか否かによって変化する各ドレインラインＤＬ
の電位を読み出し、画像データＤＡＴＡとしてコントロ
ーラに供給する。

【００２７】次に、撮像素子１を構成するダブルゲート
トランジスタ１０の駆動原理について、図３（ａ）〜
（ｆ）の模式図を参照して説明する。

【００２８】ダブルゲートトランジスタ１０の半導体層
４４のチャネル形成領域は、ｎ型半導体層４６ａ、４６
ｂ間のブロッキング層４５の下に発生するため、チャネ
ル長はブロッキング層４５のチャネル長方向の長さに等
しい。したがって、図３（ａ）に示すように、ボトムゲ
ート電極（ＢＧ）４２に印加されている電圧が０（Ｖ）
であるときは、トップゲート電極（ＴＧ）５０に印加さ
れている電圧が＋１５（Ｖ）であっても、チャネルの両
端にかかる電界がトップゲート電極（ＴＧ）５０に印加
されている電圧でなく、ソース、ドレイン電極４７、４
８の電圧になるので半導体層４４にはチャネル長方向に
連続したｎチャネルが形成されず、ドレイン電極４６ａ
（Ｄ）に＋１０（Ｖ）の電圧が供給されても、ドレイン
電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間に電
流は流れない。また、この状態では、後述するように半
導体層４４及び半導体層４４のチャネル領域直上のブロ
ッキング層４５に蓄積された正孔が同じ極性のトップゲ
ート電極（ＴＧ）５０の電圧により反発し、吐出され
る。以下、この状態をリセット状態という。

【００２９】図３（ｂ）に示すように、トップゲート電
極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）で
あり、ボトムゲート電極（ＢＧ）４２に印加されている
電圧が０（Ｖ）であるときは、半導体層４４にはｎチャ
ネルが形成されず、ドレイン電極４６ａ（Ｄ）に＋１０
（Ｖ）の電圧が供給されても、ドレイン電極（Ｄ）４６
ａとソース電極（Ｓ）４６ｂとの間に電流は流れない。

【００３０】このように、半導体層４４のチャネル領域
の両端とトップゲート電極（ＴＧ）５０との間にそれぞ
れドレイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂ
が配置されているため、チャネル領域の両端には、ドレ
イン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの電
界に影響されるため、トップゲート電極（ＴＧ）５０の
みの電界では連続したチャネルを形成することができな
いので、ボトムゲート電極（ＢＧ）４２に印加されてい
る電圧が０（Ｖ）である場合には、トップゲート電極
（ＴＧ）１８に印加されている電圧の如何に関わらず、
半導体層４４にｎチャネルが形成されることはない。

【００３１】図３（ｃ）に示すように、トップゲート電
極（ＴＧ）５０に印加されている電圧が＋１５（Ｖ）で
あり、ボトムゲート電極（ＢＧ）４２に印加されている
電圧が＋１０（Ｖ）であるときは、半導体層４４のボト
ムゲート電極（ＢＧ）４２側にｎチャネルが形成され
る。これにより、半導体層４４が低抵抗化し、ドレイン
電極４６ａに＋１０（Ｖ）の電圧が供給されると、ドレ
イン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの間
に電流が流れる。

【００３２】図３（ｄ）に示すように、後述するように
半導体層４４内に十分な量の正孔が蓄積されず、トップ
ゲート電極（ＴＧ）５０に印加されている電圧が−１５
（Ｖ）であると、ボトムゲート電極（ＢＧ）４２に印加
されている電圧が＋１０（Ｖ）であっても、半導体層４
４の内部に空乏層が広がり、ｎチャネルがピンチオフさ
れて、半導体層４４が高抵抗化する。このため、ドレイ
ン電極４６ａに＋１０（Ｖ）の電圧が供給されても、ド
レイン電極（Ｄ）４６ａとソース電極（Ｓ）４６ｂとの
間に電流が流れない。以下、この状態を第１の読み出し
状態という。

【００３３】半導体層４４には入射された励起光の光量
に応じて正孔−電子対が生じる。このとき図３（ｅ）に
示すように、トップゲート電極（ＴＧ）５０に印加され
ている電圧が−１５（Ｖ）であり、ボトムゲート電極
（ＢＧ）４２に印加されている電圧が０（Ｖ）である
と、正孔−電子対のうち正極性の正孔が半導体層４４及
び半導体層４４のチャネル領域直上のブロッキング層４
５に蓄積される。以下、上述したリセット状態となり、
後述する読み出し状態となるまでにおけるこの状態をフ
ォトセンス状態という。なお、こうしてトップゲート電
極（ＴＧ）５０の電界に応じて半導体層４４内に蓄積さ
れた正孔は、リセット状態となるまで半導体層４４から
吐出されることはない。

【００３４】図３（ｆ）に示すように、トップゲート電
極（ＴＧ）５０に印加されている電圧が−１５（Ｖ）で
あり、ボトムゲート電極（ＢＧ）４２に印加されている
電圧が＋１０（Ｖ）であるが、半導体層４４内に正孔が
蓄積されている場合には、蓄積されている正孔が負電圧
の印加されているトップゲート電極５０に引き寄せられ
て保持され、トップゲート電極５０に印加されている負
電圧が半導体層４４に及ぼす影響を緩和する方向に働
く。このため、半導体層４４のボトムゲート電極（Ｂ
Ｇ）４２側にｎチャネルが形成され、半導体層４４が低
抵抗化して、ドレイン電極４６ａに＋１０（Ｖ）の電圧
が供給されると、ドレイン電極（Ｄ）４６ａとソース電
極（Ｓ）４６ｂとの間に電流が流れる。以下、この状態
を第２の読み出し状態という。

【００３５】次に、図１に示すトップゲートドライバ２
の詳細について説明する。図４は、トップゲートドライ
バ２の全体の構成を示すブロック図である。撮像素子１
に配されているダブルゲートトランジスタ１０の行数
（トップゲートラインＴＧＬの数）をｎとすると、トッ
プゲートドライバ２は、ｎ個の段ＲＳ（１）〜ＲＳ
（ｎ）から構成される。但し、図４では、ｎが偶数であ
る場合の構成を示している。

【００３６】コントローラからの制御信号Ｔｃｎｔとし
て、奇数番目の段ＲＳ（１），ＲＳ（３），・・・に
は、信号ＣＫ１が供給されている。偶数番目の段ＲＳ
（２），ＲＳ（４），・・・には、信号ＣＫ２が供給さ
れている。各段共に、コントローラから定電圧Ｖｓｓが
供給されている。信号ＣＫ１、ＣＫ２のハイレベルは＋
１５（Ｖ）、ローレベルは−１５（Ｖ）である。また、
定電圧Ｖｓｓのレベルは−１５（Ｖ）である。

【００３７】また、１番目の段ＲＳ（１）には、コント
ローラからスタート信号ＩＮが供給される。スタート信
号ＩＮのハイレベルは＋１５（Ｖ）、ローレベルは−１
５（Ｖ）である。２番目以降の段ＲＳ（２）〜ＲＳ
（ｎ）には、それぞれの前段ＲＳ（１）〜ＲＳ（ｎ−
１）からの出力信号ＯＵＴ１〜ＯＵＴｎ−１が供給され
る。さらに、各段ＲＳ（ｋ）（ｋ：１〜ｎの整数）に
は、後ろの段ＲＳ（ｋ＋１）〜の出力信号ＯＵＴｋ＋１
（但し、最終段ＲＳ（ｎ）の場合は１番目の段ＲＳ
（１）の出力信号ＯＵＴ１）がリセットパルスとして供
給される。なお、各段ＲＳ（１）〜ＲＳ（ｎ）の出力信
号ＯＵＴ１〜ＯＵＴｎは、撮像素子１のトップゲートラ
インＴＧＬにそれぞれ出力される。

【００３８】図５は、トップゲートドライバ２の各段Ｒ
Ｓ（１）〜ＲＳ（ｎ）の回路構成を示す図である。図示
するように、各段ＲＳ（１）〜ＲＳ（ｎ）は、基本構成
として６つのＴＦＴ（Thin Film Transistor）２１、２
２、２３、２５、２６、２７を有している。ＴＦＴ２
１、２２、２３、２５、２６、２７は、いずれもｎチャ
ネルＭＯＳ型の電界効果トランジスタで構成され、ゲー
ト絶縁膜に窒化シリコンを用い、半導体層にアモルファ
スシリコンを用いている。

【００３９】各段ＲＳ（ｋ）のＴＦＴ２１のゲート電極
及びドレイン電極は互いに前段ＲＳ（ｋ−１）のＴＦＴ
２５のソース電極に接続され、ＴＦＴ２１のソース電極
は、ＴＦＴ２２のゲート電極、ＴＦＴ２５のゲート電極
及びＴＦＴ２７のドレイン電極に接続されている。ＴＦ
Ｔ２２のドレイン電極は、ＴＦＴ２３のソース電極及び
ＴＦＴ２６のゲート電極に接続され、ＴＦＴ２２のソー
ス電極及びＴＦＴ２７のソース電極には定電圧Ｖｓｓが
供給されている。そして、ＴＦＴ２３のゲート電極及び
ドレイン電極には基準電圧Ｖｄｄが供給され、奇数段の
ＴＦＴ２５のドレイン電極には信号ＣＫ１が供給され、
偶数段のＴＦＴ２５のドレイン電極には信号ＣＫ２が供
給され、各段のＴＦＴ２５のソース電極はＴＦＴ２６の
ドレイン電極に接続され、ＴＦＴ２６のソース電極には
定電圧Ｖｓｓが供給されている。ＴＦＴ２７のゲート電
極には、次段の出力信号ＯＵＴｋ＋１が入力される。こ
こで、１段目以外の奇数番目の段ＲＳ（ｋ）を例とし
て、各段ＲＳ（１）〜ＲＳ（ｎ）の機能を説明する。

【００４０】ＴＦＴ２１のゲート電極とドレイン電極と
には、前の段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−
１が供給される。ＴＦＴ２１は、ハイレベルの出力信号
ＯＵＴｋ−１が供給されたときにオンし、この出力信号
ＯＵＴｋ−１によりドレイン電極とソース電極との間に
電流が流れることによって、ＴＦＴ２１のソース電極と
ＴＦＴ２２、２５のゲート電極との間の配線にそれぞれ
形成されている配線容量Ｃ２、Ｃ５に電荷をチャージさ
せる。

【００４１】ＴＦＴ２３のゲート電極とドレイン電極と
には、基準電圧Ｖｄｄが供給されているので、ＴＦＴ２
３は、基準電圧Ｖｄｄを分圧する負荷としての機能を有
する。

【００４２】ＴＦＴ２２は、配線容量Ｃ２に電荷がチャ
ージされていないときにオフ状態となり、ＴＦＴ２３を
介して供給された基準電圧Ｖｄｄにより配線容量Ｃ６に
電荷をチャージさせる。また、ＴＦＴ２２は、配線容量
Ｃ２に電荷がチャージされているときにオン状態とな
り、ドレイン電極とソース電極との間に貫通電流を流さ
せる。ここで、ＴＦＴ２２、２３は、いわゆるＥＥ型の
構成となっているため、ＴＦＴ２３が完全なオフ抵抗と
ならないことで配線容量Ｃ６に蓄積された電荷が完全に
ディスチャージされないことがあるが、ＴＦＴ２６の閾
値電圧よりも十分に低い電圧となる。

【００４３】ＴＦＴ２５のドレイン電極には、信号ＣＫ
１が供給される。ＴＦＴ２５は、配線容量Ｃ５に電荷が
チャージされているとき（すなわち、ＴＦＴ２６がオフ
状態のとき）にオン状態となり、入力された信号ＣＫ１
によりゲート電極とソース電極と並びにそれらの間のゲ
ート絶縁膜からなる寄生容量へのチャージアップされ、
ゲート電極とドレイン電極と並びにそれらの間のゲート
絶縁膜による寄生容量がオン電流によりチャージアップ
されることにより、配線容量Ｃ５の電位が上昇しゲート
飽和電圧にまで達するとソース−ドレイン電流が飽和す
る。これにより、出力信号ＯＵＴｋは、実質的に信号Ｃ
Ｋ１とほぼ同電位となる。ＴＦＴ２５は、また、配線容
量Ｃ５に電荷がチャージされていないとき（すなわち、
ＴＦＴ２６がオン状態のとき）にオフ状態となり、ドレ
イン電極に供給された信号ＣＫ１の出力を遮断する。

【００４４】ＴＦＴ２６のドレイン電極には、定電圧Ｖ
ｓｓが供給される。ＴＦＴ２６は、配線容量Ｃ６に電荷
がチャージされていないとき（すなわち、ＴＦＴ２５が
オン状態のとき）にオフ状態となり、ＴＦＴ２５のソー
ス電極から出力された信号のレベルを当該段の出力信号
ＯＵＴｋとして出力させる。ＴＦＴ２６は、また、配線
容量Ｃ６に電荷がチャージされているとき（すなわち、
ＴＦＴ２５がオフ状態のとき）にオン状態となり、ドレ
イン電極に供給された定電圧Ｖｓｓのレベルをソース電
極から当該段の出力信号ＯＵＴｋとして出力させる。

【００４５】ＴＦＴ２７のゲート電極には、後ろの段Ｒ
Ｓ（ｋ＋１）の出力信号ＯＵＴｋ＋１が供給される。Ｔ
ＦＴ２７は、ゲート電極に供給される出力信号ＯＵＴｋ
＋１がハイレベルになったときにオンし、配線容量Ｃ
２、Ｃ５に蓄積された電荷をディスチャージさせる。

【００４６】なお、偶数番目の段ＲＳ（ｋ）において
は、ＴＦＴ２５のドレイン電極に信号ＣＫ２が、信号Ｃ
Ｋ１の代わりにコントローラから供給される。また、１
番目の段ＲＳ（１）においては、ＴＦＴ２１のゲート電
極及びドレイン電極にスタート信号ＩＮが、前の段の出
力信号の代わりにコントローラから供給される。最後の
段ＲＳ（ｎ）においては、ＴＦＴ２７のゲート電極に１
番目の段ＲＳ（１）の出力信号ＯＵＴ１が、供給され
る。

【００４７】次に、図１に示すボトムゲートドライバ３
の詳細について説明すると、ボトムゲートドライバ３
は、全体の構成及び各段の構成共に、トップゲートドラ
イバ２の構成と同じである。但し、ボトムゲートドライ
バ３は、定電圧Ｖｓｓ（−１５（Ｖ））の代わりに定電
圧Ｖｓｓ（０（Ｖ））がコントローラから供給される。
信号ＣＫ１、ＣＫ２のローレベルは、定電圧Ｖｓｓのレ
ベルと同じ０（Ｖ）である。また、制御信号Ｂｃｎｔに
含まれる各信号のコントローラからの供給タイミング
が、制御信号Ｔｃｎｔに含まれる各信号の供給タイミン
グと異なる。

【００４８】以下、この実施の形態にかかる撮像装置の
動作について説明する。最初に、トップゲートドライバ
２及びボトムゲートドライバ３の動作について説明す
る。なお、トップゲートドライバ２とボトムゲートドラ
イバ３とは、実質的には信号の入力タイミングと定電圧
Ｖｓｓのレベルが異なり、これに合わせて出力信号の出
力タイミングとレベルとが異なるだけなので、ボトムゲ
ートドライバ３については、トップゲートドライバ２と
異なる部分だけを説明することとする。

【００４９】図６は、トップゲートドライバ２（または
ボトムゲートドライバ３）の動作を示すタイミングチャ
ートである。１垂直期間が開始したタイミングｔｎにお
いて、コントローラから１番目の段ＲＳ（１）に供給さ
れるスタート信号ＩＮが立ち上がる。スタート信号ＩＮ
は、１水平期間が終了するタイミングｔ１までの所定期
間においてハイレベルとなっている。

【００５０】タイミングｔｎからｔ１までの間の所定期
間、ハイレベルのスタート信号ＩＮがコントローラから
１番目の段ＲＳ（１）のＴＦＴ２１のゲート電極に供給
されると、１番目の段ＲＳ（１）のＴＦＴ２１がオンす
る。このとき、ハイレベルのスタート信号ＩＮは、１番
目の段ＲＳ（２）のＴＦＴ２１のドレイン電極にも供給
されており、ドレイン電極とソース電極との間に電流が
流れることで、１番目の段ＲＳ（１）の配線容量Ｃ２、
Ｃ５に電荷がチャージされる。そして、配線容量Ｃ２、
Ｃ５の電位がハイレベルとなることで、ＴＦＴ２２、２
５がそれぞれオンする。

【００５１】この期間、段ＲＳ（２）〜ＲＳ（ｎ）のＴ
ＦＴ２１のドレイン電極及びゲート電極には、ハイレベ
ルのスタート信号ＩＮが入力されていないので、段ＲＳ
（２）〜ＲＳ（ｎ）のＴＦＴ２１のゲート絶縁膜及び半
導体層には、ＴＦＴ２１のしきい値ゲート電圧に大きな
影響を及ぼす程度に電子が蓄積されることはない。ま
た、１番目の段ＲＳ（１）のＴＦＴ２１のゲート電極及
びドレイン電極には、１垂直期間のうちタイミングｔｎ
からｔ１までの間だけしかハイレベルにならないので、
１番目の段ＲＳ（１）のＴＦＴ２１のゲート絶縁膜及び
半導体層には、ＴＦＴ２１のしきい値ゲート電圧に大き
な影響を及ぼす程度に電子が蓄積され続けることはな
い。

【００５２】ＴＦＴ２２がオンするまで、１番目の段Ｒ
Ｓ（１）の配線容量Ｃ６は、ＴＦＴ２３を介して供給さ
れる基準電圧Ｖｄｄによって電荷が蓄積されてハイレベ
ルとなっている。ここで、ＴＦＴ２２がオンしたことに
よって、配線容量Ｃ６に蓄積されている電荷がディスチ
ャージされる。これにより、１番目の段ＲＳ（１）のＴ
ＦＴ２６は、ゲート電極の電位がローレベルとなってオ
フする。また、ハイレベルのスタート信号ＩＮが供給さ
れている期間は信号ＣＫ２がハイレベルとなっているた
め、連続して駆動している場合は、ｎ番目の段ＲＳ
（ｎ）のＴＦＴ２５から出力信号ＯＵＴｎが出力され
る。

【００５３】次に、タイミングｔ１からｔ２までの所定
期間、信号ＣＫ１がハイレベルとなる。このとき、１番
目の段ＲＳ（１）においては、ＴＦＴ２５がオン、ＴＦ
Ｔ２６がオフとなることから、ＴＦＴ２５のソース電極
から、ほぼ信号ＣＫ１のハイレベルが出力信号ＯＵＴ１
として出力される。

【００５４】また、タイミングｔ１からｔ２までの所定
期間、１番目の段ＲＳ（１）から出力されているハイレ
ベルの出力信号ＯＵＴ１は、２番目の段ＲＳ（２）のＴ
ＦＴ２１のゲート電極及びドレイン電極に供給されてい
る。これにより、１番目の段ＲＳ（１）にハイレベルの
スタート信号ＩＮが供給された場合と同様に、２番目の
段ＲＳ（２）の配線容量Ｃ２、Ｃ５に電荷がチャージさ
れる。タイミングｔ１からｔ２までの一部の間、２番目
の段ＲＳ（２）においては、ＴＦＴ２５がオン、ＴＦＴ
２６がオフとなるが、ＴＦＴ２５のドレイン電極に供給
されている信号ＣＫ２がローレベルであるため、ほぼ信
号ＣＫ２のローレベルが出力信号ＯＵＴ２として出力さ
れる。

【００５５】また同時に、ハイレベルの出力信号ＯＵＴ
１は、ｎ番目の段ＲＳ（ｎ）のＴＦＴ２７のゲート電極
に供給されているので、前の垂直期間においてｎ番目の
段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５に蓄積された電荷が
ディスチャージされ、定電圧Ｖｓｓとなる。このためｎ
番目の段ＲＳ（ｎ）のＴＦＴ２１が再びオンするまでの
間、ｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５がフロ
ーティング状態になることがなく安定して駆動すること
ができる。こうして３〜ｎ番目の段ＲＳ（３）〜ＲＳ
（ｎ）では、タイミングｔ１からｔ２までの間、配線容
量Ｃ２、Ｃ５の電位がローレベルとなり、ＴＦＴ２２、
２５がオフ状態となる。配線容量Ｃ６の電位がハイレベ
ルとなり、ＴＦＴ２６がオン状態となる。これにより、
３〜ｎ番目の段ＲＳ（３）〜ＲＳ（ｎ）においては、ほ
ぼ定電圧Ｖｓｓのレベルが出力信号ＯＵＴ３〜ＯＵＴｎ
としてそれぞれ出力される。

【００５６】またこの期間、各段ＲＳ（１）〜ＲＳ
（ｎ）のＴＦＴ２１のうち、ゲート電極及びドレイン電
極にハイ電圧が印加されているのは２番目の段ＲＳ
（２）のみであり、他の段のＴＦＴ２１のゲート絶縁膜
及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に
大きな影響を及ぼす程度に電子が蓄積され続けることは
ない。

【００５７】次に、タイミングｔ２からｔ３までの所定
期間、信号ＣＫ２がハイレベルとなる。タイミングｔ２
からｔ３までの間においては、タイミングｔ１からｔ２
までの間における１番目、２番目、ｎ番目の段ＲＳ
（１）、ＲＳ（２）、ＲＳ（ｎ）をそれぞれＲＳ
（２）、ＲＳ（３）、ＲＳ（１）に、信号ＣＫ１、ＣＫ
２をそれぞれ信号ＣＫ２、ＣＫ１に置き換えると、各段
ＲＳ（１）〜ＲＳ（ｎ）はタイミングｔ１からｔ２まで
の間と同様に動作することとなる。すなわち、タイミン
グｔ２からｔ３までの間においては、２番目の段ＲＳ
（２）からの出力信号ＯＵＴ２が所定期間ハイレベルと
なり、それ以外の段ＲＳ（１）、ＲＳ（３）〜ＲＳ
（ｎ）からの出力信号ＯＵＴ１、ＯＵＴ３〜ＯＵＴｎが
ローレベルとなる。

【００５８】２番目の段ＲＳ（２）からのハイレベルの
出力信号ＯＵＴ２は、１番目の段ＲＳ（１）のＴＦＴ２
７のゲート電極へ出力され、１番目の段ＲＳ（１）の配
線容量Ｃ２、Ｃ５の電位を定電圧Ｖｓｓにする。このた
め１番目の段ＲＳ（１）のＴＦＴ２１が再びオンするま
での間、１番目の段ＲＳ（１）の配線容量Ｃ２、Ｃ５が
フローティング状態になることがなく安定して駆動する
ことができる。またこの期間、各段ＲＳ（１）〜ＲＳ
（ｎ）のＴＦＴ２１のうち、ゲート電極及びドレイン電
極にオン電圧が印加されているのは３番目の段ＲＳ
（３）のみであり、他の段のＴＦＴ２１のゲート絶縁膜
及び半導体層には、ＴＦＴ２１のしきい値ゲート電圧に
大きな影響を及ぼす程度に電子が蓄積され続けることは
ない。

【００５９】また、タイミングｔ３からｔ４までの間に
おいては、タイミングｔ１からｔ２までの間における１
番目、２番目、ｎ番目の段ＲＳ（１）、ＲＳ（２）、Ｒ
Ｓ（ｎ）をそれぞれＲＳ（３）、ＲＳ（４）、ＲＳ
（２）に置き換えると、各段ＲＳ（１）〜ＲＳ（ｎ）は
タイミングｔ１からｔ２までの間と同様に動作すること
となる。すなわち、タイミングｔ３からｔ４までの間に
おいては、３番目の段ＲＳ（３）からの出力信号ＯＵＴ
３が所定期間ハイレベルとなり、それ以外の段ＲＳ
（１）、ＲＳ（２）、ＲＳ（４）〜ＲＳ（ｎ）からの出
力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ４〜ＯＵＴｎがロー
レベルとなる。

【００６０】また、３番目の段ＲＳ（３）からのハイレ
ベルの出力信号ＯＵＴ３は、２番目の段ＲＳ（２）のＴ
ＦＴ２７のゲート電極へ出力され、２番目の段ＲＳ
（２）の配線容量Ｃ２、Ｃ５の電位を定電圧Ｖｓｓにす
る。このため２番目の段ＲＳ（２）のＴＦＴ２１が再び
オンするまでの間、２番目の段ＲＳ（２）の配線容量Ｃ
２、Ｃ５がフローティング状態になることがなく安定し
て駆動することができる。

【００６１】以下同様に、タイミングｔｎ−１からｔｎ
までの所定期間においては、ｎ−１番目の段ＲＳ（ｎ−
１）のＴＦＴ２５からハイレベルの出力信号ＯＵＴｎ−
１が出力され、タイミングｔｎからｔ１までの間にｎ番
目の段ＲＳ（ｎ）のＴＦＴ２５からハイレベルの出力信
号ＯＵＴｎが出力される。したがって、タイミングｔ１
から次のタイミングｔ１までの間が１垂直期間となっ
て、ハイレベルの出力信号ＯＵＴ１からＯＵＴｎ−１を
順次出力する。

【００６２】なお、図５のタイミングチャートにおい
て、トップゲートドライバ２として適用した場合には、
コントローラからの信号ＣＫ１、ＣＫ２がハイレベルと
なっている所定期間は、１水平期間の全体であっても、
１水平期間の一部でもよい。すなわち、トップゲートド
ライバ２では、後述するようにリセット電圧を１Ｔの期
間出力してもよく、また１Ｔ未満の間出力してもよい。

【００６３】一方、ボトムゲートドライバ３として適用
した場合には、コントローラからの信号ＣＫ１、ＣＫ２
がハイレベルとなっている所定期間は、１水平期間のう
ちの前半半分である。すなわち、ボトムゲートドライバ
３では、ハイレベルの出力信号ＯＵＴｋとハイレベルの
出力信号ＯＵＴｋ＋１との間に、後述するようにドレイ
ンラインＤＬにプリチャージ電圧を供給する期間がな
る。

【００６４】また、信号ＣＫ１、ＣＫ２のローレベル、
定電圧Ｖｓｓのレベルの違いにより、各段ＲＳ（１）〜
ＲＳ（ｎ）から出力される出力信号ＯＵＴ１〜ＯＵＴｎ
のローレベルは、トップゲートドライバ２として適用し
た場合は−１５（Ｖ）、ボトムゲートドライバ３として
適用した場合は０（Ｖ）である。さらに、信号ＣＫ１、
ＣＫ２のハイレベルの違いにより、各段ＲＳ（１）〜Ｒ
Ｓ（ｎ）から出力される出力信号ＯＵＴ１〜ＯＵＴｎの
ハイレベルは、トップゲートドライバ２として適用した
場合は＋１５（Ｖ）、ボトムゲートドライバ３として適
用した場合は＋１０（Ｖ）である。

【００６５】次に、撮像素子１を駆動して画像を撮影す
るための全体の動作について、図７（ａ）〜（ｉ）に示
す模式図を参照して説明する。なお、以下の説明におい
て、１Ｔの期間は、１水平期間と同じ長さを有するもの
とする。また、説明を簡単にするため、撮像素子１に配
置されているダブルゲートトランジスタ１０のうち、最
初の３行のみを考えることとする。

【００６６】まず、タイミングＴ１からＴ２までの１Ｔ
の期間において、図７（ａ）に示すように、トップゲー
トドライバ２は、１行目のトップゲートラインＴＧＬを
選択して＋１５（Ｖ）を出力し、２、３行目（他の全
行）のトップゲートラインＴＧＬに−１５（Ｖ）を出力
する。一方、ボトムゲートドライバ３は、すべてのボト
ムゲートラインＢＧＬに０（Ｖ）を出力する。この期間
において、１行目のダブルゲートトランジスタ１０がリ
セット状態となり、２、３行目のダブルゲートトランジ
スタ１０が前の垂直期間での読み出し状態を終了した状
態（フォトセンスに影響しない状態）となる。

【００６７】次に、タイミングＴ２からＴ３までの１Ｔ
の期間において、図７（ｂ）に示すように、トップゲー
トドライバ２は、２行目のトップゲートラインＴＧＬを
選択して＋１５（Ｖ）を出力し、他のトップゲートライ
ンＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲー
トドライバ３は、すべてのボトムゲートラインＢＧＬに
０（Ｖ）を出力する。この期間において、１行目のダブ
ルゲートトランジスタ１０がフォトセンス状態となり、
２行目のダブルゲートトランジスタ１０がリセット状態
となり、３行目のダブルゲートトランジスタ１０が前の
垂直期間での読み出し状態を終了した状態（フォトセン
スに影響しない状態）となる。

【００６８】次に、タイミングＴ３からＴ４までの１Ｔ
の期間において、図７（ｃ）に示すように、トップゲー
トドライバ２は、３行目のトップゲートラインＴＧＬを
選択して＋１５（Ｖ）を出力し、他のトップゲートライ
ンＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲー
トドライバ３は、すべてのボトムゲートラインＢＧＬに
０（Ｖ）を出力する。この期間において、１、２行目の
ダブルゲートトランジスタがフォトセンス状態となり、
３行目のダブルゲートトランジスタ１０がリセット状態
となる。

【００６９】次に、タイミングＴ４からＴ４．５までの
０．５Ｔの期間において、図７（ｄ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、すべてのボトムゲートラインＢＧＬに０
（Ｖ）を出力する。また、ドレインドライバ４は、すべ
てのドレインラインＤＬに＋１０（Ｖ）を出力する。こ
の期間において、すべての行のダブルゲートトランジス
タ１０がフォトセンス状態となる。

【００７０】次に、タイミングＴ４．５からＴ５までの
０．５Ｔの期間において、図７（ｅ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、１行目のボトムゲートラインＢＧＬを選
択して＋１０（Ｖ）を出力し、他のボトムゲートライン
ＢＧＬに０（Ｖ）を出力する。この期間において、１行
目のダブルゲートトランジスタ１０が第１または第２の
読み出し状態となり、２、３行目のダブルゲートトラン
ジスタ１０がフォトセンス状態のままとなる。

【００７１】ここで、１行目のダブルゲートトランジス
タ１０は、フォトセンス状態となっていたタイミングＴ
２からＴ４．５までの期間で十分な光が半導体層に照射
されていると、第２の読み出し状態となって半導体層内
にｎチャネルが形成されるため、対応するドレインライ
ンＤＬ上の電荷がディスチャージされる。一方、タイミ
ングＴ２からＴ４．５までの期間で十分な光が半導体層
に照射されていないと、第１の読み出し状態となって半
導体層内のｎチャネルがピンチオフされるため、対応す
るドレインラインＤＬ上の電荷はディスチャージされな
い。データドライバ４は、タイミングＴ４．５からＴ５
までの期間で各ドレインラインＤＬ上の電位を読み出
し、１行目のダブルゲートトランジスタ１０が検出した
画像データＤＡＴＡとしてコントローラに供給する。

【００７２】次に、タイミングＴ５からＴ５．５までの
０．５Ｔの期間において、図７（ｆ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、すべてのボトムゲートラインＢＧＬに０
（Ｖ）を出力する。また、ドレインドライバ４は、すべ
てのドレインラインＤＬに＋１０（Ｖ）を出力する。こ
の期間において、１行目のダブルゲートトランジスタ１
０が読み出しを終了した状態となり、２、３行目のダブ
ルゲートトランジスタ１０がフォトセンス状態となる。

【００７３】次に、タイミングＴ５．５からＴ６までの
０．５Ｔの期間において、図７（ｇ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、２行目のボトムゲートラインＢＧＬを選
択して＋１０（Ｖ）を出力し、他のボトムゲートライン
ＢＧＬに０（Ｖ）を出力する。この期間において、１行
目のダブルゲートトランジスタ１０が読み出しを終了し
た状態となり、２行目のダブルゲートトランジスタ１０
が第１または第２の読み出し状態となり、３行目のダブ
ルゲートトランジスタ１０がフォトセンス状態となる。

【００７４】ここで、２行目のダブルゲートトランジス
タ１０は、フォトセンス状態となっていたタイミングＴ
３からＴ５．５までの期間で十分な光が半導体層に照射
されていると、第２の読み出し状態となって半導体層内
にｎチャネルが形成されるため、対応するドレインライ
ンＤＬ上の電荷がディスチャージされる。一方、タイミ
ングＴ３からＴ５．５までの期間で十分な光が半導体層
に照射されていないと、第１の読み出し状態となって半
導体層内のｎチャネルがピンチオフされるため、対応す
るドレインラインＤＬ上の電荷はディスチャージされな
い。データドライバ４は、タイミングＴ５．５からＴ６
までの期間で各ドレインラインＤＬ上の電位を読み出
し、２行目のダブルゲートトランジスタ１０が検出した
画像データＤＡＴＡとしてコントローラに供給する。

【００７５】次に、タイミングＴ６からＴ６．５までの
０．５Ｔの期間において、図７（ｈ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、すべてのボトムゲートラインＢＧＬに０
（Ｖ）を出力する。また、ドレインドライバ４は、すべ
てのドレインラインＤＬに＋１０（Ｖ）を出力する。こ
の期間において、１、２行目のダブルゲートトランジス
タ１０が読み出しを終了した状態となり、３行目のダブ
ルゲートトランジスタ１０がフォトセンス状態となる。

【００７６】次に、タイミングＴ６．５からＴ７までの
０．５Ｔの期間において、図７（ｉ）に示すように、ト
ップゲートドライバ２は、すべてのトップゲートライン
ＴＧＬに−１５（Ｖ）を出力する。一方、ボトムゲート
ドライバ３は、３行目のボトムゲートラインＢＧＬを選
択して＋１０（Ｖ）を出力し、他のボトムゲートライン
ＢＧＬに０（Ｖ）を出力する。この期間において、１、
２行目のダブルゲートトランジスタ１０が読み出しを終
了した状態となり、３行目のダブルゲートトランジスタ
１０が第１または第２の読み出し状態となる。

【００７７】ここで、３行目のダブルゲートトランジス
タ１０は、フォトセンス状態となっていたタイミングＴ
４からＴ６．５までの期間で十分な光が半導体層に照射
されていると、第２の読み出し状態となって半導体層内
にｎチャネルが形成されるため、対応するドレインライ
ンＤＬ上の電荷がディスチャージされる。一方、タイミ
ングＴ４からＴ６．５までの期間で十分な光が半導体層
に照射されていないと、第１の読み出し状態となって半
導体層内のｎチャネルがピンチオフされるため、対応す
るドレインラインＤＬ上の電荷はディスチャージされな
い。データドライバ４は、タイミングＴ６．５からＴ７
までの期間で各ドレインラインＤＬ上の電位を読み出
し、３行目のダブルゲートトランジスタ１０が検出した
画像データＤＡＴＡとしてコントローラに供給する。

【００７８】こうしてドレインドライバ４から行毎に供
給された画像データＤＡＴＡに対して、コントローラが
所定の処理を行うことで、撮像対象物の画像データが生
成される。

【００７９】なお、フォトセンス時以外でも、例えば読
み出し後でもダブルゲートトランジスタ１０にはトップ
ゲート電極５０に−１５（Ｖ）、ボトムゲート電極４２
に０（Ｖ）が印加され、励起光に応じて電子−正孔対が
発生されるが、読み出し後に蓄積されたキャリアをリセ
ットにより吐出してからフォトセンスを開始するので、
フォトセンス時にダブルゲートトランジスタ１０で発生
した電子−正孔対は、所定期間中の光入射によるもので
あり、高い精度で撮像することができる。

【００８０】また、励起光に対して感度がよい半導体層
を適用した場合、フォトセンス期間が長いと暗くても明
るいときと同程度のキャリアを蓄積してしまうことがあ
るためフォトセンスの暗と明の電圧比が低くなってしま
うが、トップゲートドライバ２とボトムゲートドライバ
３の転送速度を制御することにより最適な電圧比になる
ようにフォトセンス時間を設定することができる。

【００８１】以上説明したように、この実施の形態にか
かる撮像装置では、撮像素子１のトップゲートラインＴ
ＧＬ及びボトムゲートラインＢＧＬを選択するためのト
ップゲートドライバ２及びボトムゲートドライバ３は、
コントローラから制御信号Ｔｃｎｔ、Ｂｃｎｔとして供
給される信号ＣＫ１、ＣＫ２の電圧レベルを各段ＲＳ
（１）〜ＲＳ（ｎ）の出力信号として出力することがで
きる。このため、撮像素子１に配置されたダブルゲート
トランジスタ１０の行数が多くなり、トップゲートドラ
イバ２及びボトムゲートドライバ３の段数が多くなって
も、後ろの方の段で出力信号のレベルが減衰してしまう
ことがない。

【００８２】また、トップゲートドライバ２及びボトム
ゲートドライバ３の各段ＲＳ（ｋ）（ｋ：１〜ｎの整
数）を構成するＴＦＴ２１のゲート電極にハイレベルの
信号が印加されるのは、それぞれの前段からハイレベル
の出力信号ＯＵＴｋ−１（但し、第１段ＲＳ（１）では
コントローラからのスタート信号ＩＮ）が供給されてい
るときだけである。すなわち、各段ＲＳ（ｋ）のＴＦＴ
２１は、出力信号をシフトさせるために特に必要な場合
以外、オン／オフ駆動されることはない。このため、各
段ＲＳ（ｋ）のＴＦＴ２１の閾値電圧特性の変動を極力
抑えることができ、閾値電圧特性の変動によるトップゲ
ートドライバ２及びボトムゲートドライバ３の誤動作を
抑えることができる。

【００８３】また、この実施の形態にかかる撮像装置で
適用されているトップゲートドライバ２及びボトムゲー
トドライバ３の各段ＲＳ（ｋ）を構成するＴＦＴ２１
は、前段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−１
（但し、１番目の段ＲＳ（１）ではコントローラからの
制御信号ＩＮ）によってオンされ、配線容量Ｃ２、Ｃ５
に電荷をチャージさせる。つまり、配線容量Ｃ２、Ｃ５
に電荷をチャージさせるために特別な制御信号をコント
ローラから供給する必要がなく、トップゲートドライバ
２及びボトムゲートドライバ３を外部のコントローラと
接続するための端子数を少なくすることができる。

【００８４】また、一旦配線容量Ｃ２、Ｃ５にチャージ
された電荷は、ＴＦＴ２１を介さずにＴＦＴ２７を介し
て排出されるので、配線容量Ｃ２、Ｃ５をディスチャー
ジの際に前段の出力信号ＯＵＴをハイレベルにさせるこ
とがない。

【００８５】さらに、この実施の形態にかかる撮像装置
では、撮像素子１を構成する素子は、ダブルゲートトラ
ンジスタ１０だけであるのに対して、トップゲートドラ
イバ２及びボトムゲートドライバ３を構成する素子は、
ＴＦＴ２１〜２３、２５〜２７だけである。ここで、Ｔ
ＦＴ２１〜２３、２５〜２７は、ダブルゲートトランジ
スタ１０のトップゲート電極（またはボトムゲート電
極）を除いた構造のものとすることができるので、トッ
プゲートドライバ２及びボトムゲートドライバ３は、撮
像素子１と同一の基板上に、同一のプロセスで形成する
ことができる。

【００８６】従って、撮像素子１、トップゲートドライ
バ２及びボトムゲートドライバ３を含む撮像装置を低コ
ストで製造することが可能になると共に、撮像素子１と
トップゲートドライバ２またはボトムゲートドライバ３
との間の接続不良が発生することを抑えることができ
る。さらには、トップゲートドライバ２及びボトムゲー
トドライバ３を別モジュールで製造して取り付けるより
も、撮像装置全体を薄型に形成することができる。

【００８７】本発明は、上記の実施の形態に限られず、
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について、説明する。

【００８８】上記の実施の形態では、トップゲートドラ
イバ２及びボトムゲートドライバ３は、各段が基本構成
としての６つのＴＦＴ２１〜２３、２５〜２７から構成
されるものとしていた。しかしながら、トップゲートド
ライバ２及びボトムゲートドライバ３は、この構成に限
られるものではない。トップゲートドライバ２及びボト
ムゲートドライバ３の他の構成例について、図８〜図１
４を参照して説明する。

【００８９】図８に示す構成では、トップゲートドライ
バ２またはボトムゲートドライバ３の各段（ｋ：１〜ｎ
の整数）は、基本構成としてのＴＦＴ２１〜２３、２５
〜２７に加えて、付加構成としてのＴＦＴ２４を有して
いる。ＴＦＴ２４は、ドレイン電極がＴＦＴ２５のソー
ス電極に接続され、ソース電極には定電圧Ｖｓｓが供給
されている。奇数番目の段ＲＳ（１）、ＲＳ（３）、…
…におけるＴＦＴ２４のゲート電極には、信号ＣＫ１の
レベルを反転した信号¬ＣＫ１（¬は、論理否定を表
す。以下、同じ）が供給され、偶数番目の段ＲＳ
（２）、ＲＳ（４）、……におけるＴＦＴ２４のゲート
電極には、信号ＣＫ２のレベルを反転した信号¬ＣＫ２
が供給される。同様に奇数番目の段ＲＳ（１）、ＲＳ
（３）、……におけるＴＦＴ２５のドレイン電極には、
信号ＣＫ１が供給され、偶数番目の段ＲＳ（２）、ＲＳ
（４）、……におけるＴＦＴ２４のドレイン電極には、
信号ＣＫ２が供給される。

【００９０】ＴＦＴ２４は、図９に示すように、信号Ｃ
Ｋ１がハイレベルからローレベルに変化したとき、すな
わち信号¬ＣＫ１がローレベルからハイレベルに変化す
るとオンし、ＴＦＴ２５のソース電極と接続されている
配線に形成された配線容量Ｃ１にチャージされた電荷を
強制的に排出させる。つまり、ＴＦＴ２４は、ＴＦＴ２
５からトップゲートラインＴＧＬまたはボトムゲートラ
インＢＧＬに出力されたハイレベルの出力信号ＯＵＴｋ
を迅速に定電圧Ｖｓｓに下げる機能を有している。この
ため、出力信号ＯＵＴｋのハイレベルからローレベルへ
の立ち下がりを鋭敏にすることができる。

【００９１】また図１０に示すように、付加構成として
のＴＦＴ３１を設けてもよい。ＴＦＴ３１は、ゲート電
極に基準電圧Ｖｄｄが印加され、ドレイン電極が配線容
量Ｃ２に接続され、ソース電極に定電圧Ｖｓｓが供給さ
れている。これにより、ＴＦＴ３１は、配線容量Ｃ６の
ディスチャージとともにオンし、配線容量Ｃ２、Ｃ５に
蓄積される電荷の量を調整して、配線容量Ｃ２、Ｃ５の
電位を安定させるものである。

【００９２】図１１に示す構成では、図１０のＴＦＴ３
１の替わりに抵抗素子３２を設けている。抵抗素子３２
は、十分な大きさの抵抗値を有しており、ＴＦＴ３１と
同様に、配線容量Ｃ２、Ｃ５に蓄積される電荷の量を調
整して、配線容量Ｃ２、Ｃ５の電位を安定させる機能を
有している。

【００９３】図１２、図１３に示す構成では、各段ＲＳ
（ｋ）（ｋ：１〜ｎの整数）においてそれぞれ図１０、
図１１に示す構成にＴＦＴ２４が付加されている。この
ため、図３に示すトップゲートドライバ２またはボトム
ゲートドライバ３の全体構成において、各段ＲＳ（１）
〜ＲＳ（ｎ）に信号ＣＫ１または信号ＣＫ２のレベルを
反転した信号¬ＣＫ１または¬ＣＫ２が適宜供給され
る。

【００９４】ここで、ＴＦＴ２４がなくても動作可能な
理由について説明する。ＴＦＴ２５のソース電極から出
力される信号ＣＫ１（またはＣＫ２）のレベルがローレ
ベルに変化すると、ハイレベル時にドレイン電極に接続
された配線に蓄積された電荷が強制的にディスチャージ
されることはないものの、出力信号ＯＵＴｋのレベル
は、信号ＣＫ１のローレベルまで変化することができ
る。すなわち、出力信号ＯＵＴｋのレベルをローレベル
までに変化させるための時間は、図８、図１２、図１３
の例に比べてかかるものの、一定時間の間で出力信号Ｏ
ＵＴｋのレベルをローレベルに変化させることができる
ことによるものである。また上述した各実施の形態で
は、例えば、図１４に示すように、ＴＦＴ２３の替わり
に抵抗素子３３を設けてもよい。

【００９５】また、上記の実施の形態では、ｎ番目の段
ＲＳ（ｎ）の出力信号ＯＵＴｎを１番目の段ＲＳ（１）
のＴＦＴ２７のゲート電極に供給し、これによって配線
容量Ｃ２、Ｃ５に蓄積された電荷をディスチャージさせ
ていた。しかしながら、１番目の段ＲＳ（１）のＴＦＴ
２７のゲート電極には、コントローラから所定のタイミ
ングで制御信号を供給するものとしてもよい。これによ
り、１垂直期間中の最後の水平期間から次の垂直期間の
最初の水平期間に至るまでの時間を任意に設定すること
が可能となる。

【００９６】また、上記の実施の形態では、図６のタイ
ミングチャートで示したように、１垂直期間が開始する
とコントローラからハイレベルのスタート信号ＩＮをト
ップゲートドライバ２（またはボトムゲートドライバ
３）の１番目の段ＲＳ（１）に供給するものとしてい
た。しかしながら、この場合におけるスタート信号ＩＮ
は、ｎ番目の段ＲＳ（ｎ）から出力される出力信号ＯＵ
Ｔｎと同じである。従って、トップゲートドライバ２
（またはボトムゲートドライバ３）を連続駆動させる場
合には、図１５に示すように、１番最初にイニシャルパ
ルスとしてハイレベルのスタート信号ＩＮを供給する以
外は、ｎ番目の段ＲＳ（ｎ）からの出力信号ＯＵＴｎを
１番目の段ＲＳ（１）に供給するものとしてもよい。こ
の場合、一番最初のスタート信号ＩＮにより、出力信号
ＯＵＴｎがハイレベルになるが、このタイミングではド
レインラインＤＬにプリチャージ電圧が供給されていな
いので特に問題ない。

【００９７】また、トップゲートドライバ２（またはボ
トムゲートドライバ３）を１度のみ駆動させる場合に
は、図１６に示すように、コントローラからの制御信号
Ｔｃｎｔにｎ番目の段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５
のディスチャージ用の信号φを付加し、ハイレベルの出
力信号ＯＵＴｎが出力された後、信号φによりｎ番目の
段ＲＳ（ｎ）の配線容量Ｃ２、Ｃ５をディスチャージし
てもよい。

【００９８】また、上記の実施の形態では、トップゲー
トドライバ２の奇数番目の段ＲＳ（１），ＲＳ（３），
・・・には信号ＣＫ１、¬ＣＫ１を、偶数番目の段ＲＳ
（２），ＲＳ（４），・・・には信号ＣＫ２、¬ＣＫ２
をそれぞれコントローラから供給するものとしていた。
しかしながら、トップゲートドライバ２の場合は、ボト
ムゲートドライバ３と異なり、信号ＣＫ１、ＣＫ２を１
水平期間の全体でハイレベルとさせることができる。す
ると、信号ＣＫ２は信号¬ＣＫ１と、信号¬ＣＫ２は信
号ＣＫ１とそれぞれ等価なものとなる。従って、偶数番
目の段ＲＳ（２），ＲＳ（４），・・・には信号¬ＣＫ
１、ＣＫ１をコントローラから供給するものとしてもよ
い。

【００９９】また、上記の実施の形態では、図３、図５
に示す構成のシフトレジスタを、撮像素子１を駆動する
ためのトップゲートドライバ２またはボトムゲートドラ
イバ３として適用した場合を説明した。しかしながら、
このような構成のシフトレジスタは、複数の画素が配置
された任意の撮像素子または表示素子について、画素を
行毎に選択するドライバとして適用することができる。
さらには、このような構成のシフトレジスタは、撮像素
子または表示素子を駆動するためのドライバとしてだけ
ではなく、直列のデータを並列のデータに変換する場合
などの他の用途にも適用することができる。

【０１００】上記シフトレジスタをデジタルスチルカメ
ラの液晶表示装置のゲートドライバに適用した例を以下
に説明する。

【０１０１】図１７は、この実施の形態にかかるデジタ
ルスチルカメラの外観を示す斜視図である。図示するよ
うに、このデジタルスチルカメラは、カメラ本体部１０
１とレンズユニット部１０２とから構成されている。

【０１０２】カメラ本体部１０１は、その正面に表示部
１１０と、モード設定キー１１２ａとを備える。モード
設定キー１１２ａは、画像を撮影し、後述する画像メモ
リに記録する撮影モードと、記録された画像を再生する
再生モードとの切り換えを行うためのキーである。表示
部１１０は、液晶表示装置によって構成され、撮影モー
ド時には撮影前にレンズで捉えている画像を表示する
（モニタリングモード）ためのビューファインダとして
機能し、再生モード時には記録された画像を表示するた
めのディスプレイとして機能する。表示部１１０の構成
については、詳しく後述する。

【０１０３】カメラ本体部１０１は、また、その上面に
電源キー１１１と、シャッターキー１１２ｂと、「＋」
キー１１２ｃと、「−」キー１１２ｄと、シリアル入出
力端子１１３とを備える。電源キー１１１は、スライド
操作することによって、デジタルスチルカメラの電源を
オン／オフするためのキーである。

【０１０４】シャッターキー１１２ｂは、撮影モード時
に画像の記録を指示すると共に、再生モード時に選択内
容の決定を指示するためのキーである。「＋」キー１１
２ｃ及び「−」キー１１２ｄは、再生モード時に画像メ
モリに記録されている画像データから表示部１１０に表
示するための画像データを選択したり、記録／再生時の
条件設定のために用いられる。シリアル入出力端子１１
３は、外部の装置（パーソナルコンピュータ、プリンタ
など）との通信を行うためのケーブルを挿入するための
端子である。

【０１０５】レンズユニット部１０２は、撮影すべき画
像を結像するレンズを図の背面側に備える。レンズユニ
ット部２は、カメラ本体部１０１に結合した軸にを中心
に上下方向に３６０°回動可能に取り付けられている。

【０１０６】図１８は、図１７のデジタルスチルカメラ
の回路構成を示すブロック図である。図示するように、
このデジタルスチルカメラの回路は、表示部１１０と、
キー入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ
と、マトリクス状に複数の撮像画素が配列され、受光し
た光の強度によって電荷を蓄積するＣＣＤ（Charge Cou
pled Device）１２１と、サンプルホールド回路１２２
と、Ａ／Ｄ変換器１２３と、垂直ドライバ１２４と、タ
イミングジェネレータ１２５と、カラープロセス回路１
２６と、ＤＭＡコントローラ１２７と、ＤＲＡＭ１２８
と、記録用メモリ１３０と、キー入力部１１２ａ、１１
２ｂ、１１２ｃ、１１２ｄからのコマンドに従ってに格
納されたプログラムを実行し、デジタルスチルカメラの
各回路部を制御するＣＰＵ（Central Processing Uni
t）３１と、画像圧縮伸長回路１３２と、ＶＲＡＭコン
トローラ１３３と、ＶＲＡＭ１３４と、デジタルビデオ
エンコーダ１３５と、シリアル入出力端子１１３とを備
える。

【０１０７】撮影モードにおける上記回路の動作状態を
説明する。撮影モードには２つの動作モードがあり、撮
影した画像を表示部１１０にて表示するモニタリングモ
ードと、撮影した画像を画像データとして記録する画像
記録モードと、に分けられる。

【０１０８】モニタリングモードでは、ＣＰＵ１３１が
予め設定された撮像周期毎にタイミングジェネレータ１
２５及びカラープロセス回路１２６を制御によりＣＣＤ
１２１を駆動し、ＣＣＤ１２１は垂直ドライバ１２４か
ら出力された駆動信号Ｓｐに基づいて撮影した画像の光
量に応じて変換された電気信号Ｓｅをサンプルホールド
回路１２２に順次出力する。サンプルホールド回路１２
２は、この電気信号Ｓｅのうちの実効部分Ｓｅ’をＡ／
Ｄ変換器１２３に出力する。Ａ／Ｄ変換器１２３は実効
部分Ｓｅ’をデジタルデータＳｄに変換し、カラープロ
セス回路１２６に出力し、カラープロセス回路１２６は
デジタルデータＳｄから輝度／色差デジタルデータであ
るＹＵＶデータをＤＭＡコントローラ１２７に出力す
る。ＤＭＡコントローラ１２７は、ＹＵＶデータをＤ
ＲＡＭ１２８に記録・更新する。

【０１０９】ＣＰＵ１３１は、ＤＭＡコントローラ１２
７から転送された１フレーム分のＹＵＶデータをＤＲＡ
Ｍ１２８から読み出し、ＶＲＡＭコントローラ１３３を
介してＶＲＡＭ１３４に書き込む。また、デジタルビデ
オエンコーダ１３５は、一定周期毎にＶＲＡＭコントロ
ーラ１３３を介してＶＲＡＭ１３４より１フレーム分の
ＹＵＶデータを線順次で読み出してアナログビデオ信号
Ｓａを生成し、表示部１１０に出力する。シリアル入出
力端子１１３は、ＣＰＵ１３１が外部機器とデータのシ
リアル転送を行うための入出力端子である。

【０１１０】キー入力部１１２ａ、１１２ｂ、１１２
ｃ、１１２ｄは、それぞれカメラ本体部１０１に配され
たモード設定キー１１２ａ、シャッターキー１１２ｂ、
「＋」キー１１２ｃ及び「−」キー１１２ｄから構成さ
れ、これらの各キーからの入力に従ったコマンドをＣＰ
Ｕ１３１に投入する。

【０１１１】以下に、画像記録モードを説明する。まず
ＣＣＤ１２１がサンプルホールド回路１２２に電気信号
Ｓｅが出力し続けている状態で操作者がデジタルスチル
カメラのシャッターキー１１２ｂを押すことにより、Ｃ
ＰＵ１３１がタイミングジェネレータ１２５及びカラー
プロセス回路１２６を制御して転送動作が停止される。
そして、最後に転送された１フレーム分の電気信号Ｓｅ
はモニタリングモードと同様に、サンプルホールド回路
１２２、Ａ／Ｄ変換器１２３、及びカラープロセス回
路１２６を介してＹＵＶデータに変換される。ＣＰＵ１
３１は、このＹＵＶデータをＤＭＡコントローラ１２７
を介して所定のフォーマットで読み出し、画像圧縮伸長
回路１３２に入力し圧縮させる。圧縮されたデータは、
記録用メモリ１３０で保存される。この保存が終了後、
ＣＰＵ１３１は、タイミングジェネレータ１２５及びカ
ラープロセス回路１２６を再び起動し、モニタリングモ
ードに自動的に戻る。

【０１１２】再生モードでは、キー入力部１１２ａ、１
１２ｂ、１１２ｃ、１１２ｄでの操作に応じて、記録用
メモリ１３０で保存された圧縮データを画像圧縮伸長回
路１３２で伸長し、この圧縮を解凍された１フレーム分
のＹＵＶデータを画像圧縮伸長回路１３２から読み出
し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３
４に書き込む。ＶＲＡＭ１３４に書き込まれた１フレ
ーム分のＹＵＶデータは、ビデオエンコーダ１３５で線
順次で読み出して変換され、アナログビデオ信号Ｓａと
して表示部１１０に出力される。また画像記録モードで
撮影が終了直後に再生モードに切り替わり、表示部１１
０が撮影した１フレーム分の画像を表示するように設定
してもよい。

【０１１３】図１９は、図１７、図１８の表示部１１０
の構成を示すブロック図である。表示部１１０は、液晶
表示装置によって構成されるもので、クロマ回路２１１
と、位相比較器２１２と、レベルシフタ２１３と、液晶
コントローラ１０１と、液晶パネル２０２と、ゲートド
ライバ２０３と、ドレインドライバ２０４とを備える。

【０１１４】モニタリングモード及び画像記録モードの
いずれにおいても、クロマ回路２１１はデジタルビデオ
エンコーダ１３５のアナログビデオ信号Ｓａからアナロ
グＲＧＢ信号Ｓ_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１を生成する。この
とき、アナログビデオ信号Ｓ _Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１は、
液晶パネル２０２の視覚特性に合わせてガンマ補正が行
われている。レベルシフタ２１３は、液晶を交流駆動す
るため、及び明るさを調整するためクロマ回路２１１で
生成されたアナログＲＧＢ信号Ｓ_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１
の極性を１ラインまたは１フレーム毎に反転し、且つ振
幅の制御を行い、レベルシフト処理されたアナログＲＧ
Ｂ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２を出力する。

【０１１５】液晶コントローラ１０１は、発振回路を内
蔵し、クロマ回路２１１がアナログビデオ信号Ｓａから
同期分離処理により生成した垂直同期信号ＶＤが入力さ
れることにより垂直方向の同期をとり、水平同期信号Ｈ
Ｄと位相比較信号ＣＫＨによる位相比較器出力によりＰ
ＬＬ（Phase Locked Loop）を構成して水平方向の同期
をとる。そして、液晶コントローラ１０１は、極性反転
制御用信号ＣＫＦをレベルシフタ２１３に出力し、ドレ
インドライバ２０４に制御信号群ＤＣＮＴを出力し、ゲ
ートドライバ２０３に制御信号群ＧＣＮＴを出力する。

【０１１６】液晶パネル２０２は、ｍ×ｎ個の画素によ
って構成されるアクティブマトリクス駆動のものであ
り、一対の基板間に液晶を封入することによって構成さ
れている。液晶パネル２０２の一方の基板には、クロマ
回路２１１で生成され、ＡＣレベル増幅及びＤＣレベル
増幅されたコモン電圧Ｖ_ＣＯＭ（Ｖ_ＣＯＭはその値を経
時的に変位しても可）が印加されている共通電極が形成
され、液晶パネル２０２の他方の基板には、画素に対応
する画素電極と半導体層がアモルファスシリコンまたは
ポリシリコンからなる薄膜トランジスタ（ＴＦＴ）２０
２ａとがマトリクス状に配置されており、画素電極の間
にはｎ本のゲートラインＧＬ１〜ＧＬｎとｍ本のドレイ
ンラインＤＬ１〜ＤＬｍとがそれぞれ平行に形成されて
いる。そして、ゲートラインＧＬ１〜ＧＬｎと平行して
キャパシタラインＣＬ１〜ＣＬｎが設けられている。

【０１１７】液晶パネル２０２の１画素分の等価回路を
図１９に示す。ＴＦＴ２０２ａのゲートはゲートライン
ＧＬに、ドレインはドレインラインＤＬに、ソースは画
素電極にそれぞれ接続され、画素容量２０２ｂは、画素
電極、共通電極及びその間の液晶とで構成される。ドレ
インラインＤＬ上の表示信号は、選択されているゲート
ラインＧＬに対応するＴＦＴ１０２を介して画素容量２
０２ｂに書き込まれる。画素容量２０２ｂに書き込まれ
た表示信号に従って液晶の配向状態が制御され、液晶を
透過する光の量が変化することによって画像が表示され
る。キャパシタ２０２ｃは、キャパシタラインＣＬ１〜
ＣＬｎ、それに重なるゲート絶縁膜及び画素電極から構
成され、キャパシタラインＣＬ１〜ＣＬｎには、キャパ
シタ電圧Ｖ_ＣＳが常時印加されている。そして全ての共
通電極にはライン毎に可変のコモン電圧Ｖ_ＣＯＭが常時
印加されている。

【０１１８】ゲートドライバ２０３は、上記実施の形態
に示すｎ段構成のシフトレジスタによって構成され、コ
ントローラ１０１から供給される制御信号群ＧＣＮＴ中
の信号ＣＫ１、ＣＫ２及びｓｔａｒｔ信号ＩＮに従っ
て、ゲートラインＧＬ１〜ＧＬｎのいずれかを順次選択
して、アクティブ（ハイレベル）にする。

【０１１９】ドレインドライバ２０４は、シフトレジス
タと、レベルシフタと、サンプルホールドバッファー
と、マルチプレクサーとから構成される。

【０１２０】ドレインドライバ２０４のシフトレジスタ
は、液晶パネル２０２の水平方向の画素数に対応するｍ
段構成のもので、制御信号群ＤＣＮＴのうちのクロック
信号、反転クロック信号及びスタート信号が入力されて
アナログＲＧＢ信号のサンプリングを行うためのサンプ
リング信号を生成する。レベルシフタは、サンプリング
信号をサンプルホールドバッファーの動作レベルに変換
するための回路である。マルチプレクサーは、制御信号
群ＤＣＮＴのうちの配列信号に基づいてレベルシフタ２
１３からのアナログビデオ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２
を各ラインの画素のＲＧＢ配列に応じた順番に整列させ
て出力する。サンプルホールドバッファーは、レベルシ
フタからのサンプリング信号に基づいてアナログビデオ
信号Ｓ_Ｒ _２，Ｓ_Ｇ２，Ｓ_Ｂ２をバッファで増幅してドレ
インラインＤＬ１〜ＤＬｍに出力する。

【０１２１】以下、この実施の形態にかかるデジタルス
チルカメラの動作について、説明する。

【０１２２】モード設定キー１１２ａの操作により、デ
ジタルスチルカメラのモードが撮影モード（モニタリン
グモード及び画像記録モード）に設定されている場合に
は、レンズによって結像された画像に応じてＣＣＤ１２
１の各画素が蓄積した電荷に対応する電気信号Ｓｅが垂
直ドライバ１２４から供給される駆動信号に従ってサン
プルホールド回路１２２に順次入力され、実効部分のア
ナログ電気信号Ｓｅ’としてＡ／Ｄ変換器１２３に入力
される。読み出された撮像信号Ｓｅは、を介してＡ／Ｄ
変換器１２３に供給され、デジタルの画像データＳｄに
変換されてカラープロセス回路１２６に供給される。

【０１２３】カラープロセス回路１２６はデジタルデー
タＳｄから輝度／色差デジタルデータであるＹＵＶデー
タをＤＭＡコントローラ１２７に出力し、ＤＭＡコント
ローラ１２７は、ＹＵＶデータをＤＲＡＭ１２８に記
録・更新する。ＣＰＵ１３１は、ＤＭＡコントローラ１
２７から転送された１フレーム毎のＹＵＶデータをＤＲ
ＡＭ１２８から読み出し、ＶＲＡＭコントローラ１３３
を介してＶＲＡＭ１３４に書き込む。そして、デジタル
ビデオエンコーダ１３５は、一定周期毎にＶＲＡＭコン
トローラ１３３を介してＶＲＡＭ１３４より１フレーム
分のＹＵＶデータを線順次で読み出してアナログビデオ
信号Ｓａを生成し、表示部１１０に出力し、表示部１１
０で表示される。

【０１２４】ここで、シャッターキー１１２ｂが操作さ
れると、ＣＰＵ１３１からの指示に従ってＣＰＵ１３１
がタイミングジェネレータ１２５及びカラープロセス回
路１２６を制御して転送動作が停止される。そして、最
後に転送された１フレーム分の電気信号Ｓｅが、サンプ
ルホールド回路１２２、Ａ／Ｄ変換器１２３、及びカラ
ープロセス回路１２６を介してＹＵＶデータに変換され
る。ＹＵＶデータは、ＤＭＡコントローラ１２７を介し
て所定のフォーマットで読み出し、画像圧縮伸長回路１
３２に入力し圧縮され、記録用メモリ１３０で保存され
る。

【０１２５】一方、モード設定キー１１２ａの操作によ
り、デジタルスチルカメラのモードが再生モードに設定
されている場合には、ＣＰＵ１３１は、「＋」キー１１
２ｃまたは「−」キー１１２ｄの操作によって指示され
た圧縮画像データを記録用メモリ１３０から読み出し、
画像圧縮伸長回路１３２で伸長され、ＶＲＡＭコントロ
ーラ１３３の制御によりＶＲＡＭ１３４に書き込まれ
る。この書き込まれたＹＵＶデータは、デジタルビデオ
エンコーダによりアナログ化され、アナログ信号Ｓａと
して表示部１１０に出力される。

【０１２６】アナログビデオ信号Ｓａはクロマ回路２１
１に入力され、ガンマ補正されたアナログビデオ信号Ｓ
_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１、垂直同期信号ＶＤ及び水平同期
信号ＨＤに分離される。位相比較器２１２は、クロマ回
路２１１からの水平同期信号ＨＤ及び液晶コントローラ
１０１からの位相比較信号ＣＫＨにより水平方向のタイ
ミングを測り液晶コントローラ１０１に出力する。液晶
コントローラ１０１は、これらの信号に応じて、ドレイ
ンドライバ２０４に制御信号群ＤＣＮＴを出力するとと
もに、ゲートドライバ２０３に制御信号群ＧＣＮＴを出
力する。液晶コントローラ１０１からの極性反転制御用
信号ＣＫＦに基づき、クロマ回路２１１から出力された
アナログビデオ信号Ｓ_Ｒ１，Ｓ_Ｇ１，Ｓ_Ｂ１は、レベル
シフタ２１３で１ラインまたは１フレーム毎に極性反転
される。この適宜反転されたアナログビデオ信号
Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２は、制御信号群ＤＣＮＴに応じ
てドレインドライバ２０４に入力される。

【０１２７】コントローラ１０１が生成した制御信号群
ＧＣＮＴ中のｓｔａｒｔ信号ＩＮがゲートドライバ２０
３に供給されることによって、ゲートドライバ２０３が
動作を開始する。

【０１２８】液晶コントローラ１０１からは、クロック
信号が順次供給され、このとき、ゲートラインＧＬ１本
毎に出力されるスタート信号により各段にサンプリング
信号が転送される。転送されたサンプリング信号は、レ
ベルシフタにより動作レベルに変換し、順次出力され
る。アナログビデオ信号Ｓ_Ｒ２，Ｓ_Ｇ２，Ｓ_Ｂ２は、マ
ルチプレクサーにパラで入力され、制御信号群ＤＣＮＴ
のうちの配列信号に基づいて各ラインの画素のＲＧＢ配
列に応じた順番に整列させて出力される。マルチプレク
サーから出力されたアナログビデオ信号Ｓ_Ｒ２，
Ｓ_Ｇ２，Ｓ_Ｂ２は、レベルシフタからのサンプリング信
号に応じてサンプルホールドバッファー内で順次サンプ
リングされ、内部のバッファーを介してドレインライン
ＤＬ１〜ＤＬｍにパラ出力される。

【０１２９】ドレインラインＤＬ１〜ＤＬｍにそれぞれ
供給された表示信号は、ゲートドライバ２０３による選
択に従ってオンされているＴＦＴ２０２ａを介して画素
容量２０２ｂに、１水平期間の間で書き込まれる。

【０１３０】表示部１１０は、以上のような動作を繰り
返すことによって、液晶パネル２０２の各画素の画素容
量２０２ｂに表示信号を書き込んでいく。この表示信号
に応じて液晶の配向状態が変化し、「暗」または「明」
で各画素が表されている画像が液晶パネル２０２に表示
される。

【０１３１】

【発明の効果】以上説明したように、本発明によれば、
信号レベルを減衰させることなく、出力信号をシフトし
ていくことが可能となる。また、各段を構成するトラン
ジスタの第１のトランジスタは、所定レベルの信号を出
力信号として出力する場合以外にオン／オフ駆動される
ことがないので、長時間使用した場合の閾値電圧特性の
変動が少ない。このため、長時間使用しても誤動作が生
じる確率を小さく抑えることができ、信頼性の高いもの
とすることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる撮像装置の構成を
示すブロック図である。

【図２】撮像素子を構成するダブルゲートトランジスタ
の断面図である。

【図３】（ａ）〜（ｆ）は、撮像素子を構成するダブル
ゲートトランジスタの駆動原理を説明する模式図であ
る。

【図４】トップゲートドライバ（またはボトムゲートド
ライバ）の全体構成を示すブロック図である。

【図５】トップゲートドライバ（またはボトムゲートド
ライバ）の各段の回路構成を示す図である。

【図６】トップゲートドライバ（またはボトムゲートド
ライバ）の動作を示すタイミングチャートである。

【図７】（ａ）〜（ｉ）は、この実施の形態にかかる撮
像装置の動作を説明する模式図である。

【図８】トップゲートドライバ（またはボトムゲートド
ライバ）の各段の他の回路構成を示す図である。

【図９】図８に示すトップゲートドライバ（またはボト
ムゲートドライバ）の動作を示すタイミングチャートで
ある。

【図１０】トップゲートドライバ（またはボトムゲート
ドライバ）の各段の他の回路構成を示す図である。

【図１１】トップゲートドライバ（またはボトムゲート
ドライバ）の各段の他の回路構成を示す図である。

【図１２】トップゲートドライバ（またはボトムゲート
ドライバ）の各段の他の回路構成を示す図である。

【図１３】トップゲートドライバ（またはボトムゲート
ドライバ）の各段の他の回路構成を示す図である。

【図１４】トップゲートドライバ（またはボトムゲート
ドライバ）の各段の他の回路構成を示す図である。

【図１５】トップゲートドライバ（またはボトムゲート
ドライバ）の他の全体構成を示すブロック図である。

【図１６】トップゲートドライバ（またはボトムゲート
ドライバ）の他の全体構成を示すブロック図である。

【図１７】液晶表示素子を備えたデジタルスチルカメラ
を示す斜視図である。

【図１８】図１７のデジタルスチルカメラの構成を示す
ブロック図である。

【図１９】図１８の表示部を示す回路図である。

【符号の説明】

１…撮像素子、２…トップゲートドライバ、３…ボトム
ゲートドライバ、４…ドレインドライバ、１０…ダブル
ゲートトランジスタ、２１〜２７…ＴＦＴ（基本構
成）、３１…ＴＦＴ（付加構成）、３２…抵抗素子（付
加構成）、ＲＳ（１）〜ＲＳ（ｎ）…段、ＴＧＬ…トッ
プゲートライン、ＢＧＬ…ボトムゲートライン、ＤＬ…
ドレインライン、ＧＬ…グラウンドライン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 19/00 Ｇ１１Ｃ 19/00 Ｇ

Claims

【特許請求の範囲】

【請求項１】複数の段からなるシフトレジスタであっ
て、前記シフトレジスタの各段は、前の段から所定レベルの出力信号が制御端子に供給され
ることによってオンし、前の段から電流路の一端に供給
された所定レベルの信号を電流路の他端に出力する第１
のトランジスタと、前記第１のトランジスタの制御端子の電流路の他端と制
御端子との間の容量に蓄積された電荷によってオンし、
負荷を介して電流路の一端に供給される信号を電流路の
他端から放出する第２のトランジスタと、前記第１のトランジスタの制御端子の電流路の他端と制
御端子との間の容量に蓄積された電荷によってオンし、
外部から電流路の一端に供給される第１または第２の信
号を当該段の出力信号として電流路の他端から出力する
第３のトランジスタと、前記第２のトランジスタがオフしているときに負荷を介
して制御端子に供給される信号によってオンし、外部か
ら電流路の一端に供給される定電圧の信号を当該段の出
力信号として電流路の他端から出力する第４のトランジ
スタと、次の段から所定レベルの出力信号が制御端子に供給され
ることによってオンし、前記第１のトランジスタの電流
路の他端と前記第２、第３のトランジスタの制御端子と
の間に形成された容量に蓄積された電荷を排出させる第
５のトランジスタとを備えることを特徴とするシフトレ
ジスタ。
【請求項２】前記シフトレジスタの各段は、制御端子に
供給される第１または第２の信号のレベルを反転した信
号によってオンし、前記第３のトランジスタの電流路の
他端から出力された出力信号を放出させる第６のトラン
ジスタをさらに備えることを特徴とする請求項１に記載
のシフトレジスタ。
【請求項３】前記シフトレジスタの各段は、前記第１の
トランジスタの電流路の他端と前記第２のトランジスタ
の制御端子との間に、前記容量に蓄積される電荷の量を
調整するための負荷素子をさらに備えることを特徴とす
る請求項１または２に記載のシフトレジスタ。
【請求項４】前記シフトレジスタの奇数番目の段には、
第１、第２の信号のうちの第１の信号が外部から供給さ
れ、前記シフトレジスタの偶数番目の段には、第１、第２の
信号のうちの第２の信号が外部から供給され、第１、第２の信号はそれぞれ、前記シフトレジスタの出
力信号をシフトしていくタイムスロットのうちの所定期
間、タイムスロット毎に交互にハイレベルとなることを
特徴とする請求項１乃至３のいずれか１項に記載のシフ
トレジスタ。
【請求項５】前記第１のトランジスタの電流路の一端及
び制御端子は各段毎に互いに接続されていることを特徴
とする請求項１乃至４のいずれか１項に記載のシフトレ
ジスタ。
【請求項６】前記複数の段のそれぞれを構成する各トラ
ンジスタは、同一のチャネル型の電界効果トランジスタ
であることを特徴とする請求項１乃至５のいずれか１項
に記載のシフトレジスタ。
【請求項７】複数の段からなるシフトレジスタであっ
て、前記シフトレジスタの各段は、前の段から所定レベルの出力信号が供給されることによ
ってオンし、内部に電荷を蓄積させることにより、所定
レベルの信号を当該段の出力信号として出力させる第１
のトランジスタと、次の段からの出力信号によってオンし、前記第１のトラ
ンジスタがオンしていたときに蓄積された電荷を放出さ
せる第２のトランジスタとを備えることを特徴とするシ
フトレジスタ。
【請求項８】前記シフトレジスタの各段は、前記シフト
レジスタの出力信号をシフトしていくタイムスロットの
うちの所定期間、タイムスロット毎に交互にハイレベル
となる第１または第２の信号のうち、奇数番目の段では
第１の信号を、偶数番目の段では第２の信号がそれぞれ
供給され、前記第１のトランジスタは、供給された第１または第２
の信号を当該段の出力信号として出力させることを特徴
とする請求項７に記載のシフトレジスタ。
【請求項９】複数の段からなり、出力信号をシフトさせ
ることによって所定レベルの信号を各段から順次出力す
るドライバと、前記ドライバの各段から出力された出力
信号によって選択される複数の画素によって構成された
駆動素子とを備え、前記ドライバの各段は、前の段から所定レベルの出力信号が制御端子に供給され
ることによってオンし、前の段から電流路の一端に供給
された所定レベルの信号を電流路の他端に出力する第１
のトランジスタと、前記第１のトランジスタの制御端子の電流路の他端と制
御端子との間の容量に蓄積された電荷によってオンし、
負荷を介して電流路の一端に供給される信号を電流路の
他端から放出する第２のトランジスタと、前記第１のトランジスタの制御端子の電流路の他端と制
御端子との間の容量に蓄積された電荷によってオンし、
外部から電流路の一端に供給される第１または第２の信
号を当該段の出力信号として電流路の他端から出力する
第３のトランジスタと、前記第２のトランジスタがオフしているときに負荷を介
して制御端子に供給される信号によってオンし、外部か
ら電流路の一端に供給される定電圧の信号を当該段の出
力信号として電流路の他端から出力する第４のトランジ
スタと、次の段から所定レベルの出力信号が制御端子に供給され
ることによってオンし、前記第１のトランジスタの電流
路の他端と前記第２、第３のトランジスタの制御端子と
の間に形成された容量に蓄積された電荷を排出させる第
５のトランジスタとを備えることを特徴とする電子装
置。
【請求項１０】前記ドライバの奇数番目の段には、第
１、第２の信号のうちの第１の信号が外部から供給さ
れ、前記ドライバの偶数番目の段には、第１、第２の信号の
うちの第２の信号が外部から供給され、第１、第２の信号はそれぞれ、前記ドライバの出力信号
をシフトしていくタイムスロットのうちの所定期間、タ
イムスロット毎に交互にハイレベルとなることを特徴と
する請求項９に記載の電子装置。
【請求項１１】前記第１のトランジスタの電流路の一端
及び制御端子は各段毎に互いに接続されていることを特
徴とする請求項９または１０に記載の電子装置。
【請求項１２】前記駆動素子は、撮像素子であることを
特徴とする請求項９乃至１１のいずれか１項に記載の電
子装置。
【請求項１３】前記撮像素子は、複数の画素を備え、各
画素は、励起光によりキャリアを生成する半導体層と、前記半導体層の各々の両端にそれぞれ設けられたソー
ス、ドレイン電極と、第１ゲート絶縁膜を介して前記半導体層の一方側に設け
られた第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層の他方側に設け
られた第２ゲート電極と、を備えることを特徴とする請求項１２に記載の電子装
置。
【請求項１４】前記駆動素子は、液晶表示素子であるこ
とを特徴とする請求項９乃至１１のいずれか１項に記載
の電子装置。