JP4956091B2 - シフトレジスタ及び電子装置 - Google Patents

Description

本発明は、シフトレジスタ、及びこのシフトレジスタをドライバとして用いた表示装置、撮像装置などの電子装置に関する。

ＴＦＴ液晶表示装置などのアクティブマトリクス型の液晶表示装置では、マトリクス状に配列された表示画素を１ラインずつ選択し、選択した画素の画素容量に表示データを書き込むことによって所望の表示を得ている。このラインを選択するためのドライバとしては、一般に、外部からの制御信号に従って出力信号を順次シフトしていくシフトレジスタが用いられている。

特開２０００−３５７７２号公報は、このようなシフトレジスタを開示している。図２７は、上記公報が開示するシフトレジスタの回路構成を示す図である。図示するように、このシフトレジスタは、ｎ個の段ＲＳ（１）〜ＲＳ（ｎ）から構成され、段ＲＳ（１）〜ＲＳ（ｎ）のそれぞれが５個のＴＦＴ１０１〜１０５によって構成されている。ＴＦＴ１０１〜１０５は、いずれもｎチャネル型の電界効果トランジスタである。

次に、このシフトレジスタの動作を、図２８のタイミングチャートを参照して説明する。まず、タイミングＴ０からＴ１までの間でスタート信号Ｄｓｔがハイレベルとなり、制御信号φ１がハイレベルとなる。この間に、１番目の段ＲＳ（１）のＴＦＴ１０１がオンし、そのノードＡ１に電荷が蓄積される。これにより、ＴＦＴ１０２、１０５がオンし、ＴＦＴ１０５がオンしたことでＴＦＴ１０３のゲート電圧がローレベルに変化し、ＴＦＴ１０３がオフする。

次に、タイミングＴ１においてクロック信号ＣＫ１がハイレベルに変化すると、この信号のレベルがほぼそのまま、１番目の段ＲＳ（１）の出力信号ＯＵＴ１として出力される。タイミングＴ１からＴ２の間でハイレベルの出力信号ＯＵＴ１が２番目の段ＲＳ（２）のＴＦＴ１０１に供給され、制御信号φ２がハイレベルとなることにより、今度は２番目の段ＲＳ（２）のノードＡ２に電荷が蓄積され、ＴＦＴ１０２、１０５がオンし、ＴＦＴ１０３がオフする。

次に、タイミングＴ２においてクロック信号ＣＫ２がハイレベルに変化すると、この信号のレベルがほぼそのまま、２番目の段ＲＳ（２）の出力信号ＯＵＴ２として出力される。タイミングＴ２からＴ３の間でハイレベルの出力信号ＯＵＴ２が３番目の段ＲＳ（３）のＴＦＴ１０１に供給され、制御信号φ１がハイレベルとなることにより、今度は３番目の段ＲＳ（３）のノードＡ３に電荷が蓄積され、ＴＦＴ１０２、１０５がオンし、ＴＦＴ１０３がオフする。

また、この間にハイレベルとなった制御信号φ１により、１番目の段ＲＳ（１）のノードＡ１に蓄積された電荷が放出され、ＴＦＴ１０２、１０５がオフし、ＴＦＴ１０３がオンする。この後１番目の段ＲＳ（１）のノードＡ１には、次にスタート信号Ｄｓｔが供給されるまでは電荷が蓄積されることがなく、クロック信号ＣＫ１がハイレベルに変化しても出力信号ＯＵＴ１がハイレベルとならない。

タイミングＴ３以降、３番目以降の段ＲＳ（１）〜ＲＳ（ｎ）が同様の動作を行うことにより、１Ｔの期間ずつの間でクロック信号ＣＫ１、ＣＫ２がハイレベルになる度に出力信号ＯＵＴ１〜ＯＵＴｎが順次ハイレベルになっていき、出力信号がシフトする。

ところで、図２８のタイミングチャートの下段において３番目の段ＲＳ（３）を例として説明すると、１番目の段ＲＳ（１）からｎ番目の段ＲＳ（ｎ）まで出力信号をシフトさせる場合に、ＴＦＴ１０１のゲートに印加される制御信号φ１またはφ２は、ｎ／２回ハイレベルとなる。すなわち、ＴＦＴ１０１のゲートには、本来的には電荷の蓄積と放出のために２回だけハイレベルの電圧を印加すればよいのに、実際にはｎ／２回もハイレベルの電圧が印加されることとなる。このうちのほとんどの場合、ＴＦＴ１０１のドレインとソースの電圧レベルはローレベルである。

このようにＴＦＴ１０１のゲート電圧がドレイン及びソース電圧に対して相対的にプラスとなる期間が多いため、ＴＦＴ１０１のゲート閾値電圧特性がプラスよりに変化することになる。これにより、長期間に亘って使用していると、本来的にはオンすべきＴＦＴ１０１がオンしなくなり、ノードＡ１〜Ａｎに電荷を蓄積できなくなったり、蓄積された電荷を放出できなくなる場合が生じうる。つまり、図２７に示した従来のシフトレジスタは、誤作動を引き起こし、耐久性が低くなってしまうという第１の問題があった。

さらに、図２７に示すシフトレジスタでは、スタート信号Ｄｓｔまたは前段の出力信号ＯＵＴ１〜ＯＵＴｎ−１を、ＴＦＴ１０１を介してノードＡ１〜Ａｎに転送するため、ノードＡ１〜Ａｎには、これらの信号レベルＶｄｄよりもＴＦＴ１０１の閾値電圧だけ低い電圧が保持されることになる。

しかしながら、図２８に示すように、クロック信号ＣＫ１またはＣＫ２がハイレベルとなっている間は、いわゆるブートストラップ効果によってノードＡ１〜Ａｎの信号レベルがＶｄｄより高いレベルまで上昇する。このため、ノードＡ１〜Ａｎに接続されているＴＦＴ１０１、１０２、１０５は、非常に大きな電圧ストレスを受け、素子特性が劣化してしまう。このように長期間に亘って使用しているとＴＦＴ１０１、１０２、１０５が故障してしまうことがあるので、耐久性が低くなってしまうという第２の問題があった。

また、上記公報は、図２７に示したシフトレジスタの各段ＲＳ（１）〜ＲＳ（ｎ）にさらにＴＦＴを追加し、制御信号の数を追加することで、出力信号ＯＵＴ１，ＯＵＴ２，・・・，ＯＵＴｎの順に順次ハイレベルにする順方向シフトと、出力信号ＯＵＴｎ，ＯＵＴｎ−１，・・・，ＯＵＴ１の順に順次ハイレベルにする逆方向シフトとの双方を行えるシフトレジスタも開示している。

しかしながら、各段ＲＳ（１）〜ＲＳ（ｎ）にＴＦＴを追加することによって、図２７に示した片方向シフトのみを行えるシフトレジスタに比べて、追加したＴＦＴの分だけ面積が大きくなってしまうという第３の問題があった。この第３の問題は、さらに、このシフトレジスタをドライバとして液晶表示素子の基板と同一の基板に形成した場合に、画像の表示領域の相対的な面積が小さくなってしまうという問題を招いていた。
特開２０００−３５７７２号公報

本発明は、上記従来技術の問題を解消するためになされたものであり、トランジスタの特性変動を防ぐことにより、長期間安定して動作可能なシフトレジスタを提供することを第１の目的とする。

本発明は、各段を構成するシフトレジスタに大きな電圧ストレスがかかるのを防ぐことにより、長期間安定して動作可能なシフトレジスタを提供することを第２の目的とする。

本発明は、片方向シフトのみを行えるシフトレジスタとほぼ同じ面積で、順方向と逆方向の双方にシフト動作を行えるようにしたシフトレジスタを提供することを第３の目的とする。

本発明は、このようなシフトレジスタを表示画素または撮像画素の選択のために用いるドライバに用いた表示装置や撮像装置などの電子装置を提供することを第４の目的とする。

上記目的を達成するため、本発明の第１の観点にかかるシフトレジスタは、
複数の段からなるシフトレジスタであって、前記シフトレジスタの各段は、
制御端子に、一方側に隣接する段（例えば前段）の出力信号が供給され、電流路の一端に第１の電圧信号が供給される第１のトランジスタと、
制御端子に、他方側に隣接する段（例えば後段）の出力信号が供給され、電流路の一端に第２の電圧信号が供給される第２のトランジスタと、
前記第１、第２のトランジスタのそれぞれの電流路の他端に制御端子が接続され、その間の配線に前記第１または第２のトランジスタを介して供給される前記第１または第２の電圧信号により電荷を蓄積すると共に、蓄積された電荷によってオンしているときに、電流路の一端に供給された第１または第２のクロック信号を電流路の他端から当該段の出力信号として出力させる第３のトランジスタとを備え、
前記第１、第２の電圧信号のレベルは一方がハイレベルで他方がローレベルであり、順方向シフトと逆方向シフトとのいずれかに切り替える際に、前記第１、第２の電圧信号のレベルを切り替えて、前記順方向シフトに切り替えた場合、前記第１のトランジスタを介して供給される前記第１の電圧信号によって前記第３のトランジスタをオンするよう前記配線に電荷を蓄積し、前記第２のトランジスタを介して供給される前記第２の電圧信号によって前記第３のトランジスタをオフするよう前記配線に蓄積された電荷を放出し、前記逆方向シフトに切り替えた場合、前記第２のトランジスタを介して供給される前記第２の電圧信号によって前記第３のトランジスタをオンするよう前記配線に電荷を蓄積し、前記第１のトランジスタを介して供給される前記第１の電圧信号によって前記第３のトランジスタをオフするよう前記配線に蓄積された電荷を放出し、
前記複数の段の一方の端の段の第１、第２のトランジスタの一方は、外部から第１の制御信号が制御端子に供給されてオンし、前記配線に電荷を蓄積させ、
前記複数の段の他方の端の段の第１、第２のトランジスタの他方は、外部から第２の制御信号が制御端子に供給されてオンし、前記配線に蓄積された電荷を放出させる
ことを特徴とする。

ここで、前記複数の段の一方の端の段の第１、第２のトランジスタの一方は、外部から第１の制御信号が制御端子に供給されてオンし、前記配線に電荷を蓄積させ、
前記複数の段の他方の端の段の第１、第２のトランジスタの他方は、外部から第２の制御信号が制御端子に供給されてオンし、前記配線に蓄積された電荷を放出させるものとすることができる。

上記シフトレジスタは、第１または第２のトランジスタの制御端子に供給される信号が隣接する段の出力信号であるため、端から端まで順次シフト動作していく間に、制御端子の電位が不必要にオンレベルにならない。

このため、第１または第２のトランジスタの特性があまり変動しないものとなるので、長期間安定して動作することができる。

また、前記第１、第２の電圧信号は、その一方がローレベルに維持されるようにレベルが切り替えられるものであってもよい。

このような電圧信号の切り換えにより、前の段の出力信号によって前記配線に電荷を蓄積させることも、後ろの段の出力信号によって配線に電荷を蓄積させることもできる。つまり、前の段の出力信号によって電荷を蓄積させれば、出力信号が後ろの段に向かってシフトしていき、後ろの段の出力信号によって電荷を蓄積させれば前の段に向かってシフトしていくので、双方向シフトを可能としたシフトレジスタを提供することができる。

上記シフトレジスタにおいて、
前記第１、第２の電圧信号のハイレベルは、前記第１、第２のクロック信号のハイレベルよりもレベルが小さくすることを好適とする。

上記シフトレジスタにおいて、
前記第１、第２の電圧信号がハイレベルとなっている各期間は、前記第１、第２のクロック信号のいずれかがハイレベルとなっている各期間よりも短いことを好適とする。

このように、第１、第２の電圧信号のハイレベルを第１、第２のクロック信号のハイレベルよりも低く設定したり、ハイレベルとなっている期間を限ったりすることにより、第１および／または第２のトランジスタにかかる電圧ストレスを小さくすることができる。これにより、第１、第２のトランジスタが故障することが少なくなり、長期間安定して動作することができるようになる。

上記シフトレジスタにおいて、
前記第１のクロック信号と第２のクロック信号とは、互いに位相が１８０°異なるものとすることができる。

上記シフトレジスタにおいて、
前記複数の段のそれぞれを構成する各トランジスタは、同一チャネル型の電界効果トランジスタとすることができる。

上記シフトレジスタは、
前記第１、第２のトランジスタのそれぞれの電流路の他端に制御端子が接続され、その間の配線に前記第１または第２のトランジスタを介して供給される前記第１または第２の電圧信号により電荷を蓄積すると共に、蓄積された電荷によってオンしているときに、電流路の一端に負荷を介して電圧源から供給された信号を電流路の他端から放出させる第４のトランジスタと、
制御端子が前記負荷を介して前記電圧源に接続され、前記第４のトランジスタがオフしているときに前記電圧源から接続される信号によってオンすると共に、電流路の一端が前記第３のトランジスタの電流路の他端に接続された第５のトランジスタとをさらに備えるものとすることができる。

上記目的を達成するため、本発明の第２の観点にかかる電子装置は、
複数の段からなり、出力信号をシフトさせることによって所定レベルの信号を各段から順次出力するドライバと、複数の画素によって構成され、前記ドライバの各段から出力された出力信号によって駆動される駆動素子とを備え、
前記ドライバの各段は、
制御端子に、一方側に隣接する段の出力信号が供給され、電流路の一端に第１の電圧信号が供給される第１のトランジスタと、
制御端子に、他方側に隣接する段の出力信号が供給され、電流路の一端に第２の電圧信号が供給される第２のトランジスタと、
前記第１、第２のトランジスタのそれぞれの電流路の他端に制御端子が接続され、その間の配線に前記第１または第２のトランジスタを介して供給される前記第１または第２の電圧信号により電荷を蓄積すると共に、蓄積された電荷によってオンしているときに、電流路の一端に供給された第１または第２のクロック信号を電流路の他端から当該段の出力信号として出力させる第３のトランジスタとを備え、
前記第１、第２の電圧信号のレベルは一方がハイレベルで他方がローレベルであり、順方向シフトと逆方向シフトとのいずれかに切り替える際に、前記第１、第２の電圧信号のレベルを切り替えて、前記順方向シフトに切り替えた場合、前記第１のトランジスタを介して供給される前記第１の電圧信号によって前記第３のトランジスタをオンするよう前記配線に電荷を蓄積し、前記第２のトランジスタを介して供給される前記第２の電圧信号によって前記第３のトランジスタをオフするよう前記配線に蓄積された電荷を放出し、前記逆方向シフトに切り替えた場合、前記第２のトランジスタを介して供給される前記第２の電圧信号によって前記第３のトランジスタをオンするよう前記配線に電荷を蓄積し、前記第１のトランジスタを介して供給される前記第１の電圧信号によって前記第３のトランジスタをオフするよう前記配線に蓄積された電荷を放出し、
前記複数の段の一方の端の段の第１、第２のトランジスタの一方は、外部から第１の制御信号が制御端子に供給されてオンし、前記配線に電荷を蓄積させ、
前記複数の段の他方の端の段の第１、第２のトランジスタの他方は、外部から第２の制御信号が制御端子に供給されてオンし、前記配線に蓄積された電荷を放出させる
ことを特徴とする。

上記電子装置において、
前記駆動素子は、例えば、制御端子に前記ドライバの各段のいずれかの出力信号が供給され、電流路の一端に外部から画像データが供給される第６のトランジスタを、画素毎に備えた表示素子とすることができる。

また、上記電子装置は、
撮像レンズによって結像された光像を撮影する撮像装置を含む撮像部と、撮像方向に実質的に垂直な方向を軸として前記撮像部に対して回動可能に設けられ、前記駆動素子として表示素子と、これを駆動する前記ドライバとを含む表示部とをさらに備えるものであってもよい。
この場合、前記表示部は、前記撮像装置で撮影した画像に応じた画像を前記表示素子に表示するものとすることができる。

そして、このような電子装置の場合には、
前記第１、第２のトランジスタのいずれかを介して前記配線に電荷を蓄積させ、蓄積された電荷を放出させるかを設定する設定手段と、
前記撮像部の前記表示部に対する角度を検出する角度検出手段とをさらに備え、
前記設定手段は、前記角度検出手段の検出結果に従って設定を行い、前記第１、第２の電圧信号のレベルを切り替えることにより、前記第１、第２のトランジスタの一方を介して前記配線に電荷を蓄積できるようにし、前記第１、第２のトランジスタの他方を介して前記配線に蓄積された電荷を放出できるようにすることが好ましい。
この場合は、ドライバが順方向と逆方向とを切り替えて、双方向にシフト動作することが可能となる。ドライバが逆方向にシフト動作することにより、表示部に表示される画像の上下を容易に反転することができる。これにより、表示する画像の読み出しに複雑な制御を行わなくても、撮像装置で捉えている画像の鏡面画像を表示部に表示させることができる。

上記電子装置において、
前記駆動素子は、励起光によりキャリアを生成する半導体層と、前記半導体層の両端にそれぞれ接続されたドレイン電極及びソース電極と、第１ゲート絶縁膜を介して前記半導体層の一方側に設けられた第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層の他方側に設けられた第２ゲート電極とを、画素毎に備える撮像素子とすることともできる。
この場合において、前記ドライバは、出力信号を第１のゲート電極に出力する第１のドライバと、出力信号を第２のゲート電極に出力する第２のドライバとを含むものとすることができる。

以上のような電子装置は、駆動素子を駆動するためのドライバとして、上記第１の観点にかかるシフトレジスタと同一の構成を有するものを備えている。このため、ドライバの耐久性が高いものとなるので、電子装置全体として耐久性に優れたものを提供することができる。

以上説明したように、本発明のシフトレジスタでは、第１または第２のトランジスタの特性変動が少なく、長期間安定して動作することができる。
また、第１、第２の電圧信号のハイレベルのレベルやその期間を調整することにより、第１、第２のトランジスタが故障することが少なくなり、長期間安定して動作することができるようになる。
また、第１、第２のトランジスタのいずれで配線に電荷を蓄積させ、蓄積された電荷を放出させるかを切り替えることができるようにすることで、順方向と逆方向との双方向でシフト動作を行うことが可能となる。

さらに、本発明のシフトレジスタをドライバとして適用した電子装置も、耐久性に優れたものとなる。
また、ドライバとして順方向と逆方向の双方向にシフト動作可能なものを適用することにより、上下方向を反転した画像を容易に表示することができるようになる。

以下、添付図面を参照して、本発明の実施の形態について説明する。

［第１の実施の形態］
図１は、この実施の形態にかかるデジタルスチルカメラの外観構成を示す図である。図示するように、このデジタルスチルカメラは、カメラ本体部０１とレンズユニット部０２とから構成されている。

カメラ本体部０１は、その正面に表示部１０と、モード設定キー１２ａとを備える。モード設定キー１２ａは、画像を撮影し、後述する画像メモリに記録する撮影モードと、記録された画像を再生する再生モードとの切り換えを行うためのキーである。表示部１０は、液晶表示装置によって構成され、撮影モード（モニタリングモード）時には撮影前にレンズ０２ａで捉えている画像を表示するためのビューファインダとして機能し、再生モード時には記録された画像を表示するためのディスプレイとして機能する。表示部１０の構成については、詳しく説明する。

カメラ本体部０１は、また、その上面に電源キー１１と、シャッターキー１２ｂと、「＋」キー１２ｃと、「−」キー１２ｄと、シリアル入出力端子１３とを備える。電源キー１１は、スライド操作することによって、このデジタルスチルカメラの電源をオン／オフするためのキーである。シャッターキー１２ｂ、「＋」キー１２ｃ及び「−」キー１２ｄは、前述したモード設定キー１２ａと共に、キー入力部１２を構成する。

シャッターキー１２ｂは、撮影モード時に画像の記録を指示すると共に、再生モード時に選択内容の決定を指示するためのキーである。「＋」キー１２ｃ及び「−」キー１２ｄは、撮影モード時に画像メモリに記録されている画像データから表示部１０に表示するための画像データを選択したり、記録／再生時の条件設定のために用いられる。シリアル入出力端子１３は、外部の装置（パーソナルコンピュータ、プリンタなど）との間でデータを送受信するためのケーブルを挿入するための端子である。

レンズユニット部０２は、撮影すべき画像を結像するレンズ０２ａを、図の背面側に備えている。レンズユニット部０２は、カメラ本体部０１に結合した軸を中心に上下方向３６０°回動可能に取り付けられている。

図２は、この実施の形態にかかるデジタルスチルカメラの回路構成を示すブロック図である。図示するように、このデジタルスチルカメラは、ＣＣＤ（Charge Coupled Device）撮像装置２０、Ａ／Ｄ（Analogue/Digital）変換器２１、ＣＰＵ（Central Processing Unit）２２、ＲＯＭ（Read Only Memory）２３、ＲＡＭ（Random Access Memory）２４、圧縮／伸張回路２５、画像メモリ２６、並びに前述した表示部１０、キー入力部１２及びシリアル入出力端子１３を備えている。これらは、バス３０を介して互いに接続されている。ＣＣＤ撮像装置２０とＡ／Ｄ変換器２１は、専用線での接続もされている。なお、破線で示す角度センサ４０は、この実施の形態では構成として含まない（後述する第２の実施の形態参照）。

ＣＣＤ撮像装置２０は、マトリクス状に形成された複数の撮像画素を有し、撮像レンズ０２ａによって結像された光を光電変換して、各画素の光の強度に応じた電気信号を出力する。Ａ／Ｄ変換器２１は、ＣＣＤ撮像装置２０から出力されたアナログの電気信号をデジタル信号に変換して出力する。

ＣＰＵ２２は、キー入力部１２からの入力に従ってＲＯＭ２３に記憶されたプログラムを実行することにより、このデジタルスチルカメラの各部の回路を制御する。ＲＯＭ２３は、ＣＰＵ２２が実行するプログラムを記憶すると共に、固定的なデータを記憶している。ＲＡＭ２４は、ＣＰＵ２２がプログラムを実行する際のワークエリアとして使用される。ＲＡＭ２４には、また、表示部１０に表示する画像データを展開するためのＶＲＡＭ領域が設けられている。

圧縮／伸張回路２５は、シャッターキー１２ｂが操作されたときに、ＣＣＤ撮像装置２０によって撮影され、Ａ／Ｄ変換器２１によってデジタル信号に変換された画像データを圧縮し、画像メモリ２６に記録させる。圧縮／伸張回路２５は、また、キー入力部１２から撮影済みの画像を表示することが指示された場合に、圧縮されて画像メモリ２６に記録されている画像データを伸張する。

画像メモリ２６は、フラッシュメモリのようなデータの消去が可能な不揮発性の記憶媒体によって構成され、前述したように撮影され、圧縮された画像データを記録する。画像メモリ２６は、このデジタルスチルカメラに着脱可能に構成されたものであってもよい。

図３は、表示部１０を構成する液晶表示装置の構成を示すブロック図である。図示するように、この液晶表示装置は、液晶コントローラ５０と、液晶表示素子５１と、ゲートドライバ５２と、ドレインドライバ５３とから構成されている。ゲートドライバ５２には制御信号群Ｇｃｎｔが、ドレインドライバ５３には制御信号群Ｄｃｎｔと表示データｄａｔａとが、液晶コントローラ５０から供給されている。

液晶コントローラ５０は、ＣＰＵ２２からの制御信号に従って制御信号群Ｇｃｎｔ、Ｄｃｎｔを生成し、ゲートドライバ５２とドレインドライバ５３とにそれぞれ供給する。液晶コントローラ５０は、また、ＣＰＵ２２からの制御信号に従ってＲＡＭ２４のＶＲＡＭ領域に展開された画像データを読み出し、表示データｄａｔａとしてドレインドライバ５３に供給する。

液晶表示素子５１は、一対の基板に液晶を封入して構成されるもので、その一方の基板には、ａ−Ｓｉを半導体層としたアクティブ駆動用のＴＦＴ６１がマトリクス状に形成されている。各ＴＦＴ６１のゲートはゲートラインＧＬに、ドレインはドレインラインＤＬに、ソースは同様にマトリクス状に形成された画素電極に接続されている。他方の基板には、所定の電圧Ｖｃｏｍが印加されている共通電極が形成されており、この共通電極と各画素電極とその間の液晶とによって、画素容量６２が形成される。そして、画素容量６２に蓄積された電荷によって液晶の配向状態が変化することで、液晶表示素子５１は、透過させる光の量を制御して画像を表示するものである。

ゲートドライバ５２は、液晶コントローラ５０からの制御信号群Ｇｃｎｔに従って動作するシフトレジスタによって構成される。ゲートドライバ５２は、液晶コントローラ５０からの制御信号群Ｇｃｎｔに従って、ゲートラインＧＬを順次選択して所定の電圧を出力する。ゲートドライバ５２を構成するシフトレジスタについては、詳しく後述する。

ドレインドライバ５３は、液晶コントローラ５０からの制御信号群Ｄｃｎｔに従って、液晶コントローラ５０から表示データｄａｔａを順次取り込む。１ライン分の表示データｄａｔａを蓄積すると、ドレインドライバ５３は、液晶コントローラ５０からの制御信号群Ｄｃｎｔに従ってこれをドレインラインＤＬに出力し、ゲートドライバ５２によって選択されたゲートラインＧＬに接続されているＴＦＴ６１（オン状態）を介して、画素容量６２に蓄積させる。

図４は、図３のゲートドライバ５２として適用されるシフトレジスタの回路構成を示す図である。図示するように、このシフトレジスタは、液晶表示素子５１のゲートラインＧＬの数と同じｎ個の段ＲＳ（１）〜ＲＳ（ｎ）（ｎ：偶数）から構成されている。

ゲートドライバ５２として適用される場合、このシフトレジスタには、液晶コントローラ５０からの制御信号群Ｇｃｎｔとして、クロック信号ＣＫ１、ＣＫ２、電源電圧Ｖｄｄ、基準電圧Ｖｓｓ（＜Ｖｄｄ）、スタート信号Ｄｓｔ及び終了信号Ｄｅｎｄが供給される。このうち、電源電圧Ｖｄｄ及び基準電圧Ｖｓｓは全ての段ＲＳ（１）〜ＲＳ（ｎ）に、クロック信号ＣＫ１は奇数番目の段ＲＳ（１），ＲＳ（３），…，ＲＳ（ｎ−１）に、クロック信号ＣＫ２は偶数番目の段ＲＳ（２），ＲＳ（４），…，ＲＳ（ｎ）に、スタート信号Ｄｓｔは１番目の段ＲＳ（１）のみに、終了信号Ｄｅｎｄはｎ番目の段ＲＳ（ｎ）のみに供給されている。

各段の構成はほぼ同じであるため、１番目の段ＲＳ（１）を例として説明すると、この段ＲＳ（１）は、ＴＦＴ６１と同様にａ−Ｓｉの半導体層からなる６つのＴＦＴ１〜６を有している。ＴＦＴ１〜６は、全て同一のチャネル型（ここでは、ｎチャネル型）の電界効果トランジスタである。

ＴＦＴ１のゲートには、スタート信号Ｄｓｔが供給される。ＴＦＴ１のドレインには、電源電圧Ｖｄｄが供給されている。ＴＦＴ１のソースは、ＴＦＴ２のゲートと、ＴＦＴ５のゲートと、ＴＦＴ６のドレインとに接続されている。このＴＦＴ１のソース、ＴＦＴ２のゲート、ＴＦＴ５のゲート及びＴＦＴ６のドレインで囲まれて接続された配線のことを、ノードＡ１と呼ぶこととする（なお、２段目以降は、それぞれＡ２〜Ａｎとする）。スタート信号ＤｓｔがハイレベルになってＴＦＴ１がオンすると、電源電圧Ｖｄｄがソースから出力されることによってノードＡ１に電荷が蓄積される。

ＴＦＴ２のドレインにはクロック信号ＣＫ１が供給され、ＴＦＴ２がオンしている際に、クロック信号ＣＫ１のレベルがほぼそのまま出力信号ＯＵＴ１として、そのソースから１ライン目のゲートラインＧＬに出力される。また、ＴＦＴ２のソースは、ＴＦＴ３のドレインに接続されている。

ＴＦＴ４のゲートとドレインとには、電源電圧Ｖｄｄが供給され、常にオン状態となっている。ＴＦＴ４は、電源電圧Ｖｄｄを供給する際の負荷として機能し、そのソースから電源電圧ＶｄｄをほぼそのままＴＦＴ５のドレインに供給する。ＴＦＴ４は、ＴＦＴ以外の抵抗素子などに置き換えることも可能である。ＴＦＴ５のソースには、基準電圧Ｖｄｄが供給されており、ＴＦＴ５がオンした際に、ＴＦＴ４のソースとＴＦＴ５のドレインとの間に蓄積された電荷を放出させる。

ＴＦＴ３のゲートは、ＴＦＴ４のソース及びＴＦＴ５のドレインに接続されており、ＴＦＴ５がオフしている際に、ＴＦＴ４を介して供給される電源電圧Ｖｄｄによってオンする。ＴＦＴ５がオンしている間は、ＴＦＴ４のソースとＴＦＴ５との間の配線に蓄積された電荷が放出されるので、ＴＦＴ３のゲート電圧はローレベルとなり、オフする。

ＴＦＴ６のゲートには、次の段である２番目の段ＲＳ（２）の出力信号ＯＵＴ２が供給される。ＴＦＴ６のドレインはノードＡ１に接続されており、ソースには基準電圧Ｖｓｓが供給されている。出力信号ＯＵＴ２がハイレベルとなるとＴＦＴ６がオンし、ノードＡ１に蓄積されている電荷を放出させる。

１番目以外の奇数番目の段ＲＳ（３），ＲＳ（５），…，ＲＳ（ｎ−１）の構成は、ＴＦＴ１のゲートに前の段ＲＳ（２），ＲＳ（４），…，ＲＳ（ｎ−２）の出力信号ＯＵＴ２，ＯＵＴ４，…，ＯＵＴｎ−２が供給される以外は、１番目の段ＲＳ（１）と同じである。

ｎ番目以外の奇数番目の段ＲＳ（２），ＲＳ（４），…，ＲＳ（ｎ−２）の構成は、ＴＦＴ１のゲートに前の段ＲＳ（１），ＲＳ（３），…，ＲＳ（ｎ−３）の出力信号ＯＵＴ１，ＯＵＴ３，…，ＯＵＴｎ−３が供給されることと、ＴＦＴ２のドレインにクロック信号ＣＫ２が供給されること以外は、１番目の段ＲＳ（１）と同じである。ｎ番目の段ＲＳ（ｎ）の構成は、ＴＦＴ６のゲートに終了信号Ｄｅｎｄが供給される以外は、他の偶数番目の段ＲＳ（２），ＲＳ（４），…，ＲＳ（ｎ−２）と同じである。

また、ゲートドライバ５２を構成するシフトレジスタは、ＴＦＴ１〜６の組み合わせによって構成されており、ＴＦＴ１〜６は、液晶表示素子５１に含まれるＴＦＴ６１と実質的に同一の構造を有している。従って、ゲートドライバ５２は、液晶表示素子５１のＴＦＴ６１側の基板上に、同一プロセスで一括して形成されるものとすることができる。

以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。全体の動作を説明する前に、まず、上記のゲートドライバ５２を構成するシフトレジスタの動作について、図５のタイミングチャートを参照して説明する。ゲートドライバ５２として使用される場合には、各制御信号は、いずれも液晶コントローラ５０から制御信号群Ｇｃｎｔとして供給されるものである。

なお、このタイミングチャートにおいて、クロック信号ＣＫ１、ＣＫ２、スタート信号Ｄｓｔ、及び終了信号Ｄｅｎｄのハイレベルは、いずれも電源電圧Ｖｄｄに等しい。一方、これらの信号のローレベルは、いずれも基準電圧Ｖｓｓに等しい。１Ｔの期間は、表示部１０における１水平期間となる。

また、このタイミングチャートに従ってシフト動作を開始する前（Ｔ０より前）は、出力信号ＯＵＴ１〜ＯＵＴｎはいずれもローレベルとなっている。また、段ＲＳ（１）〜ＲＳ（ｎ）のいずれにおいても、ノードＡ１〜Ａｎに電荷が蓄積されておらず、ＴＦＴ２及びＴＦＴ５はオン、ＴＦＴ３はオフの状態になっている。

タイミングＴ０〜Ｔ１の間、スタート信号Ｄｓｔがハイレベルとなると、１段目の段ＲＳ（１）のＴＦＴ１がオンし、電源電圧ＶｄｄがＴＦＴ１のドレインからソースに出力される。これにより、１番目の段ＲＳ（１）のノードＡ１に電荷が蓄積され、その電位がハイレベルとなって、ＴＦＴ２及びＴＦＴ５がオンする。ＴＦＴ５がオンすることにより、ＴＦＴ４のソースとＴＦＴ５のドレインとの間に蓄積された電荷が放出され、ＴＦＴ３がオフする。この期間は、１番目の段ＲＳ（１）のＴＦＴ２はオンするが、クロック信号ＣＫ１はローレベルであるため、出力信号ＯＵＴ１のレベルはローレベルのままである。

次に、タイミングＴ１において、クロック信号ＣＫ１がハイレベルに変化すると、これが１番目の段ＲＳ（１）のＴＦＴ２のドレインからソースに出力されて、出力信号ＯＵＴ１のレベルがハイレベルに変化する。このとき、ノードＡ１の電位はいわゆるブートストラップ効果により、電源電圧Ｖｄｄの２倍程度にまで上昇するため、ＴＦＴ２の飽和ゲート電圧にまで達するのでＴＦＴ２のドレイン電流は飽和電流となり、出力信号ＯＵＴ１のレベルは迅速にクロック信号ＣＫ１のハイレベルとほぼ等電位となる。すなわち、出力信号ＯＵＴ１のハイレベルはほぼ電源電圧Ｖｄｄとなる。この後、タイミングＴ２までの間でクロック信号ＣＫ１が立ち下がると、出力信号ＯＵＴ１はローレベルにシフトしていく。

また、タイミングＴ１〜Ｔ２の期間では、ハイレベルとなった１番目の段ＲＳ（１）の出力信号ＯＵＴ１により、２番目の段ＲＳ（２）のＴＦＴ１がオンする。これにより、２番目の段ＲＳ（２）のＴＦＴ１のソースから電源電圧Ｖｄｄが出力されることで、ノードＡ２の電位がハイレベルになり、２番目の段ＲＳ（２）のＴＦＴ２及びＴＦＴ５がオンし、ＴＦＴ３がオフする。

次に、タイミングＴ２において、クロック信号ＣＫ２がハイレベルに変化すると、これが２番目の段ＲＳ（２）のＴＦＴ２のドレインからソースに出力されて、出力信号ＯＵＴ２のレベルがハイレベルに変化する。これにより、今度は１番目の段ＲＳ（１）のＴＦＴ６がオンし、ノードＡ１は蓄積された電荷がＴＦＴ６を経由して放出されて基準電圧Ｖｓｓとなるので、出力信号ＯＵＴ１はローレベル状態が維持され、またこれに伴って１番目の段ＲＳ（１）のＴＦＴ２及びＴＦＴ５がオフし、ＴＦＴ３がオンする。このため、出力信号ＯＵＴ１の電位は、確実に基準電圧Ｖｓｓになり、この状態が少なくともタイミングＴｎ＋１まで続く。この後、タイミングＴ３までの間でクロック信号ＣＫ２が立ち下がると、出力信号ＯＵＴ２はローレベルになる。

また、タイミングＴ２〜Ｔ３の期間では、ハイレベルとなった２番目の段ＲＳ（２）の出力信号ＯＵＴ２により、３番目の段ＲＳ（３）のＴＦＴ１がオンする。これにより、３番目の段ＲＳ（３）のＴＦＴ１のソースから電源電圧Ｖｄｄが出力されることで、ノードＡ３の電位がハイレベルになり、３番目の段ＲＳ（３）のＴＦＴ２及びＴＦＴ５がオンし、ＴＦＴ３がオフする。

次に、タイミングＴ３において、クロック信号ＣＫ１がハイレベルに変化すると、これが３番目の段ＲＳ（３）のＴＦＴ２のドレインからソースに出力されて、出力信号ＯＵＴ３のレベルがハイレベルに変化する。これにより、今度は２番目の段ＲＳ（２）のＴＦＴ６がオンし、ノードＡ２に蓄積された電荷は、２番目の段ＲＳ（２）のＴＦＴ１及び１番目の段ＲＳ（１）のＴＦＴ３を経由することなくＴＦＴ６を経由して放出されて基準電圧Ｖｓｓとなるので、出力信号ＯＵＴ１はローレベル状態が維持され、またこれに伴って２番目の段ＲＳ（２）のＴＦＴ２及びＴＦＴ５がオフし、ＴＦＴ３がオンする。すなわち２番目の段ＲＳ（２）ではＴＦＴ２のゲート電圧がローレベルになり且つＴＦＴ３がオンするので出力信号ＯＵＴ２の電位は確実に基準電圧Ｖｓｓになり、この状態が少なくともタイミングＴｎ＋１まで続く。この後、タイミングＴ３までの間でクロック信号ＣＫ１が立ち下がると、出力信号ＯＵＴ３はローレベルになる。

また、タイミングＴ３〜Ｔ４の期間では、ハイレベルとなった３番目の段ＲＳ（３）の出力信号ＯＵＴ３により、４番目の段ＲＳ（４）のＴＦＴ１がオンする。これにより、４番目の段ＲＳ（４）のＴＦＴ１のソースから電源電圧Ｖｄｄが出力されることで、ノードＡ４の電位がハイレベルになり、４番目の段ＲＳ（４）のＴＦＴ２及びＴＦＴ５がオンし、ＴＦＴ３がオフする。

以下、４番目以降の段ＲＳ（４），ＲＳ（５），…が１Ｔの期間ずつ上記と同様の動作をしていくことによって、出力信号ＯＵＴ４，ＯＵＴ５，…が１Ｔの期間内の所定期間ずつハイレベルに変化していく。そして、タイミングＴｎ−１〜Ｔｎの期間では、ハイレベルとなったｎ−１番目の段ＲＳ（ｎ−１）の出力信号ＯＵＴｎ−１により、ｎ番目の段ＲＳ（ｎ）のＴＦＴ１がオンする。これにより、ｎ番目の段ＲＳ（ｎ）のＴＦＴ１のソースから電源電圧Ｖｄｄが出力されることで、ノードＡｎの電位がハイレベルになり、ｎ番目の段ＲＳ（ｎ）のＴＦＴ２及びＴＦＴ５がオンし、ＴＦＴ３がオフする。

次に、タイミングＴｎにおいて、クロック信号ＣＫ２がハイレベルに変化すると、これがｎ番目の段ＲＳ（ｎ）のＴＦＴ２のドレインからソースに出力されて、出力信号ＯＵＴｎのレベルがハイレベルに変化する。この後、タイミングＴｎ＋１までの間でクロック信号ＣＫ２が立ち下がると、出力信号ＯＵＴｎはローレベルになる。

そして、タイミングＴｎ＋１になると、今度は終了信号Ｄｅｎｄのレベルがハイレベルに変化する。これにより、ｎ番目の段ＲＳ（ｎ）のＴＦＴ１がオンすることで、ノードＡ２に蓄積された電荷が放出され、２番目の段ＲＳ（２）のＴＦＴ２及びＴＦＴ５がオフし、ＴＦＴ３がオンする。そして、次にハイレベルのスタート信号Ｄｓｔが供給されるまでの間、段ＲＳ（１）〜ＲＳ（ｎ）のいずれにおいても、ノードＡ１〜Ａｎに電荷は蓄積されておらず、ＴＦＴ２及びＴＦＴ５はオン、ＴＦＴ３はオフの状態になった状態が維持される。

以上のようにして、１番目の段ＲＳ（１）からｎ番目の段ＲＳ（ｎ）まで出力信号がシフトしていく間に、１つのＴＦＴ１のゲート、ドレイン及びソースの電位がどのように変化するかについて、３番目の段ＲＳ（３）のＴＦＴ１を例として説明する。図５の下三段には、３番目の段ＲＳ（３）のＴＦＴ１のゲート、ドレイン及びソースの電位レベルの変化を示している。

図示するように、ＴＦＴ１のゲート電圧は、タイミングＴ２〜Ｔ３の期間で２番目の段ＲＳ（２）の出力信号ＯＵＴ２がハイレベルになっているときだけ、ハイレベル（ほぼＶｄｄ）となる。ＴＦＴ１のドレインには電源電圧Ｖｄｄが常に供給されているので、ドレイン電圧は常に電源電圧Ｖｄｄである。ＴＦＴ１のソース電圧は、タイミングＴ２でノードＡ３に電荷が蓄積されると、Ｖｄｄよりもその閾値電圧だけ低い電圧レベルとなる。タイミングＴ３〜Ｔ４の期間でクロック信号ＣＫ１がハイレベルになっているときは、前述したブートストラップ効果により電源電圧Ｖｄｄの２倍程度のレベルになる。タイミングＴ４で４番目の段ＲＳ（４）の出力電圧がハイレベルになった以降は、再びローレベルになる。

このようにシフトレジスタの一度の走査におけるｋ番目の段ＲＳ（ｋ）のＴＦＴ１のゲート電圧は、少なくともスタート信号Ｄｓｔまたは前段の出力信号ＯＵＴｋ−１が一度ハイレベルの状態以外では常にローレベル（基準電圧Ｖｓｓ）なので、各ＴＦＴ１のゲート電圧がドレイン電圧及びソース電圧の低い方に対して相対的に正となっている期間は、クロック信号ＣＫ１、ＣＫ２、スタート信号Ｄｓｔ及び終了信号Ｄｅｎｄが、ともにハイレベル電圧が電源電圧Ｖｄｄに等しく、ローレベル電圧が基準電圧Ｖｓｓに等しい場合、クロック信号ＣＫ１又はＣＫ２が一度ハイレベルである期間にすぎない。

また、クロック信号ＣＫ１、ＣＫ２、スタート信号Ｄｓｔ及び終了信号Ｄｅｎｄのハイレベル電圧が、ＴＦＴ１のゲート−ドレイン間の寄生容量で減衰された電圧、例えばタイミングＴ３〜Ｔ４の期間のノードＡ３の電位より低い場合は、ＴＦＴ１のゲート電圧は常にソース電圧及びドレイン電圧より低いことになる。このため、ｋ番目の段ＲＳ（ｋ）のＴＦＴ１のゲートしきい値電圧の正方向へのシフトは抑制することができる。

次に、この実施の形態にかかるデジタルスチルカメラ全体の動作について、説明する。このデジタルスチルカメラは、撮影モードで動作する場合と再生モードで動作する場合との２通りがあり、これらの動作モードは、モード設定キー１２ａの操作に従って決められる。以下、撮影モードと再生モードの場合に分けて、このデジタルスチルカメラの動作を説明する。

撮影モードの場合においては、撮像レンズ０２ａによって結像された光像に応じてＣＣＤ撮像装置２０の各画素に電荷が蓄積される。ＣＣＤ撮像装置２０は、ＣＰＵ２２からの指示に従って、各画素に蓄積された電荷を順次読み出し、Ａ／Ｄ変換器２１に供給する。Ａ／Ｄ変換器２１は、これをデジタルデータに変換し、ＲＡＭ２４の所定の領域に一時記憶させる。

次に、ＣＰＵ２２は、ＲＡＭ２４の所定の領域に一時記憶された撮影した画像のデータに対して所定の処理を行い、表示部１０に表示すべき画像に対応した画像データを生成する。そして、生成した画像データをＲＡＭ２４のＶＲＡＭ領域に展開する。この動作を順次繰り返すことにより、ＶＲＡＭ領域には撮像レンズ０２ａで捉えている画像に対応した画像データが常に展開されていることとなる。

ここで、ユーザがシャッターキー１２ｂを操作すると、ＣＰＵ２２からの指示により、ＲＡＭ２４に記憶する撮影した画像のデータ及びＶＲＡＭ領域に展開する画像データを固定する。すなわち、シャッターキー１２ｂを操作したタイミングで撮像レンズ０２ａが捉えていた画像でＲＡＭ２４の所定の領域に記憶されている画像が変化せず、また、シャッターキー１２ｂを操作したタイミングで撮像レンズ０２ａが捉えていた画像に対応した画像データがＶＲＡＭ領域に展開されていることとなる。

次に、ＣＰＵ２２は、圧縮／伸張回路２５に指示を送り、ＲＡＭ２４の所定の領域に記憶されている画像データを圧縮させる。そして、圧縮した画像データを圧縮／伸張回路２５から画像メモリ２６に転送して記憶させる。そして、例えばシャッターキー１２ｂを操作してから一定時間が経過した後、或いはユーザがキー入力部１２に所定の操作を行った場合に、ＣＰＵ２２は、ＣＣＤ撮像装置２０からＡ／Ｄ変換器２１を介して読み出した画像のデータを記憶させ、対応する画像データをＶＲＡＭ領域に展開させるように、デジタルスチルカメラの動作を戻させる。

再生モードの場合においては、ユーザは、「＋」キー１２ｃまたは「−」キー１２ｄを操作して、画像メモリ２６に記憶されている画像データのうちで表示部１０に表示させたい画像データを選択する。選択された画像データは、画像メモリ２６から圧縮／伸張回路２５に転送され、伸張される。ＣＰＵ２２は、伸張された画像データに対して所定の処理を行って、表示部１０に表示すべき画像データを生成し、ＲＡＭ２４のＶＲＡＭ領域に展開する。

表示部１０は、上記した撮影モードと再生モードのいずれの動作モードにおいても、ＲＡＭ２４のＶＲＡＭ領域に展開された画像データを読み出し、対応する画像を表示する。以下、表示部１０における画像の表示のための動作について、説明する。

表示部１０の液晶コントローラ５０は、ＣＰＵ２２からの制御信号に従って、ＲＡＭ２４のＶＲＡＭ領域に展開された画像データを所定順序で読み出す。読み出しの順序は、ＣＣＤ撮像装置２０が撮影した画像と実質的に同一の画像を表示させる場合と、ＣＣＤ撮像装置２０が撮影した画像の鏡面画像を表示させる場合とで異なるように制御される。

液晶コントローラ５０は、制御信号群Ｄｃｎｔに従って、ＶＲＡＭ領域から読み出した画像データを表示データｄａｔａとしてドレインドライバ５３に取り込ませる。ドレインドライバ５３は、１ライン分の表示データｄａｔａを取り込むと、液晶コントローラ５０からの制御信号群Ｄｃｎｔに従って、これに対応する電圧信号を液晶表示素子５１の各ドレインラインＤＬに出力する。

一方、液晶コントローラ５０は、制御信号群Ｇｃｎｔに従って、上記したようにゲートドライバ５２の出力信号を順次シフトさせ、液晶表示素子５１のゲートラインＧＬを順次選択させている。すなわち、ドレインドライバ５３から出力される表示データｄａｔａに対応するゲートラインＧＬを、ゲートドライバ５２が選択していることとなる。

ゲートドライバ５２によって選択されたゲートラインＧＬの電位は、出力信号に従ってハイレベルになり、これにより当該ゲートラインＧＬに接続されたＴＦＴ６１がオンする。そして、オンしたＴＦＴ６１を介してドレインドライバ５３から各ドレインラインＤＬに出力された電圧信号が、画素容量６２に書き込まれる。

そして、画素容量６２に書き込まれた電圧信号によって液晶の配向状態が変化し、その画素における透過光量が変化する。こうした選択動作を１番目からｎ番目のゲートラインＧＬについて順次行い、表示データｄａｔａに対応する電圧信号の各ドレインラインＤＬへの出力によって、各画素容量６２に電圧信号を書き込んでいくことで、ＶＲＡＭ領域に展開された画像データ、すなわちＣＣＤ撮像装置２０で撮影している画像または画像メモリ２６から選択した画像が表示部１０に表示されることとなる。

以上説明したように、この実施の形態において、ゲートドライバ５２を構成するシフトレジスタは、各段のＴＦＴ１のゲート電圧がドレイン及びソース電圧に対して相対的に正となっている期間が短い。ＴＦＴはその特性上、ゲート電圧がドレイン及びソース電圧に対して相対的にプラスになると、その閾値特性がプラスよりにシフトし易いが、ゲート電圧がドレイン及びソース電圧に対して相対的にマイナスになっても、その閾値特性がマイナスにシフトすることはあまりない。

言い換えれば、この実施の形態のシフトレジスタは、長期間使用していても従来例のシフトレジスタに比べてＴＦＴ１の特性が変化しにくいので、ＴＦＴ１が本来的にオンすべきタイミングでオンせずにノードＡ１〜Ａｎに電荷を蓄積できなくなるという場合が生じにくい。このため、長期間安定して動作し、耐久性の高いものとなる。

また、このシフトレジスタをゲートドライバ５２として適用した表示部１０の故障は当然のこととして少なくなり、これを含むデジタルスチルカメラの耐久性も高いものとなる。

この実施の形態において、表示部１０を構成する液晶表示装置に適用されたゲートドライバ５２は、図４に示す構成を有し、液晶コントローラ５０から出力される制御信号により、図５に示すタイミングチャートに従って動作するシフトレジスタによって構成されるものとしていた。しかしながら、上記のゲートドライバ５２として適用可能なシフトレジスタは、これに限られるものではない。

図６は、ゲートドライバ５２として適用可能な他のシフトレジスタの回路構成を示す図である。図４に示すシフトレジスタとの違いについて説明すると、ＴＦＴ１のドレインには、奇数番目の段ＲＳ（１），ＲＳ（３），…，ＲＳ（ｎ−１）においてクロック信号ＣＫ１が、偶数番目の段ＲＳ（２），ＲＳ（４），…，ＲＳ（ｎ）においてクロック信号ＣＫ２が、それぞれ供給されている。クロック信号ＣＫ１、ＣＫ２、スタート信号Ｄｓｔ及び終了信号Ｄｅｎｄは、ともにハイレベル電圧が電源電圧Ｖｄｄに等しく、ローレベル電圧が基準電圧Ｖｓｓに等しい。

次に、図６のシフトレジスタの動作について、図４のシフトレジスタと異なる点を図７のタイミングチャートを参照して説明する。タイミングＴ０〜Ｔ１の期間において、スタート信号Ｄｓｔがハイレベルになり、１番目の段ＲＳ（１）のＴＦＴ１がオンしたときは、このＴＦＴ１のドレインに供給されるクロック信号ＣＫ２がハイレベルになり、ノードＡ１に電荷が蓄積される。

タイミングＴ１〜Ｔ２の期間において、１番目の段ＲＳ（１）の出力信号ＯＵＴ１がハイレベルになり、２番目の段ＲＳ（２）のＴＦＴ１がオンしたときは、このＴＦＴ１のドレインに供給されるクロック信号ＣＫ１がハイレベルになり、ノードＡ２に電荷が蓄積される。以下同様にして、タイミングＴｎ−１〜Ｔｎの期間において、ｎ−１番目の段ＲＳ（ｎ−１）の出力信号ＯＵＴｎ−１がハイレベルになり、ｎ番目の段ＲＳ（ｎ）のＴＦＴ１がオンしたときは、このＴＦＴ１のドレインに供給されるクロック信号ＣＫ２がハイレベルになり、ノードＡｎに電荷が蓄積される。

このシフトレジスタにおいて、図７の下三段に示すように、３番目の段ＲＳ（３）を例としてＴＦＴ１のゲート、ドレイン及びソースの電位レベルの変化を説明すると、タイミングＴ２〜Ｔ３の期間で２番目の段ＲＳ（２）の出力信号ＯＵＴ２がハイレベルになっているときだけ、ハイレベル（ほぼＶｄｄ）となる。ドレイン電圧は、クロック信号ＣＫ２がハイレベルとなっているときだけハイレベル（ほぼＶｄｄ）となる。ソース電圧は、タイミングＴ２でノードＡ３に電荷が蓄積されると、Ｖｄｄよりもその閾値電圧だけ低い電圧レベルとなり、タイミングＴ３〜Ｔ４の期間でクロック信号ＣＫ１がハイレベルになっている間、電源電圧Ｖｄｄの２倍程度レベルになる。

ここでＴＦＴ１のドレイン電圧がゲート電圧より高い期間が十分長いと、ゲートしきい値電圧が負側にシフトしてしまい、オフ時のリーク電流でノードＡの電位が上昇し誤作動を引き起こす恐れがあるが、このシフトレジスタでは、ＴＦＴ１のドレイン電圧がハイレベルとなっている期間が図４に示したシフトレジスタよりも短くなる。つまり、ＴＦＴ１のゲート−ドレイン間及びソース−ドレイン間の電位差が生じる期間が短い。このため、ＴＦＴ１にかかる電圧ストレスが図４に示したシフトレジスタよりも小さく、リーク電流も小さく、ＴＦＴ１の素子特性が劣化しにくいので、長期間の使用によっても故障しにくいものとなる。

図８は、ゲートドライバ５２として適用可能なさらに他のシフトレジスタの回路構成を示す図である。図４に示すシフトレジスタとの違いについて説明すると、電圧信号Ｖ１が供給されている。電圧信号Ｖ１のハイレベルは、電源電圧Ｖｄｄのレベルよりも低いが、ノードＡ１〜Ａｎに、ＴＦＴ２及びＴＦＴ５をオンするのに十分なだけの電荷を蓄積させることができる程度のレベルである。一方、ローレベルは、基準電圧Ｖｓｓと同じである。クロック信号ＣＫ１、ＣＫ２、スタート信号Ｄｓｔ及び終了信号Ｄｅｎｄは、ともにハイレベル電圧が電源電圧Ｖｄｄに等しく、ローレベル電圧が基準電圧Ｖｓｓに等しい。

次に、図８のシフトレジスタの動作について、図４のシフトレジスタと異なる点を図９のタイミングチャートを参照して説明する。このタイミングチャートに従った動作では、電圧信号Ｖ１は、常時ハイレベルに維持されている。

タイミングＴ０〜Ｔ１の期間において、スタート信号Ｄｓｔがハイレベルになり、１番目の段ＲＳ（１）のＴＦＴ１がオンしたときは、電圧信号Ｖ１がこのＴＦＴ１のドレインからソースに出力されて、ノードＡ１に電荷が蓄積される。このとき、ノードＡ１の電位は電源電圧Ｖｄｄよりも低い電圧信号Ｖ１よりもさらにＴＦＴ１の閾値電圧だけ低いが、ＴＦＴ２及びＴＦＴ５の閾値電圧よりは高くなる。これにより、１番目の段ＲＳ（１）のＴＦＴ２及びＴＦＴ５がオンし、ＴＦＴ３がオフする。そして、タイミングＴ１においてクロック信号ＣＫ１が立ち上がると、出力信号ＯＵＴ１のレベルがハイレベルになる。

以下同様にして、タイミングＴｎ−１〜Ｔｎの期間では、ｎ−１番目の段ＲＳ（ｎ−１）の出力信号ＯＵＴｎ−１がハイレベルになり、ｎ番目の段ＲＳ（ｎ）のＴＦＴ１がオンする。これにより、ノードＡｎに電圧信号Ｖ１よりもさらにＴＦＴ１の閾値電圧だけ低い電位となるだけの電荷が蓄積され、ｎ番目の段ＲＳ（ｎ）のＴＦＴ２及びＴＦＴ５がオンし、ＴＦＴ３がオフする。そして、タイミングＴｎにおいてクロック信号ＣＫ２が立ち上がると、出力信号ＯＵＴｎのレベルがハイレベルになる。

このシフトレジスタにおいて、１つのＴＦＴ１のゲート、ドレイン及びソースの電位がどのように変化するかについて、図９の下三段を参照し、３番目の段ＲＳ（３）のＴＦＴ１を例として説明する。図示するように、ＴＦＴ１のゲート電圧は、タイミングＴ２〜Ｔ３の期間で２番目の段ＲＳ（２）の出力信号ＯＵＴ２がハイレベルになっているときだけ、ほぼ電源電圧Ｖｄｄに等しいレベルとなる。

ＴＦＴ１のドレイン電圧は、電圧信号Ｖ１のレベル、すなわち電源電圧Ｖｄｄよりも若干低いレベルに維持されている。ＴＦＴ１のソース電圧は、タイミングＴ２でノードＡ３に電荷が蓄積されると、電圧信号Ｖ１よりもその閾値電圧だけ低い電圧レベルとなり、タイミングＴ３〜Ｔ４の期間でクロック信号ＣＫ１がハイレベルになっているときに、これよりもほぼ電源電圧Ｖｄｄだけ高いレベルになる。

つまり、このときのＴＦＴ１のソース電圧は、電源電圧Ｖｄｄよりは若干高くなるものの、電源電圧Ｖｄｄの２倍の電圧よりは十分に低いレベルとなっている。したがってＴＦＴ１では、ゲートがオフレベル時のゲート−ドレイン間の電位差がより小さくなり、ソース電圧が最大時のゲート−ソース間の電位差が小さくなる。同様に、ＴＦＴ２のゲート電圧、ＴＦＴ５のゲート電圧及びＴＦＴ６のドレイン電圧も、図４のシフトレジスタの場合ほど大きくならない。このため、ＴＦＴ１、２、５、６に大きな電圧ストレスがかかることがなく、図４のシフトレジスタに比べてＴＦＴ１、２、５、６の素子特性が劣化しにくいので、長期間の使用によっても故障しにくいものとなる。

図８のシフトレジスタは、また、図１０のタイミングチャートに従って動作することもできる。このタイミングチャートに従った動作では、電圧信号Ｖ１は、クロック信号ＣＫ１またはＣＫ２のいずれかがハイレベルとなっている期間だけ、ハイレベルに変化する。このタイミングチャートに従った動作について、図９のタイミングチャートに従った動作との違いを説明する。

タイミングＴ０〜Ｔ１の期間でスタート信号Ｄｓｔがハイレベルになっているときだけ、電圧信号Ｖ１がハイレベルとなってノードＡ１に電荷が蓄積される。タイミングＴ１〜Ｔ２の期間で出力信号ＯＵＴ１がハイレベルになっているときだけ、電圧信号Ｖ１がハイレベルとなってノードＡ２に電荷が蓄積される。以下同様にして、タイミングＴｎ−１〜Ｔｎの期間では、出力信号ＯＵＴｎ−１がハイレベルになっているときだけ、電圧信号Ｖ１がハイレベルとなってノードＡｎに電荷が蓄積される。

この動作による場合、図１０の下三段に３番目の段ＲＳ（１）を例として示すように、ＴＦＴ１のゲート−ドレイン間及び、ソース−ドレイン間に電位差が生じる時間が、図９の動作による場合よりも短く、ＴＦＴ１にかかる電圧ストレスが小さい。このため、図９の動作による場合よりもＴＦＴ１の素子特性が劣化しにくいので、長期間の使用によっても故障しにくいものとなる。

図１１は、ゲートドライバ５２として適用可能なさらに他のシフトレジスタの回路構成を示す図である。図６に示すシフトレジスタとの違いについて説明すると、ＴＦＴ１のドレインには、奇数番目の段ＲＳ（１），ＲＳ（３），…，ＲＳ（ｎ−１）においてクロック信号ＣＫ１’が、偶数番目の段ＲＳ（２），ＲＳ（４），…，ＲＳ（ｎ）においてクロック信号ＣＫ２’が、それぞれ供給されている。クロック信号ＣＫ１’及びＣＫ２’のハイレベルは、電源電圧Ｖｄｄのレベルよりも低いが、ノードＡ１〜Ａｎに、ＴＦＴ２及びＴＦＴ５をオンするのに十分なだけの電荷を蓄積させることができる程度のレベルである。

次に、図１１のシフトレジスタの動作について、図６に示すシフトレジスタとの違いを図１２のタイミングチャートを参照して説明する。タイミングＴ０〜Ｔ１においてスタート信号Ｄｓｔがハイレベルになったときは、クロック信号ＣＫ２’がハイレベルとなって、ノードＡ１に電荷が蓄積される。タイミングＴ１〜Ｔ２において出力信号ＯＵＴ１がハイレベルになったときは、クロック信号ＣＫ１’がハイレベルとなって、ノードＡ２に電荷が蓄積される。以下同様にして、タイミングＴｎ−１〜Ｔｎにおいて出力信号ＯＵＴｎ−１がハイレベルになったときは、クロック信号ＣＫ１’がハイレベルとなって、ノードＡｎに電荷が蓄積される。

図１２の下三段に３番目の段ＲＳ（３）のＴＦＴ１を例として示すように、各ＴＦＴ１のソース電圧は、最大レベルとなったときでも、電源電圧Ｖｄｄよりは若干高くなるものの、電源電圧Ｖｄｄの２倍の電圧よりは十分に低いレベルとなっている。同様に、ＴＦＴ２のゲート電圧、ＴＦＴ５のゲート電圧及びＴＦＴ６のドレイン電圧も、図６のシフトレジスタの場合ほど大きくならない。このため、ＴＦＴ１、２、５、６に大きな電圧ストレスがかかることがない。さらに、図８のシフトレジスタに比べて、ＴＦＴ１のゲート−ドレイン間及びソース−ドレイン間に電位差が生じている期間が短い。図６、図８のシフトレジスタに比べてＴＦＴ１、２、５、６の素子特性が劣化しにくいので、長期間の使用によっても故障しにくいものとなる。

［第２の実施の形態］
この実施の形態にかかるデジタルスチルカメラは、第１の実施の形態に示したものとほぼ同じであるが、図２に点線で示す角度センサ４０を有している点が異なる。また、表示部１０のゲートドライバ５２として適用されるシフトレジスタが第１の実施の形態のものと異なり、順方向と逆方向との双方向に出力信号をシフトできるものを用いている。また、これに合わせて、液晶コントローラ５０から制御信号群Ｇｃｎｔとして出力される信号も若干異なる。

角度センサ４０は、レンズユニット部０２のカメラ本体部０１に対する角度を検出する。角度センサ４０の検出信号は、ＣＰＵ２２に入力され、ＣＰＵ２２は、この検出信号に従って、表示走査方向（ゲートドライバ５２として適用されるシフトレジスタのシフト動作方向）を順方向とするか逆方向とするかを示す制御信号を表示部１０に送る。

図１３は、この実施の形態において、ゲートドライバ５２として適用されるシフトレジスタの回路構成を示す図である。このシフトレジスタも、液晶表示素子５１のゲートラインＧＬの数と同じｎ個の段ＲＳ（１）〜ＲＳ（ｎ）から構成され、段ＲＳ（１）〜ＲＳ（ｎ）のそれぞれは、図４に示したシフトレジスタと同様に、６つのＴＦＴ１〜６から構成されている。ここでも、ＴＦＴ１〜６は、いずれもｎチャネル型の電界効果トランジスタである。

図１３に示すシフトレジスタについて、図４に示すものと異なる部分を説明すると、各段ＲＳ（１）〜ＲＳ（ｎ）のＴＦＴ１のドレインには、電源電圧Ｖｄｄの代わりに電圧信号Ｖ１が供給される。各段ＲＳ（１）〜ＲＳ（ｎ）のＴＦＴ６のソースには、基準電圧Ｖｓｓの代わりに電圧信号Ｖ２が供給される。

１番目の段ＲＳ（１）のＴＦＴ１のゲートには、スタート信号Ｄｓｔの代わりに制御信号Ｄ１が供給される。ｎ番目の段ＲＳ（ｎ）のＴＦＴ６のゲートには、終了信号Ｄｅｎｄの代わりに制御信号Ｄ２が供給される。電圧信号Ｖ１、Ｖ２は、順方向動作時と逆方向動作時とでレベルが異なり、また、制御信号Ｄ１、Ｄ２は、順方向動作時と逆方向動作時とでハイレベルとなるタイミングが異なる。

以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。まず、上記のゲートドライバ５２を構成するシフトレジスタの動作について、順方向シフトさせる場合と逆方向シフトさせる場合とに分け、図１４、図１５のタイミングチャートを参照して説明する。

なお、これらのタイミングチャートにおいて、クロック信号ＣＫ１、ＣＫ２、電圧信号Ｖ１、Ｖ２、制御信号Ｄ１、Ｄ２のハイレベルは、いずれも電源電圧Ｖｄｄに等しい。一方、これらの信号のローレベルは、いずれも基準電圧Ｖｓｓに等しい。１Ｔの期間は、表示部１０における１水平期間となる。

また、これらのタイミングチャートに従ってシフト動作を開始する前（Ｔ０より前）は、出力信号ＯＵＴ１〜ＯＵＴｎはいずれもローレベルとなっている。また、段ＲＳ（１）〜ＲＳ（ｎ）のいずれにおいても、ノードＡ１〜Ａｎに電荷が蓄積されておらず、ＴＦＴ２及びＴＦＴ５はオン、ＴＦＴ３はオフの状態になっている。

図１４は、順方向シフトさせる場合の動作を示すタイミングチャートである。この場合、電圧信号Ｖ１のレベルは、電源電圧Ｖｄｄに等しいハイレベルに維持され、電圧信号Ｖ２のレベルは、基準電圧Ｖｓｓに等しいローレベルに維持される。また、制御信号Ｄ１は、タイミングＴ０からＴ１の間の一定期間だけハイレベルになる。制御信号Ｄ２は、タイミングＴｎからタイミングＴｎ＋１の一定期間だけハイレベルになる。

すなわち、第１の実施の形態において、制御信号Ｄ１をスタート信号Ｄｓｔに、制御信号Ｄ２を終了信号Ｄｅｎｄに置き換えれば、図５のタイミングチャートを用いて説明したシフトレジスタの動作と同じになる。従って、１Ｔの期間内の一定期間ずつ、出力信号ＯＵＴ１〜ＯＵＴｎが順にハイレベルになってシフトしていく。

一方、図１５は、逆方向シフトさせる場合の動作を示すタイミングチャートである。この場合、電圧信号Ｖ１のレベルは、基準電圧Ｖｓｓに等しいローレベルに維持され、電圧信号Ｖ２のレベルは、基準電圧Ｖｄｄに等しいハイレベルに維持される。また、制御信号Ｄ２は、タイミングＴ０からＴ１の間の一定期間だけハイレベルになる。制御信号Ｄ１は、タイミングＴｎからタイミングＴｎ＋１の一定期間だけハイレベルになる。

タイミングＴ０〜Ｔ１の間、制御信号Ｄ２がハイレベルになると、ｎ番目の段ＲＳ（ｎ）のＴＦＴ６がオンし、ハイレベルの電圧信号Ｖ２がＴＦＴ６のソースからドレインに出力される。これにより、ｎ番目の段ＲＳ（ｎ）のノードＡｎに電荷が蓄積され、ＴＦＴ２及びＴＦＴ５がオンし、ＴＦＴ３がオフする。この期間は、ｎ番目の段ＲＳ（ｎ）のＴＦＴ２はオンするが、クロック信号ＣＫ２はローレベルであるため、出力信号ＯＵＴ２のレベルはローレベルのままである。

次に、タイミングＴ１において、クロック信号ＣＫ２がハイレベルに変化すると、これがｎ番目の段ＲＳ（ｎ）のＴＦＴ２のドレインからソースに出力されて、出力信号ＯＵＴｎのレベルがハイレベルに変化する。この後、タイミングＴ２までの間でクロック信号ＣＫ２が立ち下がると、出力信号ＯＵＴｎはローレベルになる。

また、タイミングＴ１〜Ｔ２の期間では、ハイレベルとなったｎ番目の段ＲＳ（ｎ）の出力信号ＯＵＴｎにより、ｎ−１番目の段ＲＳ（ｎ−１）のＴＦＴ６がオンする。これにより、ｎ−１番目の段ＲＳ（ｎ−１）のＴＦＴ６のドレインからハイレベルの電圧信号Ｖ２が出力されることで、ノードＡｎ−１の電位がハイレベルになり、ｎ−１番目の段ＲＳ（ｎ−１）のＴＦＴ２及びＴＦＴ５がオンし、ＴＦＴ３がオフする。

次に、タイミングＴ２において、クロック信号ＣＫ１がハイレベルに変化すると、これがｎ−１番目の段ＲＳ（ｎ−１）のＴＦＴ２のドレインからソースに出力されて、出力信号ＯＵＴｎ−１のレベルがハイレベルに変化する。これにより、今度はｎ番目の段ＲＳ（ｎ）のＴＦＴ１がオンし、ノードＡｎに蓄積された電荷が放出され、ｎ番目の段ＲＳ（ｎ）のＴＦＴ２及びＴＦＴ５がオフし、ＴＦＴ３がオンする。この後、タイミングＴ３までの間でクロック信号ＣＫ１が立ち下がると、出力信号ＯＵＴｎ−１はローレベルになる。

また、タイミングＴ１〜Ｔ２の期間では、ハイレベルとなったｎ−１番目の段ＲＳ（ｎ−１）の出力信号ＯＵＴｎ−１により、ｎ−２番目の段ＲＳ（ｎ−２）のＴＦＴ６がオンする。これにより、ｎ−２番目の段ＲＳ（ｎ−２）のＴＦＴ６のドレインからハイレベルの電圧信号Ｖ２が出力されることで、ノードＡｎ−２の電位がハイレベルになり、ｎ−２番目の段ＲＳ（ｎ−２）のＴＦＴ２及びＴＦＴ５がオンし、ＴＦＴ３がオフする。

以下、ｎ−２番目以前の段ＲＳ（ｎ−２），ＲＳ（ｎ−３），…が、前の段の方向に向かって１Ｔの期間ずつ上記と同様の動作を繰り返していくことによって、出力信号ＯＵＴｎ−２，ＯＵＴｎ−３，…が１Ｔの期間内の所定期間ずつハイレベルに変化していく。そして、タイミングＴｎ−１〜Ｔｎの期間では、ハイレベルとなった２番目の段ＲＳ（２）の出力信号ＯＵＴ２により、１番目の段ＲＳ（１）のＴＦＴ６がオンする。これにより、１番目の段ＲＳ（１）のノードＡ１に電荷が蓄積され、ＴＦＴ２及びＴＦＴ５がオンし、ＴＦＴ３がオフする。

次に、タイミングＴｎにおいて、クロック信号ＣＫ１がハイレベルに変化すると、これが１番目の段ＲＳ（１）のＴＦＴ２のドレインからソースに出力されて、出力信号ＯＵＴ１のレベルがハイレベルに変化する。この後、タイミングＴｎ＋１までの間でクロック信号ＣＫ１が立ち下がると、出力信号ＯＵＴ１はローレベルになる。

そして、タイミングＴｎ＋１になると、今度は制御信号Ｄ１のレベルがハイレベルに変化する。これにより、１番目の段ＲＳ（１）のＴＦＴ１がオンすることで、ノードＡ１に蓄積された電荷が放出され、２番目の段ＲＳ（２）のＴＦＴ２及びＴＦＴ５がオフし、ＴＦＴ３がオンする。そして、制御信号Ｄ２がハイレベルに変化するまでの間、段ＲＳ（１）〜ＲＳ（ｎ）のいずれにおいても、ノードＡ１〜Ａｎに電荷は蓄積されておらず、ＴＦＴ２及びＴＦＴ５はオン、ＴＦＴ３はオフの状態が維持される。

次に、この実施の形態にかかるデジタルスチルカメラ全体の動作を説明するが、次の点を除いて第１の実施の形態のものと同じである。第１の実施の形態のものと異なる点について説明すると、角度センサ４０は、レンズユニット部０２のカメラ本体部０１に対する角度を検出し、その検出信号をＣＰＵ２２に入力する。すると、ＣＰＵ２２は、入力された検出信号に応じた制御信号を、表示部１０に供給する。

表示部１０では、液晶コントローラ５０が、レンズユニット部０２の撮像レンズ０２ａが表示部１０と反対側にあることを示す制御信号がＣＰＵ２２から供給された場合には順方向シフトとなるように、ゲートドライバ５２に制御信号群Ｇｃｎｔとして供給する制御信号Ｄ１、Ｄ２及び電圧信号Ｖ１、Ｖ２を切り替える。撮像レンズ０２ａが表示部１０の側にあることを示す制御信号がＣＰＵ２２から供給された場合には逆方向シフトとなるように、ゲートドライバ５２に制御信号群Ｇｃｎｔとして供給する制御信号Ｄ１、Ｄ２及び電圧信号Ｖ１、Ｖ２を切り替える。

以下、この実施の形態にかかるデジタルスチルカメラで画像を撮影する際の動作、特にレンズユニット部０２の向きと表示部１０に表示される画像との関係について、具体例を示して説明する。ここでは、モード設定キー１２ａを撮影モードに設定しているものとし、角度センサ４０の検出信号に従って、ＣＰＵ２２は、液晶表示素子５１の走査方向（ゲートドライバ５２を構成するシフトレジスタのシフト方向）を変えるための制御信号を表示部１０に送っているものとする。

まず、図１６（ａ）に示すように、撮影者から見て正面側にある物体の画像を撮影する場合のデジタルスチルカメラの動作について説明する。この場合、撮影者は、レンズユニット部０２の撮像レンズ０２ａをカメラ本体部０１の表示部１０と同じ側に来るように、すなわち、レンズユニット部０２をカメラ本体部０１に対してほぼ０°の位置に来るように回動させて、画像の撮影を行う。このとき、ゲートドライバ５２による液晶表示素子５１の走査方向は順方向となる。

この状態では、図１６（ａ）に示すように、液晶表示素子５１の画素Ｐ（１，１）〜Ｐ（ｎ，ｍ）の配置は、液晶表示素子５１の本来の上下左右の方向と一致している。また、レンズユニット部０２の上下左右方向が画像の本来の上下左右方向と一致する。このとき、撮像レンズ０２ａによって結像された画像に応じて、図１６（ａ）の左から右に水平走査され、上から下に垂直走査されることで、ＣＣＤ撮像装置２０の各画素から電気信号が出力され、対応する画像データがＲＡＭ２４のＶＲＡＭ領域に展開される。

一方、表示部１０においては、図１６（ｂ）に示す水平方向の矢印の方向に従って、展開された画像データが取り込まれ、１水平期間内で液晶表示素子５１の１番目からｍ番目のドレインラインＤＬに出力される。また、ゲートドライバ５２は、液晶表示素子５１の１番目からｎ番目の順（図１６（ｂ）では上から下の順）でゲートラインＧＬを順次選択していく。

これにより、ＣＣＤ撮像装置２０において本来的に上にある画素から出力された信号に対応する画像データが液晶表示素子５１の本来的な上の画素（図１６（ｂ）の上側）に、ＣＣＤ撮像装置２０において本来的に左にある画素から出力された信号に対応する画像データが液晶表示素子５１の本来的な左の画素（図１６（ｂ）の左側）に表示されることとなり、図１６（ｂ）に示すように、撮影した画像と同一方向の画像が表示される。

次に、図１７（ａ）に示すように、例えば撮影者自体が被写体になるような、被写体が表示部１０側にある時に画像を撮影する場合のデジタルスチルカメラの動作について説明する。この場合、撮影者は、レンズユニット部０２の撮像レンズ０２ａをカメラ本体部０１の表示部１０の反対側に来るように、すなわち、レンズユニット部０２をカメラ本体部０１に対してほぼ１８０°の位置に来るように回動させて、画像の撮影を行う。このとき、ゲートドライバ５２による液晶表示素子５１の走査方向は逆方向となる。

この状態では、図１７（ａ）に示すように、液晶表示素子５１の画素Ｐ（１，１）〜Ｐ（ｎ，ｍ）の配置は、液晶表示素子５１の本来の上下左右の方向と逆になっている。また、レンズユニット部０２の上下左右方向が画像の上下左右方向と一致する。このとき、撮像レンズ０２ａによって結像された画像に応じて、図１７（ａ）の右から左に水平走査され、上から下に垂直走査されて、ＣＣＤ撮像装置２０の各画素から電気信号が出力され、対応する画像データがＲＡＭ２４のＶＲＡＭ領域に展開される。

一方、表示部１０においては、図１７（ｂ）に示す水平方向の矢印の方向に従って、展開された画像データが取り込まれ、１水平期間内で液晶表示素子５１の１番目からｍ番目のドレインラインＤＬに出力される。また、ゲートドライバ５２は、液晶表示素子５１の１番目からｎ番目の順（図１７（ｂ）では下から上の順）でゲートラインＧＬを順次選択していく。

これにより、ＣＣＤ撮像装置２０において本来的に上にある画素から出力された信号に対応する画像データが液晶表示素子５１の本来的な下の画素（図１７（ｂ）の下側）に、ＣＣＤ撮像装置２０において本来的に左にある画素から出力された信号に対応する画像データが液晶表示素子５１の本来的な右の画素（図１７（ｂ）の右側）に表示されることとなり、図１７（ｂ）に示すように、撮影した画像に対する鏡面画像が表示される。

以上説明したように、この実施の形態にかかるデジタルスチルカメラのゲートドライバ５２として適用されるシフトレジスタでは、順方向に動作する場合には、ＴＦＴ１はノードＡ１〜Ａｎに電荷を蓄積させるためのトランジスタとして機能し、ＴＦＴ６は蓄積された電荷を放出させるためのトランジスタとして機能する。一方、逆方向に動作する場合には、ＴＦＴ１はノードＡ１〜Ａｎに蓄積された電荷を放出させるためのトランジスタとして機能し、ＴＦＴ６は電荷を蓄積させるためのトランジスタとして機能する。

ＴＦＴ１、６にこのような機能を持たせることができるため、各段ＲＳ（１）〜ＲＳ（ｎ）を構成するＴＦＴ１〜６の数は、第１の実施の形態でゲートドライバ５２として適用されていたシフトレジスタと同じにすることができる。このため、第１の実施の形態のものに比べて面積がそれほど大きくならず、ゲートドライバ５２を液晶表示素子５１と同一の基板上に形成しても、画像表示領域の相対的な面積が小さくならない。

また、ゲートドライバ５２に、順方向と逆方向との双方向にシフト動作することができるシフトレジスタを適用したことにより、液晶コントローラ５０〜ゲートドライバ５２に供給する制御信号群Ｇｃｎｔを制御するだけで、表示部１０上にＣＣＤ撮像装置２０で撮影した画像の鏡面画像を表示することができる。すなわち、この実施の形態にかかるデジタルスチルカメラでは、ＶＲＡＭ領域に展開された画像データの読み出しのために複雑な制御を行わなくても、表示部１０に鏡面画像を表示することができる。

この実施の形態において、ゲートドライバ５２は、図１３に示す構成を有し、液晶コントローラ５０から出力される制御信号により、図１４または図１５に示すタイミングチャートに従って動作するシフトレジスタによって構成されるものとしていた。しかしながら、この実施の形態において、ゲートドライバ５２として適用可能なシフトレジスタの駆動方法はこれに限られるものではなく、シフトレジスタの構成もこれに限られるものではない。

図１８、図１９は、図１３に示すシフトレジスタの他の動作を示すタイミングチャートである。順方向動作をする場合、図１８に示すように、電圧信号Ｖ２がローレベルに維持されるのは図１４の場合と同じであるが、電圧信号Ｖ１は、クロック信号ＣＫ１またはＣＫ２がハイレベルになっているときだけハイレベルとなる。例えば、タイミングＴ０〜Ｔ１の期間において、制御信号Ｄ１がハイレベルになったときはクロック信号ＣＫ１もハイレベルとなって、１番目の段ＲＳ（１）のＴＦＴ１がオンし、ノードＡ１に電荷が蓄積される。

一方、逆方向動作をする場合、図１９に示すように、電圧信号Ｖ１がローレベルに維持されるのは図１５の場合と同じであるが、電圧信号Ｖ２は、クロック信号ＣＫ１またはＣＫ２がハイレベルになっているときだけハイレベルとなる。例えば、タイミングＴ０〜Ｔ１の期間において、制御信号Ｄ２がハイレベルとなったときはクロック信号ＣＫ２もハイレベルとなって、ｎ番目の段ＲＳ（ｎ）のＴＦＴ１がオンし、ノードＡｎに電荷が蓄積される。

これらの場合、ＴＦＴ１及びＴＦＴ６のそれぞれのゲート−ドレイン間、ソース−ドレイン間に電位差が生じる時間が、図１４、図１５のタイミングチャートに従って動作させた場合よりも短くなる。これにより、ＴＦＴ１及びＴＦＴ６にかかる電圧ストレスを小さくすることができ、特性劣化を招きにくいので、長期間の使用に耐え得るものとなる。

図２０は、この実施の形態において、ゲートドライバ５２として適用可能な他のシフトレジスタの回路構成を示す図である。図１３に示すシフトレジスタとの違いについて説明すると、奇数番目の段ＲＳ（１），ＲＳ（３），…，ＲＳ（ｎ−１）において、ＴＦＴ１のドレインには電圧信号Ｖ２が、ＴＦＴ６のソースには電圧信号Ｖ１が供給されている。偶数番目の段ＲＳ（２），ＲＳ（４），…，ＲＳ（ｎ）において、ＴＦＴ１のドレインには電圧信号Ｖ１が、ＴＦＴ６のソースには電圧信号Ｖ２が供給されている。

次に、図２０のシフトレジスタの動作について、図２１、図２２のタイミングチャートを参照して説明する。順方向動作をする場合、タイミングＴ０〜Ｔ１の期間において、制御信号Ｄ１がハイレベルになると１番目の段ＲＳ（１）のＴＦＴ１がオンし、ハイレベルとなった電圧信号Ｖ２によりノードＡ１に電荷が蓄積される。タイミングＴ１〜Ｔ２の期間において、クロック信号ＣＫ１がハイレベルになると、１番目の段ＲＳ（１）の出力信号ＯＵＴ１がハイレベルとなる。これにより、２番目の段ＲＳ（２）のＴＦＴ１がオンし、ハイレベルとなった電圧信号Ｖ１によりノードＡ２に電荷が蓄積される。

次のタイミングＴ２〜Ｔ３の期間において、クロック信号ＣＫ２がハイレベルになると、２番目の段ＲＳ（２）の出力信号ＯＵＴ２がハイレベルとなる。これにより、３番目の段ＲＳ（３）のＴＦＴ１がオンし、ハイレベルとなった電圧信号Ｖ２によりノードＡ３に電荷が蓄積される。また、ハイレベルとなった出力信号ＯＵＴ２により、１番目の段ＲＳ（１）のＴＦＴ６がオンする。このとき、電圧信号Ｖ１はローレベルとなっているため、ノードＡ１に蓄積された電荷が放出される。

以下同様にして、タイミングＴｎ〜Ｔｎ＋１の期間において、クロック信号ＣＫ２がハイレベルになると、ｎ番目の段ＲＳ（ｎ）の出力信号ＯＵＴｎがハイレベルとなる。これにより、ｎ−１番目の段ＲＳ（ｎ−１）のＴＦＴ６がオンし、電圧信号Ｖ１がローレベルとなっていることから、ノードＡｎ−１に蓄積された電荷が放出される。そして、タイミングＴｎ＋１になると、制御信号Ｄ２がハイレベルになって、ｎ番目の段ＲＳ（ｎ）のＴＦＴ６がオンする。このとき、電圧信号Ｖ２はローレベルとなっているため、ノードＡｎに蓄積された電荷が放出される。

一方、逆方向動作をする場合、タイミングＴ０〜Ｔ１の期間において、制御信号Ｄ２がハイレベルになると、ｎ番目の段ＲＳ（ｎ）のＴＦＴ６がオンし、ハイレベルとなった電圧信号Ｖ２によりノードＡｎに電荷が蓄積される。タイミングＴ１〜Ｔ２の期間において、クロック信号ＣＫ２がハイレベルになると、ｎ番目の段ＲＳ（ｎ）の出力信号ＯＵＴｎがハイレベルとなる。これにより、ｎ−１番目の段ＲＳ（ｎ−１）のＴＦＴ６がオンし、ハイレベルとなった電圧信号Ｖ２によりノードＡｎ−１に電荷が蓄積される。

次のタイミングＴ２〜Ｔ３の期間において、クロック信号ＣＫ１がハイレベルになると、ｎ−１番目の段ＲＳ（ｎ−１）の出力信号ＯＵＴｎ−１がハイレベルとなる。これにより、ｎ番目の段ＲＳ（ｎ）のＴＦＴ１がオンし、電圧信号Ｖ１がローレベルとなっていることから、ノードＡｎに蓄積された電荷が放出される。

以下同様にして、タイミングＴｎ〜Ｔｎ＋１の期間において、クロック信号ＣＫ１がハイレベルになると、１番目の段ＲＳ（１）の出力信号ＯＵＴ１がハイレベルとなる。これにより、２番目の段ＲＳ（２）のＴＦＴ１がオンし、電圧信号Ｖ１がローレベルとなっていることから、ノードＡ２に蓄積された電荷が放出される。そして、タイミングＴｎ＋１になると、制御信号Ｄ１がハイレベルになって、１番目の段ＲＳ（１）のＴＦＴ１がオンする。このとき、電圧信号Ｖ２はローレベルとなっているため、ノードＡ１に蓄積された電荷が放出される。

図２３は、この実施の形態において、ゲートドライバ５２として適用可能な他のシフトレジスタの回路構成を示す図である。図１３に示すシフトレジスタとの違いについて説明すると、奇数番目の段ＲＳ（１），ＲＳ（３），…，ＲＳ（ｎ−１）において、ＴＦＴ１のドレインには電圧信号Ｖ２が、ＴＦＴ６のソースには電圧信号Ｖ４が供給されている。偶数番目の段ＲＳ（２），ＲＳ（４），…，ＲＳ（ｎ）において、ＴＦＴ１のドレインには電圧信号Ｖ１が、ＴＦＴ６のソースには電圧信号Ｖ３が供給されている。

次に、図２３のシフトレジスタの動作について、図２４、図２５のタイミングチャートを参照して説明する。このシフトレジスタの動作は、奇数番目の段ＲＳ（１），ＲＳ（３），…，ＲＳ（ｎ−１）においてＴＦＴ６のソースに供給される電圧信号をＶ４に置き換え、偶数番目の段ＲＳ（２），ＲＳ（４），…，ＲＳ（ｎ）においてＴＦＴ６のソースに供給される電圧信号をＶ３と置き換えれば、図２０のシフトレジスタのものとほぼ同じである。

しかし、図２４に示す順方向動作をする場合において、各段ＲＳ（１）〜ＲＳ（ｎ）のＴＦＴ６のソース電圧（電圧信号Ｖ３、Ｖ４）は、ローレベルに維持されている。また、図２５に示す逆方向動作をする場合において、各段ＲＳ（１）〜ＲＳ（ｎ）のＴＦＴ１のドレイン電圧（電圧信号Ｖ１、Ｖ２）は、ローレベルに維持されている。つまり、順方向動作ではＴＦＴ１について、逆方向動作ではＴＦＴ６について、ゲート−ドレイン間及びソース−ドレイン間に電位差が生じる時間が短い。このため、ＴＦＴ１及びＴＦＴ６にかかる電圧ストレスを、図２０に示すシフトレジスタよりも小さくすることができるので、ＴＦＴ１及びＴＦＴ６の素子特性が劣化しにくく、長期間の使用によっても故障しにくいものとなる。

なお、この実施の形態で示した各シフトレジスタにおいて、ＴＦＴ１のドレインまたはＴＦＴ６のソースに供給する電圧信号Ｖ１〜Ｖ４のハイレベルは、ノードＡ１〜Ａｎに蓄積させる電荷によって、ＴＦＴ２及びＴＦＴ５をオンするのに十分な電圧レベルであれば、電源電圧Ｖｄｄよりも低くてもよい。これにより、ＴＦＴ１及びＴＦＴ６、さらにはＴＦＴ２及びＴＦＴ５にかかる電圧ストレスを、上記の各タイミングチャートに従ってシフトレジスタを動作させた場合よりも小さくすることができる。

［他の実施の形態］
本発明は、上記第１、第２の実施の形態に限られるものではなく、様々な変形、応用を行うことができる。以下、本発明を適用した他の実施の形態について説明する。

上記の第２の実施の形態では、ゲートドライバ５２として適用されたシフトレジスタを順方向でシフト動作させるか逆方向でシフト動作させるかは、角度センサ４０が検出したレンズユニット部０２のカメラ本体部０１に対する角度に応じて、自動的に設定されるものとしていた。しかしながら、順方向動作させるか逆方向動作させるかは、ユーザがキー入力部１２のキーを操作することにより選択するようにしてもよい。

上記の第１、第２の実施の形態では、図４、図６、図８、図１１、図１３、図２０及び図２３に示したシフトレジスタを液晶表示装置のゲートドライバ５２として適用した場合を例として説明した。しかしながら、液晶表示装置以外の表示装置、例えば、プラズマディスプレイ、フィールドエミッションディスプレイ、有機ＥＬ表示装置などのラインを選択するためのドライバとしても用いることができる。さらには、これらのシフトレジスタは、撮像画素が縦横に所定の配列（例えば、マトリクス状の配列）で配置された撮像素子を駆動するドライバとしても用いることができる。

図２６は、ダブルゲートトランジスタをフォトセンサとして適用して撮像素子を有する撮像装置の構成を示すブロック図である。この撮像装置は、例えば指紋センサとして使用されるもので、図示するように、コントローラ７０、撮像素子７１、トップゲートドライバ７２、ボトムゲートドライバ７３及びドレインドライバ７４から構成されている。

撮像素子７１は、マトリクス状に配置された複数のダブルゲートトランジスタ８１で構成される。ダブルゲートトランジスタ８１のトップゲート電極９１はトップゲートラインＴＧＬに、ボトムゲート電極９２はボトムゲートラインＢＧＬに、ドレイン電極９３はドレインラインＤＬに、ソース電極９４は接地されたグラウンドラインＧｒＬにそれぞれ接続されている。撮像素子７１の下方には、ダブルゲートトランジスタ８１の半導体層を励起する波長域の光を発光するバックライトが載置されている。

撮像素子７１を構成するダブルゲートトランジスタ８１は、トップゲート電極９１に印加されている電圧が＋２５（Ｖ）で、ボトムゲート電極９２に印加されている電圧が０（Ｖ）であると、トップゲート電極９１と半導体層との間に配置される窒化シリコンからなるゲート絶縁膜と半導体層とに蓄積されている正孔が吐出され、リセットされる。ダブルゲートトランジスタ８１は、ソース電極９４とドレイン電極９３間が０（Ｖ）で、トップゲート電極９１に印加されている電圧が−１５（Ｖ）で、ボトムゲート電極９２に印加されている電圧が０（Ｖ）となり、半導体層への光の入射によって発生した正孔−電子対のうちの正孔が上記半導体層及び上記ゲート絶縁膜に蓄積されるフォトセンス状態となる。この所定期間に蓄積される正孔の量は光量に依存している。

フォトセンス状態において、バックライトがダブルゲートトランジスタ８１に向け光を照射するが、このままではダブルゲートトランジスタ８１の半導体層の下方に位置するボトムゲート電極９２が遮光するので半導体層には十分なキャリアが生成されない。このとき、ダブルゲートトランジスタ８１上方の絶縁膜上に指を載置すると、指の凹部（指紋形状を決める溝にあたる）の直下にあたるダブルゲートトランジスタ８１の半導体層には、絶縁膜等で反射された光があまり入射されない。

このように光の入射量が少なくて十分な量の正孔が半導体層内に蓄積されずに、トップゲート電極９１に印加されている電圧が−１５（Ｖ）で、ボトムゲート電極９２に印加されている電圧が＋１０（Ｖ）となると、半導体層内に空乏層が広がり、ｎチャネルがピンチオフされ、半導体層が高抵抗となる。一方、フォトセンス状態において指の凸部（指の溝と溝の間の山）の直下にあたるダブルゲートトランジスタ８１の半導体層には、絶縁膜等で反射された光が入射され十分な量の正孔が半導体層内に蓄積された状態で、このような電圧が印加された場合は、蓄積されている正孔がトップゲート電極９１に引き寄せられて保持されることにより、半導体層のボトムゲート電極９２側にｎチャネルが形成され、半導体層が低抵抗となる。これらの読み出し状態における半導体層の抵抗値の違いが、ドレインラインＤＬの電位の変化となって現れる。

トップゲートドライバ７２は、撮像素子７１のトップゲートラインＴＧＬに接続され、コントローラ７０からの制御信号群Ｔｃｎｔに従って、各トップゲートラインＴＧＬに＋２５（Ｖ）または−１５（Ｖ）の信号を選択的に出力する。トップゲートドライバ７２は、出力信号のレベルの相違、これに応じた入力信号のレベルの相違、並びに出力信号及び入力信号の位相の違いを除き、上記したゲートドライバ５２を構成するシフトレジスタと実質的に同一の構成を有している。

ボトムゲートドライバ７３は、撮像素子７１のボトムゲートラインＢＧＬに接続され、コントローラ７０からの制御信号群Ｂｃｎｔに従って、各ボトムゲートラインＢＧＬに＋１０（Ｖ）または０（Ｖ）の信号を出力する。ボトムゲートドライバ７３は、出力信号のレベルの相違、これに応じた入力信号のレベルの相違、並びに出力信号及び入力信号の位相の違いを除き、上記したゲートドライバ５２を構成するシフトレジスタと実質的に同一の構成を有している。

ドレインドライバ７４は、撮像素子７１のドレインラインＤＬに接続され、コントローラ７０からの制御信号群Ｄｃｎｔに従って、後述する所定の期間において全てのドレインラインＤＬに定電圧（＋１０（Ｖ））を出力し、電荷をプリチャージさせる。ドレインドライバ７４は、プリチャージの後の所定の期間においてダブルゲートトランジスタ８１の半導体層に光の入射、非入射に応じてチャネルが形成されているか否かによって変化する各ドレインラインＤＬの電位を読み出し、画像データＤＡＴＡとしてコントローラ７０に供給する。

コントローラ７０は、制御信号群Ｔｃｎｔ、Ｂｃｎｔによってそれぞれトップゲートドライバ７２、ボトムゲートドライバ７３を制御して、両ドライバ７２、７３からライン毎に所定のタイミングで所定レベルの信号を出力させる。これにより、撮像素子７１の各ラインを順次リセット状態、フォトセンス状態、読み出し状態とさせる。コントローラ７０は、また、制御信号群Ｄｃｎｔによりドレインドライバ７４にドレインラインＤＬの電位変化を読み出させ、画像データＤＡＴＡとして順次取り込んでいく。

また、図４、図６、図８、図１１、図１３、図２０及び図２３に示したシフトレジスタは、撮像素子または表示素子を駆動するためのドライバとしての用途以外にも適用することができる。例えば、これらのシフトレジスタは、データ処理装置などにおいて直列のデータを並列のデータに変換する場合などの用途にも適用することができる。

上記の第１、第２の実施の形態では、図４、図６、図８、図１１、図１３、図２０及び図２３に示したシフトレジスタを構成するＴＦＴ１〜６は、全てｎチャネル型のものであった。これに対して、ｐチャネル型のものを用いることもできる。例えば、全てｐチャネル型のものを用いた場合には、各信号のハイ、ローレベルがｎチャネル型のものに比べて反転されるようにすればよい。

上記の第１、第２の実施の形態では、本発明を静止画像を撮影するデジタルスチルカメラに適用した場合を例として説明したが、動画像を撮影し、撮影している画像を視認するためのファインダに液晶表示装置などを用いたビデオカメラにも適用することができる。ビデオカメラにおいて液晶表示装置の向きを撮像レンズに対して回動できる構成とした場合に、第２の実施の形態で示したシフトレジスタを液晶表示装置のゲートドライバとして用い、鏡面画像を表示させることができる。

本発明の第１の実施の形態にかかるデジタルスチルカメラの外観構成を示す図である。 図１のデジタルスチルカメラの回路構成を示すブロック図である。 図２の表示部の回路構成を示すブロック図である。 図３のゲートドライバとして用いられるシフトレジスタの回路構成を示す図である。 図４のシフトレジスタの動作を示すタイミングチャートである。 図３のゲートドライバとして用いられるシフトレジスタの他の回路構成を示す図である。 図６のシフトレジスタの動作を示すタイミングチャートである。 図３のゲートドライバとして用いられるシフトレジスタの他の回路構成を示す図である。 図８のシフトレジスタの動作を示すタイミングチャートである。 図８のシフトレジスタの動作を示す他のタイミングチャートである。 図３のゲートドライバとして用いられるシフトレジスタの他の回路構成を示す図である。 図１１のシフトレジスタの動作を示すタイミングチャートである。 本発明の第２の実施の形態において、図３のゲートドライバとして用いられるシフトレジスタの回路構成を示す図である。 図１３のシフトレジスタの順方向動作を示すタイミングチャートである。 図１３のシフトレジスタの逆方向動作を示すタイミングチャートである。 本発明の第２の実施の形態において、図１に示すデジタルスチルカメラの順方向での使用状態を示す図であり、（ａ）は撮像状態を、（ｂ）は表示部の表示状態を示す。 本発明の第２の実施の形態において、図１に示すデジタルスチルカメラの逆方向での使用状態を示す図であり、（ａ）は撮像状態を、（ｂ）は表示部の表示状態を示す。 図１３のシフトレジスタの順方向動作を示す他のタイミングチャートである。 図１３のシフトレジスタの逆方向動作を示す他のタイミングチャートである。 本発明の第２の実施の形態において、図３のゲートドライバとして用いられるシフトレジスタの他の回路構成を示す図である。 図２０のシフトレジスタの順方向動作を示すタイミングチャートである。 図２０のシフトレジスタの逆方向動作を示すタイミングチャートである。 本発明の第２の実施の形態において、図３のゲートドライバとして用いられるシフトレジスタの他の回路構成を示す図である。 図２０のシフトレジスタの順方向動作を示すタイミングチャートである。 図２０のシフトレジスタの逆方向動作を示すタイミングチャートである。 本発明の他の実施の形態にかかる撮像装置の構成を示すブロック図である。 従来例のシフトレジスタの回路構成を示す図である。 従来例のシフトレジスタの動作を示すタイミングチャートである。

符号の説明

１〜６…ＴＦＴ
０１…カメラ本体部
０２…レンズユニット部
０２ａ…撮像レンズ
１０…表示部
１１…電源キー
１２…キー入力部
１２ａ…モード設定キー
１２ｂ…シャッターキー
１２ｃ…「＋」キー
１２ｄ…「−」キー
１３…シリアル入出力端子
２０…ＣＣＤ撮像装置
２１…Ａ／Ｄ変換器
２２…ＣＰＵ
２３…ＲＯＭ
２４…ＲＡＭ
２５…圧縮／伸張回路
２６…画像メモリ
３０…バス
４０…角度センサ
５０…液晶コントローラ
５１…液晶表示素子
５２…ゲートドライバ
５３…ドレインドライバ
６１…ＴＦＴ
６２…画素容量
７０…コントローラ
７１…撮像素子
７２…トップゲートドライバ
７３…ボトムゲートドライバ
７４…ドレインドライバ
８１…ダブルゲートトランジスタ
９１…トップゲート電極
９２…ボトムゲート電極
９３…ドレイン電極
９４…ソース電極
ＲＳ（１）〜ＲＳ（ｎ）…段
ＧＬ…ゲートライン
ＤＬ…ドレインライン
ＴＧＬ…トップゲートライン
ＢＧＬ…ボトムゲートライン
ＧｒＬ…グラウンドライン

Claims (10)

1. 複数の段からなるシフトレジスタであって、前記シフトレジスタの各段は、
   制御端子に、一方側に隣接する段の出力信号が供給され、電流路の一端に第１の電圧信号が供給される第１のトランジスタと、
   制御端子に、他方側に隣接する段の出力信号が供給され、電流路の一端に第２の電圧信号が供給される第２のトランジスタと、
   前記第１、第２のトランジスタのそれぞれの電流路の他端に制御端子が接続され、その間の配線に前記第１または第２のトランジスタを介して供給される前記第１または第２の電圧信号により電荷を蓄積すると共に、蓄積された電荷によってオンしているときに、電流路の一端に供給された第１または第２のクロック信号を電流路の他端から当該段の出力信号として出力させる第３のトランジスタとを備え、
   前記第１、第２の電圧信号のレベルは一方がハイレベルで他方がローレベルであり、順方向シフトと逆方向シフトとのいずれかに切り替える際に、前記第１、第２の電圧信号のレベルを切り替えて、前記順方向シフトに切り替えた場合、前記第１のトランジスタを介して供給される前記第１の電圧信号によって前記第３のトランジスタをオンするよう前記配線に電荷を蓄積し、前記第２のトランジスタを介して供給される前記第２の電圧信号によって前記第３のトランジスタをオフするよう前記配線に蓄積された電荷を放出し、前記逆方向シフトに切り替えた場合、前記第２のトランジスタを介して供給される前記第２の電圧信号によって前記第３のトランジスタをオンするよう前記配線に電荷を蓄積し、前記第１のトランジスタを介して供給される前記第１の電圧信号によって前記第３のトランジスタをオフするよう前記配線に蓄積された電荷を放出し、
   前記複数の段の一方の端の段の第１、第２のトランジスタの一方は、外部から第１の制御信号が制御端子に供給されてオンし、前記配線に電荷を蓄積させ、
   前記複数の段の他方の端の段の第１、第２のトランジスタの他方は、外部から第２の制御信号が制御端子に供給されてオンし、前記配線に蓄積された電荷を放出させる
   ことを特徴とするシフトレジスタ。
2. 前記第１、第２の電圧信号は、その一方がローレベルに維持されるようにレベルが切り替えられる
   ことを特徴とする請求項１に記載のシフトレジスタ。
3. 前記第１のクロック信号と第２のクロック信号とは、互いに位相が１８０°異なる
   ことを特徴とする請求項１または２に記載のシフトレジスタ。
4. 前記複数の段のそれぞれを構成する各トランジスタは、同一チャネル型の電界効果トランジスタである
   ことを特徴とする請求項１乃至３のいずれか１項に記載のシフトレジスタ。
5. 前記第１、第２のトランジスタのそれぞれの電流路の他端に制御端子が接続され、その間の配線に前記第１または第２のトランジスタを介して供給される前記第１または第２の電圧信号により電荷を蓄積すると共に、蓄積された電荷によってオンしているときに、電流路の一端に負荷を介して電圧源から供給された信号を電流路の他端から放出させる第４のトランジスタと、
   制御端子が前記負荷を介して前記電圧源に接続され、前記第４のトランジスタがオフしているときに前記電圧源から接続される信号によってオンすると共に、電流路の一端が前記第３のトランジスタの電流路の他端に接続された第５のトランジスタとをさらに備える
   ことを特徴とする請求項１乃至４のいずれか１項に記載のシフトレジスタ。
6. 複数の段からなり、出力信号をシフトさせることによって所定レベルの信号を各段から順次出力するドライバと、複数の画素によって構成され、前記ドライバの各段から出力された出力信号によって駆動される駆動素子とを備え、
   前記ドライバの各段は、
   制御端子に、一方側に隣接する段の出力信号が供給され、電流路の一端に第１の電圧信号が供給される第１のトランジスタと、
   制御端子に、他方側に隣接する段の他方の出力信号が供給され、電流路の一端に第２の電圧信号が供給される第２のトランジスタと、
   前記第１、第２のトランジスタのそれぞれの電流路の他端に制御端子が接続され、その間の配線に前記第１または第２のトランジスタを介して供給される前記第１または第２の電圧信号により電荷を蓄積すると共に、蓄積された電荷によってオンしているときに、電流路の一端に供給された第１または第２のクロック信号を電流路の他端から当該段の出力信号として出力させる第３のトランジスタとを備え、
   前記第１、第２の電圧信号のレベルは一方がハイレベルで他方がローレベルであり、順方向シフトと逆方向シフトとのいずれかに切り替える際に、前記第１、第２の電圧信号のレベルを切り替えて、前記順方向シフトに切り替えた場合、前記第１のトランジスタを介して供給される前記第１の電圧信号によって前記第３のトランジスタをオンするよう前記配線に電荷を蓄積し、前記第２のトランジスタを介して供給される前記第２の電圧信号によって前記第３のトランジスタをオフするよう前記配線に蓄積された電荷を放出し、前記逆方向シフトに切り替えた場合、前記第２のトランジスタを介して供給される前記第２の電圧信号によって前記第３のトランジスタをオンするよう前記配線に電荷を蓄積し、前記第１のトランジスタを介して供給される前記第１の電圧信号によって前記第３のトランジスタをオフするよう前記配線に蓄積された電荷を放出し、
   前記複数の段の一方の端の段の第１、第２のトランジスタの一方は、外部から第１の制御信号が制御端子に供給されてオンし、前記配線に電荷を蓄積させ、
   前記複数の段の他方の端の段の第１、第２のトランジスタの他方は、外部から第２の制御信号が制御端子に供給されてオンし、前記配線に蓄積された電荷を放出させる
   ことを特徴とする電子装置。
7. 前記駆動素子は、制御端子に前記ドライバの各段のいずれかの出力信号が供給され、電流路の一端に外部から画像データが供給される表示用トランジスタを、画素毎に備える表示素子である
   ことを特徴とする請求項６に記載の電子装置。
8. 撮像レンズによって結像された光像を撮影する撮像装置を含む撮像部と、撮像方向に実質的に垂直な方向を軸として前記撮像部に対して回動可能に設けられ、前記駆動素子として表示素子と、これを駆動する前記ドライバとを含む表示部とをさらに備え、
   前記表示部は、前記撮像装置で撮影した画像に応じた画像を前記表示素子に表示するものである
   ことを特徴とする請求項６に記載の電子装置。
9. 前記第１、第２のトランジスタのいずれかを介して前記配線に電荷を蓄積させ、蓄積された電荷を放出させるかを設定する設定手段と、
   前記撮像部の前記表示部に対する角度を検出する角度検出手段とをさらに備え、
   前記設定手段は、前記角度検出手段の検出結果に従って設定を行い、前記第１、第２の電圧信号のレベルを切り替えることにより、前記第１、第２のトランジスタの一方を介して前記配線に電荷を蓄積できるようにし、前記第１、第２のトランジスタの他方を介して前記配線に蓄積された電荷を放出できるようにした
   ことを特徴とする請求項８に記載の電子装置。
10. 前記駆動素子は、励起光によりキャリアを生成する半導体層と、前記半導体層の両端にそれぞれ接続されたドレイン電極及びソース電極と、第１ゲート絶縁膜を介して前記半導体層の一方側に設けられた第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層の他方側に設けられた第２ゲート電極とを、画素毎に備える撮像素子であり、
    前記ドライバは、出力信号を第１のゲート電極に出力する第１のドライバと、出力信号を第２のゲート電極に出力する第２のドライバとを含む
    ことを特徴とする請求項６に記載の電子装置。

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