JP2005251335A - シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置 - Google Patents
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Abstract
【解決手段】 シフトレジスタ回路は、入力端子INと出力端子OUTが順次直列に接続された複数段の信号保持ブロックRSA(k)を備え、各段の信号保持ブロックRSA(k)の出力信号が、外部出力信号GS(k)として取り出されるとともに、次段の信号保持ブロックRSA(k+1)にシフト信号として供給されるように構成されている。また、各信号保持ブロックRSA(k)には、当該段番号に応じて、各々異なる位相を有する3種類の制御クロックCKA、CKB、CKCが個別に供給される。
【選択図】 図1
Description
従来技術におけるシフトレジスタ回路は、例えば、図12に示すように、複数段の回路ブロックSB1、SB2、SB3、・・・(以下、「回路ブロックSBs」と記す;sは正の整数)が直列に配置され、各段の回路ブロックSBsからのシフト信号SF1、SB2、SF3、・・・(以下、「シフト信号SFs」と記す)が順次、次段の回路ブロックSB(s+1)の入力信号として入力されるとともに、次段の回路ブロックSB(s+1)における外部出力信号OUT(s+1)が前段の回路ブロックSBsのリセット信号RS1、RS2、RS3、・・・(以下、「リセット信号RSs」と記す)として入力されるように構成されている。
なお、図12、図13に示したようなシフトレジスタ回路やその駆動制御方法については、例えば、特許文献1等に詳しく記載されている。
図14は、従来技術におけるシフトレジスタ回路の問題点を説明するためのタイミングチャートである。ここでは、上述した従来技術におけるシフトレジスタ回路の駆動制御方法(図13)と適宜比較しながら説明する。
そのため、上述したようなシフトレジスタ回路を、表示パネルやフォトセンサアレイを駆動するための走査ドライバに適用した場合、表示画質の劣化や、画像読取動作の誤動作等を生じる可能性があるという問題を有していた。
請求項2記載の発明は、請求項1記載のシフトレジスタ回路において、前記シフトレジスタ回路は、各々、パルス信号の信号周期が同一であり、かつ、前記パルス信号相互が時間的に重なることがないように設定された複数の駆動パルス群から選択された複数種類の制御クロックにより、前記第1乃至第3の動作タイミングが規定されていることを特徴とする。
請求項8記載の発明は、請求項7記載のシフトレジスタ回路において、前記電圧制御手段は、前記第2のスイッチ手段の制御端子と所定の電源電圧間に接続された容量素子であることを特徴とする。
請求項10記載の発明は、請求項3乃至9のいずれかに記載のシフトレジスタ回路において、少なくとも、前記第1乃至第8のスイッチ手段は、nチャネル型の電界効果型トランジスタであることを特徴とする。
請求項12記載の発明は、請求項1乃至11のいずれかに記載のシフトレジスタ回路において、前記複数段の信号保持手段は、初段の前記信号保持手段に入力された前記入力信号の信号レベルに基づいて、各段の前記信号保持手段から前記出力信号を取り出すとともに、前記出力信号をシフト信号として、順次次段の前記信号保持手段に出力することを特徴とする。
請求項14記載の発明は、請求項13記載のシフトレジスタ回路の駆動制御方法において、前記第1乃至第3の動作タイミングは、各々、パルス信号の信号周期が同一であり、かつ、前記パルス信号相互が時間的に重なることがないように設定された複数の駆動パルス群から選択された複数種類の制御クロックに基づいて規定されることを特徴とする。
請求項16記載の発明は、請求項15記載のシフトレジスタの回路の駆動制御方法において、前記第2の制御電圧は、前記第2の動作タイミングで前記第1の制御電圧の反対極性となる信号レベルに確定されることを特徴とする。
前記信号保持手段の各々は、少なくとも、第1の動作タイミングで入力信号を取り込む入力制御部と、前記第1の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第2の動作タイミングで第1の信号レベルを有する出力信号を出力する出力制御部と、第3の動作タイミングで前記出力制御部から第2の信号レベルに確定された前記出力信号を出力する信号レベル確定部と、を具備し、初段の前記信号保持手段に入力された前記入力信号を、順次次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から出力される前記出力信号に基づいて、前記走査信号を生成することを特徴とする。
請求項17記載の駆動制御装置において、前記出力制御部は、少なくとも、電流路の一端側に前記第2の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記出力信号の出力接点が接続された第1のスイッチ手段と、電流路の一端側に所定の電源電圧が印加されるとともに、他端側に前記出力接点が接続された第2のスイッチ手段と、を備え、前記信号レベル確定部は、前記第1のスイッチ手段の制御端子に印加される第1の制御電圧、及び、前記第2のスイッチ手段の制御端子に印加される第2の制御電圧を、前記第3のタイミングで相互に反対極性となる信号レベルに周期的に確定するようにしてもよい。
また上記駆動制御装置において、前記画素アレイに2次元配列された前記画素の各々は、前記走査信号に基づいて、当該画素を選択状態に保持するための画素選択手段を備え、前記画素選択手段、及び、前記信号保持手段に設けられた前記第1及び第2のスイッチ手段は、同一チャネル極性を有する電界効果型の薄膜トランジスタにより構成されているようにしてもよい。
これによれば、シフトレジスタ回路の各段の信号保持ブロックを構成する入力制御部により第1の動作タイミングで入力信号を取り込み、出力制御部により第2の動作タイミングでハイレベルの出力信号を出力し、信号レベル確定部により第2のタイミング以外の第3の動作タイミングでローレベルに確定された出力信号を周期的に出力することができるので、出力信号の非出力期間(第3のタイミング)において、出力信号の信号レベルを周期的にローレベル側に確定することができ、安定した信号レベルを有する走査信号(出力信号)を出力することができる。したがって、表示画素や読取画素の選択状態を安定化して、良好な画像表示動作や画像読取動作を実行することができ、表示画質の向上や読取誤動作の抑制を図ることができる。
<第1の実施形態>
まず、本発明に係るシフトレジスタ回路の全体構成について、図面を参照して説明する。
図1は、本発明に係るシフトレジスタ回路の第1の実施形態を示す概略構成図である。ここでは、説明の都合上、シフトレジスタ回路を構成する複数段(n段;nは4以上の整数)の信号保持ブロック(信号保持手段)のうち、便宜的に<k>段目〜<k+3>段目(1≦k、k+3≦n)の4段のみを示して説明する。
図2は、本実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体例を示す回路構成図である。なお、ここでは、図1に示したシフトレジスタ回路の構成と対応させるため、<k>段目の信号保持ブロックの回路構成を示して説明する。
具体的には、前段の信号保持ブロックRSA(k−1)からの外部出力信号GS(k−1)(初段の信号保持ブロックRSA(1)の場合は、スタート信号ST;以下、「シフト信号」と総称する)がシフト信号として供給される入力端子INと、該入力端子INと接点Naとの間にソース端子及びドレイン端子が接続され、制御クロックCKC(第1の制御クロック)が供給されるクロック端子(供給接点)TCにゲート端子が接続された薄膜トランジスタTr11(第7のスイッチ手段)と、クロック端子TCと接点Nbとの間にソース端子及びドレイン端子が接続され、クロック端子TCにゲート端子が接続された薄膜トランジスタTr16(第5のスイッチ手段)と、接地電圧Vssが供給される電源端子VLと接点Nbとの間にソース端子及びドレイン端子が接続され、入力端子INにゲート端子が接続された薄膜トランジスタTr17(第6のスイッチ手段)と、制御クロックCKB(第3の制御クロック)が供給されるクロック端子(供給接点)TBと接点Naとの間にソース端子及びドレイン端子が接続され、クロック端子TBにゲート端子が接続された薄膜トランジスタTr14(第3のスイッチ手段)と、接点Nbと電源端子VLとの間にソース端子及びドレイン端子が接続され、クロック端子TBにゲート端子が接続された薄膜トランジスタTr15(第4のスイッチ手段)と、制御クロックCKA(第2の制御クロック)が供給されるクロック端子(供給接点)TAと出力端子OUTとの間にソース端子及びドレイン端子が接続され、接点Naにゲート端子が接続された薄膜トランジスタTr12(第1のスイッチ手段)と、出力端子OUTと電源端子VLとの間にソース端子及びドレイン端子が接続され、接点Nbにゲート端子が接続された薄膜トランジスタTr13(第2のスイッチ手段)と、接点Naと出力端子OUTとの間に接続されたコンデンサCAと、を有して構成されている。
なお、上述した信号保持ブロックRSA(k)を構成する薄膜トランジスタTr11〜Tr17は、いずれも絶縁性基板上に薄膜形成されたアモルファスシリコン半導体を用いた同一型(ここでは、nチャネル型)の薄膜トランジスタ(TFT;Thin Film Transistor)により構成されている。また、コンデンサCAは、薄膜トランジスタTr12のゲート−ソース間容量に応じて、適宜設定されるものであって、該ゲート−ソース間容量が適切な容量値を有している場合には、設けなくてもよい。
ここで、駆動パルスCK1〜CK4は、後述する駆動制御動作(図3参照)において詳述するように、相互に時間的に重なることなく、所定の周期で順次ハイレベルに設定されるパルス信号である。
上述したような構成を有する信号保持ブロックRSA(k)において、薄膜トランジスタTr11は、クロック端子TCにハイレベル(“H”)の制御クロックCKCが供給されたときにオン動作するので、この制御クロックCKCの供給タイミングに同期して、入力端子INにハイレベル又はローレベルの入力信号(スタート信号ST、又は、前段の信号保持ブロックRSA(k−1)の外部出力信号GS(k−1))を供給することにより、当該信号レベルに基づいて、接点Naの電位(第1の制御電圧)VNaが設定される。
また、薄膜トランジスタTr14及びTr15は、ハイレベルの制御クロックCKBが供給されたときにオン動作するので、制御クロックCKBがハイレベルの場合には、接点Naの電位VNaは、制御クロックCKBの信号レベルに基づくハイレベルに設定され、接点Nbの電位VNbは、接地電圧Vssに基づくローレベルに設定される。
図3は、本実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。ここでは、上述したシフトレジスタ回路及びk段目の信号保持ブロックRSA(k)を適宜参照しながら説明する。
また、出力信号GS(k)の非出力状態においては、接点Naと接点Nbの電位VNa、VNbを、逆極性に保持しつつ、所定の周期で交互にハイレベル又はローレベルに切り換え設定するように駆動制御する。
そこで、本実施形態においては、出力段のトランジスタ回路(薄膜トランジスタTr12、Tr13からなる直列回路)に印加されるゲート電圧を、相互に逆極性に保持しつつ、制御クロック(駆動パルス)の変化に同期させて、信号レベルを定期的に変化させて(切り換えて)確定することにより、上記キャリヤのトラップを抑制して、薄膜トランジスタの動作特性(しきい値電圧特性)の劣化を抑制することができるので、シフトレジスタ回路の動作を長期にわたって良好に維持することができる。
次に、本発明に係るシフトレジスタ回路の第2の実施形態について説明する。
図4は、第2の実施形態に係るシフトレジスタ回路に適用される信号保持ブロックを示す概略構成図である。ここで、上述した第1の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。また、図5は、本実施形態に係るシフトレジスタ回路の有効性を説明するためのタイミングチャートであり、図6は、本実施形態に係るシフトレジスタ回路の駆動制御動作を説明するためのタイミングチャートである。なお、本実施形態に係るシフトレジスタ回路の動作の説明については、上述した第1の実施形態に示したタイミングチャート(図3)を適宜参照しながら説明する。
すなわち、本実施形態に係るシフトレジスタ回路(信号保持ブロック)においては、図6に示すように、特定の信号保持ブロックRSB(k)において、タイミング<S2>においてハイレベルの入力信号(スタート信号ST)を取り込んだ後、タイミング<S3>において制御クロックCKAがハイレベルに設定されることにより、出力用の薄膜トランジスタTr12においてブートストラップ現象が生じて、ハイレベルの外部出力信号GS(k)が出力される(出力端子OUTの電位がハイレベルになる)が、このとき、薄膜トランジスタTr13のゲート−ドレイン間容量が大きい場合であっても、ゲート−ソース間にコンデンサCBが接続されていることにより、薄膜トランジスタTr13のゲート電圧(接点Nbの電位VNb)を接地電圧Vssを基準にして所定の電位に相対的に保持することができる(換言すれば、浮遊状態ではなく、所定のローレベルに確定することができる;図中、楕円で囲んだ信号レベル)ので、外部出力信号GS(k)の信号レベルの変化に伴う接点Nbの電位VNbの変動を抑制して、薄膜トランジスタTr13を良好にオフ状態(非導通状態)に保持することができ、外部出力信号GS(k)の信号レベルの劣化を抑制することができる。
次に、本発明に係るシフトレジスタ回路の第3の実施形態について説明する。
図7は、第3の実施形態に係るシフトレジスタ回路に適用される信号保持ブロックを示す概略構成図である。ここで、上述した第1の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。また、本実施形態に係るシフトレジスタ回路の駆動制御動作については、上述した第2の実施形態に示したタイミングチャート(図6)を参照しながら説明する。
(第1の適用例)
図8は、本発明に係るシフトレジスタ回路を走査ドライバ(駆動制御装置)に適用した表示装置を示す概略構成図である。なお、ここでは、表示装置として、アクティブマトリックス型の表示パネルを備えた構成について説明する。
ここで、表示パネル110は、例えば、周知の透過型や反射型の液晶表示パネル、あるいは、有機エレクトロルミネッセント素子(有機EL素子)や発光ダイオード(LED)等の自己発光型の発光素子(自発光画素)を配列した表示パネルであって、図8に示すように、行方向に配設された走査ラインSLと列方向に配設されたデータライDLの各交点近傍に、上記表示パネルの形態に応じた表示画素が2次元配列された構成を有している。
システムコントローラ140は、表示信号生成回路150から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ120及びデータドライバ130の各々に対して、上述したような走査制御信号及びデータ制御信号を生成して出力することにより、各ドライバを所定のタイミングで動作させて、表示パネル110に走査信号及び階調信号を出力させ、表示画素EMにおける発光駆動動作を連続的に実行させて、映像信号に基づく所定の画像情報を表示パネル110に表示させる制御を行う。
したがって、すでに製造技術が確立されたアモルファスシリコンを適用して表示パネル、及び、走査ドライバ(シフトレジスタ回路)を同一の製造プロセスを用いて同時かつ一体的に形成することができるので、比較的安価に動作特性に優れた表示装置を実現することができる。
図9は、本発明に係るシフトレジスタ回路をゲートドライバ(走査ドライバに相当する;駆動制御装置)に適用した画像読取装置を示す概略構成図である。図10は、本構成例に係る画像読取装置に適用可能なフォトセンサの素子構造を示す概略断面図である。
図9に示すように、本適用例に係る画像読取装置は、大別して、フォトセンサアレイ(画素アレイ)210と、トップゲートドライバ220と、ボトムゲートドライバ230と、ドレインドライバ240と、システムコントローラ250と、を備えて構成されている。
また、システムコントローラ250は、ドレインドライバ230により読み出された信号電圧に基づいて生成された画像データに対して、所定の画像処理を施したり、図示を省略した記憶部への書き込みや読み出しを行うとともに、画像データの照合や加工等の所定の機能処理を実行する外部機能部300に対するインタフェースとしての機能をも備えている。
図11は、上述したダブルゲート型フォトセンサからなるフォトセンサアレイを備えた画像読取装置における基本的な駆動制御方法を示すタイミングチャートである。
本適用例に係る画像読取装置の駆動制御方法は、図11に示すように、所定の処理動作期間(1処理サイクル)に、リセット期間Trstと、電荷蓄積期間Taccと、プリチャージ期間Tprchと、読み出し期間Treadと、を設定することにより実現される。
ここで、電荷蓄積期間Taccにおいては、図10に示したフォトセンサPSの上方に載置された被写体に対して照射されて反射した光が、透明電極層からなるトップゲート電極TGxを通過して半導体層111に入射することにより、当該入射光(反射光)の光量に応じて、半導体層111のキャリヤ発生領域で電子−正孔対が生成され、半導体層111とブロック絶縁膜114との界面近傍(チャネル領域周辺)に正孔が蓄積される。
なお上記実施形態では、各段を構成するトランジスタが、nチャネルであったが、全てpチャネル型トランジスタであってもよい。このとき、駆動パルスCK1〜CK4、スタート信号ST、GS(k)は、ハイレベルとローレベルが反転した信号となり、接地電圧Vssは、0(V)より高い電圧に設定されていればよい。
CK1〜CK4 駆動パルス
CKA、CKB、CKC 制御クロック
GS 外部出力信号
ST スタート信号
100 表示装置
200 画像読取装置
Claims (17)
- 直列に接続された複数段の信号保持手段を備え、各段の前記信号保持手段に順次入力される入力信号に基づいて、前記信号保持手段の各々から出力信号を、順次出力するシフトレジスタ回路において、
前記信号保持手段の各々は、少なくとも、
第1の動作タイミングで前記入力信号を取り込む入力制御部と、
前記第1の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第2の動作タイミングで第1の信号レベルを有する前記出力信号を出力する出力制御部と、
第3の動作タイミングで前記出力制御部から第2の信号レベルに確定された前記出力信号を出力する信号レベル確定部と、
を備えていることを特徴とするシフトレジスタ回路。 - 前記シフトレジスタ回路は、各々、パルス信号の信号周期が同一であり、かつ、前記パルス信号相互が時間的に重なることがないように設定された複数の駆動パルス群から選択された複数種類の制御クロックにより、前記第1乃至第3の動作タイミングが規定されていることを特徴とする請求項1記載のシフトレジスタ回路。
- 前記出力制御部は、少なくとも、電流路の一端側に前記第2の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記出力信号の出力接点が接続された第1のスイッチ手段と、電流路の一端側に所定の電源電圧が印加されるとともに、他端側に前記出力接点が接続された第2のスイッチ手段と、を備え、
前記信号レベル確定部は、前記第1のスイッチ手段の制御端子に印加される第1の制御電圧、及び、前記第2のスイッチ手段の制御端子に印加される第2の制御電圧を、相互に反対極性となる信号レベルに周期的に確定することを特徴とする請求項2記載のシフトレジスタ回路。 - 前記信号レベル確定部は、少なくとも、電流路の一端側に前記第3の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記第1のスイッチ手段の制御端子が接続された第3のスイッチ手段と、電流路の一端側に前記所定の電源電圧が印加されるとともに、他端側に前記第2のスイッチ手段の制御端子が接続された第4のスイッチ手段と、を備え、前記第3及び第4のスイッチ手段の制御端子には、前記第3の動作タイミングを規定する前記制御クロックが共通に印加されていることを特徴とする請求項3記載のシフトレジスタ回路。
- 前記信号レベル確定部は、前記第3及び第4のスイッチ手段に加え、さらに、電流路の一端側に前記第1の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記第2のスイッチ手段の制御端子が接続された第5のスイッチ手段と、電流路の一端側に前記所定の電源電圧が印加されるとともに、他端側に前記第2のスイッチ手段の制御端子が接続された第6のスイッチ手段と、を備え、前記第5及び第6のスイッチ手段の制御端子には、前記第1の動作タイミングを規定する前記制御クロックが共通に印加されていることを特徴とする請求項4記載のシフトレジスタ回路。
- 前記入力制御部は、少なくとも、電流路の一端側に前記入力信号の入力接点が接続されるとともに、他端側に前記第1のスイッチ手段の制御端子が接続され、制御端子に前記第1の動作タイミングを規定する前記制御クロックが供給される第7のスイッチ手段を備えていることを特徴とする請求項3乃至5のいずれかに記載のシフトレジスタ回路。
- 前記信号レベル確定部は、前記第2の動作タイミングで前記第2のスイッチ手段を非導通状態に保持するように、前記第2の制御電圧を前記第1の制御電圧の反対極性となる信号レベルに確定する電圧制御手段を備えていることを特徴とする請求項3乃至6のいずれかに記載のシフトレジスタ回路。
- 前記電圧制御手段は、前記第2のスイッチ手段の制御端子と所定の電源電圧間に接続された容量素子であることを特徴とする請求項7記載のシフトレジスタ回路。
- 前記電圧制御手段は、電流路の一端側に前記第2のスイッチ手段の制御端子が接続されるとともに、他端側に前記所定の電源電圧が接続され、制御端子に前記出力接点が接続された第8のスイッチ手段であることを特徴とする請求項7記載のシフトレジスタ回路。
- 少なくとも、前記第1乃至第8のスイッチ手段は、nチャネル型の電界効果型トランジスタであることを特徴とする請求項3乃至9のいずれかに記載のシフトレジスタ回路。
- 少なくとも、前記第1乃至第8のスイッチ手段は、アモルファスシリコン半導体を用いた薄膜トランジスタであることを特徴とする請求項10記載のシフトレジスタ回路。
- 前記複数段の信号保持手段は、初段の前記信号保持手段に入力された前記入力信号の信号レベルに基づいて、各段の前記信号保持手段から前記出力信号を取り出すとともに、前記出力信号をシフト信号として、順次次段の前記信号保持手段に出力することを特徴とする請求項1乃至11のいずれかに記載のシフトレジスタ回路。
- 直列に接続された複数段の信号保持手段を備え、各段の前記信号保持手段に順次入力される入力信号に基づいて、前記信号保持手段の各々から出力信号を、順次出力するシフトレジスタ回路の駆動制御方法において、
第1の動作タイミングで前記入力信号を取り込むステップと、
前記第1の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第2の動作タイミングで第1の信号レベルを有する前記出力信号を出力するステップと、
前記第2のタイミング以外の第3の動作タイミングで第2の信号レベルに確定された前記出力信号を周期的に出力するステップと、
を含むことを特徴とするシフトレジスタ回路の駆動制御方法。 - 前記第1乃至第3の動作タイミングは、各々、パルス信号の信号周期が同一であり、かつ、前記パルス信号相互が時間的に重なることがないように設定された複数の駆動パルス群から選択された複数種類の制御クロックに基づいて規定されることを特徴とする請求項13記載のシフトレジスタ回路の駆動制御方法。
- 前記出力信号は、少なくとも、前記第2の動作タイミングを規定する前記制御クロックの供給接点と所定の電源電圧との間に直列に接続された第1及び第2のスイッチ手段の接続接点から取り出され、
前記第1のスイッチ手段の制御端子に印加される第1の制御電圧と、前記第2のスイッチ手段の制御端子に印加される第2の制御電圧が、前記第3のタイミングで相互に反対極性となる信号レベルに周期的に確定されることを特徴とする請求項14記載のシフトレジスタの回路の駆動制御方法。 - 前記第2の制御電圧は、前記第2の動作タイミングで前記第1の制御電圧の反対極性となる信号レベルに確定されることを特徴とする請求項15記載のシフトレジスタの回路の駆動制御方法。
- 複数の画素が2次元配列された画素アレイに対して、各行の画素を駆動するための走査信号を順次出力するシフトレジスタ回路を備えた駆動制御装置において、
前記シフトレジスタ回路は、直列に接続された複数段の信号保持手段を備え、
前記信号保持手段の各々は、少なくとも、
第1の動作タイミングで入力信号を取り込む入力制御部と、
前記第1の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第2の動作タイミングで第1の信号レベルを有する出力信号を出力する出力制御部と、
第3の動作タイミングで前記出力制御部から第2の信号レベルに確定された前記出力信号を出力する信号レベル確定部と、
を具備し、
初段の前記信号保持手段に入力された前記入力信号を、順次次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から出力される前記出力信号に基づいて、前記走査信号を生成することを特徴とする駆動制御装置。
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