JP7233581B2 - 半導体装置 - Google Patents

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Description

本発明は、パルス出力回路に関する。さらに、本発明は、表示装置に関する。さらに、本
発明は、電子機器に関する。
近年、作製プロセスの簡略化などを目的として、全てのトランジスタが同一の導電型であ
る回路（単極性回路ともいう）の開発が進められている。
上記単極性回路の例としては、シフトレジスタを構成するパルス出力回路が挙げられる。
例えば、特許文献１では、クロック信号のパルスを、パルス信号のパルスの生成に用いた
パルス出力回路を複数段有するシフトレジスタが開示されている。さらに、特許文献１で
は、ブートストラップを利用することにより、クロック信号の振幅に対し、出力するパル
ス信号の振幅の低下を抑制するシフトレジスタが開示されている。
特開２００２－３３５１５３号公報
しかしながら、従来のパルス出力回路の構成では、クロック信号の振幅が大きいとトラン
ジスタが劣化し、該トランジスタの電気特性が変動してしまうといった問題があった。
例えば、特許文献１のシフトレジスタでは、パルス出力回路から出力するパルス信号がロ
ーレベルのときに、出力するパルス信号をハイレベルに設定するか否かを制御するトラン
ジスタ（例えば特許文献１の図１（Ｂ）のトランジスタ１０５）のゲートの電位が電位Ｖ
ＳＳに一定期間保持される。このとき、クロック信号に従って上記トランジスタのソース
又はドレインの電位が繰り返し変化するため、該トランジスタにストレスが与えられる。
これにより、上記トランジスタは劣化する。特に、特許文献１のシフトレジスタでは、上
記ストレスが与えられる時間が非常に長いため、該上記トランジスタが劣化しやすく、電
気特性の変動が進行してしまう。
トランジスタに与えられる上記ストレスの影響を抑制するためには、例えばトランジスタ
のチャネル長を長くするなどの対策が挙げられる。しかしながら、出力するパルス信号を
ハイレベルに設定するか否かを制御するトランジスタのチャネル長を長くすると、例えば
寄生容量などにより、出力するパルス信号が遅延し、動作不良が起こる可能性が高くなる
などの別の問題が生じてしまう。
上記問題に鑑み、本発明の一態様では、動作不良の発生を抑制しつつ、出力するパルス信
号をハイレベルに設定するか否かを制御するトランジスタに対するストレスを抑制するこ
とを課題の一つとする。
本発明の一態様では、パルス出力回路が出力するパルス信号がローレベルである期間に、
該パルス信号をハイレベルに設定するか否かを制御するトランジスタのゲートの電位を、
一定の値にするのではなく、間欠的に電位ＶＳＳの電位よりも高くする。これにより、上
記トランジスタに対するストレスの抑制を図る。
本発明の一態様は、セット信号、リセット信号、第１のクロック信号、第２のクロック信
号、及び第２のクロック信号の反転信号に従いパルス信号を生成する機能を有し、ソース
及びドレインの一方の電位が第１のクロック信号に従って変化し、ソース及びドレインの
他方の電位がパルス信号の電位となる第１のトランジスタと、ソース及びドレインの一方
に第１の電位が与えられ、ソース及びドレインの他方が第１のトランジスタのソース及び
ドレインの他方に電気的に接続される第２のトランジスタと、ソース及びドレインの一方
に第２の電位が与えられ、ソース及びドレインの他方が第１のトランジスタのゲートに電
気的に接続され、ゲートの電位が第２のクロック信号に従って変化する第３のトランジス
タと、ソース及びドレインの一方の電位がセット信号及びリセット信号に従って変化し、
ソース及びドレインの他方が第１のトランジスタのゲートに電気的に接続され、ゲートの
電位が第２のクロック信号の反転信号に従って変化する第４のトランジスタと、を有し、
第１の電位と第２の電位の電位差は、第１のトランジスタのしきい値電圧よりも大きく、
第２のクロック信号がハイレベルのとき、第１のクロック信号はローレベルであるパルス
出力回路である。
本発明の一態様により、出力するパルス信号をハイレベルに設定するか否かを制御するト
ランジスタのチャネル長を長くせずとも、該トランジスタに対するストレスを低減できる
。よって、上記トランジスタの劣化を抑制でき、電気特性の変動を抑制できる。
パルス出力回路の例を説明するための図。 パルス出力回路の例を説明するための図。 パルス出力回路の例を説明するための図。 パルス出力回路の例を説明するための図。 パルス出力回路の例を説明するための図。 パルス出力回路の例を説明するための図。 表示装置の例を説明するための図。 表示装置の例を説明するための図。 表示装置の例を説明するための図。 表示装置の例を説明するための図。 電子機器の例を説明するための図。
本発明に係る実施の形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱す
ることなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例
えば本発明は、下記実施の形態の記載内容に限定されない。
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態
の内容を互いに適宜置き換えることができる。
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素
の数は、序数に限定されない。
本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
（実施の形態１）
本実施の形態では、パルス出力回路の例について説明する。
図１は、本実施の形態に係るパルス出力回路の例を説明するための図である。パルス出力
回路ＳＲは、図１（Ａ）に示すように、入力されるセット信号Ｓ、リセット信号Ｒ、クロ
ック信号ＣＫ１、クロック信号ＣＫ２、及びクロック信号ＣＫ２Ｂに従い、出力信号ＯＵ
Ｔとしてパルス信号を生成する機能を有する。クロック信号ＣＫ２Ｂとしては、クロック
信号ＣＫ２の反転信号を用いることができるが、別のクロック信号をクロック信号ＣＫ２
Ｂとして用いてもよい。
さらに、図１（Ａ）に示すパルス出力回路ＳＲは、図１（Ｂ）に示すように、トランジス
タ１１１乃至トランジスタ１１４を有する。トランジスタ１１１乃至トランジスタ１１４
は、同一の導電型である。トランジスタ１１１乃至トランジスタ１１４のそれぞれは、セ
ット信号Ｓ、リセット信号Ｒ、及びクロック信号ＣＫ１、クロック信号ＣＫ２、及びクロ
ック信号ＣＫ２Ｂの一つ又は複数に従い導通が制御される。なお、図１（Ａ）に示すパル
ス出力回路ＳＲにトランジスタ１１１乃至トランジスタ１１４以外の素子を設けてもよい
。
トランジスタ１１１のソース及びドレインの一方の電位は、クロック信号ＣＫ１に従い変
化し、他方の電位がパルス信号（出力信号ＯＵＴ）の電位となる。トランジスタ１１１は
、パルス信号（出力信号ＯＵＴ）をハイレベルに設定するか否かを制御する機能を有する
。
なお、「信号に従い電位が変化する」とは、「信号が直接入力されることで電位が該信号
の電位に変化する場合」のみに限定されない。例えば、「信号に従いスイッチがオン状態
になることにより、電位が変化する場合」や、「容量結合により、信号の変化に合わせて
電位が変化する場合」なども「信号に従い電位が変化する」に含まれる。
また、「信号に応じた電位」とは、「信号の電位と同じ値の電位」のみに限定されない。
例えば、電圧降下により信号の電位が変化した値も「信号に応じた電位」に含まれる。
トランジスタ１１２のソース及びドレインの一方には、電位ＶＳＳが与えられ、他方は、
トランジスタ１１１のソース及びドレインの他方に電気的に接続される。さらに、トラン
ジスタ１１２のゲートの電位は、セット信号Ｓ及びリセット信号Ｒに従い変化する。なお
、クロック信号ＣＫ１及びクロック信号ＣＫ２とは異なるクロック信号を用いてトランジ
スタ１１２のゲートの電位を制御してもよい。トランジスタ１１２は、ゲートの電位に応
じてオン状態又はオフ状態になることにより、パルス信号（出力信号ＯＵＴ）をローレベ
ルに設定するか否かを制御する機能を有する。
トランジスタ１１３のソース及びドレインの一方には、電位Ｖａが与えられ、他方は、ト
ランジスタ１１１のゲートに電気的に接続される。さらに、トランジスタ１１３のゲート
の電位は、クロック信号ＣＫ２に従い変化する。トランジスタ１１３は、トランジスタ１
１１のゲートの電位を電位Ｖａに応じた値に設定するか否かを制御する機能を有する。
なお、「電位に応じた値」とは、「該電位と同じ値」のみに限定されない。例えば、電圧
降下により上記電位の値から変化した場合も「電位に応じた値」に含まれる。
トランジスタ１１４のソース及びドレインの一方の電位は、セット信号Ｓ及びリセット信
号Ｒに従い変化し、他方は、トランジスタ１１１のゲートに電気的に接続される。さらに
、トランジスタ１１４のゲートの電位は、クロック信号ＣＫ２Ｂに従い変化する。トラン
ジスタ１１４は、トランジスタ１１１のゲートを浮遊状態にするか否かを制御する機能を
有する。
トランジスタ１１１乃至トランジスタ１１４としては、チャネル形成領域に例えばシリコ
ンよりもバンドギャップが広い半導体を含むトランジスタを適用できる。バンドギャップ
の広い半導体としては、例えば酸化物半導体を適用できる。ただし、これに限定されず、
例えば１４族（シリコンなどの）の元素を有する半導体を含むトランジスタをトランジス
タ１１１乃至トランジスタ１１４に用いてもよい。このとき、１４族の元素を有する半導
体が単結晶、多結晶、又は非晶質でもよい。
上記酸化物半導体としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ－Ｚｎ系
金属酸化物、又はＩｎ－Ｇａ－Ｚｎ系金属酸化物などを適用できる。また、上記Ｉｎ－Ｇ
ａ－Ｚｎ系金属酸化物に含まれるＧａの一部若しくは全部の代わりに他の金属元素を含む
金属酸化物を用いてもよい。
以下、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
ＣＡＡＣ－ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ－Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ－ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ－ＯＳ膜について詳細な説明を行う
。
ＣＡＡＣ－ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ－ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ－ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ－ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ－ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜
のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ－ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ－ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ－ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ－ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ－ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ－ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ－ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ－ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ－ＯＳ膜
の結晶部が、ＣＡＡＣ－ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ－ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ－ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
以上が、酸化物半導体膜の構造に関する説明である。
さらに、本実施の形態に係るパルス出力回路の構成例について図２を参照して説明する。
図２（Ａ）に示すパルス出力回路は、セット信号Ｓに相当するセット信号ＬＩＮ、リセッ
ト信号Ｒに相当するリセット信号ＲＩＮ、クロック信号ＣＫ１、クロック信号ＣＫ２、及
びクロック信号ＣＫ２Ｂに従い出力信号ＯＵＴ及び出力信号ＳＲＯＵＴを生成する機能を
有する。
図２（Ａ）に示すパルス出力回路は、トランジスタ４１乃至トランジスタ５１を有する。
トランジスタ４１のソース及びドレインの一方には、電位ＶＤＤが与えられる。さらに、
トランジスタ４１のゲートには、セット信号ＬＩＮが入力される。
トランジスタ４２のソース及びドレインの一方には、電位ＶＳＳが与えられ、他方は、ト
ランジスタ４１のソース及びドレインの他方に電気的に接続される。
トランジスタ４３のソース及びドレインの一方は、トランジスタ４１のソース及びドレイ
ンの他方に電気的に接続される。さらに、トランジスタ４３のゲートには、クロック信号
ＣＫ２Ｂが入力される。トランジスタ４３は、図１（Ｂ）に示すトランジスタ１１４に相
当する。
トランジスタ４４のソース及びドレインの一方には、クロック信号ＣＫ１が入力され、他
方の電位がパルス信号（出力信号ＯＵＴ）の電位となる。さらに、トランジスタ４４のゲ
ートは、トランジスタ４３のソース及びドレインの他方に電気的に接続される。トランジ
スタ４４は、図１（Ｂ）に示すトランジスタ１１１に相当する。
さらに、トランジスタ４４のゲートとソース及びドレインの他方との間には、容量Ｃ１が
形成される。例えば、トランジスタ４４のゲートとソース及びドレインの他方との間の寄
生容量を容量Ｃ１に用いてもよい。
トランジスタ４５のソース及びドレインの一方には、電位ＶＳＳが与えられ、他方は、ト
ランジスタ４４のソース及びドレインの他方に電気的に接続される。トランジスタ４５は
、図１（Ｂ）に示すトランジスタ１１２に相当する。
トランジスタ４６のソース及びドレインの一方には、クロック信号ＣＫ１が入力され、他
方の電位がパルス信号（出力信号ＳＲＯＵＴ）の電位となる。さらに、トランジスタ４６
のゲートは、トランジスタ４３のソース及びドレインの他方に電気的に接続される。
さらに、トランジスタ４６のゲートとソース及びドレインの他方との間には、容量Ｃ２が
形成される。例えば、トランジスタ４６のゲートとソース及びドレインの他方との間の寄
生容量を容量Ｃ２に用いてもよい。なお、必ずしも容量Ｃ２を形成しなくてもよい。
トランジスタ４７のソース及びドレインの一方には、電位ＶＳＳが与えられ、他方は、ト
ランジスタ４６のソース及びドレインの他方に電気的に接続される。さらに、トランジス
タ４７のゲートは、トランジスタ４２のゲートに電気的に接続される。
なお、必ずしもトランジスタ４６及び４７を設けなくてもよい。
トランジスタ４８のソース及びドレインの一方には、電位Ｖａが与えられ、他方は、トラ
ンジスタ４４のゲート及びトランジスタ４６のゲートに電気的に接続される。さらに、ト
ランジスタ４８のゲートには、クロック信号ＣＫ２が入力される。トランジスタ４８は、
図１（Ｂ）に示すトランジスタ１１３に相当する。
トランジスタ４９のソース及びドレインの一方には、電位ＶＤＤが与えられ、他方は、ト
ランジスタ４５のゲート及びトランジスタ４７のゲートに電気的に接続される。さらに、
トランジスタ４９のゲートには、リセット信号ＲＩＮが入力される。
トランジスタ５０のソース及びドレインの一方には、電位ＶＳＳが与えられ、他方は、ト
ランジスタ４５のゲート及びトランジスタ４７のゲートに電気的に接続される。さらに、
トランジスタ５０のゲートには、セット信号ＬＩＮが入力される。
トランジスタ５１のソース及びドレインの一方には、電位ＶＤＤが与えられ、他方は、ト
ランジスタ４５のゲート及びトランジスタ４７のゲートに電気的に接続される。さらに、
トランジスタ５１のゲートには、クロック信号ＣＫ２が入力される。なお、トランジスタ
４８及びトランジスタ５１の一方又は両方のチャネル長をトランジスタ４４又はトランジ
スタ４６のチャネル長よりも長くしてもよい。トランジスタ５１のチャネル長を長くする
ことにより、トランジスタ５１に対するストレスの影響を低減できる。
容量Ｃ３の一対の電極の一方には、電位ＶＳＳが与えられ、他方は、トランジスタ４５の
ゲート、トランジスタ４７のゲートに電気的に接続される。容量Ｃ３は、保持容量として
の機能を有する。なお、必ずしも容量Ｃ３を設けなくてもよい。
トランジスタ４１乃至トランジスタ５１としては、例えばチャネル形成領域に上記酸化物
半導体を含むトランジスタを適用できる。
次に、本実施の形態に係るパルス出力回路の駆動方法例として、図２（Ａ）に示すパルス
出力回路の駆動方法例について、図２（Ｂ）のタイミングチャートを参照して説明する。
ここでは、一例として、トランジスタ４１乃至トランジスタ５１のそれぞれがＮチャネル
型であり、電位ＶＤＤが正の電位であり、電位ＶＳＳが負の電位であり、電位Ｖａの値が
電位ＶＤＤの値と同じであるとして説明する。また、セット信号ＬＩＮ、リセット信号Ｒ
ＩＮ、及びクロック信号ＣＫ１、クロック信号ＣＫ２、及びクロック信号ＣＫ２Ｂのハイ
レベルの電位は、電位ＶＤＤと同じであり、ローレベルの電位は、電位ＶＳＳと同じであ
るとする。また、電位Ｖａとクロック信号ＣＫ１のローレベルの電位との電位差は、トラ
ンジスタ４４及びトランジスタ４６のしきい値電圧よりも大きいとする。また、トランジ
スタ４４のゲートと他の素子との接続箇所をノードＮＡとする。
なお本明細書において、電位ＶＳＳとは、回路を動作させるために必要な、少なくとも２
つの電源電位のうち、低い方の電位である。前記２つの電源電位のうち、高い方の電位は
電位ＶＤＤである。
図２（Ａ）に示すパルス出力回路では、図２（Ｂ）の期間Ｔ１において、セット信号ＬＩ
Ｎがハイレベルになり、トランジスタ４１及びトランジスタ５０がオン状態になる。また
、リセット信号ＲＩＮがローレベルであるため、トランジスタ４９はオフ状態である。ま
た、クロック信号ＣＫ１はローレベルである。また、クロック信号ＣＫ２がローレベルで
あるため、トランジスタ４８及びトランジスタ５１はオフ状態である。また、クロック信
号ＣＫ２Ｂがハイレベルになり、トランジスタ４３がオン状態になる。
このとき、ノードＮＡの電位が電位ＶＤＤと同等の値まで上昇し、トランジスタ４４、ト
ランジスタ４６がオン状態になり、トランジスタ４１及びトランジスタ４３がオフ状態に
なる。さらに、クロック信号ＣＫ１がローレベルであるため、出力信号ＯＵＴ、出力信号
ＳＲＯＵＴは、ローレベルになる。以上により、図２（Ａ）に示すパルス出力回路は、セ
ット状態になる。
次に、期間Ｔ２において、セット信号ＬＩＮがローレベルになり、トランジスタ４１及び
トランジスタ５０がオフ状態になる。また、クロック信号ＣＫ１がハイレベルになる。ま
た、リセット信号ＲＩＮがローレベルのままであるため、トランジスタ４９はオフ状態の
ままである。また、クロック信号ＣＫ２がローレベルのままであるため、トランジスタ４
８及びトランジスタ５１はオフ状態のままである。また、クロック信号ＣＫ２Ｂはハイレ
ベルのままである。
このとき、トランジスタ４４はオン状態のままであり、クロック信号ＣＫ１がハイレベル
であるため、トランジスタ４４のゲートとソース及びドレインの他方との間に生じる容量
Ｃ１によって生じる容量結合により、ノードＮＡの電位が電位ＶＤＤとトランジスタ４４
のしきい値電圧（Ｖｔｈ４４）の和よりもさらに高い値、すなわち、ＶＤＤ＋Ｖｔｈ４４
＋Ｖｘ（Ｖｘは任意の電位）まで上昇する。いわゆるブートストラップである。これによ
り、出力信号ＯＵＴの電位は、クロック信号ＣＫ１のハイレベルの電位と同等の値になる
。同様に、出力信号ＳＲＯＵＴの電位もクロック信号ＣＫ１のハイレベルの電位と同等の
値になる。
次に、期間Ｔ３において、リセット信号ＲＩＮがハイレベルになり、トランジスタ４９が
オン状態になる。また、クロック信号ＣＫ１がローレベルになる。また、クロック信号Ｃ
Ｋ２Ｂがローレベルになり、トランジスタ４３がオフ状態になる。また、クロック信号Ｃ
Ｋ２がハイレベルになり、トランジスタ４８及びトランジスタ５１がオン状態になる。ま
た、セット信号ＬＩＮがローレベルのままであるため、トランジスタ４１及びトランジス
タ５０はオフ状態のままである。
このとき、トランジスタ４２、トランジスタ４５、トランジスタ４７がオン状態になる。
また、トランジスタ４８がオン状態であるため、ノードＮＡの電位は、電位Ｖａと同等の
値になり、トランジスタ４４、トランジスタ４６はオン状態のままである。クロック信号
ＣＫ１はローレベルであるため、出力信号ＯＵＴ、出力信号ＳＲＯＵＴの電位は、クロッ
ク信号ＣＫ１のローレベルの電位と同等の値になる。これにより、図２（Ａ）に示すパル
ス出力回路は、リセット状態になる。
次に、期間Ｔ４において、リセット信号ＲＩＮがローレベルになり、トランジスタ４９が
オフ状態になる。また、クロック信号ＣＫ２がローレベルになり、トランジスタ４８及び
トランジスタ５１がオフ状態になる。また、クロック信号ＣＫ２Ｂがハイレベルになり、
トランジスタ４３がオン状態になる。また、セット信号ＬＩＮがローレベルのままである
ため、トランジスタ４１及びトランジスタ５０はオフ状態のままである。また、クロック
信号ＣＫ１はローレベルのままである。
このとき、トランジスタ４２、トランジスタ４５、及びトランジスタ４７はオフ状態のま
まである。さらに、トランジスタ４３がオン状態であり、ノードＮＡの電位が電位ＶＳＳ
と同等の値のままであるため、トランジスタ４４、トランジスタ４６はオフ状態のままで
ある。さらに、クロック信号ＣＫ１がローレベルのままであるため、出力信号ＯＵＴ、出
力信号ＳＲＯＵＴは、ローレベルのままである。
次に、期間Ｔ５において、セット信号ＬＩＮがローレベルのままであるため、トランジス
タ４１及びトランジスタ５０はオフ状態のままである。また、リセット信号ＲＩＮがロー
レベルのままであるため、トランジスタ４９はオフ状態のままである。また、クロック信
号ＣＫ１はローレベルのままである。また、クロック信号ＣＫ２がローレベルのままであ
るため、トランジスタ４８及びトランジスタ５１はオフ状態のままである。また、クロッ
ク信号ＣＫ２Ｂがハイレベルのままであるため、トランジスタ４３はオン状態のままであ
る。
このとき、トランジスタ４２、トランジスタ４５、及びトランジスタ４７はオフ状態のま
まである。さらに、トランジスタ４３がオン状態であり、ノードＮＡの電位が電位ＶＳＳ
と同等の値のままであるため、トランジスタ４４、トランジスタ４６はオフ状態のままで
ある。さらに、クロック信号ＣＫ１がローレベルのままであるため、出力信号ＯＵＴ、出
力信号ＳＲＯＵＴは、ローレベルのままである。
次に、期間Ｔ６において、クロック信号ＣＫ１がハイレベルになる。また、セット信号Ｌ
ＩＮがローレベルのままであるため、トランジスタ４１及びトランジスタ５０はオフ状態
のままである。また、リセット信号ＲＩＮがローレベルのままであるため、トランジスタ
４９はオフ状態のままである。また、クロック信号ＣＫ２がローレベルのままであるため
、トランジスタ４８及びトランジスタ５１はオフ状態のままである。また、クロック信号
ＣＫ２Ｂがハイレベルのままであるため、トランジスタ４３はオン状態のままである。
このとき、トランジスタ４２、トランジスタ４５、及びトランジスタ４７はオン状態のま
まである。さらに、トランジスタ４３がオン状態であり、ノードＮＡの電位が電位ＶＳＳ
と同等の値のままであるため、トランジスタ４４、トランジスタ４６はオフ状態のままで
ある。このとき、クロック信号ＣＫ１がハイレベルになるが、トランジスタ４４、トラン
ジスタ４６がオフ状態であるため、出力信号ＯＵＴ、出力信号ＳＲＯＵＴはローレベルの
ままである。
次に、期間Ｔ７において、クロック信号ＣＫ２がハイレベルになり、トランジスタ４８及
びトランジスタ５１がオン状態になる。また、クロック信号ＣＫ２Ｂがローレベルになり
、トランジスタ４３がオフ状態になる。また、クロック信号ＣＫ１がローレベルになる。
また、セット信号ＬＩＮがローレベルのままであるため、トランジスタ４１及びトランジ
スタ５０はオフ状態のままである。また、リセット信号ＲＩＮがローレベルのままである
ため、トランジスタ４９はオフ状態のままである。このように、クロック信号ＣＫ２がハ
イレベルのとき、クロック信号ＣＫ１はローレベルである。
このとき、トランジスタ４２、トランジスタ４５、及びトランジスタ４７はオン状態のま
まである。また、トランジスタ４８がオン状態であるため、ノードＮＡの電位が電位Ｖａ
と同等の値になり、トランジスタ４４、トランジスタ４６がオン状態になるが、クロック
信号ＣＫ１がローレベルであるため、出力信号ＯＵＴ、出力信号ＳＲＯＵＴは、ローレベ
ルのままである。
上記のように、クロック信号ＣＫ２に従い、間欠的にノードＮＡの電位を電位Ｖａと同等
の値に変化させる。ノードＮＡの電位が電位Ｖａと同等の値であるとき、トランジスタ４
４のソース及びドレインの一方の電位、並びにトランジスタ４６のソース及びドレインの
一方の電位は、クロック信号ＣＫ１のローレベルの電位と同等の値になる。また、ノード
ＮＡの電位が電位ＶＳＳと同等の値であるとき、トランジスタ４４のソース及びドレイン
の一方の電位、並びにトランジスタ４６のソース及びドレインの一方の電位は、クロック
信号ＣＫ１のハイレベルの電位と同等の値になる。よって、トランジスタ４４及びトラン
ジスタ４６のそれぞれにおいて、ゲートとソース及びドレインの一方との間の電圧が常に
電位ＶＤＤと電位ＶＳＳの差よりも低くなるため、トランジスタ４４に対するストレスを
低減できる。
以上が図２（Ａ）に示すパルス出力回路の説明である。
なお、本実施の形態に係るパルス出力回路の構成は、上記構成に限定されず、他の構成に
することもできる。
例えば、図３に示すパルス出力回路は、図２（Ｂ）に示すパルス出力回路のトランジスタ
４２のゲートをトランジスタ４５、トランジスタ４７のゲートに電気的に接続する代わり
に、トランジスタ４２のゲートにリセット信号ＲＩＮを入力する構成である。これにより
、パルス出力回路をリセット状態にする際に、ノードＮＡの電位を電位ＶＳＳと同等の値
に設定する速度を速くできる。また、図３に示すように、トランジスタ５２を設けてもよ
い。このとき、トランジスタ５２のソース及びドレインの一方には、電位ＶＤＤが与えら
れ、他方は、トランジスタ４５、トランジスタ４７に電気的に接続される。さらに、トラ
ンジスタ５２のゲートには、初期化信号ＲＥＳが入力される。図３に示すパルス出力回路
では、初期化信号ＲＥＳのパルスが入力されることにより、トランジスタ４５及びトラン
ジスタ４７がオン状態になり、信号ＯＵＴ及び信号ＳＲＯＵＴがローレベルになり、初期
化状態になる。
また、図４に示すように、トランジスタ４１乃至トランジスタ５１のそれぞれにバックゲ
ートを設け、バックゲートの電位を制御することによりトランジスタ４１乃至トランジス
タ５１のしきい値電圧を制御してもよい。例えば、Ｎチャネル型トランジスタのバックゲ
ートに負電位を与えると、Ｎチャネル型トランジスタのしきい値電圧を正方向にシフトさ
せることができる。図４に示すパルス出力回路において、トランジスタ４１、トランジス
タ４３、トランジスタ４８、トランジスタ４９、及びトランジスタ５１のバックゲートの
それぞれには、電位ＢＧ１が与えられ、トランジスタ４２、トランジスタ４４、トランジ
スタ４５、トランジスタ４６、トランジスタ４７、及びトランジスタ５０のバックゲート
のそれぞれには、電位ＢＧ２が与えられる。なお、電位ＢＧ１及び電位ＢＧ２として負電
位を用いる場合、電位ＢＧ２の値は、電位ＢＧ１よりも低いことが好ましい。電位ＢＧ１
が供給されるトランジスタのしきい値電圧が高すぎると、パルス出力回路の動作不良が起
こりやすいためである。
なお、図３に示す構成においても同様に、トランジスタにバックゲートを設けてもよい。
さらに、図２（Ａ）に示すパルス出力回路を複数段備えるシフトレジスタの例について図
５を参照して説明する。
図５（Ａ）に示すシフトレジスタ３０は、複数段のパルス出力回路（パルス出力回路３１
＿１乃至パルス出力回路３１＿Ｎ（Ｎは２以上の自然数））を有する。図５（Ａ）では、
一例としてＮ＝５以上の場合について示す。
パルス出力回路３１＿１乃至パルス出力回路３１＿Ｎのそれぞれは、図２（Ａ）に示すパ
ルス出力回路に相当する。パルス出力回路３１＿１乃至パルス出力回路３１＿Ｎは、図５
（Ｂ）に示すように、セット信号ＬＩＮ、リセット信号ＲＩＮ、初期化信号ＲＥＳ、クロ
ック信号ＣＫ１、クロック信号ＣＫ２、及びクロック信号ＣＫ２Ｂに従い、出力信号ＯＵ
Ｔ、出力信号ＳＲＯＵＴとして複数のパルス信号を生成して出力する機能を有する。
パルス出力回路３１＿１には、セット信号ＬＩＮとしてスタートパルス信号ＳＰが入力さ
れる。さらに、パルス出力回路３１＿Ｋ（Ｋは２以上Ｎ以下の自然数）には、セット信号
ＬＩＮとしてパルス出力回路３１＿Ｋ－１から出力される出力信号ＳＲＯＵＴであるパル
ス信号が入力される。
パルス出力回路３１＿Ｍ（ＭはＮ－１以下の自然数）には、リセット信号ＲＩＮとしてパ
ルス出力回路３１＿Ｍ＋１から出力される出力信号ＳＲＯＵＴであるパルス信号が入力さ
れる。
さらに、パルス出力回路３１＿１には、クロック信号ＣＫ１としてクロック信号ＣＬＫ１
が入力され、クロック信号ＣＫ２としてクロック信号ＣＬＫ２が入力され、クロック信号
ＣＫ２Ｂとしてクロック信号ＣＬＫ２の反転クロック信号ＣＬＫ２Ｂが入力される。さら
に、パルス出力回路３１＿１を基準として、３つ置きのパルス出力回路毎にクロック信号
ＣＫ１としてクロック信号ＣＬＫ１が入力され、クロック信号ＣＫ２としてクロック信号
ＣＬＫ２が入力され、クロック信号ＣＫ２Ｂとして反転クロック信号ＣＬＫ２Ｂが入力さ
れる。
さらに、パルス出力回路３１＿２には、クロック信号ＣＫ１としてクロック信号ＣＬＫ２
が入力され、クロック信号ＣＫ２としてクロック信号ＣＬＫ３が入力され、クロック信号
ＣＫ２Ｂとしてクロック信号ＣＬＫ３の反転クロック信号ＣＬＫ３Ｂが入力される。さら
に、パルス出力回路３１＿２を基準として、３つ置きのパルス出力回路毎にクロック信号
ＣＫ１としてクロック信号ＣＬＫ２が入力され、クロック信号ＣＫ２としてクロック信号
ＣＬＫ３が入力され、クロック信号ＣＫ２Ｂとして反転クロック信号ＣＬＫ３Ｂが入力さ
れる。
さらに、パルス出力回路３１＿３には、クロック信号ＣＫ１としてクロック信号ＣＬＫ３
が入力され、クロック信号ＣＫ２としてクロック信号ＣＬＫ４が入力され、クロック信号
ＣＫ２Ｂとしてクロック信号ＣＬＫ４の反転クロック信号ＣＬＫ４Ｂが入力される。さら
に、パルス出力回路３１＿３を基準として、３つ置きのパルス出力回路毎にクロック信号
ＣＫ１としてクロック信号ＣＬＫ３が入力され、クロック信号ＣＫ２としてクロック信号
ＣＬＫ４が入力され、クロック信号ＣＫ２Ｂとして反転クロック信号ＣＬＫ４Ｂが入力さ
れる。
さらに、パルス出力回路３１＿４には、クロック信号ＣＫ１としてクロック信号ＣＬＫ４
が入力され、クロック信号ＣＫ２としてクロック信号ＣＬＫ１が入力され、クロック信号
ＣＫ２Ｂとしてクロック信号ＣＬＫ１の反転クロック信号ＣＬＫ１Ｂが入力される。さら
に、パルス出力回路３１＿４を基準として、３つ置きのパルス出力回路毎にクロック信号
ＣＫ１としてクロック信号ＣＬＫ４が入力され、クロック信号ＣＫ２としてクロック信号
ＣＬＫ１が入力され、クロック信号ＣＫ２Ｂとして反転クロック信号ＣＬＫ１Ｂが入力さ
れる。
パルス出力回路３１＿Ｎ＋１は、ダミー段のパルス出力回路である。パルス出力回路３１
＿Ｎ＋１の構成は、図２（Ａ）に示すパルス出力回路の構成のうち、トランジスタ４９が
無い構成である。パルス出力回路３１＿Ｎ＋１から出力される出力信号ＳＲＯＵＴ＿Ｎ＋
１であるパルス信号は、リセット信号ＲＩＮとしてパルス出力回路３１＿Ｎに入力される
。なお、パルス出力回路３１＿Ｎ＋１を設けずに、別途生成したパルス信号をパルス出力
回路３１＿Ｎに入力してもよい。
さらに、パルス出力回路３１＿１乃至パルス出力回路３１＿Ｎ＋１のそれぞれには、初期
化信号ＲＥＳとして、初期化信号ＩＮＩ＿ＲＥＳが入力される。
なお、反転クロック信号ＣＬＫ１Ｂ乃至反転クロック信号ＣＬＫ４Ｂは、例えばインバー
タなどを用いてクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４を反転させることにより
生成される。
次に、図５（Ａ）に示すシフトレジスタ３０の駆動方法例について、図５（Ｃ）のタイミ
ングチャートを参照して説明する。ここでは、一例として、電位ＶＤＤが正の電位であり
、電位ＶＳＳが負の電位であり、電位Ｖａが電位ＶＤＤと同等の値であるとして説明する
。また、一例として、セット信号ＬＩＮ、リセット信号ＲＩＮ、及びクロック信号ＣＬＫ
１乃至クロック信号ＣＬＫ４、反転クロック信号ＣＬＫ１Ｂ乃至反転クロック信号ＣＬＫ
４Ｂ、のハイレベルの電位は、電位ＶＤＤと同じであり、ローレベルの電位は、電位ＶＳ
Ｓと同じであるとする。また、一例として、クロック信号ＣＬＫ１乃至クロック信号ＣＬ
Ｋ４のデューティ比が２５％であるとする。また、一例として、クロック信号ＣＬＫ２が
クロック信号ＣＬＫ１よりも１／４周期分遅れているとし、クロック信号ＣＬＫ３がクロ
ック信号ＣＬＫ２よりも１／４周期分遅れているとし、クロック信号ＣＬＫ４がクロック
信号ＣＬＫ３よりも１／４周期分遅れているとする。また、一例として、スタートパルス
信号ＳＰのパルスの幅がクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４のパルスの幅と
同じであるとする。また、各パルス出力回路がセット状態になる前に、初期化信号ＩＮＩ
＿ＲＥＳのパルスを入力し、パルス出力回路の初期化を行うとする。
図５（Ｃ）に示すように、図５（Ａ）に示すシフトレジスタ３０は、時刻Ｔ１１にスター
トパルス信号ＳＰがハイレベルになることにより、時刻Ｔ１２にクロック信号ＣＬＫ１が
ハイレベルになる。さらに、シフトレジスタ３０は、クロック信号ＣＬＫ１乃至クロック
信号ＣＬＫ４、反転クロック信号ＣＬＫ１Ｂ乃至反転クロック信号ＣＬＫ４Ｂ（図示せず
）に従い、出力信号ＳＲＯＵＴ＿１乃至出力信号ＳＲＯＵＴ＿Ｎのパルスを順次出力し、
出力信号ＯＵＴ＿１乃至出力信号ＯＵＴ＿Ｎのパルスを順次出力する。
以上が図５（Ａ）に示すシフトレジスタ３０の駆動方法例の説明である。
なお、図５（Ａ）に示すシフトレジスタ３０に保護回路を設けてもよい。例えば、図６（
Ａ）に示すシフトレジスタ３０は、図５（Ａ）に示すシフトレジスタ３０において、初期
化信号ＩＮＩ＿ＲＥＳ、クロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４、反転クロック
信号ＣＬＫ１Ｂ乃至反転クロック信号ＣＬＫ４Ｂ、スタートパルス信号ＳＰを入力するた
めの配線に保護回路３２が接続された構成である。
また、図６（Ｂ）に示すシフトレジスタ３０は、図５（Ａ）に示すシフトレジスタ３０か
ら出力信号ＯＵＴ＿１乃至出力信号ＯＵＴ＿Ｎを出力するための配線に保護回路３３が接
続された構成である。
また、図５（Ａ）に示すシフトレジスタ３０に図６（Ａ）に示す保護回路３２と、図６（
Ｂ）に示す保護回路３３を設けてもよい。
保護回路３２及び保護回路３３は、自身が接続する配線に一定の範囲外の電位が与えられ
たときに、該配線と別の電源線とを導通状態にする回路である。保護回路３２及び保護回
路３３は、例えばダイオードなどを用いて構成される。
図６に示すように、保護回路を設けることにより、シフトレジスタにおいて、静電気放電
（ＥＳＤともいう）などにより発生する過電圧の耐性を高めることができる。
図１乃至図６を参照して説明したように、本実施の形態に係るパルス出力回路の一例では
、出力するパルス信号がローレベルの期間において、トランジスタ１１１のゲートの電位
を、一定の値にするのではなく、間欠的に電位ＶＳＳの電位よりも高くする。これにより
、トランジスタ１１１に対するストレスを抑制できるため、トランジスタの劣化を抑制で
きる。
（実施の形態２）
本実施の形態では、実施の形態１に係るパルス出力回路を用いた表示装置の例について図
７乃至図１０を参照して説明する。
図７（Ａ）に示す表示装置は、画素部２０１と、駆動回路部２０２と、を含む。
画素部２０１は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された
複数の画素回路２１１を備え、駆動回路部２０２は、ゲートドライバ２２１、ソースドラ
イバ２２３などの駆動回路を備える。
ゲートドライバ２２１は、実施の形態１に示すパルス出力回路を複数段有するシフトレジ
スタ（例えば図５（Ａ）に示すシフトレジスタ３０）を備える。例えば、ゲートドライバ
２２１は、シフトレジスタから出力されるパルス信号により、走査線ＧＬ＿１乃至ＧＬ＿
Ｘの電位を制御する機能を有する。なお、ゲートドライバ２２１を複数設け、複数のゲー
トドライバ２２１により、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。
ソースドライバ２２３には、画像信号が入力される。ソースドライバ２２３は、画像信号
を元に画素回路２１１に書き込むデータ信号を生成する機能を有する。また、ソースドラ
イバ２２３は、データ線ＤＬ＿１乃至ＤＬ＿Ｙの電位を制御する機能を有する。
ソースドライバ２２３は、例えば複数のアナログスイッチなどを用いて構成される。ソー
スドライバ２２３は、複数のアナログスイッチを順次オン状態にすることにより、画像信
号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いて
ソースドライバ２２３を構成してもよい。このとき、シフトレジスタとしては、実施の形
態１に示すパルス出力回路を複数段有するシフトレジスタ（例えば図５（Ａ）に示すシフ
トレジスタ）を用いることができる。
複数の画素回路２１１のそれぞれは、複数の走査線ＧＬの一つを介してパルス信号が入力
され、複数のデータ線ＤＬの一つを介してデータ信号が入力される。複数の画素回路２１
１のそれぞれは、ゲートドライバ２２１によりデータ信号のデータの書き込み及び保持が
制御される。例えば、ｍ行ｎ列目の画素回路２１１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自
然数）を介してゲートドライバ２２１からパルス信号が入力され、走査線ＧＬ＿ｍの電位
に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ２２３からデ
ータ信号が入力される。
複数の画素回路２１１のそれぞれは、例えば、図７（Ｂ－１）に示すように、液晶素子２
３０と、トランジスタ２３１＿１と、容量素子２３３＿１と、を備える。
液晶素子２３０の一対の電極の一方の電位は、画素回路２１１の仕様に応じて適宜設定さ
れる。液晶素子２３０は、書き込まれるデータにより配向状態が設定される。なお、複数
の画素回路２１１のそれぞれが有する液晶素子２３０の一対の電極の一方に共通の電位（
コモン電位）を与えてもよい。また、液晶素子２３０の一対の電極の一方には、各行の画
素回路２１１毎に異なる電位を与えてもよい。
例えば、液晶素子を備える表示装置の表示方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍ
ａｔｉｃ）モード、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＳＴＮ（
Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌ
ｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅ
ｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔ
ｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌ
ｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ
Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡ（Ｍｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒ
ｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃ
ａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈ
ｉｎｇ）モード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）
モードなどを用いてもよい。
また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物により液晶素子を構成しても
よい。ブルー相を示す液晶は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるた
め、配向処理が不要であり、視野角依存性が小さい。
ｍ行ｎ列目の画素回路２１１において、トランジスタ２３１＿１のソース及びドレインの
一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子２３０の一対の電極の他
方に電気的に接続される。また、トランジスタ２３１＿１のゲートは、走査線ＧＬ＿ｍに
電気的に接続される。トランジスタ２３１＿１は、オン状態又はオフ状態になることによ
り、データ信号のデータの書き込みを制御する機能を有する。
容量素子２３３＿１の一対の電極の一方は、電位供給線ＶＬに電気的に接続され、他方は
、液晶素子２３０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電
位の値は、画素回路２１１の仕様に応じて適宜設定される。容量素子２３３＿１は、書き
込まれたデータを保持する保持容量としての機能を有する。
図７（Ｂ－１）の画素回路２１１を備える表示装置では、ゲートドライバ２２１により各
行の画素回路２１１を順次選択し、トランジスタ２３１＿１をオン状態にしてデータ信号
のデータを書き込む。
データが書き込まれた画素回路２１１は、トランジスタ２３１＿１がオフ状態になること
で保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図７（Ｂ－２）に示す画素回路２１１は、トランジスタ２３１＿２と、容量素子２
３３＿２と、トランジスタ２３４と、発光素子（ＥＬともいう）２３５と、を備える。
トランジスタ２３１＿２のソース及びドレインの一方は、データ線ＤＬ＿ｎに電気的に接
続される。さらに、トランジスタ２３１＿２のゲートは、走査線ＧＬ＿ｍに電気的に接続
される。
トランジスタ２３１＿２は、オン状態又はオフ状態になることにより、データ信号のデー
タの書き込みを制御する機能を有する。
容量素子２３３＿２の一対の電極の一方は、電源線ＶＬ＿ａに電気的に接続され、他方は
、トランジスタ２３１＿２のソース及びドレインの他方に電気的に接続される。
容量素子２３３＿２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ２３４のソース及びドレインの一方は、電源線ＶＬ＿ａに電気的に接続され
る。さらに、トランジスタ２３４のゲートは、トランジスタ２３１＿２のソース及びドレ
インの他方に電気的に接続される。
発光素子２３５のアノード及びカソードの一方は、電源線ＶＬ＿ｂに電気的に接続され、
他方は、トランジスタ２３４のソース及びドレインの他方に電気的に接続される。
発光素子２３５としては、例えば有機エレクトロルミネセンス素子などを用いることがで
きる。
なお、電源線ＶＬ＿ａ及び電源線ＶＬ＿ｂの一方には、電位ＶＤＤが与えられ、他方には
、電位ＶＳＳが与えられる。
図７（Ｂ－２）の画素回路２１１を備える表示装置では、ゲートドライバ２２１により各
行の画素回路２１１を順次選択し、トランジスタ２３１＿２をオン状態にしてデータ信号
のデータを書き込む。
データが書き込まれた画素回路２１１は、トランジスタ２３１＿２がオフ状態になること
で保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ２３４
のソースとドレインの間に流れる電流量が制御され、発光素子２３５は、流れる電流量に
応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
さらに、図７（Ａ）に示す表示装置が、低消費電力モードでの動作が可能な場合の駆動方
法の例について、図８のタイミングチャートを参照して説明する。ここでは、一例として
、ゲートドライバ２２１に実施の形態１に示すシフトレジスタを用いる場合について説明
する。
図７（Ａ）に示す表示装置の動作は、通常モード及び低消費電力モードに分けられる。
通常モードのときの動作について説明する。このとき、図８の期間３１１に示すように、
スタートパルス信号ＳＰ、電源電圧ＰＷＲ、及びクロック信号ＣＬＫ１乃至クロック信号
ＣＬＫ４をシフトレジスタに入力すると、シフトレジスタは、スタートパルス信号ＳＰの
パルスに従い、出力信号ＳＲＯＵＴ＿１乃至出力信号ＳＲＯＵＴ＿Ｎのパルスを順次出力
し、出力信号ＯＵＴ＿１乃至出力信号ＯＵＴ＿Ｎのパルスを順次出力する。なお、電源電
圧ＰＷＲとしては、電位ＶＤＤと電位ＶＳＳからなる電源電圧、電位Ｖａと電位ＶＳＳか
らなる電源電圧が挙げられる。また、クロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４の
入力を開始させると、対応する反転クロック信号ＣＬＫ１Ｂ乃至クロック信号ＣＬＫ４Ｂ
の入力も開始するとする。
次に、通常モードから低消費電力モードになるときの動作について説明する。このとき、
図８の期間３１２に示すように、シフトレジスタに対する電源電圧ＰＷＲ、クロック信号
ＣＬＫ１乃至クロック信号ＣＬＫ４、及びスタートパルス信号ＳＰの入力を停止させる。
また、クロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４の入力を停止させると、対応する
反転クロック信号ＣＬＫ１Ｂ乃至クロック信号ＣＬＫ４Ｂの入力も停止するとする。
このとき、シフトレジスタに対し、まずスタートパルス信号ＳＰの入力を停止させ、次に
クロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４の入力を順次停止させ、次に電源電圧Ｐ
ＷＲの入力を停止させることが好ましい。これにより、シフトレジスタの誤動作を抑制で
きる。
シフトレジスタに対する電源電圧ＰＷＲ、クロック信号ＣＬＫ１乃至クロック信号ＣＬＫ
４、及びスタートパルス信号ＳＰの入力を停止させると、出力信号ＳＲＯＵＴ＿１乃至出
力信号ＳＲＯＵＴ＿Ｎのパルスの出力が停止し、出力信号ＯＵＴ＿１乃至出力信号ＯＵＴ
＿Ｎのパルスの出力が停止する。よって、表示装置が低消費電力モードになる。
その後シフトレジスタを通常モードに復帰させる場合には、図８の期間３１３に示すよう
に、シフトレジスタに対するスタートパルス信号ＳＰ、クロック信号ＣＬＫ１乃至クロッ
ク信号ＣＬＫ４、及び電源電圧ＰＷＲの入力を再開させる。
このとき、シフトレジスタに対し、まず電源電圧ＰＷＲの入力を再開させ、次にクロック
信号ＣＬＫ１乃至クロック信号ＣＬＫ４の入力を再開させ、次にスタートパルス信号ＳＰ
の入力を再開させる。さらにこのとき、クロック信号ＣＬＫ１乃至クロック信号ＣＬＫ４
が入力される配線の電位を電位ＶＤＤに設定した後にクロック信号ＣＬＫ１乃至クロック
信号ＣＬＫ４の入力を順次再開させることが好ましい。
シフトレジスタに対するスタートパルス信号ＳＰ、クロック信号ＣＬＫ１乃至クロック信
号ＣＬＫ４、及び電源電圧ＰＷＲの入力を再開させると、シフトレジスタは、スタートパ
ルス信号ＳＰのパルスに従い、出力信号ＳＲＯＵＴ＿１乃至出力信号ＳＲＯＵＴ＿Ｎのパ
ルスを順次出力し、出力信号ＯＵＴ＿１乃至出力信号ＯＵＴ＿Ｎのパルスを順次出力する
。よって、表示装置は通常モードに復帰する。
以上が表示装置の例の説明である。
図８を参照して説明したように、本実施の形態に係る表示装置の一例では、必要に応じて
シフトレジスタを備える駆動回路の動作を停止できる。よって、例えば画素回路のトラン
ジスタにオフ電流の低いトランジスタを用い、画像を表示する際に、一部又は全部の画素
回路でデータ信号の書き換えが不要である場合、駆動回路の動作を停止させ、書き換え間
隔を長くすることにより、消費電力を低減できる。
なお、図９に示すように、ゲートドライバ２２１と画素回路２１１の間（走査線ＧＬ）に
保護回路２２５を接続してもよい。また、ソースドライバ２２３と画素回路２１１の間（
データ信号線ＤＬ）に保護回路２２５を接続してもよい。保護回路２２５は、自身が接続
する配線に一定の範囲外の電位が与えられたときに、該配線と別の電源線とを導通状態に
する回路である。保護回路２２５は、例えばダイオードなどを用いて構成される。
図９に示すように、保護回路を設けることにより、ＥＳＤなどにより発生する過電圧に対
する表示装置の耐性を高めることができる。
図１乃至図９を参照して説明したように、本実施の形態に係る表示装置の一例では、実施
の形態１に示すパルス出力回路を用いてゲートドライバ、ソースドライバなどの駆動回路
を構成する。上記駆動回路では、トランジスタに対するストレスが小さいため、表示装置
の信頼性を高めることができる。
さらに、本実施の形態に係る表示装置の構造例について図１０を参照して説明する。
図１０（Ａ）に示す表示装置は、縦電界方式の液晶表示装置である。
導電層７０３ａ及び７０３ｂは、絶縁層７０１を挟んで基板７００の一平面に設けられる
。
導電層７０３ａは、駆動回路部２０２に設けられる。導電層７０３ａは、駆動回路のトラ
ンジスタのゲートとしての機能を有する。
導電層７０３ｂは、画素部２０１に設けられる。導電層７０３ｂは、画素回路のトランジ
スタのゲートとしての機能を有する。
絶縁層７０４は、導電層７０３ａ及び７０３ｂの上に設けられる。絶縁層７０４は、駆動
回路のトランジスタのゲート絶縁層、及び画素回路のトランジスタのゲート絶縁層として
の機能を有する。
半導体層７０５ａは、絶縁層７０４を挟んで導電層７０３ａに重畳する。半導体層７０５
ａは、駆動回路のトランジスタのチャネルが形成される層（チャネル形成層ともいう）と
しての機能を有する。
半導体層７０５ｂは、絶縁層７０４を挟んで導電層７０３ｂに重畳する。半導体層７０５
ｂは、画素回路のトランジスタのチャネル形成層としての機能を有する。
導電層７０６ａは、半導体層７０５ａに電気的に接続される。導電層７０６ａは、駆動回
路のトランジスタが有するソース及びドレインの一方としての機能を有する。
導電層７０６ｂは、半導体層７０５ａに電気的に接続される。導電層７０６ｂは、駆動回
路のトランジスタが有するソース及びドレインの他方としての機能を有する。
導電層７０６ｃは、半導体層７０５ｂに電気的に接続される。導電層７０６ｃは、画素回
路のトランジスタが有するソース及びドレインの一方としての機能を有する。
導電層７０６ｄは、半導体層７０５ｂに電気的に接続される。導電層７０６ｄは、画素回
路のトランジスタが有するソース及びドレインの他方としての機能を有する。
絶縁層７０７は、半導体層７０５ａ及び半導体層７０５ｂの上、及び導電層７０６ａ乃至
導電層７０６ｄの上に設けられる。絶縁層７０７は、トランジスタを保護する絶縁層（保
護絶縁層ともいう）としての機能を有する。
絶縁層７０８は、絶縁層７０７の上に設けられる。絶縁層７０８は、平坦化層としての機
能を有する。絶縁層７０８を設けることにより、絶縁層７０８よりも下層の導電層と絶縁
層７０８よりも上層の導電層とによる寄生容量の発生を抑制できる。
導電層７０９ａ及び導電層７０９ｂ１は、絶縁層７０８の上に設けられる。
導電層７０９ａは、絶縁層７０７及び絶縁層７０８を挟んで半導体層７０５ａに重畳する
。導電層７０９ａは、駆動回路のトランジスタのゲートとしての機能を有する。例えば、
導電層７０９ａを駆動回路のトランジスタのバックゲートとして機能させてもよい。例え
ば、Ｎチャネル型トランジスタの場合、上記バックゲートに、負電位を与えることにより
、トランジスタのしきい値電圧を正方向にシフトさせることができる。また、上記バック
ゲートを接地させてもよい。
導電層７０９ｂ１は、画素回路の容量素子が有する一対の電極の一方としての機能を有す
る。
絶縁層７１０は、絶縁層７０８の表面及び導電層７０９ｂ１の上に設けられる。なお、絶
縁層７１０のうち、駆動回路のトランジスタの上に形成される部分を除去することにより
、絶縁層７０８中の水素や水を外部に放出できるため、絶縁層７０７から絶縁層７０８が
剥がれてしまうことを抑制できる。絶縁層７１０は、保護絶縁層としての機能を有する。
また、絶縁層７１０は、画素回路の容量素子の誘電体層としての機能を有する。
導電層７１１は、絶縁層７１０の上に設けられ、絶縁層７０７、絶縁層７０８、及び絶縁
層７１０を貫通して設けられた開口部により導電層７０６ｄに電気的に接続される。さら
に、導電層７１１は、絶縁層７１０を挟んで導電層７０９ｂ１に重畳する。導電層７１１
は、画素回路の液晶素子が有する一対の電極の一方、及び容量素子が有する一対の電極の
他方としての機能を有する。
着色層７２２は、基板７２０の一平面の一部に設けられる。着色層７２２は、カラーフィ
ルタとしての機能を有する。
絶縁層７２３は、着色層７２２を挟んで基板７２０の一平面に設けられる。絶縁層７２３
は、平坦化層としての機能を有する。
導電層７２１は、絶縁層７２３の一平面に設けられる。導電層７２１は、画素回路の液晶
素子が有する一対の電極の他方としての機能を有する。なお、導電層７２１の上に別途絶
縁層を設けてもよい。
液晶層７５０は、シール材７５１を用いて、導電層７１１と導電層７２１の間に設けられ
る。なお、絶縁層７０７及び絶縁層７１０のうち、シール材７５１下に位置する部分を除
去してもよい。
さらに、図１０（Ｂ）に示す表示装置は、横電界方式の表示装置であり、図１０（Ａ）に
示す表示装置と比較した場合、導電層７０３ｃを別途有し、導電層７０９ｂ１の代わりに
導電層７０９ｂ２を有し、導電層７１１の代わりに導電層７１２を有し、液晶層７５０の
代わりに液晶層７６０を有する点が異なる。図１０（Ａ）に示す表示装置と同じ部分につ
いては、図１０（Ａ）に示す表示装置の説明を適宜援用する。
導電層７０３ｃは、絶縁層７０１の上に設けられる。このとき、導電層７０６ｄは、絶縁
層７０４を挟んで導電層７０３ｃに重畳する。
導電層７０９ｂ２は、絶縁層７０８の上に設けられる。導電層７０９ｂ２は、画素回路の
液晶素子が有する一対の電極の一方としての機能を有する。さらに、導電層７０９ｂ２は
、画素回路の容量素子が有する一対の電極の一方としての機能を有する。
導電層７１２は、絶縁層７１０の上に設けられ、絶縁層７０７、絶縁層７０８、及び絶縁
層７１０を貫通して設けられた開口部により導電層７０６ｄに電気的に接続される。また
、導電層７１２は、櫛歯部を有し、櫛歯部の櫛のそれぞれが絶縁層７１０を挟んで導電層
７０９ｂ２に重畳する。導電層７１２は、画素回路の液晶素子が有する一対の電極の他方
としての機能を有する。さらに、導電層７１２は、画素回路の容量素子が有する一対の電
極の他方としての機能を有する。
液晶層７６０は、シール材７５１により、導電層７１１と導電層７１２の上に設けられる
。
なお、図１０（Ａ）及び図１０（Ｂ）では、トランジスタをチャネルエッチ型のトランジ
スタとしているが、これに限定されず、例えばチャネル保護型のトランジスタとしてもよ
い。また、トップゲート型のトランジスタとしてもよい。
さらに、図１０（Ａ）及び図１０（Ｂ）に示す表示装置の各構成要素について説明する。
なお、各層を積層構造にしてもよい。
基板７００及び７２０としては、例えばガラス基板又はプラスチック基板などを適用でき
る。
絶縁層７０１としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸
化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化ア
ルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
導電層７０３ａ乃至７０３ｃとしては、例えばモリブデン、チタン、クロム、タンタル、
マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、又はスカンジウムなど
の金属材料を含む層を適用できる。
絶縁層７０４としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸
化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化ア
ルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。例えば、絶縁層７０
４としては、窒化シリコン層及び酸化窒化シリコン層の積層を適用できる。このとき、上
記窒化シリコン層を、組成の異なる複数の窒化シリコン層の積層としてもよい。また、絶
縁層７０４として、酸化物層を用いてもよい。上記酸化物層としては、例えばＩｎ：Ｇａ
：Ｚｎ＝１：３：２の原子比である酸化物の層などを用いることができる。
半導体層７０５ａ及び半導体層７０５ｂとしては、例えば酸化物半導体層を用いることが
できる。
上記酸化物半導体としては、実施の形態１と同様に、例えばＩｎ系金属酸化物、Ｚｎ系金
属酸化物、Ｉｎ－Ｚｎ系金属酸化物、又はＩｎ－Ｇａ－Ｚｎ系金属酸化物などを適用でき
る。また、上記Ｉｎ－Ｇａ－Ｚｎ系金属酸化物に含まれるＧａの一部若しくは全部の代わ
りに他の金属元素を含む金属酸化物を用いてもよい。なお、上記酸化物半導体が結晶を有
していてもよい。例えば、上記酸化物半導体が多結晶又は単結晶でもよい。また、上記酸
化物半導体が非晶質でもよい。
上記他の金属元素としては、例えばガリウムよりも多くの酸素原子と結合が可能な金属元
素を用いればよく、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫の
いずれか一つ又は複数の元素を用いればよい。また、上記他の金属元素としては、ランタ
ン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テ
ルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及び
ルテチウムのいずれか一つ又は複数の元素を用いればよい。これらの金属元素は、スタビ
ライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導
体として機能することが可能な量である。酸素原子との結合がガリウムよりも多くできる
金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸
素欠陥を少なくできる。
さらに、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１の原子比である第１の酸化物半導体層、Ｉ
ｎ：Ｇａ：Ｚｎ＝３：１：２の原子比である第２の酸化物半導体層、及びＩｎ：Ｇａ：Ｚ
ｎ＝１：１：１の原子比である第３の酸化物半導体層の積層により、半導体層７０５ａ及
び半導体層７０５ｂを構成してもよい。上記積層により半導体層７０５ａ及び半導体層７
０５ｂを構成することにより、例えばトランジスタの電界効果移動度を高めることができ
る。
上記酸化物半導体を含むトランジスタは、バンドギャップが広いため熱励起によるリーク
電流が少ない。さらに、正孔の有効質量が１０以上と重く、トンネル障壁の高さが２．８
ｅＶ以上と高い。これにより、トンネル電流が少ない。さらに、半導体層中のキャリアが
極めて少ない。よって、オフ電流を低くできる。例えば、オフ電流は、室温（２５℃）で
チャネル幅１μｍあたり１×１０－１９Ａ（１００ｚＡ）以下である。より好ましくは１
×１０－２２Ａ（１００ｙＡ）以下である。トランジスタのオフ電流は、低ければ低いほ
どよいが、トランジスタのオフ電流の下限値は、約１×１０－３０Ａ／μｍであると見積
もられる。なお、上記酸化物半導体層に限定されず、半導体層７０５ａ及び半導体層７０
５ｂとして１４族（シリコンなど）の元素を有する半導体層を用いてもよい。例えば、シ
リコンを含む半導体層としては、単結晶シリコン層、多結晶シリコン層、又は非晶質シリ
コン層などを用いることができる。
例えば、水素又は水などの不純物を可能な限り除去し、酸素を供給して酸素欠損を可能な
限り減らすことにより、上記酸化物半導体を含むトランジスタを作製できる。このとき、
チャネル形成領域において、ドナー不純物といわれる水素の量を、二次イオン質量分析法
（ＳＩＭＳともいう）の測定値で１×１０１９／ｃｍ３以下、好ましくは１×１０１８／
ｃｍ３以下に低減することが好ましい。
高純度化させた酸化物半導体層を電界効果トランジスタに用いることにより、酸化物半導
体層のキャリア密度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満
、さらに好ましくは１×１０１１／ｃｍ３未満にできる。このように、キャリア密度を少
なくすることにより、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流を１×
１０－１９Ａ（１００ｚＡ）以下、より好ましくは１×１０－２２Ａ（１００ｙＡ）以下
にまで抑制できる。電界効果トランジスタのオフ電流は、低ければ低いほどよいが、電界
効果トランジスタのオフ電流の下限値は、約１×１０－３０Ａ／μｍであると見積もられ
る。
なお、上記酸化物半導体を、Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＡＡＣ－ＯＳともいう）としてもよい。
例えば、スパッタリング法を用いてＣＡＡＣ－ＯＳである酸化物半導体層を形成できる。
このとき、多結晶である酸化物半導体スパッタリング用ターゲットを用いてスパッタリン
グを行う。上記スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用タ
ーゲットに含まれる結晶領域がａ－ｂ面から劈開し、ａ－ｂ面に平行な面を有する平板状
又はペレット状のスパッタリング粒子として剥離することがある。このとき、結晶状態を
維持したまま、上記スパッタリング粒子が基板に到達することにより、スパッタリング用
ターゲットの結晶状態が基板に転写される。これにより、ＣＡＡＣ－ＯＳが形成される。
また、ＣＡＡＣ－ＯＳを形成するために、以下の条件を適用することが好ましい。
例えば、不純物濃度を低減させてＣＡＡＣ－ＯＳを形成することにより、不純物による酸
化物半導体の結晶状態の崩壊を抑制できる。例えば、成膜室内に存在する不純物（水素、
水、二酸化炭素、及び窒素など）を低減することが好ましい。また、成膜ガス中の不純物
を低減することが好ましい。例えば、成膜ガスとして露点が－８０℃以下、好ましくは－
１００℃以下である成膜ガスを用いることが好ましい。
また、成膜時の基板温度を高くすることが好ましい。上記基板温度を高くすることにより
、平板状のスパッタリング粒子が基板に到達したときに、スパッタリング粒子のマイグレ
ーションが起こり、平らな面を向けてスパッタリング粒子を基板に付着させることができ
る。例えば、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００
℃以下として酸化物半導体膜を成膜することにより酸化物半導体層を形成する。
また、成膜ガス中の酸素割合を高くし、電力を最適化して成膜時のプラズマダメージを抑
制させることが好ましい。例えば、成膜ガス中の酸素割合を、３０体積％以上、好ましく
は１００体積％にすることが好ましい。
導電層７０６ａ乃至導電層７０６ｄとしては、例えばモリブデン、チタン、クロム、タン
タル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、
又はルテニウムなどの金属材料を含む層を適用できる。
絶縁層７０７としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸
化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化ア
ルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
絶縁層７０８としては、例えば有機絶縁材料又は無機絶縁材料の層などを適用できる。例
えば、アクリル樹脂などを用いて絶縁層７０８を構成してもよい。
導電層７０９ａ、導電層７０９ｂ１、及び導電層７０９ｂ２としては、例えば導体として
の機能を有し、光を透過する金属酸化物の層などを適用できる。例えば、酸化インジウム
酸化亜鉛又はインジウム錫酸化物などを適用できる。
絶縁層７１０としては、例えば絶縁層７０４に適用可能な材料を用いることができる。
導電層７１１、導電層７１２、及び導電層７２１としては、例えば光を透過する金属酸化
物の層などを適用できる。例えば、酸化インジウム酸化亜鉛又はインジウム錫酸化物など
を適用できる。
着色層７２２は、例えば赤（Ｒ）、緑（Ｇ）、及び青（Ｂ）の一つを呈する光を透過する
機能を有する。着色層７２２としては、染料又は顔料を含む層を用いることができる。
絶縁層７２３としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸
化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化ア
ルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
液晶層７５０としては、例えばＴＮ液晶、ＯＣＢ液晶、ＳＴＮ液晶、ＶＡ液晶、ＥＣＢ型
液晶、ＧＨ液晶、高分子分散型液晶、又はディスコチック液晶などを含む層を用いること
ができる。
液晶層７６０としては、例えばブルー相を示す液晶を含む層を適用できる。
ブルー相を示す液晶を含む層は、例えばブルー相を示す液晶、カイラル剤、液晶性モノマ
ー、非液晶性モノマー、及び重合開始剤を含む液晶組成物により構成される。ブルー相を
示す液晶は、応答時間が短く、光学的等方性であるため、配向処理が不要であり、視野角
依存性が小さい。よって、ブルー相を示す液晶を用いることにより、液晶表示装置の動作
を速くできる。
以上が図１０に示す表示装置の構造例の説明である。
図１０を参照して説明したように、本実施の形態に係る表示装置の一例では、画素回路と
同一基板上に駆動回路を設ける。これにより、画素回路と駆動回路を接続するための配線
の数を少なくできる。
（実施の形態３）
本実施の形態では、実施の形態２の表示装置を用いたパネルを備える電子機器の例につい
て、図１１を参照して説明する。
図１１（Ａ）に示す電子機器は、携帯型情報端末の一例である。
図１１（Ａ）に示す電子機器は、筐体１０１１と、筐体１０１１に設けられたパネル１０
１２と、ボタン１０１３と、スピーカー１０１４と、を具備する。
なお、筐体１０１１に、外部機器に接続するための接続端子及び操作ボタンが設けられて
いてもよい。
さらに、実施の形態２の表示装置を用いてパネル１０１２を構成してもよい。
さらに、タッチパネルを用いてパネル１０１２を構成してもよい。これにより、パネル１
０１２においてタッチ検出を行うことができる。タッチパネルとしては、例えば光学式タ
ッチパネル、静電容量式タッチパネル、抵抗膜式タッチパネルなどを適用できる。
ボタン１０１３は、筐体１０１１に設けられる。例えば、ボタン１０１３が電源ボタンで
あれば、ボタン１０１３を押すことにより、電子機器のオン状態を制御できる。
スピーカー１０１４は、筐体１０１１に設けられる。スピーカー１０１４は音声を出力す
る。
なお、筐体１０１１にマイクが設けられていてもよい。筐体１０１１にマイクを設けられ
ることにより、例えば図１１（Ａ）に示す電子機器を電話機として機能させることができ
る。
図１１（Ａ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及
び遊技機の一つ又は複数としての機能を有する。
図１１（Ｂ）に示す電子機器は、折り畳み式の情報端末の一例である。
図１１（Ｂ）に示す電子機器は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１ａ
に設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、軸
部１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、ス
ピーカー１０２７と、を備える。
筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続される。
さらに、実施の形態２の表示装置を用いてパネル１０２２ａ及び１０２２ｂを構成しても
よい。
さらに、タッチパネルを用いてパネル１０２２ａ及び１０２２ｂを構成してもよい。これ
により、パネル１０２２ａ及び１０２２ｂにおいてタッチ検出を行うことができる。タッ
チパネルとしては、例えば光学式タッチパネル、静電容量式タッチパネル、抵抗膜式タッ
チパネルなどを適用できる。
図１１（Ｂ）に示す電子機器は、軸部１０２３を有するため、パネル１０２２ａとパネル
１０２２ｂを対向させて折り畳むことができる。
ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０２
４を設けてもよい。例えば、ボタン１０２４が電源ボタンであれば、ボタン１０２４を押
すことにより、電子機器のオン状態を制御できる。
接続端子１０２５は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに接続端子１
０２５が設けられていてもよい。また、接続端子１０２５が筐体１０２１ａ及び筐体１０
２１ｂの一方又は両方に複数設けられていてもよい。接続端子１０２５は、図１１（Ｂ）
に示す電子機器と他の機器を接続するための端子である。
記録媒体挿入部１０２６は、筐体１０２１ａに設けられる。筐体１０２１ｂに記録媒体挿
入部１０２６が設けられていてもよい。また、記録媒体挿入部１０２６が筐体１０２１ａ
及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。例えば、記録媒体挿入
部にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に読
み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。
スピーカー１０２７は、筐体１０２１ｂに設けられる。スピーカー１０２７は、音声を出
力する。なお、筐体１０２１ａにスピーカー１０２７を設けてもよい。
なお、筐体１０２１ａ又は筐体１０２１ｂにマイクを設けてもよい。筐体１０２１ａ又は
筐体１０２１ｂにマイクが設けられることにより、例えば図１１（Ｂ）に示す電子機器を
電話機として機能させることができる。
図１１（Ｂ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及
び遊技機の一つ又は複数としての機能を有する。
図１１（Ｃ）に示す電子機器は、据え置き型情報端末の一例である。図１１（Ｃ）に示す
電子機器は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と、ボタン１０
３３と、スピーカー１０３４と、を具備する。
さらに、実施の形態２の表示装置を用いてパネル１０３２を構成してもよい。
さらに、タッチパネルを用いてパネル１０３２を構成してもよい。これにより、パネル１
０３２においてタッチ検出を行うことができる。タッチパネルとしては、例えば光学式タ
ッチパネル、静電容量式タッチパネル、抵抗膜式タッチパネルなどを適用できる。
なお、筐体１０３１の甲板部１０３５にパネル１０３２と同様のパネルを設けてもよい。
さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部、及び紙幣挿入部などを
設けてもよい。
ボタン１０３３は、筐体１０３１に設けられる。例えば、ボタン１０３３が電源ボタンで
あれば、ボタン１０３３を押すことにより、電子機器のオン状態を制御できる。
スピーカー１０３４は、筐体１０３１に設けられる。スピーカー１０３４は、音声を出力
する。
図１１（Ｃ）に示す電子機器は、例えば現金自動預け払い機、チケットなどの注文をする
ための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能
を有する。
図１１（Ｄ）は、据え置き型情報端末の一例である。図１１（Ｄ）に示す電子機器は、筐
体１０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する支
持台１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を備
える。
なお、筐体１０４１に外部機器に接続させるための接続端子を設けてもよい。
さらに、実施の形態２の表示装置を用いてパネル１０４２を構成してもよい。
さらに、タッチパネルを用いてパネル１０４２を構成してもよい。これにより、パネル１
０４２においてタッチ検出を行うことができる。タッチパネルとしては、例えば光学式タ
ッチパネル、静電容量式タッチパネル、抵抗膜式タッチパネルなどを適用できる。
ボタン１０４４は、筐体１０４１に設けられる。例えば、ボタン１０４４が電源ボタンで
あれば、ボタン１０４４を押すことにより、電子機器のオン状態を制御できる。
接続端子１０４５は、筐体１０４１に設けられる。接続端子１０４５は、図１１（Ｄ）に
示す電子機器と他の機器を接続するための端子である。例えば、接続端子１０４５により
図１１（Ｄ）に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコンピ
ュータから入力されるデータ信号に応じた画像をパネル１０４２に表示させることができ
る。例えば、図１１（Ｄ）に示す電子機器のパネル１０４２が接続する他の電子機器のパ
ネルより大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が同
時に視認しやすくなる。
スピーカー１０４６は、筐体１０４１に設けられる。スピーカー１０４６は、音声を出力
する。
図１１（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、及びテレ
ビジョン装置の一つ又は複数としての機能を有する。
以上が図１１に示す電子機器の例の説明である。
図１１を参照して説明したように、本実施の形態に係る電子機器では、パネルに実施の形
態２の表示装置を用いたパネルを設けることにより、信頼性の高い電子機器を提供できる
。
３０ シフトレジスタ
３１ パルス出力回路
３２ 保護回路
３３ 保護回路
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
４４ トランジスタ
４５ トランジスタ
４６ トランジスタ
４７ トランジスタ
４８ トランジスタ
４９ トランジスタ
５０ トランジスタ
５１ トランジスタ
５２ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
２０１ 画素部
２０２ 駆動回路部
２１１ 画素回路
２２１ ゲートドライバ
２２３ ソースドライバ
２２５ 保護回路
２３０ 液晶素子
２３１＿１ トランジスタ
２３１＿２ トランジスタ
２３３＿１ 容量素子
２３３＿２ 容量素子
２３４ トランジスタ
２３５ 発光素子
３１１ 期間
３１２ 期間
３１３ 期間
７００ 基板
７０１ 絶縁層
７０３ａ 導電層
７０３ｂ 導電層
７０３ｃ 導電層
７０４ 絶縁層
７０５ａ 半導体層
７０５ｂ 半導体層
７０６ａ 導電層
７０６ｂ 導電層
７０６ｃ 導電層
７０６ｄ 導電層
７０７ 絶縁層
７０８ 絶縁層
７０９ａ 導電層
７０９ｂ１ 導電層
７０９ｂ２ 導電層
７１０ 絶縁層
７１１ 導電層
７１２ 導電層
７２０ 基板
７２１ 導電層
７２２ 着色層
７２３ 絶縁層
７５０ 液晶層
７５１ シール材
７６０ 液晶層
１０１１ 筐体
１０１２ パネル
１０１３ ボタン
１０１４ スピーカー
１０２１ａ 筐体
１０２１ｂ 筐体
１０２２ａ パネル
１０２２ｂ パネル
１０２３ 軸部
１０２４ ボタン
１０２５ 接続端子
１０２６ 記録媒体挿入部
１０２７ スピーカー
１０３１ 筐体
１０３２ パネル
１０３３ ボタン
１０３４ スピーカー
１０３５ 甲板部
１０４１ 筐体
１０４２ パネル
１０４３ 支持台
１０４４ ボタン
１０４５ 接続端子
１０４６ スピーカー

Claims (1)

  1. 第１乃至第４のトランジスタを有し、
    前記第１乃至第４のトランジスタはそれぞれ、第１のゲート及び第２のゲートを有し、
    前記第１のトランジスタのソース及びドレインの一方は、第１のクロック信号が入力される第１の配線と電気的に接続され、
    前記第１のトランジスタのソース及びドレインの他方は、出力信号線と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの一方は、前記出力信号線と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、
    前記第２のトランジスタの第１のゲートは、第３の配線と電気的に接続され、
    前記第３のトランジスタのソース及びドレインの一方は、前記第１のトランジスタの第１のゲートと電気的に接続され、
    前記第３のトランジスタのソース及びドレインの他方は、第４の配線と電気的に接続され、
    前記第３のトランジスタの第１のゲートは、第２のクロック信号が入力される第５の配線と電気的に接続され、
    前記第４のトランジスタのソース及びドレインの一方は、前記第１のトランジスタの第１のゲートと電気的に接続され、
    前記第４のトランジスタのソース及びドレインの他方は、前記第３の配線と電気的に接続され、
    前記第４のトランジスタの第１のゲートは、前記第２のクロック信号の反転信号が入力される第６の配線と電気的に接続され、
    前記第１及び第２のトランジスタの第２のゲートは、第７の配線と電気的に接続され、
    前記第３及び第４のトランジスタの第２のゲートは、第８の配線と電気的に接続され、
    前記第２の配線の電位と前記第４の配線の電位の電位差は、前記第１のトランジスタのしきい値電圧よりも大きく、
    前記第４の配線の電位は、前記第２の配線の電位よりも高く、
    前記第３の配線の電位は、前記第２の配線の電位よりも高く、
    前記第７の配線の電位は、前記第８の配線の電位よりも低く、
    前記出力信号線の信号がＬレベルのとき、前記第２のクロック信号はＨレベルである期間を有し、
    前記第２のクロック信号がＨレベルのとき、前記第１のクロック信号はＬレベルである期間を有し、
    前記第３のトランジスタは、前記出力信号線の信号がＬレベルの期間に、前記第２のクロック信号に応じて前記第１のトランジスタの第１のゲートに前記第４の配線の電位を供給する半導体装置。
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