JP2016177863A - 半導体装置 - Google Patents
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Abstract
Description
発明は、電子機器に関する。
る回路(単極性回路ともいう)の開発が進められている。
するシフトレジスタが開示されている。ブートストラップ法を用いることにより、各パル
ス出力回路から出力されるパルス信号の振幅の低下を抑制できる。
フラットパネルディスプレイの走査回路(ソースドライバやゲートドライバ)などに用い
られるシフトレジスタを示す図である。図8(A)に示すシフトレジスタは、クロック信
号(CLK/CLKB)及びスタートパルス(SP)などの制御信号に従って、複数段の
パルス出力回路(パルス出力回路SR_1乃至パルス出力回路SR_4)の出力端(OU
T_1〜OUT_4)を介して順次パルス信号を出力する。
回路構成例を示す図である。図8(B)に示すパルス出力回路SRは、トランジスタ11
及びトランジスタ12と、トランジスタ11及びトランジスタ12のゲートの電位を制御
する回路10により構成される。さらに、回路10は、図8(C)に示すように、トラン
ジスタ13乃至16により構成される。各段においては、一段前のパルス出力回路から出
力されるパルス信号をセット信号(S)とし、一段後のパルス出力回路から出力されるパ
ルス信号をリセット信号(R)として用いている。
ベル、ノードVRをローレベルにし、トランジスタ11をON状態にし、トランジスタ1
2をOFF状態にし、出力端(OUT)にクロック信号(CK)を通過させる。その後、
リセット信号(R)によってトランジスタ14、15をON状態にしてノードVSをロー
レベル、ノードVRをハイレベルにし、トランジスタ11をOFF状態にし、トランジス
タ12をON状態にし、クロック信号(CK)の通過を停止すると共に、出力端(OUT
)をローレベルに固定する。
期間51〜53に示している。
により出力信号の電位を設定し、パルス信号を生成していた。
(CK)を通過させてパルスを出力するときにのみON状態になり、ほとんどの期間にお
いてOFF状態になっている。このとき、トランジスタ11のゲートとソースの間の電圧
(ゲート・ソース間電圧ともいう)は0Vであり、トランジスタ11のドレインは、入力
され続けるクロック信号(CK)によって電位が常に変動する。つまり、一定期間毎にト
ランジスタ11のソースとドレインの間に電圧が印加される状態と、電圧が0Vとなる状
態が反復して現れる。しかしながら、いずれの場合にもトランジスタ11がOFF状態で
あるため、トランジスタ11のソースとドレインの間では電荷の移動はほとんど起こらな
い。
ソース又はドレインのそれぞれの電位に変動を与える動作を繰り返すと、トランジスタに
対するストレスが大きく、特性変動が生じる場合がある。
る時間が非常に長いため、特性変動が加速する。
変動に伴うストレスを軽減することを課題の一つとする。
、クロック信号(CK)のハイレベルの電位、すなわち出力端(OUT)に現れるパルス
信号のハイレベルの電位に等しい。トランジスタ11のドレインの電位変動に伴うストレ
スを軽減するには、例えばクロック信号(CK)のハイレベルの電位を小さくすればよい
が、当然出力端(OUT)を介して出力されるパルス信号のハイレベルの電位も小さくな
るため、好ましくない。
小さくし、且つパルス出力回路の出力部に別途昇圧部を設ける構成とする。上記構成にす
ることにより、トランジスタに対するストレスを軽減しつつ、出力信号の振幅の補償を図
る。なお、このときトランジスタをOFF状態にできるように、制御信号のローレベルの
電位と低電位側の電源電位の電位差が0又は一定の値の範囲内になるように設定しておく
。
成して出力する機能を有し、ゲートの電位がセット信号及びリセット信号により制御され
、ソース及びドレインの一方の電位がクロック信号に応じて変化する第1のトランジスタ
と、ソース及びドレインの一方に第1の電源電位が与えられる第2のトランジスタと、ソ
ース及びドレインの一方に第2の電源電位が与えられ、他方の電位がパルス信号の電位と
なる第3のトランジスタと、ソース及びドレインの一方に第1の電源電位が与えられ、ソ
ース及びドレインの他方が第3のトランジスタのソース及びドレインの他方に電気的に接
続される第4のトランジスタと、ソース及びドレインの一方に第1の電源電位が与えられ
、ソース及びドレインの他方が第3のトランジスタのゲートに電気的に接続される第5の
トランジスタと、ソース及びドレインの一方が第1のトランジスタのソース及びドレイン
の他方に電気的に接続され、ソース及びドレインの他方が第3のトランジスタのゲートに
電気的に接続される第6のトランジスタと、を有し、第1乃至第6のトランジスタは、同
一の導電型であり、クロック信号のハイレベルの電位と第1の電源電位の電位差は、第3
のトランジスタの閾値電圧よりも大きく、クロック信号のローレベルの電位と第1の電源
電位の電位差は、第2のトランジスタの閾値電圧未満であり、クロック信号のハイレベル
の電位は、第2の電源電位よりも小さいパルス出力回路である。
タ信号のデータの書き込み及び保持が制御される画素回路と、を備える表示装置である。
くできるため、該トランジスタの劣化を小さくできる。さらに、別途昇圧部を設けたこと
により、出力するパルス信号の振幅の低下を抑制できる。
ることなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例
えば本発明は、下記実施の形態の記載内容に限定されない。
の内容を互いに適宜置き換えることができる。
の数は、該序数に限定されない。
本実施の形態では、パルス出力回路の例について説明する。
示すパルス出力回路は、図1(A)に示すように、入力されるセット信号(S)、リセッ
ト信号(R)、及びクロック信号(CK)に従い、出力端(OUT)を介してパルス信号
を出力する機能を有する。なお、パルス出力回路に複数のクロック信号を入力してもよい
。
タ101乃至トランジスタ106を有する。なお、図1(A)に示すパルス出力回路SR
にトランジスタ101乃至トランジスタ106以外の素子を設けてもよい。トランジスタ
101乃至トランジスタ106は、同一の導電型である。図1(A)に示すパルス出力回
路SRでは、トランジスタ101乃至トランジスタ106を用いて昇圧部が構成される。
_n(nは2以上の自然数))用いて、図1(C)に示すようにシフトレジスタを構成で
きる。図1(C)では、一例としてnが4以上の場合を示す。このとき、パルス出力回路
SR_1には、セット信号(S)としてスタートパルス(SP)が入力される。さらに、
パルス出力回路SR_k(kは2以上n以下の自然数)には、セット信号(S)としてパ
ルス出力回路SR_k−1から出力されるパルス信号が入力される。さらに、パルス出力
回路SR_m(mはn−1以下の自然数)には、リセット信号(R)としてパルス出力回
路SR_m+1から出力されるパルス信号が入力される。さらに、奇数段のパルス出力回
路には、クロック信号(CK)としてクロック信号(CLK)が入力される。さらに、偶
数段のパルス出力回路には、クロック信号(CK)としてクロック信号(CLKB)が入
力される。クロック信号(CLKB)は、クロック信号(CLK)の反転信号である。図
1(C)に示すシフトレジスタでは、パルス出力回路SR_1乃至SR_nのそれぞれの
出力端(OUT_1乃至OUT_n)を介してパルス信号を出力する。なお、n+1段目
のパルス出力回路SR_n+1としてダミー段のパルス出力回路を設けてもよい。このと
き、パルス出力回路SR_n+1から出力されるパルス信号は、リセット信号(R)とし
てパルス出力回路SR_nに入力される。
図2(A)は、図1(B)に示す構成に加え、トランジスタ101、102、104、1
05のゲートの電位を制御する回路100を設けた例を示す図であり、図2(B)は、回
路100を、トランジスタ113乃至トランジスタ116を用いて構成した例を示す図で
ある。各構成要素について以下に説明する。
て制御される。例えば、図2(B)に示すように、セット信号(S)に従ってトランジス
タ113がON状態になることにより、トランジスタ101のゲート(ノードα)の電位
が上昇する。さらに、リセット信号(R)に従ってトランジスタ114がON状態になる
ことにより、トランジスタ101のゲートの電位が電源電位VSSと同等の値に変化する
。このように、セット信号(S)及びリセット信号(R)によりトランジスタ101のゲ
ートの電位を制御することには、例えばトランジスタ113、114により制御する場合
など、間接的に制御する場合も含まれる。
て変化する。例えば、トランジスタ101のソース及びドレインの一方には、クロック信
号(CK)が入力される。なお、これに限定されず、一方の電極の一方にクロック信号(
CK)が入力され、他方がトランジスタ101のソース及びドレインの一方に接続する容
量素子を設けてもよい。
成されてもよい。例えば、トランジスタ101のゲートとソース及びドレインの他方との
間の寄生容量を容量C1に用いてもよい。また、容量C1として別途容量素子を設けても
よい。
は、トランジスタ101のソース及びドレインの他方に電気的に接続される。さらに、ト
ランジスタ102のゲートの電位は、例えばセット信号(S)、リセット信号(R)によ
り制御される。例えば、図2(B)に示すように、セット信号(S)に従ってトランジス
タ116がON状態になることにより、トランジスタ102のゲートの電位が電源電位V
SSと同等の値に変化する。さらに、リセット信号(R)に従ってトランジスタ115が
ON状態になることにより、トランジスタ102のゲートの電位が上昇する。これに限定
されず、他の信号によりトランジスタ102のゲートの電位を制御してもよい。なお、「
同等の値」には、例えば電圧降下などにより元の電位が変化した値も含まれる。
レインの他方と、の接続箇所をノードβとしたとき、トランジスタ101は、ノードβの
電位をクロック信号(CK)に応じた値に設定するかを制御する機能を有する。さらに、
トランジスタ102は、ノードβの電位を電源電位VSSに応じた値に設定するかを制御
する機能を有する。なお、「信号又は電位に応じた値」には、該信号又は電位と同じ値だ
けでなく、例えば電圧降下などにより元の電位から変化した値も含まれる。
は、出力するパルス信号の電位となる。トランジスタ103は、出力端(OUT)の電位
を電源電位VDDに応じた値に設定するかを制御する機能を有する。
成されてもよい。例えば、トランジスタ103のゲートとソース及びドレインの他方との
間の寄生容量を容量C2に用いてもよい。また、容量C2として別途容量素子を設けても
よい。
は、トランジスタ103のソース及びドレインの他方に電気的に接続される。さらに、ト
ランジスタ104のゲートの電位は、例えばセット信号(S)、リセット信号(R)によ
り制御される。例えば、図2(B)に示すように、セット信号(S)に従ってトランジス
タ116がON状態になることにより、トランジスタ104のゲートの電位が電源電位V
SSと同等の値になる。一方、リセット信号(R)に従ってトランジスタ115がON状
態になることにより、トランジスタ104のゲートの電位が上昇する。これに限定されず
、他の信号によりトランジスタ104のゲートの電位を制御してもよい。トランジスタ1
04は、出力端(OUT)の電位を電源電位VSSに応じた値に設定するかを制御する機
能を有する。
は、トランジスタ103のゲートに電気的に接続される。さらに、トランジスタ105の
ゲートの電位は、例えばリセット信号(R)により制御される。例えば、図2(B)に示
すように、トランジスタ105のゲートにリセット信号(R)が入力され、トランジスタ
105は、リセット信号(R)に従ってトランジスタ105のゲートの電位が上昇する。
これに限定されず、他の信号によりトランジスタ105のゲートの電位を制御してもよい
。トランジスタ105は、トランジスタ103のゲート(ノードγ)の電位を電源電位V
SSに応じた値に設定するかを制御する機能を有する。
レインの他方に電気的に接続され、他方は、トランジスタ103のゲートに電気的に接続
される。さらに、トランジスタ106のゲートを、例えば図2(B)に示すように、トラ
ンジスタ106のソース及びドレインの一方に電気的に接続することにより、トランジス
タ106をダイオード接続にする。なお、これに限定されず、トランジスタ106のゲー
トに別途信号を入力してもよい。このとき、トランジスタ103のゲートの電位を上昇さ
せるときにトランジスタ103のゲートが途中で浮遊状態になる必要がある。トランジス
タ106は、トランジスタ101のソース及びドレインの他方と、トランジスタ103の
ゲートと、の導通を制御する機能を有する。
スタを用いることができる。
酸化物半導体を含むチャネル形成領域を有し、該チャネル形成領域が実質的にi型である
トランジスタを適用できる。このとき、上記酸化物半導体のキャリア密度は、1×101
4/cm3未満、好ましくは1×1012/cm3未満、さらに好ましくは1×1011
/cm3未満とすることが好ましい。例えば、水素又は水などの不純物を可能な限り除去
し、酸素を供給して酸素欠損を可能な限り減らすことにより、上記酸化物半導体を含むト
ランジスタを作製できる。このとき、チャネル形成領域において、ドナー不純物といわれ
る水素の量を1×1019/cm3以下、好ましくは1×1018/cm3以下に低減す
ることが好ましい。
金属酸化物、又はIn−Ga−Zn系金属酸化物などを適用できる。また、上記In−G
a−Zn系金属酸化物に含まれるGaの一部若しくは全部の代わりに他の金属元素を含む
金属酸化物を用いてもよい。
は、トランジスタ101のゲートに電気的に接続される。さらに、トランジスタ113の
ゲートには、セット信号(S)が入力される。
は、トランジスタ113のソース及びドレインの他方、並びにトランジスタ101のゲー
トに電気的に接続される。さらに、トランジスタ114のゲートには、リセット信号(R
)が入力される。
は、トランジスタ104のゲートに電気的に接続される。さらに、トランジスタ115の
ゲートには、リセット信号(R)が入力される。
は、トランジスタ115のソース及びドレインの他方、トランジスタ102のゲート、並
びにトランジスタ104のゲートに電気的に接続される。さらに、トランジスタ116の
ゲートには、セット信号(S)が入力される。
ばトランジスタ103の閾値電圧よりも大きいことが好ましい。また、クロック信号(C
K)のローレベルの電位と電源電位VSSとの電位差は、例えばトランジスタ102の閾
値電圧未満であることが好ましい。さらに、クロック信号(CK)のハイレベルの電位は
、電源電位VDDよりも小さい。これにより、トランジスタ101に対するストレスを小
さくできる。
法を用いる場合、出力するパルス信号に求められる電位の変動量は、信号による変動量と
ソースとの容量結合による変動量との和(VDD−VSSに相当)である。このとき、信
号による変動量は、ソースとの容量結合による変動量と同じ値になることが理想であるこ
とから、クロック信号(CK)の振幅の下限値は、(VDD−VSS)/2程度であるこ
とが好ましく、クロック信号(CK)のハイレベルの電位は、(VDD+VSS)/2以
上程度であることが好ましい。しかしながら、実際の出力端(OUT)の電位は、トラン
ジスタ103及びトランジスタ106の閾値電圧分降下するため、トランジスタ101乃
至トランジスタ106のそれぞれの閾値電圧をVthNとすると、クロック信号(CK)
の振幅の下限値は、(VDD−VSS)/2+2VthN程度となり、クロック信号(C
K)のハイレベルの電位の下限値は、(VDD+VSS)/2+2VthN程度になる。
よって、クロック信号(CK)のハイレベルの電位は、(VDD+VSS)/2+2Vt
hN以上VDD未満程度であることが好ましい。なお、ブートストラップ法を用いる場合
、トランジスタ101による電圧降下を無視できると仮定すると、クロック信号(CK)
のハイレベルの電位は、(VDD+VSS)/2+VthN以上VDD未満程度であって
もよい。さらに、図1(B)において、トランジスタ106による電圧降下を無視できる
程度にトランジスタ106のゲートの電位が制御されると仮定すると、クロック信号(C
K)のハイレベルの電位は、(VDD+VSS)/2以上VDD未満程度であってもよい
。
構成する場合、クロック信号(CLK/CLKB)、スタートパルス(SP)のハイレベ
ルの電位と電源電位VSSとの電位差は、例えばトランジスタ101の閾値電圧よりも大
きいことが好ましい。また、クロック信号(CLK/CLKB)、スタートパルス(SP
)のローレベルの電位と電源電位VSSとの電位差は、例えばトランジスタ104の閾値
電圧未満であることが好ましい。また、クロック信号(CLK/CLKB)、スタートパ
ルス(SP)のハイレベルの電位が、電源電位VDDよりも小さいことが好ましく、さら
に、クロック信号(CLK/CLKB)、スタートパルス(SP)のハイレベルの電位が
、(VDD+VSS)/2+2VthN以上VDD未満程度であることが好ましい。なお
、必ずしもスタートパルス(SP)のハイレベルの電位が、電源電位VDDよりも小さく
なくてもよい。なお、ブートストラップ法を用いる場合、トランジスタ101による電圧
降下を無視できると仮定すると、クロック信号(CLK/CLKB)、スタートパルス(
SP)のハイレベルの電位は、(VDD+VSS)/2+VthN以上VDD未満程度で
あってもよい。さらに、図1(B)において、トランジスタ106による電圧降下を無視
できる程度にトランジスタ106のゲートの電位が制御されると仮定すると、クロック信
号(CLK/CLKB)、スタートパルス(SP)のハイレベルの電位は、(VDD+V
SS)/2以上VDD未満程度であってもよい。
出力回路の駆動方法例について、図2(C)に示すタイミングチャートを用いて説明する
。ここでは、一例として電源電位VDDを正電源電位とし、電源電位VSSを負電源電位
とし、トランジスタ101乃至トランジスタ106をNチャネル型トランジスタとして説
明する。また、トランジスタ101乃至トランジスタ106の閾値電圧をVthNとする
。
S)のパルスが入力される。なお、リセット信号(R)及びクロック信号(CK)は、ロ
ーレベルである。
ノードαが充電される。なお、トランジスタ102、104、105、106、114、
115はOFF状態である。トランジスタ113がON状態になると、ノードαは、電源
電位VDDよりも、トランジスタ113の閾値電圧VthN分だけ低い値まで充電される
。ノードαが上記の値まで充電されると、トランジスタ113のゲート・ソース間電圧が
閾値電圧VthNを下回り、トランジスタ113がOFF状態になる。このとき、ノード
αは、浮遊状態になり、ノードαの電位が保持される。これにより、パルス出力回路がセ
ット状態になる。このとき、クロック信号(CK)はローレベルであるから、出力端(O
UT)がローレベルになり、出力端(OUT)を介して出力されるパルス信号がローレベ
ルになる。
、スタートパルス(SP)のパルスが入力されると、1段目のパルス出力回路SR_1の
ノードαは、充電され、その後浮遊状態になる。
)及びリセット信号(R)は、ローレベルである。
トランジスタ101がON状態であるため、ノードβが充電される。なお、トランジスタ
102、104、105、113、114、115、116はOFF状態である。
ているノードαの電位が上昇する。ノードαの電位は、クロック信号(CK)のハイレベ
ルの電位よりも、少なくとも閾値電圧VthN分だけ高くなるため、ノードβは、クロッ
ク信号(CK)のハイレベルに等しい電位まで充電される。さらに、ノードβの電位の上
昇に伴い、トランジスタ106がON状態になり、ノードγが充電される。このとき、ノ
ードγは、ノードβの電位よりも閾値電圧VthN分だけ低い電位まで充電され、トラン
ジスタ106のゲート・ソース間電圧が閾値電圧VthNを下回り、トランジスタ106
がOFF状態となる。このとき、ノードγは、浮遊状態になり、ノードγの電位が保持さ
れる。
は、充電されて電位が上昇し始める。この状態では、出力端(OUT)の電位はノードγ
の電位よりもさらに閾値電圧VthN分だけ低い電位までしか上昇することができないが
、ノードγにおいてもブートストラップ効果により、出力端(OUT)の電位の上昇に伴
い、浮遊状態となっているノードγの電位がさらに上昇する。ノードγの電位は、電源電
位VDDよりも、少なくとも閾値電圧VthN分だけ高くなることで、出力端(OUT)
は、VDDまで充電され、パルス信号がハイレベルになる。
、クロック信号(CLK)がハイレベルになると、ブートストラップ効果により、1段目
のパルス出力回路SR_1のノードαの電位が上昇し、1段目のパルス出力回路SR_1
のノードβがクロック信号(CLK)のハイレベルに等しい電位まで充電される。さらに
、1段目のパルス出力回路SR_1のノードγの電位が上昇し、その後浮遊状態になる。
このとき、出力端(OUT)の電位の上昇に伴い、ブートストラップ効果により、1段目
のパルス出力回路SR_1のノードγの電位が上昇し、1段目のパルス出力回路SR_1
のノードγが電源電位VDDよりも高い電位まで充電され、出力端(OUT)が電源電位
VDDに等しい電位まで充電される。よって、1段目のパルス出力回路SR_1のパルス
信号のパルスが出力される。
力回路SR_2のセット信号(S)のパルスとなる。このように、2段目以降のパルス出
力回路は、前段のパルス出力回路から入力されるパルス信号のパルスに従って、1段目の
パルス出力回路SR_1と同様に順次パルス信号のパルスを出力する。
)及びクロック信号(CK)は、ローレベルである。
N状態になり、トランジスタ102、104がON状態になる。なお、トランジスタ11
3、116はOFF状態である。
タ101、トランジスタ103がOFF状態になる。よって、パルス出力回路はリセット
状態になる。
のパルス出力回路SR_2のパルス信号のパルスが1段目のパルス出力回路SR_1にリ
セット信号(R)として入力される。このとき、1段目のパルス出力回路SR_1のノー
ドα、β、γ、出力端(OUT)の電位がローレベルになる。
ルス出力回路のリセット信号(R)のパルスとなる。このように、2段目以降のパルス出
力回路は、次段のパルス出力回路から入力されるパルス信号に従って、1段目のパルス出
力回路SR_1と同様にリセット状態になる。
第2のパルス信号を出力する構成にしてもよい。このとき、第2のパルス信号のハイレベ
ルの電位は、電源電位VDDよりも小さい。
示す構成に加え、トランジスタ101のソース及びドレインの他方の電位を第2のパルス
信号として出力端(SROUT)を介して出力する構成とする。これにより、ハイレベル
の電位が電源電位VDDよりも低いパルス信号を生成して出力できる。よって、必要に応
じたパルス信号のみのハイレベルの電位を高くできるため、消費電力を低減できる。
_n)用いて、図3(B)に示すシフトレジスタを構成できる。図3(B)では、一例と
してnが4以上の場合を示す。このとき、パルス出力回路SR_1には、セット信号(S
)としてスタートパルス(SP)が入力される。さらに、パルス出力回路SR_k(kは
2以上の自然数)には、セット信号(S)としてパルス出力回路SR_k−1の出力端(
SROUT)から出力される第2のパルス信号が入力される。さらに、パルス出力回路S
R_k−1には、リセット信号(R)としてパルス出力回路SR_kの出力端(SROU
T)から出力される第2のパルス信号が入力される。さらに、奇数段のパルス出力回路に
は、クロック信号(CK)としてクロック信号(CLK)が入力される。さらに、偶数段
のパルス出力回路には、クロック信号(CK)としてクロック信号(CLKB)が入力さ
れる。図3(B)に示すシフトレジスタでは、パルス出力回路SR_1乃至SR_nのそ
れぞれの出力端(OUT_1乃至OUT_n)を介してパルス信号を出力する。
トランジスタ114のゲートを、リセット信号(R)を入力する代わりにトランジスタ1
15のソース及びドレインの他方に電気的に接続してもよい。これにより、トランジスタ
114のゲートの電位を保持できる。
、少なくともクロック信号のハイレベルの電位を、高電源電位よりも小さくすることでク
ロック信号の振幅を小さくする。これにより、トランジスタの劣化の要因となっていた、
トランジスタ101がOFF状態となっているときのソース及びドレインの一方の電位の
変動を小さくできる。
イレベルの電位が電源電位VDDに等しいパルス信号を生成できる。よって、出力するパ
ルス信号のハイレベルの電位の低下を抑制できる。
本実施の形態では、実施の形態1に係るパルス出力回路を用いた表示装置の例について説
明する。
上の自然数)に配置された複数の画素回路211を備え、駆動回路部202は、ゲートド
ライバ221と、ソースドライバ223と、を備える。
スタ(例えば図1(C)に示すシフトレジスタ)を備える。例えば、ゲートドライバ22
1は、シフトレジスタから出力されるパルス信号により、走査線GL_1乃至GL_Xの
電位を制御する機能を有する。なお、ゲートドライバ221を複数設け、複数のゲートド
ライバ221により、走査線GL_1乃至GL_Xを分割して制御してもよい。
を元に画素回路211に書き込むデータ信号を生成する機能を有する。例えば、ソースド
ライバ223は、データ線DL_1乃至DL_Yの電位を制御する機能を有する。
のアナログスイッチにより、ソースドライバ223は、画像信号を時分割した信号をデー
タ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ223を構
成してもよい。このとき、シフトレジスタとしては、実施の形態1に示すパルス出力回路
を複数段有するシフトレジスタ(例えば図1(C)に示すシフトレジスタ)を用いること
ができる。
され、複数のデータ線DLの一つを介してデータ信号が入力される。複数の画素回路21
1のそれぞれは、ゲートドライバ221によりデータ信号のデータの書き込み及び保持が
制御される。例えば、M行N列目の画素回路211は、走査線GL_M(MはX以下の自
然数)を介してゲートドライバ221からパルス信号が入力され、走査線GL_Mの電位
に従ってデータ線DL_N(NはY以下の自然数)を介してソースドライバ223からデ
ータ信号が入力される。
光素子の一対の電極の電圧を設定するためのデータ信号の入力を制御するトランジスタと
、を用いて構成される。
と、トランジスタ231と、容量素子233と、を備える。
れる。液晶素子230は、書き込まれるデータにより配向状態が設定される。
atic)モード、IPS(In Plane Switching)モード、STN(
Super Twisted Nematic)モード、VA(Vertical Al
ignment)モード、ASM(Axially Symmetric aligne
d Micro−cell)モード、OCB(Optically Compensat
ed Birefringence)モード、FLC(Ferroelectric L
iquid Crystal)モード、AFLC(AntiFerroelectric
Liquid Crystal)モード、MVA(Multi−Domain Ver
tical Alignment)モード、PVA(Patterned Vertic
al Alignment)モード、ASV(Advanced Super View
)モード、FFS(Fringe Field Switching)モード、又はTB
A(Transverse Bend Alignment)モードなどを用いてもよい
。
よい。ブルー相を示す液晶は、応答速度が1msec以下と短く、光学的等方性であるた
め、配向処理が不要であり、視野角依存性が小さい。
は、データ線DL_Nに電気的に接続され、他方は液晶素子230の一対の電極の他方に
電気的に接続される。また、トランジスタ231のゲートは、走査線GL_Mに電気的に
接続される。
の書き込みを制御する機能を有する。
晶素子230の一対の電極の他方に電気的に接続される。なお、電位供給線VLの電位の
値は、画素回路211の仕様に応じて適宜設定される。
画素回路211を順次選択し、トランジスタ231をON状態にしてデータ信号のデータ
を書き込む。
保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
に示すパルス出力回路を用いて駆動回路を構成する。上記駆動回路では、トランジスタに
対するストレスが小さいため、表示装置の信頼性を高めることができる。
本実施の形態では、実施の形態1のパルス出力回路及び実施の形態2の表示装置に適用可
能なトランジスタの構造例について、図6の断面模式図を参照して説明する。なお、図6
に示す各構成要素は、実際の寸法と異なる場合がある。
403_1と、導電層405a_1及び導電層405b_1と、絶縁層406と、を含む
。
被素子形成層400_1の上に導電層401_1を設けてもよい。
必ずしも半導体層403_1の全てを、絶縁層402_1を挟んで導電層401_1に重
畳させなくてもよい。
る。
上に設けられ、さらに、絶縁層402_1に接する。絶縁層406及び402_1を用い
て、半導体層403_1、導電層405a_1、及び導電層405b_1を覆うことによ
り、外部からの不純物の侵入を抑制できる。
403_2と、導電層405a_2及び導電層405b_2と、導電層407a乃至導電
層407cと、絶縁物409と、絶縁層410と、を含む。
、絶縁層を挟んで被素子形成層400_2の上に導電層407a乃至導電層407cを設
けてもよい。
くは30nm以下にしてもよい。
2の上に設けられる。
されず、積層であってもよい。
層などを用いることができる。
しては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステ
ン、アルミニウム、銅、ネオジム、スカンジウム、又はルテニウムなどの金属材料を含む
層を適用できる。
_Kとしては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウ
ム、又は酸化ハフニウムなどの材料を含む層を適用できる。例えば、絶縁層402_1と
しては、窒化シリコン層及び酸化窒化シリコン層の積層を適用できる。このとき、上記窒
化シリコン層を、組成の異なる複数の窒化シリコン層の積層としてもよい。また、絶縁層
402_Kとして、酸化物層を用いてもよい。上記酸化物層としては、例えばIn:Ga
:Zn=1:3:2の原子比である酸化物の層などを用いることができる。
う)としての機能を有する。
金属酸化物、又はIn−Ga−Zn系金属酸化物などを適用できる。また、上記In−G
a−Zn系金属酸化物に含まれるGaの一部若しくは全部の代わりに他の金属元素を含む
金属酸化物を用いてもよい。
素を用いればよく、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫の
いずれか一つ又は複数の元素を用いればよい。また、上記他の金属元素としては、ランタ
ン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テ
ルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及び
ルテチウムのいずれか一つ又は複数の元素を用いればよい。これらの金属元素は、スタビ
ライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導
体として機能することが可能な量である。ガリウムよりも多くの酸素原子と結合が可能な
金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸
素欠陥を少なくできる。
:Zn=3:1:2の原子比である第2の酸化物半導体層、及びIn:Ga:Zn=1:
1:1の原子比である第3の酸化物半導体層の積層により、半導体層403_Kを構成し
てもよい。上記積層により半導体層403_Kを構成することにより、例えばトランジス
タの電界効果移動度を高めることができる。
xide Semiconductor(CAAC−OSともいう)としてもよい。
を有する結晶−非晶質混相構造の酸化物半導体のことをいう。さらに、CAAC−OSに
含まれる結晶部では、c軸が酸化物半導体層の被形成面の法線ベクトル又は表面の法線ベ
クトルに平行な方向に揃い、且つab面に垂直な方向から見て三角形状又は六角形状の原
子配列を有し、c軸に垂直な方向から見て金属原子又は金属原子と酸素原子が層状に配列
する。なお、本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲
も含まれる。また、単に平行と記載する場合、−5°以上5°以下の範囲も含まれる。
法によってCAAC−OSを形成できる。スパッタリング用ターゲットにイオンが衝突す
ると、スパッタリング用ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面
に平行な面を有する平板状又はペレット状のスパッタリング粒子として剥離することがあ
る。この場合、平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達する
ことにより、スパッタリング用ターゲットの結晶状態が基板に転写される。これにより、
CAAC−OSが形成される。
物半導体の結晶状態の崩壊を抑制できる。例えば、成膜室内に存在する不純物(水素、水
、二酸化炭素、及び窒素など)を低減することが好ましい。また、成膜ガス中の不純物を
低減することが好ましい。例えば、成膜ガスとして露点が−80℃以下、好ましくは−1
00℃以下である成膜ガスを用いることが好ましい。
レーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましく
は200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションし、平らな
面を向けて基板に付着する。
させることが好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体
積%とする。
について以下に示す。
000℃以上1500℃以下の温度で加熱処理をすることにより、多結晶であるIn−G
a−Zn−O化合物ターゲットを形成する。なお、x、y、及びzは任意の正数である。
ここで、所定の比率は、例えば、InOx粉末、GaOy粉末、及びZnOz粉末が、2
:2:1、8:4:3、3:1:1、1:1:1、4:2:3又は3:1:2のmol数
比である。なお、粉末の種類、及びその混合する比率は、作製するスパッタリング用ター
ゲットによって適宜変更すればよい。
よる電気特性の変動が低いため、信頼性が高い。
電流が少ない。さらに、正孔の有効質量が10以上と重く、トンネル障壁の高さが2.8
eV以上と高い。これにより、トンネル電流が少ない。さらに、半導体層中のキャリアが
極めて少ない。よって、オフ電流を低くできる。例えば、オフ電流は、室温(25℃)で
チャネル幅1μmあたり1×10−19A(100zA)以下である。より好ましくは1
×10−22A(100yA)以下である。トランジスタのオフ電流は、低ければ低いほ
どよいが、トランジスタのオフ電流の下限値は、約1×10−30A/μmであると見積
もられる。なお、上記酸化物半導体層に限定されず、半導体層403_Kとしてシリコン
を含む半導体層を用いてもよい。
導電層405b_Kは、トランジスタのソース及びドレインの他方としての機能を有する
。導電層405a_K及び導電層405b_Kとしては、例えばモリブデン、チタン、ク
ロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカ
ンジウム、又はルテニウムなどの金属材料を含む層を適用できる。
コン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化ア
ルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの
材料を含む層を適用できる。例えば、絶縁層406として、第1の酸化窒化シリコン層及
び第2の酸化窒化シリコン層の積層を用いてもよい。このとき、第1の酸化窒化シリコン
層の水素濃度は、第2の酸化窒化シリコン層の水素濃度よりも低いことが好ましい。
2及び407aの一方がトランジスタのバックゲートとしての機能を有することにより、
トランジスタの閾値電圧を制御できる。
用いることができる。
る。例えば、導電層407a乃至407cの上に絶縁層402_Kに適用可能な材料の絶
縁層を形成し、その後研磨処理などにより、該絶縁層を研磨して導電層407a乃至40
7cの上面を露出させることにより絶縁物409が形成される。
有するトランジスタ101乃至106、又は実施の形態2の表示装置のゲートドライバ2
21、ソースドライバ223、及び画素回路211の一つ又は複数が備えるトランジスタ
に適用できる。なお、例えば画素回路211と、ゲートドライバ221又はソースドライ
バ223とで別々の構造のトランジスタを用いてもよい。例えば画素回路211には、図
6(A)に示すトランジスタを用い、ゲートドライバ221及びソースドライバ223の
一方又は両方には、図6(B)に示すトランジスタを用いてもよい。
導体層を用いてチャネル形成領域を構成する。上記構成にすることにより、例えばトラン
ジスタのリーク電流による電位の変動などを抑制できる。
本実施の形態では、実施の形態2の表示装置を用いたパネルを備える電子機器の例につい
て、図7を参照して説明する。
2と、ボタン1013と、スピーカー1014と、を具備する。
いてもよい。
012においてタッチ検出を行うことができる。
あれば、ボタン1013を押すことにより、電子機器をON状態にするか否かを制御する
ことができる。
る。
ることにより、例えば図7(A)に示す電子機器を電話機として機能させることができる
。
遊技機の一つ又は複数としての機能を有する。
設けられたパネル1022aと、筐体1021bに設けられたパネル1022bと、軸部
1023と、ボタン1024と、接続端子1025と、記録媒体挿入部1026と、スピ
ーカー1027と、を備える。
よい。
により、パネル1022a及び1022bにおいてタッチ検出を行うことができる。
022bを対向させて折り畳むことができる。
4を設けてもよい。例えば、電源ボタンとしての機能を有するボタン1024を設けるこ
とより、ボタン1024を押すことで電子機器に対する電源電圧の供給を制御できる。
025が設けられていてもよい。また、接続端子1025が筐体1021a及び筐体10
21bの一方又は両方に複数設けられていてもよい。接続端子1025は、図7(B)に
示す電子機器と他の機器を接続するための端子である。
入部1026が設けられていてもよい。また、記録媒体挿入部1026が筐体1021a
及び筐体1021bの一方又は両方に複数設けられていてもよい。例えば、記録媒体挿入
部にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に読
み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。
力する。なお、筐体1021aにスピーカー1027を設けてもよい。
筐体1021bにマイクが設けられることにより、例えば図7(B)に示す電子機器を電
話機として機能させることができる。
遊技機の一つ又は複数としての機能を有する。
機器は、筐体1031と、筐体1031に設けられたパネル1032と、ボタン1033
と、スピーカー1034と、を具備する。
032においてタッチ検出を行うことができる。
設けてもよい。
あれば、ボタン1033を押すことで電子機器に対する電源電圧の供給を制御できる。
する。
めの情報通信端末(マルチメディアステーションともいう)、又は遊技機としての機能を
有する。
041と、筐体1041に設けられたパネル1042と、筐体1041を支持する支持台
1043と、ボタン1044と、接続端子1045と、スピーカー1046と、を備える
。
042においてタッチ検出を行うことができる。
あれば、ボタン1044を押すことで電子機器に対する電源電圧の供給を制御できる。
す電子機器と他の機器を接続するための端子である。例えば、接続端子1045により図
7(D)に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコンピュー
タから入力されるデータ信号に応じた画像をパネル1042に表示させることができる。
例えば、図7(D)に示す電子機器のパネル1042が接続する他の電子機器のパネルよ
り大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が同時に視
認しやすくなる。
する。
ジョン装置の一つ又は複数としての機能を有する。
2の表示装置を用いたパネルを設けることにより、信頼性の高い電子機器を提供できる。
11 トランジスタ
12 トランジスタ
13 トランジスタ
14 トランジスタ
15 トランジスタ
16 トランジスタ
100 回路
101 トランジスタ
102 トランジスタ
103 トランジスタ
104 トランジスタ
105 トランジスタ
106 トランジスタ
113 トランジスタ
114 トランジスタ
115 トランジスタ
116 トランジスタ
201 画素部
202 駆動回路部
211 画素回路
221 ゲートドライバ
223 ソースドライバ
230 液晶素子
231 トランジスタ
233 容量素子
400_K 被素子形成層
401_K 導電層
402_K 絶縁層
403_K 半導体層
405a_K 導電層
405b_K 導電層
406 絶縁層
407a 導電層
407b 導電層
407c 導電層
409 絶縁物
410 絶縁層
1011 筐体
1012 パネル
1013 ボタン
1014 スピーカー
1021a 筐体
1021b 筐体
1022a パネル
1022b パネル
1023 軸部
1024 ボタン
1025 接続端子
1026 記録媒体挿入部
1027 スピーカー
1031 筐体
1032 パネル
1033 ボタン
1034 スピーカー
1035 甲板部
1041 筐体
1042 パネル
1043 支持台
1044 ボタン
1045 接続端子
1046 スピーカー
Claims (3)
- 第1乃至第10のトランジスタを有し、
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第3のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第5のトランジスタのゲートと電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、前記第10のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲート又は前記第6のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。 - 第1乃至第10のトランジスタを有し、
前記第1乃至第10のトランジスタの一は、酸化物半導体層にチャネル形成領域を有し、
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第3のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第5のトランジスタのゲートと電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、前記第10のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲート又は前記第6のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。 - 第1乃至第10のトランジスタを有し、
前記第1乃至第10のトランジスタの一は、酸化物半導体層にチャネル形成領域を有し、
前記酸化物半導体層は、結晶部を有し、
前記結晶部では、c軸が前記酸化物半導体層の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、且つab面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子又は金属原子と酸素原子が層状に配列しており、
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第3のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第5のトランジスタのゲートと電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、前記第10のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲート又は前記第6のトランジスタのゲートと電気的に接続されることを特徴とする半導体装置。
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