JP6397964B2 - シフトレジスタ及び半導体装置 - Google Patents

Description

本発明は、パルス出力回路に関する。さらに、本発明は、表示装置に関する。さらに、本
発明は、電子機器に関する。

近年、作製プロセスの簡略化などを目的として、全てのトランジスタが同一の導電型であ
る回路（単極性回路ともいう）の開発が進められている。

上記単極性回路の例としては、シフトレジスタを構成するパルス出力回路が挙げられる。

例えば、特許文献１では、ブートストラップ法を用いた構成のパルス出力回路を複数段有
するシフトレジスタが開示されている。ブートストラップ法を用いることにより、各パル
ス出力回路から出力されるパルス信号の振幅の低下を抑制できる。

図８に、Ｎチャネル型トランジスタのみで構成された回路の一例を示す。図８（Ａ）は、
フラットパネルディスプレイの走査回路（ソースドライバやゲートドライバ）などに用い
られるシフトレジスタを示す図である。図８（Ａ）に示すシフトレジスタは、クロック信
号（ＣＬＫ／ＣＬＫＢ）及びスタートパルス（ＳＰ）などの制御信号に従って、複数段の
パルス出力回路（パルス出力回路ＳＲ＿１乃至パルス出力回路ＳＲ＿４）の出力端（ＯＵ
Ｔ＿１〜ＯＵＴ＿４）を介して順次パルス信号を出力する。

図８（Ｂ）（Ｃ）は、図８（Ａ）に示すシフトレジスタを構成するパルス出力回路ＳＲの
回路構成例を示す図である。図８（Ｂ）に示すパルス出力回路ＳＲは、トランジスタ１１
及びトランジスタ１２と、トランジスタ１１及びトランジスタ１２のゲートの電位を制御
する回路１０により構成される。さらに、回路１０は、図８（Ｃ）に示すように、トラン
ジスタ１３乃至１６により構成される。各段においては、一段前のパルス出力回路から出
力されるパルス信号をセット信号（Ｓ）とし、一段後のパルス出力回路から出力されるパ
ルス信号をリセット信号（Ｒ）として用いている。

セット信号（Ｓ）によってトランジスタ１３、１６をＯＮ状態にしてノードＶＳをハイレ
ベル、ノードＶＲをローレベルにし、トランジスタ１１をＯＮ状態にし、トランジスタ１
２をＯＦＦ状態にし、出力端（ＯＵＴ）にクロック信号（ＣＫ）を通過させる。その後、
リセット信号（Ｒ）によってトランジスタ１４、１５をＯＮ状態にしてノードＶＳをロー
レベル、ノードＶＲをハイレベルにし、トランジスタ１１をＯＦＦ状態にし、トランジス
タ１２をＯＮ状態にし、クロック信号（ＣＫ）の通過を停止すると共に、出力端（ＯＵＴ
）をローレベルに固定する。

図８（Ｄ）に、各制御信号、及び各ノードのタイミングチャートを示す。前述の動作は、
期間５１〜５３に示している。

図８に示すように、従来のシフトレジスタでは、出力端にクロック信号を通過させること
により出力信号の電位を設定し、パルス信号を生成していた。

特開２００２−３３５１５３号公報

図８に示すシフトレジスタの動作において、トランジスタ１１の状態に注目する。

トランジスタ１１は、シフトレジスタの動作の性質上、出力端（ＯＵＴ）にクロック信号
（ＣＫ）を通過させてパルスを出力するときにのみＯＮ状態になり、ほとんどの期間にお
いてＯＦＦ状態になっている。このとき、トランジスタ１１のゲートとソースの間の電圧
（ゲート・ソース間電圧ともいう）は０Ｖであり、トランジスタ１１のドレインは、入力
され続けるクロック信号（ＣＫ）によって電位が常に変動する。つまり、一定期間毎にト
ランジスタ１１のソースとドレインの間に電圧が印加される状態と、電圧が０Ｖとなる状
態が反復して現れる。しかしながら、いずれの場合にもトランジスタ１１がＯＦＦ状態で
あるため、トランジスタ１１のソースとドレインの間では電荷の移動はほとんど起こらな
い。

このように、ゲート・ソース間電圧の条件によりトランジスタがＯＦＦ状態になるとき、
ソース又はドレインのそれぞれの電位に変動を与える動作を繰り返すと、トランジスタに
対するストレスが大きく、特性変動が生じる場合がある。

前述のシフトレジスタのような回路においては、トランジスタに上記ストレスが与えられ
る時間が非常に長いため、特性変動が加速する。

上記問題に鑑み、本発明の一態様では、トランジスタのソース及びドレインの一方の電位
変動に伴うストレスを軽減することを課題の一つとする。

前述のシフトレジスタにおいて、トランジスタ１１のドレインに入力される信号の振幅は
、クロック信号（ＣＫ）のハイレベルの電位、すなわち出力端（ＯＵＴ）に現れるパルス
信号のハイレベルの電位に等しい。トランジスタ１１のドレインの電位変動に伴うストレ
スを軽減するには、例えばクロック信号（ＣＫ）のハイレベルの電位を小さくすればよい
が、当然出力端（ＯＵＴ）を介して出力されるパルス信号のハイレベルの電位も小さくな
るため、好ましくない。

そこで、本発明の一態様では、クロック信号を始めとした制御信号のハイレベルの電位を
小さくし、且つパルス出力回路の出力部に別途昇圧部を設ける構成とする。上記構成にす
ることにより、トランジスタに対するストレスを軽減しつつ、出力信号の振幅の補償を図
る。なお、このときトランジスタをＯＦＦ状態にできるように、制御信号のローレベルの
電位と低電位側の電源電位の電位差が０又は一定の値の範囲内になるように設定しておく
。

本発明の一態様は、セット信号、リセット信号、及びクロック信号に従いパルス信号を生
成して出力する機能を有し、ゲートの電位がセット信号及びリセット信号により制御され
、ソース及びドレインの一方の電位がクロック信号に応じて変化する第１のトランジスタ
と、ソース及びドレインの一方に第１の電源電位が与えられる第２のトランジスタと、ソ
ース及びドレインの一方に第２の電源電位が与えられ、他方の電位がパルス信号の電位と
なる第３のトランジスタと、ソース及びドレインの一方に第１の電源電位が与えられ、ソ
ース及びドレインの他方が第３のトランジスタのソース及びドレインの他方に電気的に接
続される第４のトランジスタと、ソース及びドレインの一方に第１の電源電位が与えられ
、ソース及びドレインの他方が第３のトランジスタのゲートに電気的に接続される第５の
トランジスタと、ソース及びドレインの一方が第１のトランジスタのソース及びドレイン
の他方に電気的に接続され、ソース及びドレインの他方が第３のトランジスタのゲートに
電気的に接続される第６のトランジスタと、を有し、第１乃至第６のトランジスタは、同
一の導電型であり、クロック信号のハイレベルの電位と第１の電源電位の電位差は、第３
のトランジスタの閾値電圧よりも大きく、クロック信号のローレベルの電位と第１の電源
電位の電位差は、第２のトランジスタの閾値電圧未満であり、クロック信号のハイレベル
の電位は、第２の電源電位よりも小さいパルス出力回路である。

本発明の一態様は、上記パルス出力回路を複数段有する駆動回路と、駆動回路によりデー
タ信号のデータの書き込み及び保持が制御される画素回路と、を備える表示装置である。

本発明の一態様は、上記表示装置を用いたパネルを備える電子機器である。

本発明の一態様により、ＯＦＦ状態のときのトランジスタのドレインの電位の変動を小さ
くできるため、該トランジスタの劣化を小さくできる。さらに、別途昇圧部を設けたこと
により、出力するパルス信号の振幅の低下を抑制できる。

パルス出力回路の例を説明するための図。 パルス出力回路の例を説明するための図。 パルス出力回路の例を説明するための図。 パルス出力回路の例を説明するための図。 表示装置の例を説明するための図。 トランジスタの構造例を説明するための図。 電子機器の例を説明するための図。 従来のパルス出力回路の例を説明するための図。

本発明に係る実施の形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱す
ることなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例
えば本発明は、下記実施の形態の記載内容に限定されない。

なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態
の内容を互いに適宜置き換えることができる。

また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素
の数は、該序数に限定されない。

（実施の形態１）
本実施の形態では、パルス出力回路の例について説明する。

図１は、本実施の形態に係るパルス出力回路の構成例を説明するための図である。図１に
示すパルス出力回路は、図１（Ａ）に示すように、入力されるセット信号（Ｓ）、リセッ
ト信号（Ｒ）、及びクロック信号（ＣＫ）に従い、出力端（ＯＵＴ）を介してパルス信号
を出力する機能を有する。なお、パルス出力回路に複数のクロック信号を入力してもよい
。

さらに、図１（Ａ）に示すパルス出力回路ＳＲは、図１（Ｂ）に示すように、トランジス
タ１０１乃至トランジスタ１０６を有する。なお、図１（Ａ）に示すパルス出力回路ＳＲ
にトランジスタ１０１乃至トランジスタ１０６以外の素子を設けてもよい。トランジスタ
１０１乃至トランジスタ１０６は、同一の導電型である。図１（Ａ）に示すパルス出力回
路ＳＲでは、トランジスタ１０１乃至トランジスタ１０６を用いて昇圧部が構成される。

例えば、図１（Ａ）に示すパルス出力回路ＳＲを複数（パルス出力回路ＳＲ＿１乃至ＳＲ
＿ｎ（ｎは２以上の自然数））用いて、図１（Ｃ）に示すようにシフトレジスタを構成で
きる。図１（Ｃ）では、一例としてｎが４以上の場合を示す。このとき、パルス出力回路
ＳＲ＿１には、セット信号（Ｓ）としてスタートパルス（ＳＰ）が入力される。さらに、
パルス出力回路ＳＲ＿ｋ（ｋは２以上ｎ以下の自然数）には、セット信号（Ｓ）としてパ
ルス出力回路ＳＲ＿ｋ−１から出力されるパルス信号が入力される。さらに、パルス出力
回路ＳＲ＿ｍ（ｍはｎ−１以下の自然数）には、リセット信号（Ｒ）としてパルス出力回
路ＳＲ＿ｍ＋１から出力されるパルス信号が入力される。さらに、奇数段のパルス出力回
路には、クロック信号（ＣＫ）としてクロック信号（ＣＬＫ）が入力される。さらに、偶
数段のパルス出力回路には、クロック信号（ＣＫ）としてクロック信号（ＣＬＫＢ）が入
力される。クロック信号（ＣＬＫＢ）は、クロック信号（ＣＬＫ）の反転信号である。図
１（Ｃ）に示すシフトレジスタでは、パルス出力回路ＳＲ＿１乃至ＳＲ＿ｎのそれぞれの
出力端（ＯＵＴ＿１乃至ＯＵＴ＿ｎ）を介してパルス信号を出力する。なお、ｎ＋１段目
のパルス出力回路ＳＲ＿ｎ＋１としてダミー段のパルス出力回路を設けてもよい。このと
き、パルス出力回路ＳＲ＿ｎ＋１から出力されるパルス信号は、リセット信号（Ｒ）とし
てパルス出力回路ＳＲ＿ｎに入力される。

次に、図１（Ａ）（Ｂ）に示すパルス出力回路について、図２を用いてさらに説明する。
図２（Ａ）は、図１（Ｂ）に示す構成に加え、トランジスタ１０１、１０２、１０４、１
０５のゲートの電位を制御する回路１００を設けた例を示す図であり、図２（Ｂ）は、回
路１００を、トランジスタ１１３乃至トランジスタ１１６を用いて構成した例を示す図で
ある。各構成要素について以下に説明する。

トランジスタ１０１のゲートの電位は、セット信号（Ｓ）及びリセット信号（Ｒ）によっ
て制御される。例えば、図２（Ｂ）に示すように、セット信号（Ｓ）に従ってトランジス
タ１１３がＯＮ状態になることにより、トランジスタ１０１のゲート（ノードα）の電位
が上昇する。さらに、リセット信号（Ｒ）に従ってトランジスタ１１４がＯＮ状態になる
ことにより、トランジスタ１０１のゲートの電位が電源電位ＶＳＳと同等の値に変化する
。このように、セット信号（Ｓ）及びリセット信号（Ｒ）によりトランジスタ１０１のゲ
ートの電位を制御することには、例えばトランジスタ１１３、１１４により制御する場合
など、間接的に制御する場合も含まれる。

トランジスタ１０１のソース及びドレインの一方の電位は、クロック信号（ＣＫ）に応じ
て変化する。例えば、トランジスタ１０１のソース及びドレインの一方には、クロック信
号（ＣＫ）が入力される。なお、これに限定されず、一方の電極の一方にクロック信号（
ＣＫ）が入力され、他方がトランジスタ１０１のソース及びドレインの一方に接続する容
量素子を設けてもよい。

さらに、トランジスタ１０１のゲートとソース及びドレインの他方との間に容量Ｃ１が形
成されてもよい。例えば、トランジスタ１０１のゲートとソース及びドレインの他方との
間の寄生容量を容量Ｃ１に用いてもよい。また、容量Ｃ１として別途容量素子を設けても
よい。

トランジスタ１０２のソース及びドレインの一方には、電源電位ＶＳＳが与えられ、他方
は、トランジスタ１０１のソース及びドレインの他方に電気的に接続される。さらに、ト
ランジスタ１０２のゲートの電位は、例えばセット信号（Ｓ）、リセット信号（Ｒ）によ
り制御される。例えば、図２（Ｂ）に示すように、セット信号（Ｓ）に従ってトランジス
タ１１６がＯＮ状態になることにより、トランジスタ１０２のゲートの電位が電源電位Ｖ
ＳＳと同等の値に変化する。さらに、リセット信号（Ｒ）に従ってトランジスタ１１５が
ＯＮ状態になることにより、トランジスタ１０２のゲートの電位が上昇する。これに限定
されず、他の信号によりトランジスタ１０２のゲートの電位を制御してもよい。なお、「
同等の値」には、例えば電圧降下などにより元の電位が変化した値も含まれる。

トランジスタ１０２のソース及びドレインの他方と、トランジスタ１０１のソース及びド
レインの他方と、の接続箇所をノードβとしたとき、トランジスタ１０１は、ノードβの
電位をクロック信号（ＣＫ）に応じた値に設定するかを制御する機能を有する。さらに、
トランジスタ１０２は、ノードβの電位を電源電位ＶＳＳに応じた値に設定するかを制御
する機能を有する。なお、「信号又は電位に応じた値」には、該信号又は電位と同じ値だ
けでなく、例えば電圧降下などにより元の電位から変化した値も含まれる。

トランジスタ１０３のソース及びドレインの一方には、電源電位ＶＤＤが与えられ、他方
は、出力するパルス信号の電位となる。トランジスタ１０３は、出力端（ＯＵＴ）の電位
を電源電位ＶＤＤに応じた値に設定するかを制御する機能を有する。

さらに、トランジスタ１０３のゲートとソース及びドレインの他方との間に容量Ｃ２が形
成されてもよい。例えば、トランジスタ１０３のゲートとソース及びドレインの他方との
間の寄生容量を容量Ｃ２に用いてもよい。また、容量Ｃ２として別途容量素子を設けても
よい。

トランジスタ１０４のソース及びドレインの一方には、電源電位ＶＳＳが与えられ、他方
は、トランジスタ１０３のソース及びドレインの他方に電気的に接続される。さらに、ト
ランジスタ１０４のゲートの電位は、例えばセット信号（Ｓ）、リセット信号（Ｒ）によ
り制御される。例えば、図２（Ｂ）に示すように、セット信号（Ｓ）に従ってトランジス
タ１１６がＯＮ状態になることにより、トランジスタ１０４のゲートの電位が電源電位Ｖ
ＳＳと同等の値になる。一方、リセット信号（Ｒ）に従ってトランジスタ１１５がＯＮ状
態になることにより、トランジスタ１０４のゲートの電位が上昇する。これに限定されず
、他の信号によりトランジスタ１０４のゲートの電位を制御してもよい。トランジスタ１
０４は、出力端（ＯＵＴ）の電位を電源電位ＶＳＳに応じた値に設定するかを制御する機
能を有する。

トランジスタ１０５のソース及びドレインの一方には、電源電位ＶＳＳが与えられ、他方
は、トランジスタ１０３のゲートに電気的に接続される。さらに、トランジスタ１０５の
ゲートの電位は、例えばリセット信号（Ｒ）により制御される。例えば、図２（Ｂ）に示
すように、トランジスタ１０５のゲートにリセット信号（Ｒ）が入力され、トランジスタ
１０５は、リセット信号（Ｒ）に従ってトランジスタ１０５のゲートの電位が上昇する。
これに限定されず、他の信号によりトランジスタ１０５のゲートの電位を制御してもよい
。トランジスタ１０５は、トランジスタ１０３のゲート（ノードγ）の電位を電源電位Ｖ
ＳＳに応じた値に設定するかを制御する機能を有する。

トランジスタ１０６のソース及びドレインの一方は、トランジスタ１０１のソース及びド
レインの他方に電気的に接続され、他方は、トランジスタ１０３のゲートに電気的に接続
される。さらに、トランジスタ１０６のゲートを、例えば図２（Ｂ）に示すように、トラ
ンジスタ１０６のソース及びドレインの一方に電気的に接続することにより、トランジス
タ１０６をダイオード接続にする。なお、これに限定されず、トランジスタ１０６のゲー
トに別途信号を入力してもよい。このとき、トランジスタ１０３のゲートの電位を上昇さ
せるときにトランジスタ１０３のゲートが途中で浮遊状態になる必要がある。トランジス
タ１０６は、トランジスタ１０１のソース及びドレインの他方と、トランジスタ１０３の
ゲートと、の導通を制御する機能を有する。

さらに、トランジスタ１０１乃至トランジスタ１０６としては、オフ電流の低いトランジ
スタを用いることができる。

上記オフ電流の低いトランジスタとしては、例えばシリコンよりもバンドギャップの広い
酸化物半導体を含むチャネル形成領域を有し、該チャネル形成領域が実質的にｉ型である
トランジスタを適用できる。このとき、上記酸化物半導体のキャリア密度は、１×１０^１
４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは１×１０^１１
／ｃｍ^３未満とすることが好ましい。例えば、水素又は水などの不純物を可能な限り除去
し、酸素を供給して酸素欠損を可能な限り減らすことにより、上記酸化物半導体を含むト
ランジスタを作製できる。このとき、チャネル形成領域において、ドナー不純物といわれ
る水素の量を１×１０^１９／ｃｍ^３以下、好ましくは１×１０^１８／ｃｍ^３以下に低減す
ることが好ましい。

上記酸化物半導体としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系
金属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などを適用できる。また、上記Ｉｎ−Ｇ
ａ−Ｚｎ系金属酸化物に含まれるＧａの一部若しくは全部の代わりに他の金属元素を含む
金属酸化物を用いてもよい。

トランジスタ１１３のソース及びドレインの一方には、電源電位ＶＤＤが与えられ、他方
は、トランジスタ１０１のゲートに電気的に接続される。さらに、トランジスタ１１３の
ゲートには、セット信号（Ｓ）が入力される。

トランジスタ１１４のソース及びドレインの一方には、電源電位ＶＳＳが与えられ、他方
は、トランジスタ１１３のソース及びドレインの他方、並びにトランジスタ１０１のゲー
トに電気的に接続される。さらに、トランジスタ１１４のゲートには、リセット信号（Ｒ
）が入力される。

トランジスタ１１５のソース及びドレインの一方には、電源電位ＶＤＤが与えられ、他方
は、トランジスタ１０４のゲートに電気的に接続される。さらに、トランジスタ１１５の
ゲートには、リセット信号（Ｒ）が入力される。

トランジスタ１１６のソース及びドレインの一方には、電源電位ＶＳＳが与えられ、他方
は、トランジスタ１１５のソース及びドレインの他方、トランジスタ１０２のゲート、並
びにトランジスタ１０４のゲートに電気的に接続される。さらに、トランジスタ１１６の
ゲートには、セット信号（Ｓ）が入力される。

さらに、クロック信号（ＣＫ）のハイレベルの電位と電源電位ＶＳＳとの電位差は、例え
ばトランジスタ１０３の閾値電圧よりも大きいことが好ましい。また、クロック信号（Ｃ
Ｋ）のローレベルの電位と電源電位ＶＳＳとの電位差は、例えばトランジスタ１０２の閾
値電圧未満であることが好ましい。さらに、クロック信号（ＣＫ）のハイレベルの電位は
、電源電位ＶＤＤよりも小さい。これにより、トランジスタ１０１に対するストレスを小
さくできる。

さらに、クロック信号（ＣＫ）のハイレベルの下限値について考える。ブートストラップ
法を用いる場合、出力するパルス信号に求められる電位の変動量は、信号による変動量と
ソースとの容量結合による変動量との和（ＶＤＤ−ＶＳＳに相当）である。このとき、信
号による変動量は、ソースとの容量結合による変動量と同じ値になることが理想であるこ
とから、クロック信号（ＣＫ）の振幅の下限値は、（ＶＤＤ−ＶＳＳ）／２程度であるこ
とが好ましく、クロック信号（ＣＫ）のハイレベルの電位は、（ＶＤＤ＋ＶＳＳ）／２以
上程度であることが好ましい。しかしながら、実際の出力端（ＯＵＴ）の電位は、トラン
ジスタ１０３及びトランジスタ１０６の閾値電圧分降下するため、トランジスタ１０１乃
至トランジスタ１０６のそれぞれの閾値電圧をＶｔｈＮとすると、クロック信号（ＣＫ）
の振幅の下限値は、（ＶＤＤ−ＶＳＳ）／２＋２ＶｔｈＮ程度となり、クロック信号（Ｃ
Ｋ）のハイレベルの電位の下限値は、（ＶＤＤ＋ＶＳＳ）／２＋２ＶｔｈＮ程度になる。
よって、クロック信号（ＣＫ）のハイレベルの電位は、（ＶＤＤ＋ＶＳＳ）／２＋２Ｖｔ
ｈＮ以上ＶＤＤ未満程度であることが好ましい。なお、ブートストラップ法を用いる場合
、トランジスタ１０１による電圧降下を無視できると仮定すると、クロック信号（ＣＫ）
のハイレベルの電位は、（ＶＤＤ＋ＶＳＳ）／２＋ＶｔｈＮ以上ＶＤＤ未満程度であって
もよい。さらに、図１（Ｂ）において、トランジスタ１０６による電圧降下を無視できる
程度にトランジスタ１０６のゲートの電位が制御されると仮定すると、クロック信号（Ｃ
Ｋ）のハイレベルの電位は、（ＶＤＤ＋ＶＳＳ）／２以上ＶＤＤ未満程度であってもよい
。

また、図２（Ｂ）に示すパルス出力回路を複数用いて図１（Ｃ）に示すシフトレジスタを
構成する場合、クロック信号（ＣＬＫ／ＣＬＫＢ）、スタートパルス（ＳＰ）のハイレベ
ルの電位と電源電位ＶＳＳとの電位差は、例えばトランジスタ１０１の閾値電圧よりも大
きいことが好ましい。また、クロック信号（ＣＬＫ／ＣＬＫＢ）、スタートパルス（ＳＰ
）のローレベルの電位と電源電位ＶＳＳとの電位差は、例えばトランジスタ１０４の閾値
電圧未満であることが好ましい。また、クロック信号（ＣＬＫ／ＣＬＫＢ）、スタートパ
ルス（ＳＰ）のハイレベルの電位が、電源電位ＶＤＤよりも小さいことが好ましく、さら
に、クロック信号（ＣＬＫ／ＣＬＫＢ）、スタートパルス（ＳＰ）のハイレベルの電位が
、（ＶＤＤ＋ＶＳＳ）／２＋２ＶｔｈＮ以上ＶＤＤ未満程度であることが好ましい。なお
、必ずしもスタートパルス（ＳＰ）のハイレベルの電位が、電源電位ＶＤＤよりも小さく
なくてもよい。なお、ブートストラップ法を用いる場合、トランジスタ１０１による電圧
降下を無視できると仮定すると、クロック信号（ＣＬＫ／ＣＬＫＢ）、スタートパルス（
ＳＰ）のハイレベルの電位は、（ＶＤＤ＋ＶＳＳ）／２＋ＶｔｈＮ以上ＶＤＤ未満程度で
あってもよい。さらに、図１（Ｂ）において、トランジスタ１０６による電圧降下を無視
できる程度にトランジスタ１０６のゲートの電位が制御されると仮定すると、クロック信
号（ＣＬＫ／ＣＬＫＢ）、スタートパルス（ＳＰ）のハイレベルの電位は、（ＶＤＤ＋Ｖ
ＳＳ）／２以上ＶＤＤ未満程度であってもよい。

次に、本実施の形態に係るパルス出力回路の駆動方法例として、図２（Ｂ）に示すパルス
出力回路の駆動方法例について、図２（Ｃ）に示すタイミングチャートを用いて説明する
。ここでは、一例として電源電位ＶＤＤを正電源電位とし、電源電位ＶＳＳを負電源電位
とし、トランジスタ１０１乃至トランジスタ１０６をＮチャネル型トランジスタとして説
明する。また、トランジスタ１０１乃至トランジスタ１０６の閾値電圧をＶｔｈＮとする
。

図２（Ｂ）に示すパルス出力回路の駆動方法例では、第１の期間において、セット信号（
Ｓ）のパルスが入力される。なお、リセット信号（Ｒ）及びクロック信号（ＣＫ）は、ロ
ーレベルである。

このとき、トランジスタ１１３、１１６がＯＮ状態になり、トランジスタ１１３を通じて
ノードαが充電される。なお、トランジスタ１０２、１０４、１０５、１０６、１１４、
１１５はＯＦＦ状態である。トランジスタ１１３がＯＮ状態になると、ノードαは、電源
電位ＶＤＤよりも、トランジスタ１１３の閾値電圧ＶｔｈＮ分だけ低い値まで充電される
。ノードαが上記の値まで充電されると、トランジスタ１１３のゲート・ソース間電圧が
閾値電圧ＶｔｈＮを下回り、トランジスタ１１３がＯＦＦ状態になる。このとき、ノード
αは、浮遊状態になり、ノードαの電位が保持される。これにより、パルス出力回路がセ
ット状態になる。このとき、クロック信号（ＣＫ）はローレベルであるから、出力端（Ｏ
ＵＴ）がローレベルになり、出力端（ＯＵＴ）を介して出力されるパルス信号がローレベ
ルになる。

例えば、図１（Ｃ）に示すシフトレジスタの場合、図２（Ｃ）の期間１５１に示すように
、スタートパルス（ＳＰ）のパルスが入力されると、１段目のパルス出力回路ＳＲ＿１の
ノードαは、充電され、その後浮遊状態になる。

第２の期間では、クロック信号（ＣＫ）がハイレベルになる。このとき、セット信号（Ｓ
）及びリセット信号（Ｒ）は、ローレベルである。

クロック信号（ＣＫ）がハイレベルになると、第１の期間でノードαが充電されており、
トランジスタ１０１がＯＮ状態であるため、ノードβが充電される。なお、トランジスタ
１０２、１０４、１０５、１１３、１１４、１１５、１１６はＯＦＦ状態である。

さらに、ノードβの電位の上昇とともに、ブートストラップ効果により、浮遊状態となっ
ているノードαの電位が上昇する。ノードαの電位は、クロック信号（ＣＫ）のハイレベ
ルの電位よりも、少なくとも閾値電圧ＶｔｈＮ分だけ高くなるため、ノードβは、クロッ
ク信号（ＣＫ）のハイレベルに等しい電位まで充電される。さらに、ノードβの電位の上
昇に伴い、トランジスタ１０６がＯＮ状態になり、ノードγが充電される。このとき、ノ
ードγは、ノードβの電位よりも閾値電圧ＶｔｈＮ分だけ低い電位まで充電され、トラン
ジスタ１０６のゲート・ソース間電圧が閾値電圧ＶｔｈＮを下回り、トランジスタ１０６
がＯＦＦ状態となる。このとき、ノードγは、浮遊状態になり、ノードγの電位が保持さ
れる。

ノードγの電位が上昇すると、トランジスタ１０３がＯＮ状態になり、出力端（ＯＵＴ）
は、充電されて電位が上昇し始める。この状態では、出力端（ＯＵＴ）の電位はノードγ
の電位よりもさらに閾値電圧ＶｔｈＮ分だけ低い電位までしか上昇することができないが
、ノードγにおいてもブートストラップ効果により、出力端（ＯＵＴ）の電位の上昇に伴
い、浮遊状態となっているノードγの電位がさらに上昇する。ノードγの電位は、電源電
位ＶＤＤよりも、少なくとも閾値電圧ＶｔｈＮ分だけ高くなることで、出力端（ＯＵＴ）
は、ＶＤＤまで充電され、パルス信号がハイレベルになる。

例えば、図１（Ｃ）に示すシフトレジスタの場合、図２（Ｃ）の期間１５２に示すように
、クロック信号（ＣＬＫ）がハイレベルになると、ブートストラップ効果により、１段目
のパルス出力回路ＳＲ＿１のノードαの電位が上昇し、１段目のパルス出力回路ＳＲ＿１
のノードβがクロック信号（ＣＬＫ）のハイレベルに等しい電位まで充電される。さらに
、１段目のパルス出力回路ＳＲ＿１のノードγの電位が上昇し、その後浮遊状態になる。
このとき、出力端（ＯＵＴ）の電位の上昇に伴い、ブートストラップ効果により、１段目
のパルス出力回路ＳＲ＿１のノードγの電位が上昇し、１段目のパルス出力回路ＳＲ＿１
のノードγが電源電位ＶＤＤよりも高い電位まで充電され、出力端（ＯＵＴ）が電源電位
ＶＤＤに等しい電位まで充電される。よって、１段目のパルス出力回路ＳＲ＿１のパルス
信号のパルスが出力される。

１段目のパルス出力回路ＳＲ＿１で出力されたパルス信号のパルスは、２段目のパルス出
力回路ＳＲ＿２のセット信号（Ｓ）のパルスとなる。このように、２段目以降のパルス出
力回路は、前段のパルス出力回路から入力されるパルス信号のパルスに従って、１段目の
パルス出力回路ＳＲ＿１と同様に順次パルス信号のパルスを出力する。

第３の期間では、リセット信号（Ｒ）のパルスが入力される。このとき、セット信号（Ｓ
）及びクロック信号（ＣＫ）は、ローレベルである。

リセット信号（Ｒ）のパルスが入力されると、トランジスタ１０５、１１４、１１５がＯ
Ｎ状態になり、トランジスタ１０２、１０４がＯＮ状態になる。なお、トランジスタ１１
３、１１６はＯＦＦ状態である。

このとき、ノードα、β、γ、出力端（ＯＵＴ）の電位がローレベルになり、トランジス
タ１０１、トランジスタ１０３がＯＦＦ状態になる。よって、パルス出力回路はリセット
状態になる。

図１（Ｃ）に示すシフトレジスタの場合、図２（Ｃ）の期間１５３に示すように、２段目
のパルス出力回路ＳＲ＿２のパルス信号のパルスが１段目のパルス出力回路ＳＲ＿１にリ
セット信号（Ｒ）として入力される。このとき、１段目のパルス出力回路ＳＲ＿１のノー
ドα、β、γ、出力端（ＯＵＴ）の電位がローレベルになる。

同様に３段目のパルス出力回路ＳＲ＿３で出力されたパルス信号のパルスは、２段目のパ
ルス出力回路のリセット信号（Ｒ）のパルスとなる。このように、２段目以降のパルス出
力回路は、次段のパルス出力回路から入力されるパルス信号に従って、１段目のパルス出
力回路ＳＲ＿１と同様にリセット状態になる。

以上が図２（Ｂ）に示すパルス出力回路の駆動方法例の説明である。

なお、本実施の形態に係るパルス出力回路の構成は、上記構成に限定されない。

例えば、図３（Ａ−１）に示すように、図１（Ａ）に示すパルス出力回路の構成に加え、
第２のパルス信号を出力する構成にしてもよい。このとき、第２のパルス信号のハイレベ
ルの電位は、電源電位ＶＤＤよりも小さい。

図３（Ａ−１）に示すパルス出力回路では、図３（Ａ−２）に示すように、図２（Ａ）に
示す構成に加え、トランジスタ１０１のソース及びドレインの他方の電位を第２のパルス
信号として出力端（ＳＲＯＵＴ）を介して出力する構成とする。これにより、ハイレベル
の電位が電源電位ＶＤＤよりも低いパルス信号を生成して出力できる。よって、必要に応
じたパルス信号のみのハイレベルの電位を高くできるため、消費電力を低減できる。

さらに、図３（Ａ−２）に示すパルス出力回路を複数（パルス出力回路ＳＲ＿１乃至ＳＲ
＿ｎ）用いて、図３（Ｂ）に示すシフトレジスタを構成できる。図３（Ｂ）では、一例と
してｎが４以上の場合を示す。このとき、パルス出力回路ＳＲ＿１には、セット信号（Ｓ
）としてスタートパルス（ＳＰ）が入力される。さらに、パルス出力回路ＳＲ＿ｋ（ｋは
２以上の自然数）には、セット信号（Ｓ）としてパルス出力回路ＳＲ＿ｋ−１の出力端（
ＳＲＯＵＴ）から出力される第２のパルス信号が入力される。さらに、パルス出力回路Ｓ
Ｒ＿ｋ−１には、リセット信号（Ｒ）としてパルス出力回路ＳＲ＿ｋの出力端（ＳＲＯＵ
Ｔ）から出力される第２のパルス信号が入力される。さらに、奇数段のパルス出力回路に
は、クロック信号（ＣＫ）としてクロック信号（ＣＬＫ）が入力される。さらに、偶数段
のパルス出力回路には、クロック信号（ＣＫ）としてクロック信号（ＣＬＫＢ）が入力さ
れる。図３（Ｂ）に示すシフトレジスタでは、パルス出力回路ＳＲ＿１乃至ＳＲ＿ｎのそ
れぞれの出力端（ＯＵＴ＿１乃至ＯＵＴ＿ｎ）を介してパルス信号を出力する。

また、上記に限定されず、例えば図４に示すように、図２（Ｂ）に示すパルス出力回路の
トランジスタ１１４のゲートを、リセット信号（Ｒ）を入力する代わりにトランジスタ１
１５のソース及びドレインの他方に電気的に接続してもよい。これにより、トランジスタ
１１４のゲートの電位を保持できる。

以上が本実施の形態に係るパルス出力回路の例の説明である。

図１乃至図４を参照して説明したように、本実施の形態に係るパルス出力回路の一例では
、少なくともクロック信号のハイレベルの電位を、高電源電位よりも小さくすることでク
ロック信号の振幅を小さくする。これにより、トランジスタの劣化の要因となっていた、
トランジスタ１０１がＯＦＦ状態となっているときのソース及びドレインの一方の電位の
変動を小さくできる。

さらに、本実施の形態に係るパルス出力回路の一例では、昇圧部を設けることにより、ハ
イレベルの電位が電源電位ＶＤＤに等しいパルス信号を生成できる。よって、出力するパ
ルス信号のハイレベルの電位の低下を抑制できる。

（実施の形態２）
本実施の形態では、実施の形態１に係るパルス出力回路を用いた表示装置の例について説
明する。

図５（Ａ）は、画素部２０１及び駆動回路部２０２の構成例を示す図である。

図５（Ａ）に示すように、画素部２０１は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以
上の自然数）に配置された複数の画素回路２１１を備え、駆動回路部２０２は、ゲートド
ライバ２２１と、ソースドライバ２２３と、を備える。

ゲートドライバ２２１は、実施の形態１に示すパルス出力回路を複数段有するシフトレジ
スタ（例えば図１（Ｃ）に示すシフトレジスタ）を備える。例えば、ゲートドライバ２２
１は、シフトレジスタから出力されるパルス信号により、走査線ＧＬ＿１乃至ＧＬ＿Ｘの
電位を制御する機能を有する。なお、ゲートドライバ２２１を複数設け、複数のゲートド
ライバ２２１により、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。

ソースドライバ２２３には、画像信号が入力される。ソースドライバ２２３は、画像信号
を元に画素回路２１１に書き込むデータ信号を生成する機能を有する。例えば、ソースド
ライバ２２３は、データ線ＤＬ＿１乃至ＤＬ＿Ｙの電位を制御する機能を有する。

ソースドライバ２２３は、例えば複数のアナログスイッチなどを用いて構成される。複数
のアナログスイッチにより、ソースドライバ２２３は、画像信号を時分割した信号をデー
タ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ２２３を構
成してもよい。このとき、シフトレジスタとしては、実施の形態１に示すパルス出力回路
を複数段有するシフトレジスタ（例えば図１（Ｃ）に示すシフトレジスタ）を用いること
ができる。

複数の画素回路２１１のそれぞれは、複数の走査線ＧＬの一つを介してパルス信号が入力
され、複数のデータ線ＤＬの一つを介してデータ信号が入力される。複数の画素回路２１
１のそれぞれは、ゲートドライバ２２１によりデータ信号のデータの書き込み及び保持が
制御される。例えば、Ｍ行Ｎ列目の画素回路２１１は、走査線ＧＬ＿Ｍ（ＭはＸ以下の自
然数）を介してゲートドライバ２２１からパルス信号が入力され、走査線ＧＬ＿Ｍの電位
に従ってデータ線ＤＬ＿Ｎ（ＮはＹ以下の自然数）を介してソースドライバ２２３からデ
ータ信号が入力される。

複数の画素回路２１１のそれぞれは、例えば、液晶素子又は発光素子と、液晶素子及び発
光素子の一対の電極の電圧を設定するためのデータ信号の入力を制御するトランジスタと
、を用いて構成される。

例えば、複数の画素回路２１１のそれぞれは、図５（Ｂ）に示すように、液晶素子２３０
と、トランジスタ２３１と、容量素子２３３と、を備える。

液晶素子２３０の一対の電極の一方の電位は、画素回路２１１の仕様に応じて適宜設定さ
れる。液晶素子２３０は、書き込まれるデータにより配向状態が設定される。

例えば、液晶素子を備える表示装置の表示方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍ
ａｔｉｃ）モード、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＳＴＮ（
Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌ
ｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅ
ｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔ
ｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌ
ｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ
Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒ
ｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃ
ａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ
）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、又はＴＢ
Ａ（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい
。

また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物により液晶素子を構成しても
よい。ブルー相を示す液晶は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるた
め、配向処理が不要であり、視野角依存性が小さい。

Ｍ行Ｎ列目の画素回路２１１において、トランジスタ２３１のソース及びドレインの一方
は、データ線ＤＬ＿Ｎに電気的に接続され、他方は液晶素子２３０の一対の電極の他方に
電気的に接続される。また、トランジスタ２３１のゲートは、走査線ＧＬ＿Ｍに電気的に
接続される。

トランジスタ２３１は、ＯＮ状態又はＯＦＦ状態になることにより、データ信号のデータ
の書き込みを制御する機能を有する。

容量素子２３３の一対の電極の一方は、電位供給線ＶＬに電気的に接続され、他方は、液
晶素子２３０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の
値は、画素回路２１１の仕様に応じて適宜設定される。

容量素子２３３は、書き込まれたデータを保持する保持容量としての機能を有する。

図５（Ｂ）の画素回路２１１を備える表示装置では、ゲートドライバ２２１により各行の
画素回路２１１を順次選択し、トランジスタ２３１をＯＮ状態にしてデータ信号のデータ
を書き込む。

データが書き込まれた画素回路２１１は、トランジスタ２３１がＯＦＦ状態になることで
保持状態になる。これを行毎に順次行うことにより、画像を表示できる。

以上が本実施の形態に係る表示装置の例の説明である。

図５を参照して説明したように、本実施の形態に係る表示装置の一例では、実施の形態１
に示すパルス出力回路を用いて駆動回路を構成する。上記駆動回路では、トランジスタに
対するストレスが小さいため、表示装置の信頼性を高めることができる。

（実施の形態３）
本実施の形態では、実施の形態１のパルス出力回路及び実施の形態２の表示装置に適用可
能なトランジスタの構造例について、図６の断面模式図を参照して説明する。なお、図６
に示す各構成要素は、実際の寸法と異なる場合がある。

図６（Ａ）に示すトランジスタは、導電層４０１＿１と、絶縁層４０２＿１と、半導体層
４０３＿１と、導電層４０５ａ＿１及び導電層４０５ｂ＿１と、絶縁層４０６と、を含む
。

導電層４０１＿１は、被素子形成層４００＿１の上に設けられる。なお、絶縁層を挟んで
被素子形成層４００＿１の上に導電層４０１＿１を設けてもよい。

絶縁層４０２＿１は、導電層４０１＿１の上に設けられる。

半導体層４０３＿１は、絶縁層４０２＿１を挟んで導電層４０１＿１に重畳する。なお、
必ずしも半導体層４０３＿１の全てを、絶縁層４０２＿１を挟んで導電層４０１＿１に重
畳させなくてもよい。

導電層４０５ａ＿１及び導電層４０５ｂ＿１は、半導体層４０３＿１に電気的に接続され
る。

絶縁層４０６は、半導体層４０３＿１、導電層４０５ａ＿１、及び導電層４０５ｂ＿１の
上に設けられ、さらに、絶縁層４０２＿１に接する。絶縁層４０６及び４０２＿１を用い
て、半導体層４０３＿１、導電層４０５ａ＿１、及び導電層４０５ｂ＿１を覆うことによ
り、外部からの不純物の侵入を抑制できる。

図６（Ｂ）に示すトランジスタは、導電層４０１＿２と、絶縁層４０２＿２と、半導体層
４０３＿２と、導電層４０５ａ＿２及び導電層４０５ｂ＿２と、導電層４０７ａ乃至導電
層４０７ｃと、絶縁物４０９と、絶縁層４１０と、を含む。

導電層４０７ａ乃至導電層４０７ｃは、被素子形成層４００＿２の上に設けられる。なお
、絶縁層を挟んで被素子形成層４００＿２の上に導電層４０７ａ乃至導電層４０７ｃを設
けてもよい。

絶縁物４０９は、導電層４０７ａ乃至４０７ｃのそれぞれの間に埋め込まれている。

絶縁層４１０は、導電層４０７ａの上に設けられる。

半導体層４０３＿２は、絶縁層４１０を挟んで導電層４０７ａに重畳する。

導電層４０５ａ＿２は、半導体層４０３＿２及び導電層４０７ｂに電気的に接続される。

導電層４０５ｂ＿２は、半導体層４０３＿２及び導電層４０７ｃに電気的に接続される。

なお、導電層４０５ａ＿２と導電層４０５ｂ＿２の間隔を、例えば５０ｎｍ未満、好まし
くは３０ｎｍ以下にしてもよい。

絶縁層４０２＿２は、半導体層４０３＿２、導電層４０５ａ＿２、及び導電層４０５ｂ＿
２の上に設けられる。

導電層４０１＿２は、絶縁層４０２＿２を挟んで半導体層４０３＿２に重畳する。

さらに、各構成要素について以下に説明する。なお、各構成要素は、必ずしも単層に限定
されず、積層であってもよい。

被素子形成層４００＿Ｋ（Ｋは２以下の自然数）としては、ガラス基板などの基板、絶縁
層などを用いることができる。

導電層４０１＿Ｋは、トランジスタのゲートとしての機能を有する。導電層４０１＿Ｋと
しては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステ
ン、アルミニウム、銅、ネオジム、スカンジウム、又はルテニウムなどの金属材料を含む
層を適用できる。

絶縁層４０２＿Ｋは、トランジスタのゲート絶縁層としての機能を有する。絶縁層４０２
＿Ｋとしては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウ
ム、又は酸化ハフニウムなどの材料を含む層を適用できる。例えば、絶縁層４０２＿１と
しては、窒化シリコン層及び酸化窒化シリコン層の積層を適用できる。このとき、上記窒
化シリコン層を、組成の異なる複数の窒化シリコン層の積層としてもよい。また、絶縁層
４０２＿Ｋとして、酸化物層を用いてもよい。上記酸化物層としては、例えばＩｎ：Ｇａ
：Ｚｎ＝１：３：２の原子比である酸化物の層などを用いることができる。

半導体層４０３＿Ｋは、トランジスタのチャネルが形成される層（チャネル形成層ともい
う）としての機能を有する。

半導体層４０３＿Ｋとしては、例えば酸化物半導体層を用いることができる。

上記酸化物半導体としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系
金属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などを適用できる。また、上記Ｉｎ−Ｇ
ａ−Ｚｎ系金属酸化物に含まれるＧａの一部若しくは全部の代わりに他の金属元素を含む
金属酸化物を用いてもよい。

上記他の金属元素としては、例えばガリウムよりも多くの酸素原子と結合が可能な金属元
素を用いればよく、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫の
いずれか一つ又は複数の元素を用いればよい。また、上記他の金属元素としては、ランタ
ン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テ
ルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及び
ルテチウムのいずれか一つ又は複数の元素を用いればよい。これらの金属元素は、スタビ
ライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導
体として機能することが可能な量である。ガリウムよりも多くの酸素原子と結合が可能な
金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸
素欠陥を少なくできる。

また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子比である第１の酸化物半導体層、Ｉｎ：Ｇａ
：Ｚｎ＝３：１：２の原子比である第２の酸化物半導体層、及びＩｎ：Ｇａ：Ｚｎ＝１：
１：１の原子比である第３の酸化物半導体層の積層により、半導体層４０３＿Ｋを構成し
てもよい。上記積層により半導体層４０３＿Ｋを構成することにより、例えばトランジス
タの電界効果移動度を高めることができる。

また、上記酸化物半導体を、Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＡＡＣ−ＯＳともいう）としてもよい。

ＣＡＡＣ−ＯＳとは、完全な単結晶ではなく、完全な非晶質でもない、非晶質相に結晶部
を有する結晶−非晶質混相構造の酸化物半導体のことをいう。さらに、ＣＡＡＣ−ＯＳに
含まれる結晶部では、ｃ軸が酸化物半導体層の被形成面の法線ベクトル又は表面の法線ベ
クトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状又は六角形状の原
子配列を有し、ｃ軸に垂直な方向から見て金属原子又は金属原子と酸素原子が層状に配列
する。なお、本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲
も含まれる。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれる。

例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用いたスパッタリング
法によってＣＡＡＣ−ＯＳを形成できる。スパッタリング用ターゲットにイオンが衝突す
ると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面
に平行な面を有する平板状又はペレット状のスパッタリング粒子として剥離することがあ
る。この場合、平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達する
ことにより、スパッタリング用ターゲットの結晶状態が基板に転写される。これにより、
ＣＡＡＣ−ＯＳが形成される。

また、ＣＡＡＣ−ＯＳを形成するために、以下の条件を適用することが好ましい。

例えば、不純物濃度を低減してＣＡＡＣ−ＯＳを形成することにより、不純物による酸化
物半導体の結晶状態の崩壊を抑制できる。例えば、成膜室内に存在する不純物（水素、水
、二酸化炭素、及び窒素など）を低減することが好ましい。また、成膜ガス中の不純物を
低減することが好ましい。例えば、成膜ガスとして露点が−８０℃以下、好ましくは−１
００℃以下である成膜ガスを用いることが好ましい。

また、成膜時の基板加熱温度を高めることで、基板付着後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションし、平らな
面を向けて基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化して成膜時のプラズマダメージを軽減
させることが好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。

上記スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲット
について以下に示す。

ＩｎＯ_ｘ粉末、ＧａＯ_ｙ粉末、及びＺｎＯ_ｚ粉末を所定の比率で混合し、加圧処理後、１
０００℃以上１５００℃以下の温度で加熱処理をすることにより、多結晶であるＩｎ−Ｇ
ａ−Ｚｎ−Ｏ化合物ターゲットを形成する。なお、ｘ、ｙ、及びｚは任意の正数である。
ここで、所定の比率は、例えば、ＩｎＯ_ｘ粉末、ＧａＯ_ｙ粉末、及びＺｎＯ_ｚ粉末が、２
：２：１、８：４：３、３：１：１、１：１：１、４：２：３又は３：１：２のｍｏｌ数
比である。なお、粉末の種類、及びその混合する比率は、作製するスパッタリング用ター
ゲットによって適宜変更すればよい。

チャネル形成領域が上記ＣＡＡＣ−ＯＳであるトランジスタは、可視光や紫外光の照射に
よる電気特性の変動が低いため、信頼性が高い。

上記酸化物半導体を含むトランジスタは、バンドギャップが広いため熱励起によるリーク
電流が少ない。さらに、正孔の有効質量が１０以上と重く、トンネル障壁の高さが２．８
ｅＶ以上と高い。これにより、トンネル電流が少ない。さらに、半導体層中のキャリアが
極めて少ない。よって、オフ電流を低くできる。例えば、オフ電流は、室温（２５℃）で
チャネル幅１μｍあたり１×１０^−１９Ａ（１００ｚＡ）以下である。より好ましくは１
×１０^−２２Ａ（１００ｙＡ）以下である。トランジスタのオフ電流は、低ければ低いほ
どよいが、トランジスタのオフ電流の下限値は、約１×１０^−３０Ａ／μｍであると見積
もられる。なお、上記酸化物半導体層に限定されず、半導体層４０３＿Ｋとしてシリコン
を含む半導体層を用いてもよい。

導電層４０５ａ＿Ｋは、トランジスタのソース及びドレインの一方としての機能を有し、
導電層４０５ｂ＿Ｋは、トランジスタのソース及びドレインの他方としての機能を有する
。導電層４０５ａ＿Ｋ及び導電層４０５ｂ＿Ｋとしては、例えばモリブデン、チタン、ク
ロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカ
ンジウム、又はルテニウムなどの金属材料を含む層を適用できる。

絶縁層４０６は、保護層としての機能を有する。絶縁層４０６としては、例えば酸化シリ
コン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化ア
ルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの
材料を含む層を適用できる。例えば、絶縁層４０６として、第１の酸化窒化シリコン層及
び第２の酸化窒化シリコン層の積層を用いてもよい。このとき、第１の酸化窒化シリコン
層の水素濃度は、第２の酸化窒化シリコン層の水素濃度よりも低いことが好ましい。

導電層４０７ａは、トランジスタのゲートとしての機能を有する。なお、導電層４０１＿
２及び４０７ａの一方がトランジスタのバックゲートとしての機能を有することにより、
トランジスタの閾値電圧を制御できる。

導電層４０７ｂ及び４０７ｃは、配線層としての機能を有する。

導電層４０７ａ乃至４０７ｃとしては、例えば導電層４０１＿Ｋに適用可能な材料の層を
用いることができる。

絶縁物４０９は、導電層４０７ａ乃至４０７ｃにより生じる凹凸を平坦化する機能を有す
る。例えば、導電層４０７ａ乃至４０７ｃの上に絶縁層４０２＿Ｋに適用可能な材料の絶
縁層を形成し、その後研磨処理などにより、該絶縁層を研磨して導電層４０７ａ乃至４０
７ｃの上面を露出させることにより絶縁物４０９が形成される。

図６（Ａ）、（Ｂ）に示すトランジスタは、例えば上記実施の形態１のパルス出力回路が
有するトランジスタ１０１乃至１０６、又は実施の形態２の表示装置のゲートドライバ２
２１、ソースドライバ２２３、及び画素回路２１１の一つ又は複数が備えるトランジスタ
に適用できる。なお、例えば画素回路２１１と、ゲートドライバ２２１又はソースドライ
バ２２３とで別々の構造のトランジスタを用いてもよい。例えば画素回路２１１には、図
６（Ａ）に示すトランジスタを用い、ゲートドライバ２２１及びソースドライバ２２３の
一方又は両方には、図６（Ｂ）に示すトランジスタを用いてもよい。

以上が図６に示すトランジスタの構造例の説明である。

図６を参照して説明したように、本実施の形態に係るトランジスタの一例では、酸化物半
導体層を用いてチャネル形成領域を構成する。上記構成にすることにより、例えばトラン
ジスタのリーク電流による電位の変動などを抑制できる。

（実施の形態４）
本実施の形態では、実施の形態２の表示装置を用いたパネルを備える電子機器の例につい
て、図７を参照して説明する。

図７（Ａ）に示す電子機器は、携帯型情報端末の一例である。

図７（Ａ）に示す電子機器は、筐体１０１１と、筐体１０１１に設けられたパネル１０１
２と、ボタン１０１３と、スピーカー１０１４と、を具備する。

なお、筐体１０１１に、外部機器に接続するための接続端子及び操作ボタンが設けられて
いてもよい。

さらに、実施の形態２の表示装置を用いてパネル１０１２を構成してもよい。

さらに、タッチパネルを用いてパネル１０１２を構成してもよい。これにより、パネル１
０１２においてタッチ検出を行うことができる。

ボタン１０１３は、筐体１０１１に設けられる。例えば、ボタン１０１３が電源ボタンで
あれば、ボタン１０１３を押すことにより、電子機器をＯＮ状態にするか否かを制御する
ことができる。

スピーカー１０１４は、筐体１０１１に設けられる。スピーカー１０１４は音声を出力す
る。

なお、筐体１０１１にマイクが設けられていてもよい。筐体１０１１にマイクを設けられ
ることにより、例えば図７（Ａ）に示す電子機器を電話機として機能させることができる
。

図７（Ａ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び
遊技機の一つ又は複数としての機能を有する。

図７（Ｂ）に示す電子機器は、折り畳み式の情報端末の一例である。

図７（Ｂ）に示す電子機器は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１ａに
設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、軸部
１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、スピ
ーカー１０２７と、を備える。

筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続される。

さらに、実施の形態２の表示装置を用いてパネル１０２２ａ及び１０２２ｂを構成しても
よい。

さらに、タッチパネルを用いてパネル１０２２ａ及び１０２２ｂを構成してもよい。これ
により、パネル１０２２ａ及び１０２２ｂにおいてタッチ検出を行うことができる。

図７（Ｂ）に示す電子機器は、軸部１０２３を有するため、パネル１０２２ａとパネル１
０２２ｂを対向させて折り畳むことができる。

ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０２
４を設けてもよい。例えば、電源ボタンとしての機能を有するボタン１０２４を設けるこ
とより、ボタン１０２４を押すことで電子機器に対する電源電圧の供給を制御できる。

接続端子１０２５は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに接続端子１
０２５が設けられていてもよい。また、接続端子１０２５が筐体１０２１ａ及び筐体１０
２１ｂの一方又は両方に複数設けられていてもよい。接続端子１０２５は、図７（Ｂ）に
示す電子機器と他の機器を接続するための端子である。

記録媒体挿入部１０２６は、筐体１０２１ａに設けられる。筐体１０２１ｂに記録媒体挿
入部１０２６が設けられていてもよい。また、記録媒体挿入部１０２６が筐体１０２１ａ
及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。例えば、記録媒体挿入
部にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に読
み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。

スピーカー１０２７は、筐体１０２１ｂに設けられる。スピーカー１０２７は、音声を出
力する。なお、筐体１０２１ａにスピーカー１０２７を設けてもよい。

なお、筐体１０２１ａ又は筐体１０２１ｂにマイクを設けてもよい。筐体１０２１ａ又は
筐体１０２１ｂにマイクが設けられることにより、例えば図７（Ｂ）に示す電子機器を電
話機として機能させることができる。

図７（Ｂ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び
遊技機の一つ又は複数としての機能を有する。

図７（Ｃ）に示す電子機器は、据え置き型情報端末の一例である。図７（Ｃ）に示す電子
機器は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と、ボタン１０３３
と、スピーカー１０３４と、を具備する。

さらに、実施の形態２の表示装置を用いてパネル１０３２を構成してもよい。

さらに、タッチパネルを用いてパネル１０３２を構成してもよい。これにより、パネル１
０３２においてタッチ検出を行うことができる。

なお、筐体１０３１の甲板部１０３５にパネル１０３２と同様のパネルを設けてもよい。

さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部、及び紙幣挿入部などを
設けてもよい。

ボタン１０３３は、筐体１０３１に設けられる。例えば、ボタン１０３３が電源ボタンで
あれば、ボタン１０３３を押すことで電子機器に対する電源電圧の供給を制御できる。

スピーカー１０３４は、筐体１０３１に設けられる。スピーカー１０３４は、音声を出力
する。

図７（Ｃ）に示す電子機器は、例えば現金自動預け払い機、チケットなどの注文をするた
めの情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を
有する。

図７（Ｄ）は、据え置き型情報端末の一例である。図７（Ｄ）に示す電子機器は、筐体１
０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する支持台
１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を備える
。

なお、筐体１０４１に外部機器に接続させるための接続端子を設けてもよい。

さらに、実施の形態２の表示装置を用いてパネル１０４２を構成してもよい。

さらに、タッチパネルを用いてパネル１０４２を構成してもよい。これにより、パネル１
０４２においてタッチ検出を行うことができる。

ボタン１０４４は、筐体１０４１に設けられる。例えば、ボタン１０４４が電源ボタンで
あれば、ボタン１０４４を押すことで電子機器に対する電源電圧の供給を制御できる。

接続端子１０４５は、筐体１０４１に設けられる。接続端子１０４５は、図７（Ｄ）に示
す電子機器と他の機器を接続するための端子である。例えば、接続端子１０４５により図
７（Ｄ）に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコンピュー
タから入力されるデータ信号に応じた画像をパネル１０４２に表示させることができる。
例えば、図７（Ｄ）に示す電子機器のパネル１０４２が接続する他の電子機器のパネルよ
り大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が同時に視
認しやすくなる。

スピーカー１０４６は、筐体１０４１に設けられる。スピーカー１０４６は、音声を出力
する。

図７（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、及びテレビ
ジョン装置の一つ又は複数としての機能を有する。

以上が図７に示す電子機器の例の説明である。

図７を参照して説明したように、本実施の形態に係る電子機器では、パネルに実施の形態
２の表示装置を用いたパネルを設けることにより、信頼性の高い電子機器を提供できる。

１０ 回路
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ トランジスタ
１５ トランジスタ
１６ トランジスタ
１００ 回路
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１１５ トランジスタ
１１６ トランジスタ
２０１ 画素部
２０２ 駆動回路部
２１１ 画素回路
２２１ ゲートドライバ
２２３ ソースドライバ
２３０ 液晶素子
２３１ トランジスタ
２３３ 容量素子
４００＿Ｋ 被素子形成層
４０１＿Ｋ 導電層
４０２＿Ｋ 絶縁層
４０３＿Ｋ 半導体層
４０５ａ＿Ｋ 導電層
４０５ｂ＿Ｋ 導電層
４０６ 絶縁層
４０７ａ 導電層
４０７ｂ 導電層
４０７ｃ 導電層
４０９ 絶縁物
４１０ 絶縁層
１０１１ 筐体
１０１２ パネル
１０１３ ボタン
１０１４ スピーカー
１０２１ａ 筐体
１０２１ｂ 筐体
１０２２ａ パネル
１０２２ｂ パネル
１０２３ 軸部
１０２４ ボタン
１０２５ 接続端子
１０２６ 記録媒体挿入部
１０２７ スピーカー
１０３１ 筐体
１０３２ パネル
１０３３ ボタン
１０３４ スピーカー
１０３５ 甲板部
１０４１ 筐体
１０４２ パネル
１０４３ 支持台
１０４４ ボタン
１０４５ 接続端子
１０４６ スピーカー

Claims (2)

1. 第１乃至第４のトランジスタを有し、
   前記第１のトランジスタのソース又はドレインの一方には、第１の電源電位が与えられ、
   前記第１のトランジスタのソース又はドレインの他方は、出力端と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方には、第２の電源電位が与えられ、
   前記第２のトランジスタのソース又はドレインの他方は、前記出力端と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方には、クロック信号が入力され、
   前記第４のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記第１乃至第４のトランジスタの一は、
   第１乃至第３の導電層と、
   前記第２の導電層上の第１の絶縁層と、
   前記第１の絶縁層上の酸化物半導体層と、
   前記第１の導電層上、かつ、前記酸化物半導体層上の第４の導電層と、
   前記第３の導電層上、かつ、前記酸化物半導体層上の第５の導電層と、
   前記酸化物半導体層上、前記第４の導電層上、かつ、前記第５の導電層上の第２の絶縁層と、
   前記第２の絶縁層上の第６の導電層と、を有し、
   前記第１の導電層は、前記第４の導電層と接する領域を有し、
   前記第３の導電層は、前記第５の導電層と接する領域を有し、
   前記第１の導電層と前記第２の導電層の間には、絶縁物が設けられ、
   前記第２の導電層と前記第３の導電層の間には、前記絶縁物が設けられ、
   前記第４の導電層は、前記第１の導電層と前記第２の導電層の間において前記絶縁物と接する領域を有し、
   前記第５の導電層は、前記第２の導電層と前記第３の導電層の間において前記絶縁物と接する領域を有し、
   前記第６の導電層は、前記酸化物半導体層を介して前記第２の導電層と重なる領域を有するシフトレジスタ。
2. ゲートドライバと、走査線と、を有し、
   前記ゲートドライバは、第１乃至第４のトランジスタを有し、
   前記第１のトランジスタのソース又はドレインの一方には、第１の電源電位が与えられ、
   前記第１のトランジスタのソース又はドレインの他方は、出力端と電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方には、第２の電源電位が与えられ、
   前記第２のトランジスタのソース又はドレインの他方は、前記出力端と電気的に接続され、
   前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
   前記第４のトランジスタのソース又はドレインの一方には、クロック信号が入力され、
   前記第４のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
   前記出力端から出力される信号によって、前記走査線の電位が制御され、
   前記第１乃至第４のトランジスタの一は、
   第１乃至第３の導電層と、
   前記第２の導電層上の第１の絶縁層と、
   前記第１の絶縁層上の酸化物半導体層と、
   前記第１の導電層上、かつ、前記酸化物半導体層上の第４の導電層と、
   前記第３の導電層上、かつ、前記酸化物半導体層上の第５の導電層と、
   前記酸化物半導体層上、前記第４の導電層上、かつ、前記第５の導電層上の第２の絶縁層と、
   前記第２の絶縁層上の第６の導電層と、を有し、
   前記第１の導電層は、前記第４の導電層と接する領域を有し、
   前記第３の導電層は、前記第５の導電層と接する領域を有し、
   前記第１の導電層と前記第２の導電層の間には、絶縁物が設けられ、
   前記第２の導電層と前記第３の導電層の間には、前記絶縁物が設けられ、
   前記第４の導電層は、前記第１の導電層と前記第２の導電層の間において前記絶縁物と接する領域を有し、
   前記第５の導電層は、前記第２の導電層と前記第３の導電層の間において前記絶縁物と接する領域を有し、
   前記第６の導電層は、前記酸化物半導体層を介して前記第２の導電層と重なる領域を有することを特徴とする半導体装置。

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